CN109478883A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN109478883A
CN109478883A CN201780043953.8A CN201780043953A CN109478883A CN 109478883 A CN109478883 A CN 109478883A CN 201780043953 A CN201780043953 A CN 201780043953A CN 109478883 A CN109478883 A CN 109478883A
Authority
CN
China
Prior art keywords
transistor
semiconductor device
terminal
drain electrode
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780043953.8A
Other languages
English (en)
Inventor
黑川义元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN109478883A publication Critical patent/CN109478883A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明的一个实施方式的目的之一是提供一种能够进行电源门控的异步电路。本发明的一个实施方式是一种半导体装置，包括第一至第三端子、锁存电路以及存储电路。当向第一端子及第二端子输入“伪”时，第三端子输出“伪”。当向第一端子及第二端子输入“真”时，第三端子输出“真”。当向第一端子和第二端子中的一个输入“真”且向第一端子和第二端子中的另一个输入“伪”时，第三端子输出与之前的输出相同的真值。存储电路在电源电压的供应停止的状态下能够储存锁存电路所储存的数据。存储电路包括在沟道形成区域中包含金属氧化物的晶体管。

Description

半导体装置
技术领域
本发明的一个实施方式涉及一种半导体装置。
本发明的一个实施方式涉及一种包括上述半导体装置的显示装置。注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。或者，本发明的一个实施方式涉及一种工序、机器、产品或组合物。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。显示装置、发光装置、存储装置、电光装置、半导体电路及电子设备有时包括半导体装置。
背景技术
LSI主要采用与时钟信号的上升边或下降边同步地更新触发器的数据的同步电路。虽然同步电路有容易设计等优点，但是因为与时钟信号同步地一齐工作，所以具有瞬时增加功耗的缺点。此外，由于时钟信号需要在没有延迟的情况下分配在电路的组件中，由此同步电路还有布局设计成本高的缺点。
为了解决上述同步电路的缺点，采用异步电路方式，该非同步电路方式在电路部间以被称为“握手(handshake)”的方法在不使用时钟信号的情况下进行数据的发送及接收。作为异步电路的通信协议，已知有组合使用了双轨编码和四相编码的四相双轨协议(参照专利文献1)。
参照图22A至图22C说明四相双轨协议。
图22A是示出四相双轨协议的概念的方框图。在图22A中，由x和y两个信号线进行数据通信。发送方向接收方发送数据。响应发送方的请求(req)，接收方向发送方发回确认信号(ack)以表示接收到数据。
图22B表示四相双轨协议的真值表。在双轨编码中，使用两个信号线表示1位的数据。(x，y)＝(1，0)的状态表示数据为“0”。(x，y)＝(0，1)的状态表示数据为“1”。(x，y)＝(0，0)的状态被称为“间隔物(spacer)”，该间隔物用于分隔连续数据。另外，(x，y)＝(1，1)的状态被称为“inhibit”，该inhibit是按工作原理无法取得的无效值。
图22C是示出四相双轨协议的通信程序的时序图。在四相双轨协议中，交替地交换数据(“0”或“1”)和间隔物。首先，发送方识别来自接收方的确认信号并将数据发送到接收方(1)。在图22C中，作为一个例子发送数据“0”。接着，接收方检测出数据并向发送方发送确认信号(2)。接着，发送方识别确认信号并向接收方发送间隔物(3)。接收方检测出间隔物并向发送方发送确认信号(4)。通过上述方式，四相双轨协议需要四个步骤来完成一次数据传送。
另外，在沟道形成区域中使用氧化物半导体或金属氧化物的晶体管(氧化物半导体晶体管，下文中称为OS晶体管)表现出极低的关态电流。专利文献2公开了一种触发器，该触发器通过使用关态电流极低的OS晶体管，即使在停止电源供应的状态下也可以储存逻辑状态。
[专利文献]
[专利文献1]国际公开第2011/149066号
[专利文献2]日本专利申请公开第2013-008437号
发明内容
本发明的一个实施方式的目的是提供一种能够进行电源门控的异步电路。本发明的一个实施方式的另一个目的是提供一种低功耗的半导体装置。本发明的一个实施方式的另一个目的是提供一种新颖的半导体装置。
注意，多个目的的记载不妨碍各目的的存在。本发明的一个实施方式并不需要实现所有上述目的。上述列举的目的以外的目的可从说明书、附图、权利要求书等的记载中自然得知，并有可能成为本发明的一个实施方式的目的。
本发明的一个实施方式是一种半导体装置，包括第一至第三端子、锁存电路以及存储电路。当向第一端子及第二端子输入“伪”时，第三端子输出“伪”。当向第一端子及第二端子输入“真”时，第三端子输出“真”。当向第一端子和第二端子中的一个输入“真”且向第一端子和第二端子中的另一个输入“伪”时，第三端子输出与之前的输出相同的真值。存储电路能够在电源电压的供应停止的状态下储存锁存电路所储存的数据。
本发明的一个实施方式是一种半导体装置，包括第一至第四晶体管、锁存电路以及存储电路。第一晶体管为n沟道型晶体管。第二晶体管为n沟道晶体管。第三晶体管为p沟道型晶体管。第四晶体管为p沟道型晶体管。第一晶体管的源极和漏极中的一个被供应低电源电压。第一晶体管的源极和漏极中的另一个电连接于第二晶体管的源极和漏极中的一个。第二晶体管的源极和漏极中的另一个电连接于第三晶体管的源极和漏极中的一个。第三晶体管的源极和漏极中的另一个电连接于第四晶体管的源极和漏极中的一个。第四晶体管的源极和漏极中的另一个被供应高电源电压。第一晶体管的栅极电连接于第四晶体管的栅极。第二晶体管的栅极电连接于第三晶体管的栅极。锁存电路电连接于第三晶体管的源极和漏极中的一个。存储电路能够在电源电压的供应停止的状态下储存锁存电路所储存的数据。
在上述任一实施方式中，存储电路优选包括在沟道形成区域中包含金属氧化物的晶体管。
本发明的一个实施方式是一种包括根据任何上述实施方式的半导体装置的缓冲电路。
本发明的一个实施方式是一种包括根据任何上述实施方式的半导体装置的NOT电路。
本发明的一个实施方式是一种半导体装置，包括第一至第四端子、锁存电路以及存储电路。当向第一端子、第二端子及第三端子输入“伪”时，第四端子输出“伪”。当向第一端子、第二端子及第三端子输入“真”时，第四端子输出“真”。当向第一端子、第二端子和第三端子中的至少一个输入“真”且向第一端子、第二端子和第三端子中的至少另一个输入“伪”时，第四端子输出与之前的输出相同的真值。存储电路能够在电源电压的供应停止的状态下储存锁存电路所储存的数据。
本发明的一个实施方式是一种半导体装置，包括第一至第六晶体管、锁存电路以及存储电路。第一晶体管为n沟道型晶体管。第二晶体管为n沟道晶体管。第三晶体管为n沟道型晶体管。第四晶体管为p沟道型晶体管。第五晶体管为p沟道型晶体管。第六晶体管为p沟道型晶体管。第一晶体管的源极和漏极中的一个被供应低电源电压。第一晶体管的源极和漏极中的另一个电连接于第二晶体管的源极和漏极中的一个。第二晶体管的源极和漏极中的另一个电连接于第三晶体管的源极和漏极中的一个。第三晶体管的源极和漏极中的另一个电连接于第四晶体管的源极和漏极中的一个。第四晶体管的源极和漏极中的另一个电连接于第五晶体管的源极和漏极中的一个。第五晶体管的源极和漏极中的另一个电连接于第六晶体管的源极和漏极中的一个。第六晶体管的源极和漏极中的另一个被供应高电源电压。第一晶体管的栅极电连接于第六晶体管的栅极。第二晶体管的栅极电连接于第五晶体管的栅极。第三晶体管的栅极电连接于第四晶体管的栅极。锁存电路电连接于第四晶体管的源极和漏极中的一个。存储电路能够在电源电压的供应停止的状态下储存锁存电路所储存的数据。
在上述任一实施方式中，存储电路优选包括在沟道形成区域中包含金属氧化物的晶体管。
本发明的一个实施方式是一种包括根据任何上述实施方式的半导体装置的AND电路。
本发明的一个实施方式是一种包括根据任何上述实施方式的半导体装置的NAND电路。
本发明的一个实施方式是一种包括根据任何上述实施方式的半导体装置的OR电路。
本发明的一个实施方式是一种包括根据任何上述实施方式的半导体装置的NOR电路。
本发明的一个实施方式可以提供一种能够进行电源门控的异步电路。本发明的一个实施方式可以提供一种低功耗的半导体装置。本发明的一个实施方式可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个实施方式不需要具有所有上述效果。上述以外的效果可以从说明书、附图、权利要求书等的记载中自然得知并得出。
附图说明
在附图中：
图1A及图1B是示出半导体装置的结构实例的电路图；
图2A至图2D示出表示半导体装置的符号及半导体装置的真值表；
图3A及图3B示出说明半导体装置的结构实例的电路图及半导体装置的符号；
图4A及图4B是半导体装置的电路图及示出半导体装置的工作实例的时序图；
图5A至图5F是示出半导体装置的工作实例的图；
图6是示出半导体装置的结构实例的方框图；
图7是示出半导体装置的工作实例的时序图；
图8A及图8B示出说明半导体装置的结构实例的电路图及半导体装置的符号；
图9A及图9B示出说明半导体装置的结构实例的电路图及半导体装置的符号；
图10A及图10B是示出半导体装置的结构实例的方框图及示出半导体装置的工作实例的时序图；
图11A及图11B示出说明半导体装置的结构实例的电路图及半导体装置的符号；
图12A及图12B示出说明半导体装置的结构实例的电路图及半导体装置的符号；
图13A及图13B示出说明半导体装置的结构实例的电路图及半导体装置的符号；
图14是示出显示装置的结构实例的方框图；
图15A及图15B是示出DOSRAM的结构实例的方框图及电路图；
图16A及图16B是示出NOSRAM的结构实例的方框图及电路图；
图17是示出显示面板的结构实例的方框图；
图18是示出像素的结构实例的电路图；
图19是示出显示面板的结构实例的截面图；
图20示出信息终端的使用实例；
图21A及图21B示出显示装置的使用实例；
图22A至图22C是用来说明四相双轨协议的图。
具体实施方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
在附图中，为了方便起见，有时夸大表示尺寸、层厚度或区域。因此，尺寸、层厚度或区域不限定于所示的比例。此外，附图是示出理想示例的示意图，因此本发明的实施方式不局限于附图所示的形状或数值。
在本说明书中，有时将高电源电压称为H电平，将低电源电压称为L电平。此外，有时将供应H电平的布线称为VDD，将供应L电平的布线称为GND。
在本说明书中，可以适当地组合下面所述的任何实施方式。另外，当在一个实施方式中示出多个结构实例时，可以适当地相互组合这些结构实例。
(实施方式1)
在本实施方式中，对作为本发明的一个实施方式的能够被用作异步电路的半导体装置进行说明。
<基本电路>
首先，对被用作异步电路的基本电路的半导体装置进行说明。
图1A是半导体装置10的电路图。半导体装置10包括晶体管M1至晶体管M10、电容器C1、电容器C2、反相器I1及反相器I2。在附图中，将包括晶体管M5至晶体管M10、电容器C1及电容器C2的电路部称为存储电路12。
下面说明晶体管M1至M10中的晶体管M3和M4为p沟道型晶体管而其他晶体管为n沟道型晶体管的情况。
将反相器I1的输出端子与反相器I2的输入端子的节点称为节点N1，将反相器I1的输入端子与反相器I2的输出端子的节点称为节点N2。反相器I1及反相器I2构成锁存电路11。节点N2输出信号Z。
晶体管M1的源极和漏极中的一个电连接于GND。晶体管M1的源极和漏极中的另一个电连接于晶体管M2的源极和漏极中的一个。晶体管M2的源极和漏极中的另一个电连接于晶体管M3的源极和漏极中的一个。晶体管M3的源极和漏极中的另一个电连接于晶体管M4的源极和漏极中的一个。晶体管M4的源极和漏极中的另一个电连接于VDD。
晶体管M2的栅极与晶体管M3的栅极彼此电连接，并被供应信号A。晶体管M1的栅极与晶体管M4的栅极彼此电连接，并被供应信号B。晶体管M3的源极和漏极中的一个电连接于节点N1。
电容器C1的第一端子电连接于GND。电容器C1的第二端子电连接于晶体管M5的源极和漏极中的一个。晶体管M5的源极和漏极中的另一个电连接于节点N2。晶体管M5的栅极被供应信号S。
晶体管M6的源极和漏极中的一个电连接于GND。晶体管M6的源极和漏极中的另一个电连接于晶体管M7的源极和漏极中的一个。晶体管M7的源极和漏极中的另一个电连接于节点N1。晶体管M6的栅极电连接于电容器C1的第二端子。晶体管M7的栅极被供应信号L。
电容器C2的第一端子电连接于GND。电容器C2的第二端子电连接于晶体管M8的源极和漏极中的一个。晶体管M8的源极和漏极中的另一个电连接于节点N1。晶体管M8的栅极被供应信号S。
晶体管M9的源极和漏极中的一个电连接于GND。晶体管M9的源极和漏极中的另一个电连接于晶体管M10的源极和漏极中的一个。晶体管M10的源极和漏极中的另一个电连接于节点N2。晶体管M9的栅极电连接于电容器C2的第二端子。晶体管M10的栅极被供应信号L。
半导体装置10在(A，B)＝(0，0)时输出Z＝0，在(A，B)＝(1，1)时输出Z＝1，在(A，B)＝(0，1)或(1，0)时，Z保持之前的值。
锁存电路11具有储存1位的数据的功能。节点N1和节点N2具有保持彼此的反转信号的功能。
存储电路12具有储存保持在锁存电路11(节点N1及节点N2)中的数据的功能。在半导体装置10中，当设定为S＝1时，对应于保持在锁存电路11(节点N1及节点N2)中的数据的电位储存在电容器C1和C2中。当设定为L＝1时，对应于储存在电容器C1和C2中的电位的数据(即，原来保持在锁存电路11中的数据)可以回到锁存电路11。
晶体管M5及晶体管M8优选使用OS晶体管，由此可以使晶体管M5及晶体管M8的关态电流极低。例如，通过使晶体管M5关闭，能够长期间保持储存在电容器C1中的数据。例如，通过使晶体管M8关闭，能够长期间保持储存在电容器C2中的数据。也就是说，存储电路12被用作非易失性寄存器。
晶体管M5至晶体管M10可以使用OS晶体管，由此由OS晶体管构成的存储电路12可以层叠于由Si晶体管构成的锁存电路11上，由此可以减小电路面积。
或者，晶体管M5及晶体管M8可以为OS晶体管，晶体管M6、晶体管M7、晶体管M9及晶体管M10可以为Si晶体管。在该情况下，可以将存储电路12中的数据更高速地回到锁存电路11。
另外，晶体管M5、晶体管M8、晶体管M6和晶体管M7中的一个及晶体管M9和晶体管M10中的一个可以是OS晶体管，晶体管M6和晶体管M7中的另一个及晶体管M9和晶体管M10中的另一个可以是Si晶体管。在该情况下，可以减少存储电路12的静态泄漏电流，并可以使锁存电路11的数据保持稳定。
OS晶体管优选在其沟道形成区域中包含氧化物半导体或金属氧化物。此外，用于OS晶体管的氧化物半导体或金属氧化物优选为包含铟(In)和锌(Zn)中的至少一个的氧化物。这种氧化物的典型例子为In-M-Zn氧化物、In-M氧化物、Zn-M氧化物和In-Zn氧化物，其中元素M例如为铝(Al)、镓(Ga)、钇(Y)、锡(Sn)、硼(B)、硅(Si)、钛(Ti)、铁(Fe)、镍(Ni)、锗(Ge)、锆(Zr)、钼(Mo)、镧(La)、铈(Ce)、钕(Nd)、钒(V)、铍(Be)、铪(Hf)、钽(Ta)或钨(W)。OS晶体管的每沟道宽度1μm的关态电流可以低至约1yA/μm(y：幺科托，10-24)至1zA/μm(z：仄普托，10-21)。
OS晶体管优选使用CAC(Cloud-Aligned Composite)-OS。关于CAC-OS的详细内容将在后述的实施方式3中进行说明。
在半导体装置10中，也可以在将保持在锁存电路11中的数据保存到存储电路12之后停止电源电压的供应。此时，存储电路12被用作非易失性存储器，即使不供应电源电压也可以继续保持数据。当恢复供应电源电压时，存储电路12中的数据回到锁存电路11。
如上所述，半导体装置10能够在没有数据更新时主动地关闭电源，由此可以降低功耗。
图1B是半导体装置13的电路图。半导体装置13被配置为在半导体装置10的晶体管M1与GND之间另外设置了晶体管M11并在晶体管M4与VDD之间另外设置了晶体管M12。晶体管M11为n沟道型晶体管，晶体管M12为p沟道型晶体管。
在半导体装置13中，晶体管M2的栅极与晶体管M3的栅极彼此电连接，并被供应信号A。晶体管M1的栅极与晶体管M4的栅极彼此电连接，并被供应信号B。晶体管M11的栅极与晶体管M12的栅极彼此电连接，并被供应信号C。
图2A示出了图1A中的半导体装置10的符号。图2B是半导体装置10的真值表。在该表中，1表示“真”，0表示“伪”，Z’表示保持之前的状态。
图2C示出了图1B中的半导体装置13的符号。图2D是半导体装置13的真值表。在该表中，1表示“真”，0表示“伪”，Z’表示保持之前的状态。
由图2B、图2D可知，半导体装置10和13各具有多用于异步电路的米勒C元件的功能。更具体而言，半导体装置10是2输入的非易失性米勒C元件，其中对由晶体管M1至晶体管M4和锁存电路11构成的2输入的米勒C元件附加了存储电路12。半导体装置13是3输入的非易失性米勒C元件，其中对由晶体管M1至晶体管M4、晶体管M11、晶体管M12和锁存电路11构成的3输入的米勒C元件附加了存储电路12。通过类似的方法，可以实现多输入非易失性米勒C元件，其配置有存储电路12和具有更多输入的米勒C元件。注意，半导体装置10和13中的米勒C元件可以采用具有相同功能的任何其他配置。
<缓冲器>
图3A所示的半导体装置20是使用半导体装置10构成缓冲器的例子。注意，也可以将半导体装置20称为半缓冲器(HB)。半导体装置20由两个半导体装置10和一个NOR门构成。图3B示出了半导体装置20的符号。信号SA、信号E0及信号E1是输入到半导体装置20的信号，信号EA、信号S0及信号S1是从半导体装置20输出的信号。
图4A示出两个半导体装置20彼此连接的例子。半导体装置20_S表示发送方，半导体装置20_R表示接收方。半导体装置20_S的信号S0相当于半导体装置20_R的信号E0，半导体装置20_S的信号S1相当于半导体装置20_R的信号E1，半导体装置20_R的信号EA相当于半导体装置20_S的信号SA。
信号(E0，E1)和信号(S0，S1)相当于上述四相双轨协议中的“双轨”，并且这两个信号都相当于图22A至图22C的(x，y)。信号(E0，E1)和信号(S0，S1)包括1位的数据。
在下文中，有时将(E0，E1)＝(1，0)及(S0，S1)＝(1，0)称为数据“0”，将(E0，E1)＝(0，1)及(S0，S1)＝(0，1)称为数据“1”，将(E0，E1)＝(0，0)及(S0，S1)＝(0，0)称为“间隔物”。除非另有说明，否则仅记述为“数据”时表示上述数据“0”或数据“1”。
信号EA和SA相当于图22A、图22C的确认信号(ack)。更具体而言，信号EA和SA的逻辑相当于图22A和图22C的确认信号(ack)的负逻辑。
接着，参照图5A至图5F考虑输入到HB20或从HB20输出的信号。注意，图5A至图5F仅示出说明HB20的工作的典型例子，并不包括HB20的所有工作。
首先，参照图5A至图5C说明HB20的输出从间隔物切换为数据的情况。
图5A示出HB20被输入SA＝0和间隔物((E0，E1)＝(0，0))并输出EA＝1和间隔物((S0，S1)＝(0，0))的情况。
图5B示出在图5A的状态下HB20被输入SA＝1和数据“0”((E0，E1)＝(1，0))的情况，图5C示出在图5A的状态下HB20被输入SA＝0和数据“0”的情况。
在图5B中，HB20输出EA＝0和数据“0”((S0，S1)＝(1，0))。这表明输入反映到输出而数据被正确地更新。
另一方面，在图5C中，HB20输出EA＝1和间隔物((S0，S1)＝(0，0))。这表明输入没有反映到输出而数据没有被正确地更新。
由图5A至图5C可知，在SA＝1时HB20接受数据的输入并能够将输出信号从间隔物更新为数据，但是在SA＝0时HB20不接受数据的输入而不能够将输出信号从间隔物更新为数据。
接着，参照图5D至图5F说明HB20的输出从数据切换为间隔物的情况。
图5D示出HB20被输入SA＝1和数据“0”((E0，E1)＝(1，0))并输出EA＝0和数据“0”((S0，S1)＝(1，0))的情况。
图5E示出在图5D的状态下HB20被输入SA＝0和间隔物((E0，E1)＝(0，0))的情况，图5F示出在图5D的状态下HB20被输入SA＝1和间隔物的情况。
在图5E中，HB20输出EA＝1和间隔物((S0，S1)＝(0，0))。这表明输入反映到输出而数据被正确地更新。
另一方面，在图5F中，HB20输出EA＝0和数据“0”((S0，S1)＝(1，0))。这表明输入没有反映到输出而数据没有被正确地更新。
由图5D至图5F可知，在SA＝0时HB20接受间隔物的输入而能够将输出信号从数据更新为间隔物，但是在SA＝1时HB20不接受间隔物的输入而不能够将输出信号从数据更新为间隔物。
如上所述，在SA＝1时，HB20只在输入从间隔物变为数据的情况下接受输入的变化并将输出从间隔物变为数据。另外，在SA＝0时，HB20只在输入从数据变为间隔物的情况下接受输入的变化并将输出从数据变为间隔物。
然后，再次考虑图4A所示的HB20_S和HB20_R。
图4B是表示图4A所示的电路的工作实例的时序图。在图4B中，时刻T1至时刻T4用于表示工作的时序。作为初始状态，半导体装置20_S和半导体装置20_R中都设定为(E0，E1，EA，S0，S1，SA)＝(0，0，1，0，0，1)。
在时刻T1，在半导体装置20_S中，(E0，E1)从(0，0)变为(1，0)。也就是说，半导体装置20_S被输入数据“0”。此时，因为SA＝1，所以半导体装置20_S在经过一定延迟时间之后输出(S0，S1，EA)＝(1，0，0)。也就是说，半导体装置20_S将输出信号更新为数据“0”。
此外，回应于半导体装置20_S的输出，半导体装置20_R也在经过一定延迟时间之后输出(S0，S1，EA)＝(1，0，0)。也就是说，半导体装置20_R也将输出信号更新为数据“0”。半导体装置20_S接收SA＝0。就是说，半导体装置20_S接收表示能够将输出从数据变为间隔物的信号。
在时刻T2，在半导体装置20_S中，(E0，E1)从(1，0)变为(0，0)。也就是说，半导体装置20_S被输入间隔物。此时，因为SA＝0，所以半导体装置20_S在经过一定延迟时间之后输出(S0，S1，EA)＝(0，0，1)。也就是说，半导体装置20_S将输出信号从数据“0”更新为间隔物。
此外，回应于半导体装置20_S的输出，半导体装置20_R也在经过一定延迟时间之后输出(S0，S1，EA)＝(0，0，1)。也就是说，半导体装置20_R也将输出信号从数据“0”更新为间隔物。半导体装置20_S接收SA＝1。就是说，半导体装置20_S接收表示能够将输出从间隔物变为数据的信号。
在时刻T3，在半导体装置20_S中，(E0，E1)从(0，0)变为(0，1)。也就是说，半导体装置20_S被输入数据“1”。此时，因为SA＝1，所以半导体装置20_S在经过一定延迟时间之后输出(S0，S1，EA)＝(0，1，0)。也就是说，半导体装置20_S将输出信号从间隔物更新为数据“1”。
后续工作与上述类似，省略其说明。
注意，上述延迟时间取决于布线的寄生电阻、寄生电容、上一级电路的驱动能力、下一级电路的电容等。
当输出信号被更新为数据“0”或“1”时，半导体装置20_R输出EA＝0来告知半导体装置20_S不能接收新数据。当接收SA＝0时，半导体装置20_S得知半导体装置20_R处于不能接收新数据的状态。
与此同时，当接收SA＝0时，半导体装置20_S得知半导体装置20_R处于能够接收间隔物的状态。半导体装置20_R在接收间隔物时输出EA＝1，由此告知半导体装置20_S其处于能够接收新数据的状态。半导体装置20_S在接收SA＝1时得知半导体装置20_R处于能够接收新数据的状态。随后，半导体装置20_S向半导体装置20_R发送新数据。
如下是上述说明的概要：
(1)在SA＝1时，半导体装置20处于能够向下一级发送数据的状态；
(2)在SA＝0时，半导体装置20处于不能够向下一级发送数据的状态；
(3)在EA＝1时，半导体装置20处于能够从上一级接收数据的状态；并且
(4)在EA＝0时，半导体装置20处于不能够从上一级接收数据的状态。
<缓冲器和逻辑电路>
图6示出依次连接有半导体装置21[0]、半导体装置20[0]、半导体装置21[1]、半导体装置20[1]、半导体装置21[2]的半导体装置27。半导体装置21可以使用能对应两个信号线的输入生成两个信号线的输出的任意的逻辑电路。
半导体装置21[0]被输入信号IN0及信号IN1。半导体装置21[2]输出信号OUT0及信号OUT1。信号ACK作为EA[0]从半导体装置20[0]输出。信号ACKO作为SA[1]输入到半导体装置20[1]。信号SAVE作为信号S输入到各半导体装置20。信号LOAD作为信号L输入到各半导体装置20。
图7是表示半导体装置27的工作的时序图。在时序图中，时刻T01至时刻T10用于表示工作的时序。作为初始状态，半导体装置20的信号都设定为(E0，E1，EA，S0，S1，SA)＝(0，0，1，0，0，1)。因为EA＝1，所以各半导体装置20处于能够从上一级接收数据的状态，并且因为SA＝1，所以各半导体装置20处于能够向下一级发送数据的状态。
在时刻T01，在(IN0，IN1)从(0，0)变为(1，0)时，(E0[0]，E1[0])通过半导体装置21[0]变化。在此，(E0[0]，E1[0])从(0，0)变为(1，0)。在经过一定延迟时间之后，(S0[0]，S1[0]，EA[0])成为(1，0，0)。因为EA[0]＝0，所以半导体装置20[0]处于不能够接收数据的状态。
在信号(S0[0]，S1[0])变化时，(E0[1]，E1[1])通过半导体装置21[1]变化。在此，(E0[1]，E1[1])从(0，0)变为(1，0)。在经过一定延迟时间之后，(S0[1]，S1[1]，EA[1](SA[0]))成为(1，0，0)。因为EA[1]＝0，所以半导体装置20[1]处于不能够接收数据的状态。同时，因为SA[0]＝0，所以半导体装置20[0]处于不能够发送数据的状态。
在信号(S0[1]，S1[1])变化时，(OUT0，OUT1)通过半导体装置21[2]变化。在此，(OUT0，OUT1)从(0，0)变为(1，0)。在经过一定延迟时间之后，ACKO(SA[1])成为0。这相当于事实上在半导体装置27外部检测到信号(OUT0，OUT1)的变化。同时，因为SA[1]＝0，所以半导体装置20[1]处于不能够发送数据的状态。
在时刻T02，在(IN0，IN1)从(1，0)变为(0，0)时，(E0[0]，E1[0])通过半导体装置21[0]从(1，0)变为(0，0)。在经过一定延迟时间之后，(S0[0]，S1[0]，EA[0])成为(0，0，1)。因为EA[0]＝1，所以半导体装置20[0]处于能够接收数据的状态。
在信号(S0[0]，S1[0])变化时，(E0[1]，E1[1])通过半导体装置21[1]从(1，0)变为(0，0)。在经过一定延迟时间之后，(S0[1]，S1[1]，EA[1](SA[0]))成为(0，0，1)。因为EA[1]＝1，所以半导体装置20[1]处于能够接收数据的状态。同时，因为SA[0]＝1，所以半导体装置20[0]处于能够发送数据的状态。
在信号(S0[1]，S1[1])变化时，(OUT0，OUT1)通过半导体装置21[2]从(1，0)变为(0，0)。在经过一定延迟时间之后，ACKO(SA[1])成为1。这相当于事实上在半导体装置27外部检测到信号(OUT0，OUT1)的变化。因为SA[1]＝1，所以半导体装置20[1]处于能够发送数据的状态。
在时刻T03，在(IN0，IN1)从(0，0)变为(0，1)时，(E0[0]，E1[0])通过半导体装置21[0]变化。在此，(E0[0]，E1[0])从(0，0)变为(0，1)。在经过一定延迟时间之后，(S0[0]，S1[0]，EA[0])成为(0，1，0)。因为EA[0]＝0，所以半导体装置20[0]处于不能够接收数据的状态。
在信号(S0[0]，S1[0])变化时，(E0[1]，E1[1])通过半导体装置21[1]变化。在此，(E0[1]，E1[1])从(0，0)变为(0，1)。在经过一定延迟时间之后，(S0[1]，S1[1]，EA[1](SA[0]))成为(0，1，0)。因为EA[1]＝0，所以半导体装置20[1]处于不能够接收数据的状态。同时，因为SA[0]＝0，所以半导体装置20[0]处于不能够发送数据的状态。
在信号(S0[1]，S1[1])变化时，(OUT0，OUT1)通过半导体装置21[2]变化。在此，(OUT0，OUT1)从(0，0)变为(0，1)。在经过一定延迟时间之后，ACKO(SA[1])成为0。这相当于事实上在半导体装置27外部检测到信号(OUT0，OUT1)的变化。同时，因为SA[1]＝0，所以半导体装置20[1]处于不能够发送数据的状态。
即将到时刻T04之前的半导体装置20的状态是：半导体装置20[0]和20[1]都处于不能够收发数据的状态。另外，信号是(S0[0]，S1[0])＝(0，1)、(S0[1]，S1[1])＝(0，1)、EA[0]＝0、EA[1]＝0。
在时刻T04至时刻T05，通过设定为SAVE＝1，保持在半导体装置20所包括的半导体装置10的锁存电路11中的数据储存在存储电路12中(参照图1A)。存储电路12被用作非易失性寄存器。
在时刻T06至时刻T07，停止电源电压的供应。此时，各信号成为0。注意，半导体装置20所包括的存储电路12的数据没有丢失。具体地，储存在电容器C1和电容器C2中的电位即便在停止供应电源电压的期间也被保持。
从时刻T07至时刻T09设定为LOAD＝1，在时刻T08重新开始供应电源电压并设定为(IN0，IN1)＝(0，1)且ACKO(SA[1])＝0。在时刻T08，存储电路12的数据恢复到锁存电路11，于是信号(S0[0]，S1[0])成为(0，1)、(S0[1]，S1[1])成为(0，1)、EA[0]成为0、EA[1]成为0。此外，半导体装置20[0]和半导体装置20[1]处于不能够收发数据的状态。也就是说，可以使半导体装置20回到电源电压的供应即将停止之前的状态。
在时刻T10，在(IN0，IN1)从(0，1)变为(0，0)时，(E0[0]，E1[0])通过半导体装置21[0]从(0，1)变为(0，0)。在经过一定延迟时间之后，(S0[0]，S1[0]，EA[0])成为(0，0，1)。因为EA[0]＝1，所以半导体装置20[0]处于能够接收数据的状态。
在信号(S0[0]，S1[0])变化时，(E0[1]，E1[1])通过半导体装置21[1]从(0，1)变为(0，0)。在经过一定延迟时间之后，(S0[1]，S1[1]，EA[1](SA[0]))成为(0，0，1)。因为EA[1]＝1，所以半导体装置20[1]处于能够接收数据的状态。同时，因为SA[0]＝1，所以半导体装置20[0]处于能够发送数据的状态。
在信号(S0[1]，S1[1])变化时，(OUT0，OUT1)通过半导体装置21[2]从(0，1)变为(0，0)。在经过一定延迟时间之后，ACKO(SA[1])成为1。这相当于事实上在半导体装置27外部检测到信号(OUT0，OUT1)的变化。因为SA[1]＝1，所以半导体装置20[1]处于能够发送数据的状态。
通过随后重复类似同样的工作，半导体装置27可以被用作异步电路。此外，半导体装置27可以通过停止非工作时的电源供应来进行电源门控。其结果是，可以减少半导体装置27的功耗。
<NOT电路>
图8A所示的半导体装置22是使用半导体装置10构成NOT电路的例子。半导体装置22由两个半导体装置10和一个NOR门构成。半导体装置22被配置为使半导体装置20中的信号S1和信号S0被输出的位置互换。
图8B示出了半导体装置22的符号。如半导体装置20那样，(E0，E1)包括数据(输入)，(S0，S1)包括数据(输出)。此外，信号SA是确认信号(输入)，信号EA是确认信号(输出)。
<AND电路>
图9A所示的半导体装置23是使用半导体装置13构成AND电路的例子。半导体装置23由四个半导体装置13、一个OR门和一个NOR门构成。
图9B示出了半导体装置23的符号。信号SA、信号A0、信号A1、信号B0及信号B1是输入半导体装置23的信号，信号AA、信号BA、信号S0及信号S1是从半导体装置23输出的信号。
信号(A0，A1)、(B0，B1)、(S0，S1)相当于图22A至图22C的(x，y)并包括1位的数据。另外，信号AA、BA、SA相当于图22A、图22C的确认信号(ack)。
接着，参照图10A和图10B说明半导体装置23的工作。图10A是半导体装置20连接于半导体装置23的输入和输出的电路方框图。如图10A所示，将连接于半导体装置23的半导体装置20称为半导体装置20_A、半导体装置20_B、半导体装置20_R。
图10B是用来说明图10A中的半导体装置23的工作的时序图。在时序图中时刻T1至时刻T8用于表示工作的时序。作为初始状态，设定为(A0，A1，B0，B1，AA(BA)，S0，S1，SA)＝(0，0，0，0，1，0，0，1)。
在时刻T1，在半导体装置23中，(A0，A1)从(0，0)变为(1，0)，(B0，B1)从(0，0)变为(1，0)。也就是说，半导体装置23被输入数据“0”和数据“0”。此时，因为SA＝1，所以半导体装置23在经过一定延迟时间之后输出(S0，S1，AA(BA))＝(1，0，0)。也就是说，半导体装置23输出作为“0”和“0”的逻辑积的数据“0”。
此外，回应于半导体装置23的输出，半导体装置20_R在经过一定延迟时间之后输出EA＝0。半导体装置23接收SA＝0。
注意，在时刻T1，不总是同时进行(A0，A1)和(B0，B1)的数据输入。(S0，S1，AA(BA))的更新时序由(A0，A1)和(B0，B1)中的慢的一方的时序决定。在图10B中，(B0，B1)的数据输入稍微慢于(A0，A1)。由此，(S0，S1，AA(BA))的更新时序由(B0，B1)的时序决定。在此，一直维持AA＝1直到执行(B0，B1)的数据输入，所以(A0，A1)的数据不会发生变化。也就是说，不会发送(A0，A1)的下一个数据。通过采用上述结构，能够以四相双轨协议稳定地发送数据。
在时刻T2，在半导体装置23中，(A0，A1)从(1，0)变为(0，0)，(B0，B1)从(1，0)变为(0，0)。也就是说，半导体装置23被输入两个间隔物。此时，因为SA＝0，所以半导体装置23在经过一定延迟时间之后输出(S0，S1，EA)＝(0，0，1)。也就是说，半导体装置20_S将输出信号从数据“0”更新为间隔物。
此外，回应于半导体装置23的输出，半导体装置20_R在经过一定延迟时间之后输出EA＝1。半导体装置23接收SA＝1。
注意，当(A0，A1)变至间隔物与(B0，B1)变至间隔物存在时间滞后时，输出在后变化的一方的时机在经过某个延迟时间之后变化。也就是说，直到两个输入都变为间隔物为止(S0，S1)不会变为间隔物。此外，因为直到两个输入都变为间隔物为止AA(BA)＝0，所以不会发生(A0，A1)、(B0，B1)的数据变化。也就是说，不会发送(A0，A1)、(B0，B1)的下一个数据。通过采用上述结构，能够以四相双轨协议稳定地发送数据。
尽管省略了对后续工作的详细说明，半导体装置23作为AND电路反复进行数据的输入和输出。
在时刻T3，在半导体装置23中，(A0，A1)从(0，0)变为(0，1)，(B0，B1)从(0，0)变为(1，0)。也就是说，半导体装置23被输入数据“1”和数据“0”。其结果是，半导体装置23输出(S0，S1)＝(1，0)。也就是说，输出数据“0”。
在时刻T5，在半导体装置23中，(A0，A1)从(0，0)变为(1，0)，(B0，B1)从(0，0)变为(0，1)。也就是说，半导体装置23被输入数据“0”和数据“1”。其结果是，半导体装置23输出(S0，S1)＝(1，0)。也就是说，输出数据“0”。
在时刻T7，在半导体装置23中，(A0，A1)从(0，0)变为(0，1)，(B0，B1)从(0，0)变为(0，1)。也就是说，半导体装置23被输入数据“1”和数据“1”。其结果是，半导体装置23输出(S0，S1)＝(0，1)。也就是说，输出数据“1”。
由上述说明可知，半导体装置23被用作AND电路。
<NAND电路>
图11A所示的半导体装置24是使用半导体装置13构成NAND电路的例子。半导体装置24由四个半导体装置13、一个OR门和一个NOR门构成。半导体装置24被配置为使半导体装置23中的信号S1和信号S0被输出的位置互换。
图11B示出了半导体装置24的符号。与半导体装置23同样，(A0，A1)及(B0，B1)包括数据(输入)，(S0，S1)包括数据(输出)。此外，信号SA是确认信号(输入)，信号AA、BA是确认信号(输出)。
<OR电路>
图12A所示的半导体装置25是使用半导体装置13构成OR电路的例子。半导体装置25由四个半导体装置13、一个OR门和一个NOR门构成。
图12B示出了半导体装置25的符号。与半导体装置23同样，(A0，A1)及(B0，B1)包括数据(输入)，(S0，S1)包括数据(输出)。此外，信号SA是确认信号(输入)，信号AA、BA是确认信号(输出)。
<NOR电路>
图13A所示的半导体装置26是使用半导体装置13构成NOR电路的例子。半导体装置26由四个半导体装置13、一个OR门和一个NOR门构成。
图13B示出了半导体装置26的符号。与半导体装置23同样，(A0，A1)及(B0，B1)包括数据(输入)，(S0，S1)包括数据(输出)。此外，信号SA是确认信号(输入)，信号AA、BA是确认信号(输出)。
通过使用本实施方式所记载的半导体装置有助于进行异步电路的电源门控，由此可以减少半导体装置的功耗。
(实施方式2)
在本实施方式中，对可以使用实施方式1所示的半导体装置的显示装置进行说明。
<显示装置100>
图14是示出显示装置100的结构实例的方框图。显示装置100包括应用处理器(下文中“AP”)110、显示面板101、触摸面板106、动态随机存取存储器(DRAM)111、快闪存储器112、固态驱动器(SSD)113、RF标签114、电视调谐器115以及传感器116。
AP110包括图形处理器(GPU)121、显示器_IF(Interface：接口)122、显示器_IF123、触摸面板_IF124、DRAM_IF125、快闪存储器_IF126、SSD_IF127、网络_IF128、通用串行总线(USB)_IF129、模拟电路130、系统总线140、处理器核心141、存储器142、电力控制电路144、现场可编程门阵列(FPGA)145以及时钟生成电路146。
AP110通过显示器_IF122及显示器_IF123连接于显示面板101，通过触摸面板_IF124连接于触摸面板106，通过DRAM_IF125连接于DRAM111，通过快闪存储器_IF126连接于快闪存储器112，通过SSD_IF127连接于SSD113、通过网络_IF128连接于RF标签114、通过USB_IF129连接于电视调谐器115、通过模拟电路130连接于传感器116。
处理器核心141具有统括AP110的功能。处理器核心141经过系统总线140将指令和数据传送到各电路。例如，处理器核心141分别将存储器142用作高速缓冲存储器、将DRAM111用作主存储装置、将SSD113用作外部存储装置来运行基本软件(操作系统：OS)和各种应用软件。注意，处理器核心141根据系统所需要的运算性能可以具有单核结构、双核结构、多核结构或者具有如第一级(L1)、第二级(L2)等高速缓冲存储器层次结构。
AP110具有将储存在DRAM111、快门存储器112、SSD113等外部存储装置中的影像信号供应到显示面板101的功能。此外，AP110也可以将电视调谐器115所接收的影像信号供应到显示面板101。
GPU121是专门用于图像处理的处理器。GPU121能够进行如三维图像处理等高度图像处理。生成在GPU121中的图像数据经过显示器_IF122、123发送到显示面板101，根据该图像数据的图像被显示在该显示面板101上。
显示装置100的使用者可以从触摸面板106输入信息。AP110检测出使用者所输入的触摸信号并更新显示面板101的图像。
触摸面板106可以为电阻式触摸面板或电容式触摸面板，并且可以与显示面板101重叠的方式使用。
显示面板101包括显示器驱动器IC(DDI)102、反射元件107、DDI104及发光元件108。
DDI102具有驱动反射元件107的功能。另外，DDI102经过显示器_IF122连接于AP110。
DDI104具有驱动发光元件108的功能。另外，DDI104经过显示器_IF123连接于AP110。
显示器_IF122、123具有将影像信号转换为能够供应到显示面板101的形式的功能。例如，显示器_IF122、123都包括校正电路(伽马校正、色度校正、亮度校正等)、译码器、帧存储器。
反射元件107为利用外光反射显示图像的显示元件，例如可以使用液晶元件、快门方式的微电子机械系统(MEMS)元件、光干涉方式的MEMS元件、应用微囊方式、电泳方式、电润湿方式、电子粉流体(注册商标)等。通过使用反射型显示元件，可以抑制显示面板101的功耗。下面，对反射元件107为反射型液晶元件的情况进行说明。
作为发光元件108可以使用如有机电致发光(EL)元件、无机EL元件、发光二极管(LED)、量子点发光二极管(QLED)、半导体激光等自发光性发光元件。下面，对发光元件108为有机EL元件的情况进行说明。
作为传感器116，可以根据需要使用各种传感器。传感器116可以使用能感测力、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学物质、声音、硬度、电流、电压、电力、辐射线、流量、湿度、斜率或振动的装置。传感器116所取得的信息(模拟数据)由模拟电路130转换为数字数据。
例如，在传感器116是光传感器的情况下，显示装置100能够根据传感器116所接收的光改变显示面板101的显示模式。
当在晴天的室外使用显示装置100的情况下，在只使用反射元件107就能获得充分的亮度时，就不需要使发光元件108发光。这是因为即使利用发光元件108进行显示，因外光比发光元件108所发射的光更强所以不能得到良好的显示。相反地，当在夜间或昏暗的地方使用显示装置100时，可以使发光元件108发光进行显示。
根据外光的亮度，AP110可以生成只使用反射元件107进行显示的图像数据、只使用发光元件108进行显示的图像数据或者组合反射元件107及发光元件108进行显示的图像数据。因此，显示面板101无论在明亮的外光环境还是在微弱的外光环境下都可以进行良好的显示。此外，通过在明亮的外光环境中使发光元件108不发光或者降低发光元件108的亮度，可以降低功耗。
AP110通过组合反射元件107的显示及发光元件108的显示，可以校正显示面板101的色调。例如，在傍晚的红色环境中使用显示装置100的情况下，当只使用反射元件107进行显示时蓝色(B)成分不充分，所以可以通过使发光元件108发光来校正色调。
存储器142可使用任何可改写的存储器，例如，氧化物半导体动态随机存取存储器(DOSRAM)(注册商标)、氧化物半导体非易失性随机存取存储器(NOSRAM)(注册商标)、SRAM、快闪存储器、铁电RAM(FeRAM)、磁阻RAM(MRAM)、阻变RAM(ReRAM)或相变RAM(PRAM)。尤其是，优选使用DOSRAM或NOSRAM。通过作为存储器142使用DOSRAM或NOSRAM，可以减少AP110的功耗。注意，将在后面说明DOSRAM及NOSRAM。
电力控制电路144具有控制显示装置100内的电力供应的功能。
因为AP110具有FPGA145，所以AP110可以灵活地处理在芯片出厂之后需要追加新功能的情况。由于不需要重新设计芯片，所以可以大幅度地降低成本。
时钟生成电路146具有生成在显示装置100内使用的时钟信号的功能。时钟生成电路146可以改变时钟信号的频率，由此可以实现显示装置100的高性能化和低功耗化。当需要高速处理时，时钟生成电路146提高时钟频率。同时，时钟生成电路146可以降低时钟频率以降低显示装置100的功耗。
例如，优选在显示器_IF122、123中使用实施方式1所说明的半导体装置。例如，在不需要更新显示面板101的图像的情况下，可以停止显示器_IF122、123的电力以降低AP110的功耗。
<DOSRAM>
接着，参照图15A和图15B说明DOSRAM的详细内容。
在图15A中示出DOSRAM500的结构实例。DOSRAM500包括控制部502、单元阵列503、外围电路508。外围电路508包括读出放大器电路504、驱动器505、主放大器506、输入/输出电路507。
控制部502具有控制DOSRAM500的功能。例如，控制部502控制驱动器505、主放大器506及输入/输出电路507。
驱动器505与多个布线WL、CSEL电连接。驱动器505生成输出到多个布线WL、CSEL的信号。
单元阵列503包括多个存储单元509。存储单元509与布线WL、LBL(或LBLB)、BGL电连接。布线WL是字线，布线LBL、LBLB是局部位线。在图15A的例子中，单元阵列503的结构是折叠位线方式，但也可以是开放位线方式。
在图15B中示出存储单元509的结构例子。存储单元509包括晶体管M0和电容器CS1。存储单元509具有与DRAM的存储单元类似的电路结构。这里，晶体管M0是包括背栅极的晶体管。晶体管M0的背栅极与布线BGL电连接。布线BGL被输入电压Vbg_w1。
晶体管M0是OS晶体管。OS晶体管的关态电流极低。当由OS晶体管构成存储单元509时，可以抑制从电容器CS1泄漏电荷，所以可以降低DOSRAM500的刷新工作的频率。此外，即使停止电源供应，DOSRAM500也能够长时间保持图像数据。此外，通过将电压Vbg_w1设定为负电压，可以使晶体管M0的阈值电压向正电位一侧漂移，且可以延长存储单元509的保持时间。
存储单元509之外的电路的晶体管例如可以是使用硅晶片形成的Si晶体管。由此，可以将单元阵列503层叠在读出放大器电路504上。因此，可以缩小DOSRAM500的电路面积，由此实现AP110的小型化。
单元阵列503层叠在读出放大器电路504上。读出放大器电路504包括多个读出放大器SA。读出放大器SA与相邻的布线LBL、LBLB(局部位线对)、布线GBL、GBLB(全局位线对)、多个布线CSEL电连接。读出放大器SA具有放大布线LBL与布线LBLB的电位差的功能。
在读出放大器电路504中，对四个布线LBL设置有一个布线GBL，对四个布线LBLB设置有一个布线GBLB，但是读出放大器电路504的结构不局限于图15A的结构例子。
主放大器506与读出放大器电路504及输入/输出电路507连接。主放大器506具有放大布线GBL与布线GBLB的电位差的功能。此外，可以省略主放大器506。
输入/输出电路507具有如下功能：将对应于写入数据的电位输出到布线GBL及布线GBLB或主放大器506；以及读出布线GBL及布线GBLB的电位或主放大器506的输出电位，将该电位作为数据输出到外部。可以根据布线CSEL的信号选择读出数据的读出放大器SA及写入数据的读出放大器SA。因此，由于输入/输出电路507不需要多路复用器等选择电路，所以输入/输出电路507可以具有简单的电路结构及小占有面积。
<NOSRAM>
接着，参照图16A和图16B说明NOSRAM的详细内容。
图16A是示出NOSRAM600的结构实例的方框图。图16A所示的NOSRAM600包括控制部601、驱动器部602、单元阵列603。
控制部601是具有对NOSRAM600的所有工作进行控制的功能的逻辑电路。控制部601具有如下功能：对芯片使能信号及写入使能信号进行逻辑运算，来判断处理器核心141的访问是写入访问还是读出访问的功能；对芯片使能信号、写入使能信号及信号WCY进行逻辑运算，来生成驱动器部602的控制信号的功能；以及根据写入使能信号及信号WCY生成待机信号的功能。
当处理器核心141进行写入访问时，控制部601生成待机信号，并将其发送给系统总线140。当处理器核心141接收待机信号时，延迟下一次访问。
写入使能信号由处理器核心141生成。芯片使能信号由系统总线140生成。系统总线140根据处理器核心141所输出的地址信号和写入使能信号生成芯片使能信号。
驱动器部602是对单元阵列603进行数据的写入和读出的电路。例如，驱动器部602包括对地址信号进行译码的译码器、字线驱动器、读出电路、写入电路等。
在单元阵列603中，多个存储单元605被配置为矩阵状。图16B示出存储单元605的结构实例。这里，存储单元605为2T型增益单元。存储单元605包括晶体管MW1、晶体管MR1、电容器CS1以及节点SN1、a1至a5。晶体管MW1是OS晶体管被用作写入晶体管。晶体管MR1是图16B的例子中的n沟道型Si晶体管被用作读出晶体管。节点SN1是数据保持节点，电容器CS1是用来保持节点SN1的电荷的保持电容器。
在对存储单元605写入数据时，对节点a3输入数据。通过将节点a1设置为“H”使晶体管MW1为开启状态，来将节点a3的数据写入节点SN1。通过使晶体管MW1处于关闭状态使节点SN1处于浮动状态，结束数据的写入。
将节点a4的电压作为数据读出。数据的读出例如以如下方式进行。固定节点a5的电位。对节点a4进行预充电，然后使其处于浮动状态。与节点SN1的电压相对应的漏极电流流过晶体管MR1中。因此，节点a4的电压根据节点SN1的电压而变化。
OS晶体管的极低关态电流能够防止节点SN1的电压下降，并能够在不消耗电力的情况下保持数据，因此，存储单元605具有非易失性(即，能够长时间保持数据)。由此，在本说明书等中，将由增益单元构成单元阵列的OS存储器称为NOSRAM。该NOSRAM除了能够长时间保持数据之外还具有如下特征。
由于通过利用电容器的充放电进行数据改写，因此在理论上对NOSRAM的改写次数没有限制，并且能够以低能量进行数据的写入和读出。NOSRAM的存储单元的电路结构简单，所以容易实现大容量化。
<显示面板101>
接着，说明显示面板101的详细内容。
图17是说明显示面板101的结构实例的方框图。
显示面板101包括像素阵列109。此外，显示面板101可以包括DDI152及栅极驱动器151。
像素阵列109包括一组像素153(i，1)至153(i，n)、另一组像素153(1，j)至153(m，j)。此外，包括扫描线G1(i)、扫描线G2(i)、布线CSCOM、布线ANO、信号线SL1(j)和信号线SL2(j)。此外，m及n为1以上的整数，i为1至m的整数，j为1至n的整数。
一组像素153(i，1)至153(i，n)包括像素153(i，j)并配置在行方向(图17中的以箭头x表示的方向)上。
另一组像素153(1，j)至153(m，j)包括像素153(i，j)并配置在与行方向交叉的列方向(图17中的以箭头y表示的方向)上。
扫描线G1(i)及扫描线G2(i)与配置在行方向上的一组像素153(i，1)至153(i，n)电连接。
配置在列方向上的一组像素153(1，j)至153(m，j)与信号线SL1(j)及信号线SL2(j)电连接。
栅极驱动器151具有根据控制信息供应选择信号的功能。
例如，栅极驱动器151具有根据控制信息以30Hz以上、优选为60Hz以上的频率对一扫描线供应选择信号的功能。由此，可以流畅地显示动态图像。
例如，栅极驱动器151具有根据控制信息以低于30Hz、优选为低于1Hz、更优选为低于1次/分的频率对一扫描线供应选择信号的功能。由此，可以在闪烁被抑制的状态下显示静态图像。
DDI152包括DDI102及DDI104。DDI152被用作显示面板101的源极驱动器。具体地，DDI152具有根据来自AP110的信号供应数据信号的功能。
例如，可以使用形成在硅衬底上的集成电路形成DDI152。例如，可以利用玻璃覆晶封装(COG)法或薄膜覆晶封装(COF)法，具体而言，可以使用各向异性导电膜将集成电路设置于端子。
<像素153>
图18是示出像素153的结构实例的电路图。像素153(i，j)具有驱动反射元件107(i，j)及发光元件108(i，j)的功能。由此，例如可以使用能够通过同一工序形成的像素电路驱动反射元件107、以与反射元件107不同的方法进行显示的发光元件108。通过使用反射元件107进行显示，可以降低功耗。或者，可以在外光亮的环境下以高对比度良好地显示图像。通过使用发光元件108进行显示，可以在昏暗的环境下良好地显示图像。
像素153(i，j)与信号线SL1(j)、信号线SL2(j)、扫描线G1(i)、扫描线G2(i)、布线CSCOM及布线ANO电连接。
像素153(i，j)包括开关SW1、电容器C11、开关SW2、晶体管Tr1及电容器C12。
例如，可以将包括与扫描线G1(i)电连接的栅电极及与信号线SL1(j)电连接的第一电极的晶体管用作开关SW1。
电容器C11包括与用作开关SW1的晶体管的第二电极电连接的第一电极及与布线CSCOM电连接的第二电极。
可以将包括与扫描线G2(i)电连接的栅电极及与信号线SL2(j)电连接的第一电极的晶体管用作开关SW2。
晶体管Tr1包括与用作开关SW2的晶体管的第二电极电连接的栅电极及与布线ANO电连接的第一电极。
此外，晶体管Tr1也可以包括第一栅电极及第二栅电极。第一栅电极也可以与第二栅电极电连接。第一栅电极及第二栅电极优选具有隔着半导体膜互相重叠的区域。
电容器C12包括与用作开关SW2的晶体管的第二电极电连接的第一电极、与晶体管Tr1的第一电极电连接的第二电极。
反射元件107(i，j)的第一电极与用作开关SW1的晶体管的第二电极电连接。此外，反射元件107(i，j)的第二电极与布线VCOM1电连接。由此，可以驱动反射元件107(i，j)。
发光元件108(i，j)的第一电极与晶体管Tr1的第二电极电连接，发光元件108(i，j)的第二电极与布线VCOM2电连接。由此，可以驱动发光元件108(i，j)。
<显示器截面图>
接着，参照图19的截面图对显示面板101的结构实例进行说明。
图19所示的显示面板101包括衬底200与衬底300之间的绝缘层220。另外，在衬底200与绝缘层220之间包括发光元件108、晶体管271、晶体管272、晶体管273以及着色层241等。另外，在绝缘层220与衬底300之间包括反射元件107、着色层311等。另外，衬底300与绝缘层220通过粘合层302粘合，而衬底200与绝缘层220通过粘合层201粘合。
作为衬底200，可以使用无碱玻璃、钠钙玻璃、钾钙玻璃、水晶玻璃、铝硅酸玻璃、钢化玻璃、化学钢化玻璃、石英或蓝宝石等。
作为衬底200，可以使用硅或碳化硅的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底或SOI衬底。
作为衬底200，可以使用通过将金属板、薄玻璃板或无机材料等的膜贴合于树脂薄膜等而形成的复合材料。
作为衬底200，可以使用通过将纤维状或粒子状的金属、玻璃或无机材料等分散到树脂薄膜而形成的复合材料。
作为衬底200，例如可以使用通过将纤维状或粒子状的树脂或有机材料等分散到无机材料而形成的复合材料。
作为衬底300，可以使用能够用于衬底200的任意上述材料。
此外，也可以对衬底200或衬底300设置电极而使其具有触摸面板功能。
晶体管273电连接于反射元件107，而晶体管272电连接于发光元件108。晶体管272和晶体管273形成在绝缘层220的衬底200一侧的面上，由此可以以同一工序制造晶体管272和晶体管273。
衬底300设置有着色层311、遮光层312、绝缘层313及被用作反射元件107的公共电极的导电层321、取向膜382、绝缘层314等。绝缘层314具有保持反射元件107的单元间隙的功能。
在绝缘层220的衬底200一侧设置有绝缘层211、绝缘层212、绝缘层213、绝缘层214、绝缘层215等绝缘层。绝缘层211的一部分被用作各晶体管的栅极绝缘层。绝缘层212、绝缘层213及绝缘层214以覆盖各晶体管的方式设置。另外，绝缘层215以覆盖绝缘层214的方式设置。绝缘层214及绝缘层215都具有平坦化层的功能。注意，这里示出设置绝缘层212、213、214这三个绝缘层覆盖晶体管等的情况，但是本发明的一个实施方式不局限于此，也可以设置四层以上的绝缘层、单个绝缘层或两个绝缘层。如果不需要，则可以不设置用作平坦化层的绝缘层214。
晶体管271、晶体管272及晶体管273都包括其一部分用作栅极的导电层221、其一部分用作源极或漏极的导电层222及半导体层231。在此，对经过对同一导电膜进行加工而得到的多个层附有相同的阴影线。
反射元件107是反射型液晶元件。反射元件107包括导电层322、液晶383以及导电层321的叠层结构。另外，设置有与导电层322的衬底200一侧接触的反射可见光的导电层323。导电层323包括开口330。另外，导电层321及322透射可见光。另外，在液晶383和导电层322之间设置有取向膜381，并且在液晶383和导电层321之间设置有取向膜382。另外，在衬底300的外侧的面上设置有偏振片301。
在反射元件107中，导电层323具有反射可见光的功能，导电层321具有透射可见光的功能。从衬底300一侧入射的光被偏振片301偏振，穿过导电层321、液晶383，并被导电层323反射。然后，光再次穿过液晶383及导电层321到达偏振片301。此时，由施加到导电层323和导电层321之间的电压控制液晶的取向，从而可以控制光的光学调制。也就是说，可以控制经过偏振片301发射的光的强度。另外，由于特定波长区域之外的光被着色层311吸收，因此发射的光例如为红光。
发光元件108是底部发射型发光元件。发光元件108具有从绝缘层220一侧依次层叠有导电层225、导电层283及导电层282的叠层结构。绝缘层216覆盖导电层225的端部。另外，设置有覆盖导电层282的导电层281。导电层281包含反射可见光的材料，导电层225及导电层282包含透射可见光的材料。发光元件108所发射的光经过着色层241、绝缘层220、开口330及导电层321等射出到衬底300一侧。
在此，如图19所示，优选在开口330中设置有透射可见光的导电层322。由此，通过使与开口330重叠的区域中的液晶383以与其他区域类似的方式进行取向，可以抑制因在这些区域的边界产生液晶的取向不良而产生非意图的漏光。
作为设置在衬底300的外侧的面的偏振片301，可以使用直线偏振片，也可以使用圆偏振片。作为圆偏振片，例如可以使用包括直线偏振片和四分之一波相位差板的叠层。该结构可以抑制外光反射。另外，通过根据偏振片的种类调整用作反射元件107的液晶元件的单元间隙、取向、驱动电压等，由此得到所需的对比度。
晶体管272的源极和漏极中的一个通过导电层224与发光元件108的导电层225电连接。
晶体管273的源极和漏极中的一个通过连接部252与导电层323电连接。导电层322与导电层323彼此接触并电连接。在连接部252中，设置在绝缘层220的两个面上的导电层通过形成在绝缘层220中的开口彼此连接。
在衬底200与衬底300不重叠的区域中设置有连接部251。连接部251通过连接层260电连接于FPC350。通过对与导电层322为同一导电膜的膜进行加工而得到的导电层露出于连接部251的顶面。因此，通过连接层260可以使连接部251与FPC350电连接。
在设置有粘合层302的一部分的区域中设置有连接体303。通过对与导电层322为同一导电膜的膜进行加工而得到的导电层通过连接体303与导电层321的一部分电连接。由此，可以将从连接于衬底200一侧的FPC350输入的信号或电位通过连接体303供应到形成在衬底300一侧的导电层321。
例如，连接体303可以使用导电粒子。作为导电粒子，可以采用覆盖有金属材料的有机树脂或二氧化硅等的粒子。作为金属材料，优选使用镍或金，因为其可以降低接触电阻。另外，优选使用由两种以上的金属材料的层覆盖的粒子诸如由镍以及金覆盖的粒子。另外，连接体303优选采用能够弹性变形或塑性变形的材料。此时，有时导电粒子的连接体303成为图19所示那样的在纵向上被压扁的形状。通过具有该被压扁的形状，可以增大连接体303与电连接于该连接体303的导电层的接触面积，从而可以降低接触电阻并抑制接触不良等问题发生。
连接体303优选以被粘合层302覆盖的方式配置。例如，将连接体303分散在固化之前的粘合层302。
在图19中，作为栅极驱动器151的例子，示出设置有晶体管271的例子。
在图19中，晶体管271及晶体管272采用在两个栅极之间设置形成有沟道的半导体层231的结构。一个栅极由导电层221形成，而另一个栅极由隔着绝缘层212与半导体层231重叠的导电层223形成。通过采用这种结构，可以控制晶体管的阈值电压。此时，也可以连接两个栅极，并通过对该两个栅极供应同一信号来驱动晶体管。与其他晶体管相比，这种晶体管能够提高场效应迁移率，而可以具有高通态电流。其结果是，可以得到能够高速工作的电路。再者，能够缩小电路部的占有面积。通过使用通态电流高的晶体管，即使在因大型化或高清晰化而布线数增多的显示面板中，也可以降低各布线的信号延迟，并且可以抑制显示的不均匀。
晶体管271、272以及273优选为OS晶体管。因此，半导体层231优选使用氧化物半导体或金属氧化物形成。
栅极驱动器151所包括的晶体管与像素153所包括的晶体管也可以具有相同的结构。另外，栅极驱动器151所包括的多个晶体管可以都具有相同的结构或不同的结构。另外，像素153所包括的多个晶体管可以都具有相同的结构或不同的结构。
覆盖各晶体管的绝缘层212和绝缘层213中的至少一个优选使用水或氢等杂质不容易扩散的材料。即，可以将绝缘层212或绝缘层213用作阻挡膜。通过采用这种结构，可以有效地抑制杂质从外部扩散到晶体管中，从而能够实现可靠性高的显示面板。
在衬底300一侧设置有覆盖着色层311、遮光层312的绝缘层313。绝缘层313可以具有平坦化层的功能。通过使用绝缘层313可以使导电层321的表面大致平坦，所以可以使液晶383的取向状态均匀。
对制造显示面板101的方法的例子进行说明。例如，先在设置有剥离层的支撑衬底上依次形成导电层322、导电层323及绝缘层220，再形成晶体管272、晶体管273及发光元件108等，然后使用粘合层201贴合衬底200和支撑衬底。之后，通过在剥离层和绝缘层220之间的界面及剥离层和导电层322之间的界面进行剥离，去除支撑衬底及剥离层。另外，准备设置有着色层311、遮光层312、导电层321等的衬底300。接着对衬底200或衬底300滴下液晶383，并由粘合层302贴合衬底200和衬底300，从而可以制造显示面板101。
作为剥离层，可以适当地选择在与绝缘层220及导电层322之间的界面产生剥离的材料。特别是，作为剥离层，使用包含高熔点金属材料(例如，钨)的层和包含该金属材料的氧化物的层的叠层，并且优选作为剥离层上的绝缘层220是多个层的叠层，如氮化硅层、氧氮化硅层及氮氧化硅层。当将高熔点金属材料用于剥离层时，可以提高在后面工序中形成的层的形成温度，从而可以降低杂质的浓度而实现可靠性高的显示装置。
作为导电层322，优选使用氧化物或氮化物，如金属氧化物、金属氮化物或低电阻化了的氧化物半导体。在使用氧化物半导体的情况下，导电层322使用氢、硼、磷、氮和其他杂质的浓度及氧空位量中的至少一个比用于晶体管的半导体层高的材料。
<显示装置100的使用实例>
接着，参照图20及图21A和图21B对显示装置100的使用实例进行说明。
图20是包括显示装置100的信息终端800的使用实例。图20示出使用信息终端800学习文字的例子。
在信息终端800的显示区域875上显示有插图891、方框892及方框893。在方框892中显示有文字的范例。使用者使用触屏笔894在方框893中写入与方框892所显示的文字相同的文字。信息终端800显示与方框892中的文字相关联的插图891。
信息终端800根据需要可以具备相机、扬声器、麦克风或操作按钮等。
由于包括显示装置100的信息终端800的功耗低，所以可以长时间使用电池。
图21A和图21B示出将显示装置100用于汽车室内的例子。
图21A是表示汽车室内的前挡风玻璃和其周边的图。图21A示出安装在仪表盘中的显示装置100。
图21B示出设置于车门部分的显示装置100。
显示装置100可以提供来自诸如导航系统、速度表、转速计、行驶距离、燃料表、档位指示器及空调控制等的各种信息。
另外，显示装置100例如通过将设置于车体的相机所拍摄的影像显示在显示部上，能够看到驾驶座的死角。
在车内使用显示装置的情况下，显示部有时暴露在直射日光下。在具有发射光的显示部的显示装置(例如，使用透射液晶元件或有机EL元件的显示装置)中，显示部暴露于日光下会导致可视性的下降。
本实施方式所记载的显示装置100能够在检测出日光时将其显示切换为利用反射元件的显示。因此，显示装置100可以在不降低可视性的情况下继续显示图像。
本实施方式所记载的显示装置100在夜间将其显示切换为利用发光元件的显示。因此，驾驶者在没有外光的夜间也可以使用显示装置100。
以上，通过使用本实施方式所记载的显示装置100，可以提供低功耗的显示装置。此外，可以提供可视性高的显示装置。
(实施方式3)
<CAC-OS的构成>
以下，对可用于本发明的一个实施方式所公开的OS晶体管中的CAC-OS的构成进行说明。
CAC-OS例如是指包含在氧化物半导体中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且2nm以下或近似的尺寸。注意，在下面也将在氧化物半导体中一个或多个金属元素不均匀地分布且包含该金属元素的区域以0.5nm至10nm，优选为1nm至2nm或近似的尺寸混合的状态称为马赛克状或补丁状。
例如，在CAC-OS中，具有CAC构成的In-Ga-Zn氧化物(尤其可以将这种In-Ga-Zn氧化物称为CAC-IGZO)具有材料分成铟氧化物(InOX1(X1为大于0的实数))或铟锌氧化物(InX2ZnY2OZ2(X2、Y2及Z2都为大于0的实数))以及镓氧化物(GaOX3(X3为大于0的实数))或镓锌氧化物(GaX4ZnY4OZ4(X4、Y4及Z4都为大于0的实数))等而形成马赛克状的构成。然后，形成马赛克状的InOX1或InX2ZnY2OZ2均匀地分布在膜中。该构成也被称为云状构成。
换言之，CAC-OS是具有以GaOX3为主要成分的区域和以InX2ZnY2OZ2或InOX1为主要成分的区域混在一起的构成的复合氧化物半导体。在本说明书中，例如，当第一区域的In与元素M的原子个数比大于第二区域的In与元素M的原子个数比时，第一区域的In浓度高于第二区域。
注意，包含In、Ga、Zn及O的化合物也称为IGZO。作为典型例子，可以举出以InGaO3(ZnO)m1(m1为自然数)或In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1，m0为任意数)表示的结晶性化合物。
上述结晶性化合物具有单晶结构、多晶结构或c轴取向结晶氧化物半导体(CAAC)结构。CAAC结构是多个IGZO的纳米晶具有c轴取向性且在a-b面上以不取向的方式连接的结晶结构。
另一方面，CAC-OS与氧化物半导体的材料构成有关。在包含In、Ga、Zn及O的CAC-OS的材料构成中，CAC-OS的一部分中观察到以Ga为主要成分的纳米粒子状区域，CAC-OS的一部分中观察到以In为主要成分的纳米粒子状区域。这些纳米粒子状区域无规律地分散而形成马赛克状。因此，在CAC-OS中，结晶结构是次要因素。
CAC-OS不包括包含具有不同原子比的二种以上的膜的叠层结构。例如，以In为主要成分的膜与以Ga为主要成分的膜的两层结构。
有时观察不到以GaOX3为主要成分的区域与以InX2ZnY2OZ2或InOX1为主要成分的区域之间的明确的边界。
在CAC-OS中包含选自铝、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种以代替镓的情况下，CAC-OS的一部分中观察到以被选择的金属元素为主要成分的纳米粒子状区域，CAC-OS的一部分中观察到以In为主要成分的纳米粒子状区域，并且，在CAC-OS中，这些纳米粒子状区域无规律地分散而形成马赛克状。
CAC-OS例如可以通过在对衬底不进行加热的条件下利用溅射法来形成。在利用溅射法形成CAC-OS的情况下，作为沉积气体，可以使用选自惰性气体(典型的是氩)、氧气体和氮气体中的一种或多种。另外，沉积时的沉积气体的总流量中的氧气体的流速的百分比越低越好，例如，将氧气体的流量比优选为0％以上且低于30％，更优选为0％以上且10％以下。
CAC-OS具有如下特征：通过根据X射线衍射(XRD)测定法之一的out-of-plane法利用θ/2θ扫描进行测定时，观察不到明确的峰值。也就是说，根据X射线衍射，可知在测定区域中没有a-b面方向及c轴方向上的取向。
另外，在通过照射束径为1nm的电子束(也称为纳米尺寸电子束)而取得的CAC-OS的电子衍射图案中，观察到环状的亮度高的区域以及在该环状区域内的多个亮点。由此，由电子衍射图案可知CAC-OS的结晶结构具有在平面方向及截面方向上没有取向的纳米晶(nc)结构。
例如，能量分散型X射线分析法(EDX)面分析图像示出：具有CAC构成的In-Ga-Zn氧化物具有以GaOX3为主要成分的区域及以InX2ZnY2OZ2或InOX1为主要成分的区域不均匀地分布而混合的构成。
CAC-OS具有与金属元素均匀地分布的IGZO化合物不同的结构，并具有与IGZO化合物不同的性质。换言之，在CAC-OS中，以GaOX3等为主要成分的区域及以InX2ZnY2OZ2或InOX1为主要成分的区域互相分离以形成马赛克状。
以InX2ZnY2OZ2或InOX1为主要成分的区域的导电性高于以GaOX3等为主要成分的区域。换言之，当载流子流过以InX2ZnY2OZ2或InOX1为主要成分的区域时，呈现氧化物半导体的导电性。因此，当以InX2ZnY2OZ2或InOX1为主要成分的区域在氧化物半导体中以云状分布时，可以实现高场效应迁移率(μ)。
另一方面，以GaOX3等为主要成分的区域的绝缘性高于以InX2ZnY2OZ2或InOX1为主要成分的区域。换言之，当以GaOX3等为主要成分的区域分布在氧化物半导体中时，可以抑制泄漏电流而实现良好的开关工作。
因此，当将CAC-OS用于半导体元件时，通过起因于GaOX3等的绝缘性及起因于InX2ZnY2OZ2或InOX1的导电性的互补作用可以实现高通态电流(Ion)及高场效应迁移率(μ)。
包括CAC-OS的半导体元件具有高可靠性。因此，CAC-OS适用于显示器等各种半导体装置。
在本说明书中，在没有特别说明的情况下，通态电流是指晶体管处于开启状态时的漏极电流。在没有特别说明的情况下，在n沟道型晶体管中，开启状态(有时简称为“开启”)是指栅极与源极间的电压差(VG)为阈值电压(Vth)以上的状态，在p沟道型晶体管中，开启状态是指VG为Vth以下的状态。例如，n沟道型晶体管的通态电流指VG为Vth以上时的漏极电流。晶体管的通态电流有时取决于漏极与源极间的电压(VD)。
在没有特别说明的情况下，关态电流是指晶体管处于关闭状态时的漏极电流。在没有特别说明的情况下，在n沟道型晶体管中，关闭状态(有时简称为“关闭”)是指VG低于Vth的状态，在p沟道型晶体管中，关闭状态是指VG高于Vth的状态。例如，n沟道型晶体管的关态电流指VG低于Vth时的漏极电流。晶体管的关态电流有时取决于VG。因此，“晶体管的关态电流低于10-21A”有时是指存在使晶体管的关态电流成为低于10-21A的VG的值。
另外，晶体管的关态电流有时取决于VD。在没有特别说明的情况下，在本说明书中，关态电流可能是指VD的绝对值为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V时的关态电流，或者是指在包括该晶体管的半导体装置等中使用的VD的关态电流。
在本说明书等中，当说明晶体管的连接关系时，记载为“源极和漏极中的一个”(或者第一电极或第一端子)和“源极和漏极中的另一个”(或者第二电极或第二端子)。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地称为源极(漏极)端子或源极(漏极)电极等。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y直接连接的情况。
在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
例如，在X与Y直接连接的情况下，X与Y连接时它们之间没有设置能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件、负载等)。
例如，在X和Y电连接的情况下，X和Y之间可以连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件、负载等)。开关是否导通(开启还是关闭)决定电流是否流过。或者，开关具有选择并切换电流路径的功能。另外，X和Y电连接的情况包括X与Y直接连接的情况。
符号说明
a1：节点，a2：节点，a3：节点，a4：节点，a5：A0：信号，A1：信号，B0：信号，B1：信号，C1：电容器，C2：电容器，C11：电容器，C12：电容器，CS1：电容器，E0：信号，E1：信号，G1：扫描线，G2：扫描线，I1：反相器，I2：反相器，IN0：信号，IN1：信号，M0：晶体管，M1：晶体管，MR1：晶体管，MW1：晶体管，M2：晶体管，M3：晶体管，M4：晶体管，M5：晶体管，M6：晶体管，M7：晶体管，M8：晶体管，M9：晶体管，M10：晶体管，M11：晶体管，M12：晶体管，N1：节点，N2：节点，OUT0：信号，OUT1：信号，S0：信号，S1：信号，SL1：信号线，SL2：信号线，SN1：节点，SW1：开关，SW2：开关，T01：时刻，T1：时刻，T02：时刻，T2：时刻，T03：时刻，T3：时刻，T04：时刻，T4：时刻，T05：时刻，T5：时刻，T06：时刻，T6：时刻，T07：时刻，T7：时刻，T08：时刻，T8：时刻，T09：时刻，T10：时刻，Tr1：晶体管，VCOM1：布线，VCOM2：布线，10：电路，11：锁存电路，12：存储电路，13：半导体装置，20：半导体装置，20_A：半导体装置，20_B：半导体装置，20_R：半导体装置，20_S：半导体装置，21：半导体装置，22：半导体装置，23：半导体装置，24：半导体装置，25：半导体装置，26：半导体装置，27：半导体装置，100：显示装置，101：显示面板，102：DDI，104：DDI，106：触摸面板，107：反射元件，108：发光元件，109：像素阵列，110：AP，111：DRAM，112：快闪存储器，113：SSD，114：RF标签，115：电视调谐器，116：传感器，121：GPU，122：显示器_IF、123：显示器_IF，124：触摸面板_IF，125：DRAM_IF，126：快闪存储器_IF，127：SSD_IF，128：网络_IF，129：USB_IF，130：模拟电路，140：系统总线，141：处理器核心，142：存储器，144：电力控制电路，145：FPGA，146：时钟生成电路，151：栅极驱动器，152：DDI，153：像素，200：衬底，201：粘合层，211：绝缘层，212：绝缘层，213：绝缘层，214：绝缘层，215：绝缘层，216：绝缘层，220：绝缘层，221：导电层，222：导电层，223：导电层，224：导电层，225：导电层，231：半导体层，241：着色层，251：连接部，252：连接部，260：连接层，271：晶体管，272：晶体管，273：晶体管，281：导电层，282：导电层，283：导电层，300：衬底，301：偏振片，302：粘合层，303：连接体，311：着色层，312：遮光层，313：绝缘层，314：绝缘层，321：导电层，322：导电层，323：导电层，330：开口，350：FPC，381：取向膜，382：取向膜，383：液晶，500：DOSRAM，502：控制部，503：单元阵列，504：读出放大器电路，505：驱动器，506：主放大器，507：输入/输出电路，508：外围电路，509：存储单元，600：NOSRAM，601：控制部，602：驱动器部，603：单元阵列，605：存储单元，800：信息终端，875：显示区域，891：插图，892：方框，893：方框，894：触屏笔。
本申请基于2016年7月19日提交到日本专利局的日本专利申请No.2016-141337，通过引用将其完整内容并入在此。

Claims (20)

1.一种半导体装置，包括：
第一端子、第二端子、第三端子、锁存电路以及存储电路，
其中，当向所述第一端子及所述第二端子输入“伪”时，所述第三端子输出“伪”，
当向所述第一端子及所述第二端子输入“真”时，所述第三端子输出“真”，
当向所述第一端子和所述第二端子中的一个输入“真”且向所述第一端子和所述第二端子中的另一个输入“伪”时，所述第三端子输出与之前的输出相同的真值，
并且，所述存储电路被配置为在电源电压的供应停止的状态下储存锁存电路所储存的数据。
2.根据权利要求1所述的半导体装置，其中所述存储电路包括在沟道形成区域中包含金属氧化物的晶体管。
3.一种包括权利要求1所述的半导体装置的缓冲电路。
4.一种包括权利要求1所述的半导体装置的NOT电路。
5.一种半导体装置，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、锁存电路以及存储电路，
其中，所述第一晶体管和所述第二晶体管各为n沟道型晶体管，
所述第三晶体管和所述第四晶体管各为p沟道型晶体管，
所述第一晶体管的源极和漏极中的一个被供应低电源电压，
所述第一晶体管的所述源极和所述漏极中的另一个电连接于所述第二晶体管的源极和漏极中的一个，
所述第二晶体管的所述源极和所述漏极中的另一个电连接于所述第三晶体管的源极和漏极中的一个及所述锁存电路，
所述第三晶体管的所述源极和所述漏极中的另一个电连接于所述第四晶体管的源极和漏极中的一个，
所述第四晶体管的所述源极和所述漏极中的另一个被供应高电源电压，
所述第一晶体管的栅极电连接于所述第四晶体管的栅极，
所述第二晶体管的栅极电连接于所述第三晶体管的栅极，
并且，所述存储电路被配置为在电源电压的供应停止的状态下储存所述锁存电路所储存的数据。
6.根据权利要求5所述的半导体装置，其中所述存储电路包括在沟道形成区域中包含金属氧化物的晶体管。
7.一种包括权利要求5所述的半导体装置的缓冲电路。
8.一种包括权利要求5所述的半导体装置的NOT电路。
9.一种半导体装置，包括：
第一端子、第二端子、第三端子、第四端子、锁存电路以及存储电路，
其中，当向所述第一端子、所述第二端子及所述第三端子输入“伪”时，所述第四端子输出“伪”，
当向所述第一端子、所述第二端子及所述第三端子输入“真”时，所述第四端子输出“真”，
当向所述第一端子、所述第二端子和所述第三端子中的至少一个输入“真”且向所述第一端子、所述第二端子和所述第三端子中的至少另一个输入“伪”时，所述第四端子输出与之前的输出相同的真值，
并且，所述存储电路被配置为在电源电压的供应停止的状态下储存所述锁存电路所储存的数据。
10.根据权利要求9所述的半导体装置，其中所述存储电路包括在沟道形成区域中包含金属氧化物的晶体管。
11.一种包括权利要求9所述的半导体装置的AND电路。
12.一种包括权利要求9所述的半导体装置的NAND电路。
13.一种包括权利要求9所述的半导体装置的OR电路。
14.一种包括权利要求9所述的半导体装置的NOR电路。
15.一种半导体装置，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、锁存电路以及存储电路，
其中，所述第一晶体管、所述第二晶体管和所述第三晶体管各为n沟道型晶体管，
所述第四晶体管、所述第五晶体管和所述第六晶体管各为p沟道型晶体管，
所述第一晶体管的源极和漏极中的一个被供应低电源电压，
所述第一晶体管的所述源极和所述漏极中的另一个电连接于所述第二晶体管的源极和漏极中的一个，
所述第二晶体管的所述源极和所述漏极中的另一个电连接于所述第三晶体管的源极和漏极中的一个，
所述第三晶体管的所述源极和所述漏极中的另一个电连接于所述第四晶体管的源极和漏极中的一个及所述锁存电路，
所述第四晶体管的所述源极和所述漏极中的另一个电连接于所述第五晶体管的源极和漏极中的一个，
所述第五晶体管的所述源极和所述漏极中的另一个电连接于所述第六晶体管的源极和漏极中的一个，
所述第六晶体管的所述源极和所述漏极中的另一个被供应高电源电压，
所述第一晶体管的栅极电连接于所述第六晶体管的栅极，
所述第二晶体管的栅极电连接于所述第五晶体管的栅极，
所述第三晶体管的栅极电连接于所述第四晶体管的栅极，
并且，所述存储电路被配置为在电源电压的供应停止的状态下储存所述锁存电路所储存的数据。
16.根据权利要求15所述的半导体装置，其中所述存储电路包括在沟道形成区域中包含金属氧化物的晶体管。
17.一种包括权利要求15所述的半导体装置的AND电路。
18.一种包括权利要求15所述的半导体装置的NAND电路。
19.一种包括权利要求15所述的半导体装置的OR电路。
20.一种包括权利要求15所述的半导体装置的NOR电路。
CN201780043953.8A 2016-07-19 2017-07-06 半导体装置 Pending CN109478883A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-141337 2016-07-19
JP2016141337 2016-07-19
PCT/IB2017/054061 WO2018015833A1 (en) 2016-07-19 2017-07-06 Semiconductor device

Publications (1)

Publication Number Publication Date
CN109478883A true CN109478883A (zh) 2019-03-15

Family

ID=60988952

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780043953.8A Pending CN109478883A (zh) 2016-07-19 2017-07-06 半导体装置

Country Status (5)

Country Link
US (2) US10097167B2 (zh)
JP (1) JP2018019397A (zh)
CN (1) CN109478883A (zh)
TW (1) TW201813299A (zh)
WO (1) WO2018015833A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018015833A1 (en) * 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11361807B2 (en) * 2018-06-15 2022-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7476201B2 (ja) 2019-07-19 2024-04-30 株式会社半導体エネルギー研究所 テキスト生成方法およびテキスト生成システム
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit
US11323106B1 (en) * 2020-11-23 2022-05-03 Texas Instruments Incorporated Glitch filter system

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5025178A (en) * 1988-10-18 1991-06-18 General Dynamics Corp., Pomona Div. Fault-resistant solid-state line driver
US20020017924A1 (en) * 2000-05-12 2002-02-14 Knowles Kenneth R. Logic architecture for single event upset immunity
JP2002124866A (ja) * 2000-10-16 2002-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2011151383A (ja) * 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012165209A (ja) * 2011-02-07 2012-08-30 Tokyo Metropolitan Univ フリップフロップ装置
JP2014112827A (ja) * 2012-11-06 2014-06-19 Semiconductor Energy Lab Co Ltd 半導体装置、及びその駆動方法
JP2014200083A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
US20160071587A1 (en) * 2014-09-04 2016-03-10 Commissariat à I`énergie atomique et aux énergies alternatives C-element with non-volatile back-up

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785204A (en) * 1985-06-21 1988-11-15 Mitsubishi Denki Kabushiki Kaisha Coincidence element and a data transmission path
US5656948A (en) * 1991-05-17 1997-08-12 Theseus Research, Inc. Null convention threshold gate
US6900658B1 (en) * 1991-05-17 2005-05-31 Theseus Logic Inc. Null convention threshold gate
GB2310738B (en) * 1996-02-29 2000-02-16 Advanced Risc Mach Ltd Dynamic logic pipeline control
US6262593B1 (en) * 1998-01-08 2001-07-17 Theseus Logic, Inc. Semi-dynamic and dynamic threshold gates with modified pull-up structures
US6281707B1 (en) * 1999-09-23 2001-08-28 Sun Microsystems, Inc. Two-stage Muller C-element
US6486700B1 (en) * 2001-08-23 2002-11-26 Sun Microsystems, Inc. One-hot Muller C-elements and circuits using one-hot Muller C-elements
US6654944B1 (en) * 2002-06-28 2003-11-25 Intel Corporation Two-dimensional C-element array
US7345511B2 (en) * 2002-08-29 2008-03-18 Technion Research & Development Foundation Ltd. Logic circuit and method of logic circuit design
US6937053B2 (en) * 2003-06-17 2005-08-30 Honeywell International Inc. Single event hardening of null convention logic circuits
US7336103B1 (en) * 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7451384B2 (en) * 2004-07-15 2008-11-11 Honeywell International Inc. Error recovery in asynchronous combinational logic circuits
US8004316B2 (en) * 2005-02-16 2011-08-23 Technion Research & Development Foundation Ltd. Logic circuit and method of logic circuit design
US7301362B2 (en) * 2005-03-14 2007-11-27 California Institute Of Technology Duplicated double checking production rule set for fault-tolerant electronics
EP2050190A1 (en) * 2006-06-28 2009-04-22 Nxp B.V. Muller-c element
US7554374B2 (en) * 2007-03-30 2009-06-30 Sun Microsystems, Inc. Bounding a duty cycle using a C-element
US20100097131A1 (en) * 2007-09-03 2010-04-22 John Bainbridge Hardening of self-timed circuits against glitches
JP5201487B2 (ja) * 2007-12-06 2013-06-05 日本電気株式会社 不揮発性ラッチ回路
JP5392568B2 (ja) * 2007-12-14 2014-01-22 日本電気株式会社 不揮発性ラッチ回路及びそれを用いた論理回路
US7635989B1 (en) * 2008-07-17 2009-12-22 Xilinx, Inc. Integrated circuits with bus-based programmable interconnect structures
FR2960720A1 (fr) * 2010-05-25 2011-12-02 St Microelectronics Sa Procede de protection d'un circuit logique contre des radiations externes et dispositif electronique associe.
US9111051B2 (en) 2010-05-28 2015-08-18 Tohoku University Asynchronous protocol converter
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI639150B (zh) 2011-11-30 2018-10-21 日商半導體能源研究所股份有限公司 半導體顯示裝置
KR102433736B1 (ko) 2012-01-23 2022-08-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8995218B2 (en) 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013147289A1 (en) 2012-03-29 2013-10-03 Semiconductor Energy Laboratory Co., Ltd. Processor and electronic device
US9372694B2 (en) 2012-03-29 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Reducing data backup and recovery periods in processors
US9030232B2 (en) 2012-04-13 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Isolator circuit and semiconductor device
JP6126419B2 (ja) 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
US9703704B2 (en) 2012-05-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9007090B2 (en) 2012-05-01 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of driving semiconductor device
US9104395B2 (en) 2012-05-02 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Processor and driving method thereof
JP6050721B2 (ja) 2012-05-25 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
JP2014003594A (ja) 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
KR20150023547A (ko) 2012-06-01 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 경보 장치
US8847621B2 (en) * 2012-07-16 2014-09-30 The Boeing Company Single event transient and upset mitigation for silicon-on-insulator CMOS technology
JP6185311B2 (ja) 2012-07-20 2017-08-23 株式会社半導体エネルギー研究所 電源制御回路、及び信号処理回路
WO2014034820A1 (en) 2012-09-03 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Microcontroller
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
TWI619010B (zh) 2013-01-24 2018-03-21 半導體能源研究所股份有限公司 半導體裝置
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
US8994430B2 (en) 2013-05-17 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9454923B2 (en) 2013-05-17 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US9245593B2 (en) 2013-10-16 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving arithmetic processing unit
JP6457239B2 (ja) 2013-10-31 2019-01-23 株式会社半導体エネルギー研究所 半導体装置
KR102398965B1 (ko) 2014-03-20 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
DE112015002911T5 (de) 2014-06-20 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR20160004936A (ko) 2014-07-04 2016-01-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 전자 기기
JP6553444B2 (ja) 2014-08-08 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
US9443564B2 (en) 2015-01-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
TWI662792B (zh) 2015-01-29 2019-06-11 日商半導體能源研究所股份有限公司 半導體裝置、電子組件及電子裝置
US10236884B2 (en) 2015-02-09 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Word line driver comprising NAND circuit
JP6717604B2 (ja) 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
WO2016166631A1 (en) 2015-04-13 2016-10-20 Semiconductor Energy Laboratory Co., Ltd. Decoder, receiver, and electronic device
US10545526B2 (en) 2015-06-25 2020-01-28 Semiconductor Energy Laboratory Co., Ltd. Circuit, driving method thereof, and semiconductor device
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US10371129B2 (en) 2016-02-26 2019-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and sensor system
US9490789B1 (en) * 2016-04-27 2016-11-08 Freescale Semiconductor, Inc. Glitch-free clock switching circuit using Muller C-elements
WO2018015833A1 (en) * 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5025178A (en) * 1988-10-18 1991-06-18 General Dynamics Corp., Pomona Div. Fault-resistant solid-state line driver
US20020017924A1 (en) * 2000-05-12 2002-02-14 Knowles Kenneth R. Logic architecture for single event upset immunity
JP2002124866A (ja) * 2000-10-16 2002-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2011151383A (ja) * 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012165209A (ja) * 2011-02-07 2012-08-30 Tokyo Metropolitan Univ フリップフロップ装置
JP2014112827A (ja) * 2012-11-06 2014-06-19 Semiconductor Energy Lab Co Ltd 半導体装置、及びその駆動方法
JP2014200083A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
US20160071587A1 (en) * 2014-09-04 2016-03-10 Commissariat à I`énergie atomique et aux énergies alternatives C-element with non-volatile back-up

Also Published As

Publication number Publication date
US10097167B2 (en) 2018-10-09
US20190052250A1 (en) 2019-02-14
TW201813299A (zh) 2018-04-01
US20180026612A1 (en) 2018-01-25
US10418980B2 (en) 2019-09-17
JP2018019397A (ja) 2018-02-01
WO2018015833A1 (en) 2018-01-25

Similar Documents

Publication Publication Date Title
CN109478883A (zh) 半导体装置
JP6869021B2 (ja) 半導体装置
TWI753908B (zh) 半導體裝置、顯示裝置及電子裝置
JP7058111B2 (ja) 表示装置
JP6899424B2 (ja) 半導体装置
JP6498063B2 (ja) 半導体装置、記憶装置、レジスタ回路、表示装置及び電子機器
JP6761270B2 (ja) 記憶装置
US11217173B2 (en) Display controller, display system, and electronic device
TW201624708A (zh) 半導體裝置及記憶體裝置
JP6827328B2 (ja) 半導体装置及び電子機器
CN110192239A (zh) 显示装置及电子设备
CN110178170A (zh) 显示装置
CN106797213A (zh) 逻辑电路、处理单元、电子构件以及电子设备
JP6806847B2 (ja) 半導体装置
TWI743115B (zh) 顯示裝置及其工作方法
JP6552336B2 (ja) 半導体装置
JP2017227895A (ja) 半導体装置、表示装置、および電子機器
TW201643723A (zh) 存儲系統及資訊處理系統
JP2018014489A (ja) 半導体装置、記憶装置及び表示システム
TWI627758B (zh) 儲存裝置及半導體裝置
JP7062422B2 (ja) 表示装置
US20200135265A1 (en) Method for Operating the Semiconductor Device
JP6975569B2 (ja) 半導体装置
CN107735725A (zh) 液晶显示装置及电子设备
JP6986902B2 (ja) 半導体装置、表示モジュール及び電子機器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190315

WD01 Invention patent application deemed withdrawn after publication