JP2014200083A - 半導体装置 - Google Patents
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Abstract
【課題】電源電圧の供給を停止してもデータの保持が可能である半導体装置、その作製方法、又はその駆動方法を提供することを目的の一とする。
【解決手段】第１の回路部に保持されたデータを第２の回路部に送信し、電源電圧の供給を停止している期間において該データを第２の回路部に保持しておき、再び電源電圧を供給した際に該データに基づくデータを第１の回路部に送信する。このような構成により、半導体装置は、電源電圧の供給を停止している間においてもデータを保持することが可能である。特に、第２の回路部は、酸化物半導体を有するトランジスタを備えていることで、データを正確に保持することができる。
【選択図】図１
【解決手段】第１の回路部に保持されたデータを第２の回路部に送信し、電源電圧の供給を停止している期間において該データを第２の回路部に保持しておき、再び電源電圧を供給した際に該データに基づくデータを第１の回路部に送信する。このような構成により、半導体装置は、電源電圧の供給を停止している間においてもデータを保持することが可能である。特に、第２の回路部は、酸化物半導体を有するトランジスタを備えていることで、データを正確に保持することができる。
【選択図】図１
Description
本発明は、物、方法、または、製造方法に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。本発明、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
特許文献１にはＭＯＳ型トランジスタを有する半導体基板上に、酸化物半導体層を有するトランジスタを有する半導体装置が記載されている。また特許文献２には酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが記載されている。
本発明の一態様は、新規な半導体装置、その作製方法、又はその駆動方法などを提供することを目的の一とする。また、本発明の一態様は、特性の優れた半導体装置、その作製方法、又はその駆動方法などを提供することを目的の一とする。
また、本発明の一態様は、電源電圧の供給を停止してもデータの保持が可能である半導体装置、その作製方法、又はその駆動方法を提供することを目的の一とする。また、本発明の一態様は、占有面積が縮小された半導体装置、その作製方法、又はその駆動方法などを提供することを目的の一とする。また、本発明の一態様は、動作速度が向上した半導体装置、その作製方法、又はその駆動方法を提供することを目的の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様の半導体装置は、第１の回路部に保持されたデータを第２の回路部に送信し、電源電圧の供給を停止している期間において該データを第２の回路部に保持しておき、再び電源電圧を供給した際に該データに基づくデータを第１の回路部に送信する。このような構成により、半導体装置は、電源電圧の供給を停止している間においてもデータを保持することが可能である。
また、上記第２の回路部は、酸化物半導体を有するトランジスタと、ノードとを有していてもよい。そして、第１の回路部と、該ノードとは、酸化物半導体を有するトランジスタを介して電気的に接続されていてもよい。酸化物半導体を有するトランジスタは、オフ電流値が極めて小さいため、該ノードから該トランジスタを介して電荷がリークすることがほとんどない。そして、該ノードに保持したデータに基づいて、第２の回路部から第１の回路部にデータを送信することで、半導体装置は電源電圧の供給を停止している間においてもデータを正確に保持することができる。なお、酸化物半導体は、例えばシリコンと比較してバンドギャップが広いため、酸化物半導体を有するトランジスタのオフ電流値を極めて小さくすることができる。
また、本発明の一態様の半導体装置は、第１の回路部と、第２の回路部と、を有し、第１の回路部は、第１のノードと、第２のノードと、を有し、第２の回路部は、第１のトランジスタ乃至第６のトランジスタと、第１の容量素子と第２の容量素子と、を有し、第１のノードは、第１のトランジスタを介して、第２のトランジスタのゲートと、第１の容量素子の第１の電極と、に電気的に接続され、第２のノードは、第４のトランジスタを介して、第５のトランジスタのゲートと、第２の容量素子の第１の電極と、に電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第３のトランジスタを介して、第２のノードと電気的に接続され、第５のトランジスタのソース又はドレインの一方は、第６のトランジスタを介して、第１のノードと電気的に接続され、第１のトランジスタ及び第４のトランジスタは、酸化物半導体を有することを特徴としている。
また、上記第１の回路部は、偶数個のインバータ回路が環状に接続された部分を有することを特徴とする。
本発明の一態様は、新規な半導体装置などを提供することが可能である。また、本発明の一態様は、電源電圧の供給を停止してもデータを保持することができる半導体装置などを提供することが可能である。
また、本発明の一態様は、占有面積を縮小することができる半導体装置を提供することが可能である。また、本発明の一態様は、動作速度を向上することができる半導体装置を提供することが可能である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。図１は、半導体装置の一例を示す図である。
本実施の形態では、半導体装置の一例について説明する。図１は、半導体装置の一例を示す図である。
半導体装置は、第１の回路部１０１と、第２の回路部１０２と、を有する。
第１の回路部１０１は、第１のノード（Ｎｏｄｅ１）（単にＮｏｄｅ１とも表す）と、第２のノード（Ｎｏｄｅ２）（単にＮｏｄｅ２とも表す）と、を有する。第１の回路部１０１は、第１の配線１０３に電気的に接続されている。第１の配線１０３は、第１の電位Ｖ１（単にＶ１とも表す）を供給する機能を有する。Ｖ１は、第１の回路部１０１に供給される電源電圧である。Ｖ１は、本実施の形態ではＶｄｄとするが、これに限定されない。
第１の回路部１０１は、Ｖ１が供給されている期間において、Ｎｏｄｅ１及びＮｏｄｅ２に電位を保持することができる。すなわち、第１の回路部１０１は、記憶回路としての機能を有し、データ（信号ともいう）を保持することができる。
なお、Ｎｏｄｅ２は、Ｎｏｄｅ１に対して反転した電位を保持することができる。例えば、Ｎｏｄｅ１が’Ｈ（Ｈｉｇｈ）’レベルの電位を保持することができる場合、Ｎｏｄｅ２は’Ｌ（Ｌｏｗ）’レベルの電位を保持することができる。
第２の回路部１０２は、第３のノード（Ｎｏｄｅ３）（単にＮｏｄｅ３とも表す）と、第４のノード（Ｎｏｄｅ４）（単にＮｏｄｅ４とも表す）と、を有する。また、第２の回路部１０２は、第１のトランジスタＴｒ１（単にＴｒ１とも表す）と、第２のトランジスタＴｒ２（単にＴｒ２とも表す）と、第３のトランジスタＴｒ３（単にＴｒ３とも表す）と、第４のトランジスタＴｒ４（単にＴｒ４とも表す）と、第５のトランジスタＴｒ５（単にＴｒ５とも表す）と、第６のトランジスタＴｒ６（単にＴｒ６とも表す）と、第１の容量素子Ｃ１（単にＣ１とも表す）と、第２の容量素子Ｃ２（単にＣ２とも表す）と、を有する。
なお、図１では、Ｔｒ１乃至Ｔｒ６は全てｎ型のトランジスタを用いる例を示したが、ｎ型又はｐ型を適宜組み合わせた回路構成とすればよい。また、トランジスタと容量素子との間、トランジスタと配線との間、配線と容量素子との間などに、スイッチ素子（例えばトランジスタなど）や他の回路（例えばインバータ回路など）などを組み込んで、適宜回路構成を変更してもよい。例えば、Ｔｒ２と第２の配線１０４との間にスイッチ素子やインバータ回路を組み込み、Ｔｒ２と第２の配線１０４とを電気的に接続するような回路構成としてもよい。
図１の半導体装置では、Ｎｏｄｅ１は、Ｔｒ１のソース又はドレインの一方と、電気的に接続されている。Ｔｒ１のソース又はドレインの他方は、Ｃ１の第１の電極（一方の電極ともいう）と、Ｔｒ２のゲートと、電気的に接続されている。すなわち、Ｎｏｄｅ１は、Ｔｒ１を介して、Ｃ１の一方の電極及びＴｒ２のゲートと電気的に接続されている。Ｔｒ２のソース又はドレインの一方は、Ｔｒ３のソース又はドレインの一方と電気的に接続されている。Ｔｒ３のソース又はドレインの他方は、Ｎｏｄｅ２と電気的に接続されている。すなわち、Ｔｒ２のソース又はドレインの一方は、Ｔｒ３を介して、Ｎｏｄｅ２と電気的に接続されている。
Ｎｏｄｅ２は、Ｔｒ４のソース又はドレインの一方と、電気的に接続されている。Ｔｒ４のソース又はドレインの他方は、Ｃ２の第１の電極と、Ｔｒ５のゲートと、電気的に接続されている。すなわち、Ｎｏｄｅ２は、Ｔｒ４を介して、Ｃ２の一方の電極及びＴｒ５のゲートと電気的に接続されている。Ｔｒ５のソース又はドレインの一方は、Ｔｒ６のソース又はドレインの一方と電気的に接続されている。Ｔｒ６のソース又はドレインの他方は、Ｎｏｄｅ１と電気的に接続されている。すなわち、Ｔｒ５のソース又はドレインの一方は、Ｔｒ６を介して、Ｎｏｄｅ１と電気的に接続されている。
図１において、Ｔｒ１のソース又はドレインの他方と、Ｃ１の第１の電極と、Ｔｒ２のゲートとが接続される点を、第３のノード（Ｎｏｄｅ３）と呼ぶ。また、Ｔｒ４のソース又はドレインの他方と、Ｃ２の第１の電極と、Ｔｒ５のゲートとが接続される点を、第４のノード（Ｎｏｄｅ４）と呼ぶ。
また、Ｃ１の第２の電極（他方の電極ともいう）と、Ｔｒ２のソース又はドレインの他方と、Ｃ２の第２の電極と、Ｔｒ５のソース又はドレインの他方とは、第２の配線１０４に電気的に接続されている。第２の配線１０４は、第２の電位Ｖ２（単にＶ２とも表す）を供給することができる機能を有する。Ｖ２は、本実施の形態ではＶｓｓとするが、これに限定されず、回路構成に応じて適宜設定してもよい。例えば、Ｖ２はＶｄｄであってもよい。また、Ｖ２は固定されずに変更可能であってもよい。なお、Ｖｄｄ及びＶｓｓは電源電圧を表し、Ｖｄｄ＞Ｖｓｓである。また、Ｖｓｓは、例えば接地電位とすることができるが、これに限定されない。
また、Ｔｒ１のゲートと、Ｔｒ４のゲートとは、第３の配線１０５に電気的に接続されている。第３の配線１０５は、第３の電位Ｖ３（単にＶ３とも表す）を供給することができる機能を有する。Ｖ３により、Ｔｒ１の導通（オンともいう）、又は、非導通（オフともいう）が制御される。また、Ｖ３により、Ｔｒ４の導通又は非導通が制御される。なお、Ｔｒ１のゲートと、Ｔｒ４のゲートとは、別々の配線に電気的に接続されていてもよい。
また、Ｔｒ３のゲートと、Ｔｒ６のゲートとは、第４の配線１０６に電気的に接続されている。第４の配線１０６は、第４の電位Ｖ４（単にＶ４とも表す）を供給することができる機能を有する。Ｖ４により、Ｔｒ３の導通又は非導通が制御される。また、Ｖ４により、Ｔｒ６の導通又は非導通が制御される。なお、Ｔｒ３のゲートと、Ｔｒ６のゲートとは、別々の配線に電気的に接続されていても良い。
また、Ｎｏｄｅ３の電位により、Ｔｒ２の導通又は非導通が制御される。そして、Ｎｏｄｅ４の電位により、第５のトランジスタＴｒ５の導通又は非導通が制御される。
第２の回路部１０２は、Ｔｒ１及びＴｒ４が非導通状態の期間において、Ｎｏｄｅ３及びＮｏｄｅ４に電位を保持することができる。すなわち、第２の回路部１０２は、記憶回路としての機能を有し、データを保持することができる。
本発明の一態様では、図１に示すような新規な半導体装置を提供することができる。
また、本発明の一態様の半導体装置は、図１の回路構成に限定されない。例えば、Ｃ１又はＣ２を設けない構成としてよい。また、Ｃ１、Ｃ２を設けない代わりにＴｒ２、Ｔｒ５のゲート容量を用いてもよい。また、Ｔｒ２乃至Ｔｒ６の接続関係を適宜変更してもよい。
また、Ｃ１の第２の電極と、Ｃ２の第２の電極と、Ｔｒ２のソース又はドレインの他方と、Ｔｒ５のソース又はドレインの他方とは、それぞれ異なる配線に電気的に接続されていてもよい。
また、Ｃ１の第２の電極とＣ２の第２の電極とが一の配線に、Ｔｒ２のソース又はドレインの他方とＴｒ５のソース又はドレインの他方とが他の一の配線に電気的に接続されていてもよい。また、Ｃ１の第２の電極とＴｒ２のソース又はドレインの他方とが一の配線に、Ｃ２の第２の電極とＴｒ５のソース又はドレインの他方とが他の一の配線に電気的に接続されていてもよい。また、Ｃ１の第２の電極とＴｒ５のソース又はドレインの他方とが一の配線に、Ｃ２の第２の電極とＴｒ２のソース又はドレインの他方とが他の一の配線に電気的に接続されていてもよい。
次に、図１の半導体装置の動作方法について説明する。図２は、図１の半導体装置の動作におけるタイミングチャートである。図１の半導体装置は、（１）電源電圧の供給を停止する前の書込動作と、（２）電源電圧の供給を停止する動作と、（３）再び電源電圧を供給する動作と、を行うことができる機能を有している。
また、（１）、（２）、（３）の動作に限定されるものではなく各動作の前後に他の動作を行ってもよい。例えば、（１）の動作の前に、Ｎｏｄｅ３又はＮｏｄｅ４に、初期化するための電位を入力する動作を行ってもよい。その場合、Ｎｏｄｅ３又はＮｏｄｅ４は、初期化電位を供給することができる配線と電気的に接続されていてもよい。Ｎｏｄｅ３又はＮｏｄｅ４と該配線との間にスイッチ素子等を設けてもよい。また、（１）、（２）、（３）の少なくとも一の動作を省いた構成としてもよい。
なお、この例において、電源電圧（単に、電源ともいう）を供給するとは、第１の回路部１０１へＶ１を供給することを指し、電源を投入する、又は、Ｖ１をＯＮにするとも表現する。また、電源電圧の供給を停止するとは、第１の回路部１０１へＶ１の供給を停止することを指し、電源を遮断する、又は、Ｖ１をＯＦＦにするとも表現する。また、電源を遮断した後、再び電源を投入することを、電源を復帰するとも表現する。
（１）電源電圧の供給を停止する前の書込動作（単に、書込動作ともいう）について説明する。
まず、図２のタイミングｔ１（単にｔ１とも表す）において、Ｖ３を’Ｈ’にし、Ｔｒ１及びＴｒ４を導通させる。その結果、Ｎｏｄｅ３には、Ｎｏｄｅ１の電位（この例では、’Ｈ’とする）に対応した電位が入力される。また、Ｎｏｄｅ４には、Ｎｏｄｅ２の電位に対応した電位（この例では、’Ｌ’とする）が入力される。すなわち、Ｎｏｄｅ１に保持されていたデータが、Ｔｒ１を介して、Ｎｏｄｅ３に送信される。また、Ｎｏｄｅ２に保持されていたデータが、Ｔｒ４を介して、Ｎｏｄｅ４に送信される。この例では、Ｖ４は’Ｌ’にしておく。
次に、図２のタイミングｔ２（単にｔ２とも表す）において、Ｖ３を’Ｌ’にし、Ｔｒ１及びＴｒ４を非導通にする。その結果、Ｎｏｄｅ３及びＮｏｄｅ４に電位が保持される。すなわち、Ｎｏｄｅ１のデータがＮｏｄｅ３に書き込まれ、Ｎｏｄｅ２のデータがＮｏｄｅ４に書き込まれる。上記のように、ｔ１とｔ２との間の期間において、Ｔｒ１及びＴｒ４が導通し、書込動作が行われる。
上記書込動作によってＮｏｄｅ３に保持された電位（この例では、’Ｈ’）に基づき、Ｔｒ２が導通する。一方、Ｎｏｄｅ４に保持された電位（この例では、’Ｌ’）に基づき、Ｔｒ５が非導通となる。
（２）電源電圧の供給を停止する動作（遮断動作ともいう）について説明する。
図２のタイミングｔ３（単にｔ３とも表す）において、Ｖ１をＯＦＦにする。すなわち、第１の回路部１０１への電源電圧の供給を停止する。その結果、第１の回路部１０１において、Ｎｏｄｅ１の電位が下がる。
この時、Ｔｒ１が非導通状態であるため、Ｔｒ１を介した電荷の移動は抑制される。すなわち、Ｎｏｄｅ３の電位は保持される。同様に、Ｔｒ４が非導通状態であるため、Ｔｒ４を介した電荷の移動は抑制される。すなわち、Ｎｏｄｅ４の電位は保持される。上記のように、半導体装置は、電源電圧の供給が停止している期間においても、データを保持することができる。
（３）再び電源電圧を供給する動作（復帰動作ともいう）について説明する。
図２のタイミングｔ４（単にｔ４とも表す）において、Ｖ１をＯＮにする。すなわち、第１の回路部１０１へ再び電源電圧を供給する。
またｔ４と同時に、Ｖ４を’Ｈ’にし、Ｔｒ３及びＴｒ６を導通させる。ここで、Ｖ４を’Ｈ’にするタイミングは、ｔ４と同時でなくてもよく、Ｖ１をＯＮにする前（ｔ４より前）であってもよい。Ｖ１をＯＮにする前に、Ｔｒ３及びＴｒ６を導通させておくと、復帰動作の高速化が可能になる場合があるため好ましい。
Ｔｒ３を導通状態にした結果、第２の配線１０４が、導通状態のＴｒ２及びＴｒ３を介して、Ｎｏｄｅ２と電気的に接続される。そして、Ｎｏｄｅ２には、Ｖ２に対応した電位（この例では、’Ｌ’）が入力される。更に、Ｎｏｄｅ１は、Ｎｏｄｅ２に対して反転した電位となるため、Ｎｏｄｅ１には’Ｈ’レベルの電位が入力される。すなわち、Ｎｏｄｅ１及びＮｏｄｅ２には、電源電圧の供給を停止する前に保持していた電位に対応した電位が入力されることになる。なお、Ｔｒ５が非導通状態であるため、第２の配線１０４とＮｏｄｅ１とは非導通である。
本実施の形態では、Ｎｏｄｅ１が’Ｈ’であり、Ｎｏｄｅ２が’Ｌ’である例を示したが、それらは逆でもよい。逆の場合、上記書込動作の際にＮｏｄｅ４に’Ｈ’が保持され、Ｔｒ５が導通状態になる。そして上記復帰動作の際には、第２の配線１０４が、Ｔｒ５及びＴｒ６を介して、Ｎｏｄｅ１と電気的に接続される。そして、Ｎｏｄｅ１に’Ｌ’が入力され、Ｎｏｄｅ２に反転した’Ｈ’が入力され、電源電圧の供給を停止する前のレベルとなる。
なお、Ｔｒ１、Ｔｒ３、Ｔｒ４、及びＴｒ６のゲートに入力される電位は、上記に限定されない。回路構成に応じて適宜変更すればよい。例えば、Ｔｒ３とＴｒ６のゲートに入力される電位は異なっていてもよい。その場合、Ｔｒ３のゲートとＴｒ６のゲートとの間に回路（例えばインバータ回路等）を設けて電位を反転させる構成や、Ｔｒ３をｎ型としＴｒ６をｐ型にする構成などが挙げられる。Ｔｒ１とＴｒ４との関係についても同様に様々な構成を採用することができる。
以上のように、本実施の形態の半導体装置は、第１の回路部１０１に保持されたデータを第２の回路部１０２に送信し（書込動作）、電源電圧の供給を停止している期間において該データを第２の回路部１０２に保持しておき（遮断動作）、再び電源電圧を供給した際に該データに基づくデータを第１の回路部１０１に送信する（復帰動作）。このような構成により、半導体装置は、電源電圧の供給を停止している期間においてもデータを保持することが可能である。
ここで、Ｔｒ１乃至Ｔｒ６は、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体、有機半導体、化合物半導体、又は酸化物半導体等の様々な半導体を用いることができる。また、非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体等を用いることができる。
特に、Ｔｒ１及びＴｒ４は、酸化物半導体を有していることが好ましい。酸化物半導体を有するトランジスタは、他の半導体に比べてオフ電流が極めて低いため、Ｎｏｄｅ３及びＮｏｄｅ４の電位の保持を極めて良好に行うことができる。酸化物半導体は、例えばシリコンと比較してバンドギャップが広いため、酸化物半導体を有するトランジスタのオフ電流値を極めて小さくすることができる。なお、Ｔｒ１及びＴｒ４の一方又は双方が酸化物半導体を有していてもよい。
また、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６は、シリコンを有していることが好ましい。シリコンを有するトランジスタは、他の半導体に比べて移動度やオン電流を向上させることができるため、半導体装置の動作速度を向上させることができる。この場合、特に単結晶半導体を有していることが好ましい。また、Ｔｒ３及びＴｒ６の動作速度は、上記復帰動作に特に影響する可能性があるため、Ｔｒ３及びＴｒ６はシリコンを有していることが好ましい。また、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６の一又は複数がシリコンを有していてもよい。
また、Ｔｒ１及びＴｒ４が酸化物半導体を有している場合、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６はシリコンを有していることが好ましい。その場合、シリコンを有するトランジスタ（Ｓｉ−Ｔｒとも表す）の上方に、酸化物半導体を有するトランジスタ（ＯＳ−Ｔｒとも表す）を積層して設けることができるため、半導体装置の占有面積を縮小することができる。なお、Ｔｒ１及びＴｒ４の一方又は双方が酸化物半導体を有していてもよい。また、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６の一又は複数がシリコンを有していてもよい。また、ＯＳ−Ｔｒの上方に、Ｓｉ−Ｔｒを有する構造としても、占有面積を縮小することが可能である。
また、Ｔｒ２、Ｔｒ３、Ｔ５、及びＴｒ６は、酸化物半導体を有していても好ましい。例えば第１の回路部１０１がシリコンを有するトランジスタを含むような場合、当該シリコンを有するトランジスタの上方に、酸化物半導体を有するトランジスタを積層して設けることができるため、半導体装置の占有面積を縮小することができる。なお、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６の一又は複数が酸化物半導体を有していてもよい。
なお、単結晶半導体を用いたトランジスタとしては、単結晶半導体基板を用いたバルクトランジスタ、ＳＯＩ基板を用いた薄膜トランジスタ等が挙げられる。ＳＯＩ基板のベース基板としては、ガラス基板や半導体基板等が挙げられる。非晶質半導体、微結晶半導体、又は多結晶半導体を用いたトランジスタとしては、ガラス基板又は半導体基板などの上に設けられた薄膜トランジスタ等が挙げられる。
また、Ｔｒ１及びＴｒ４が酸化物半導体を有し、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６がシリコンを有する場合、シリコンを有するトランジスタに比べ、酸化物半導体を有するトランジスタの動作速度が遅い可能性がある。その場合、Ｔｒ１及びＴｒ４のチャネル幅を、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６のチャネル幅より大きくして、Ｔｒ１及びＴｒ４の電流駆動能力が向上させることは有効である。Ｔｒ１及びＴｒ４のチャネル長を、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６のチャネル長より小さくしてもよい。
また、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６の動作速度を向上させることで、復帰動作を良好に行うことができる。その場合、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６のチャネル幅を、例えばＴｒ１及びＴｒ４のチャネル幅より大きくしておくとよい。また、第１の回路部１０１がトランジスタを有する場合、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６のチャネル幅を第１の回路部１０１のトランジスタのチャネル幅より大きくしておくとよい。また、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６のチャネル長を、Ｔｒ１及びＴｒ４や、第１の回路部１０１のトランジスタのチャネル長より小さくしてもよい。特に、Ｔｒ２、Ｔｒ３、Ｔｒ５、及びＴｒ６が酸化物半導体を有している場合、動作速度が遅い可能性があるため、上記のようにサイズの設計を行うと好ましい。
なお、酸化物半導体を有するトランジスタの例については、他の実施の形態で詳細に説明する。また、酸化物半導体を有するトランジスタと、シリコンを有するトランジスタとを積層する例についても、他の実施の形態で詳細に説明する。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一例について説明する。図３は、半導体装置の一例である。
本実施の形態では、半導体装置の一例について説明する。図３は、半導体装置の一例である。
図３（Ａ）は、第１の回路部１０１の一例である。図３（Ｂ）は、図３（Ａ）の詳細な回路構成の一例である。
第１の回路部１０１は、第１のインバータ回路Ｉｎｖ１（単にＩｎｖ１とも表す）と、第２のインバータ回路Ｉｎｖ２（単にＩｎｖ２とも表す）と、を有する。
Ｉｎｖ１の出力端子は、Ｉｎｖ２の入力端子と電気的に接続されている。また、Ｉｎｖ２の出力端子は、Ｉｎｖ１の入力端子と電気的に接続されている。
図３（Ｂ）に示すように、Ｉｎｖ１は、トランジスタＴｒＡ（単にＴｒＡとも表す）と、トランジスタＴｒＢ（単にＴｒＢとも表す）と、を有する。Ｉｎｖ２は、トランジスタＴｒＣ（単にＴｒＣとも表す）と、トランジスタＴｒＤ（単にＴｒＤとも表す）と、を有する。
Ｉｎｖ１の入力端子は、ＴｒＡのゲートと、ＴｒＢのゲートと、電気的に接続されている。ＴｒＡのソース又はドレインの一方は、Ｖ１を供給する機能を有する配線に電気的に接続されている。ＴｒＡのソース又はドレインの他方と、ＴｒＢのソース又はドレインの一方とは、Ｉｎｖ１の出力端子に電気的に接続されている。ＴｒＢのソース又はドレインの他方は、Ｖ２を供給する機能を有する配線に電気的に接続されている。
Ｉｎｖ２の入力端子は、ＴｒＣのゲートと、ＴｒＤのゲートと、電気的に接続されている。ＴｒＣのソース又はドレインの一方は、Ｖ１を供給する機能を有する配線に電気的に接続されている。ＴｒＣのソース又はドレインの他方と、ＴｒＤのソース又はドレインの一方とは、Ｉｎｖ２の出力端子に電気的に接続されている。ＴｒＤのソース又はドレインの他方は、Ｖ２を供給する機能を有する配線に電気的に接続されている。
Ｎｏｄｅ１（他の図におけるＮｏｄｅ１にも対応）は、Ｉｎｖ１の入力端子とＩｎｖ２の出力端子とが接続する点である。Ｎｏｄｅ２（他の図におけるＮｏｄｅ２にも対応）は、Ｉｎｖ１の出力端子とＩｎｖ２の入力端子とが接続する点である。
図３の回路は、Ｎｏｄｅ１が’Ｈ’レベルの場合、Ｎｏｄｅ２は’Ｌ’レベルとなり、電源電圧（Ｖ１、Ｖ２）が供給されている期間において、そのレベルが保持される。逆に、Ｎｏｄｅ１が’Ｌ’レベルの場合、Ｎｏｄｅ２は’Ｈ’レベルになる。図３の回路は、このような動作でデータの保持を行うラッチ回路の一例である。また、図３の回路のような回路をインバータループ回路という。インバータループ回路は、偶数個のインバータ回路を有し、各々のインバータ回路を環状に接続した回路部分を有するものを指す。なお、インバータループ回路は、当該回路部分以外の構成を有していてもよい。
図３のような回路は、通常、電源電圧の供給を停止した場合、Ｎｏｄｅ１及びＮｏｄｅ２の電位を保持することが困難である。そこで、図３のような回路を図１における第１の回路部１０１に適用し、上記書込動作、遮断動作、及び復帰動作を行うことで、電源電圧の供給を停止している期間においてもデータを保持することができる。
なお、第１の回路部１０１は、図３のようなインバータループ回路に限定されることはなく、他のラッチ回路又は様々な記憶回路等を適用することが可能である。
また、ＴｒＡと、ＴｒＢと、ＴｒＣと、ＴｒＤとの半導体材料などは、他の実施の形態に記載されたＴｒ１乃至Ｔｒ６などの半導体材料などから適宜選択すればよい。特に、シリコンを有するトランジスタとすることで、半導体装置の動作速度を向上させることができる。その場合、特に単結晶シリコンを有することが好ましい。
また、図３（Ｃ）は第１の回路部１０１の一例である。Ｉｎｖ１の入力端子は、トランジスタＴｒＥ（単にＴｒＥとも表す）のソース又はドレインの一方と電気的に接続されている。ＴｒＥのソース又はドレインの他方は、配線２０２と電気的に接続されている。すなわち、Ｉｎｖ１の入力端子は、ＴｒＥを介して配線２０２と電気的に接続されている。配線２０２は、第１のビット線としての機能を有し、データを送信する機能を有する。すなわち、配線２０２は、Ｎｏｄｅ１に電位を供給することができる。
Ｉｎｖ２の入力端子は、トランジスタＴｒＦ（単にＴｒＦとも表す）のソース又はドレインの一方と電気的に接続されている。ＴｒＦのソース又はドレインの他方は、配線２０３と電気的に接続されている。すなわち、Ｉｎｖ２の入力端子は、ＴｒＦを介して配線２０３と電気的に接続されている。配線２０３、第２のビット線としての機能を有し、データを送信する機能を有する。すなわち、配線２０２はＮｏｄｅ２に電位を供給することができる。なお、配線２０３は、配線２０２の電位に対して反転した電位を供給することができる機能を有する。
また、ＴｒＥのゲート及びＴｒＦのゲートは、配線２０１に電気的に接続されている。配線２０１は、ワード線としての機能を有し、ＴｒＥ及びＴｒＦの導通又は非導通を制御することができる機能を有する。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の一例について説明する。図４は、半導体装置の一例である。
本実施の形態では、半導体装置の一例について説明する。図４は、半導体装置の一例である。
図４の回路において、図１の回路と異なる点は、破線１０７及び破線１０８のような接続関係を有する点である。具体的には、Ｔｒ３のソース又はドレインの他方は、Ｎｏｄｅ１に電気的に接続されている（破線１０７）。また、Ｔｒ６のソース又はドレインの他方は、Ｎｏｄｅ２に電気的に接続されている（破線１０８）。その他の接続関係などは、図１と同様である。
本実施の形態により、図４のような新規な回路構成を有する半導体装置を提供することができる。また図４の回路は、破線１０７及び破線１０８のような接続関係を有することで、図１の回路に比べて、配線や電極等の交差部を減らすことや、配線や電極等の長さを短くすることができる可能性があるため、有効である。
また、図４の回路では、Ｔｒ２及びＴｒ５がｐ型である場合を示した。そのため、Ｎｏｄｅ１が’Ｌ’の場合、上記書込動作により、Ｎｏｄｅ３に’Ｌ’が書き込まれ、Ｔｒ２が導通する。一方、Ｎｏｄｅ２は’Ｈ’であり、Ｎｏｄｅ４に’Ｈ’が書き込まれるため、Ｔｒ５は非導通になる。そして、上記遮断動作及び復帰動作を経て、Ｖ２（例えば、Ｖｓｓ＝’Ｌ’レベルとする）がＮｏｄｅ１に入力される。そして、Ｎｏｄｅ１に対して反転した電位（’Ｈ’レベル）がＮｏｄｅ２に入力される。その結果、Ｎｏｄｅ１は電源遮断前のデータに対応した’Ｌ’になり、Ｎｏｄｅ２も電源遮断前のデータに対応した’Ｈ’になる。
なお、図４ではＴｒ２及びＴｒ５がｐ型である場合を示したが、回路構成に応じてｎ型又はｐ型を適宜組み合わせて用いてもよい。
また、Ｔｒ１乃至Ｔｒ６の半導体材料、構造、又はサイズの設計等は、他の実施の形態と同様である。
以上のように、本実施の形態の半導体装置は、第１の回路部１０１に保持されたデータを第２の回路部１０２に送信し（書込動作）、電源電圧の供給を停止している期間において該データを第２の回路部１０２に保持しておき（遮断動作）、再び電源電圧を供給した際に該データに基づくデータを第１の回路部１０１に送信する（復帰動作）。このような構成により、半導体装置は、電源電圧の供給を停止している期間においてもデータを保持することが可能である。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、半導体装置の一例について説明する。図５（Ａ）及び図５（Ｂ）は、半導体装置の一例である。
本実施の形態では、半導体装置の一例について説明する。図５（Ａ）及び図５（Ｂ）は、半導体装置の一例である。
図５（Ａ）の回路において、図１の回路と異なる点は、破線１０９及び破線１１０のような接続関係を有する点である。具体的には、Ｔｒ２のソース又はドレインの他方は、第５の配線１１１に電気的に接続されている（破線１０９）。また、Ｔｒ５のソース又はドレインの他方は、第５の配線１１１に電気的に接続されている（破線１１０）。その他の接続関係などは、図１と同様である。第５の配線１１１は、第５の電位Ｖ５（単にＶ５とも表す）を供給することができる機能を有する。Ｖ５は、本実施の形態ではＶｄｄとするが、これに限定されない。Ｖ５はＶｓｓであってもよい。なお、Ｖ５は、固定電位であってもよいし、変更可能であってもよい。
また、図５（Ａ）の回路では、Ｔｒ２及びＴｒ５がｐ型である場合を示した。そのため、Ｎｏｄｅ１が’Ｌ’の場合、上記書込動作により、Ｎｏｄｅ３に’Ｌ’が書き込まれ、Ｔｒ２が導通する。一方、Ｎｏｄｅ２は’Ｈ’であり、Ｎｏｄｅ４に’Ｈ’が書き込まれるため、Ｔｒ５は非導通になる。そして、上記遮断動作及び復帰動作を経て、Ｖ５（例えば、Ｖｄｄ＝’Ｈ’レベルとする）がＮｏｄｅ２に入力される。また、Ｎｏｄｅ２に対して反転した電位（’Ｌ’レベル）がＮｏｄｅ１に入力される。その結果、Ｎｏｄｅ１は電源遮断前のデータに対応した’Ｌ’になり、Ｎｏｄｅ２も電源遮断前のデータに対応した’Ｈ’になる。
なお、図５（Ａ）ではＴｒ２及びＴｒ５がｐ型である場合を示したが、回路構成に応じてｎ型又はｐ型を適宜組み合わせて用いてもよい。
図５（Ｂ）の回路において、図４の回路と異なる点は、破線１０９及び破線１１０のような接続関係を有する点である。具体的には、Ｔｒ２のソース又はドレインの他方は、第５の配線１１１に電気的に接続されている（破線１０９）。また、Ｔｒ５のソース又はドレインの他方は、第５の配線１１１に電気的に接続されている（破線１１０）。その他の接続関係などは、図４と同様である。第５の配線１１１は、Ｖ５を供給することができる機能を有する。Ｖ５は、本実施の形態ではＶｄｄとするが、これに限定されない。Ｖ５はＶｓｓであってもよい。なお、Ｖ５は、固定電位であってもよいし、変更可能であってもよい。
また、図５（Ｂ）の回路では、Ｔｒ２及びＴｒ５がｎ型である場合を示した。そのため、Ｎｏｄｅ１が’Ｈ’の場合、書込動作により、Ｎｏｄｅ３に’Ｈ’が書き込まれ、Ｔｒ２が導通する。一方、Ｎｏｄｅ２が’Ｌ’であり、Ｎｏｄｅ４に’Ｌ’が書き込まれるため、Ｔｒ５は非導通になる。そして、上記遮断動作及び復帰動作を経て、Ｖ５（例えば、Ｖｄｄ＝’Ｈ’レベルとする）がＮｏｄｅ１に入力される。また、Ｎｏｄｅ１に対して反転した電位（’Ｌ’レベル）がＮｏｄｅ２に入力される。その結果、Ｎｏｄｅ１は電源遮断前のデータに対応した’Ｈ’になり、Ｎｏｄｅ２も電源遮断前のデータに対応した’Ｌ’になる。
なお、図５（Ｂ）ではＴｒ２及びＴｒ５がｎ型である場合を示したが、回路構成に応じてｎ型又はｐ型を適宜組み合わせて用いてもよい。
また、Ｔｒ１乃至Ｔｒ６の半導体材料、構造、又はサイズの設計等は、他の実施の形態と同様である。
また、Ｔｒ２のソース又はドレインの他方と、Ｔｒ５のソース又はドレインの他方とは、異なる配線に電気的に接続されていてもよい。
本実施の形態により、図５（Ａ）又は図５（Ｂ）のような新規な回路構成を有する半導体装置を提供することができる。また図５（Ｂ）の回路は、破線１０７及び破線１０８のような接続関係を有することで、図５（Ａ）の回路に比べて、配線や電極等の交差部を減らすことや、配線や電極等の長さを短くすることができる可能性があるため、有効である。
また、本実施の形態の半導体装置は、第１の回路部１０１に保持されたデータを第２の回路部１０２に送信し（書込動作）、電源電圧の供給を停止している期間において該データを第２の回路部１０２に保持しておき（遮断動作）、再び電源電圧を供給した際に該データに基づくデータを第１の回路部１０１に送信する（復帰動作）。このような構成により、半導体装置は、電源電圧の供給を停止している期間においてもデータを保持することが可能である。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例について説明する。図６は、半導体装置の一例である。
本実施の形態では、半導体装置の一例について説明する。図６は、半導体装置の一例である。
図６の回路において、図１と異なる点は、Ｔｒ３及びＴｒ６を省略した点である。具体的には、Ｔｒ２のソース又はドレインの一方は、Ｎｏｄｅ２に電気的に接続されている。すなわち、第２の配線１０４は、Ｔｒ２を介して、Ｎｏｄｅ２と電気的に接続されている。また、Ｔｒ５のソース又はドレインの一方は、Ｎｏｄｅ１に電気的に接続されている。すなわち、第２の配線１０４は、Ｔｒ５を介して、Ｎｏｄｅ１に電気的に接続されている。
また、図６の回路において、図１と異なる点は、Ｃ１の第２の電極と、Ｃ２の第２の電極とが、第６の配線１１２に電気的に接続されている点である。本実施の形態では、第６の配線１１２の第６の電位Ｖ６（単にＶ６とも表す）が変更可能な場合について説明するが、Ｖ６は固定電位であってもよい。また、Ｖ６は、Ｖｄｄ又はＶｓｓであってもよい。また、Ｃ１の第２の電極と、Ｃ２の第２の電極とは、異なる配線に電気的に接続されていてもよい。
次に、図６の半導体装置の動作方法（（１）書込動作、（２）遮断動作、及び（３）復帰動作）について説明する。図７は、図６の半導体装置の動作におけるタイミングチャートである。
（１）書込動作について説明する。
まず、図７のタイミングｔ１において、Ｖ３及びＶ６を’Ｈ’にし、Ｔｒ１及びＴｒ４を導通させる。その結果、Ｎｏｄｅ３には、Ｎｏｄｅ１の電位（この例では、’Ｈ’とする）に対応した電位が入力される。また、Ｎｏｄｅ４には、Ｎｏｄｅ２の電位に対応した電位（この例では、’Ｌ’とする）が入力される。
次に、図７のタイミングｔ２において、Ｖ３を’Ｌ’にし、Ｔｒ１及びＴｒ４を非導通にする。またｔ２と同時に、Ｖ６を’Ｌ’にする。その結果、Ｎｏｄｅ３は’Ｌ’になるため、Ｔｒ２は非導通になる。また、Ｎｏｄｅ４は’Ｌ’より小さくなるため、Ｔｒ５も非導通になる。
なお、Ｖ６を’Ｌ’にするタイミングは、ｔ２と同時でなくてもよく、Ｖ３を’Ｌ’にした後（ｔ２より後）であってもよい。Ｖ６を’Ｌ’にするタイミングを、Ｖ３を’Ｌ’にするタイミングより遅らせることで、Ｃ１及びＣ２に保持される電荷の移動を抑制することができる場合があるため好ましい。
（２）遮断動作について説明する。
図７のタイミングｔ３において、Ｖ１をＯＦＦにする。すなわち、第１の回路部１０１への電源電圧の供給を停止する。その結果、第１の回路部１０１におけるＮｏｄｅ１の電位が下がる。しかし、図１と同様に、Ｔｒ１及びＴｒ４が非導通状態であるため、Ｔｒ１及びＴｒ４を介した電荷の移動は極力抑制される。
（３）復帰動作について説明する。
図７のタイミングｔ４において、Ｖ１をＯＮにする。すなわち、第１の回路部１０１へ再び電源電圧を供給する。
同時（タイミングｔ４）に、Ｖ６を’Ｈ’にし、Ｔｒ２を導通させる。ここで、Ｖ６を’Ｈ’にするタイミングは、ｔ４と同時でなくてもよく、Ｖ１をＯＮにする前（ｔ４より前）であってもよい。Ｖ１をＯＮにする前に、Ｔｒ２を導通させておくと、復帰動作の高速化が可能になる場合があるため好ましい。
Ｔｒ２を導通状態にした結果、第２の配線１０４が、Ｔｒ２を介して、Ｎｏｄｅ２と電気的に接続される。そして、Ｎｏｄｅ２には、Ｖ２に対応した電位（この例では、’Ｌ’）が入力される。更に、Ｎｏｄｅ１は、Ｎｏｄｅ２に対して反転した電位となるため、Ｎｏｄｅ１には’Ｈ’レベルの電位が入力される。すなわち、Ｎｏｄｅ１及びＮｏｄｅ２には、電源電圧の供給を停止する前に保持していた電位に対応した電位が入力されることになる。
上記の例では、Ｎｏｄｅ１が’Ｈ’であり、Ｎｏｄｅ２が’Ｌ’である例を示したが、それらは逆でもよい。
以上のように本実施の形態では、Ｖ６を可変にし、Ｃ１及びＣ２の容量値の書き換えを行う構成とした。Ｃ１及びＣ２における書換動作により、Ｔｒ２及びＴｒ５の導通を制御し、復帰動作のタイミングを調整することができる。なお、書換動作は行わなくてもよい。
なお、図６では、Ｃ１の第２の電極と、Ｃ２の第２の電極とが、第６の配線１１２に電気的に接続されている構成について説明したが、これに限定されず、他の実施の形態に記載した構成を採用してもよい。例えば、Ｃ１の第２の電極とＣ２の第２の電極とは、第２の配線１０４と電気的に接続されていてもよい。図１４（Ａ）は、Ｃ１の第２の電極とＣ２の第２の電極とが第２の配線１０４に電気的に接続されている半導体装置の一例である。図１４（Ａ）の回路において、図６の回路と異なる点は、破線１１６及び破線１１７のような接続関係を有する点である。
また、図１５は、図１４（Ａ）の回路のタイミングチャートである。
図１４（Ａ）の半導体装置では、Ｎｏｄｅ１とＮｏｄｅ３とを連動して動作させ、Ｎｏｄｅ２とＮｏｄｅ４とを連動して動作させる。まず、Ｖ３を’Ｈ’にしておき、Ｔｒ１及びＴｒ４を導通状態にしておく。そして、図１５のｔ１において、Ｎｏｄｅ１に’Ｌ’が入力された場合、Ｎｏｄｅ３も連動して’Ｌ’が入力される。一方、Ｎｏｄｅ２には’Ｈ’が入力され、Ｎｏｄｅ４も連動して’Ｈ’が入力される。その結果、Ｔｒ５が導通し、Ｔｒ２が非導通になる。このように図１４（Ａ）の半導体装置では、他の例のような書込動作とは異なる動作で第２の回路部１０２への書き込みが行われる。なお、他の例のような書込動作が不要であるとも言える。
次に遮断動作について説明する。図１５のｔ３で、Ｖ１をＯＦＦにする。すなわち、第１の回路部１０１への電源電圧の供給を停止する。その結果、第１の回路部１０１におけるＮｏｄｅ２の電位が下がる。ここで、Ｖ１をＯＦＦにする前に、Ｖ３を’Ｌ’にしておき、Ｔｒ１及びＴｒ４を非導通状態にしておくことは、電源電圧の供給を停止した際にＮｏｄｅ３及びＮｏｄｅ４の電位を保持することができるため、有効である。
次に復帰動作について説明する。図１５のｔ４で、Ｖ１をＯＮにする。すなわち、第１の回路部１０１へ再び電源電圧を供給する。Ｔｒ５が導通状態であるため、Ｎｏｄｅ１には、Ｖ２に対応した電位（この例では、’Ｌ’）が入力される。更に、Ｎｏｄｅ２は、Ｎｏｄｅ１に対して反転した電位となるため、Ｎｏｄｅ２には’Ｈ’レベルの電位が入力される。すなわち、Ｎｏｄｅ１及びＮｏｄｅ２には、電源電圧の供給を停止する前に保持していた電位に対応した電位が入力されることになる。ここで、Ｖ１をＯＮにした後、Ｖ３を’Ｈ’にし、Ｔｒ１及びＴｒ４を導通させることは、再びＮｏｄｅ１とＮｏｄｅ３とを連動させ、Ｎｏｄｅ２とＮｏｄｅ４とを連動させることができるため、有効である。
なお、図１４（Ａ）ではＴｒ２及びＴｒ５がｎ型である場合を示したが、回路構成に応じてｎ型又はｐ型を適宜組み合わせて用いてもよい。
また、図１４（Ｂ）は半導体装置の一例である。図１４（Ｂ）の回路において、図１４（Ａ）の回路と異なる点は、破線１１８及び破線１１９のような接続関係を有する点である。具体的には、Ｔｒ２のソース又はドレインの一方は、Ｎｏｄｅ１に電気的に接続されている（破線１１８）。また、Ｔｒ５のソース又はドレインの一方は、Ｎｏｄｅ２に電気的に接続されている（破線１１９）。その他の接続関係などは、図１４（Ａ）と同様である。
また、図１４（Ｂ）の回路では、Ｔｒ２及びＴｒ５がｐ型である場合を示した。そのため、Ｎｏｄｅ１が’Ｌ’の場合、Ｎｏｄｅ３も連動して’Ｌ’が書き込まれ、Ｔｒ２が導通する。一方、Ｎｏｄｅ２が’Ｈ’であり、Ｎｏｄｅ４も連動して’Ｈ’が書き込まれるため、Ｔｒ５は非導通になる。そして、上記遮断動作及び復帰動作を経て、Ｖ２（この例では、’Ｌ’）がＮｏｄｅ１に入力される。また、Ｎｏｄｅ１に対して反転した電位（’Ｈ’レベル）がＮｏｄｅ２に入力される。その結果、Ｎｏｄｅ１は電源遮断前のデータに対応した’Ｌ’になり、Ｎｏｄｅ２も電源遮断前のデータに対応した’Ｈ’になる。
なお、図１４（Ｂ）ではＴｒ２及びＴｒ５がｐ型である場合を示したが、回路構成に応じてｎ型又はｐ型を適宜組み合わせて用いてもよい。
また、Ｔｒ１、Ｔｒ２、Ｔｒ４、Ｔｒ５の半導体材料、構造、又はサイズの設計等は、他の実施の形態と同様である。
本実施の形態により、図１４（Ａ）又は図１４（Ｂ）のような新規な回路構成を有する半導体装置を提供することができる。また図１４（Ｂ）の回路は、破線１１８及び破線１１９のような接続関係を有することで、図１４（Ａ）の回路に比べて、配線や電極等の交差部を減らすことや、配線や電極等の長さを短くすることができる可能性があるため、有効である。
本実施の形態の半導体装置においても、第１の回路部１０１に保持されたデータを第２の回路部１０２に送信し（書込動作）、電源電圧の供給を停止している期間において該データを第２の回路部１０２に保持しておき（遮断動作）、再び電源電圧を供給した際に該データに基づくデータを第１の回路部１０１に送信する（復帰動作）。このような構成により、半導体装置は、電源電圧の供給を停止している期間においてもデータを保持することが可能である。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、半導体装置の一例について説明する。図８は、半導体装置の一例である。
本実施の形態では、半導体装置の一例について説明する。図８は、半導体装置の一例である。
図８の回路において、図６の回路と異なる点は、破線１１３及び破線１１４のような接続関係を有する点である。具体的には、Ｔｒ２のソース又はドレインの一方は、Ｎｏｄｅ１に電気的に接続されている（破線１１３）。また、Ｔｒ５のソース又はドレインの一方は、Ｎｏｄｅ２に電気的に接続されている（破線１１４）。その他の接続関係などは、図６と同様である。
本実施の形態により、図８のような新規な回路構成を有する半導体装置を提供することができる。また図８の回路は、破線１１３及び破線１１４のような接続関係を有することで、図６の回路に比べて、配線や電極等の交差部を減らすことや、配線や電極等の長さを短くすることができる可能性があるため、有効である。
また、図８の回路では、Ｔｒ２及びＴｒ５がｐ型である場合を示した。そのため、Ｎｏｄｅ１が’Ｌ’の場合、上記書込動作により、Ｎｏｄｅ３に’Ｌ’が書き込まれる。なお図８では、ｔ１でＶ６を’Ｌ’とし、ｔ２でＶ６を’Ｈ’に変更することで、Ｃ１及びＣ２において書換動作が行われる。そして、上記遮断動作及び復帰動作を経て、Ｖ２（例えば、Ｖｓｓ＝’Ｌ’レベルとする）がＮｏｄｅ１に入力される。また、Ｎｏｄｅ１に対して反転した電位（’Ｈ’レベル）がＮｏｄｅ２に入力される。その結果、Ｎｏｄｅ１は電源遮断前のデータに対応した’Ｌ’になり、Ｎｏｄｅ２も電源遮断前のデータに対応した’Ｈ’になる。
なお、図８ではＴｒ２及びＴｒ５がｐ型である場合を示したが、回路構成に応じてｎ型又はｐ型を適宜組み合わせて用いてもよい。
また、Ｔｒ１、Ｔｒ２、Ｔｒ４、及びＴ５の半導体材料、構造、又はサイズの設計等は、他の実施の形態と同様である。
以上のように、本実施の形態の半導体装置は、第１の回路部１０１に保持されたデータを第２の回路部１０２に送信し（書込動作）、電源電圧の供給を停止している期間において該データを第２の回路部１０２に保持しておき（遮断動作）、再び電源電圧を供給した際に該データに基づくデータを第１の回路部１０１に送信する（復帰動作）。このような構成により、半導体装置は、電源電圧の供給を停止している期間においてもデータを保持することが可能である。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、半導体装置の一例について説明する。図１１乃至図１３は、半導体装置の一例である。
本実施の形態では、半導体装置の一例について説明する。図１１乃至図１３は、半導体装置の一例である。
図１１（Ａ）の半導体装置は、第１の回路部１０１と、第２の回路部１０２と、を有する。
第１の回路部１０１は、Ｎｏｄｅ１を有する。第１の回路部１０１は、様々な回路を適用することができる。例えば、記憶回路、演算回路、又は選択回路など、様々な回路を適用することができる。
第２の回路部１０２は、Ｎｏｄｅ３と、Ｔｒ１とを、有する。
Ｎｏｄｅ１は、Ｔｒ１のソース又はドレインの一方に電気的に接続されている。Ｔｒ１のソース又はドレインの他方は、Ｎｏｄｅ３に電気的に接続されている。すなわち、Ｎｏｄｅ１は、Ｔｒ１を介してＮｏｄｅ３に電気的に接続されている。なお、他の実施の形態に示すように、Ｎｏｄｅ３に容量素子を電気的に接続してもよい。
図１１（Ａ）の半導体装置の動作を説明する。まず、Ｖ３によりＴｒ１を導通させ、Ｎｏｄｅ１のデータをＮｏｄｅ３に送信し、Ｖ３によりＴｒ１を非導通にし、Ｎｏｄｅ３にデータを保持する（書込動作）。次に、第１の回路部１０１の電源電圧を遮断する（遮断動作）。そして、第１の回路部１０１の電源電圧を復帰させるとともに、Ｖ３によりＴｒ１を導通させ、Ｎｏｄｅ３のデータをＮｏｄｅ１に送信する（復帰動作）。このようにして図１１（Ａ）の半導体装置はデータを保持することができる。
図１１（Ｂ）の半導体装置は、第１の回路部１０１及び第２の回路部１０２が複数のノード有する例である。この場合も図１１（Ａ）と同様に動作し、電源電圧の供給を停止した際に、Ｎｏｄｅ１の電位をＮｏｄｅ３に保持し、Ｎｏｄｅ２の電位をＮｏｄｅ４に保持することができる。Ｎｏｄｅ２の電位は、Ｎｏｄｅ１の電位と、同じ電位であっても異なる電位であってもよい。
また、図１１（Ｂ）では、第１の回路部１０１及び第２の回路部１０２が２個のノードを有する場合を示したが、３個以上有していてもよく、各々のノードの電位を第２の回路部１０２で保持する構成としてもよい。なお、他の実施の形態に示すように、Ｎｏｄｅ３又はＮｏｄｅ４に容量素子を電気的に接続してもよい。
図１２の半導体装置は、第１の回路部１０１がＮｏｄｅ１及びＮｏｄｅ２を有し、第２の回路部１０２がＮｏｄｅ３を有する例である。Ｎｏｄｅ１の電位をＮｏｄｅ３に保持させ、電源復帰後にＮｏｄｅ３の電位をＮｏｄｅ１又はＮｏｄｅ２に入力することができる。また、電源復帰後にＮｏｄｅ３の電位をＮｏｄｅ１とＮｏｄｅ２との両方に入力することもできる。
図１２では、Ｎｏｄｅ１はＴｒ１を介してＮｏｄｅ３に電気的に接続されている。また、Ｎｏｄｅ２はＴｒ４を介してＮｏｄｅ３に電気的に接続されている。Ｔｒ１のゲートは第３の配線１０５に電気的に接続されている。Ｔｒ４のゲートは配線１１５に電気的に接続されている。第３の配線１０５は、Ｖ３を供給することができる機能を有し、Ｔｒ１の導通又は非導通を制御することができる機能を有する。また、配線１１５は、Ｖ７を供給することができる機能を有し、Ｔｒ４の導通又は非導通を制御することができる機能を有する。なお、他の実施の形態に示すように、Ｎｏｄｅ３に容量素子を電気的に接続してもよい。
図１３の半導体装置は、第１の回路部を複数有する例である。図１３では、第１の回路部１０１と第１の回路部３０１とを有する。第１の回路部１０１がＮｏｄｅ１を有し、第１の回路部３０１がＮｏｄｅ１１を有する。Ｎｏｄｅ１又はＮｏｄｅ１１の電位をＮｏｄｅ３に保持させ、電源復帰後にＮｏｄｅ３の電位をＮｏｄｅ１又はＮｏｄｅ１１に入力することができる。また、電源復帰後にＮｏｄｅ３の電位をＮｏｄｅ１とＮｏｄｅ１１との両方に入力することもできる。第１の回路部３０１は、様々な回路を適用することができる。例えば、記憶回路、演算回路、又は選択回路など、様々な回路を適用することができる。
図１３では、Ｎｏｄｅ１はＴｒ１を介してＮｏｄｅ３に電気的に接続されている。また、Ｎｏｄｅ１１はＴｒ４を介してＮｏｄｅ３に電気的に接続されている。Ｔｒ１のゲートは第３の配線１０５に電気的に接続されている。Ｔｒ４のゲートは配線１１５に電気的に接続されている。第３の配線１０５は、Ｖ３を供給することができる機能を有し、Ｔｒ１の導通又は非導通を制御することができる機能を有する。また、配線１１５は、Ｖ７を供給することができる機能を有し、Ｔｒ４の導通又は非導通を制御することができる機能を有する。なお、他の実施の形態に示すように、Ｎｏｄｅ３に容量素子を電気的に接続してもよい。
なお、Ｔｒ１及びＴｒ４の導電型、半導体材料、構造、又はサイズの設計等は、他の実施の形態と同様である。
以上のように、本実施の形態の半導体装置は、第１の回路部１０１又は第１の回路部３０１に保持されたデータを第２の回路部１０２に送信し（書込動作）、電源電圧の供給を停止している期間において該データを第２の回路部１０２に保持しておき（遮断動作）、再び電源電圧を供給した際に該データに基づくデータを第１の回路部１０１また第１の回路部３０１に送信する（復帰動作）。このような構成により、半導体装置は、電源電圧の供給を停止している期間においてもデータを保持することが可能である。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、半導体装置の一例について説明する。本実施の形態では、トランジスタのチャネルに適用できる酸化物半導体の例を示す。
本実施の形態では、半導体装置の一例について説明する。本実施の形態では、トランジスタのチャネルに適用できる酸化物半導体の例を示す。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
ＣＡＡＣ−ＯＳ膜は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、２θが３１°近傍のピークが現れる場合がある。２θが３１°近傍のピークは、ＩｎＧａＺｎＯ４の結晶であれば、（００９）面に配向していることを示す。また、ＣＡＡＣ−ＯＳ膜は、例えば、２θが３６°近傍のピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶であれば、（２２２）面に配向していることを示す。ＣＡＡＣ−ＯＳ膜は、好ましくは、２θが３１°近傍にピークが現れ、２θが３６°近傍にピークが現れない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜であれば、ＸＲＤ装置を用い、ｃ軸に垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による分析を行うと、２θが５６°近傍のピークが現れる場合がある。２θが５６°近傍のピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面を示す。ここで、２θを５６°近傍で固定し、表面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、ａ軸およびｂ軸の向きが揃っている単結晶酸化物半導体の場合は６つの対称性のピークが現れるが、ＣＡＡＣ−ＯＳ膜の場合は明瞭なピークが現れない。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
本実施の形態で示した酸化物半導体を、他の実施の形態で示した半導体装置に適用することで、新規な半導体装置を提供することできる。また、半導体装置の信頼性又は特性を向上させることができる。特に、他の実施の形態で示したＴｒ１乃至Ｔｒ６に適用することで、トランジスタのオフ電流を極めて小さくすることができる。特に、Ｔｒ１及びＴｒ４に適用することでＮｏｄｅ３又はＮｏｄｅ４における電位の保持を極めて良好に行うことができる。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、半導体装置の一例について説明する。本実施の形態では、Ｓｉ−Ｔｒと、ＯＳ−Ｔｒと、を含む半導体装置の例を示す。特に、Ｓｉ−ＴｒとＯＳ−Ｔｒとを積層した例について説明する。
本実施の形態では、半導体装置の一例について説明する。本実施の形態では、Ｓｉ−Ｔｒと、ＯＳ−Ｔｒと、を含む半導体装置の例を示す。特に、Ｓｉ−ＴｒとＯＳ−Ｔｒとを積層した例について説明する。
本実施の形態では、チャネルが酸化物半導体層に形成されるトランジスタ９０２と、チャネルが単結晶シリコンウェハに形成されるトランジスタ９０１とを含んで構成される半導体装置の構造例及びその作製方法例について図９を参照して説明する。なお、トランジスタ９０２は、他の実施の形態に示すトランジスタなどとして適用することが可能である。
ただし、トランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
図９に示す半導体装置においては、単結晶シリコンウェハを用いて形成されたトランジスタ９０１と、その上階層に酸化物半導体を用いて形成されたトランジスタ９０２とが形成されている。すなわち、本実施の形態で示す半導体装置は、シリコンウェハを基板として、その上層にトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。
半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図９に示す例においては、トランジスタ９０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。
図９におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば、導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
なお、図９に示すトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。第２のトランジスタをフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、接続するトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。
さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、トランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。
トランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体層に形成されるトランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のトランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、９３３が形成されている。ここでトランジスタ９０２の作製方法について、以下に説明する。
絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いる。
酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１乃至１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４乃至１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本実施の形態では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施す。
酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
本実施の形態では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎｍのタングステン膜を用いる。
なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。すなわち、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成する。
本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。
なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９２６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。
ゲート電極層９３０は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。
ゲート電極層９３０は、１０ｎｍ乃至４００ｎｍ、好ましくは１００ｎｍ乃至３００ｎｍとする。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ９０２が形成される。
なお、トランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の後に形成されている。よって、図９に示すように、上記作製方法によって得られるトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の上に形成されている。しかし、トランジスタ９０２は、ソース電極層及びドレイン電極層が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６と絶縁膜９２４の間に設けられていても良い。
また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。
なお、本実施の形態においては、トランジスタ９０２はトップゲート構造としている。また、トランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層を設けた場合、さらにトランジスタ９０２のノーマリーオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることでトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
図９においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。一方、トランジスタ９０１のソース及びドレインの他方は、コンタクトプラグ９１５を介して配線層９１６と電気的に接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、及びコンタクトプラグ９２５を介してトランジスタ９０２のドレイン電極層９２８と電気的に接続している。
配線層９１４、９１８、９１６、９２２及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。
絶縁膜９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０乃至４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
絶縁膜９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。
なお、本実施の形態の酸化物半導体膜は、脱水化処理又は脱水素化処理により、水素または水分が除去され、酸素を添加する処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、特に優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎ型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
なお、上記のドレイン電極層９２８は、他の実施の形態に示した第１の容量素子Ｃ１又は第２の容量素子Ｃ２等の第１の電極とすることもできる。その場合、ゲート電極層９３０と同層の電極層を、容量素子の第２の電極として用いてもよい。また、当該第１の電極として、酸化物半導体膜９２６と同層の膜を用いてもよく、酸化物半導体膜９２６の一部を用いてもよい。トランジスタ９０１と容量素子とを重ねて設けることで、半導体装置の占有面積を縮小できるため好ましい。
また、配線層９１８又は配線層９２２を、第１の容量素子Ｃ１又は第２の容量素子Ｃ２の第１の電極としてもよい。トランジスタ９０２と容量素子とを重ねて設けることで、半導体装置の占有面積を縮小できるため好ましい。
本実施の形態で示したＳｉ−ＴｒとＯＳ−Ｔｒとを有する半導体装置を、他の実施の形態で示した半導体装置に適用することで、動作速度を向上させることができる。また、Ｓｉ−ＴｒとＯＳ−Ｔｒとを積層した半導体装置、Ｓｉ−Ｔｒと容量素子とを積層した半導体装置、又は、ＯＳ−Ｔｒと容量素子とを積層した半導体装置を、他の実施の形態で示した半導体装置に適用することで占有面積を縮小することができる。例えば、Ｓｉ−ＴｒをＴｒ２、Ｔｒ３、Ｔｒ５、Ｔｒ６、ＴｒＡ、ＴｒＢ、ＴｒＣ、又はＴｒＤ等に適用し、ＯＳ−ＴｒをＴｒ１又はＴｒ４等に適用することは、特に有効である。
なお、本実施の形態では、Ｓｉ−ＴｒとＯＳ−Ｔｒとが積層された例を示したが、これに限定されずＳｉ−ＴｒとＯＳ−Ｔｒとが同一平面上に有していてもよい。また、半導体装置は、図９のようなＯＳ−Ｔｒのみ、又は、Ｓｉ−Ｔｒのみで構成されていてもよい。
また、本実施の形態では、トランジスタ９０１及びトランジスタ９０２として、トップゲート構造を用いた例を示したが、ボトムゲート構造を用いてもよく、チャネルエッチ型、チャネル保護型など、様々な構造のトランジスタとすることができる。また、バックゲート電極層９２３は設けなくてもよい。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
（実施の形態１０）
本発明の一態様に係る半導体装置は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。
本発明の一態様に係る半導体装置は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。
このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１０に示す。
図１０（Ａ）は、携帯型ゲーム機を示す図である。図１０（Ａ）に示す携帯型ゲーム機は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１０（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１０（Ｂ）は、携帯情報端末を示す図である。図１０（Ｂ）に示す携帯情報端末は、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１０（Ｃ）は、ノート型パーソナルコンピュータを示す図である。図１０（Ｃ）に示すノート型パーソナルコンピュータは、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１０（Ｄ）は、電気冷凍冷蔵庫を示す図である。図１０（Ｄ）に示す電気冷凍冷蔵庫は、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図１０（Ｅ）は、ビデオカメラを示す図である。図１０（Ｅ）に示すビデオカメラは、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
図１０（Ｆ）は、普通自動車を示す図である。図１０（Ｆ）に示す普通自動車は、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせて用いることができる。
１０１ 第１の回路部
１０２ 第２の回路部
１０３ 第１の配線
１０４ 第２の配線
１０５ 第３の配線
１０６ 第４の配線
１０７ 破線
１０８ 破線
１０９ 破線
１１０ 破線
１１１ 第５の配線
１１２ 第６の配線
１１５ 配線
１１３ 破線
１１４ 破線
１１６ 破線
１１７ 破線
１１８ 破線
１１９ 破線
２０１ 配線
２０２ 配線
２０３ 配線
３０１ 第１の回路部
９００ 基板
９０１ トランジスタ
９０２ トランジスタ
９０４ ウェル
９０６ 不純物領域
９０７ ゲート絶縁膜
９０８ ゲート電極層
９０９ サイドウォール絶縁膜
９１０ 絶縁膜
９１１ 絶縁膜
９１２ 絶縁膜
９１３ コンタクトプラグ
９１４ 配線層
９１５ コンタクトプラグ
９１６ 配線層
９１７ コンタクトプラグ
９１８ 配線層
９１９ 絶縁膜
９２０ 絶縁膜
９２１ コンタクトプラグ
９２２ 配線層
９２３ バックゲート電極層
９２４ 絶縁膜
９２５ コンタクトプラグ
９２６ 酸化物半導体膜
９２７ ソース電極層
９２８ ドレイン電極層
９２９ ゲート絶縁膜
９３０ ゲート電極層
９３２ 絶縁膜
９３３ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
１０２ 第２の回路部
１０３ 第１の配線
１０４ 第２の配線
１０５ 第３の配線
１０６ 第４の配線
１０７ 破線
１０８ 破線
１０９ 破線
１１０ 破線
１１１ 第５の配線
１１２ 第６の配線
１１５ 配線
１１３ 破線
１１４ 破線
１１６ 破線
１１７ 破線
１１８ 破線
１１９ 破線
２０１ 配線
２０２ 配線
２０３ 配線
３０１ 第１の回路部
９００ 基板
９０１ トランジスタ
９０２ トランジスタ
９０４ ウェル
９０６ 不純物領域
９０７ ゲート絶縁膜
９０８ ゲート電極層
９０９ サイドウォール絶縁膜
９１０ 絶縁膜
９１１ 絶縁膜
９１２ 絶縁膜
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９１４ 配線層
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９１７ コンタクトプラグ
９１８ 配線層
９１９ 絶縁膜
９２０ 絶縁膜
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９２２ 配線層
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９２４ 絶縁膜
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９２６ 酸化物半導体膜
９２７ ソース電極層
９２８ ドレイン電極層
９２９ ゲート絶縁膜
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９３２ 絶縁膜
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５１０１ 車体
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５６０１ 筐体
５６０２ 筐体
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５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
Claims (3)
- 第１の回路部と、第２の回路部と、を有し、
前記第１の回路部は、第１のノードと、第２のノードと、を有し、
前記第２の回路部は、第１のトランジスタ乃至第６のトランジスタと、第１の容量素子と第２の容量素子と、を有し、
前記第１のノードは、前記第１のトランジスタを介して、前記第２のトランジスタのゲートと、前記第１の容量素子の第１の電極と、に電気的に接続され、
前記第２のノードは、前記第４のトランジスタを介して、前記第５のトランジスタのゲートと、前記第２の容量素子の第１の電極と、に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタを介して、前記第２のノードと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタを介して、前記第１のノードと電気的に接続され、
前記第１のトランジスタ及び前記第４のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。 - 第１の回路部と、第２の回路部と、を有し、
前記第１の回路部は、第１のノードと、第２のノードと、を有し、
前記第２の回路部は、第１のトランジスタ乃至第６のトランジスタと、第１の容量素子と第２の容量素子と、を有し、
前記第１のノードは、前記第１のトランジスタを介して、前記第２のトランジスタのゲートと、前記第１の容量素子の第１の電極と、に電気的に接続され、
前記第２のノードは、前記第４のトランジスタを介して、前記第５のトランジスタのゲートと、前記第２の容量素子の第１の電極と、に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタを介して、前記第１のノードと電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第６のトランジスタを介して、前記第２のノードと電気的に接続され、
前記第１のトランジスタ及び前記第４のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。 - 請求項１又は請求項２において、
前記第１の回路部は、偶数個のインバータ回路が環状に接続された部分を有することを特徴とする半導体装置。
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