JP2012256404A - 記憶素子、信号処理回路 - Google Patents
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Abstract
【解決手段】第1の回路と第2の回路とを有し、第1の回路は第1のトランジスタと第2のトランジスタとを有し、第2の回路は第3のトランジスタと第4のトランジスタとを有する。第1の信号に対応する信号電位は、オン状態とした第1のトランジスタを介して第2のトランジスタのゲートに入力され、第2の信号に対応する信号電位は、オン状態とした第3のトランジスタを介して第4のトランジスタのゲートに入力される。その後、第1のトランジスタ及び第3のトランジスタをオフ状態とする。第2のトランジスタの状態と第4のトランジスタの状態との両方を用いて、第1の信号を読み出す。第1のトランジスタ及び第3のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタとする。
【選択図】図1
Description
第2のトランジスタの状態と第4のトランジスタの状態の両方を用いた、第1の信号または第2の信号の読み出しは、センスアンプを用いて行うことができる。この読み出しの構成は、第2のトランジスタの極性と第4のトランジスタの極性の関係、第1の信号と第2の信号の関係、並びに、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位の関係によって、様々な構成とすることができる。以下、その具体例を示す。
第2の信号を第1の信号の反転信号とし、第2のトランジスタと第4のトランジスタは極性が互いに異なり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
第2の信号を第1の信号と同じ信号とし、第2のトランジスタと第4のトランジスタは極性が互いに異なり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
第2の信号を第1の信号の反転信号とし、第2のトランジスタと第4のトランジスタは極性が同じであり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
第2の信号を第1の信号と同じ信号とし、第2のトランジスタと第4のトランジスタは極性が同じであり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
第2の信号を第1の信号の反転信号とし、第2のトランジスタと第4のトランジスタは極性が互いに異なり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
第2の信号を第1の信号と同じ信号とし、第2のトランジスタと第4のトランジスタは極性が互いに異なり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
第2の信号を第1の信号の反転信号とし、第2のトランジスタと第4のトランジスタは極性が同じであり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
第2の信号を第1の信号と同じ信号とし、第2のトランジスタと第4のトランジスタは極性が同じであり、第2のトランジスタのソース及びドレインの一方に与えられる電位と第4のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位の間の電位とすることができる。なお、(具体例2)、(具体例3)、(具体例5)、(具体例8)において、第1の配線に与えられるプリチャージ電位と、第2の配線に与えられるプリチャージ電位とは同じであってもよいし異なっていてもよい。第1の配線に与えられるプリチャージ電位と第2の配線に与えられるプリチャージ電位が同じ場合には、第1の配線と第2の配線を共有することができる。また、第2のスイッチと第4のスイッチを共有することができる。
本発明の記憶素子の一態様は、一対の電極のうちの一方がセンスアンプの入力端子と電気的に接続される容量素子を更に有していてもよい。また、センスアンプが第1の入力端子と第2の入力端子とを有する場合は、一対の電極のうちの一方がセンスアンプの第1の入力端子と電気的に接続される容量素子と、一対の電極のうちの一方がセンスアンプの第2の入力端子と電気的に接続される別の容量素子と、を有していてもよい。つまり、センスアンプの入力端子(または、センスアンプの第1の入力端子、及びセンスアンプの第2の入力端子)の電位を保持する保持容量を更に有していてもよい。なお、配線やセンスアンプを構成する素子等の寄生容量を積極的に利用することによって、当該保持容量の代わりとすることもできる。本発明の記憶素子の一態様は、一対の電極のうちの一方が第2のトランジスタのゲートと電気的に接続される容量素子と、一対の電極のうちの一方が第4のトランジスタのゲートと電気的に接続される容量素子と、を更に有していてもよい。つまり、第2のトランジスタのゲートの電位を保持する保持容量と、第4のトランジスタのゲートの電位を保持する保持容量とを更に有していてもよい。なお、トランジスタや配線等の寄生容量を積極的に利用することによって、これら保持容量の代わりとすることもできる。
(記憶素子の構成1)
本発明の記憶素子の一態様を図1に示す。図1において記憶素子100は、回路1000aと、回路1000bと、反転回路400と、センスアンプ1451と、スイッチ1450aと、スイッチ1450bと、容量素子104とを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、及び容量素子104のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成1)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。このようなセンスアンプ1451としては、例えばクロックドインバータを用いることができる。
図4の構成の記憶素子100の駆動方法について説明する。図4は、図1におけるスイッチ1450a及びスイッチ1450bとして図3(B)に示した構成を用い、端子VRに与えられるプリチャージ電位を電位V2とし、センスアンプ1451としてクロック信号CLKに同期して信号を出力するクロックドインバータを用い、端子S1、端子S2、端子C1、端子C2、端子C3は電気的に接続され、電位V1が与えられる例である。ここで、トランジスタ101a及びトランジスタ101bのゲートには制御信号SG1が入力される。端子Dにはデータ(Data)が入力される。スイッチ1450aを構成するpチャネル型トランジスタのゲート及びスイッチ1450bを構成するnチャネル型トランジスタのゲートには制御信号SG2が入力される。トランジスタ102aのゲートをノードM1とし、トランジスタ102bのゲートをノードM2とする。また、センスアンプ1451の入力端子inをノードMとする。図4の構成の記憶素子100の駆動方法について、図5のタイミングチャートを用いて説明する。なお、図5のタイミングチャートの斜線部分においては、データや、制御信号や、クロック信号や、ノードの電位や、出力信号は任意の値とすることができる。
(記憶素子の構成2)
本発明の記憶素子の別一態様を図8に示す。図8において記憶素子100は、回路1000aと、回路1000bと、センスアンプ1451と、スイッチ8450aと、スイッチ8450bと、容量素子104aと、スイッチ9450aと、スイッチ9450bと、容量素子104bとを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、容量素子104a及び容量素子104bのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成2)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。
図11の構成の記憶素子100の駆動方法について説明する。図11は、図8におけるスイッチ8450aとしてpチャネル型トランジスタを用い、スイッチ8450bとしてnチャネル型トランジスタを用い、スイッチ9450aとしてpチャネル型トランジスタを用い、スイッチ9450bとしてnチャネル型トランジスタを用い、端子VR1及び端子VR2に与えられるプリチャージ電位を電位V2とし、センスアンプ1451としてラッチ回路1443を用い、端子S1、端子S2、端子C1、端子C2、端子C3、端子C4は電気的に接続され、電位V1が与えられる例である。ここで、トランジスタ101a及びトランジスタ101bのゲートには制御信号SG1が入力される。端子Dにはデータ(Data)が入力される。スイッチ8450aを構成するpチャネル型トランジスタのゲート、スイッチ8450bを構成するnチャネル型トランジスタのゲート、スイッチ9450aを構成するpチャネル型トランジスタのゲート、及びスイッチ9450bを構成するnチャネル型トランジスタのゲートには制御信号SG2が入力される。トランジスタ102aのゲートをノードM1とし、トランジスタ102bのゲートをノードM2とする。また、センスアンプ1451の入力端子in1をノードMaとし、センスアンプ1451の入力端子in2をノードMbとする。図11の構成の記憶素子100の駆動方法について、図12のタイミングチャートを用いて説明する。なお、図12のタイミングチャートの斜線部分においては、データや、制御信号や、クロック信号や、ノードの電位や、出力信号は任意の値とすることができる。
(記憶素子の構成3)
本発明の記憶素子の別一態様を図13に示す。図13において記憶素子100は、回路1000aと、回路1000bと、反転回路400と、センスアンプ1451と、スイッチ8450aと、スイッチ8450bと、容量素子104aと、スイッチ9450aと、スイッチ9450bと、容量素子104bとを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、容量素子104a及び容量素子104bのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成3)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。
(記憶素子の構成4)
本発明の記憶素子の別一態様を図14に示す。図14において記憶素子100は、回路1000aと、回路1000bと、センスアンプ1451と、スイッチ1450aと、スイッチ1450bと、容量素子104とを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、及び容量素子104のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成4)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。このようなセンスアンプ1451としては、例えばクロックドインバータを用いることができる。
(記憶素子の構成5)
本発明の記憶素子の別一態様を図15に示す。図15において記憶素子100は、回路1000aと、回路1000bと、反転回路400と、センスアンプ1451と、スイッチ8450aと、スイッチ8450bと、容量素子104aと、スイッチ9450aと、スイッチ9450bと、容量素子104bとを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、容量素子104a及び容量素子104bのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成5)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。
(記憶素子の構成6)
本発明の記憶素子の別一態様を図16に示す。図16において記憶素子100は、回路1000aと、回路1000bと、センスアンプ1451と、スイッチ1450aと、スイッチ1450bと、容量素子104とを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、及び容量素子104のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成6)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。このようなセンスアンプ1451としては、例えばクロックドインバータを用いることができる。
(記憶素子の構成7)
本発明の記憶素子の別一態様を図17に示す。図17において記憶素子100は、回路1000aと、回路1000bと、反転回路400と、センスアンプ1451と、スイッチ1450aと、スイッチ1450bと、容量素子104とを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、及び容量素子104のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成7)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。このようなセンスアンプ1451としては、例えばクロックドインバータを用いることができる。
(記憶素子の構成8)
本発明の記憶素子の別一態様を図18に示す。図18において記憶素子100は、回路1000aと、回路1000bと、センスアンプ1451と、スイッチ8450aと、スイッチ8450bと、容量素子104aと、スイッチ9450aと、スイッチ9450bと、容量素子104bとを有する。そして、端子Dにデータが入力され、当該データに対応する信号を保持し、端子OUTから対応する信号を出力する。回路1000aはトランジスタ101aとトランジスタ102aと容量素子103aとを有し、回路1000bはトランジスタ101bとトランジスタ102bと容量素子103bとを有する。なお、容量素子103a、容量素子103b、容量素子104a及び容量素子104bのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
上述した(記憶素子の構成8)において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ1451の出力端子outの電位を記憶素子100から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ1451を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子outから出力するセンスアンプ1451であってもよい。
本発明の記憶素子の別一態様を図6(A)に示す。図6(A)において、記憶素子600は、上記実施の形態で示した記憶素子100の他に、揮発性の記憶回路1111を更に有する。揮発性の記憶回路1111としては、例えば、フリップフロップ回路等を用いることができる。
記憶素子100の作製方法について説明する。トランジスタ102a及びトランジスタ102bは、チャネルがシリコンに形成されるトランジスタである場合を例に挙げる。以下、トランジスタ102aまたはトランジスタ102bをトランジスタ102と呼ぶ。また、トランジスタ101aまたはトランジスタ101bをトランジスタ101と呼ぶ。容量素子103aまたは容量素子103bを容量素子103と呼ぶ。本実施の形態では、トランジスタ102と、チャネルが酸化物半導体層に形成されるトランジスタ101と、容量素子103とを例に挙げて、記憶素子100の作製方法について説明する。
本実施の形態では、実施の形態10とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr/O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの厚さとなるように基板上に酸化物半導体層を成膜した。
サンプルAは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
サンプルBは基板を200℃になるように加熱した状態で酸化物半導体層の成膜を行った。
サンプルCは基板を200℃になるように加熱した状態で酸化物半導体層の成膜を行った。
図34(A)にサンプルAのトランジスタの初期特性を示す。
サンプルB(成膜後加熱処理なし)及びサンプルC(成膜後加熱処理あり)とに対してゲートBTストレス試験を行った。
101 トランジスタ
102 トランジスタ
103 容量素子
104 容量素子
400 反転回路
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
440 インバータ
451 バッテリー
452 電源回路
453 マイクロプロセッサ
454 フラッシュメモリ
455 音声回路
456 キーボード
457 メモリ回路
458 タッチパネル
459 ディスプレイ
460 ディスプレイコントローラ
461 CPU
462 DSP
463 インターフェース
600 記憶素子
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
704 半導体層
707 ゲート電極
709 不純物領域
710 チャネル形成領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体層
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
723 導電膜
724 絶縁膜
725 開口部
726 配線
727 絶縁膜
901 トランジスタ
902 絶縁膜
903 酸化物半導体層
904 ソース電極
905 ドレイン電極
906 ゲート絶縁膜
907 ゲート電極
908 高濃度領域
909 チャネル形成領域
911 トランジスタ
912 絶縁膜
913 酸化物半導体層
914 ソース電極
915 ドレイン電極
916 ゲート絶縁膜
917 ゲート電極
918 高濃度領域
919 チャネル形成領域
921 トランジスタ
922 絶縁膜
923 酸化物半導体層
924 ソース電極
925 ドレイン電極
926 ゲート絶縁膜
927 ゲート電極
928 高濃度領域
929 低濃度領域
930 サイドウォール
931 チャネル形成領域
941 トランジスタ
942 絶縁膜
943 酸化物半導体層
944 ソース電極
945 ドレイン電極
946 ゲート絶縁膜
947 ゲート電極
948 高濃度領域
949 低濃度領域
950 サイドウォール
951 チャネル形成領域
1010 スイッチ
101a トランジスタ
101b トランジスタ
102a トランジスタ
102b トランジスタ
103a 容量素子
103b 容量素子
104a 容量素子
104b 容量素子
1111 記憶回路
1441 バッファ
1442 比較器
1443 ラッチ回路
1444 インバータ
1445 インバータ
1451 センスアンプ
1453 抵抗
1000a 回路
1000b 回路
1450a スイッチ
1450b スイッチ
1450c 負荷
7450a スイッチ
8450a スイッチ
8450b スイッチ
9450a スイッチ
9450b スイッチ
Claims (15)
- 第1の回路と第2の回路とを有し、
前記第1の回路は第1のトランジスタと第2のトランジスタとを有し、
前記第2の回路は第3のトランジスタと第4のトランジスタとを有し、
第1の信号に対応する信号電位を、オン状態とした前記第1のトランジスタを介して前記第2のトランジスタのゲートに入力し、
第2の信号に対応する信号電位を、オン状態とした前記第3のトランジスタを介して前記第4のトランジスタのゲートに入力し、
前記第1のトランジスタをオフ状態とすることによって、前記第1の回路は前記第1の信号に対応する信号電位を前記第2のトランジスタのゲートに保持し、前記第3のトランジスタをオフ状態とすることによって、前記第2の回路は前記第2の信号に対応する信号電位を前記第4のトランジスタのゲートに保持し、
前記第2のトランジスタの状態と前記第4のトランジスタの状態の両方を用いて、前記第1の信号または前記第2の信号を読み出し、
前記第1のトランジスタ及び前記第3のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする記憶素子。 - 第1の回路と、第2の回路と、センスアンプと、プリチャージ回路とを有し、
前記第1の回路は第1のトランジスタと第2のトランジスタとを有し、
前記第2の回路は第3のトランジスタと第4のトランジスタとを有し、
前記プリチャージ回路は、第1のスイッチと、第2のスイッチと、プリチャージ電位が与えられる配線とを有し、
第1の信号に対応する信号電位を、オン状態とした前記第1のトランジスタを介して前記第2のトランジスタのゲートに入力し、
第2の信号に対応する信号電位を、オン状態とした前記第3のトランジスタを介して前記第4のトランジスタのゲートに入力し、
前記第1のトランジスタをオフ状態とすることによって、前記第1の回路は前記第1の信号に対応する信号電位を前記第2のトランジスタのゲートに保持し、前記第3のトランジスタをオフ状態とすることによって、前記第2の回路は前記第2の信号に対応する信号電位を前記第4のトランジスタのゲートに保持し、
前記第2のトランジスタのソース及びドレインの一方、並びに前記第4のトランジスタのソース及びドレインの一方は、互いに電気的に接続されて、前記第1のスイッチを介して前記センスアンプの入力端子に電気的に接続され、
前記センスアンプの前記入力端子は、前記第2のスイッチを介して前記配線と電気的に接続され、
前記センスアンプは、前記センスアンプの前記入力端子に入力された電位を増幅して出力し、
前記第1のトランジスタ及び前記第3のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする記憶素子。 - 第1の回路と、第2の回路と、センスアンプと、第1のプリチャージ回路と、第2のプリチャージ回路とを有し、
前記第1の回路は第1のトランジスタと第2のトランジスタとを有し、
前記第2の回路は第3のトランジスタと第4のトランジスタとを有し、
前記第1のプリチャージ回路は、第1のスイッチと、第2のスイッチと、プリチャージ電位が与えられる第1の配線とを有し、
前記第2のプリチャージ回路は、第3のスイッチと、第4のスイッチと、プリチャージ電位が与えられる第2の配線とを有し、
第1の信号に対応する信号電位を、オン状態とした前記第1のトランジスタを介して前記第2のトランジスタのゲートに入力し、
第2の信号に対応する信号電位を、オン状態とした前記第3のトランジスタを介して前記第4のトランジスタのゲートに入力し、
前記第1のトランジスタをオフ状態とすることによって、前記第1の回路は前記第1の信号に対応する信号電位を前記第2のトランジスタのゲートに保持し、前記第3のトランジスタをオフ状態とすることによって、前記第2の回路は前記第2の信号に対応する信号電位を前記第4のトランジスタのゲートに保持し、
前記第2のトランジスタのソース及びドレインの一方は、前記第1のスイッチを介して前記センスアンプの第1の入力端子に電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のスイッチを介して前記センスアンプの第2の入力端子に電気的に接続され、
前記センスアンプの前記第1の入力端子は、前記第2のスイッチを介して前記第1の配線と電気的に接続され、
前記センスアンプの前記第2の入力端子は、前記第4のスイッチを介して前記第2の配線と電気的に接続され、
前記センスアンプは、前記センスアンプの前記第1の入力端子に入力された電位と前記センスアンプの前記第2の入力端子に入力された電位とを比較した結果を出力し、
前記第1のトランジスタ及び前記第3のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする記憶素子。 - 請求項2において、
前記第2の信号は、前記第1の信号の反転信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は互いに異なり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。 - 請求項3において、
前記第2の信号は、前記第1の信号と同じ信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は互いに異なり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。 - 請求項3において、
前記第2の信号は、前記第1の信号の反転信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は同じであり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。 - 請求項2において、
前記第2の信号は、前記第1の信号と同じ信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は同じであり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。 - 請求項3において、
前記第2の信号は、前記第1の信号の反転信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は互いに異なり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。 - 請求項2において、
前記第2の信号は、前記第1の信号と同じ信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は互いに異なり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。 - 請求項2において、
前記第2の信号は、前記第1の信号の反転信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は同じであり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。 - 請求項3において、
前記第2の信号は、前記第1の信号と同じ信号であり、
前記第2のトランジスタの極性と前記第4のトランジスタの極性は同じであり、
前記第2のトランジスタのソース及びドレインの他方に与えられる電位と、前記第4のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。 - 請求項2乃至請求項11のいずれか一において、
前記センスアンプは、ラッチ回路であることを特徴とする記憶素子。 - 請求項1乃至請求項12のいずれか一において、
前記第1のトランジスタ及び前記第3のトランジスタは、前記酸化物半導体層を挟んで2つのゲート電極を有するトランジスタであることを特徴とする記憶素子。 - 請求項1乃至請求項13のいずれか一において、
揮発性の記憶回路を有し、
前記揮発性の記憶回路に保持されたデータに対応する信号を、前記第1の信号または前記第2の信号とし、
前記センスアンプの出力またはその反転信号が、前記揮発性の記憶回路に入力されることを特徴とする記憶素子。 - 請求項1乃至請求項14のいずれか一において、
前記記憶素子を用いた信号処理回路。
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