JP6298548B2 - 記憶装置 - Google Patents

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Description

本発明は、記憶装置及び当該記憶装置を用いた半導体装置に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、そ
の用途によって多種多様な構成を有しているが、ストアドプログラム方式と呼ばれるアー
キテクチャが現在のＣＰＵの主流となっている。ストアドプログラム方式のＣＰＵでは、
命令及び上記命令の実行に必要なデータが半導体記憶装置（以下、単に記憶装置とする）
に格納されており、上記命令及びデータが記憶装置から順次読み込まれることで、命令が
実行される。
上記記憶装置には、データや命令を記憶するための主記憶装置の他に、キャッシュと呼ば
れる、高速でデータの書き込みと読み出しができる緩衝記憶装置がある。キャッシュは、
ＣＰＵの演算装置または制御装置と、主記憶装置の間に介在し、低速な主記憶装置へのア
クセスを減らして演算処理を高速化させることを目的として、ＣＰＵに設けられている。
通常は、キャッシュとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）などが用いられる。下記特許文献１には、キャッシュとして、ＳＲＡＭなどの
揮発性メモリと、不揮発性メモリとを併用する構成について記載されている。
特開平７−１２１４４４号公報
緩衝記憶装置を有するＣＰＵでは、主記憶装置のうち、使用頻度の高い命令またはデータ
を、主記憶装置からコピーして、緩衝記憶装置に格納しておく。そして、通常、ＣＰＵが
有する演算装置または制御装置は、使用頻度の高い命令またはデータが格納された緩衝記
憶装置にのみ、アクセスする。ただし、必要とする命令またはデータが、緩衝記憶装置に
格納されていない場合もあり得る。この場合、ＣＰＵは、低速な主記憶装置から上記命令
またはデータをコピーし直して、緩衝記憶装置に格納する必要があるため、緩衝記憶装置
にのみアクセスする場合よりも、命令の実行に時間を要する。なお、ＣＰＵが必要とする
命令またはデータが緩衝記憶装置に格納されている場合をキャッシュヒットと呼び、格納
されていない場合をキャッシュミスと呼ぶ。
低速な主記憶装置へのアクセスの頻度を極力減らすには、大きな記憶容量の緩衝記憶装置
をＣＰＵに用いることが有効である。しかし、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、記憶容量の大容量化には有利であるが、リフレッシ
ュを要するため、動作速度の向上に制限がある。一方、ＳＲＡＭは高速での動作が可能で
あるが、メモリセルあたりの半導体素子数が多いために高集積化が困難で、大容量化に向
かない。
上述の問題に鑑み、本発明では、ＤＲＡＭよりも書き込み、読み出しなどの動作速度が高
く、ＳＲＡＭよりもメモリセルあたりの半導体素子の数を減らすことができる記憶装置の
提供を課題の一つとする。或いは、本発明では、上記記憶装置を用いた半導体装置の提供
を課題の一つとする。
上記課題を解決するために、本発明の一態様に係る記憶装置は、各メモリセルに、記憶素
子と、上記記憶素子における電荷の供給、保持、放出を制御するためのスイッチング素子
として機能するトランジスタとを有する。さらに、上記トランジスタは、シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成
領域に含んでいる。このような半導体としては、例えば、シリコンの２倍以上の大きなバ
ンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成
されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記
構成を有するトランジスタを、記憶素子に流入した電荷を保持するためのスイッチング素
子として用いることで、記憶素子からの電荷のリークを防ぐことができる。
また、本発明の一態様に係る半導体装置は、上記記憶装置に加え、記憶装置とデータのや
り取りを行う演算装置、制御装置などの各種回路を有しており、上記記憶装置は緩衝記憶
装置として機能する。
記憶素子は、例えばトランジスタ、容量素子などを用いることができる。
さらに、本発明の一態様では、上記構成を有する緩衝記憶装置が、キャッシュラインと呼
ばれる特定の情報量の記憶領域を、複数有している。そして、各キャッシュラインは、デ
ータフィールドと呼ばれる記憶領域と、タグと呼ばれる記憶領域と、バリッドビットと呼
ばれる記憶領域とを含む。データフィールドには、主記憶装置または演算装置から送られ
てくるデータまたは命令である、キャッシュデータが記憶される。タグには、上記キャッ
シュデータに対応したアドレスのデータである番地データが記憶される。バリッドビット
には、データフィールドに格納されているキャッシュデータが有効か無効かを示すデータ
である、バリッドデータが記憶される。
そして、本発明の一態様では、緩衝記憶装置が有する複数のメモリセルのうち、バリッド
ビットに対応するメモリセルを、データフィールドに対応するメモリセルよりも、そのデ
ータの保持時間が短くなるような構成とする。上記構成により、データフィールドに記憶
されているキャッシュデータの信頼性が低くなる前に、バリッドビットに記憶されている
バリッドデータを無効とすることができる。よって、データフィールドに記憶されている
キャッシュデータが無効であっても、バリッドデータが有効である、という状態が生じる
のを防ぐことができる。
バリッドビットに対応するメモリセルにおいて、データの保持期間を短くするために、以
下の２つの構成のうち、少なくともいずれか１つを採用する。第１の構成は、記憶素子に
保持される電荷量を小さくするというものである。第２の構成は、データの読み出し時に
、デジタル値の切り替えが行われる際のデータ線の電位、すなわち閾値電位を、高くする
というものである。
具体的に、第１の構成を採用した場合の緩衝記憶装置では、データフィールドに対応する
メモリセルよりも、バリッドビットに対応するメモリセルの方が、記憶素子の容量値が小
さいものとする。上記構成により、バリッドビットに対応するメモリセルの方が、データ
の保持時間が短くなる。なお、記憶素子がトランジスタである場合、上記容量値とは、ト
ランジスタが有するゲート容量の容量値を意味する。
或いは、具体的に、第１の構成を採用した場合の緩衝記憶装置では、データフィールドに
対応するメモリセルよりも、バリッドビットに対応するメモリセルの方が、データの保持
時におけるデータ線の電位が低いものとする。上記構成により、バリッドビットに対応す
るメモリセルの方が、データの保持時間が短くなる。
また、具体的に、第２の構成を採用した場合の緩衝記憶装置では、記憶素子に保持されて
いるデータを、差動増幅回路を用いて出力する際に、データ線に所定の電位を与えるべく
、プリチャージする。そして、データフィールドに対応するメモリセルよりも、バリッド
ビットに対応するメモリセルの方が、上記プリチャージの電位が高いものとする。電荷量
の多い状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子
の電荷がリークするが、プリチャージの電位が高いほど、リークした電荷量が少なくても
、データの読み出し時におけるデータ線の電位が、プリチャージの電位を下回りやすい。
そのため、差動増幅回路において上記データ線の電位がプリチャージの電位よりも高いか
低いかでデジタル値を判別すると、プリチャージの電位が高いほど、電荷量の少ない状態
を示すデジタル値のデータが読み出されやすくなる。よって、上記構成により、バリッド
ビットに対応するメモリセルの方が、データの保持時間が短くなる。
或いは、具体的に、第２の構成を採用した場合の緩衝記憶装置では、入力された電位の位
相を反転させて出力する論理素子（以下、位相反転素子と呼ぶ）を、単数または複数用い
た論理回路を介して、各データ線の電位を出力する。そして、上記論理回路において、出
力される電位の位相が切り替わる際の入力の電位を、上記論理回路の閾値電位とすると、
データフィールドに対応するメモリセルよりも、バリッドビットに対応するメモリセルの
方が、上記論理回路の閾値電位が高いものとする。上記構成の場合、上記論理回路の閾値
電位が高いほど、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる
。よって、上記構成により、バリッドビットに対応するメモリセルの方が、データの保持
時間が短くなる。
或いは、具体的に、第２の構成を採用した場合の緩衝記憶装置では、位相反転素子を単数
または複数用いた論理回路を介して、各データ線の電位を出力する。また、記憶素子に保
持されているデータを読み出す前に、データ線に所定の電位を与えるべく、プリチャージ
する。そして、データフィールドに対応するメモリセルよりも、バリッドビットに対応す
るメモリセルの方が、上記プリチャージの電位が低いものとする。電荷量の多い状態を示
すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子の電荷がリーク
するが、プリチャージの電位が低いほど、リークした電荷量が少なくても、データの読み
出し時におけるデータ線の電位が、上記論理回路の閾値電位を下回りやすい。そのため、
プリチャージの電位が低いほど、電荷量の少ない状態を示すデジタル値のデータが読み出
されやすくなる。よって、上記構成により、バリッドビットに対応するメモリセルの方が
、データの保持時間が短くなる。
或いは、具体的に、第２の構成を採用した場合の緩衝記憶装置では、位相反転素子を単数
または複数用いた論理回路を介して、各データ線の電位を出力する。そして、データフィ
ールドに対応するメモリセルよりも、バリッドビットに対応するメモリセルの方が、デー
タ線に接続されている容量素子の容量値が小さいものとする。電荷量の多い状態を示すデ
ジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子の電荷がリークする
が、上記容量値が小さいほど、リークした電荷量が少なくても、データの読み出し時にお
けるデータ線の電位が速く低下しやすく、上記論理回路の閾値電位を下回りやすい。その
ため、データ線に接続されている容量素子の容量値が小さいほど、電荷量の少ない状態を
示すデジタル値のデータが読み出されやすくなる。よって、上記構成により、バリッドビ
ットに対応するメモリセルの方が、データの保持時間が短くなる。
或いは、具体的に、第２の構成を採用した場合の緩衝記憶装置では、位相反転素子を単数
または複数用いた論理回路を介して、各データ線の電位を出力する。そして、データフィ
ールドに対応するメモリセルよりも、バリッドビットに対応するメモリセルの方が、デー
タの読み出しの際に用いるトランジスタのチャネル幅が大きいものとする。電荷量の多い
状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子の電荷
がリークするが、上記トランジスタのチャネル幅が大きいほど、リークした電荷量が少な
くても、データの読み出し時におけるデータ線の電位が速く低下しやすく、上記論理回路
の閾値電位を下回りやすい。そのため、上記トランジスタのチャネル幅が大きいほど、電
荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。よって、上記構成
により、バリッドビットに対応するメモリセルの方が、データの保持時間が短くなる。
本発明の一態様に係る記憶装置は、上記構成により、ＤＲＡＭよりもリフレッシュの頻度
を低くすることができるので、ＤＲＡＭよりも書き込み、読み出しなどの動作速度が高い
。また、ＳＲＡＭよりもメモリセルあたりの半導体素子の数を減らすことができる。
或いは、本発明の一態様に係る記憶装置は、バリッドビットに対応するメモリセルを、デ
ータフィールドに対応するメモリセルよりも、そのデータの保持時間が短くなるような構
成とすることで、信頼性を高めることができる。
上記記憶装置を用いた本発明の一態様に係る半導体装置は、高速駆動または高集積化を実
現することができる。或いは、上記記憶装置を用いた本発明の一態様に係る半導体装置は
、半導体装置の信頼性を高めることができる。
メモリセルの構成を示す回路図、トランジスタの断面図、緩衝記憶装置の構成を示す図。 半導体装置の構成を示す図。 メモリセルの構成を示す図。 メモリセルの構成を示す図。 セルアレイの構成を示す図。 セルアレイの構成を示す図。 セルアレイ、プリチャージ回路、及び読み出し回路の構成を示す図。 セルアレイ、プリチャージ回路、及び読み出し回路の構成を示す図。 セルアレイ、プリチャージ回路、及び読み出し回路の構成を示す図。 セルアレイ、容量素子、プリチャージ回路、及び読み出し回路の構成を示す図。 セルアレイの回路図。 セルアレイの動作を示すタイミングチャート。 セルアレイの回路図。 半導体装置の構成を示すブロック図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 メモリセルの断面図。 電子機器の図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 シミュレーションによって得られた移動度のゲート電圧依存性を説明する図。 シミュレーションによって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 シミュレーションによって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 シミュレーションによって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 シミュレーションに用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 ドレイン電流および電界効果移動度のゲート電圧依存性を示す図。 基板温度と閾値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの集積回路が、本発明の半導体装置の範疇に
含まれる。
（実施の形態１）
《メモリセルの構成とトランジスタの構成》
図１（Ａ）に、本発明の一態様に係る記憶装置が有する、メモリセルの構成を、一例とし
て回路図で示す。図１（Ａ）に示す回路図では、メモリセル１０１が、記憶素子１０２と
、スイッチング素子として機能するトランジスタ１０３とを有する。記憶素子１０２は、
容量素子、トランジスタなどの半導体素子を用いることができる。そして、記憶素子１０
２は、容量素子、或いは、トランジスタのゲート電極と活性層の間に形成されるゲート容
量に、電荷を蓄積させることで、データを記憶する。
また、記憶素子１０２への電荷の供給と、当該記憶素子１０２からの電荷の放出と、当該
記憶素子１０２における電荷の保持とは、スイッチング素子として機能するトランジスタ
１０３により制御する。
なお、メモリセル１０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、イン
ダクタなどのその他の回路素子を、さらに有していても良い。
本発明の一態様では、上記スイッチング素子として機能するトランジスタ１０３のチャネ
ル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコ
ンよりも低い半導体を含むことを特徴とする。上述したような特性を有する半導体をチャ
ネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタ１０３
を実現することができる。
なお、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて、なおかつ酸
素欠損が低減されることで高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、
ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトラ
ンジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化
物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１８／ｃｍ３未満、
より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下と
する。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１
０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１
１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましく
は２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分又は水素などの不純物濃度が
十分に低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を
用いることにより、トランジスタのオフ電流を減らすことができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃
度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜
との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、
膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在
する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値
を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する
膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある
。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中
の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型
のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として
採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍ
でチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００
ｚＡ／μｍ以下であることが分かる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトラ
ンジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えて
ガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を
有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが
好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四
元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
データの保持期間の長さは、記憶素子１０２に蓄積されている電荷が上記トランジスタ１
０３を介してリークする量に依存する。よって、上述したような、オフ電流の著しく小さ
いトランジスタ１０３を、記憶素子１０２に蓄積された電荷を保持するためのスイッチン
グ素子として用いることで、記憶素子１０２からの電荷のリークを防ぐことができ、デー
タの保持期間を長く確保することができる。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソー
ス電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極と
ドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐ
チャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い
電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以
上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、
リーク電流とは、絶縁膜を通してソース電極あるいはドレイン電極とゲート電極との間に
流れる電流のことを意味する。
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型
トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えら
れる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ば
れる。本明細書では、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２
端子と称する場合もある。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、
酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。
この中でも酸化物半導体は、スパッタリング法や湿式法により作製可能であり、量産性に
優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物
半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた
集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、
上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリッ
トを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結
晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容
易に結晶性の酸化物半導体を得ることができる。
以下の説明ではトランジスタ１０３の半導体膜として、上記のような利点を有する酸化物
半導体を用いる場合を例に挙げている。
また、図１（Ａ）では、トランジスタ１０３がゲート電極を活性層の片側にのみ有してい
る場合を示している。トランジスタ１０３が、活性層を間に挟んで存在する一対のゲート
電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与え
られ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良い
し、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ
高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定電位
が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トラ
ンジスタ１０３の閾値電圧を制御することができる。
また、図１（Ａ）では、メモリセル１０１がスイッチング素子として機能するトランジス
タ１０３を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発
明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限
１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１
０１が複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数の
トランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と
並列が組み合わされて接続されていても良い。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１
端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジス
タが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジス
タの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端
子に接続されている状態を意味する。
次いで、図１（Ｂ）に、図１（Ａ）に示したトランジスタ１０３の、断面図の一例を示す
。
図１（Ｂ）において、トランジスタ１０３は、絶縁表面を有する基板１１０上に、ゲート
電極１１１と、ゲート電極１１１上の絶縁膜１１２と、絶縁膜１１２を間に挟んでゲート
電極１１１と重なる、活性層として機能する酸化物半導体膜１１３と、酸化物半導体膜１
１３上のソース電極１１４及びドレイン電極１１５とを有している。図１（Ｂ）では、酸
化物半導体膜１１３、ソース電極１１４及びドレイン電極１１５上に、絶縁膜１１６が形
成されている。トランジスタ１０３は絶縁膜１１６をその構成要素に含んでいても良い。
なお、図１（Ｂ）では、トランジスタ１０３がシングルゲート構造である場合を例示して
いるが、トランジスタ１０３は、互いに接続された複数のゲート電極を有することで、チ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。
上述したメモリセルを有する記憶装置は、トランジスタの活性層にシリコンやゲルマニウ
ムを用いた通常のＤＲＡＭよりも、データの保持期間を長く確保することができる。よっ
て、上記記憶装置は、通常のＤＲＡＭよりもリフレッシュの頻度を低くすることができる
ので、リフレッシュに伴う電力の消費を削減することができる。また、上記記憶装置は、
通常のＤＲＡＭよりもリフレッシュの頻度を低くすることができるので、書き込み、読み
出しなどの動作速度が高い。
《緩衝記憶装置の構成》
図１（Ｃ）に、上記記憶装置を緩衝記憶装置として用いる場合の、緩衝記憶装置の構成を
一例として示す。図１（Ｃ）に示す緩衝記憶装置は、キャッシュライン０乃至キャッシュ
ラインｎ−１の、ｎ個のキャッシュラインを有している。各キャッシュラインは、タグ、
バリッドビット、データフィールドを有している。具体的に、図１（Ｃ）では、ｉ番目（
ｉはｎ以下の自然数）のキャッシュラインが有する、タグ、バリッドビット、データフィ
ールドを、それぞれタグｉ、バリッドビットｉ、データフィールドｉとして示す。
各データフィールドには、制御装置、主記憶装置または演算装置から送られてくるデータ
である、キャッシュデータが格納される。各タグには、上記キャッシュデータに対応した
アドレスのデータである番地データが格納される。各バリッドビットには、データフィー
ルドに格納されているキャッシュデータが有効か無効かを示すデータである、バリッドデ
ータが格納される。
本発明の一態様に係る緩衝記憶装置では、バリッドビットに対応するメモリセルを、デー
タフィールドに対応するメモリセルよりも、そのデータの保持時間が短くなるような構成
とする。上記構成により、データフィールドに記憶されているキャッシュデータの信頼性
が低くなる前に、バリッドビットに記憶されているバリッドデータを無効とすることがで
きる。よって、データフィールドに記憶されているキャッシュデータが無効であっても、
バリッドデータが有効である、という状態が生じるのを防ぐことができる。上記構成によ
り、データフィールドに記憶されているキャッシュデータの信頼性を高めることができる
。
或いは、本発明の一態様に係る緩衝記憶装置では、バリッドビットに対応するメモリセル
を、データフィールドに対応するメモリセル及びタグに対応するメモリセルよりも、その
データの保持時間が短くなるような構成とする。上記構成により、データフィールドに記
憶されているキャッシュデータと、タグに記憶されている番地データの信頼性を高めるこ
とができる。
なお、本発明の一態様に係る緩衝記憶装置は、そのデータの格納構造がダイレクトマッピ
ング方式を採用していても良いし、フルアソシエイティブ方式を採用していても良いし、
セットアソシエイティブ方式を採用していても良い。
《メモリセルの具体的な構成》
次いで、図３及び図４に、メモリセル１０１の具体的な構成例を示す。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電
膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
図３（Ａ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１
０３と、記憶素子として機能する容量素子１２０とを有する。トランジスタ１０３のゲー
ト電極は、ワード線ＷＬに接続されている。また、トランジスタ１０３は、その第１端子
がデータ線ＤＬに接続されており、その第２端子が容量素子１２０の一方の電極に接続さ
れている。容量素子１２０の他方の電極は、接地電位などの固定電位が与えられているノ
ードに、接続されている。
図３（Ａ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオ
ンになり、データ線ＤＬからデータを含む信号の電位が、トランジスタ１０３を介して容
量素子１２０の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１
２０に蓄積されている電荷量が制御されることで、容量素子１２０へのデータの書き込み
が行われる。
次いで、データの保持時には、トランジスタ１０３がオフになり、容量素子１２０におい
て電荷が保持される。上述したように、トランジスタ１０３はオフ電流またはリーク電流
が極めて低いという特性を有している。そのため、容量素子１２０に蓄積された電荷はリ
ークしづらく、トランジスタ１０３にシリコンなどの半導体を用いた場合に比べ、長い期
間に渡ってデータの保持を行うことができる。
データの読み出し時には、トランジスタ１０３がオンになり、データ線ＤＬを介して容量
素子１２０に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ること
により、データを読み出すことができる。
図３（Ｂ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１
０３と、記憶素子として機能するトランジスタ１２１及び容量素子１２２とを有する。ト
ランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トラン
ジスタ１０３は、その第１端子が第１データ線ＤＬａに接続されており、その第２端子が
トランジスタ１２１のゲート電極に接続されている。トランジスタ１２１は、その第１端
子が、第２データ線ＤＬｂに接続されており、その第２端子が、所定の電位が与えられて
いるノードに接続されている。容量素子１２２が有する一対の電極は、一方がトランジス
タ１２１のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
図３（Ｂ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介
してトランジスタ１２１のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ１２１のゲート容量、及び容量素子１２２に蓄積される電荷量が制御される
ことで、トランジスタ１２１及び容量素子１２２へのデータの書き込みが行われる。
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１２１の
ゲート容量、及び容量素子１２２に蓄積された電荷が保持される。上述したように、トラ
ンジスタ１０３はオフ電流またはリーク電流が極めて低いという特性を有している。その
ため、蓄積された上記電荷はリークしづらく、トランジスタ１０３にシリコンなどの半導
体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させる。容量素子１２２が有
する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬ
ｂの電位の変化は、トランジスタ１２１のゲート電極に与えられる。トランジスタ１２１
は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、
トランジスタ１２１のゲート電極の電位が変化することで得られるトランジスタ１２１の
ドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データ
を読み出すことができる。
なお、記憶素子として機能するトランジスタ１２１は、その活性層に、酸化物半導体が用
いられていても良い。或いは、トランジスタ１２１の活性層に、酸化物半導体以外の、非
晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が
用いられていても良い。メモリセル１０１内の全てのトランジスタの活性層に、酸化物半
導体を用いることで、プロセスを簡略化することができる。また、記憶素子として機能す
るトランジスタ１２１の活性層に、例えば、多結晶または単結晶のシリコンなどのように
、酸化物半導体よりも高い移動度（電界効果移動度）が得られる半導体を用いることで、
メモリセル１０１からのデータの読み出しを高速で行うことができる。
図３（Ｃ）に示すメモリセル１０１は、一つのデータ線ＤＬが、第１データ線ＤＬａと第
２データ線ＤＬｂの機能を併せ持っている点において、図３（Ｂ）に示すメモリセル１０
１と異なっている。具体的に、図３（Ｃ）に示すメモリセル１０１は、スイッチング素子
として機能するトランジスタ１０３と、記憶素子として機能するトランジスタ１２３及び
容量素子１２４とを有する。トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに
接続されている。また、トランジスタ１０３は、その第１端子がデータ線ＤＬに接続され
ており、その第２端子がトランジスタ１２３のゲート電極に接続されている。トランジス
タ１２３は、その第１端子がデータ線ＤＬに接続されており、その第２端子が、所定の電
位が与えられているノードに接続されている。容量素子１２４が有する一対の電極は、一
方がトランジスタ１２３のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続され
ている。
図３（Ｃ）に示すメモリセル１０１は、データの書き込み、保持、読み出しなどの動作は
、図３（Ｂ）に示すメモリセル１０１と同様に行うことができる。
また、記憶素子として機能するトランジスタ１２３は、その活性層に、酸化物半導体が用
いられていても良い。或いは、トランジスタ１２３の活性層に、酸化物半導体以外の、非
晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が
用いられていても良い。メモリセル１０１内の全てのトランジスタの活性層に、酸化物半
導体を用いることで、プロセスを簡略化することができる。また、記憶素子として機能す
るトランジスタ１２３の活性層に、例えば、多結晶または単結晶のシリコンなどのように
、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル１０１か
らのデータの読み出しを高速で行うことができる。
図４（Ａ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１
０３と、記憶素子として機能するトランジスタ１２５とを有する。トランジスタ１２５は
、活性層を間に挟んで存在する一対のゲート電極を有している。上記一対のゲート電極の
一方を第１ゲート電極、他方を第２ゲート電極とする。
トランジスタ１０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トラ
ンジスタ１０３は、その第１端子が第１データ線ＤＬａに接続されており、その第２端子
がトランジスタ１２５の第１ゲート電極に接続されている。トランジスタ１２５の第２ゲ
ート電極は、第２ワード線ＷＬｂに接続されている。また、トランジスタ１２５は、その
第１端子が、第２データ線ＤＬｂに接続されており、その第２端子が、所定の電位が与え
られているノードに接続されている。
図４（Ａ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介
してトランジスタ１２５の第１ゲート電極に与えられる。そして、上記信号の電位に従っ
て、トランジスタ１２５のゲート容量に蓄積される電荷量が制御されることで、トランジ
スタ１２５へのデータの書き込みが行われる。
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１２５の
ゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ１０３はオフ
電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記
電荷はリークしづらく、トランジスタ１０３にシリコンなどの半導体を用いた場合に比べ
、長い期間に渡ってデータの保持を行うことができる。
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させることで、トランジスタ
１２５の第２ゲート電極の電位を変化させる。トランジスタ１２５は、そのゲート容量に
蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ１２５の
第２ゲート電極の電位を変化させることで得られるトランジスタ１２５のドレイン電流の
大きさから、蓄積されている電荷量の違いを読み取り、結果的に、データを読み出すこと
ができる。
なお、記憶素子として機能するトランジスタ１２５は、その活性層に、酸化物半導体が用
いられていても良い。或いは、トランジスタ１２５の活性層に、酸化物半導体以外の、非
晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が
用いられていても良い。メモリセル１０１内の全てのトランジスタの活性層に、酸化物半
導体を用いることで、プロセスを簡略化することができる。また、記憶素子として機能す
るトランジスタ１２５の活性層に、例えば、多結晶または単結晶のシリコンなどのように
、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル１０１か
らのデータの読み出しを高速で行うことができる。
図４（Ｂ）に示すメモリセル１０１は、スイッチング素子として機能するトランジスタ１
０３と、記憶素子として機能するトランジスタ１２６と、データの読み出しを制御するス
イッチング素子として機能するトランジスタ１２７とを有する。トランジスタ１０３のゲ
ート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０３は、その
第１端子が第１データ線ＤＬａに接続されており、その第２端子がトランジスタ１２６の
ゲート電極に接続されている。トランジスタ１２６は、その第１端子がトランジスタ１２
７の第２端子に接続されており、その第２端子が、所定の電位が与えられているノードに
接続されている。トランジスタ１２７が有する第１端子は、第２データ線ＤＬｂに接続さ
れている。トランジスタ１２７のゲート電極は、第２ワード線ＷＬｂに接続されている。
図４（Ｂ）に示すメモリセル１０１では、データの書き込み時にトランジスタ１０３がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０３を介
してトランジスタ１２６のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ１２６のゲート容量に蓄積される電荷量が制御されることで、トランジスタ
１２６へのデータの書き込みが行われる。
次いで、データの保持時には、トランジスタ１０３がオフになり、トランジスタ１２６の
ゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ１０３はオフ
電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記
電荷はリークしづらく、シリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデ
ータの保持を行うことができる。
データの読み出し時には、第２ワード線ＷＬｂの電位が変化することでトランジスタ１２
７がオンになる。トランジスタ１２７がオンになると、トランジスタ１２６には、そのゲ
ート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トラ
ンジスタ１２６のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取るこ
とにより、データを読み出すことができる。
なお、トランジスタ１２６またはトランジスタ１２７は、その活性層に、酸化物半導体が
用いられていても良い。或いは、トランジスタ１２６またはトランジスタ１２７の活性層
に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、または
ゲルマニウムなどの半導体が用いられていても良い。メモリセル１０１内の全てのトラン
ジスタの活性層に、酸化物半導体を用いることで、プロセスを簡略化することができる。
また、トランジスタ１２６またはトランジスタ１２７の活性層に、例えば、多結晶または
単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体を用い
ることで、メモリセル１０１からのデータの読み出しを高速で行うことができる。
上述したメモリセルを有する記憶装置は、ＳＲＡＭよりもメモリセルあたりの半導体素子
の数を減らすことができ、高集積化に有利である。
《半導体装置の構成》
本発明の一態様に係る半導体装置は、上記構成を有する一または複数の緩衝記憶装置と、
制御装置と、一または複数の演算装置とを少なくとも有する。図２に、本発明の一態様に
係る半導体装置２００の一例を示す。図２に示す半導体装置２００は、制御装置２０１、
演算装置２０２、緩衝記憶装置２０３、主記憶装置２０４を有する。
制御装置２０１は、半導体装置２００が有する演算装置２０２、緩衝記憶装置２０３、主
記憶装置２０４の動作を統括的に制御する回路である。演算装置２０２は、論理演算、四
則演算など各種の演算処理を行う論理回路である。そして、緩衝記憶装置２０３は、演算
装置２０２における演算処理の際に、データを一時的に記憶する機能を有する。或いは、
緩衝記憶装置２０３は、制御装置２０１が実行する命令を一時的に記憶する機能を有する
。
また、主記憶装置２０４は、制御装置２０１が実行する命令を記憶する、或いは演算装置
２０２から出力されたデータを記憶することができる。なお、図２では、主記憶装置２０
４が半導体装置２００の一部である構成を示しているが、主記憶装置２０４は半導体装置
２００の外部に設けられていても良い。
緩衝記憶装置２０３を、演算装置２０２と主記憶装置２０４の間に、或いは、制御装置２
０１と主記憶装置２０４の間に設けることで、低速な主記憶装置２０４へのアクセスを減
らして演算処理などの信号処理を高速化させることができる。
緩衝記憶装置２０３には、メモリセルが複数設けられており、各メモリセルは、記憶素子
と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極
めて小さいトランジスタとを有する。
本発明の一態様に係る記憶装置は、上述したように、通常のＤＲＡＭよりもリフレッシュ
に伴う電力の消費を削減することができる。よって、緩衝記憶装置２０３に本発明の一態
様に係る記憶装置を用いることで、半導体装置の消費電力を抑えることができる。
また、本発明の一態様に係る記憶装置は、上述したように、通常のＤＲＡＭよりも書き込
み、読み出しなどの動作速度が高い。よって、緩衝記憶装置２０３に本発明の一態様に係
る記憶装置を用いることで、半導体装置の高速駆動を実現することができる。
また、本発明の一態様に係る記憶装置は、上述したように、通常のＳＲＡＭよりもメモリ
セルあたりの半導体素子の数を減らすことができる。よって、緩衝記憶装置２０３に本発
明の一態様に係る記憶装置を用いることで、半導体装置の高集積化を実現することができ
る。
なお、本発明の一態様では、上記記憶装置を緩衝記憶装置として用いる際に、複数のメモ
リセルのうち、バリッドビットに対応するメモリセルを、データフィールドに対応するメ
モリセルよりも、そのデータの保持時間が短くなるような構成とする。上記構成により、
データフィールドに記憶されているキャッシュデータの信頼性が低くなる前に、バリッド
ビットに記憶されているバリッドデータを無効とすることができる。よって、データフィ
ールドに記憶されているキャッシュデータが無効であっても、バリッドデータが有効であ
る、という状態が生じるのを防ぐことができる。
バリッドビットに対応するメモリセルにおいて、データの保持期間を短くするために、以
下の２つの構成のうち、少なくともいずれか１つを採用する。第１の構成は、記憶素子に
保持される電荷量を小さくするというものである。第２の構成は、データの読み出し時に
、デジタル値の切り替えが行われる際のデータ線の電位、すなわち閾値電位を、高くする
というものである。
なお、スイッチング素子として機能するトランジスタ１０３のオフ電流が極めて小さい場
合、記憶素子１０２における電荷の保持特性は向上する。しかし、トランジスタ１０３の
特性のばらつきなどにより、電荷の保持特性が悪いメモリセル１０１が、セルアレイ内に
含まれることも想定される。その場合、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏ
ｒｒｅｃｔ）機能などを記憶装置に搭載して、不良ビットのデータを修正することも可能
である。しかし、ＥＣＣ機能を搭載すると、回路面積の増大、読み出し速度の低下などが
生じるため、緩衝記憶装置としては好ましくない。本発明の一態様では、バリッドビット
に対応するメモリセルについて、他のメモリセルよりもデータの保持期間を短くすること
で、ＥＣＣ機能を搭載せずとも、データの信頼性を高めることができる。
なお、バリッドデータが無効を示すと、当該キャッシュラインのキャッシュデータにアク
セスした際に、半導体装置はキャッシュミスを起こす。しかし、この際はあらためて主記
憶装置からデータがコピーされるので、正しいデータが緩衝記憶装置に格納される。また
、ｎ−ｗａｙセットアソシエイティブ方式の緩衝記憶装置の場合、書き換えるキャッシュ
ラインの候補として、バリッドデータが無効を示すキャッシュラインを選択することも有
効である。これは、当該キャッシュラインにデータをコピーしてからデータが保持できな
い程の長時間が経過していることを意味するため、古いデータから書き換えていくＬＲＵ
（Ｌｅａｓｔ Ｒｅｃｅｎｔｒｙ Ｕｓｅｄ）方式を用いる場合と、実質的に等価な効果
を得ることができる。
以下、上記構成を実現するための、本発明の一態様に係る記憶装置の、具体的な構成につ
いて説明する。
《記憶装置の構成その１》
図５に、本発明の一態様に係る記憶装置の、セルアレイを例示する。なお、図５では、１
行×複数列のメモリセルで構成されるセルアレイを例示しているが、セルアレイを構成す
るメモリセルの数及び配列は、図５の構成に限定されない。また、図５では、図３（Ａ）
に示した構成を有するメモリセルを例に挙げているが、図３及び図４に示したメモリセル
の、いずれかを用いることができる。
図５では、一のワード線ＷＬに、バリッドビットに対応したメモリセル１０１ｖと、デー
タフィールドに対応したメモリセル１０１ｄとが接続されている。そして、メモリセル１
０１ｖが有する容量素子１２０ｖと、メモリセル１０１ｄが有する容量素子１２０ｄとで
は、容量素子１２０ｖの方がその容量値が小さいものとする。上記構成により、バリッド
ビットに対応するメモリセル１０１ｖの方が、データの保持時間が短くなる。
なお、図５に示す記憶装置の場合、記憶素子として容量素子を用いる場合を例示している
。しかし、記憶素子としてトランジスタを用いる場合でも、上記構成を適用することがで
きる。具体的には、バリッドビットに対応するメモリセル１０１ｖと、データフィールド
に対応するメモリセル１０１ｄとで、記憶素子として機能するトランジスタにおいて、ゲ
ート電極と活性層の間に形成されるゲート容量の容量値を、バリッドビットに対応するメ
モリセル１０１ｖの方が、データフィールドに対応したメモリセル１０１ｄよりも小さい
構成とする。なお、トランジスタのゲート容量は、ゲート電極と活性層とが重畳する領域
の面積を大きくすることで、その容量値を大きくすることができる。
《記憶装置の構成その２》
図６に、本発明の一態様に係る記憶装置の、セルアレイを例示する。なお、図６では、１
行×複数列のメモリセルで構成されるセルアレイを例示しているが、セルアレイを構成す
るメモリセルの数及び配列は、図６の構成に限定されない。また、図６では、図３（Ａ）
に示した構成を有するメモリセルを例に挙げているが、図３及び図４に示したメモリセル
の、いずれかを用いることができる。
図６では、一のワード線ＷＬに、バリッドビットに対応したメモリセル１０１ｖと、デー
タフィールドに対応したメモリセル１０１ｄとが接続されている。また、メモリセル１０
１ｖには、バリッドビットに対応したデータ線ＤＬｖが接続され、メモリセル１０１ｄに
は、データフィールドに対応したデータ線ＤＬｄが接続されている。
そして、本発明の一態様では、データの保持時において、メモリセル１０１ｖが有するト
ランジスタ１０３と、メモリセル１０１ｄが有するトランジスタ１０３とが共にオフにな
っている際に、データ線ＤＬｖの電位ＶＤＬ（Ｌｏ）が、データ線ＤＬｄの電位ＶＤＬ（
Ｈｉ）よりも低いものとする。上記構成により、バリッドビットに対応するメモリセル１
０１ｖの方が、トランジスタ１０３のリーク電流が高くなるため、データの保持時間が短
くなる。
なお、一のメモリセルにデータ線が複数接続されている場合は、データの書き込みを行う
際に、データを含む信号の電位が与えられるデータ線、すなわち第１データ線ＤＬａに、
上記構成を適用させればよい。
《記憶装置の構成その３》
図７に、本発明の一態様に係る記憶装置の、セルアレイ１５０と、データ線の電位をリセ
ットするプリチャージ回路１５１と、データ線の電位をデジタル値に変換する読み出し回
路１５２とを例示する。なお、図７では、１行×複数列のメモリセルで構成されるセルア
レイ１５０を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図７の
構成に限定されない。また、図７では、図３（Ａ）に示した構成を有するメモリセルを例
に挙げているが、図３及び図４に示したメモリセルの、いずれかを用いることができる。
図７では、一のワード線ＷＬに、バリッドビットに対応したメモリセル１０１ｖと、デー
タフィールドに対応したメモリセル１０１ｄとが接続されている。また、メモリセル１０
１ｖには、バリッドビットに対応したデータ線ＤＬｖが接続され、メモリセル１０１ｄに
は、データフィールドに対応したデータ線ＤＬｄが接続されている。
さらに、プリチャージ回路１５１は、データ線ＤＬｖへの、第１のプリチャージ電位Ｖｐ
（Ｈｉ）の供給を制御するスイッチング素子１５３ｖと、データ線ＤＬｄへの、第２のプ
リチャージ電位Ｖｐ（Ｌｏ）の供給を制御するスイッチング素子１５３ｄとを有する。な
お、図７では、第１のプリチャージ電位Ｖｐ（Ｈｉ）が、配線１５４を介してプリチャー
ジ回路１５１に供給され、第２のプリチャージ電位Ｖｐ（Ｌｏ）が、配線１５５を介して
プリチャージ回路１５１に供給されている。また、スイッチング素子１５３ｖ及びスイッ
チング素子１５３ｄのスイッチングは、配線１５６に与えられる電位に従って制御される
。
また、読み出し回路１５２は、バリッドビットに対応した差動増幅回路１５７ｖと、デー
タフィールドに対応した差動増幅回路１５７ｄとを有している。具体的に、差動増幅回路
１５７ｖが有する非反転入力端子（＋）には、データ線ＤＬｖの電位が与えられ、差動増
幅回路１５７ｖが有する反転入力端子（−）には、第１のプリチャージ電位Ｖｐ（Ｈｉ）
が与えられる。また、差動増幅回路１５７ｄが有する非反転入力端子（＋）には、データ
線ＤＬｄの電位が与えられ、差動増幅回路１５７ｄが有する反転入力端子（−）には、第
２のプリチャージ電位Ｖｐ（Ｌｏ）が与えられる。そして、差動増幅回路１５７ｖ及び差
動増幅回路１５７ｄから出力される電位Ｖｄａｔａには、それぞれ、メモリセル１０１ｖ
及びメモリセル１０１ｄから読み出されたバリッドデータ及びキャッシュデータが含まれ
ている。
本発明の一態様では、メモリセル１０１ｖ及びメモリセル１０１ｄに記憶されているデー
タを読み出す前に、データ線ＤＬｖに第１のプリチャージ電位Ｖｐ（Ｈｉ）を与え、デー
タ線ＤＬｄに第２のプリチャージ電位Ｖｐ（Ｌｏ）を与える。そして、第１のプリチャー
ジ電位Ｖｐ（Ｈｉ）を、第２のプリチャージ電位Ｖｐ（Ｌｏ）よりも高い値に設定する。
なお、電荷量の多い状態を示すデジタル値のデータをメモリセルに書き込んだ場合、時間
の経過に伴い記憶素子の電荷がリークするが、プリチャージの電位が高いほど、リークし
た電荷量が少なくても、データの読み出し時におけるデータ線の電位が、プリチャージの
電位を下回りやすい。そのため、上記データ線の電位がプリチャージの電位よりも高いか
低いかでデジタル値を判別すると、プリチャージの電位が高いほど、電荷量の少ない状態
を示すデジタル値のデータが読み出されやすくなる。
具体的に、図７の場合、差動増幅回路１５７ｖから出力される電位Ｖｄａｔａの方が、差
動増幅回路１５７ｄから出力される電位Ｖｄａｔａよりも、保持時間の経過が短時間でも
、ローレベルになりやすい。よって、上記構成により、バリッドビットに対応するメモリ
セル１０１ｖの方が、データの保持時間が短くなる。
《記憶装置の構成その４》
図８に、本発明の一態様に係る記憶装置の、セルアレイ１５０と、データ線の電位をリセ
ットするプリチャージ回路１５１と、データ線の電位をデジタル値に変換する読み出し回
路１５２とを例示する。なお、図８では、１行×複数列のメモリセルで構成されるセルア
レイ１５０を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図８の
構成に限定されない。また、図８では、図３（Ａ）に示した構成を有するメモリセルを例
に挙げているが、図３及び図４に示したメモリセルの、いずれかを用いることができる。
図８では、一のワード線ＷＬに、バリッドビットに対応したメモリセル１０１ｖと、デー
タフィールドに対応したメモリセル１０１ｄとが接続されている。また、メモリセル１０
１ｖには、バリッドビットに対応したデータ線ＤＬｖが接続され、メモリセル１０１ｄに
は、データフィールドに対応したデータ線ＤＬｄが接続されている。
さらに、プリチャージ回路１５１は、データ線ＤＬｖ及びデータ線ＤＬｄへの、プリチャ
ージ電位Ｖｐの供給を制御するスイッチング素子１５８を有する。なお、図８では、プリ
チャージ電位Ｖｐが、配線１６３を介してプリチャージ回路１５１に供給されている。ま
た、スイッチング素子１５８のスイッチングは、配線１６１に与えられる電位に従って制
御される。データ線ＤＬｖ及びデータ線ＤＬｄには、メモリセル１０１ｖ及びメモリセル
１０１ｄに記憶されているデータが読み出される前に、プリチャージ電位Ｖｐが与えられ
る。
また、読み出し回路１５２は、バリッドビットに対応したバッファ１６２ｖと、データフ
ィールドに対応したバッファ１６２ｄとを有している。具体的に、バッファ１６２ｖの入
力端子には、データ線ＤＬｖの電位が与えられる。また、バッファ１６２ｄの入力端子に
は、データ線ＤＬｄの電位が与えられる。そして、バッファ１６２ｖ及びバッファ１６２
ｄから出力される電位Ｖｄａｔａには、それぞれ、メモリセル１０１ｖ及びメモリセル１
０１ｄから読み出されたバリッドデータ及びキャッシュデータが含まれている。
なお、バッファ１６２ｖ及びバッファ１６２ｄは、偶数個の位相反転素子で構成されてい
る。本発明の一態様では、バッファ１６２ｖ及びバッファ１６２ｄの替わりに、奇数個の
位相反転素子で構成されているインバータを用いていても良い。
そして、本発明の一態様では、バッファ１６２ｖ及びバッファ１６２ｄは、出力される電
位の位相が切り替わる際の、入力の電位（閾値電位）が、バッファ１６２ｖの方が、バッ
ファ１６２ｄよりも高いものとする。上記構成の場合、閾値電位が高いバッファ１６２ｖ
の方が、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。
具体的に、図８の場合、バッファ１６２ｖから出力される電位Ｖｄａｔａの方が、バッフ
ァ１６２ｄから出力される電位Ｖｄａｔａよりも、保持時間の経過が短時間でも、ローレ
ベルになりやすい。よって、上記構成により、バリッドビットに対応するメモリセル１０
１ｖの方が、データの保持時間が短くなる。
《記憶装置の構成その５》
図９に、本発明の一態様に係る記憶装置の、セルアレイ１５０と、データ線の電位をリセ
ットするプリチャージ回路１５１と、データ線の電位をデジタル値に変換する読み出し回
路１５２とを例示する。なお、図９では、１行×複数列のメモリセルで構成されるセルア
レイ１５０を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図９の
構成に限定されない。また、図９では、図３（Ａ）に示した構成を有するメモリセルを例
に挙げているが、図３及び図４に示したメモリセルの、いずれかを用いることができる。
図９では、一のワード線ＷＬに、バリッドビットに対応したメモリセル１０１ｖと、デー
タフィールドに対応したメモリセル１０１ｄとが接続されている。また、メモリセル１０
１ｖには、バリッドビットに対応したデータ線ＤＬｖが接続され、メモリセル１０１ｄに
は、データフィールドに対応したデータ線ＤＬｄが接続されている。
さらに、プリチャージ回路１５１は、データ線ＤＬｖへの、第１のプリチャージ電位Ｖｐ
（Ｌｏ）の供給を制御するスイッチング素子１５８ｖと、データ線ＤＬｄへの、第２のプ
リチャージ電位Ｖｐ（Ｈｉ）の供給を制御するスイッチング素子１５８ｄとを有する。な
お、図９では、第１のプリチャージ電位Ｖｐ（Ｌｏ）が、配線１５９を介してプリチャー
ジ回路１５１に供給され、第２のプリチャージ電位Ｖｐ（Ｈｉ）が、配線１６０を介して
プリチャージ回路１５１に供給されている。また、スイッチング素子１５８ｖ及びスイッ
チング素子１５８ｄのスイッチングは、配線１６１に与えられる電位に従って制御される
。
また、読み出し回路１５２は、バリッドビットに対応したバッファ１６２ｖと、データフ
ィールドに対応したバッファ１６２ｄとを有している。具体的に、バッファ１６２ｖの入
力端子には、データ線ＤＬｖの電位が与えられる。また、バッファ１６２ｄの入力端子に
は、データ線ＤＬｄの電位が与えられる。そして、バッファ１６２ｖ及びバッファ１６２
ｄから出力される電位Ｖｄａｔａには、それぞれ、メモリセル１０１ｖ及びメモリセル１
０１ｄから読み出されたバリッドデータ及びキャッシュデータが含まれている。
なお、バッファ１６２ｖ及びバッファ１６２ｄは、偶数個の位相反転素子で構成されてい
る。本発明の一態様では、バッファ１６２ｖ及びバッファ１６２ｄの替わりに、奇数個の
位相反転素子で構成されているインバータを用いていても良い。
また、本発明の一態様では、メモリセル１０１ｖ及びメモリセル１０１ｄに記憶されてい
るデータを読み出す前に、データ線ＤＬｖに第１のプリチャージ電位Ｖｐ（Ｌｏ）を与え
、データ線ＤＬｄに第２のプリチャージ電位Ｖｐ（Ｈｉ）を与える。そして、第１のプリ
チャージ電位Ｖｐ（Ｌｏ）を、第２のプリチャージ電位Ｖｐ（Ｈｉ）よりも低い値に設定
する。
なお、電荷量の多い状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に
伴い記憶素子の電荷がリークするが、プリチャージの電位が低いほど、リークした電荷量
が少なくても、データの読み出し時におけるデータ線の電位が、読み出し回路１５２の有
するバッファの閾値電位を、下回りやすい。そのため、プリチャージの電位が低いほど、
電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。
具体的に、図９の場合、バッファ１６２ｖから出力される電位Ｖｄａｔａの方が、バッフ
ァ１６２ｄから出力される電位Ｖｄａｔａよりも、保持時間の経過が短時間でも、ローレ
ベルになりやすい。よって、上記構成により、バリッドビットに対応するメモリセル１０
１ｖの方が、データの保持時間が短くなる。
《記憶装置の構成その６》
図１０に、本発明の一態様に係る記憶装置の、セルアレイ１５０と、データ線の電位をリ
セットするプリチャージ回路１５１と、データ線の電位をデジタル値に変換する読み出し
回路１５２とを例示する。なお、図１０では、１行×複数列のメモリセルで構成されるセ
ルアレイ１５０を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図
１０の構成に限定されない。また、図１０では、図３（Ａ）に示した構成を有するメモリ
セルを例に挙げているが、図３及び図４に示したメモリセルの、いずれかを用いることが
できる。
図１０では、一のワード線ＷＬに、バリッドビットに対応したメモリセル１０１ｖと、デ
ータフィールドに対応したメモリセル１０１ｄとが接続されている。メモリセル１０１ｖ
には、バリッドビットに対応したデータ線ＤＬｖが接続され、メモリセル１０１ｄには、
データフィールドに対応したデータ線ＤＬｄが接続されている。また、各データ線には容
量素子が接続されている。具体的に、図１０では、バリッドビットに対応したデータ線Ｄ
Ｌｖに、容量素子１６４ｖが接続されており、データフィールドに対応したデータ線ＤＬ
ｄに、容量素子１６４ｄが接続されている。
さらに、プリチャージ回路１５１は、データ線ＤＬｖ及びデータ線ＤＬｄへの、プリチャ
ージ電位Ｖｐの供給を制御するスイッチング素子１５８を有する。なお、図１０では、プ
リチャージ電位Ｖｐが、配線１６３を介してプリチャージ回路１５１に供給されている。
また、スイッチング素子１５８のスイッチングは、配線１６１に与えられる電位に従って
制御される。データ線ＤＬｖ及びデータ線ＤＬｄには、メモリセル１０１ｖ及びメモリセ
ル１０１ｄに記憶されているデータが読み出される前に、プリチャージ電位Ｖｐが与えら
れる。
また、読み出し回路１５２は、バリッドビットに対応したバッファ１６２ｖと、データフ
ィールドに対応したバッファ１６２ｄとを有している。具体的に、バッファ１６２ｖの入
力端子には、データ線ＤＬｖの電位が与えられる。また、バッファ１６２ｄの入力端子に
は、データ線ＤＬｄの電位が与えられる。そして、バッファ１６２ｖ及びバッファ１６２
ｄから出力される電位Ｖｄａｔａには、それぞれ、メモリセル１０１ｖ及びメモリセル１
０１ｄから読み出されたバリッドデータ及びキャッシュデータが含まれている。
なお、バッファ１６２ｖ及びバッファ１６２ｄは、偶数個の位相反転素子で構成されてい
る。本発明の一態様では、バッファ１６２ｖ及びバッファ１６２ｄの替わりに、奇数個の
位相反転素子で構成されているインバータを用いていても良い。
そして、本発明の一態様では、データ線ＤＬｖに接続された容量素子１６４ｖの方が、デ
ータ線ＤＬｄに接続された容量素子１６４ｄよりも、容量値が小さいものとする。電荷量
の多い状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴いメモリセ
ルにおいて記憶素子の電荷がリークするが、上記容量値が小さいほど、リークした電荷量
が少なくても、データの読み出し時におけるデータ線の電位が速く低下しやすく、バッフ
ァの閾値電位を下回りやすい。そのため、データ線に接続されている容量素子の容量値が
小さいほど、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。よ
って、上記構成により、バリッドビットに対応するメモリセルの方が、データの保持時間
が短くなる。
《記憶装置の構成その７》
本発明の一態様に係る緩衝記憶装置では、位相反転素子を単数または複数用いた論理回路
を介して、各データ線の電位を出力する。そして、データフィールドに対応するメモリセ
ルよりも、バリッドビットに対応するメモリセルの方が、データの読み出しの際に用いる
トランジスタのチャネル幅が大きいものとする。
なお、図３（Ａ）に示すメモリセル１０１のように、トランジスタ１０３を介してデータ
の書き込みと読み出しの両方を行う場合は、トランジスタ１０３のチャネル幅を上述した
ように調整すればよい。また、図３（Ｂ）、図３（Ｃ）、図４（Ａ）、図４（Ｂ）に示す
メモリセル１０１のように、データの読み出しの際に用いるトランジスタ（具体的に、図
３（Ｂ）ではトランジスタ１２１、図３（Ｃ）ではトランジスタ１２３、図４（Ａ）では
トランジスタ１２５、図４（Ｂ）ではトランジスタ１２６及びトランジスタ１２７）のチ
ャネル幅を、上述したように調整すればよい。
電荷量の多い状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記
憶素子の電荷がリークするが、上記トランジスタのチャネル幅が大きいほど、リークした
電荷量が少なくても、データの読み出し時におけるデータ線の電位が速く低下しやすく、
上記論理回路の閾値電位を下回りやすい。そのため、上記トランジスタのチャネル幅が大
きいほど、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。よっ
て、上記構成により、バリッドビットに対応するメモリセルの方が、データの保持時間が
短くなる。
（実施の形態２）
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例に
ついて説明する。
図１１は、図３（Ｃ）に示したメモリセル１０１を複数有するセルアレイ２１０の、回路
図の一例である。ただし、図１１では、図３（Ｃ）とは異なり、トランジスタ１２３がｐ
チャネル型である場合の回路図を例示している。
図１１に示すセルアレイ２１０では、複数の第１ワード線ＷＬａ、複数のデータ線ＤＬ、
複数の第２ワード線ＷＬｂ、複数のソース線ＳＬなどの各種配線が設けられており、駆動
回路からの信号又は電位が、これら配線を介して各メモリセル１０１に供給される。ソー
ス線ＳＬは、トランジスタ１２３の第２端子に接続されている。
なお、上記配線の数は、メモリセル１０１の数及び配置によって決めることができる。具
体的に、図１１に示すセルアレイ２１０の場合、ｙ行×ｘ列のメモリセル１０１がマトリ
クス状に接続されており、第１ワード線ＷＬａ１〜ＷＬａｙ、第２ワード線ＷＬｂ１〜Ｗ
Ｌｂｙ、ソース線ＳＬ１〜ＳＬｙ、データ線ＤＬ１〜ＤＬｘが、セルアレイ２１０内に配
置されている場合を例示している。
次いで、図１１に示すセルアレイ２１０の動作について、図１２のタイミングチャートを
用いて説明する。なお、図１２では、１行１列目のメモリセル１０１と、１行ｘ列目のメ
モリセル１０１と、ｙ行１列目のメモリセル１０１と、ｙ行ｘ列目のメモリセル１０１と
において、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図１
２では、トランジスタ１２３がｐチャネル型トランジスタである場合を例示している。
また、図１２のタイミングチャート中の斜線部は、電位がハイレベルとローレベルのどち
らでも良い期間を意味する。
まず、データの書き込み期間Ｔａにおけるセルアレイ２１０の動作について説明する。
データの書き込みは行ごとに行われる。図１２では、１行１列目のメモリセル１０１及び
１行ｘ列目のメモリセル１０１へのデータの書き込みを先に行い、その後で、ｙ行１列目
のメモリセル１０１及びｙ行ｘ列目のメモリセル１０１へのデータの書き込みを行う場合
を例示している。
まず、書き込みを行う１行目のメモリセル１０１が有する、第１ワード線ＷＬａ１及び第
２ワード線ＷＬｂ１の選択を行う。具体的に図１２では、第１ワード線ＷＬａ１にハイレ
ベルの電位ＶＨが与えられ、それ以外の第１ワード線ＷＬａ２〜ＷＬａｙには接地電位Ｇ
ＮＤが与えられる。よって、第１ワード線ＷＬａ１にゲート電極が接続されているトラン
ジスタ１０３のみが、選択的にオンになる。また、第２ワード線ＷＬｂ１には接地電位Ｇ
ＮＤが与えられ、他の第２ワード線ＷＬｂ２〜ＷＬｂｙにはハイレベルの電位ＶＤＤが与
えられる。
そして、第１ワード線ＷＬａ１及び第２ワード線ＷＬｂ１が選択されている期間において
、データ線ＤＬ１、ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、
ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図１２では、デ
ータ線ＤＬ１にハイレベルの電位ＶＤＤが与えられ、データ線ＤＬｘに接地電位ＧＮＤが
与えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのト
ランジスタ１０３を介して、容量素子１２４が有する電極の一つと、トランジスタ１２３
のゲート電極に与えられる。そして、容量素子１２４が有する電極の一つと、トランジス
タ１２３のゲート電極をノードＦＧとすると、上記信号の電位に従って、ノードＦＧに蓄
積される電荷量が制御されることで、１行１列目のメモリセル１０１と、１行ｘ列目のメ
モリセル１０１へのデータの書き込みが行われる。
次いで、第１ワード線ＷＬａ１に接地電位ＧＮＤが与えられ、第１ワード線ＷＬａ１にゲ
ート電極が接続されているトランジスタ１０３が、オフになる。
次いで、書き込みを行うｙ行目のメモリセル１０１が有する、第１ワード線ＷＬａｙ及び
第２ワード線ＷＬｂｙの選択を行う。具体的に図１２では、第１ワード線ＷＬａｙにハイ
レベルの電位ＶＨが与えられ、それ以外の第１ワード線ＷＬａ１〜ＷＬａ（ｙ−１）には
接地電位ＧＮＤが与えられる。よって、第１ワード線ＷＬａｙにゲート電極が接続されて
いるトランジスタ１０３のみが、選択的にオンになる。また、第２ワード線ＷＬｂｙには
接地電位ＧＮＤが与えられ、他の第２ワード線ＷＬｂ１〜ＷＬｂ（ｙ−１）にはハイレベ
ルの電位ＶＤＤが与えられる。
そして、第１ワード線ＷＬａｙ及び第２ワード線ＷＬｂｙが選択されている期間において
、データ線ＤＬ１、ＤＬｘに、データを含む信号の電位が与えられる。図１２では、デー
タ線ＤＬ１に接地電位ＧＮＤが与えられ、データ線ＤＬｘにハイレベルの電位ＶＤＤが与
えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトラ
ンジスタ１０３を介して、容量素子１２４が有する電極の一つと、トランジスタ１２３の
ゲート電極に与えられる。そして、上記信号の電位に従って、ノードＦＧに蓄積される電
荷量が制御されることで、ｙ行１列目のメモリセル１０１と、ｙ行ｘ列目のメモリセル１
０１へのデータの書き込みが行われる。
なお、書き込み期間Ｔａでは、全てのソース線ＳＬに接地電位ＧＮＤが与えられている。
上記構成により、ノードＦＧに接地電位ＧＮＤが与えられる場合において、データ線ＤＬ
とソース線ＳＬに電流が生じることを抑制することができる。
また、メモリセル１０１に誤ったデータが書き込まれるのを防ぐために、第１ワード線Ｗ
Ｌａ及び第２ワード線ＷＬｂの選択期間が終了した後に、データ線ＤＬにデータを含む信
号の電位を入力する期間を終了させるようにすることが望ましい。
次いで、データの保持期間Ｔｓにおけるセルアレイ２１０の動作について説明する。
保持期間Ｔｓにおいて、全ての第１ワード線ＷＬａには、トランジスタ１０３がオフにな
るレベルの電位、具体的には接地電位ＧＮＤが与えられる。本発明の一態様では、上述し
たように、トランジスタ１０３のオフ電流が著しく小さい。トランジスタ１０３のオフ電
流が小さいと、ノードＦＧに蓄積された電荷はリークしづらくなるため、長い期間に渡っ
てデータの保持を行うことができる。
次いで、データの読み出し期間Ｔｒにおけるセルアレイ２１０の動作について説明する。
まず、読み出しを行う１行目のメモリセル１０１が有する、第２ワード線ＷＬｂ１の選択
を行う。具体的に図１２では、第２ワード線ＷＬｂ１に接地電位ＧＮＤが与えられ、他の
第２ワード線ＷＬｂ２〜ＷＬｂｙにハイレベルの電位ＶＤＤが与えられる。また、読み出
し期間Ｔｒでは、全ての第１ワード線ＷＬａは、接地電位ＧＮＤが与えられることで非選
択の状態になっている。そして、第２ワード線ＷＬｂ１の選択が行われている期間におい
て、全てのソース線ＳＬにはハイレベルの電位ＶＲが与えられる。なお、電位ＶＲは、電
位ＶＤＤと同じか、もしくは電位ＶＤＤより低く接地電位ＧＮＤよりも高い電位であるも
のとする。
トランジスタ１２３のソース電極とドレイン電極間の抵抗は、ノードＦＧに蓄積された電
荷量に依存する。よって、データ線ＤＬ１、ＤＬｘには、ノードＦＧに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
１行１列目のメモリセル１０１と、１行ｘ列目のメモリセル１０１から、データを読み出
すことができる。
次いで、読み出しを行うｙ行目のメモリセル１０１が有する、第２ワード線ＷＬｂｙの選
択を行う。具体的に図１２では、第２ワード線ＷＬｂｙに接地電位ＧＮＤが与えられ、他
の第２ワード線ＷＬｂ１〜ＷＬｂ（ｙ−１）にハイレベルの電位ＶＤＤが与えられる。ま
た、上述したように、読み出し期間Ｔｒでは、全ての第１ワード線ＷＬａは、接地電位Ｇ
ＮＤが与えられることで非選択の状態になっている。また、第２ワード線ＷＬｂｙの選択
が行われている期間において、全てのソース線ＳＬにはハイレベルの電位ＶＲが与えられ
る。
トランジスタ１２３のソース電極とドレイン電極間の抵抗は、ノードＦＧに蓄積された電
荷量に依存する。よって、データ線ＤＬ１、ＤＬｘには、ノードＦＧに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
ｙ行１列目のメモリセル１０１と、ｙ行ｘ列目のメモリセル１０１から、データを読み出
すことができる。
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号
が、セルアレイ２１０から実際に読み出されたデータを含んでいる。
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一例について
説明する。
図１３は、図３（Ａ）に示したメモリセル１０１を複数有するセルアレイ３００の、回路
図の一例である。
図１３に示すセルアレイ３００では、複数のワード線ＷＬ、複数のデータ線ＤＬ、複数の
ソース線ＳＬなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら
配線を介して各メモリセル１０１に供給される。ソース線ＳＬは、容量素子１２０の他方
の電極に接続されており、接地電位が与えられている。
なお、上記配線の数は、メモリセル１０１の数及び配置によって決めることができる。具
体的に、図１３に示すセルアレイ３００の場合、ｙ行×ｘ列のメモリセルがマトリクス状
に接続されており、ワード線ＷＬ１〜ＷＬｙ、データ線ＤＬ１〜ＤＬｘ、ソース線ＳＬ１
〜ＳＬｙが、セルアレイ３００内に配置されている場合を例示している。
次いで、図１３に示すセルアレイ３００の動作について説明する。なお、ソース線ＳＬ１
〜ＳＬｙには、接地電位などの固定電位が与えられているものとする。
まず、データの書き込み期間におけるセルアレイ３００の動作について説明する。書き込
み期間において、ワード線ＷＬ１にパルスを有する信号が入力されると、当該パルスの電
位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ１０
３のゲート電極に与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているト
ランジスタ１０３は、全てオンになる。
次いで、データ線ＤＬ１〜ＤＬｘに、データを含む信号が入力される。データ線ＤＬ１〜
ＤＬｘに入力される信号の電位のレベルは、データの内容によって当然異なる。データ線
ＤＬ１〜ＤＬｘに入力されている電位は、オンのトランジスタ１０３を介して、容量素子
１２０の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１２０に
蓄積されている電荷量が制御されることで、容量素子１２０へのデータの書き込みが行わ
れる。
ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、ワード線ＷＬ１にゲート
電極が接続されているトランジスタ１０３が、全てオフになる。そして、ワード線ＷＬ２
〜ＷＬｙに、パルスを有する信号が順に入力され、ワード線ＷＬ２〜ＷＬｙを有するメモ
リセル１０１において、上述した動作が同様に繰り返される。
次いで、データの保持期間におけるセルアレイ３００の動作について説明する。保持期間
において、全てのワード線ＷＬ１〜ＷＬｙには、トランジスタ１０３がオフになるレベル
の電位、具体的にはローレベルの電位が与えられる。本発明の一態様では、上述したよう
に、トランジスタ１０３のオフ電流が著しく小さい。トランジスタ１０３のオフ電流が小
さいと、容量素子１２０に蓄積された電荷はリークしづらくなるため、長い期間に渡って
データの保持を行うことができる。
次いで、データの読み出し期間におけるセルアレイ３００の動作について説明する。デー
タの読み出し期間には、書き込み期間と同様に、ワード線ＷＬ１〜ＷＬｙに順にパルスを
有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線
ＷＬ１に接続されているトランジスタ１０３のゲート電極に与えられると、当該トランジ
スタ１０３は全てオンになる。
トランジスタ１０３がオンになると、データ線ＤＬを介して容量素子１２０に蓄積された
電荷が取り出される。そして、上記電荷量の違いをデータ線ＤＬの電位から読み取ること
により、データを読み出すことができる。
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号
が、記憶部から実際に読み出されたデータを含んでいる。
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１０１に
おいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定さ
れたアドレスのメモリセル１０１においてのみ、上記動作を行うようにしても良い。
なお、本発明の一態様に係る記憶装置は、先に書き込んだデータに上書きするように、別
のデータを書き込むことが可能である。よって、従来のフラッシュメモリとは異なり、デ
ータの書き換えの際に、先に書き込んであるデータの消去を必要としない点が、メリット
の一つである。
また、一般的なフラッシュメモリの場合、電荷を蓄積するフローティングゲートが、絶縁
膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用し
て電荷を蓄積させるためには、２０Ｖ程度の高い電圧を記憶素子に印加する必要がある。
また、データの書き込みに長い時間を要する。しかし、本発明の一態様に係る半導体装置
が有する記憶装置では、高純度化された酸化物半導体をトランジスタの活性層として用い
たスイッチング素子により、データの書き込み及び読み出しを行うことができる。よって
、記憶装置の動作時に必要な電圧は数Ｖ程度であり、消費電力を格段に小さく抑えること
ができる。また、データの書き込みをフラッシュメモリの場合よりも高速で行うことがで
きる。
また、一般的なフラッシュメモリを用いた半導体装置では、フラッシュメモリの動作時に
必要な電圧（動作電圧）が大きいので、通常、昇圧回路などを用いてフラッシュメモリに
与える電圧を昇圧している。しかし、本発明の一態様に係る半導体装置では、記憶装置の
動作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、半導体
装置内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ
、その分、外部回路の機能拡張などを行い、半導体装置の高機能化を実現することができ
る。
また、本実施の形態では、２値のデジタルデータを扱う場合の駆動方法について説明した
が、本発明の一態様に係る記憶装置では、３値以上の多値のデータを扱うことも可能であ
る。なお、３値以上の多値のデータの場合、値が４値、５値と増えていくにつれて各値ど
うしの電荷量の差が小さくなるため、微少なオフ電流が存在するとデータの正確さを維持
するのが難しく、保持期間がさらに短くなる傾向にある。しかし、本発明の一態様に係る
記憶装置では、オフ電流が著しく小さくなったトランジスタをスイッチング素子として用
いるので、多値化に伴う保持期間の短縮化を抑えることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の半導体装置の具体的な一形態について説明する。図１４に、
半導体装置の構成をブロックで一例として示す。
半導体装置６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６
０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レ
ジスタファイル６０８とを有する。
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２
は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０
３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシ
ュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令
を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行す
る命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令
を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用
いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタ
ファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７
から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬ
Ｕ６０２の演算処理の結果得られたデータ、などを記憶することができる。
次いで、半導体装置６００の動作について説明する。
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のア
ドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジ
スタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当
する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし
、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、
上記命令を命令キャッシュ６０４にも記憶させておく。
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行
する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生
成する。
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを
用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８
に格納する。
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３
の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか
否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の
対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合
は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対
応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジス
タファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、上述
のように低速な主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０
３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しか
し、上記データのコピーに加えて、主記憶装置６０７における当該データのアドレス及び
その近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７
における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高
速に行うことができる。
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャ
ッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデー
タキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシ
ュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタフ
ァイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できな
い場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上
記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコ
ピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６
０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャ
ッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする
構成も可能である。
そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５に
アクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動
作を繰り返す。
本発明の一態様では、データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装
置に、上記実施の形態で示した記憶装置を用いることで、電源の供給を停止してもデータ
の消失を防ぐことができる。よって、半導体装置６００全体、もしくは半導体装置６００
を構成する制御装置６０１、ＡＬＵ６０２などの論理回路において、短い時間でも電源の
供給を停止することができる。従って、半導体装置６００の消費電力を小さく抑えること
ができる。
また、本発明の一態様では、データキャッシュ６０３や命令キャッシュ６０４などの緩衝
記憶装置が有する複数のメモリセルのうち、バリッドビットに対応するメモリセルを、デ
ータフィールドに対応するメモリセルよりも、そのデータの保持時間が短くなるような構
成とする。上記構成により、データフィールドに記憶されているキャッシュデータの信頼
性が低くなる前に、バリッドビットに記憶されているバリッドデータを無効とすることが
できる。よって、データフィールドに記憶されているキャッシュデータが無効であっても
、バリッドデータが有効である、という状態が生じるのを防ぐことができ、半導体装置６
００の信頼性を高めることができる。
なお、半導体装置６００への電源電圧の供給が長期間に渡って停止されていた場合、デー
タキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置において、キャッシュラ
インに格納されているデータが不定値になっている場合もある。よって、半導体装置６０
０への電源電圧の供給が開始された後は、緩衝記憶装置において、全てのキャッシュライ
ンのバリッドビットを無効化する必要がある。しかし、バリッドビットを無効化する処理
を行っている間は、制御装置６０１や、ＡＬＵ６０２などの演算装置を待機させておく必
要がある。そのため、電源電圧の供給が開始されてから、半導体装置６００が実際に命令
を処理するまで、時間を要する。
本発明の一態様に係る記憶装置では、記憶装置内の全てのメモリセルにおいて、データの
書き込みを一括で行うことができる。すなわち、キャッシュラインごとに、バリッドビッ
トのデータを書き込んでいく必要はなく、全てのキャッシュラインが有するバリッドビッ
トのデータを一括で書き込むことができる。具体的には、メモリセルの全てのワード線Ｗ
Ｌまたは第１ワード線ＷＬａの電位を一括で制御できる構成とすることで、スイッチング
素子として機能するトランジスタを一括してオンにし、無効を意味するデジタル値のデー
タを全メモリセルに書き込む。また、スイッチング素子として機能するトランジスタが、
活性層を間に挟んで存在する一対のゲート電極を有し、一方のゲート電極がワード線ＷＬ
または第１ワード線ＷＬａに接続されている場合、他方のゲート電極の電位を制御するこ
とで、一括で全メモリセルに無効を意味するデジタル値のデータを書き込むようにしても
良い。
よって、本発明の一態様に係る半導体装置６００では、キャッシュラインごとにデータの
書き込みを要する緩衝記憶装置を用いた一般的な半導体装置に比べて、バリッドビットを
無効化する処理に要する時間を短くすることができる。従って、電源電圧の供給が開始さ
れてから、半導体装置６００が実際に信号を処理するまでの起動時間を、短くすることが
できる。
特に、緩衝記憶装置の大容量化に伴い、キャッシュラインの数が増大した場合、一般的な
半導体装置に比べて、発明の一態様に係る半導体装置６００は、上述した起動時間を著し
く短くすることができる。
例えば、半導体装置６００の命令セットに、緩衝記憶装置内の全てのバリッドビットの無
効化を行う命令を用意する。当該命令を主記憶装置６０７内の、制御装置６０１が一番初
めにアクセスするアドレスに格納する。また、緩衝記憶装置は、電源電圧の供給が開始さ
れた直後は待機状態となる構成とし、バリッドビットの無効化の処理が終了後、動作が開
始する構成とする。具体的には、緩衝記憶装置の状態を示すレジスタを用意し、半導体装
置６００への電源電圧の供給が開始された直後は、緩衝記憶装置が待機状態であることを
示すデータを、レジスタが有するようにすれば良い。
制御装置６０１は、半導体装置６００への電源電圧の供給が開始されると、緩衝記憶装置
が待機状態にあるので、主記憶装置６０７にアクセスをする。制御装置６０１は主記憶装
置から、全てのバリッドビットを無効化する命令を読み込む。制御装置６０１は、読み込
んだ命令をデコードし、実行する。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、図３（Ｃ）に示したメモリセル１０１において、トランジスタ１０３
の活性層に酸化物半導体を用い、トランジスタ１２３の活性層にシリコンを用いる場合を
例に挙げて、記憶装置の作製方法について説明する。
ただし、トランジスタ１２３は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、
単結晶炭化シリコンなどの半導体を用いていても良い。また、例えば、シリコンを用いた
トランジスタ１２３は、シリコンウェハなどの単結晶半導体基板、ＳＯＩ法により作製さ
れたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成すること
ができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタに、
酸化物半導体を用いていても良い。
本実施の形態では、まず、図１５（Ａ）に示すように、基板７００上に絶縁膜７０１と、
単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、
以下、トランジスタ１２３の作製方法について説明する。なお、具体的な単結晶の半導体
膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板である
ボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面
から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成
する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成さ
れた基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは
、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ
／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下
程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合
を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、
脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果
、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。
上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶
半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成する
ことができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどの
ｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する
不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニ
ングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７
０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボン
ド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整
するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング
前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行
っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明
はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多
結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結
晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元
素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組
み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場
合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素
を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良
い。
次に、図１５（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後
、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体
膜７０２の一部に添加することで、不純物領域７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０
２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例え
ばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素など
の混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うこ
とで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラ
ズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨ
ラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、
１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。
例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０Ｐａ〜３０
Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜
７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは
２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）
を導入し、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ
）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。
固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧
の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲー
ト絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また
高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶
縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密
度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界に
おいてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート
絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート
絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えること
ができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸
化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イッ
トリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加さ
れたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハ
フニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又
は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ
以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、
酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、マスク７０５を除去した後、図１５（Ｃ）に示すように、ゲート絶縁膜７０３の
一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を
形成した後、ゲート電極７０７及び導電膜７０８を形成する。
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、
該導電膜を所定の形状に加工（パターニング）することで、形成することができる。導電
膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成に
はＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また
、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いる
ことができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を
用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした
、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成してい
るが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積
層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタン
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の
組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素
とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタ
ングステンシリサイド等も用いることができる。
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン
膜の積層構造を採用するとよい。
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ混
合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもでき
る。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０
８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出
することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に
含まれる。
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉ
ｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、
エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電
力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するよ
うにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度
等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪
素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などの
フッ素系ガス又は酸素を適宜用いることができる。
次に、図１５（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一
導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重
なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７
０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、
半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加
する場合を例に挙げる。
なお、図１８（Ａ）は、上述の工程が終了した時点での、メモリセルの上面図である。図
１８（Ａ）の破線Ａ１−Ａ２における断面図が、図１５（Ｄ）に相当する。
次いで、図１６（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７
０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、
絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム
、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２
、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１
２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁
膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生
容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素
を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０
８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲー
ト電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の
複数の絶縁膜を積層するように形成していても良い。
次いで、図１６（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機
械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の
表面を露出させる。なお、後に形成されるトランジスタ１０３の特性を向上させるために
、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１２３を形成することができる。
次いで、トランジスタ１０３の作製方法について説明する。まず、図１６（Ｃ）に示すよ
うに、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体膜７１６を形成する。
酸化物半導体膜７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を
所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以
上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパ
ッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、
酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法
により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している
塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、ア
ルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成し
て表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用い
てもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四
元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋
（ｃ―Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式１にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むタ
ーゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを用い
る。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有す
るターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］を有
するターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの
充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の
高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物半導体を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）
とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩ
ｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収
めることで、移動度の向上を実現することができる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：
１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いて形成
することができる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３
までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不
純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃
以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段
はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また
、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜
７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体膜７１６を形成するためのエッチングは、ドライエッチングでもウェ
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ
３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フ
ッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、
三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、
酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加
したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエ
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ
（関東化学社製）を用いる。
酸化物半導体膜７１６を形成するためのレジストマスクをインクジェット法で形成しても
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜７１６及び絶縁
膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ま
しい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化
物半導体膜７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）
方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、
好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体
膜７１６に加熱処理を施す。
酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体膜７１６中の水分又は水素
を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００
℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上
６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水
素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２
１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。ま
た、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８／ｃｍ３以下、
より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減する
ことが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０
１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５
／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、
好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１
０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体膜７１６中の水素の濃度を低減し、高純度化することが
できる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度
以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜
を形成することができる。このため、大面積基板を用いてトランジスタを作製することが
でき、量産性を高めることができる。また、当該水素濃度が低減され、なおかつ酸素欠損
が低減されることで高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ
電流の著しく小さいトランジスタを作製することができる。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう）または非晶質などの状態
を取る。酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に数ｎｍから数十ｎｍの結晶部を有する結晶−非晶質混相構造の酸化物半導
体膜である。なお、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によるＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部と
の境界は明確ではない。また、ＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともい
う。）は確認できない。ＣＡＡＣ−ＯＳ膜が粒界を有さないため、粒界に起因する電子移
動度の低下が起こりにくい。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に
垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列
を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に
配列している。なお、結晶部どうしは、それぞれａ軸およびｂ軸の向きが異なっていても
よい。
なお、ＣＡＡＣ−ＯＳ膜中の、非晶質部および結晶部の占める割合が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の表面側から結晶成長させる場合、ＣＡＡＣ−ＯＳ膜の表面
の近傍は結晶部の占める割合が高くなり、被形成面の近傍は非晶質部の占める割合が高く
なることがある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に
垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面
形状）によって、結晶部どうしのｃ軸の方向が異なることがある。なお、結晶部のｃ軸の
方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。
結晶部は、成膜後または成膜後に加熱処理などの結晶化処理を行うことで形成される。
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気的特
性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図２１乃至図２３を用いて詳細に説
明する。なお、特に断りがない限り、図２１乃至図２３は上方向をｃ軸方向とし、ｃ軸方
向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にし
た場合の上半分、下半分をいう。また、図２１において丸で囲まれたＯは４配位のＯを示
し、二重丸で囲まれたＯは３配位のＯを示す。
図２１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図２１（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図２１（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図２１（Ａ）に示す小グループは電荷が０である。
図２１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図２１（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図２１（Ｂ）に示す構造をとりうる。
図２１（Ｂ）に示す小グループは電荷が０である。
図２１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図２１（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図２１（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図２１（Ｃ）に示す小グループは電荷が０である。
図２１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図２１（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図２１（Ｄ）に示す小グループは電荷が＋１となる。
図２１（Ｅ）に、２個のＺｎを含む小グループを示す。図２１（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図２１（Ｅ）に示す小グループ
は電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。６配位のＩｎの上半
分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向
にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の
近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの
上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそ
れぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、その
Ｏの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数
と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある
近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子
の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が
４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、
６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配
位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚ
ｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図２２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を
示す。図２２（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２２
（Ｃ）は、図２２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図２２（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図２２（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２２
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図２２（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２
１（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
具体的には、図２２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数
。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−
Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料などを用い
た場合も同様である。
例えば、図２３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモ
デル図を示す。
図２３（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
図２３（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２３（Ｃ）は
、図２３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図２３（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化して
いる。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって金属原子に配
位している酸素原子の数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子に配
位している酸素原子の数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水
素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減
少させる効果がある。
従って、ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜を用いてトランジスタを作製する
ことで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後
に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定し
た電気的特性を有するトランジスタを作製することができる。
次いで、図１７（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体膜
７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体膜７１６
とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又
はドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆う
ようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パ
ターニング）することで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐
熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高
融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジ
ム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を
積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ
−Ａｌ合金、Ｃｕ−Ｍｇ−Ｏ合金、Ｃｕ−Ｃａ−Ｏ合金、Ｃｕ−Ｍｇ−Ａｌ−Ｏ合金、Ｍ
ｏ−Ｔｉ合金、Ｔｉ、Ｍｏは、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａ
ｌ合金、Ｃｕ−Ｍｇ−Ｏ合金、Ｃｕ−Ｃａ−Ｏ合金、Ｃｕ−Ｍｇ−Ａｌ−Ｏ合金、Ｍｏ−
Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層に抵抗値の低いＣｕで構成される
導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで
、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができ
、なおかつ導電膜７１９及び導電膜７２０の抵抗値を小さく抑えることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体膜７１６がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物
半導体膜７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成され
ることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を
含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることが
できる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを
、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化
硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜７１６と、ソース電極又はドレイン電極として機能する導電膜７１
９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜
を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むも
のが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物
導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガ
リウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、
導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにして
も良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体
膜７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラン
ジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として
機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、図１８（Ｂ）は、上述の工程が終了した時点での、メモリセルの上面図である。図
１８（Ｂ）の破線Ａ１−Ａ２における断面図が、図１７（Ａ）に相当する。
なお、プラズマ処理を行った後、図１７（Ｂ）に示すように、導電膜７１９及び導電膜７
２０と、酸化物半導体膜７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして
、ゲート絶縁膜７２１上において、酸化物半導体膜７１６と重なる位置にゲート電極７２
２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成
することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力
含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構
成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体
膜７１６へ侵入し、又は水素が酸化物半導体膜７１６中の酸素を引き抜き、酸化物半導体
膜７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よ
って、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素
を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用い
るのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、
窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積
層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの
絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１６に近い側に形成する
。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及
び酸化物半導体膜７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の
高い絶縁膜を用いることで、酸化物半導体膜７１６内、ゲート絶縁膜７２１内、或いは、
酸化物半導体膜７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体膜７１６に接するように窒素の比率が
低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を
用いた絶縁膜が直接酸化物半導体膜７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７
２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形
態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素
、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の
含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱
処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低
減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴ
Ａ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施
されることによって、酸化物半導体膜７１６に対して行った先の加熱処理により、酸化物
半導体膜７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導
体膜７１６に酸素が供与される。そして、酸化物半導体膜７１６に酸素が供与されること
で、酸化物半導体膜７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比
を満たすことが可能である。酸化物半導体膜７１６には、化学量論的組成比を超える量の
酸素が含まれていることが好ましい。その結果、酸化物半導体膜７１６をｉ型に近づける
ことができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性
の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１
の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導
電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物
半導体膜７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体膜７１６中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１６に酸
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨ
ｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した
後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導
電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を
用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００
ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ
法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより
所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形
成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
以上の工程により、トランジスタ１０３が形成される。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、
容量素子１２４に相当する。
図１８（Ｃ）は、上述の工程が終了した時点での、メモリセルの上面図である。図１８（
Ｃ）の破線Ａ１−Ａ２における断面図が、図１７（Ｂ）に相当する。
また、トランジスタ１０３はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、互いに接続された複数のゲート電極を有することで、チャネル形成領域を複
数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体膜７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７
２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い
。酸化物半導体には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化
物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物
半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意
味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子
％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）が
アルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。
また、酸化物半導体膜７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ
（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アル
ミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ
型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１６に
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より
酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１６に接する絶縁膜の、上層及び下
層に位置する絶縁膜に用い、酸化物半導体膜７１６を挟む構成とすることで、上記効果を
より高めることができる。
また、酸化物半導体膜７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば
、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとして
も良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリ
ウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとし
ても良い。
また、酸化物半導体膜７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を
有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７１６の上層に組成がＧａ２
ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウ
ムガリウム）を形成してもよい。なお、酸化物半導体膜７１６の下層を、化学量論的組成
比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７１６の上
層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層として
も良い。
次に、図１７（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２
２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを
用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウ
ム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成すること
ができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の
構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線
や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこ
れに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部
を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接
する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパター
ニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を
用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄
く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に
埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ
法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電
極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミ
ニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリ
ア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが
望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する
素子面積の増大を抑制することができる。
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜
７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領
域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を
形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び
絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を
形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部
を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してし
まうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよう
に形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させ
ずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口
部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制するこ
とができる。つまり、半導体装置の集積度を高めることができる。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記
憶装置を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び
導電膜７２０が、酸化物半導体膜７１６の後に形成されている。よって、図１７（Ｂ）に
示すように、上記作製方法によって得られるトランジスタ１０３は、導電膜７１９及び導
電膜７２０が、酸化物半導体膜７１６の上に形成されている。しかし、トランジスタ１０
３は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜７１６の下
、すなわち、酸化物半導体膜７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられてい
ても良い。
図１９に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が
、酸化物半導体膜７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、
メモリセルの断面図を示す。図１９に示すトランジスタ１０３は、絶縁膜７１３を形成し
た後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体膜７１６の形成
を行うことで、得ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、μは以下の式２で表される。
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、
ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、Ｅは以
下の式３で表される。
ｅは電気素量、Ｎはチャネル形成領域内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネル形成領域に含まれるキャリア数、Ｃｏｘは単位面
積当たりの容量、Ｖｇはゲート電圧、ｔはチャネル形成領域の厚さである。なお、厚さ３
０ｎｍ以下の半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一として
差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式３で表される。
Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイ
ン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式５が得られ
る。
式５の右辺はＶｇの関数である。式５からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横
軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが
求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸
化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ
：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに式２および式３よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される移動度は３５ｃｍ２／
Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘ
だけ離れた場所における移動度μ１は、以下の式６で表される。
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求める
ことができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界
面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式６の
第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタ
の移動度μ２をシミュレーションした結果を図２４に示す。なお、シミュレーションには
シノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを
使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さｔをそれぞれ、２
．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリ
ング法により形成された薄膜を測定して得られたものである。
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボル
ト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎ
ｍ、比誘電率は４．１とした。チャネル長Ｌおよびチャネル幅Ｗはともに１０μｍ、ドレ
イン電圧Ｖｄは０．１Ｖである。
図２４で示されるように、ゲート電圧Ｖｇが１Ｖ強で移動度μ２は１００ｃｍ２／Ｖｓ以
上のピークをつけるが、ゲート電圧Ｖｇがさらに高くなると、界面散乱が大きくなり、移
動度μ２が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで
平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性をシミュレーションした結果を図２５乃至図２７に示す。なお、シミュレーションに用
いたトランジスタの断面構造を図２８に示す。図２８に示すトランジスタは酸化物半導体
膜にｎ＋の導電型を呈する半導体領域９５３ａおよび半導体領域９５３ｃを有する。半導
体領域９５３ａおよび半導体領域９５３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２８（Ａ）に示すトランジスタは、下地絶縁膜９５１と、下地絶縁膜９５１に埋め込ま
れるように形成された酸化アルミニウムよりなる埋め込み絶縁物９５２の上に形成される
。トランジスタは半導体領域９５３ａ、半導体領域９５３ｃと、それらに挟まれ、チャネ
ル形成領域となる真性の半導体領域９５３ｂと、ゲート電極９５５を有する。ゲート電極
９５５の幅を３３ｎｍとする。
ゲート電極９５５と半導体領域９５３ｂの間には、ゲート絶縁膜９５４を有し、また、ゲ
ート電極９５５の両側面には側壁絶縁物９５６ａおよび側壁絶縁物９５６ｂ、ゲート電極
９５５の上部には、ゲート電極９５５と他の配線との短絡を防止するための絶縁物９５７
を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域９５３ａおよび半導体領域
９５３ｃに接して、ソース電極９５８ａおよびドレイン電極９５８ｂを有する。なお、こ
のトランジスタにおけるチャネル幅を４０ｎｍとする。
図２８（Ｂ）に示すトランジスタは、下地絶縁膜９５１と、酸化アルミニウムよりなる埋
め込み絶縁物９５２の上に形成され、半導体領域９５３ａ、半導体領域９５３ｃと、それ
らに挟まれた真性の半導体領域９５３ｂと、幅３３ｎｍのゲート電極９５５とゲート絶縁
膜９５４と側壁絶縁物９５６ａおよび側壁絶縁物９５６ｂと絶縁物９５７とソース電極９
５８ａおよびドレイン電極９５８ｂを有する点で図２８（Ａ）に示すトランジスタと同じ
である。
図２８（Ａ）に示すトランジスタと図２８（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物９５６ａおよび側壁絶縁物９５６ｂの下の半導体領域の導電型である。図２８（Ａ）
に示すトランジスタでは、側壁絶縁物９５６ａおよび側壁絶縁物９５６ｂの下の半導体領
域はｎ＋の導電型を呈する半導体領域９５３ａおよび半導体領域９５３ｃであるが、図２
８（Ｂ）に示すトランジスタでは、真性の半導体領域９５３ｂである。すなわち、半導体
領域９５３ａ（半導体領域９５３ｃ）とゲート電極９５５がＬｏｆｆだけ重ならない領域
ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という
。図から明らかなように、オフセット長は、側壁絶縁物９５６ａ（側壁絶縁物９５６ｂ）
の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２５は、
図２８（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度
（μ、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性を示す。ド
レイン電流Ｉｄは、ドレイン電圧（ドレイン電極とソース電極の電位差）を＋１Ｖとし、
移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎ
ｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えること
が示された。
図２６に、図２８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図２６（Ａ）はゲート絶縁膜の厚さを１５ｎｍと
したものであり、図２６（Ｂ）は１０ｎｍとしたものであり、図２６（Ｃ）は５ｎｍとし
たものである。
また、図２７は、図２８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図２７（Ａ）はゲート絶縁膜の厚さを１５ｎ
ｍとしたものであり、図２７（Ｂ）は１０ｎｍとしたものであり、図２７（Ｃ）は５ｎｍ
としたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２５では８０ｃｍ２／Ｖｓ程度であるが、図２６では６０
ｃｍ２／Ｖｓ程度、図２７では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加す
るほど低下する。また、オフ電流も同様の傾向がある。一方、オン電流もオフセット長Ｌ
ｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１
０μＡを超えることが示された。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱すること
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
の閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２９（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μ
ｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を
用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２９（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、
Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能
となる。図２９（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化
物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ
２／Ｖｓが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処
理をすることによって、さらに高めることができる。図２９（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎ
を主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖ
ｓが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１０
０ｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、閾値電圧がマイナスシフトしてしまう
傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、
この閾値電圧のマイナスシフト化は解消される。つまり、閾値電圧はトランジスタがノー
マリ・オフとなる方向に動き、このような傾向は図２９（Ａ）と図２９（Ｂ）の対比から
も確認することができる。
なお、閾値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能
であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマ
リ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２
：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理
を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を
行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に
印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間
保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、ト
ランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性
の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート
絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そ
のまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１
０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験の結果を図３０（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図３１（Ａ）に、マイナスＢＴ試験の
結果を図３１（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験による閾値電圧の変動は、それぞれ１．
８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ
試験による閾値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後における閾値電圧の変動が小さく、信頼性
が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３
以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂ
ｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌ
ａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を１００ｎｍの厚さ
で成膜した。
Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を
１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２０
０℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図３２に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流密度を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流
密度の単位は、チャネル幅１μｍあたりの電流値を示す。
図３３に、トランジスタのオフ電流密度と測定時の基板温度（絶対温度）の逆数との関係
を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１００
０／Ｔ）を横軸としている。
具体的には、図３３に示すように、基板温度が１２５℃の場合にはオフ電流密度を１ａＡ
／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０
−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μ
ｍ）以下にすることができる。好ましくは、１２５℃においてオフ電流密度を０．１ａＡ
／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−
２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下
にすることができる。これらのオフ電流密度の値は、Ｓｉを半導体膜として用いたトラン
ジスタに比べて、極めて低いものであることは明らかである。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおい
て、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃
、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをｄＷと呼ぶ。
図３４に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３
５（Ａ）に基板温度と閾値電圧の関係を、図３５（Ｂ）に基板温度と電界効果移動度の関
係を示す。
図３５（Ａ）より、基板温度が高いほど閾値電圧は低くなることがわかる。なお、その範
囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図３５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流密度を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３
０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖ
ｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝
３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２
μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲
においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ
半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、
動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を酸化物半導体膜に用いたトランジス
タの一例について、図３６などを用いて説明する。
図３６は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図および断面図である。図３６（Ａ）にトランジスタの上面図を示す。また、図３６（
Ｂ）に図３６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図３６（Ｂ）に示すトランジスタは、基板９６０と、基板９６０上に設けられた下地絶縁
膜９６１と、下地絶縁膜９６１の周辺に設けられた保護絶縁膜９６２と、下地絶縁膜９６
１および保護絶縁膜９６２上に設けられた高抵抗領域９６３ａおよび低抵抗領域９６３ｂ
を有する酸化物半導体膜９６３と、酸化物半導体膜９６３上に設けられたゲート絶縁膜９
６４と、ゲート絶縁膜９６４を介して酸化物半導体膜９６３と重畳して設けられたゲート
電極９６５と、ゲート電極９６５の側面と接して設けられた側壁絶縁膜９６６と、少なく
とも低抵抗領域９６３ｂと接して設けられた一対の電極９６７と、少なくとも酸化物半導
体膜９６３、ゲート電極９６５および一対の電極９６７を覆って設けられた層間絶縁膜９
６８と、層間絶縁膜９６８に設けられた開口部を介して少なくとも一対の電極９６７の一
方と接続して設けられた配線９６９と、を有する。
なお、図示しないが、層間絶縁膜９６８および配線９６９を覆って設けられた保護膜を有
していても構わない。該保護膜を設けることで、層間絶縁膜９６８の表面伝導に起因して
生じる微少リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を酸化物半導体膜に用
いたトランジスタの他の一例について示す。
図３７は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
３７（Ａ）はトランジスタの上面図である。また、図３７（Ｂ）は図３７（Ａ）の一点鎖
線Ａ−Ｂに対応する断面図である。
図３７（Ｂ）に示すトランジスタは、基板９７０と、基板９７０上に設けられた下地絶縁
膜９７１と、下地絶縁膜９７１上に設けられた酸化物半導体膜９７３と、酸化物半導体膜
９７３と接する一対の電極９７６と、酸化物半導体膜９７３および一対の電極９７６上に
設けられたゲート絶縁膜９７４と、ゲート絶縁膜９７４を介して酸化物半導体膜９７３と
重畳して設けられたゲート電極９７５と、ゲート絶縁膜９７４およびゲート電極９７５を
覆って設けられた層間絶縁膜９７７と、層間絶縁膜９７７に設けられた開口部を介して一
対の電極９７６と接続する配線９７８と、層間絶縁膜９７７および配線９７８を覆って設
けられた保護膜９７９と、を有する。
基板９７０としてはガラス基板を、下地絶縁膜９７１としては酸化シリコン膜を、酸化物
半導体膜９７３としてはＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜を、一対の電極９７６として
はタングステン膜を、ゲート絶縁膜９７４としては酸化シリコン膜を、ゲート電極９７５
としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜９７７としては酸
化窒化シリコン膜とポリイミド膜との積層構造を、配線９７８としてはチタン膜、アルミ
ニウム膜、チタン膜がこの順で形成された積層構造を、保護膜９７９としてはポリイミド
膜を、それぞれ用いた。
なお、図３７（Ａ）に示す構造のトランジスタにおいて、ゲート電極９７５と一対の電極
９７６との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜９７３に対する一対の電
極９７６のはみ出しをｄＷと呼ぶ。
本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を提供すること
ができる。また、本発明の一態様に係る半導体装置を用いることで、消費電力の低い電子
機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電
子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加す
ることにより、連続使用時間が長くなるといったメリットが得られる。
なお、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器では、画像データを
一時的に記憶する場合などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたは
ＤＲＡＭが携帯用の電子機器において用いられる理由として、フラッシュメモリなどに比
べて書き込みや読み出しなどの動作が速く、画像データの処理を行う際に用いるのに適し
ているからである。しかし、ＳＲＡＭは動作が速いという利点があるが、１つのメモリセ
ルが６つのトランジスタで構成されているため、メモリセルの面積が大きいという欠点が
ある。デザインルールの最小寸法をＦとしたときに、ＳＲＡＭのメモリセルの面積は、通
常１００Ｆ２〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が、各種の半
導体メモリの中で最も高い。それに対して、ＤＲＡＭは、メモリセルが１つのトランジス
タと１つの容量素子で構成されている。よって、ＤＲＡＭのメモリセルの面積は、通常１
０Ｆ２以下と小さい。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行
わない場合でも消費電力が発生する。本発明の一態様に係る半導体装置は、メモリセルの
面積が１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。従って、上記半導体
装置は、一般的なＳＲＡＭやＤＲＡＭとは異なり、メモリセルの面積縮小化と、消費電力
低減という携帯用の電子機器に適した２つのメリットを併せ持っていると言える。
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０に示す。
図２０（Ａ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有
する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に
用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る
半導体装置を用いることで、信頼性が高い、或いは消費電力の低い表示装置を提供するこ
とができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表
示用などの全ての情報表示用表示装置が含まれる。
図２０（Ｂ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動
を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するため
の集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い、或いは消
費電力の低い携帯型ゲーム機を提供することができる。なお、図２０（Ｂ）に示した携帯
型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム
機が有する表示部の数は、これに限定されない。
図２０（Ｃ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いるこ
とができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装
置を用いることで、信頼性が高い、或いは消費電力の低い携帯電話を提供することができ
る。
図２０（Ｄ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図２０（Ｄ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集
積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の
一態様に係る半導体装置を用いることで、信頼性が高い、或いは消費電力の低い携帯情報
端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１０１ メモリセル
１０１ｄ メモリセル
１０１ｖ メモリセル
１０２ 記憶素子
１０３ トランジスタ
１１０ 基板
１１１ ゲート電極
１１２ 絶縁膜
１１３ 酸化物半導体膜
１１４ ソース電極
１１５ ドレイン電極
１１６ 絶縁膜
１２０ 容量素子
１２０ｄ 容量素子
１２０ｖ 容量素子
１２１ トランジスタ
１２２ 容量素子
１２３ トランジスタ
１２４ 容量素子
１２５ トランジスタ
１２６ トランジスタ
１２７ トランジスタ
１５０ セルアレイ
１５１ プリチャージ回路
１５２ 読み出し回路
１５３ｄ スイッチング素子
１５３ｖ スイッチング素子
１５４ 配線
１５５ 配線
１５６ 配線
１５７ｄ 差動増幅回路
１５７ｖ 差動増幅回路
１５８ スイッチング素子
１５８ｄ スイッチング素子
１５８ｖ スイッチング素子
１５９ 配線
１６０ 配線
１６１ 配線
１６２ｄ バッファ
１６２ｖ バッファ
１６３ 配線
１６４ｄ 容量素子
１６４ｖ 容量素子
２００ 半導体装置
２０１ 制御装置
２０２ 演算装置
２０３ 緩衝記憶装置
２０４ 主記憶装置
２１０ セルアレイ
３００ セルアレイ
６００ 半導体装置
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体膜
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
９５１ 下地絶縁膜
９５２ 絶縁物
９５３ａ 半導体領域
９５３ｂ 半導体領域
９５３ｃ 半導体領域
９５４ ゲート絶縁膜
９５５ ゲート電極
９５６ａ 側壁絶縁物
９５６ｂ 側壁絶縁物
９５７ 絶縁物
９５８ａ ソース電極
９５８ｂ ドレイン電極
９６０ 基板
９６１ 下地絶縁膜
９６２ 保護絶縁膜
９６３ 酸化物半導体膜
９６３ａ 高抵抗領域
９６３ｂ 低抵抗領域
９６４ ゲート絶縁膜
９６５ ゲート電極
９６６ 側壁絶縁膜
９６７ 電極
９６８ 層間絶縁膜
９６９ 配線
９７０ 基板
９７１ 下地絶縁膜
９７３ 酸化物半導体膜
９７４ ゲート絶縁膜
９７５ ゲート電極
９７６ 電極
９７７ 層間絶縁膜
９７８ 配線
９７９ 保護膜
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (2)

  1. 酸化物半導体層にチャネルが形成される第１のトランジスタと、容量素子と、シリコン基板又はシリコン層にチャネルが形成される第２のトランジスタと、を複数のメモリセルにそれぞれ有し、
    前記容量素子の一方の電極は、前記第１のトランジスタを介して第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第１のトランジスタを介して前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
    前記容量素子の他方の電極は、第３の配線と電気的に接続され、
    前記第１の配線は、データが入力され、
    前記第２の配線は、前記第１のトランジスタのオン又はオフを選択する信号が入力され、
    前記第３の配線は、データ読み出し時に、前記第２のトランジスタをオンさせる信号が入力される記憶装置であって、
    前記複数のメモリセルのうちバリッドビットに対応するメモリセルの前記データの保持時間は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルの前記データの保持時間よりも短く、
    前記複数のメモリセルのうちバリッドビットに対応するメモリセルが有する前記第２のトランジスタのチャネル幅は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルが有する前記第２のトランジスタのチャネル幅よりも、大きいことを特徴とする記憶装置。
  2. 酸化物半導体層にチャネルが形成される第１のトランジスタと、容量素子と、シリコン基板又はシリコン層にチャネルが形成される第２のトランジスタと、を複数のメモリセルにそれぞれ有し、
    前記容量素子の一方の電極は、前記第１のトランジスタを介して第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第１のトランジスタを介して前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
    前記容量素子の他方の電極は、第３の配線と電気的に接続され、
    前記第１の配線は、データが入力され、
    前記第２の配線は、前記第１のトランジスタのオン又はオフを選択する信号が入力され、
    前記第３の配線は、データ読み出し時に、前記第２のトランジスタをオンさせる信号が入力される記憶装置であって、
    前記複数のメモリセルのうちバリッドビットに対応するメモリセルが有する前記第２のトランジスタのチャネル幅は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルが有する前記第２のトランジスタのチャネル幅よりも、大きいことを特徴とする記憶装置。
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