JP6298548B2 - 記憶装置 - Google Patents
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Description
の用途によって多種多様な構成を有しているが、ストアドプログラム方式と呼ばれるアー
キテクチャが現在のCPUの主流となっている。ストアドプログラム方式のCPUでは、
命令及び上記命令の実行に必要なデータが半導体記憶装置(以下、単に記憶装置とする)
に格納されており、上記命令及びデータが記憶装置から順次読み込まれることで、命令が
実行される。
れる、高速でデータの書き込みと読み出しができる緩衝記憶装置がある。キャッシュは、
CPUの演算装置または制御装置と、主記憶装置の間に介在し、低速な主記憶装置へのア
クセスを減らして演算処理を高速化させることを目的として、CPUに設けられている。
通常は、キャッシュとしてSRAM(Static Random Access Me
mory)などが用いられる。下記特許文献1には、キャッシュとして、SRAMなどの
揮発性メモリと、不揮発性メモリとを併用する構成について記載されている。
を、主記憶装置からコピーして、緩衝記憶装置に格納しておく。そして、通常、CPUが
有する演算装置または制御装置は、使用頻度の高い命令またはデータが格納された緩衝記
憶装置にのみ、アクセスする。ただし、必要とする命令またはデータが、緩衝記憶装置に
格納されていない場合もあり得る。この場合、CPUは、低速な主記憶装置から上記命令
またはデータをコピーし直して、緩衝記憶装置に格納する必要があるため、緩衝記憶装置
にのみアクセスする場合よりも、命令の実行に時間を要する。なお、CPUが必要とする
命令またはデータが緩衝記憶装置に格納されている場合をキャッシュヒットと呼び、格納
されていない場合をキャッシュミスと呼ぶ。
をCPUに用いることが有効である。しかし、DRAM(Dynamic Random
Access Memory)は、記憶容量の大容量化には有利であるが、リフレッシ
ュを要するため、動作速度の向上に制限がある。一方、SRAMは高速での動作が可能で
あるが、メモリセルあたりの半導体素子数が多いために高集積化が困難で、大容量化に向
かない。
く、SRAMよりもメモリセルあたりの半導体素子の数を減らすことができる記憶装置の
提供を課題の一つとする。或いは、本発明では、上記記憶装置を用いた半導体装置の提供
を課題の一つとする。
子と、上記記憶素子における電荷の供給、保持、放出を制御するためのスイッチング素子
として機能するトランジスタとを有する。さらに、上記トランジスタは、シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成
領域に含んでいる。このような半導体としては、例えば、シリコンの2倍以上の大きなバ
ンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成
されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記
構成を有するトランジスタを、記憶素子に流入した電荷を保持するためのスイッチング素
子として用いることで、記憶素子からの電荷のリークを防ぐことができる。
り取りを行う演算装置、制御装置などの各種回路を有しており、上記記憶装置は緩衝記憶
装置として機能する。
ばれる特定の情報量の記憶領域を、複数有している。そして、各キャッシュラインは、デ
ータフィールドと呼ばれる記憶領域と、タグと呼ばれる記憶領域と、バリッドビットと呼
ばれる記憶領域とを含む。データフィールドには、主記憶装置または演算装置から送られ
てくるデータまたは命令である、キャッシュデータが記憶される。タグには、上記キャッ
シュデータに対応したアドレスのデータである番地データが記憶される。バリッドビット
には、データフィールドに格納されているキャッシュデータが有効か無効かを示すデータ
である、バリッドデータが記憶される。
ビットに対応するメモリセルを、データフィールドに対応するメモリセルよりも、そのデ
ータの保持時間が短くなるような構成とする。上記構成により、データフィールドに記憶
されているキャッシュデータの信頼性が低くなる前に、バリッドビットに記憶されている
バリッドデータを無効とすることができる。よって、データフィールドに記憶されている
キャッシュデータが無効であっても、バリッドデータが有効である、という状態が生じる
のを防ぐことができる。
下の2つの構成のうち、少なくともいずれか1つを採用する。第1の構成は、記憶素子に
保持される電荷量を小さくするというものである。第2の構成は、データの読み出し時に
、デジタル値の切り替えが行われる際のデータ線の電位、すなわち閾値電位を、高くする
というものである。
メモリセルよりも、バリッドビットに対応するメモリセルの方が、記憶素子の容量値が小
さいものとする。上記構成により、バリッドビットに対応するメモリセルの方が、データ
の保持時間が短くなる。なお、記憶素子がトランジスタである場合、上記容量値とは、ト
ランジスタが有するゲート容量の容量値を意味する。
対応するメモリセルよりも、バリッドビットに対応するメモリセルの方が、データの保持
時におけるデータ線の電位が低いものとする。上記構成により、バリッドビットに対応す
るメモリセルの方が、データの保持時間が短くなる。
いるデータを、差動増幅回路を用いて出力する際に、データ線に所定の電位を与えるべく
、プリチャージする。そして、データフィールドに対応するメモリセルよりも、バリッド
ビットに対応するメモリセルの方が、上記プリチャージの電位が高いものとする。電荷量
の多い状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子
の電荷がリークするが、プリチャージの電位が高いほど、リークした電荷量が少なくても
、データの読み出し時におけるデータ線の電位が、プリチャージの電位を下回りやすい。
そのため、差動増幅回路において上記データ線の電位がプリチャージの電位よりも高いか
低いかでデジタル値を判別すると、プリチャージの電位が高いほど、電荷量の少ない状態
を示すデジタル値のデータが読み出されやすくなる。よって、上記構成により、バリッド
ビットに対応するメモリセルの方が、データの保持時間が短くなる。
相を反転させて出力する論理素子(以下、位相反転素子と呼ぶ)を、単数または複数用い
た論理回路を介して、各データ線の電位を出力する。そして、上記論理回路において、出
力される電位の位相が切り替わる際の入力の電位を、上記論理回路の閾値電位とすると、
データフィールドに対応するメモリセルよりも、バリッドビットに対応するメモリセルの
方が、上記論理回路の閾値電位が高いものとする。上記構成の場合、上記論理回路の閾値
電位が高いほど、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる
。よって、上記構成により、バリッドビットに対応するメモリセルの方が、データの保持
時間が短くなる。
または複数用いた論理回路を介して、各データ線の電位を出力する。また、記憶素子に保
持されているデータを読み出す前に、データ線に所定の電位を与えるべく、プリチャージ
する。そして、データフィールドに対応するメモリセルよりも、バリッドビットに対応す
るメモリセルの方が、上記プリチャージの電位が低いものとする。電荷量の多い状態を示
すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子の電荷がリーク
するが、プリチャージの電位が低いほど、リークした電荷量が少なくても、データの読み
出し時におけるデータ線の電位が、上記論理回路の閾値電位を下回りやすい。そのため、
プリチャージの電位が低いほど、電荷量の少ない状態を示すデジタル値のデータが読み出
されやすくなる。よって、上記構成により、バリッドビットに対応するメモリセルの方が
、データの保持時間が短くなる。
または複数用いた論理回路を介して、各データ線の電位を出力する。そして、データフィ
ールドに対応するメモリセルよりも、バリッドビットに対応するメモリセルの方が、デー
タ線に接続されている容量素子の容量値が小さいものとする。電荷量の多い状態を示すデ
ジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子の電荷がリークする
が、上記容量値が小さいほど、リークした電荷量が少なくても、データの読み出し時にお
けるデータ線の電位が速く低下しやすく、上記論理回路の閾値電位を下回りやすい。その
ため、データ線に接続されている容量素子の容量値が小さいほど、電荷量の少ない状態を
示すデジタル値のデータが読み出されやすくなる。よって、上記構成により、バリッドビ
ットに対応するメモリセルの方が、データの保持時間が短くなる。
または複数用いた論理回路を介して、各データ線の電位を出力する。そして、データフィ
ールドに対応するメモリセルよりも、バリッドビットに対応するメモリセルの方が、デー
タの読み出しの際に用いるトランジスタのチャネル幅が大きいものとする。電荷量の多い
状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴い記憶素子の電荷
がリークするが、上記トランジスタのチャネル幅が大きいほど、リークした電荷量が少な
くても、データの読み出し時におけるデータ線の電位が速く低下しやすく、上記論理回路
の閾値電位を下回りやすい。そのため、上記トランジスタのチャネル幅が大きいほど、電
荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。よって、上記構成
により、バリッドビットに対応するメモリセルの方が、データの保持時間が短くなる。
を低くすることができるので、DRAMよりも書き込み、読み出しなどの動作速度が高い
。また、SRAMよりもメモリセルあたりの半導体素子の数を減らすことができる。
ータフィールドに対応するメモリセルよりも、そのデータの保持時間が短くなるような構
成とすることで、信頼性を高めることができる。
現することができる。或いは、上記記憶装置を用いた本発明の一態様に係る半導体装置は
、半導体装置の信頼性を高めることができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
rocessor)、マイクロコントローラを含むLSI(Large Scale I
ntegrated Circuit)などの集積回路が、本発明の半導体装置の範疇に
含まれる。
《メモリセルの構成とトランジスタの構成》
図1(A)に、本発明の一態様に係る記憶装置が有する、メモリセルの構成を、一例とし
て回路図で示す。図1(A)に示す回路図では、メモリセル101が、記憶素子102と
、スイッチング素子として機能するトランジスタ103とを有する。記憶素子102は、
容量素子、トランジスタなどの半導体素子を用いることができる。そして、記憶素子10
2は、容量素子、或いは、トランジスタのゲート電極と活性層の間に形成されるゲート容
量に、電荷を蓄積させることで、データを記憶する。
記憶素子102における電荷の保持とは、スイッチング素子として機能するトランジスタ
103により制御する。
ダクタなどのその他の回路素子を、さらに有していても良い。
ル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコ
ンよりも低い半導体を含むことを特徴とする。上述したような特性を有する半導体をチャ
ネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタ103
を実現することができる。
素欠損が低減されることで高純度化された酸化物半導体(purified OS)は、
i型(真性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトラ
ンジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化
物半導体は、二次イオン質量分析法(SIMS:Secondary Ion Mass
Spectrometry)による水素濃度の測定値が、5×1018/cm3未満、
より好ましくは5×1017/cm3以下、更に好ましくは1×1016/cm3以下と
する。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1
014/cm3未満、好ましくは1×1012/cm3未満、更に好ましくは1×101
1/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましく
は2.5eV以上、より好ましくは3eV以上である。水分又は水素などの不純物濃度が
十分に低減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を
用いることにより、トランジスタのオフ電流を減らすことができる。
度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜
との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、
膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在
する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値
を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する
膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある
。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中
の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型
のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として
採用する。
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μm
でチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイ
ン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100
zA/μm以下であることが分かる。
むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物を用いたトラ
ンジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えて
ガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を
有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが
好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn
系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系
酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸
化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化
物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物
、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、
In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四
元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸
化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn
−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外
の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
03を介してリークする量に依存する。よって、上述したような、オフ電流の著しく小さ
いトランジスタ103を、記憶素子102に蓄積された電荷を保持するためのスイッチン
グ素子として用いることで、記憶素子102からの電荷のリークを防ぐことができ、デー
タの保持期間を長く確保することができる。
ては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソー
ス電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極と
ドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、p
チャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い
電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以
上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、
リーク電流とは、絶縁膜を通してソース電極あるいはドレイン電極とゲート電極との間に
流れる電流のことを意味する。
極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型
トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えら
れる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ば
れる。本明細書では、ソース電極とドレイン電極のいずれか一方を第1端子、他方を第2
端子と称する場合もある。
導体の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導体、
酸化亜鉛(ZnO)などの金属酸化物でなる酸化物半導体などを適用することができる。
この中でも酸化物半導体は、スパッタリング法や湿式法により作製可能であり、量産性に
優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物
半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた
集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、
上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリッ
トを有する。また、トランジスタの性能(例えば電界効果移動度)を向上させるために結
晶性の酸化物半導体を得ようとする場合でも、250℃から800℃の熱処理によって容
易に結晶性の酸化物半導体を得ることができる。
半導体を用いる場合を例に挙げている。
る場合を示している。トランジスタ103が、活性層を間に挟んで存在する一対のゲート
電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与え
られ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良い
し、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ
高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定電位
が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トラ
ンジスタ103の閾値電圧を制御することができる。
タ103を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発
明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限
1つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル1
01が複数のトランジスタで構成されるスイッチング素子を有している場合、上記複数の
トランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と
並列が組み合わされて接続されていても良い。
のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1
端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジス
タが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジス
タの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端
子に接続されている状態を意味する。
。
電極111と、ゲート電極111上の絶縁膜112と、絶縁膜112を間に挟んでゲート
電極111と重なる、活性層として機能する酸化物半導体膜113と、酸化物半導体膜1
13上のソース電極114及びドレイン電極115とを有している。図1(B)では、酸
化物半導体膜113、ソース電極114及びドレイン電極115上に、絶縁膜116が形
成されている。トランジスタ103は絶縁膜116をその構成要素に含んでいても良い。
いるが、トランジスタ103は、互いに接続された複数のゲート電極を有することで、チ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。
ムを用いた通常のDRAMよりも、データの保持期間を長く確保することができる。よっ
て、上記記憶装置は、通常のDRAMよりもリフレッシュの頻度を低くすることができる
ので、リフレッシュに伴う電力の消費を削減することができる。また、上記記憶装置は、
通常のDRAMよりもリフレッシュの頻度を低くすることができるので、書き込み、読み
出しなどの動作速度が高い。
図1(C)に、上記記憶装置を緩衝記憶装置として用いる場合の、緩衝記憶装置の構成を
一例として示す。図1(C)に示す緩衝記憶装置は、キャッシュライン0乃至キャッシュ
ラインn−1の、n個のキャッシュラインを有している。各キャッシュラインは、タグ、
バリッドビット、データフィールドを有している。具体的に、図1(C)では、i番目(
iはn以下の自然数)のキャッシュラインが有する、タグ、バリッドビット、データフィ
ールドを、それぞれタグi、バリッドビットi、データフィールドiとして示す。
である、キャッシュデータが格納される。各タグには、上記キャッシュデータに対応した
アドレスのデータである番地データが格納される。各バリッドビットには、データフィー
ルドに格納されているキャッシュデータが有効か無効かを示すデータである、バリッドデ
ータが格納される。
タフィールドに対応するメモリセルよりも、そのデータの保持時間が短くなるような構成
とする。上記構成により、データフィールドに記憶されているキャッシュデータの信頼性
が低くなる前に、バリッドビットに記憶されているバリッドデータを無効とすることがで
きる。よって、データフィールドに記憶されているキャッシュデータが無効であっても、
バリッドデータが有効である、という状態が生じるのを防ぐことができる。上記構成によ
り、データフィールドに記憶されているキャッシュデータの信頼性を高めることができる
。
を、データフィールドに対応するメモリセル及びタグに対応するメモリセルよりも、その
データの保持時間が短くなるような構成とする。上記構成により、データフィールドに記
憶されているキャッシュデータと、タグに記憶されている番地データの信頼性を高めるこ
とができる。
ング方式を採用していても良いし、フルアソシエイティブ方式を採用していても良いし、
セットアソシエイティブ方式を採用していても良い。
次いで、図3及び図4に、メモリセル101の具体的な構成例を示す。
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電
膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
03と、記憶素子として機能する容量素子120とを有する。トランジスタ103のゲー
ト電極は、ワード線WLに接続されている。また、トランジスタ103は、その第1端子
がデータ線DLに接続されており、その第2端子が容量素子120の一方の電極に接続さ
れている。容量素子120の他方の電極は、接地電位などの固定電位が与えられているノ
ードに、接続されている。
ンになり、データ線DLからデータを含む信号の電位が、トランジスタ103を介して容
量素子120の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子1
20に蓄積されている電荷量が制御されることで、容量素子120へのデータの書き込み
が行われる。
て電荷が保持される。上述したように、トランジスタ103はオフ電流またはリーク電流
が極めて低いという特性を有している。そのため、容量素子120に蓄積された電荷はリ
ークしづらく、トランジスタ103にシリコンなどの半導体を用いた場合に比べ、長い期
間に渡ってデータの保持を行うことができる。
素子120に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ること
により、データを読み出すことができる。
03と、記憶素子として機能するトランジスタ121及び容量素子122とを有する。ト
ランジスタ103のゲート電極は、第1ワード線WLaに接続されている。また、トラン
ジスタ103は、その第1端子が第1データ線DLaに接続されており、その第2端子が
トランジスタ121のゲート電極に接続されている。トランジスタ121は、その第1端
子が、第2データ線DLbに接続されており、その第2端子が、所定の電位が与えられて
いるノードに接続されている。容量素子122が有する一対の電極は、一方がトランジス
タ121のゲート電極に接続され、他方が第2ワード線WLbに接続されている。
ンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ103を介
してトランジスタ121のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ121のゲート容量、及び容量素子122に蓄積される電荷量が制御される
ことで、トランジスタ121及び容量素子122へのデータの書き込みが行われる。
ゲート容量、及び容量素子122に蓄積された電荷が保持される。上述したように、トラ
ンジスタ103はオフ電流またはリーク電流が極めて低いという特性を有している。その
ため、蓄積された上記電荷はリークしづらく、トランジスタ103にシリコンなどの半導
体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
する一対の電極の電位差は、電荷保存則により維持されたままなので、第2ワード線WL
bの電位の変化は、トランジスタ121のゲート電極に与えられる。トランジスタ121
は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、
トランジスタ121のゲート電極の電位が変化することで得られるトランジスタ121の
ドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データ
を読み出すことができる。
いられていても良い。或いは、トランジスタ121の活性層に、酸化物半導体以外の、非
晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が
用いられていても良い。メモリセル101内の全てのトランジスタの活性層に、酸化物半
導体を用いることで、プロセスを簡略化することができる。また、記憶素子として機能す
るトランジスタ121の活性層に、例えば、多結晶または単結晶のシリコンなどのように
、酸化物半導体よりも高い移動度(電界効果移動度)が得られる半導体を用いることで、
メモリセル101からのデータの読み出しを高速で行うことができる。
2データ線DLbの機能を併せ持っている点において、図3(B)に示すメモリセル10
1と異なっている。具体的に、図3(C)に示すメモリセル101は、スイッチング素子
として機能するトランジスタ103と、記憶素子として機能するトランジスタ123及び
容量素子124とを有する。トランジスタ103のゲート電極は、第1ワード線WLaに
接続されている。また、トランジスタ103は、その第1端子がデータ線DLに接続され
ており、その第2端子がトランジスタ123のゲート電極に接続されている。トランジス
タ123は、その第1端子がデータ線DLに接続されており、その第2端子が、所定の電
位が与えられているノードに接続されている。容量素子124が有する一対の電極は、一
方がトランジスタ123のゲート電極に接続され、他方が第2ワード線WLbに接続され
ている。
、図3(B)に示すメモリセル101と同様に行うことができる。
いられていても良い。或いは、トランジスタ123の活性層に、酸化物半導体以外の、非
晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が
用いられていても良い。メモリセル101内の全てのトランジスタの活性層に、酸化物半
導体を用いることで、プロセスを簡略化することができる。また、記憶素子として機能す
るトランジスタ123の活性層に、例えば、多結晶または単結晶のシリコンなどのように
、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル101か
らのデータの読み出しを高速で行うことができる。
03と、記憶素子として機能するトランジスタ125とを有する。トランジスタ125は
、活性層を間に挟んで存在する一対のゲート電極を有している。上記一対のゲート電極の
一方を第1ゲート電極、他方を第2ゲート電極とする。
ンジスタ103は、その第1端子が第1データ線DLaに接続されており、その第2端子
がトランジスタ125の第1ゲート電極に接続されている。トランジスタ125の第2ゲ
ート電極は、第2ワード線WLbに接続されている。また、トランジスタ125は、その
第1端子が、第2データ線DLbに接続されており、その第2端子が、所定の電位が与え
られているノードに接続されている。
ンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ103を介
してトランジスタ125の第1ゲート電極に与えられる。そして、上記信号の電位に従っ
て、トランジスタ125のゲート容量に蓄積される電荷量が制御されることで、トランジ
スタ125へのデータの書き込みが行われる。
ゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ103はオフ
電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記
電荷はリークしづらく、トランジスタ103にシリコンなどの半導体を用いた場合に比べ
、長い期間に渡ってデータの保持を行うことができる。
125の第2ゲート電極の電位を変化させる。トランジスタ125は、そのゲート容量に
蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ125の
第2ゲート電極の電位を変化させることで得られるトランジスタ125のドレイン電流の
大きさから、蓄積されている電荷量の違いを読み取り、結果的に、データを読み出すこと
ができる。
いられていても良い。或いは、トランジスタ125の活性層に、酸化物半導体以外の、非
晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が
用いられていても良い。メモリセル101内の全てのトランジスタの活性層に、酸化物半
導体を用いることで、プロセスを簡略化することができる。また、記憶素子として機能す
るトランジスタ125の活性層に、例えば、多結晶または単結晶のシリコンなどのように
、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル101か
らのデータの読み出しを高速で行うことができる。
03と、記憶素子として機能するトランジスタ126と、データの読み出しを制御するス
イッチング素子として機能するトランジスタ127とを有する。トランジスタ103のゲ
ート電極は、第1ワード線WLaに接続されている。また、トランジスタ103は、その
第1端子が第1データ線DLaに接続されており、その第2端子がトランジスタ126の
ゲート電極に接続されている。トランジスタ126は、その第1端子がトランジスタ12
7の第2端子に接続されており、その第2端子が、所定の電位が与えられているノードに
接続されている。トランジスタ127が有する第1端子は、第2データ線DLbに接続さ
れている。トランジスタ127のゲート電極は、第2ワード線WLbに接続されている。
ンになり、第1データ線DLaからデータを含む信号の電位が、トランジスタ103を介
してトランジスタ126のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ126のゲート容量に蓄積される電荷量が制御されることで、トランジスタ
126へのデータの書き込みが行われる。
ゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ103はオフ
電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記
電荷はリークしづらく、シリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデ
ータの保持を行うことができる。
7がオンになる。トランジスタ127がオンになると、トランジスタ126には、そのゲ
ート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トラ
ンジスタ126のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取るこ
とにより、データを読み出すことができる。
用いられていても良い。或いは、トランジスタ126またはトランジスタ127の活性層
に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、または
ゲルマニウムなどの半導体が用いられていても良い。メモリセル101内の全てのトラン
ジスタの活性層に、酸化物半導体を用いることで、プロセスを簡略化することができる。
また、トランジスタ126またはトランジスタ127の活性層に、例えば、多結晶または
単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体を用い
ることで、メモリセル101からのデータの読み出しを高速で行うことができる。
の数を減らすことができ、高集積化に有利である。
本発明の一態様に係る半導体装置は、上記構成を有する一または複数の緩衝記憶装置と、
制御装置と、一または複数の演算装置とを少なくとも有する。図2に、本発明の一態様に
係る半導体装置200の一例を示す。図2に示す半導体装置200は、制御装置201、
演算装置202、緩衝記憶装置203、主記憶装置204を有する。
記憶装置204の動作を統括的に制御する回路である。演算装置202は、論理演算、四
則演算など各種の演算処理を行う論理回路である。そして、緩衝記憶装置203は、演算
装置202における演算処理の際に、データを一時的に記憶する機能を有する。或いは、
緩衝記憶装置203は、制御装置201が実行する命令を一時的に記憶する機能を有する
。
202から出力されたデータを記憶することができる。なお、図2では、主記憶装置20
4が半導体装置200の一部である構成を示しているが、主記憶装置204は半導体装置
200の外部に設けられていても良い。
01と主記憶装置204の間に設けることで、低速な主記憶装置204へのアクセスを減
らして演算処理などの信号処理を高速化させることができる。
と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極
めて小さいトランジスタとを有する。
に伴う電力の消費を削減することができる。よって、緩衝記憶装置203に本発明の一態
様に係る記憶装置を用いることで、半導体装置の消費電力を抑えることができる。
み、読み出しなどの動作速度が高い。よって、緩衝記憶装置203に本発明の一態様に係
る記憶装置を用いることで、半導体装置の高速駆動を実現することができる。
セルあたりの半導体素子の数を減らすことができる。よって、緩衝記憶装置203に本発
明の一態様に係る記憶装置を用いることで、半導体装置の高集積化を実現することができ
る。
リセルのうち、バリッドビットに対応するメモリセルを、データフィールドに対応するメ
モリセルよりも、そのデータの保持時間が短くなるような構成とする。上記構成により、
データフィールドに記憶されているキャッシュデータの信頼性が低くなる前に、バリッド
ビットに記憶されているバリッドデータを無効とすることができる。よって、データフィ
ールドに記憶されているキャッシュデータが無効であっても、バリッドデータが有効であ
る、という状態が生じるのを防ぐことができる。
下の2つの構成のうち、少なくともいずれか1つを採用する。第1の構成は、記憶素子に
保持される電荷量を小さくするというものである。第2の構成は、データの読み出し時に
、デジタル値の切り替えが行われる際のデータ線の電位、すなわち閾値電位を、高くする
というものである。
合、記憶素子102における電荷の保持特性は向上する。しかし、トランジスタ103の
特性のばらつきなどにより、電荷の保持特性が悪いメモリセル101が、セルアレイ内に
含まれることも想定される。その場合、ECC(Error Check and Co
rrect)機能などを記憶装置に搭載して、不良ビットのデータを修正することも可能
である。しかし、ECC機能を搭載すると、回路面積の増大、読み出し速度の低下などが
生じるため、緩衝記憶装置としては好ましくない。本発明の一態様では、バリッドビット
に対応するメモリセルについて、他のメモリセルよりもデータの保持期間を短くすること
で、ECC機能を搭載せずとも、データの信頼性を高めることができる。
セスした際に、半導体装置はキャッシュミスを起こす。しかし、この際はあらためて主記
憶装置からデータがコピーされるので、正しいデータが緩衝記憶装置に格納される。また
、n−wayセットアソシエイティブ方式の緩衝記憶装置の場合、書き換えるキャッシュ
ラインの候補として、バリッドデータが無効を示すキャッシュラインを選択することも有
効である。これは、当該キャッシュラインにデータをコピーしてからデータが保持できな
い程の長時間が経過していることを意味するため、古いデータから書き換えていくLRU
(Least Recentry Used)方式を用いる場合と、実質的に等価な効果
を得ることができる。
いて説明する。
図5に、本発明の一態様に係る記憶装置の、セルアレイを例示する。なお、図5では、1
行×複数列のメモリセルで構成されるセルアレイを例示しているが、セルアレイを構成す
るメモリセルの数及び配列は、図5の構成に限定されない。また、図5では、図3(A)
に示した構成を有するメモリセルを例に挙げているが、図3及び図4に示したメモリセル
の、いずれかを用いることができる。
タフィールドに対応したメモリセル101dとが接続されている。そして、メモリセル1
01vが有する容量素子120vと、メモリセル101dが有する容量素子120dとで
は、容量素子120vの方がその容量値が小さいものとする。上記構成により、バリッド
ビットに対応するメモリセル101vの方が、データの保持時間が短くなる。
。しかし、記憶素子としてトランジスタを用いる場合でも、上記構成を適用することがで
きる。具体的には、バリッドビットに対応するメモリセル101vと、データフィールド
に対応するメモリセル101dとで、記憶素子として機能するトランジスタにおいて、ゲ
ート電極と活性層の間に形成されるゲート容量の容量値を、バリッドビットに対応するメ
モリセル101vの方が、データフィールドに対応したメモリセル101dよりも小さい
構成とする。なお、トランジスタのゲート容量は、ゲート電極と活性層とが重畳する領域
の面積を大きくすることで、その容量値を大きくすることができる。
図6に、本発明の一態様に係る記憶装置の、セルアレイを例示する。なお、図6では、1
行×複数列のメモリセルで構成されるセルアレイを例示しているが、セルアレイを構成す
るメモリセルの数及び配列は、図6の構成に限定されない。また、図6では、図3(A)
に示した構成を有するメモリセルを例に挙げているが、図3及び図4に示したメモリセル
の、いずれかを用いることができる。
タフィールドに対応したメモリセル101dとが接続されている。また、メモリセル10
1vには、バリッドビットに対応したデータ線DLvが接続され、メモリセル101dに
は、データフィールドに対応したデータ線DLdが接続されている。
ランジスタ103と、メモリセル101dが有するトランジスタ103とが共にオフにな
っている際に、データ線DLvの電位VDL(Lo)が、データ線DLdの電位VDL(
Hi)よりも低いものとする。上記構成により、バリッドビットに対応するメモリセル1
01vの方が、トランジスタ103のリーク電流が高くなるため、データの保持時間が短
くなる。
際に、データを含む信号の電位が与えられるデータ線、すなわち第1データ線DLaに、
上記構成を適用させればよい。
図7に、本発明の一態様に係る記憶装置の、セルアレイ150と、データ線の電位をリセ
ットするプリチャージ回路151と、データ線の電位をデジタル値に変換する読み出し回
路152とを例示する。なお、図7では、1行×複数列のメモリセルで構成されるセルア
レイ150を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図7の
構成に限定されない。また、図7では、図3(A)に示した構成を有するメモリセルを例
に挙げているが、図3及び図4に示したメモリセルの、いずれかを用いることができる。
タフィールドに対応したメモリセル101dとが接続されている。また、メモリセル10
1vには、バリッドビットに対応したデータ線DLvが接続され、メモリセル101dに
は、データフィールドに対応したデータ線DLdが接続されている。
(Hi)の供給を制御するスイッチング素子153vと、データ線DLdへの、第2のプ
リチャージ電位Vp(Lo)の供給を制御するスイッチング素子153dとを有する。な
お、図7では、第1のプリチャージ電位Vp(Hi)が、配線154を介してプリチャー
ジ回路151に供給され、第2のプリチャージ電位Vp(Lo)が、配線155を介して
プリチャージ回路151に供給されている。また、スイッチング素子153v及びスイッ
チング素子153dのスイッチングは、配線156に与えられる電位に従って制御される
。
タフィールドに対応した差動増幅回路157dとを有している。具体的に、差動増幅回路
157vが有する非反転入力端子(+)には、データ線DLvの電位が与えられ、差動増
幅回路157vが有する反転入力端子(−)には、第1のプリチャージ電位Vp(Hi)
が与えられる。また、差動増幅回路157dが有する非反転入力端子(+)には、データ
線DLdの電位が与えられ、差動増幅回路157dが有する反転入力端子(−)には、第
2のプリチャージ電位Vp(Lo)が与えられる。そして、差動増幅回路157v及び差
動増幅回路157dから出力される電位Vdataには、それぞれ、メモリセル101v
及びメモリセル101dから読み出されたバリッドデータ及びキャッシュデータが含まれ
ている。
タを読み出す前に、データ線DLvに第1のプリチャージ電位Vp(Hi)を与え、デー
タ線DLdに第2のプリチャージ電位Vp(Lo)を与える。そして、第1のプリチャー
ジ電位Vp(Hi)を、第2のプリチャージ電位Vp(Lo)よりも高い値に設定する。
の経過に伴い記憶素子の電荷がリークするが、プリチャージの電位が高いほど、リークし
た電荷量が少なくても、データの読み出し時におけるデータ線の電位が、プリチャージの
電位を下回りやすい。そのため、上記データ線の電位がプリチャージの電位よりも高いか
低いかでデジタル値を判別すると、プリチャージの電位が高いほど、電荷量の少ない状態
を示すデジタル値のデータが読み出されやすくなる。
動増幅回路157dから出力される電位Vdataよりも、保持時間の経過が短時間でも
、ローレベルになりやすい。よって、上記構成により、バリッドビットに対応するメモリ
セル101vの方が、データの保持時間が短くなる。
図8に、本発明の一態様に係る記憶装置の、セルアレイ150と、データ線の電位をリセ
ットするプリチャージ回路151と、データ線の電位をデジタル値に変換する読み出し回
路152とを例示する。なお、図8では、1行×複数列のメモリセルで構成されるセルア
レイ150を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図8の
構成に限定されない。また、図8では、図3(A)に示した構成を有するメモリセルを例
に挙げているが、図3及び図4に示したメモリセルの、いずれかを用いることができる。
タフィールドに対応したメモリセル101dとが接続されている。また、メモリセル10
1vには、バリッドビットに対応したデータ線DLvが接続され、メモリセル101dに
は、データフィールドに対応したデータ線DLdが接続されている。
ージ電位Vpの供給を制御するスイッチング素子158を有する。なお、図8では、プリ
チャージ電位Vpが、配線163を介してプリチャージ回路151に供給されている。ま
た、スイッチング素子158のスイッチングは、配線161に与えられる電位に従って制
御される。データ線DLv及びデータ線DLdには、メモリセル101v及びメモリセル
101dに記憶されているデータが読み出される前に、プリチャージ電位Vpが与えられ
る。
ィールドに対応したバッファ162dとを有している。具体的に、バッファ162vの入
力端子には、データ線DLvの電位が与えられる。また、バッファ162dの入力端子に
は、データ線DLdの電位が与えられる。そして、バッファ162v及びバッファ162
dから出力される電位Vdataには、それぞれ、メモリセル101v及びメモリセル1
01dから読み出されたバリッドデータ及びキャッシュデータが含まれている。
る。本発明の一態様では、バッファ162v及びバッファ162dの替わりに、奇数個の
位相反転素子で構成されているインバータを用いていても良い。
位の位相が切り替わる際の、入力の電位(閾値電位)が、バッファ162vの方が、バッ
ファ162dよりも高いものとする。上記構成の場合、閾値電位が高いバッファ162v
の方が、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。
ァ162dから出力される電位Vdataよりも、保持時間の経過が短時間でも、ローレ
ベルになりやすい。よって、上記構成により、バリッドビットに対応するメモリセル10
1vの方が、データの保持時間が短くなる。
図9に、本発明の一態様に係る記憶装置の、セルアレイ150と、データ線の電位をリセ
ットするプリチャージ回路151と、データ線の電位をデジタル値に変換する読み出し回
路152とを例示する。なお、図9では、1行×複数列のメモリセルで構成されるセルア
レイ150を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図9の
構成に限定されない。また、図9では、図3(A)に示した構成を有するメモリセルを例
に挙げているが、図3及び図4に示したメモリセルの、いずれかを用いることができる。
タフィールドに対応したメモリセル101dとが接続されている。また、メモリセル10
1vには、バリッドビットに対応したデータ線DLvが接続され、メモリセル101dに
は、データフィールドに対応したデータ線DLdが接続されている。
(Lo)の供給を制御するスイッチング素子158vと、データ線DLdへの、第2のプ
リチャージ電位Vp(Hi)の供給を制御するスイッチング素子158dとを有する。な
お、図9では、第1のプリチャージ電位Vp(Lo)が、配線159を介してプリチャー
ジ回路151に供給され、第2のプリチャージ電位Vp(Hi)が、配線160を介して
プリチャージ回路151に供給されている。また、スイッチング素子158v及びスイッ
チング素子158dのスイッチングは、配線161に与えられる電位に従って制御される
。
ィールドに対応したバッファ162dとを有している。具体的に、バッファ162vの入
力端子には、データ線DLvの電位が与えられる。また、バッファ162dの入力端子に
は、データ線DLdの電位が与えられる。そして、バッファ162v及びバッファ162
dから出力される電位Vdataには、それぞれ、メモリセル101v及びメモリセル1
01dから読み出されたバリッドデータ及びキャッシュデータが含まれている。
る。本発明の一態様では、バッファ162v及びバッファ162dの替わりに、奇数個の
位相反転素子で構成されているインバータを用いていても良い。
るデータを読み出す前に、データ線DLvに第1のプリチャージ電位Vp(Lo)を与え
、データ線DLdに第2のプリチャージ電位Vp(Hi)を与える。そして、第1のプリ
チャージ電位Vp(Lo)を、第2のプリチャージ電位Vp(Hi)よりも低い値に設定
する。
伴い記憶素子の電荷がリークするが、プリチャージの電位が低いほど、リークした電荷量
が少なくても、データの読み出し時におけるデータ線の電位が、読み出し回路152の有
するバッファの閾値電位を、下回りやすい。そのため、プリチャージの電位が低いほど、
電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。
ァ162dから出力される電位Vdataよりも、保持時間の経過が短時間でも、ローレ
ベルになりやすい。よって、上記構成により、バリッドビットに対応するメモリセル10
1vの方が、データの保持時間が短くなる。
図10に、本発明の一態様に係る記憶装置の、セルアレイ150と、データ線の電位をリ
セットするプリチャージ回路151と、データ線の電位をデジタル値に変換する読み出し
回路152とを例示する。なお、図10では、1行×複数列のメモリセルで構成されるセ
ルアレイ150を例示しているが、セルアレイを構成するメモリセルの数及び配列は、図
10の構成に限定されない。また、図10では、図3(A)に示した構成を有するメモリ
セルを例に挙げているが、図3及び図4に示したメモリセルの、いずれかを用いることが
できる。
ータフィールドに対応したメモリセル101dとが接続されている。メモリセル101v
には、バリッドビットに対応したデータ線DLvが接続され、メモリセル101dには、
データフィールドに対応したデータ線DLdが接続されている。また、各データ線には容
量素子が接続されている。具体的に、図10では、バリッドビットに対応したデータ線D
Lvに、容量素子164vが接続されており、データフィールドに対応したデータ線DL
dに、容量素子164dが接続されている。
ージ電位Vpの供給を制御するスイッチング素子158を有する。なお、図10では、プ
リチャージ電位Vpが、配線163を介してプリチャージ回路151に供給されている。
また、スイッチング素子158のスイッチングは、配線161に与えられる電位に従って
制御される。データ線DLv及びデータ線DLdには、メモリセル101v及びメモリセ
ル101dに記憶されているデータが読み出される前に、プリチャージ電位Vpが与えら
れる。
ィールドに対応したバッファ162dとを有している。具体的に、バッファ162vの入
力端子には、データ線DLvの電位が与えられる。また、バッファ162dの入力端子に
は、データ線DLdの電位が与えられる。そして、バッファ162v及びバッファ162
dから出力される電位Vdataには、それぞれ、メモリセル101v及びメモリセル1
01dから読み出されたバリッドデータ及びキャッシュデータが含まれている。
る。本発明の一態様では、バッファ162v及びバッファ162dの替わりに、奇数個の
位相反転素子で構成されているインバータを用いていても良い。
ータ線DLdに接続された容量素子164dよりも、容量値が小さいものとする。電荷量
の多い状態を示すデジタル値をメモリセルに書き込んだ場合、時間の経過に伴いメモリセ
ルにおいて記憶素子の電荷がリークするが、上記容量値が小さいほど、リークした電荷量
が少なくても、データの読み出し時におけるデータ線の電位が速く低下しやすく、バッフ
ァの閾値電位を下回りやすい。そのため、データ線に接続されている容量素子の容量値が
小さいほど、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。よ
って、上記構成により、バリッドビットに対応するメモリセルの方が、データの保持時間
が短くなる。
本発明の一態様に係る緩衝記憶装置では、位相反転素子を単数または複数用いた論理回路
を介して、各データ線の電位を出力する。そして、データフィールドに対応するメモリセ
ルよりも、バリッドビットに対応するメモリセルの方が、データの読み出しの際に用いる
トランジスタのチャネル幅が大きいものとする。
の書き込みと読み出しの両方を行う場合は、トランジスタ103のチャネル幅を上述した
ように調整すればよい。また、図3(B)、図3(C)、図4(A)、図4(B)に示す
メモリセル101のように、データの読み出しの際に用いるトランジスタ(具体的に、図
3(B)ではトランジスタ121、図3(C)ではトランジスタ123、図4(A)では
トランジスタ125、図4(B)ではトランジスタ126及びトランジスタ127)のチ
ャネル幅を、上述したように調整すればよい。
憶素子の電荷がリークするが、上記トランジスタのチャネル幅が大きいほど、リークした
電荷量が少なくても、データの読み出し時におけるデータ線の電位が速く低下しやすく、
上記論理回路の閾値電位を下回りやすい。そのため、上記トランジスタのチャネル幅が大
きいほど、電荷量の少ない状態を示すデジタル値のデータが読み出されやすくなる。よっ
て、上記構成により、バリッドビットに対応するメモリセルの方が、データの保持時間が
短くなる。
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例に
ついて説明する。
図の一例である。ただし、図11では、図3(C)とは異なり、トランジスタ123がp
チャネル型である場合の回路図を例示している。
複数の第2ワード線WLb、複数のソース線SLなどの各種配線が設けられており、駆動
回路からの信号又は電位が、これら配線を介して各メモリセル101に供給される。ソー
ス線SLは、トランジスタ123の第2端子に接続されている。
体的に、図11に示すセルアレイ210の場合、y行×x列のメモリセル101がマトリ
クス状に接続されており、第1ワード線WLa1〜WLay、第2ワード線WLb1〜W
Lby、ソース線SL1〜SLy、データ線DL1〜DLxが、セルアレイ210内に配
置されている場合を例示している。
用いて説明する。なお、図12では、1行1列目のメモリセル101と、1行x列目のメ
モリセル101と、y行1列目のメモリセル101と、y行x列目のメモリセル101と
において、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図1
2では、トランジスタ123がpチャネル型トランジスタである場合を例示している。
らでも良い期間を意味する。
1行x列目のメモリセル101へのデータの書き込みを先に行い、その後で、y行1列目
のメモリセル101及びy行x列目のメモリセル101へのデータの書き込みを行う場合
を例示している。
2ワード線WLb1の選択を行う。具体的に図12では、第1ワード線WLa1にハイレ
ベルの電位VHが与えられ、それ以外の第1ワード線WLa2〜WLayには接地電位G
NDが与えられる。よって、第1ワード線WLa1にゲート電極が接続されているトラン
ジスタ103のみが、選択的にオンになる。また、第2ワード線WLb1には接地電位G
NDが与えられ、他の第2ワード線WLb2〜WLbyにはハイレベルの電位VDDが与
えられる。
、データ線DL1、DLxに、データを含む信号の電位が与えられる。データ線DL1、
DLxに与えられる電位のレベルは、データの内容によって当然異なる。図12では、デ
ータ線DL1にハイレベルの電位VDDが与えられ、データ線DLxに接地電位GNDが
与えられている場合を例示する。データ線DL1、DLxに与えられる電位は、オンのト
ランジスタ103を介して、容量素子124が有する電極の一つと、トランジスタ123
のゲート電極に与えられる。そして、容量素子124が有する電極の一つと、トランジス
タ123のゲート電極をノードFGとすると、上記信号の電位に従って、ノードFGに蓄
積される電荷量が制御されることで、1行1列目のメモリセル101と、1行x列目のメ
モリセル101へのデータの書き込みが行われる。
ート電極が接続されているトランジスタ103が、オフになる。
第2ワード線WLbyの選択を行う。具体的に図12では、第1ワード線WLayにハイ
レベルの電位VHが与えられ、それ以外の第1ワード線WLa1〜WLa(y−1)には
接地電位GNDが与えられる。よって、第1ワード線WLayにゲート電極が接続されて
いるトランジスタ103のみが、選択的にオンになる。また、第2ワード線WLbyには
接地電位GNDが与えられ、他の第2ワード線WLb1〜WLb(y−1)にはハイレベ
ルの電位VDDが与えられる。
、データ線DL1、DLxに、データを含む信号の電位が与えられる。図12では、デー
タ線DL1に接地電位GNDが与えられ、データ線DLxにハイレベルの電位VDDが与
えられている場合を例示する。データ線DL1、DLxに与えられる電位は、オンのトラ
ンジスタ103を介して、容量素子124が有する電極の一つと、トランジスタ123の
ゲート電極に与えられる。そして、上記信号の電位に従って、ノードFGに蓄積される電
荷量が制御されることで、y行1列目のメモリセル101と、y行x列目のメモリセル1
01へのデータの書き込みが行われる。
上記構成により、ノードFGに接地電位GNDが与えられる場合において、データ線DL
とソース線SLに電流が生じることを抑制することができる。
La及び第2ワード線WLbの選択期間が終了した後に、データ線DLにデータを含む信
号の電位を入力する期間を終了させるようにすることが望ましい。
るレベルの電位、具体的には接地電位GNDが与えられる。本発明の一態様では、上述し
たように、トランジスタ103のオフ電流が著しく小さい。トランジスタ103のオフ電
流が小さいと、ノードFGに蓄積された電荷はリークしづらくなるため、長い期間に渡っ
てデータの保持を行うことができる。
を行う。具体的に図12では、第2ワード線WLb1に接地電位GNDが与えられ、他の
第2ワード線WLb2〜WLbyにハイレベルの電位VDDが与えられる。また、読み出
し期間Trでは、全ての第1ワード線WLaは、接地電位GNDが与えられることで非選
択の状態になっている。そして、第2ワード線WLb1の選択が行われている期間におい
て、全てのソース線SLにはハイレベルの電位VRが与えられる。なお、電位VRは、電
位VDDと同じか、もしくは電位VDDより低く接地電位GNDよりも高い電位であるも
のとする。
荷量に依存する。よって、データ線DL1、DLxには、ノードFGに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
1行1列目のメモリセル101と、1行x列目のメモリセル101から、データを読み出
すことができる。
択を行う。具体的に図12では、第2ワード線WLbyに接地電位GNDが与えられ、他
の第2ワード線WLb1〜WLb(y−1)にハイレベルの電位VDDが与えられる。ま
た、上述したように、読み出し期間Trでは、全ての第1ワード線WLaは、接地電位G
NDが与えられることで非選択の状態になっている。また、第2ワード線WLbyの選択
が行われている期間において、全てのソース線SLにはハイレベルの電位VRが与えられ
る。
荷量に依存する。よって、データ線DL1、DLxには、ノードFGに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
y行1列目のメモリセル101と、y行x列目のメモリセル101から、データを読み出
すことができる。
が、セルアレイ210から実際に読み出されたデータを含んでいる。
説明する。
図の一例である。
ソース線SLなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら
配線を介して各メモリセル101に供給される。ソース線SLは、容量素子120の他方
の電極に接続されており、接地電位が与えられている。
体的に、図13に示すセルアレイ300の場合、y行×x列のメモリセルがマトリクス状
に接続されており、ワード線WL1〜WLy、データ線DL1〜DLx、ソース線SL1
〜SLyが、セルアレイ300内に配置されている場合を例示している。
〜SLyには、接地電位などの固定電位が与えられているものとする。
み期間において、ワード線WL1にパルスを有する信号が入力されると、当該パルスの電
位、具体的にはハイレベルの電位が、ワード線WL1に接続されているトランジスタ10
3のゲート電極に与えられる。よって、ワード線WL1にゲート電極が接続されているト
ランジスタ103は、全てオンになる。
DLxに入力される信号の電位のレベルは、データの内容によって当然異なる。データ線
DL1〜DLxに入力されている電位は、オンのトランジスタ103を介して、容量素子
120の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子120に
蓄積されている電荷量が制御されることで、容量素子120へのデータの書き込みが行わ
れる。
電極が接続されているトランジスタ103が、全てオフになる。そして、ワード線WL2
〜WLyに、パルスを有する信号が順に入力され、ワード線WL2〜WLyを有するメモ
リセル101において、上述した動作が同様に繰り返される。
において、全てのワード線WL1〜WLyには、トランジスタ103がオフになるレベル
の電位、具体的にはローレベルの電位が与えられる。本発明の一態様では、上述したよう
に、トランジスタ103のオフ電流が著しく小さい。トランジスタ103のオフ電流が小
さいと、容量素子120に蓄積された電荷はリークしづらくなるため、長い期間に渡って
データの保持を行うことができる。
タの読み出し期間には、書き込み期間と同様に、ワード線WL1〜WLyに順にパルスを
有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線
WL1に接続されているトランジスタ103のゲート電極に与えられると、当該トランジ
スタ103は全てオンになる。
電荷が取り出される。そして、上記電荷量の違いをデータ線DLの電位から読み取ること
により、データを読み出すことができる。
が、記憶部から実際に読み出されたデータを含んでいる。
おいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定さ
れたアドレスのメモリセル101においてのみ、上記動作を行うようにしても良い。
のデータを書き込むことが可能である。よって、従来のフラッシュメモリとは異なり、デ
ータの書き換えの際に、先に書き込んであるデータの消去を必要としない点が、メリット
の一つである。
膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用し
て電荷を蓄積させるためには、20V程度の高い電圧を記憶素子に印加する必要がある。
また、データの書き込みに長い時間を要する。しかし、本発明の一態様に係る半導体装置
が有する記憶装置では、高純度化された酸化物半導体をトランジスタの活性層として用い
たスイッチング素子により、データの書き込み及び読み出しを行うことができる。よって
、記憶装置の動作時に必要な電圧は数V程度であり、消費電力を格段に小さく抑えること
ができる。また、データの書き込みをフラッシュメモリの場合よりも高速で行うことがで
きる。
必要な電圧(動作電圧)が大きいので、通常、昇圧回路などを用いてフラッシュメモリに
与える電圧を昇圧している。しかし、本発明の一態様に係る半導体装置では、記憶装置の
動作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、半導体
装置内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ
、その分、外部回路の機能拡張などを行い、半導体装置の高機能化を実現することができ
る。
が、本発明の一態様に係る記憶装置では、3値以上の多値のデータを扱うことも可能であ
る。なお、3値以上の多値のデータの場合、値が4値、5値と増えていくにつれて各値ど
うしの電荷量の差が小さくなるため、微少なオフ電流が存在するとデータの正確さを維持
するのが難しく、保持期間がさらに短くなる傾向にある。しかし、本発明の一態様に係る
記憶装置では、オフ電流が著しく小さくなったトランジスタをスイッチング素子として用
いるので、多値化に伴う保持期間の短縮化を抑えることができる。
本実施の形態では、本発明の半導体装置の具体的な一形態について説明する。図14に、
半導体装置の構成をブロックで一例として示す。
ic logic unit)602と、データキャッシュ603と、命令キャッシュ6
04と、プログラムカウンタ605と、命令レジスタ606と、主記憶装置607と、レ
ジスタファイル608とを有する。
は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ60
3は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシ
ュ604は、制御装置601に送られる命令(プログラム)のうち、使用頻度の高い命令
を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ605は、次に実行す
る命令のアドレスを記憶するレジスタである。命令レジスタ606は、次に実行する命令
を記憶するレジスタである。主記憶装置607には、ALU602における演算処理に用
いられるデータや、制御装置601において実行される命令が記憶されている。レジスタ
ファイル608は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置607
から読み出されたデータ、ALU602の演算処理の途中で得られたデータ、或いはAL
U602の演算処理の結果得られたデータ、などを記憶することができる。
ドレスに従い、命令キャッシュ604の対応するアドレスから命令を読み出し、命令レジ
スタ606に上記命令を記憶させる。命令キャッシュ604の対応するアドレスに、該当
する命令が記憶されていない場合は、主記憶装置607の対応するアドレスにアクセスし
、主記憶装置607から命令を読み出し、命令レジスタ606に記憶させる。この場合、
上記命令を命令キャッシュ604にも記憶させておく。
する。具体的には、上記命令に従ってALU602の動作を制御するための各種信号を生
成する。
用いてALU602に演算処理を行わせ、その演算処理の結果をレジスタファイル608
に格納する。
の対応するアドレスにアクセスし、該当するデータがデータキャッシュ603中にあるか
否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ603の
対応するアドレスからレジスタファイル608にコピーする。該当するデータがない場合
は、上記データを主記憶装置607の対応するアドレスからデータキャッシュ603の対
応するアドレスにコピーした後、データキャッシュ603の対応するアドレスからレジス
タファイル608に上記データをコピーする。なお、該当するデータがない場合は、上述
のように低速な主記憶装置607にアクセスする必要があるため、データキャッシュ60
3などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しか
し、上記データのコピーに加えて、主記憶装置607における当該データのアドレス及び
その近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置607
における当該データのアドレス及びその近傍のアドレスへの2度目以降のアクセスを、高
速に行うことができる。
ッシュ603の対応するアドレスに記憶させる。このとき、制御装置601は、まずデー
タキャッシュ603の対応するアドレスにアクセスし、該当するデータがデータキャッシ
ュ603中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタフ
ァイル608からデータキャッシュ603の対応するアドレスにコピーする。格納できな
い場合は、データキャッシュ603の一部領域に新たに対応するアドレスを割り振り、上
記データをレジスタファイル608からデータキャッシュ603の対応するアドレスにコ
ピーする。なお、データキャッシュ603にデータをコピーしたら直ちに、主記憶装置6
07にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャ
ッシュ603にコピーした後、それらのデータをまとめて主記憶装置607にコピーする
構成も可能である。
アクセスし、命令レジスタ606から読み出した命令をデコード、実行するという上記動
作を繰り返す。
置に、上記実施の形態で示した記憶装置を用いることで、電源の供給を停止してもデータ
の消失を防ぐことができる。よって、半導体装置600全体、もしくは半導体装置600
を構成する制御装置601、ALU602などの論理回路において、短い時間でも電源の
供給を停止することができる。従って、半導体装置600の消費電力を小さく抑えること
ができる。
記憶装置が有する複数のメモリセルのうち、バリッドビットに対応するメモリセルを、デ
ータフィールドに対応するメモリセルよりも、そのデータの保持時間が短くなるような構
成とする。上記構成により、データフィールドに記憶されているキャッシュデータの信頼
性が低くなる前に、バリッドビットに記憶されているバリッドデータを無効とすることが
できる。よって、データフィールドに記憶されているキャッシュデータが無効であっても
、バリッドデータが有効である、という状態が生じるのを防ぐことができ、半導体装置6
00の信頼性を高めることができる。
タキャッシュ603や命令キャッシュ604などの緩衝記憶装置において、キャッシュラ
インに格納されているデータが不定値になっている場合もある。よって、半導体装置60
0への電源電圧の供給が開始された後は、緩衝記憶装置において、全てのキャッシュライ
ンのバリッドビットを無効化する必要がある。しかし、バリッドビットを無効化する処理
を行っている間は、制御装置601や、ALU602などの演算装置を待機させておく必
要がある。そのため、電源電圧の供給が開始されてから、半導体装置600が実際に命令
を処理するまで、時間を要する。
書き込みを一括で行うことができる。すなわち、キャッシュラインごとに、バリッドビッ
トのデータを書き込んでいく必要はなく、全てのキャッシュラインが有するバリッドビッ
トのデータを一括で書き込むことができる。具体的には、メモリセルの全てのワード線W
Lまたは第1ワード線WLaの電位を一括で制御できる構成とすることで、スイッチング
素子として機能するトランジスタを一括してオンにし、無効を意味するデジタル値のデー
タを全メモリセルに書き込む。また、スイッチング素子として機能するトランジスタが、
活性層を間に挟んで存在する一対のゲート電極を有し、一方のゲート電極がワード線WL
または第1ワード線WLaに接続されている場合、他方のゲート電極の電位を制御するこ
とで、一括で全メモリセルに無効を意味するデジタル値のデータを書き込むようにしても
良い。
書き込みを要する緩衝記憶装置を用いた一般的な半導体装置に比べて、バリッドビットを
無効化する処理に要する時間を短くすることができる。従って、電源電圧の供給が開始さ
れてから、半導体装置600が実際に信号を処理するまでの起動時間を、短くすることが
できる。
半導体装置に比べて、発明の一態様に係る半導体装置600は、上述した起動時間を著し
く短くすることができる。
効化を行う命令を用意する。当該命令を主記憶装置607内の、制御装置601が一番初
めにアクセスするアドレスに格納する。また、緩衝記憶装置は、電源電圧の供給が開始さ
れた直後は待機状態となる構成とし、バリッドビットの無効化の処理が終了後、動作が開
始する構成とする。具体的には、緩衝記憶装置の状態を示すレジスタを用意し、半導体装
置600への電源電圧の供給が開始された直後は、緩衝記憶装置が待機状態であることを
示すデータを、レジスタが有するようにすれば良い。
が待機状態にあるので、主記憶装置607にアクセスをする。制御装置601は主記憶装
置から、全てのバリッドビットを無効化する命令を読み込む。制御装置601は、読み込
んだ命令をデコードし、実行する。
本実施の形態では、図3(C)に示したメモリセル101において、トランジスタ103
の活性層に酸化物半導体を用い、トランジスタ123の活性層にシリコンを用いる場合を
例に挙げて、記憶装置の作製方法について説明する。
単結晶炭化シリコンなどの半導体を用いていても良い。また、例えば、シリコンを用いた
トランジスタ123は、シリコンウェハなどの単結晶半導体基板、SOI法により作製さ
れたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成すること
ができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタに、
酸化物半導体を用いていても良い。
単結晶の半導体基板から分離された半導体膜702とを形成する。
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が730℃以上のものを用いると良い。
以下、トランジスタ123の作製方法について説明する。なお、具体的な単結晶の半導体
膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板である
ボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面
から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成
する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が形成さ
れた基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合わせは
、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に、1N
/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下
程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701とが接合
を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、
脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果
、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。
上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶
半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を形成する
ことができる。
p型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する
不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニ
ングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜7
02に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボン
ド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整
するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング
前の半導体膜に対して、又はパターニングにより形成された半導体膜702に対しても行
っても良い。
はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された多
結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結
晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元
素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組
み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場
合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素
を用いる結晶化法、950℃程度の高温アニール法を組み合わせた結晶化法を用いても良
い。
、ゲート絶縁膜703上にマスク705を形成し、導電性を付与する不純物元素を半導体
膜702の一部に添加することで、不純物領域704を形成する。
2の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例え
ばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素など
の混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うこ
とで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラ
ズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NH
ラジカルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することにより、
1〜20nm、望ましくは5〜10nmの絶縁膜が半導体膜に接するように形成できる。
例えば、亜酸化窒素(N2O)をArで1〜3倍(流量比)に希釈して、10Pa〜30
Paの圧力にて3kW〜5kWのマイクロ波(2.45GHz)電力を印加して半導体膜
702の表面を酸化若しくは窒化させる。この処理により1nm〜10nm(好ましくは
2nm〜6nm)の絶縁膜を形成する。更に亜酸化窒素(N2O)とシラン(SiH4)
を導入し、10Pa〜30Paの圧力にて3kW〜5kWのマイクロ波(2.45GHz
)電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。
固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧
の優れたゲート絶縁膜を形成することができる。
ト絶縁膜703と半導体膜702との界面準位密度を極めて低くすることができる。また
高密度プラズマ処理により半導体膜702を直接酸化又は窒化することで、形成される絶
縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密
度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界に
おいてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート
絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート
絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えること
ができる。
化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イッ
トリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加さ
れたハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハ
フニウムアルミネート(HfAlxOy(x>0、y>0))等を含む膜を、単層で、又
は積層させることで、ゲート絶縁膜703を形成しても良い。
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、
酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。
一部を除去して、不純物領域704と重畳する領域にエッチング等により開口部706を
形成した後、ゲート電極707及び導電膜708を形成する。
該導電膜を所定の形状に加工(パターニング)することで、形成することができる。導電
膜708は、開口部706において不純物領域704と接している。上記導電膜の形成に
はCVD法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また
、導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(M
o)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等を用いる
ことができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を
用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした
、多結晶珪素などの半導体を用いて形成しても良い。
るが、本実施の形態はこの構成に限定されない。ゲート電極707及び導電膜708は積
層された複数の導電膜で形成されていても良い。
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の
組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素
とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタ
ングステンシリサイド等も用いることができる。
膜の積層構造を採用するとよい。
合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもでき
る。
8を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出
することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に
含まれる。
vely Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、
エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電
力量、基板側の電極温度等)を適宜調節することにより、所望のテーパー形状を有するよ
うにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度
等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪
素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などの
フッ素系ガス又は酸素を適宜用いることができる。
導電性を付与する不純物元素を半導体膜702に添加することで、ゲート電極707と重
なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域7
09と、不純物領域704の一部に更に不純物元素が添加された不純物領域711とが、
半導体膜702に形成される。
する場合を例に挙げる。
18(A)の破線A1−A2における断面図が、図15(D)に相当する。
08を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712、
絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム
、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜712
、絶縁膜713に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜71
2、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁
膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生
容量を更に低減することが可能である。
を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707及び導電膜70
8上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲー
ト電極707及び導電膜708上に絶縁膜を1層だけ形成していても良いし、3層以上の
複数の絶縁膜を積層するように形成していても良い。
械研磨)処理やエッチング処理を行うことにより、ゲート電極707及び導電膜708の
表面を露出させる。なお、後に形成されるトランジスタ103の特性を向上させるために
、絶縁膜712、絶縁膜713の表面は可能な限り平坦にしておくことが好ましい。
うに、絶縁膜712又は絶縁膜713上に酸化物半導体膜716を形成する。
所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2
nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以
上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパ
ッタ法により成膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下、
酸素雰囲気下、又は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法
により形成することができる。
マを発生させる逆スパッタを行い、絶縁膜712及び絶縁膜713の表面に付着している
塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、ア
ルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成し
て表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用い
てもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn
系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系
酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸
化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化
物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物
、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、
In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四
元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸
化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn
−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+
(c―C)2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸
化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式1にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
ーゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、In2O
3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットを用い
る。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有す
るターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]を有
するターゲットを用いることができる。また、In、Ga、及びZnを含むターゲットの
充填率は90%以上100%以下、好ましくは95%以上100%未満である。充填率の
高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=
1.5:1〜15:1(モル数比に換算するとIn2O3:ZnO=3:4〜15:2)
とする。例えば、In−Zn系酸化物半導体の形成に用いるターゲットは、原子数比がI
n:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。Znの比率を上記範囲に収
めることで、移動度の向上を実現することができる。
1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いて形成
することができる。
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃以下、好ましく
は200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子
を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、水酸基、または水素化物等の不純物の逆流を低減することができる。
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜712及び絶縁膜713
までが形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不
純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100℃以上400℃
以下、好ましくは150℃以上300℃以下である。また、予備加熱室に設ける排気手段
はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また
、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導電膜
720まで形成した基板700にも同様に行ってもよい。
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、三塩化硼素(BCl
3)、四塩化珪素(SiCl4)、四塩化炭素(CCl4)など)が好ましい。また、フ
ッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(SF6)、
三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr)、
酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加
したガス、などを用いることができる。
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)を適宜調節する。
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO−07N
(関東化学社製)を用いる。
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。
膜712及び絶縁膜713の表面に付着しているレジスト残渣などを除去することが好ま
しい。
酸基を含む)が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減(脱水化または脱水素化)するために、酸化
物半導体膜716に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)
方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、
好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体
膜716に加熱処理を施す。
を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは400
℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上
6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水
素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7
N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1p
pm以下)とすることが好ましい。
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.62
1−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。ま
た、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が1×1018/cm3以下、
より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減する
ことが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×10
16/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015
/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、
好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1
015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
できる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度
以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜
を形成することができる。このため、大面積基板を用いてトランジスタを作製することが
でき、量産性を高めることができる。また、当該水素濃度が低減され、なおかつ酸素欠損
が低減されることで高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ
電流の著しく小さいトランジスタを作製することができる。
を取る。酸化物半導体膜は、CAAC−OS(C Axis Aligned Crys
talline Oxide Semiconductor)膜であることが好ましい。
は、非晶質相に数nmから数十nmの結晶部を有する結晶−非晶質混相構造の酸化物半導
体膜である。なお、透過型電子顕微鏡(TEM:Transmission Elect
ron Microscope)によるCAAC−OS膜に含まれる非晶質部と結晶部と
の境界は明確ではない。また、CAAC−OS膜には粒界(グレインバウンダリーともい
う。)は確認できない。CAAC−OS膜が粒界を有さないため、粒界に起因する電子移
動度の低下が起こりにくい。
垂直な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列
を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に
配列している。なお、結晶部どうしは、それぞれa軸およびb軸の向きが異なっていても
よい。
。例えば、CAAC−OS膜の表面側から結晶成長させる場合、CAAC−OS膜の表面
の近傍は結晶部の占める割合が高くなり、被形成面の近傍は非晶質部の占める割合が高く
なることがある。
垂直な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面
形状)によって、結晶部どうしのc軸の方向が異なることがある。なお、結晶部のc軸の
方向は、CAAC−OS膜が形成されたときの被形成面または表面に垂直な方向となる。
結晶部は、成膜後または成膜後に加熱処理などの結晶化処理を行うことで形成される。
性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
明する。なお、特に断りがない限り、図21乃至図23は上方向をc軸方向とし、c軸方
向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にし
た場合の上半分、下半分をいう。また、図21において丸で囲まれたOは4配位のOを示
し、二重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図21(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図21(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図21(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図21(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図21(B)に示す構造をとりうる。
図21(B)に示す小グループは電荷が0である。
造を示す。図21(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図21(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図21(C)に示す小グループは電荷が0である。
造を示す。図21(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図21(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図21(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向
にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の
近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの
上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそ
れぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、その
Oの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数
と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある
近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子
の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が
4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、
6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配
位のOが3個であるため、5配位の金属原子(GaまたはIn)、4配位の金属原子(Z
n)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
示す。図22(B)に、3つの中グループで構成される大グループを示す。なお、図22
(C)は、図22(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図22(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図22
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ
上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがある
Znと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半
分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn
2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して
4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中
グループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図2
1(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
系酸化物の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−S
n−Zn系酸化物の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数
。)とする組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、Sn−
Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物や、In−
Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−P
r−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu
−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−
Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Z
n系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物や、二元系金属の酸
化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg
系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−Ga系の材料などを用い
た場合も同様である。
デル図を示す。
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1
個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを
介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である
。この中グループが複数結合して大グループを構成する。
、図23(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
た中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた
大グループも取りうる。
いる。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって金属原子に配
位している酸素原子の数が異なることも有り得るが、CAAC−OS膜では金属原子に配
位している酸素原子の数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水
素原子(水素イオンを含む)やアルカリ金属原子の脱着による電荷の移動や不安定性を減
少させる効果がある。
ことで、トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後
に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定し
た電気的特性を有するトランジスタを作製することができる。
716とも接する導電膜719と、導電膜708と接し、なおかつ酸化物半導体膜716
とも接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極又
はドレイン電極として機能する。
ようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工(パ
ターニング)することで、形成することができる。
チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐
熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高
融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジ
ム、スカンジウム、イットリウム等を用いることができる。
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を
積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu−Mg
−Al合金、Cu−Mg−O合金、Cu−Ca−O合金、Cu−Mg−Al−O合金、M
o−Ti合金、Ti、Moは、酸化膜との密着性が高い。よって、下層にCu−Mg−A
l合金、Cu−Mg−O合金、Cu−Ca−O合金、Cu−Mg−Al−O合金、Mo−
Ti合金、Ti、或いはMoで構成される導電膜、上層に抵抗値の低いCuで構成される
導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜720に用いることで
、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着性を高めることができ
、なおかつ導電膜719及び導電膜720の抵抗値を小さく抑えることができる。
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
ることが好ましい。
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物
半導体膜716の露出した部分が一部エッチングされることで、溝部(凹部)が形成され
ることもある。
含む溶液(アンモニア過水)を用いて、選択的に導電膜をウェットエッチングすることが
できる。具体的には、31重量%の過酸化水素水と、28重量%のアンモニア水と水とを
、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素(Cl2)、塩化
硼素(BCl3)などを含むガスを用いて、導電膜をドライエッチングしても良い。
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
9及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜
を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むも
のが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物
導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガ
リウムなどを適用することができる。
導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにして
も良い。
膜716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トラン
ジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として
機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
18(B)の破線A1−A2における断面図が、図17(A)に相当する。
20と、酸化物半導体膜716とを覆うように、ゲート絶縁膜721を形成する。そして
、ゲート絶縁膜721上において、酸化物半導体膜716と重なる位置にゲート電極72
2を形成し、導電膜719と重なる位置に導電膜723を形成する。
することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力
含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構
成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体
膜716へ侵入し、又は水素が酸化物半導体膜716中の酸素を引き抜き、酸化物半導体
膜716が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よ
って、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素
を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用い
るのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、
窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積
層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの
絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜716に近い側に形成する
。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及
び酸化物半導体膜716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の
高い絶縁膜を用いることで、酸化物半導体膜716内、ゲート絶縁膜721内、或いは、
酸化物半導体膜716と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体膜716に接するように窒素の比率が
低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を
用いた絶縁膜が直接酸化物半導体膜716に接するのを防ぐことができる。
法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜7
21を形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形
態では100℃とする。
、超乾燥空気、又は希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは
200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、水の
含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の加熱
処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分又は水素を低
減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRT
A処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処理が施
されることによって、酸化物半導体膜716に対して行った先の加熱処理により、酸化物
半導体膜716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化物半導
体膜716に酸素が供与される。そして、酸化物半導体膜716に酸素が供与されること
で、酸化物半導体膜716において、ドナーとなる酸素欠損を低減し、化学量論的組成比
を満たすことが可能である。酸化物半導体膜716には、化学量論的組成比を超える量の
酸素が含まれていることが好ましい。その結果、酸化物半導体膜716をi型に近づける
ことができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性
の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜721
の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導
電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物
半導体膜716をi型に近づけることができる。
素を添加し、酸化物半導体膜716中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上250
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N(9
9.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素中の不
純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GH
zのマイクロ波でプラズマ化した酸素を酸化物半導体膜716に添加すれば良い。
後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び導
電膜723は、ゲート電極707、或いは導電膜719及び導電膜720と同様の材料を
用いて形成することが可能である。
nm〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ
法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより
所望の形状に加工(パターニング)することで、ゲート電極722及び導電膜723を形
成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
容量素子124に相当する。
C)の破線A1−A2における断面図が、図17(B)に相当する。
要に応じて、互いに接続された複数のゲート電極を有することで、チャネル形成領域を複
数有する、マルチゲート構造のトランジスタも形成することができる。
21が該当する。)は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い
。酸化物半導体には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化
物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物
半導体膜との界面の状態を良好に保つことができる。
味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子
%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)が
アルミニウムの含有量(原子%)以上のものを示す。
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OX
(X=3+α、0<α<1)とすることができる。
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl
2OX(X=3+α、0<α<1)とすることができる。
ミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaXAl2
−XO3+α(0<X<2、0<α<1)とすることができる。
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をi型化又はi
型に限りなく近くすることができる。
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より
酸素が多い領域を有する絶縁膜を、酸化物半導体膜716に接する絶縁膜の、上層及び下
層に位置する絶縁膜に用い、酸化物半導体膜716を挟む構成とすることで、上記効果を
より高めることができる。
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば
、上層と下層とも、組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムとして
も良いし、上層と下層の一方を組成がGa2OX(X=3+α、0<α<1)の酸化ガリ
ウムとし、他方を組成がAl2OX(X=3+α、0<α<1)の酸化アルミニウムとし
ても良い。
有する絶縁膜の積層としても良い。例えば、酸化物半導体膜716の上層に組成がGa2
OX(X=3+α、0<α<1)の酸化ガリウムを形成し、その上に組成がGaXAl2
−XO3+α(0<X<2、0<α<1)の酸化ガリウムアルミニウム(酸化アルミニウ
ムガリウム)を形成してもよい。なお、酸化物半導体膜716の下層を、化学量論的組成
比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜716の上
層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層として
も良い。
2を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法などを
用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウ
ム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成すること
ができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造(多孔性の
構造など)を用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配線
や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁膜724を単層構造としているが、本発明の一態様はこ
れに限定されず、2層以上の積層構造としても良い。
を露出させる。その後、絶縁膜724上に、上記開口部725において導電膜720と接
する配線726を形成する。
ニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を
用いてもよい。
く形成し、PVD法によりチタン膜を薄く(5nm程度)形成した後に、開口部725に
埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD
法により形成されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電
極など(ここでは導電膜720)との接触抵抗を低減させる機能を有する。また、アルミ
ニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリ
ア膜を形成した後に、メッキ法により銅膜を形成してもよい。
望ましい。このような領域に開口部725を形成することで、コンタクト領域に起因する
素子面積の増大を抑制することができる。
720と配線726との接続とを重畳させる場合について説明する。この場合、不純物領
域704上に形成された絶縁膜712、絶縁膜713に開口部(下部の開口部と呼ぶ)を
形成し、下部の開口部を覆うように導電膜720を形成した後、ゲート絶縁膜721及び
絶縁膜724において、下部の開口部と重畳する領域に開口部(上部の開口部と呼ぶ)を
形成し、配線726を形成することになる。下部の開口部と重畳する領域に上部の開口部
を形成する際に、エッチングにより下部の開口部に形成された導電膜720が断線してし
まうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよう
に形成することにより、素子面積が増大するという問題がおこる。
ずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口
部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制するこ
とができる。つまり、半導体装置の集積度を高めることができる。
憶装置を作製することができる。
導電膜720が、酸化物半導体膜716の後に形成されている。よって、図17(B)に
示すように、上記作製方法によって得られるトランジスタ103は、導電膜719及び導
電膜720が、酸化物半導体膜716の上に形成されている。しかし、トランジスタ10
3は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜716の下
、すなわち、酸化物半導体膜716と絶縁膜712及び絶縁膜713の間に設けられてい
ても良い。
、酸化物半導体膜716と絶縁膜712及び絶縁膜713の間に設けられている場合の、
メモリセルの断面図を示す。図19に示すトランジスタ103は、絶縁膜713を形成し
た後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体膜716の形成
を行うことで、得ることができる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
テンシャル障壁(粒界等)が存在すると仮定すると、μは以下の式2で表される。
ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、Eは以
下の式3で表される。
誘電率、nは単位面積当たりのチャネル形成領域に含まれるキャリア数、Coxは単位面
積当たりの容量、Vgはゲート電圧、tはチャネル形成領域の厚さである。なお、厚さ3
0nm以下の半導体膜であれば、チャネル形成領域の厚さは半導体膜の厚さと同一として
差し支えない。線形領域におけるドレイン電流Idは、以下の式3で表される。
ン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下の式5が得られ
る。
軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが
求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸
化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In
:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn系酸化物で測定される移動度は35cm2/
Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ0は120cm2/Vsとなると予想できる。
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からx
だけ離れた場所における移動度μ1は、以下の式6で表される。
ことができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm(界
面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と式6の
第2項が増加するため、移動度μ1は低下することがわかる。
の移動度μ2をシミュレーションした結果を図24に示す。なお、シミュレーションには
シノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを
使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さtをそれぞれ、2
.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリ
ング法により形成された薄膜を測定して得られたものである。
ト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100n
m、比誘電率は4.1とした。チャネル長Lおよびチャネル幅Wはともに10μm、ドレ
イン電圧Vdは0.1Vである。
上のピークをつけるが、ゲート電圧Vgがさらに高くなると、界面散乱が大きくなり、移
動度μ2が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで
平坦にすること(Atomic Layer Flatness)が望ましい。
性をシミュレーションした結果を図25乃至図27に示す。なお、シミュレーションに用
いたトランジスタの断面構造を図28に示す。図28に示すトランジスタは酸化物半導体
膜にn+の導電型を呈する半導体領域953aおよび半導体領域953cを有する。半導
体領域953aおよび半導体領域953cの抵抗率は2×10−3Ωcmとする。
れるように形成された酸化アルミニウムよりなる埋め込み絶縁物952の上に形成される
。トランジスタは半導体領域953a、半導体領域953cと、それらに挟まれ、チャネ
ル形成領域となる真性の半導体領域953bと、ゲート電極955を有する。ゲート電極
955の幅を33nmとする。
ート電極955の両側面には側壁絶縁物956aおよび側壁絶縁物956b、ゲート電極
955の上部には、ゲート電極955と他の配線との短絡を防止するための絶縁物957
を有する。側壁絶縁物の幅は5nmとする。また、半導体領域953aおよび半導体領域
953cに接して、ソース電極958aおよびドレイン電極958bを有する。なお、こ
のトランジスタにおけるチャネル幅を40nmとする。
め込み絶縁物952の上に形成され、半導体領域953a、半導体領域953cと、それ
らに挟まれた真性の半導体領域953bと、幅33nmのゲート電極955とゲート絶縁
膜954と側壁絶縁物956aおよび側壁絶縁物956bと絶縁物957とソース電極9
58aおよびドレイン電極958bを有する点で図28(A)に示すトランジスタと同じ
である。
縁物956aおよび側壁絶縁物956bの下の半導体領域の導電型である。図28(A)
に示すトランジスタでは、側壁絶縁物956aおよび側壁絶縁物956bの下の半導体領
域はn+の導電型を呈する半導体領域953aおよび半導体領域953cであるが、図2
8(B)に示すトランジスタでは、真性の半導体領域953bである。すなわち、半導体
領域953a(半導体領域953c)とゲート電極955がLoffだけ重ならない領域
ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という
。図から明らかなように、オフセット長は、側壁絶縁物956a(側壁絶縁物956b)
の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図25は、
図28(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電圧(Vg、ゲート電極とソース電極の電位差)依存性を示す。ド
レイン電流Idは、ドレイン電圧(ドレイン電極とソース電極の電位差)を+1Vとし、
移動度μはドレイン電圧を+0.1Vとして計算したものである。
mとしたものであり、図25(C)は5nmとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えること
が示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図26(A)はゲート絶縁膜の厚さを15nmと
したものであり、図26(B)は10nmとしたものであり、図26(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図27(A)はゲート絶縁膜の厚さを15n
mとしたものであり、図27(B)は10nmとしたものであり、図27(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図27では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様の傾向がある。一方、オン電流もオフセット長L
offの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる1
0μAを超えることが示された。
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
の閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
m、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を
用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、Sn、
Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能
となる。図29(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化
物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm
2/Vsが得られている。
理をすることによって、さらに高めることができる。図29(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
sが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0m2/Vsを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、閾値電圧がマイナスシフトしてしまう
傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、
この閾値電圧のマイナスシフト化は解消される。つまり、閾値電圧はトランジスタがノー
マリ・オフとなる方向に動き、このような傾向は図29(A)と図29(B)の対比から
も確認することができる。
であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマ
リ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2
:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
を行った試料2のトランジスタに対してBT試験を行った。
行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁膜に
印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間
保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、ト
ランジスタのVg−Id測定を行った。これをプラスBT試験と呼ぶ。
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁膜に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、そ
のまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、Vdを1
0Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼ぶ。
)に示す。また、試料2のプラスBT試験の結果を図31(A)に、マイナスBT試験の
結果を図31(B)に示す。
80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナスBT
試験による閾値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後における閾値電圧の変動が小さく、信頼性
が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3
以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
ruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Pl
ane法で測定した。
料Bの作製方法を説明する。
で成膜した。
100W(DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:
1:1のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は20
0℃とした。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流密度を1aA/μm以下にすることができる。ここで、上記オフ電流
密度の単位は、チャネル幅1μmあたりの電流値を示す。
を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(100
0/T)を横軸としている。
/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm(1×10
−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μ
m)以下にすることができる。好ましくは、125℃においてオフ電流密度を0.1aA
/μm(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−
20A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下
にすることができる。これらのオフ電流密度の値は、Siを半導体膜として用いたトラン
ジスタに比べて、極めて低いものであることは明らかである。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
て、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをdWと呼ぶ。
5(A)に基板温度と閾値電圧の関係を、図35(B)に基板温度と電界効果移動度の関
係を示す。
囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流密度を1aA/μm以下に保ちつつ、電界効果移動度を3
0cm2/Vs以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/V
s以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=
33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12
μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲
においても、十分な電気的特性を確保することができる。このような特性であれば、Si
半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、
動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
タの一例について、図36などを用いて説明する。
面図および断面図である。図36(A)にトランジスタの上面図を示す。また、図36(
B)に図36(A)の一点鎖線A−Bに対応する断面図である。
膜961と、下地絶縁膜961の周辺に設けられた保護絶縁膜962と、下地絶縁膜96
1および保護絶縁膜962上に設けられた高抵抗領域963aおよび低抵抗領域963b
を有する酸化物半導体膜963と、酸化物半導体膜963上に設けられたゲート絶縁膜9
64と、ゲート絶縁膜964を介して酸化物半導体膜963と重畳して設けられたゲート
電極965と、ゲート電極965の側面と接して設けられた側壁絶縁膜966と、少なく
とも低抵抗領域963bと接して設けられた一対の電極967と、少なくとも酸化物半導
体膜963、ゲート電極965および一対の電極967を覆って設けられた層間絶縁膜9
68と、層間絶縁膜968に設けられた開口部を介して少なくとも一対の電極967の一
方と接続して設けられた配線969と、を有する。
していても構わない。該保護膜を設けることで、層間絶縁膜968の表面伝導に起因して
生じる微少リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。
いたトランジスタの他の一例について示す。
37(A)はトランジスタの上面図である。また、図37(B)は図37(A)の一点鎖
線A−Bに対応する断面図である。
膜971と、下地絶縁膜971上に設けられた酸化物半導体膜973と、酸化物半導体膜
973と接する一対の電極976と、酸化物半導体膜973および一対の電極976上に
設けられたゲート絶縁膜974と、ゲート絶縁膜974を介して酸化物半導体膜973と
重畳して設けられたゲート電極975と、ゲート絶縁膜974およびゲート電極975を
覆って設けられた層間絶縁膜977と、層間絶縁膜977に設けられた開口部を介して一
対の電極976と接続する配線978と、層間絶縁膜977および配線978を覆って設
けられた保護膜979と、を有する。
半導体膜973としてはIn−Sn−Zn系酸化物半導体膜を、一対の電極976として
はタングステン膜を、ゲート絶縁膜974としては酸化シリコン膜を、ゲート電極975
としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜977としては酸
化窒化シリコン膜とポリイミド膜との積層構造を、配線978としてはチタン膜、アルミ
ニウム膜、チタン膜がこの順で形成された積層構造を、保護膜979としてはポリイミド
膜を、それぞれ用いた。
976との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜973に対する一対の電
極976のはみ出しをdWと呼ぶ。
ができる。また、本発明の一態様に係る半導体装置を用いることで、消費電力の低い電子
機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電
子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加す
ることにより、連続使用時間が長くなるといったメリットが得られる。
一時的に記憶する場合などにSRAMまたはDRAMが使用されている。SRAMまたは
DRAMが携帯用の電子機器において用いられる理由として、フラッシュメモリなどに比
べて書き込みや読み出しなどの動作が速く、画像データの処理を行う際に用いるのに適し
ているからである。しかし、SRAMは動作が速いという利点があるが、1つのメモリセ
ルが6つのトランジスタで構成されているため、メモリセルの面積が大きいという欠点が
ある。デザインルールの最小寸法をFとしたときに、SRAMのメモリセルの面積は、通
常100F2〜150F2である。このためSRAMはビットあたりの単価が、各種の半
導体メモリの中で最も高い。それに対して、DRAMは、メモリセルが1つのトランジス
タと1つの容量素子で構成されている。よって、DRAMのメモリセルの面積は、通常1
0F2以下と小さい。しかし、DRAMは常にリフレッシュが必要であり、書き換えを行
わない場合でも消費電力が発生する。本発明の一態様に係る半導体装置は、メモリセルの
面積が10F2前後であり、且つ頻繁なリフレッシュは不要である。従って、上記半導体
装置は、一般的なSRAMやDRAMとは異なり、メモリセルの面積縮小化と、消費電力
低減という携帯用の電子機器に適した2つのメリットを併せ持っていると言える。
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲー
ションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(AT
M)、自動販売機などが挙げられる。これら電子機器の具体例を図20に示す。
する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に
用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る
半導体装置を用いることで、信頼性が高い、或いは消費電力の低い表示装置を提供するこ
とができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表
示用などの全ての情報表示用表示装置が含まれる。
表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタ
イラス7038等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動
を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するため
の集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い、或いは消
費電力の低い携帯型ゲーム機を提供することができる。なお、図20(B)に示した携帯
型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム
機が有する表示部の数は、これに限定されない。
音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いるこ
とができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装
置を用いることで、信頼性が高い、或いは消費電力の低い携帯電話を提供することができ
る。
等を有する。図20(D)に示す携帯情報端末は、モデムが筐体7051に内蔵されてい
ても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集
積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の
一態様に係る半導体装置を用いることで、信頼性が高い、或いは消費電力の低い携帯情報
端末を提供することができる。
101d メモリセル
101v メモリセル
102 記憶素子
103 トランジスタ
110 基板
111 ゲート電極
112 絶縁膜
113 酸化物半導体膜
114 ソース電極
115 ドレイン電極
116 絶縁膜
120 容量素子
120d 容量素子
120v 容量素子
121 トランジスタ
122 容量素子
123 トランジスタ
124 容量素子
125 トランジスタ
126 トランジスタ
127 トランジスタ
150 セルアレイ
151 プリチャージ回路
152 読み出し回路
153d スイッチング素子
153v スイッチング素子
154 配線
155 配線
156 配線
157d 差動増幅回路
157v 差動増幅回路
158 スイッチング素子
158d スイッチング素子
158v スイッチング素子
159 配線
160 配線
161 配線
162d バッファ
162v バッファ
163 配線
164d 容量素子
164v 容量素子
200 半導体装置
201 制御装置
202 演算装置
203 緩衝記憶装置
204 主記憶装置
210 セルアレイ
300 セルアレイ
600 半導体装置
601 制御装置
602 ALU
603 データキャッシュ
604 命令キャッシュ
605 プログラムカウンタ
606 命令レジスタ
607 主記憶装置
608 レジスタファイル
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
704 不純物領域
705 マスク
706 開口部
707 ゲート電極
708 導電膜
709 不純物領域
710 チャネル形成領域
711 不純物領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体膜
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
723 導電膜
724 絶縁膜
725 開口部
726 配線
727 絶縁膜
951 下地絶縁膜
952 絶縁物
953a 半導体領域
953b 半導体領域
953c 半導体領域
954 ゲート絶縁膜
955 ゲート電極
956a 側壁絶縁物
956b 側壁絶縁物
957 絶縁物
958a ソース電極
958b ドレイン電極
960 基板
961 下地絶縁膜
962 保護絶縁膜
963 酸化物半導体膜
963a 高抵抗領域
963b 低抵抗領域
964 ゲート絶縁膜
965 ゲート電極
966 側壁絶縁膜
967 電極
968 層間絶縁膜
969 配線
970 基板
971 下地絶縁膜
973 酸化物半導体膜
974 ゲート絶縁膜
975 ゲート電極
976 電極
977 層間絶縁膜
978 配線
979 保護膜
7011 筐体
7012 表示部
7013 支持台
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035 マイクロホン
7036 スピーカー
7037 操作キー
7038 スタイラス
7041 筐体
7042 表示部
7043 音声入力部
7044 音声出力部
7045 操作キー
7046 受光部
7051 筐体
7052 表示部
7053 操作キー
Claims (2)
- 酸化物半導体層にチャネルが形成される第1のトランジスタと、容量素子と、シリコン基板又はシリコン層にチャネルが形成される第2のトランジスタと、を複数のメモリセルにそれぞれ有し、
前記容量素子の一方の電極は、前記第1のトランジスタを介して第1の配線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1のトランジスタを介して前記第1の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続され、
前記第1のトランジスタのゲートは、第2の配線と電気的に接続され、
前記容量素子の他方の電極は、第3の配線と電気的に接続され、
前記第1の配線は、データが入力され、
前記第2の配線は、前記第1のトランジスタのオン又はオフを選択する信号が入力され、
前記第3の配線は、データ読み出し時に、前記第2のトランジスタをオンさせる信号が入力される記憶装置であって、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルの前記データの保持時間は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルの前記データの保持時間よりも短く、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルが有する前記第2のトランジスタのチャネル幅は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルが有する前記第2のトランジスタのチャネル幅よりも、大きいことを特徴とする記憶装置。 - 酸化物半導体層にチャネルが形成される第1のトランジスタと、容量素子と、シリコン基板又はシリコン層にチャネルが形成される第2のトランジスタと、を複数のメモリセルにそれぞれ有し、
前記容量素子の一方の電極は、前記第1のトランジスタを介して第1の配線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1のトランジスタを介して前記第1の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続され、
前記第1のトランジスタのゲートは、第2の配線と電気的に接続され、
前記容量素子の他方の電極は、第3の配線と電気的に接続され、
前記第1の配線は、データが入力され、
前記第2の配線は、前記第1のトランジスタのオン又はオフを選択する信号が入力され、
前記第3の配線は、データ読み出し時に、前記第2のトランジスタをオンさせる信号が入力される記憶装置であって、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルが有する前記第2のトランジスタのチャネル幅は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルが有する前記第2のトランジスタのチャネル幅よりも、大きいことを特徴とする記憶装置。
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Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6030298B2 (ja) * | 2010-12-28 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 緩衝記憶装置及び信号処理回路 |
WO2012157533A1 (en) | 2011-05-13 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR102081792B1 (ko) | 2011-05-19 | 2020-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 연산회로 및 연산회로의 구동방법 |
TWI616873B (zh) | 2011-05-20 | 2018-03-01 | 半導體能源研究所股份有限公司 | 儲存裝置及信號處理電路 |
JP5886496B2 (ja) | 2011-05-20 | 2016-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI573136B (zh) | 2011-05-20 | 2017-03-01 | 半導體能源研究所股份有限公司 | 儲存裝置及信號處理電路 |
US9087573B2 (en) | 2012-03-13 | 2015-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and driving method thereof |
KR102108248B1 (ko) * | 2012-03-14 | 2020-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막, 트랜지스터, 및 반도체 장치 |
JP6190150B2 (ja) | 2012-05-02 | 2017-08-30 | 株式会社半導体エネルギー研究所 | 記憶装置 |
JP6093726B2 (ja) * | 2013-03-22 | 2017-03-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9607991B2 (en) | 2013-09-05 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2015180994A (ja) * | 2014-03-06 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP6525421B2 (ja) * | 2014-03-13 | 2019-06-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI695375B (zh) | 2014-04-10 | 2020-06-01 | 日商半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
WO2015170220A1 (en) | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
KR102082302B1 (ko) | 2014-09-02 | 2020-02-27 | 삼성전자주식회사 | 엑스선 검출 장치 및 엑스선 장치 |
US9741400B2 (en) | 2015-11-05 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, electronic device, and method for operating the semiconductor device |
US20170221899A1 (en) * | 2016-01-29 | 2017-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Microcontroller System |
US10332580B2 (en) * | 2017-10-12 | 2019-06-25 | Nanya Technology Corporation | DRAM and method for determining binary logic using a test voltage level |
US10332579B2 (en) | 2017-11-30 | 2019-06-25 | Nanya Technology Corporation | DRAM and method for operating the same |
WO2019239245A1 (ja) * | 2018-06-15 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN116209269B (zh) * | 2022-09-16 | 2024-02-20 | 北京超弦存储器研究院 | 存储器及其制备方法、电子设备 |
Family Cites Families (112)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3171836D1 (en) | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
JP2625348B2 (ja) * | 1993-02-03 | 1997-07-02 | 日本電気株式会社 | キャッシュメモリ |
EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
JP2885162B2 (ja) * | 1996-01-17 | 1999-04-19 | 日本電気株式会社 | キャッシュメモリ |
JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Hoya株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
JP2001273768A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Microelectronics Corp | 半導体記憶装置 |
JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | LnCuO(S,Se,Te)単結晶薄膜の製造方法 |
US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
US7339187B2 (en) * | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
US6834019B2 (en) * | 2002-08-29 | 2004-12-21 | Micron Technology, Inc. | Isolation device over field in a memory device |
US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
US6845033B2 (en) * | 2003-03-05 | 2005-01-18 | International Business Machines Corporation | Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology |
JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
CN1998087B (zh) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | 非晶形氧化物和薄膜晶体管 |
US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
EP2453480A2 (en) | 2004-11-10 | 2012-05-16 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
RU2358354C2 (ru) | 2004-11-10 | 2009-06-10 | Кэнон Кабусики Кайся | Светоизлучающее устройство |
US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
KR100911698B1 (ko) | 2004-11-10 | 2009-08-10 | 캐논 가부시끼가이샤 | 비정질 산화물을 사용한 전계 효과 트랜지스터 |
US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
TWI481024B (zh) | 2005-01-28 | 2015-04-11 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
TWI472037B (zh) | 2005-01-28 | 2015-02-01 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機el表示装置およびその製造方法 |
US7459743B2 (en) * | 2005-08-24 | 2008-12-02 | International Business Machines Corporation | Dual port gain cell with side and top gated read transistor |
JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
EP1998374A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
CN101667544B (zh) | 2005-11-15 | 2012-09-05 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnOフィルム及びこれを用いたTFTの製造方法 |
US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ZnO TFT |
US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Nec液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーelディスプレイおよびその製造方法 |
KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ZnO 계 박막 트랜지스터 및 그 제조방법 |
US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
US7848131B2 (en) * | 2008-10-19 | 2010-12-07 | Juhan Kim | High speed ferroelectric random access memory |
JP5781720B2 (ja) * | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
KR101810699B1 (ko) * | 2009-06-30 | 2018-01-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제작 방법 |
KR102191282B1 (ko) * | 2009-06-30 | 2020-12-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제조 방법 |
WO2011001881A1 (en) * | 2009-06-30 | 2011-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
KR102458127B1 (ko) * | 2009-06-30 | 2022-10-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제조 방법 |
JP5663214B2 (ja) * | 2009-07-03 | 2015-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
KR101476817B1 (ko) * | 2009-07-03 | 2014-12-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터를 갖는 표시 장치 및 그 제작 방법 |
CN102576708B (zh) * | 2009-10-30 | 2015-09-23 | 株式会社半导体能源研究所 | 半导体装置 |
JP6030298B2 (ja) | 2010-12-28 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 緩衝記憶装置及び信号処理回路 |
US9135182B2 (en) * | 2012-06-01 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Central processing unit and driving method thereof |
JP2015180994A (ja) * | 2014-03-06 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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