JP6392824B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6392824B2
JP6392824B2 JP2016205603A JP2016205603A JP6392824B2 JP 6392824 B2 JP6392824 B2 JP 6392824B2 JP 2016205603 A JP2016205603 A JP 2016205603A JP 2016205603 A JP2016205603 A JP 2016205603A JP 6392824 B2 JP6392824 B2 JP 6392824B2
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
data
film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016205603A
Other languages
English (en)
Other versions
JP2017059291A (ja
Inventor
黒川　義元
義元 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017059291A publication Critical patent/JP2017059291A/ja
Application granted granted Critical
Publication of JP6392824B2 publication Critical patent/JP6392824B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、不揮発性の半導体記憶装置を用いた信号処理回路に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの
信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データや
命令を記憶するための主記憶装置の他に、レジスタ、キャッシュなど、各種の半導体記憶
装置（以下、単に記憶装置とする）が設けられている。キャッシュは、演算装置と主記憶
装置の間に介在し、低速な主記憶装置へのアクセスを減らして演算処理を高速化させるこ
とを目的として、ＣＰＵに設けられている。
キャッシュなどの記憶装置は、主記憶装置よりも高速でデータの書き込みを行う必要があ
る。よって、通常は、レジスタとしてフリップフロップが、キャッシュとしてＳＲＡＭな
どが用いられる。また、下記特許文献１には、キャッシュとして、ＳＲＡＭなどの揮発性
メモリと、不揮発性メモリとを併用する構成について記載されている。
特開平７−１２１４４４号公報
ところで、ＳＲＡＭは、ハイレベルの電源電位が与えられているノードと、ローレベルの
電源電位が与えられているノードの間において、ｐチャネル型トランジスタとｎチャネル
型トランジスタとが、直列に接続されている構成を有している。そして、ｐチャネル型ト
ランジスタとｎチャネル型トランジスタは、一方がオンだと他方がオフになるように動作
するため、ハイレベルの電源電位が与えられているノードと、ローレベルの電源電位が与
えられているノードの間の電流は、理想的には、０になるはずである。しかし、実際には
、オフのはずのトランジスタに僅かなオフ電流が流れるため、上記ノード間の電流は完全
に０にはならない。よって、ＳＲＡＭは、データの書き込みが行われていない保持の状態
でも、消費電力が発生する。
例えば、トランジスタのサイズにもよるが、直列に接続されたｐチャネル型トランジスタ
及びｎチャネル型トランジスタを、バルクのシリコンを用いて作製した場合、室温下、ノ
ード間の電圧が約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。そして、通常のＳＲ
ＡＭには、直列に接続されたｐチャネル型トランジスタ及びｎチャネル型トランジスタが
２組設けられているので、２ｐＡ程度のオフ電流が生じる。そして、記憶素子数が約１０
７個程度であるキャッシュの場合、オフ電流はキャッシュ全体で２０μＡとなる。そして
、キャッシュが設けられたＩＣチップの温度が上昇すれば、消費電力はさらに大きくなり
、キャッシュだけでオフ電流が数ｍＡに達する。
そこで、消費電力を抑えるため、データの入出力が行われない期間において、キャッシュ
への電源電位の供給を一時的に停止するという一つの方法が提案されている。キャッシュ
には、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられ
ているため、その方法では、上記記憶装置の周辺に不揮発性の記憶装置を配置し、上記デ
ータをその不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記憶
装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑である。
また、ＣＰＵにおいて長時間の電源停止を行う際には、電源停止の前に、キャッシュ内の
データをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消
失を防ぐこともできる。しかし、それらの外部記憶装置からデータをキャッシュに戻すの
には時間を要する。よって、ハードディスク、フラッシュメモリ等の外部記憶装置による
データのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることがで
きる信号処理回路の提供を目的の一つとする。特に、短時間の電源停止により消費電力を
抑えることができる信号処理回路の提供を目的の一つとする。
上記課題を解決するために、本発明の一態様に係る信号処理回路が有する記憶装置は、各
メモリセルに、記憶素子と、上記記憶素子における電荷の供給、保持、放出を制御するた
めのスイッチング素子として機能するトランジスタとを有する。さらに、上記トランジス
タは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体を、チャネル形成領域に含んでいる。このような半導体としては、例えば、シリコン
の２倍以上の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウ
ムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウ
ムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて低くすることがで
きる。よって、上記構成を有するトランジスタを、記憶素子に流入した電荷を保持するた
めのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことがで
きる。
また、本発明の一態様に係る信号処理回路は、上記記憶装置に加え、記憶装置とデータの
やり取りを行う演算装置、制御装置などの各種論理回路を有しており、上記記憶装置は緩
衝記憶装置として機能する。
記憶素子は、例えばトランジスタ、容量素子などを用いることができる。
なお、電子供与体（ドナー）となる水分又は水素などの不純物が低減され、なおかつ酸素
欠損が低減されることで高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのた
め、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有す
る。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅ
ｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定
値が、５×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に好ま
しくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物
半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ
３未満、更に好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンド
ギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である
。水分又は水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用
いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体膜中の水素濃
度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜
との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、
膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在
する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値
を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する
膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある
。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当該膜中
の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有する山型
のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として
採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍ
でチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００
ｚＡ／μｍ以下であることが分かる。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトラ
ンジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えて
ガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を
有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが
好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、信号処理回路に用い
る半導体材料としては好適である。
上記構成を有する記憶素子を、信号処理回路が有する緩衝記憶装置などの記憶装置に用い
ることで、電源停止による記憶装置内のデータの消失を防ぐことができる。よって、信号
処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い
時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路
、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。
信号処理回路のブロック図と、メモリセルの構成を示す図と、トランジスタの断面図。 メモリセルの回路図。 メモリセルの回路図。 セルアレイの回路図。 記憶装置の動作を示すタイミングチャート。 セルアレイの回路図。 記憶装置の構成を示すブロック図。 読み出し回路の構成を示す図。 信号処理回路の構成を示すブロック図。 緩衝記憶装置の構造を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の断面図。 トランジスタの断面図。 電子機器の図。 ＳＲＡＭとＤＲＡＭの構成を示す図。 携帯電話のブロック図。 メモリ回路のブロック図。 携帯書籍のブロック図。 記憶装置の断面図。 記憶装置の断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの集積回路が、本発明の信号処理回路の範疇
に含まれる。
（実施の形態１）
本発明の一態様に係る信号処理回路は、制御装置と、一または複数の演算装置と、一また
は複数の緩衝記憶装置とを少なくとも有する。図１（Ａ）に、本発明の一態様に係る信号
処理回路１００の一例を示す。図１（Ａ）に示す信号処理回路１００は、制御装置１０１
、演算装置１０２、緩衝記憶装置１０３、主記憶装置１０４を有する。
制御装置１０１は、信号処理回路１００が有する演算装置１０２、緩衝記憶装置１０３、
主記憶装置１０４の動作を統括的に制御する回路である。演算装置１０２は、論理演算、
四則演算など各種の演算処理を行う論理回路である。そして、緩衝記憶装置１０３は、演
算装置１０２における演算処理の際に、データを一時的に記憶する機能する。或いは、緩
衝記憶装置１０３は、制御装置１０１が実行する命令を一時的に記憶する機能を有する。
また、主記憶装置１０４は、制御装置１０１が実行する命令を記憶する、或いは演算装置
１０２から出力されたデータを記憶することができる。なお、図１（Ａ）では、主記憶装
置１０４が信号処理回路１００の一部である構成を示しているが、主記憶装置１０４は信
号処理回路１００の外部に設けられていても良い。
緩衝記憶装置１０３を、演算装置１０２と主記憶装置１０４の間に、或いは、制御装置１
０１と主記憶装置１０４の間に設けることで、低速な主記憶装置１０４へのアクセスを減
らして演算処理などの信号処理を高速化させることができる。
緩衝記憶装置１０３には、メモリセルが複数設けられており、各メモリセルは、記憶素子
と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極
めて小さいトランジスタとを有する。
図１（Ｂ）に、緩衝記憶装置１０３が有するメモリセルの構成を、一例として回路図で示
す。図１（Ｂ）に示す回路図では、メモリセル１０５が、記憶素子１０６と、スイッチン
グ素子として機能するトランジスタ１０７とを有する。記憶素子１０６は、容量素子、ト
ランジスタなどの半導体素子を用いることができる。そして、記憶素子１０６は、容量素
子、或いは、トランジスタのゲート電極と活性層の間に形成されるゲート容量に、電荷を
蓄積させることで、データを記憶する。
また、記憶素子１０６への電荷の供給と、当該記憶素子１０６からの電荷の放出と、当該
記憶素子１０６における電荷の保持とは、スイッチング素子として機能するトランジスタ
１０７により制御する。
なお、メモリセル１０５は、必要に応じて、トランジスタ、ダイオード、抵抗素子、イン
ダクタンスなどのその他の回路素子を、さらに有していても良い。
本発明の一態様では、上記スイッチング素子として機能するトランジスタ１０７のチャネ
ル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコ
ンよりも低い半導体材料を含むことを特徴とする。上述したような特性を有する半導体材
料をチャネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジス
タ１０７を実現することができる。
データの保持期間の長さは、記憶素子１０６に蓄積されている電荷が上記トランジスタ１
０７を介してリークする量に依存する。よって、上記構成を有するトランジスタ１０７を
、記憶素子１０６に蓄積された電荷を保持するためのスイッチング素子として用いること
で、記憶素子１０６からの電荷のリークを防ぐことができ、データの保持期間を長く確保
することができる。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソー
ス電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極と
ドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐ
チャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い
電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以
上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、
リーク電流とは、絶縁膜を通してソース電極あるいはドレイン電極とゲート電極との間に
流れる電流のことを意味する。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導
体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができ
る。この中でも酸化物半導体は、スパッタリング法や湿式法により作製可能であり、量産
性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸
化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用
いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よっ
て、上述したワイドギャップ半導体の中でも、酸化物半導体は量産性が高いというメリッ
トを特に有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるため
に結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によっ
て容易に結晶性の酸化物半導体を得ることができる。
以下の説明ではトランジスタ１０７の半導体膜として、上記のような利点を有する酸化物
半導体を用いる場合を例に挙げている。
また、図１（Ｂ）では、トランジスタ１０７がゲート電極を活性層の片側にのみ有してい
る場合を示している。トランジスタ１０７が、活性層を間に挟んで存在する一対のゲート
電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与え
られ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良い
し、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ
高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定電位
が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トラ
ンジスタ１０７の閾値電圧を制御することができる。
また、図１（Ｂ）では、メモリセル１０５がスイッチング素子として機能するトランジス
タ１０７を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発
明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限
１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１
０５がスイッチング素子として機能するトランジスタを複数有している場合、上記複数の
トランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と
並列が組み合わされて接続されていても良い。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１
端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジス
タが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジス
タの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端
子に接続されている状態を意味する。
次いで、図１（Ｃ）に、図１（Ｂ）に示したトランジスタ１０７の、断面図の一例を示す
。
図１（Ｃ）において、トランジスタ１０７は、絶縁表面を有する基板１１０上に、ゲート
電極１１１と、ゲート電極１１１上の絶縁膜１１２と、絶縁膜１１２を間に挟んでゲート
電極１１１と重なる、活性層として機能する酸化物半導体膜１１３と、酸化物半導体膜１
１３上のソース電極１１４及びドレイン電極１１５とを有している。図１（Ｃ）では、酸
化物半導体膜１１３、ソース電極１１４及びドレイン電極１１５上に、絶縁膜１１６が形
成されている。トランジスタ１０７は絶縁膜１１６をその構成要素に含んでいても良い。
なお、図１（Ｃ）では、トランジスタ１０７がシングルゲート構造である場合を例示して
いるが、トランジスタ１０７は、電気的に接続された複数のゲート電極を有することで、
チャネル形成領域を複数有する、マルチゲート構造であっても良い。
上述したメモリセルを有する緩衝記憶装置１０３は、緩衝記憶装置１０３への電源電圧の
供給を停止しても、データを保持することができる。よって、信号処理回路１００全体へ
の電源電圧の供給を停止し、消費電力を抑えることができる。或いは、緩衝記憶装置１０
３への電源電圧の供給を停止し、消費電力を抑えることができる。
また、緩衝記憶装置１０３への電源電圧の供給が停止されるのに合わせて、当該緩衝記憶
装置１０３とデータのやり取りを行う制御装置１０１または演算装置１０２への、電源電
圧の供給を停止するようにしても良い。例えば、演算装置１０２と緩衝記憶装置１０３に
おいて、動作が行われない場合、演算装置１０２及び緩衝記憶装置１０３への電源電圧の
供給を停止するようにしても良い。
次いで、図２及び図３に、メモリセル１０５の具体的な構成例を示す。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素
の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電
膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型
トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えら
れる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ば
れる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子と称
する。
図２（Ａ）に示すメモリセル１０５は、スイッチング素子として機能するトランジスタ１
０７と、記憶素子として機能する容量素子１２０とを有する。トランジスタ１０７のゲー
ト電極は、ワード線ＷＬに接続されている。また、トランジスタ１０７は、その第１端子
がデータ線ＤＬに接続されており、その第２端子が容量素子１２０の一方の電極に接続さ
れている。容量素子１２０の他方の電極は、接地電位などの固定電位が与えられているノ
ードに、接続されている。
図２（Ａ）に示すメモリセル１０５では、データの書き込み時にトランジスタ１０７がオ
ンになり、データ線ＤＬからデータを含む信号の電位が、トランジスタ１０７を介して容
量素子１２０の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１
２０に蓄積されている電荷量が制御されることで、容量素子１２０へのデータの書き込み
が行われる。
次いで、データの保持時には、トランジスタ１０７がオフになり、容量素子１２０におい
て電荷が保持される。上述したように、トランジスタ１０７はオフ電流またはリーク電流
が極めて低いという特性を有している。そのため、容量素子１２０に蓄積された電荷はリ
ークしづらく、トランジスタ１０７にシリコンなどの半導体材料を用いた場合に比べ、長
い期間に渡ってデータの保持を行うことができる。
データの読み出し時には、トランジスタ１０７がオンになり、データ線ＤＬを介して容量
素子１２０に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ること
により、データを読み出すことができる。
図２（Ｂ）に示すメモリセル１０５は、スイッチング素子として機能するトランジスタ１
０７と、記憶素子として機能するトランジスタ１２１及び容量素子１２２とを有する。ト
ランジスタ１０７のゲート電極は、第１ワード線ＷＬａに接続されている。また、トラン
ジスタ１０７は、その第１端子が第１データ線ＤＬａに接続されており、その第２端子が
トランジスタ１２１のゲート電極に接続されている。トランジスタ１２１は、その第１端
子が、第２データ線ＤＬｂに接続されており、その第２端子が、所定の電位が与えられて
いるノードに接続されている。容量素子１２２が有する一対の電極は、一方がトランジス
タ１２１のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
図２（Ｂ）に示すメモリセル１０５では、データの書き込み時にトランジスタ１０７がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０７を介
してトランジスタ１２１のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ１２１のゲート容量、及び容量素子１２２に蓄積される電荷量が制御される
ことで、トランジスタ１２１及び容量素子１２２へのデータの書き込みが行われる。
次いで、データの保持時には、トランジスタ１０７がオフになり、トランジスタ１２１の
ゲート容量、及び容量素子１２２に蓄積された電荷が保持される。上述したように、トラ
ンジスタ１０７はオフ電流またはリーク電流が極めて低いという特性を有している。その
ため、蓄積された上記電荷はリークしづらく、トランジスタ１０７にシリコンなどの半導
体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させる。容量素子１２２が有
する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬ
ｂの電位の変化は、トランジスタ１２１のゲート電極に与えられる。トランジスタ１２１
は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、
トランジスタ１２１のゲート電極の電位が変化することで得られるトランジスタ１２１の
ドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データ
を読み出すことができる。
なお、記憶素子として機能するトランジスタ１２１は、その活性層に、酸化物半導体膜が
用いられていても良い。或いは、トランジスタ１２１の活性層に、酸化物半導体以外の、
非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体
が用いられていても良い。メモリセル１０５内の全てのトランジスタの活性層に、酸化物
半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機
能するトランジスタ１２１の活性層に、例えば、多結晶または単結晶のシリコンなどのよ
うに、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル
１０５からのデータの読み出しを高速で行うことができる。
図２（Ｃ）に示すメモリセル１０５は、一つのデータ線ＤＬが、第１データ線ＤＬａと第
２データ線ＤＬｂの機能を併せ持っている点において、図２（Ｂ）に示すメモリセル１０
５と異なっている。具体的に、図２（Ｃ）に示すメモリセル１０５は、スイッチング素子
として機能するトランジスタ１０７と、記憶素子として機能するトランジスタ１２３及び
容量素子１２４とを有する。トランジスタ１０７のゲート電極は、第１ワード線ＷＬａに
接続されている。また、トランジスタ１０７は、その第１端子がデータ線ＤＬに接続され
ており、その第２端子がトランジスタ１２３のゲート電極に接続されている。トランジス
タ１２３は、その第１端子がデータ線ＤＬに接続されており、その第２端子が、所定の電
位が与えられているノードに接続されている。容量素子１２４が有する一対の電極は、一
方がトランジスタ１２３のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続され
ている。
図２（Ｃ）に示すメモリセル１０５は、データの書き込み、保持、読み出しなどの動作は
、図２（Ｂ）に示すメモリセル１０５と同様に行うことができる。
また、記憶素子として機能するトランジスタ１２３は、その活性層に、酸化物半導体膜が
用いられていても良い。或いは、トランジスタ１２３の活性層に、酸化物半導体以外の、
非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体
が用いられていても良い。メモリセル１０５内の全てのトランジスタの活性層に、酸化物
半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機
能するトランジスタ１２３の活性層に、例えば、多結晶または単結晶のシリコンなどのよ
うに、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル
１０５からのデータの読み出しを高速で行うことができる。
図３（Ａ）に示すメモリセル１０５は、スイッチング素子として機能するトランジスタ１
０７と、記憶素子として機能するトランジスタ１２５とを有する。トランジスタ１２５は
、活性層を間に挟んで存在する一対のゲート電極を有している。上記一対のゲート電極の
一方を第１ゲート電極、他方を第２ゲート電極とする。
トランジスタ１０７のゲート電極は、第１ワード線ＷＬａに接続されている。また、トラ
ンジスタ１０７は、その第１端子が第１データ線ＤＬａに接続されており、その第２端子
がトランジスタ１２５の第１ゲート電極に接続されている。トランジスタ１２５の第２ゲ
ート電極は、第２ワード線ＷＬｂに接続されている。また、トランジスタ１２５は、その
第１端子が、第２データ線ＤＬｂに接続されており、その第２端子が、所定の電位が与え
られているノードに接続されている。
図３（Ａ）に示すメモリセル１０５では、データの書き込み時にトランジスタ１０７がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０７を介
してトランジスタ１２５の第１ゲート電極に与えられる。そして、上記信号の電位に従っ
て、トランジスタ１２５のゲート容量に蓄積される電荷量が制御されることで、トランジ
スタ１２５へのデータの書き込みが行われる。
次いで、データの保持時には、トランジスタ１０７がオフになり、トランジスタ１２５の
ゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ１０７はオフ
電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記
電荷はリークしづらく、トランジスタ１０７にシリコンなどの半導体材料を用いた場合に
比べ、長い期間に渡ってデータの保持を行うことができる。
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させることで、トランジスタ
１２５の第２ゲート電極の電位を変化させる。トランジスタ１２５は、そのゲート容量に
蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ１２５の
第２ゲート電極の電位を変化させることで得られるトランジスタ１２５のドレイン電流の
大きさから、蓄積されている電荷量の違いを読み取り、結果的に、データを読み出すこと
ができる。
なお、記憶素子として機能するトランジスタ１２５は、その活性層に、酸化物半導体膜が
用いられていても良い。或いは、トランジスタ１２５の活性層に、酸化物半導体以外の、
非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体
が用いられていても良い。メモリセル１０５内の全てのトランジスタの活性層に、酸化物
半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機
能するトランジスタ１２５の活性層に、例えば、多結晶または単結晶のシリコンなどのよ
うに、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル
１０５からのデータの読み出しを高速で行うことができる。
図３（Ｂ）に示すメモリセル１０５は、スイッチング素子として機能するトランジスタ１
０７と、記憶素子として機能するトランジスタ１２６と、データの読み出しを制御するス
イッチング素子として機能するトランジスタ１２７とを有する。トランジスタ１０７のゲ
ート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ１０７は、その
第１端子が第１データ線ＤＬａに接続されており、その第２端子がトランジスタ１２６の
ゲート電極に接続されている。トランジスタ１２６は、その第１端子がトランジスタ１２
７の第２端子に接続されており、その第２端子が、所定の電位が与えられているノードに
接続されている。トランジスタ１２７が有する第１端子は、第２データ線ＤＬｂに接続さ
れている。トランジスタ１２７のゲート電極は、第２ワード線ＷＬｂに接続されている。
図３（Ｂ）に示すメモリセル１０５では、データの書き込み時にトランジスタ１０７がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０７を介
してトランジスタ１２６のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ１２６のゲート容量に蓄積される電荷量が制御されることで、トランジスタ
１２６へのデータの書き込みが行われる。
次いで、データの保持時には、トランジスタ１０７がオフになり、トランジスタ１２６の
ゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ１０７はオフ
電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記
電荷はリークしづらく、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡っ
てデータの保持を行うことができる。
データの読み出し時には、第２ワード線ＷＬｂの電位が変化することでトランジスタ１２
７がオンになる。トランジスタ１２７がオンになると、トランジスタ１２６には、そのゲ
ート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トラ
ンジスタ１２６のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取るこ
とにより、データを読み出すことができる。
なお、トランジスタ１２６またはトランジスタ１２７は、その活性層に、酸化物半導体膜
が用いられていても良い。或いは、トランジスタ１２６またはトランジスタ１２７の活性
層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、また
はゲルマニウムなどの半導体が用いられていても良い。メモリセル１０５内の全てのトラ
ンジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができ
る。また、トランジスタ１２６またはトランジスタ１２７の活性層に、例えば、多結晶ま
たは単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材
料を用いることで、メモリセル１０５からのデータの読み出しを高速で行うことができる
。
図３（Ｃ）に示すメモリセル１０５は、一つのワード線ＷＬが、第１ワード線ＷＬａと第
２ワード線ＷＬｂの機能を併せ持っている点において、図３（Ｂ）に示すメモリセル１０
５と異なっている。具体的に、図３（Ｃ）に示すメモリセル１０５は、スイッチング素子
として機能するトランジスタ１０７と、記憶素子として機能するトランジスタ１２８と、
データの読み出しを制御するスイッチング素子として機能するトランジスタ１２９とを有
する。トランジスタ１２９はトランジスタ１２８と極性が異なる。そして、トランジスタ
１０７のゲート電極は、ワード線ＷＬに接続されている。また、トランジスタ１０７は、
その第１端子が第１データ線ＤＬａに接続されており、その第２端子がトランジスタ１２
８のゲート電極に接続されている。トランジスタ１２８は、その第１端子がトランジスタ
１２９の第２端子に接続されており、その第２端子が、所定の電位が与えられているノー
ドに接続されている。トランジスタ１２９の第１端子は、第２データ線ＤＬｂに接続され
ている。トランジスタ１２９のゲート電極は、ワード線ＷＬに接続されている。
図３（Ｃ）に示すメモリセル１０５は、データの書き込み、保持、読み出しなどの動作は
、図３（Ｂ）に示すメモリセル１０５と同様に行うことができる。
なお、トランジスタ１２８は、その活性層に、酸化物半導体膜が用いられていても良い。
或いは、トランジスタ１２８の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶
、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い
。また、トランジスタ１２８の活性層に、例えば、多結晶または単結晶のシリコンなどの
ように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセ
ル１０５からのデータの読み出しを高速で行うことができる。
図３（Ｄ）に示すメモリセル１０５は、スイッチング素子として機能するトランジスタ１
０７と、記憶素子として機能するトランジスタ１３０と、データの読み出しを制御するダ
イオード１３１とを有する。トランジスタ１０７のゲート電極は、ワード線ＷＬに接続さ
れている。また、トランジスタ１０７は、その第１端子が第１データ線ＤＬａに接続され
ており、その第２端子がトランジスタ１３０のゲート電極に接続されている。トランジス
タ１３０は、その第１端子がダイオード１３１の陰極に接続されており、その第２端子が
、所定の電位が与えられているノードに接続されている。ダイオード１３１は、その陽極
が第２データ線ＤＬｂに接続されている。
図３（Ｄ）に示すメモリセル１０５では、データの書き込み時にトランジスタ１０７がオ
ンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ１０７を介
してトランジスタ１３０のゲート電極に与えられる。そして、上記信号の電位に従って、
トランジスタ１３０のゲート容量に蓄積される電荷量が制御されることで、トランジスタ
１３０へのデータの書き込みが行われる。なお、データの書き込み時では、第２データ線
ＤＬｂの電位を、所定の電位と同じか、それより低く保つ。
次いで、データの保持時には、トランジスタ１０７がオフになる。また、データの保持時
においても、第２データ線ＤＬｂの電位を、所定の電位と同じか、それより低く保つ。よ
って、トランジスタ１３０のゲート容量に蓄積された電荷が保持される。上述したように
、トランジスタ１０７はオフ電流またはリーク電流が極めて低いという特性を有している
。そのため、蓄積された上記電荷はリークしづらく、トランジスタ１０７にシリコンなど
の半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
データの読み出し時には、第２データ線ＤＬｂの電位を所定の電位よりも高くする。トラ
ンジスタ１３０は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化して
いる。よって、トランジスタ１３０のゲート電極の電位が変化することで得られるトラン
ジスタ１３０のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ること
により、データを読み出すことができる。
なお、記憶素子として機能するトランジスタ１３０は、その活性層に、酸化物半導体膜が
用いられていても良い。或いは、トランジスタ１３０の活性層に、酸化物半導体以外の、
非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体
が用いられていても良い。メモリセル１０５内の全てのトランジスタの活性層に、酸化物
半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機
能するトランジスタ１３０の活性層に、例えば、多結晶または単結晶のシリコンなどのよ
うに、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル
１０５からのデータの読み出しを高速で行うことができる。
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明
する。
図４は、図２（Ｃ）に示したメモリセル１０５を複数有するセルアレイ２００の、回路図
の一例である。ただし、図４では、図２（Ｃ）とは異なり、トランジスタ１２３がｐチャ
ネル型である場合の回路図を例示している。
図４に示すセルアレイ２００では、複数の第１ワード線ＷＬａ、複数のデータ線ＤＬ、複
数の第２ワード線ＷＬｂ、複数のソース線ＳＬなどの各種配線が設けられており、駆動回
路からの信号又は電位が、これら配線を介して各メモリセル１０５に供給される。ソース
線ＳＬは、トランジスタ１２３の第２端子に接続されている。
なお、上記配線の数は、メモリセル１０５の数及び配置によって決めることができる。具
体的に、図４に示すセルアレイ２００の場合、ｙ行×ｘ列のメモリセル１０５がマトリク
ス状に接続されており、第１ワード線ＷＬａ１〜ＷＬａｙ、第２ワード線ＷＬｂ１〜ＷＬ
ｂｙ、ソース線ＳＬ１〜ＳＬｙ、データ線ＤＬ１〜ＤＬｘが、セルアレイ２００内に配置
されている場合を例示している。
次いで、図４に示すセルアレイ２００の動作について、図５のタイミングチャートを用い
て説明する。なお、図５では、１行１列目のメモリセル１０５と、１行ｘ列目のメモリセ
ル１０５と、ｙ行１列目のメモリセル１０５と、ｙ行ｘ列目のメモリセル１０５とにおい
て、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図５では、
トランジスタ１２３がｐチャネル型トランジスタである場合を例示している。
また、図５のタイミングチャート中の斜線部は、電位がハイレベルとローレベルのどちら
でも良い期間を意味する。
まず、データの書き込み期間Ｔａにおけるセルアレイ２００の動作について説明する。
データの書き込みは行ごとに行われる。図５では、１行１列目のメモリセル１０５及び１
行ｘ列目のメモリセル１０５へのデータの書き込みを先に行い、その後で、ｙ行１列目の
メモリセル１０５及びｙ行ｘ列目のメモリセル１０５へのデータの書き込みを行う場合を
例示している。
まず、書き込みを行う１行目のメモリセル１０５が有する、第１ワード線ＷＬａ１及び第
２ワード線ＷＬｂ１の選択を行う。具体的に図５では、第１ワード線ＷＬａ１にハイレベ
ルの電位ＶＨが与えられ、それ以外の第１ワード線ＷＬａ２〜ＷＬａｙには接地電位ＧＮ
Ｄが与えられる。よって、第１ワード線ＷＬａ１にゲート電極が接続されているトランジ
スタ１０７のみが、選択的にオンになる。また、第２ワード線ＷＬｂ１には接地電位ＧＮ
Ｄが与えられ、他の第２ワード線ＷＬｂ２〜ＷＬｂｙにはハイレベルの電位ＶＤＤが与え
られる。
そして、第１ワード線ＷＬａ１及び第２ワード線ＷＬｂ１が選択されている期間において
、データ線ＤＬ１、ＤＬｘに、データを含む信号の電位が与えられる。データ線ＤＬ１、
ＤＬｘに与えられる電位のレベルは、データの内容によって当然異なる。図５では、デー
タ線ＤＬ１にハイレベルの電位ＶＤＤが与えられ、データ線ＤＬｘに接地電位ＧＮＤが与
えられている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトラ
ンジスタ１０７を介して、容量素子１２４が有する電極の一つと、トランジスタ１２３の
ゲート電極に与えられる。そして、容量素子１２４が有する電極の一つと、トランジスタ
１２３のゲート電極をノードＦＧとすると、上記信号の電位に従って、ノードＦＧに蓄積
される電荷量が制御されることで、１行１列目のメモリセル１０５と、１行ｘ列目のメモ
リセル１０５へのデータの書き込みが行われる。
次いで、第１ワード線ＷＬａ１に接地電位ＧＮＤが与えられ、第１ワード線ＷＬａ１にゲ
ート電極が接続されているトランジスタ１０７が、オフになる。
次いで、書き込みを行うｙ行目のメモリセル１０５が有する、第１ワード線ＷＬａｙ及び
第２ワード線ＷＬｂｙの選択を行う。具体的に図５では、第１ワード線ＷＬａｙにハイレ
ベルの電位ＶＨが与えられ、それ以外の第１ワード線ＷＬａ１〜ＷＬａ（ｙ−１）には接
地電位ＧＮＤが与えられる。よって、第１ワード線ＷＬａｙにゲート電極が接続されてい
るトランジスタ１０７のみが、選択的にオンになる。また、第２ワード線ＷＬｂｙには接
地電位ＧＮＤが与えられ、他の第２ワード線ＷＬｂ１〜ＷＬｂ（ｙ−１）にはハイレベル
の電位ＶＤＤが与えられる。
そして、第１ワード線ＷＬａｙ及び第２ワード線ＷＬｂｙが選択されている期間において
、データ線ＤＬ１、ＤＬｘに、データを含む信号の電位が与えられる。図５では、データ
線ＤＬ１に接地電位ＧＮＤが与えられ、データ線ＤＬｘにハイレベルの電位ＶＤＤが与え
られている場合を例示する。データ線ＤＬ１、ＤＬｘに与えられる電位は、オンのトラン
ジスタ１０７を介して、容量素子１２４が有する電極の一つと、トランジスタ１２３のゲ
ート電極に与えられる。そして、上記信号の電位に従って、ノードＦＧに蓄積される電荷
量が制御されることで、ｙ行１列目のメモリセル１０５と、ｙ行ｘ列目のメモリセル１０
５へのデータの書き込みが行われる。
なお、書き込み期間Ｔａでは、全てのソース線ＳＬに接地電位ＧＮＤが与えられている。
上記構成により、ノードＦＧに接地電位ＧＮＤが与えられる場合において、データ線ＤＬ
とソース線ＳＬに電流が生じることを抑制することができる。
また、メモリセル１０５に誤ったデータが書き込まれるのを防ぐために、第１ワード線Ｗ
Ｌａ及び第２ワード線ＷＬｂの選択期間が終了した後に、データ線ＤＬにデータを含む信
号の電位を入力する期間を終了させるようにすることが望ましい。
次いで、データの保持期間Ｔｓにおけるセルアレイ２００の動作について説明する。
保持期間Ｔｓにおいて、全ての第１ワード線ＷＬａには、トランジスタ１０７がオフにな
るレベルの電位、具体的には接地電位ＧＮＤが与えられる。本発明の一態様では、上述し
たように、トランジスタ１０７のオフ電流が著しく低い。トランジスタ１０７のオフ電流
が低いと、ノードＦＧに蓄積された電荷はリークしづらくなるため、長い期間に渡ってデ
ータの保持を行うことができる。
次いで、データの読み出し期間Ｔｒにおけるセルアレイ２００の動作について説明する。
まず、読み出しを行う１行目のメモリセル１０５が有する、第２ワード線ＷＬｂ１の選択
を行う。具体的に図５では、第２ワード線ＷＬｂ１に接地電位ＧＮＤが与えられ、他の第
２ワード線ＷＬｂ２〜ＷＬｂｙにハイレベルの電位ＶＤＤが与えられる。また、読み出し
期間Ｔｒでは、全ての第１ワード線ＷＬａは、接地電位ＧＮＤが与えられることで非選択
の状態になっている。そして、第２ワード線ＷＬｂ１の選択が行われている期間において
、全てのソース線ＳＬにはハイレベルの電位ＶＲが与えられる。なお、電位ＶＲは、電位
ＶＤＤと同じか、もしくは電位ＶＤＤより低く接地電位ＧＮＤよりも高い電位であるもの
とする。
トランジスタ１２３のソース電極とドレイン電極間の抵抗は、ノードＦＧに蓄積された電
荷量に依存する。よって、データ線ＤＬ１、ＤＬｘには、ノードＦＧに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
１行１列目のメモリセル１０５と、１行ｘ列目のメモリセル１０５から、データを読み出
すことができる。
次いで、読み出しを行うｙ行目のメモリセル１０５が有する、第２ワード線ＷＬｂｙの選
択を行う。具体的に図５では、第２ワード線ＷＬｂｙに接地電位ＧＮＤが与えられ、他の
第２ワード線ＷＬｂ１〜ＷＬｂ（ｙ−１）にハイレベルの電位ＶＤＤが与えられる。また
、上述したように、読み出し期間Ｔｒでは、全ての第１ワード線ＷＬａは、接地電位ＧＮ
Ｄが与えられることで非選択の状態になっている。また、第２ワード線ＷＬｂｙの選択が
行われている期間において、全てのソース線ＳＬにはハイレベルの電位ＶＲが与えられる
。
トランジスタ１２３のソース電極とドレイン電極間の抵抗は、ノードＦＧに蓄積された電
荷量に依存する。よって、データ線ＤＬ１、ＤＬｘには、ノードＦＧに蓄積された電荷量
に応じた電位が与えられる。そして、上記電位から電荷量の違いを読み取ることにより、
ｙ行１列目のメモリセル１０５と、ｙ行ｘ列目のメモリセル１０５から、データを読み出
すことができる。
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号
が、セルアレイ２００から実際に読み出されたデータを含んでいる。
次いで、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一例について
説明する。
図６は、図２（Ａ）に示したメモリセル１０５を複数有するセルアレイ３００の、回路図
の一例である。
図６に示すセルアレイ３００では、複数のワード線ＷＬ、複数のデータ線ＤＬ、複数のソ
ース線ＳＬなどの各種配線が設けられており、駆動回路からの信号又は電位が、これら配
線を介して各メモリセル１０５に供給される。ソース線ＳＬは、容量素子１２０の他方の
電極に接続されており、接地電位が与えられている。
なお、上記配線の数は、メモリセル１０５の数及び配置によって決めることができる。具
体的に、図６に示すセルアレイ３００の場合、ｙ行×ｘ列のメモリセルがマトリクス状に
接続されており、ワード線ＷＬ１〜ＷＬｙ、データ線ＤＬ１〜ＤＬｘ、ソース線ＳＬ１〜
ＳＬｙが、セルアレイ３００内に配置されている場合を例示している。
次いで、図６に示すセルアレイ３００の動作について説明する。
まず、データの書き込み期間におけるセルアレイ３００の動作について説明する。書き込
み期間において、ワード線ＷＬ１にパルスを有する信号が入力されると、当該パルスの電
位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ１０
７のゲート電極に与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているト
ランジスタ１０７は、全てオンになる。
次いで、データ線ＤＬ１〜ＤＬｘに、データを含む信号が入力される。データ線ＤＬ１〜
ＤＬｘに入力される信号の電位のレベルは、データの内容によって当然異なる。データ線
ＤＬ１〜ＤＬｘに入力されている電位は、オンのトランジスタ１０７を介して、容量素子
１２０の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子１２０に
蓄積されている電荷量が制御されることで、容量素子１２０へのデータの書き込みが行わ
れる。
ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、ワード線ＷＬ１にゲート
電極が接続されているトランジスタ１０７が、全てオフになる。そして、ワード線ＷＬ２
〜ＷＬｙに、パルスを有する信号が順に入力され、ワード線ＷＬ２〜ＷＬｙを有するメモ
リセル１０５において、上述した動作が同様に繰り返される。
次いで、データの保持期間におけるセルアレイ３００の動作について説明する。保持期間
において、全てのワード線ＷＬ１〜ＷＬｙには、トランジスタ１０７がオフになるレベル
の電位、具体的にはローレベルの電位が与えられる。本発明の一態様では、上述したよう
に、トランジスタ１０７のオフ電流が著しく低い。トランジスタ１０７のオフ電流が低い
と、容量素子１２０に蓄積された電荷はリークしづらくなるため、長い期間に渡ってデー
タの保持を行うことができる。
次いで、データの読み出し期間におけるセルアレイ３００の動作について説明する。デー
タの読み出し期間には、書き込み期間と同様に、ワード線ＷＬ１〜ＷＬｙに順にパルスを
有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線
ＷＬ１に接続されているトランジスタ１０７のゲート電極に与えられると、当該トランジ
スタ１０７は全てオンになる。
トランジスタ１０７がオンになると、データ線ＤＬを介して容量素子１２０に蓄積された
電荷が取り出される。そして、上記電荷量の違いをデータ線ＤＬの電位から読み取ること
により、データを読み出すことができる。
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号
が、記憶部から実際に読み出されたデータを含んでいる。
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル１０５に
おいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定さ
れたアドレスのメモリセル１０５においてのみ、上記動作を行うようにしても良い。
なお、本発明の一態様に係る信号処理回路が有する記憶装置は、図４、図６に示したメモ
リセル１０５の構成に限定されない。
なお、本発明の一態様に係る信号処理回路が有する記憶装置は、先に書き込んだデータに
上書きするように、別のデータを書き込むことが可能である。よって、従来のフラッシュ
メモリとは異なり、データの書き換えの際に、先に書き込んであるデータの消去を必要と
しない点が、メリットの一つである。
また、一般的なフラッシュメモリの場合、電荷を蓄積するフローティングゲートが、絶縁
膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用し
て電荷を蓄積させるためには、２０Ｖ程度の高い電圧を記憶素子に印加する必要がある。
また、データの書き込みに長い時間を要する。しかし、本発明の一態様に係る信号処理回
路が有する記憶装置では、高純度化された酸化物半導体膜をトランジスタの活性層として
用いたスイッチング素子により、データの書き込み及び読み出しを行うことができる。よ
って、記憶装置の動作時に必要な電圧は数Ｖ程度であり、消費電力を格段に小さく抑える
ことができる。また、データの書き込みをフラッシュメモリの場合よりも高速で行うこと
ができる。
また、一般的なフラッシュメモリを用いた信号処理回路では、フラッシュメモリの動作時
に必要な電圧（動作電圧）が大きいので、通常、昇圧回路などを用いてフラッシュメモリ
に与える電圧を昇圧している。しかし、本発明の一態様に係る信号処理回路では、記憶装
置の動作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、信
号処理回路内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減すること
ができ、その分、外部回路の機能拡張などを行い、信号処理回路の高機能化を実現するこ
とができる。また、記憶装置の動作電圧を小さく抑えられることで、動作電圧の大きさを
カバーするための冗長な回路設計が不要となるため、信号処理回路に用いられている集積
回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
また、本実施の形態では、２値のデジタルデータを扱う場合の駆動方法について説明した
が、本発明の一態様に係る信号処理回路が有する記憶装置では、３値以上の多値のデータ
を扱うことも可能である。なお、３値以上の多値のデータの場合、値が４値、５値と増え
ていくにつれて各値どうしの電荷量の差が小さくなるため、微少なオフ電流が存在すると
データの正確さを維持するのが難しく、保持期間がさらに短くなる傾向にある。しかし、
本発明の一態様に係る信号処理回路が有する記憶装置では、オフ電流が著しく低減された
トランジスタをスイッチング素子として用いるので、多値化に伴う保持期間の短縮化を抑
えることができる。
（実施の形態２）
記憶装置の、駆動回路の具体的な構成の一例について説明する。
図７に、記憶装置の具体的な構成を、一例としてブロック図で示す。なお、図７に示すブ
ロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示
しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数
の機能に係わることもあり得る。
図７に示す記憶装置８００は、セルアレイ８０１と、駆動回路８０２とを有している。駆
動回路８０２は、セルアレイ８０１から読み出されたデータを含む信号を生成する読み出
し回路８０３と、第１ワード線または第２ワード線の電位を制御するワード線駆動回路８
０４と、セルアレイ８０１において選択されたメモリセルにおけるデータの書き込みを制
御するデータ線駆動回路８０５とを有する。さらに、駆動回路８０２は、読み出し回路８
０３、ワード線駆動回路８０４、データ線駆動回路８０５の動作を制御する制御回路８０
６を有している。
また、図７に示す記憶装置８００では、ワード線駆動回路８０４が、デコーダ８０７と、
レベルシフタ８０８と、バッファ８０９とを有している。データ線駆動回路８０５が、デ
コーダ８１０と、レベルシフタ８１１と、セレクタ８１２とを有している。
なお、セルアレイ８０１、読み出し回路８０３、ワード線駆動回路８０４、データ線駆動
回路８０５、制御回路８０６は、全て一の基板を用いて形成されていても良いし、いずれ
か１つ又は全てが互いに異なる基板を用いて形成されていても良い。
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕ
ｉｔ）などを介して上記回路間の電気的な接続を確保することができる。この場合、駆動
回路８０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されて
いても良い。或いは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、電気的な接続
を確保することができる。
記憶装置８００に、セルアレイ８０１のアドレス（Ａｘ、Ａｙ）を情報として含む信号Ａ
Ｄが入力されると、制御回路８０６は、アドレスの列方向に関する情報Ａｘをデータ線駆
動回路８０５に送り、アドレスの行方向に関する情報Ａｙをワード線駆動回路８０４に送
る。また、制御回路８０６は、記憶装置８００に入力されたデータを含む信号ＤＡＴＡを
、データ線駆動回路８０５に送る。
セルアレイ８０１におけるデータの書き込み動作、読み出し動作の選択は、制御回路８０
６に供給される信号ＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ ｅｎａｂ
ｌｅ）などによって選択される。更に、セルアレイ８０１が複数存在する場合、制御回路
８０６に、セルアレイ８０１を選択するための信号ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）が入
力されていても良い。この場合、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥ
により選択されたセルアレイ８０１において実行される。
セルアレイ８０１では、信号ＷＥによって書き込み動作が選択されると、制御回路８０６
からの指示に従って、ワード線駆動回路８０４が有するデコーダ８０７において、アドレ
スＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシ
フタ８０８によって振幅が調整された後、バッファ８０９において波形が処理され、セル
アレイ８０１に入力される。一方、データ線駆動回路８０５では、制御回路８０６からの
指示に従って、デコーダ８１０において選択されたメモリセルのうち、アドレスＡｘに対
応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８１１
によって振幅が調整された後、セレクタ８１２に入力される。セレクタ８１２では、入力
された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応する
メモリセルにサンプリングした信号を入力する。
また、セルアレイ８０１では、信号ＲＥによって読み出し動作が選択されると、制御回路
８０６からの指示に従って、ワード線駆動回路８０４が有するデコーダ８０７において、
アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レ
ベルシフタ８０８によって振幅が調整された後、バッファ８０９において波形が処理され
、セルアレイ８０１に入力される。一方、読み出し回路８０３では、制御回路８０６から
の指示に従って、デコーダ８０７により選択されたメモリセルのうち、アドレスＡｘに対
応するメモリセルを選択する。そして、アドレス（Ａｘ、Ａｙ）に対応するメモリセルに
記憶されているデータを読み出し、該データを含む信号を生成する。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
セルアレイから読み出された電位は、メモリセルに書き込まれているデータに従って、そ
のレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが
記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのは
ずである。しかし、実際には、記憶素子として機能するトランジスタ、容量素子、又は読
み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間
においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル
値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する
。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデ
ータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み
出し回路を、駆動回路に設けることが望ましい。
図８に、読み出し回路の一例を回路図で示す。図８に示す読み出し回路は、セルアレイか
ら読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング
素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを
有する。また、図８に示す読み出し回路は、オペアンプ２６２を有している。
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極（または、
ドレイン領域）が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベル
の電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース電極が、オペ
アンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は
、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）
との間に接続された、抵抗として機能する。なお、図８では、ゲート電極とドレイン電極
が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗とし
て機能する素子であれば代替が可能である。
また、スイッチング素子として機能するトランジスタ２６０は、そのゲート電極に与えら
れる信号Ｓｉｇの電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａ
ｔａの供給を制御する。
例えば、トランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、ト
ランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペ
アンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは
固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベ
ル、すなわち、読み出されたデータのデジタル値が反映されている。
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている
。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか
低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、
データを間接的に含む信号を得ることができる。
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のば
らつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅
を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取
るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
また、図８では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データ
の読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ
用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデ
ータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１
とする。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の信号処理回路の具体的な一形態について説明する。図９に、
信号処理回路の構成をブロックで一例として示す。
信号処理回路６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ
６０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、
レジスタファイル６０８とを有する。
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２
は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０
３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシ
ュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令
を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行す
る命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令
を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用
いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタ
ファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７
から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬ
Ｕ６０２の演算処理の結果得られたデータ、などを記憶することができる。
次いで、信号処理回路６００の動作について説明する。
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のア
ドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジ
スタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当
する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし
、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、
上記命令を命令キャッシュ６０４にも記憶させておく。
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行
する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生
成する。
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを
用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８
に格納する。
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３
の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか
否かを確認する。ある場合は、データキャッシュ６０３の対応するアドレスからレジスタ
ファイル６０８に該当するデータをコピーする。ない場合は、上記データを主記憶装置６
０７の対応するアドレスからデータキャッシュ６０３の対応するアドレスにコピーした後
、データキャッシュ６０３の対応するアドレスからレジスタファイル６０８に上記データ
をコピーする。
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャ
ッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデー
タキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシ
ュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタフ
ァイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できな
い場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上
記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコ
ピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６
０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャ
ッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする
構成も可能である。
そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５に
アクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動
作を繰り返す。
本発明の一態様では、データキャッシュ６０３と命令キャッシュ６０４に、上記実施の形
態で示した記憶装置を用いることで、電源の供給を停止してもデータの消失を防ぐことが
できる。よって、信号処理回路６００全体、もしくは信号処理回路６００を構成する制御
装置６０１、ＡＬＵ６０２などの論理回路において、短い時間でも電源の供給を停止する
ことができる。従って、信号処理回路６００の消費電力を小さく抑えることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
緩衝記憶装置は、特定の情報量を格納するキャッシュラインを複数有している。そして、
各キャッシュラインは、データフィールドと呼ばれるメモリ領域と、タグと呼ばれるメモ
リ領域と、バリッドビットと呼ばれるメモリ領域とを含む。
データフィールドには、主記憶装置または演算装置から送られてくるデータである、キャ
ッシュデータが記憶される。タグには、上記キャッシュデータに対応したアドレスのデー
タである番地データが記憶される。バリッドビットには、データフィールドに格納されて
いるキャッシュデータが有効か無効かを示すデータである、バリッドデータが記憶される
。
図１０に、緩衝記憶装置の構造を一例として示す。図１０に示す緩衝記憶装置は、キャッ
シュライン０乃至キャッシュラインｎ−１の、ｎ個のキャッシュラインを有している。各
キャッシュラインは、タグ、バリッドビット、データフィールドを有している。
例えば、信号処理回路への電源電圧の供給が長期間に渡って停止されていた場合、緩衝記
憶装置が揮発性メモリで構成されているならば、キャッシュラインに格納されているデー
タは不定値になっている。このため、信号処理回路への電源電圧の供給が開始された後に
、全てのキャッシュラインのバリッドビットを無効化する必要がある。しかし、バリッド
ビットを無効化する処理を行っている間は、制御装置や演算装置を待機させておく必要が
ある。そのため、電源電圧の供給が開始されてから、信号処理回路が実際に信号を処理す
るまで、時間を要する。
本発明の一態様に係る信号処理回路では、記憶装置内の全てのメモリセルにおいて、デー
タの書き込みを一括で行うことができる構成とする。すなわち、キャッシュラインごとに
、バリッドビットのデータを書き込んでいく必要はなく、全てのキャッシュラインが有す
るバリッドビットのデータを一括で書き込むことができる。具体的には、メモリセルの全
てのワード線ＷＬまたは第１ワード線ＷＬａの電位を一括で制御できる構成とすることで
、スイッチング素子として機能するトランジスタを一括してオンにし、無効を意味するデ
ジタル値のデータを全メモリセルに書き込む。また、スイッチング素子として機能するト
ランジスタが、活性層を間に挟んで存在する一対のゲート電極を有し、一方のゲート電極
がワード線ＷＬまたは第１ワード線ＷＬａに接続されている場合、他方のゲート電極の電
位を制御することで、一括で全メモリセルに無効を意味するデジタル値のデータを書き込
むようにしても良い。
よって、本発明の一態様に係る信号処理回路では、キャッシュラインごとにデータの書き
込みを行わなくてはならない記憶装置を用いた一般的な信号処理回路に比べて、バリッド
ビットを無効化する処理に要する時間を短くすることができる。従って、電源電圧の供給
が開始されてから、信号処理回路が実際に信号を処理するまでの起動時間を、短くするこ
とができる。
特に、緩衝記憶装置の大容量化に伴い、キャッシュラインの数が増大した場合、一般的な
信号処理回路に比べて、発明の一態様に係る信号処理回路は、上述した起動時間を著しく
短くすることができる。
例えば、信号処理回路の命令セットに、緩衝記憶装置内の全てのバリッドビットの無効化
を行う命令を用意する。当該命令を主記憶装置内の、制御装置が一番初めにアクセスする
アドレスに格納する。また、緩衝記憶装置は、電源電圧の供給が開始された直後は待機状
態となる構成とし、バリッドビットの無効化の処理が終了後、動作が開始する構成とする
。具体的には、緩衝記憶装置の状態を示すレジスタを用意し、信号処理回路への電源電圧
の供給が開始された直後は、緩衝記憶装置が待機状態であることを示すデータを、レジス
タが有するようにすれば良い。
制御装置は、信号処理回路への電源電圧の供給が開始されると、緩衝記憶装置が待機状態
にあるので、主記憶装置にアクセスをする。制御装置は主記憶装置から、全てのバリッド
ビットを無効化する命令を読み込む。制御装置は、読み込んだ命令をデコードし、実行す
る。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、図２（Ｃ）に示したメモリセル１０５において、トランジスタ１０７
の活性層に酸化物半導体を用い、トランジスタ１２３の活性層にシリコンを用いる場合を
例に挙げて、記憶装置の作製方法について説明する。
ただし、トランジスタ１２３は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、
単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用
いたトランジスタ１２３は、シリコンウェハなどの単結晶半導体基板、ＳＯＩ法により作
製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成する
ことができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタ
に、酸化物半導体を用いていても良い。
本実施の形態では、まず、図１１（Ａ）に示すように、基板７００上に絶縁膜７０１と、
単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、
以下、トランジスタ１２３の作製方法について説明する。なお、具体的な単結晶の半導体
膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板である
ボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面
から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成
する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成さ
れた基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは
、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ
／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下
程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合
を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、
脆化層に存在する各微小ボイドが膨張することで微小ボイドどうしが結合し、大きな体積
を有するボイドが得られる。その結果、脆化層においてボンド基板の一部である単結晶半
導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越え
ない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工す
ることで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどの
ｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する
不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニ
ングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７
０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボン
ド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整
するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング
前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても行
っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明
はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多
結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結
晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元
素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組
み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場
合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素
を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良
い。
次に、図１１（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後
、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体
膜７０２の一部に添加することで、不純物領域７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０
２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例え
ばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素など
の混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うこ
とで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラ
ズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨ
ラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、
１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。
例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０Ｐａ〜３０
Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜
７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは
２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）
を導入し、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ
）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。
固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧
の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲー
ト絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また
高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶
縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密
度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界に
おいてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート
絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート
絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えること
ができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸
化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イッ
トリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加さ
れたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハ
フニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又
は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ
以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、
酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、マスク７０５を除去した後、図１１（Ｃ）に示すように、ゲート絶縁膜７０３の
一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を
形成した後、ゲート電極７０７及び導電膜７０８を形成する。
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、
該導電膜を所定の形状に加工（パターニング）することで、形成することができる。導電
膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成に
はＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また
、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いる
ことができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を
用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした
、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成してい
るが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積
層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタン
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の
組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素
とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタ
ングステンシリサイド等も用いることができる。
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブ
デン膜の積層構造を採用するとよい。
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ混
合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもでき
る。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０
８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出
することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に
含まれる。
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉ
ｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、
エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電
力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するよ
うにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度
等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪
素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などの
フッ素系ガス又は酸素を適宜用いることができる。
次に、図１１（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一
導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重
なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７
０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、
半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加
する場合を例に挙げる。
なお、図１４（Ａ）は、上述の工程が終了した時点での、メモリセルの上面図である。図
１４（Ａ）の破線Ａ１−Ａ２における断面図が、図１１（Ｄ）に相当する。
次いで、図１２（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７
０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、
絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム
、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２
、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１
２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁
膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生
容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素
を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０
８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲー
ト電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の
複数の絶縁膜を積層するように形成していても良い。
次いで、図１２（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機
械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の
表面を露出させる。なお、後に形成されるトランジスタ１０７の特性を向上させるために
、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１２３を形成することができる。
次いで、トランジスタ１０７の作製方法について説明する。まず、図１２（Ｃ）に示すよ
うに、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体膜７１６を形成する。
酸化物半導体膜７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を
所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以
上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパ
ッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、
酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法
により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している
塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、ア
ルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成し
て表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用い
てもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋
（ｃ―Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むタ
ーゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットを
用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を
有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］
を有するターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲッ
トの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填
率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３
までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不
純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃
以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段
はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また
、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜
７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体膜７１６を形成するためのエッチングは、ドライエッチングでもウェ
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ
３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フ
ッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、
三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、
酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加
したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエ
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ
（関東化学社製）を用いる。
酸化物半導体膜７１６を形成するためのレジストマスクをインクジェット法で形成しても
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜７１６及び絶縁
膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ま
しい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化
物半導体膜７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）
方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、
好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体
膜７１６に加熱処理を施す。
酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体膜７１６中の水分又は水素
を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００
℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上
６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水
素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２
１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。ま
た、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８／ｃｍ３以下、
より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減する
ことが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０
１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５
／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、
好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１
０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体膜７１６中の水素の濃度を低減することができる。それ
により酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処
理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形
成することができる。このため、大面積基板を用いてトランジスタを作製することができ
、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、
いつでも行うことができる。
なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を
有する酸化物半導体膜としては、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物であっても、トランジスタの信頼性
を高めるという効果を得ることができるので、好ましい。
ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することがで
きる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階にお
いて六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長される
ようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例え
ば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２０
０℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加
えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理する
ことで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、
六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸方
向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、
含む。
ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。す
なわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも
有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素
の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の
移動や不安定性を減少させる効果がある。
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、
トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる
、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電
気的特性を有するトランジスタを作製することができる。
次いで、図１３（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体膜
７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体膜７１６
とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又
はドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆う
ようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パ
ターニング）することで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐
熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高
融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジ
ム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を
積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ
−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層
にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層
にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７
２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性
を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体膜７１６がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物
半導体膜７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成され
ることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を
含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることが
できる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを
、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化
硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜７１６と、ソース電極又はドレイン電極として機能する導電膜７１
９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜
を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むも
のが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物
導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガ
リウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、
導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにして
も良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体
膜７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラン
ジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として
機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、図１４（Ｂ）は、上述の工程が終了した時点での、メモリセルの上面図である。図
１４（Ｂ）の破線Ａ１−Ａ２における断面図が、図１３（Ａ）に相当する。
なお、プラズマ処理を行った後、図１３（Ｂ）に示すように、導電膜７１９及び導電膜７
２０と、酸化物半導体膜７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして
、ゲート絶縁膜７２１上において、酸化物半導体膜７１６と重なる位置にゲート電極７２
２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成
することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力
含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構
成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体
膜７１６へ侵入し、又は水素が酸化物半導体膜７１６中の酸素を引き抜き、酸化物半導体
膜７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よ
って、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素
を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用い
るのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、
窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積
層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの
絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１６に近い側に形成する
。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及
び酸化物半導体膜７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の
高い絶縁膜を用いることで、酸化物半導体膜７１６内、ゲート絶縁膜７２１内、或いは、
酸化物半導体膜７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体膜７１６に接するように窒素の比率が
低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を
用いた絶縁膜が直接酸化物半導体膜７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７
２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形
態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素
、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の
含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱
処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低
減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴ
Ａ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施
されることによって、酸化物半導体膜７１６に対して行った先の加熱処理により、酸化物
半導体膜７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導
体膜７１６に酸素が供与される。そして、酸化物半導体膜７１６に酸素が供与されること
で、酸化物半導体膜７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比
を満たすことが可能である。酸化物半導体膜７１６には、化学量論的組成比を超える量の
酸素が含まれていることが好ましい。その結果、酸化物半導体膜７１６をｉ型に近づける
ことができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向
上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形
成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜
を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導
体膜７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体膜７１６中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１６に酸
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨ
ｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した
後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導
電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を
用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００
ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ
法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより
所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形
成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
以上の工程により、トランジスタ１０７が形成される。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、
容量素子１２０に相当する。
図１４（Ｃ）は、上述の工程が終了した時点での、メモリセルの上面図である。図１４（
Ｃ）の破線Ａ１−Ａ２における断面図が、図１３（Ｂ）に相当する。
また、トランジスタ１０７はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を
複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体膜７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７
２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い
。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は
酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸
化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意
味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子
％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）が
アルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。
また、酸化物半導体膜７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ
（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アル
ミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ
型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１６に
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より
酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１６に接する絶縁膜の、上層及び下
層に位置する絶縁膜に用い、酸化物半導体膜７１６を挟む構成とすることで、上記効果を
より高めることができる。
また、酸化物半導体膜７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば
、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとして
も良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリ
ウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとし
ても良い。
また、酸化物半導体膜７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を
有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７１６の上層に組成がＧａ２
ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウ
ムガリウム）を形成してもよい。なお、酸化物半導体膜７１６の下層を、化学量論的組成
比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７１６の上
層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層として
も良い。
次に、図１３（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２
２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを
用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウ
ム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成すること
ができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の
構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線
や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこ
れに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部
を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接
する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパター
ニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を
用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄
く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成
面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接
触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することがで
きる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅
膜を形成してもよい。
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが
望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する
素子面積の増大を抑制することができる。
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜
７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領
域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を
形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び
絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を
形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部
を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してし
まうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよう
に形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させ
ずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口
部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制するこ
とができる。つまり、信号処理回路の集積度を高めることができる。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記
憶装置を作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び
導電膜７２０が、酸化物半導体膜７１６の後に形成されている。よって、図１３（Ｂ）に
示すように、上記作製方法によって得られるトランジスタ１０７は、導電膜７１９及び導
電膜７２０が、酸化物半導体膜７１６の上に形成されている。しかし、トランジスタ１０
７は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜７１６の下
、すなわち、酸化物半導体膜７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられてい
ても良い。
図１５に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が
、酸化物半導体膜７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、
メモリセルの断面図を示す。図１５に示すトランジスタ１０７は、絶縁膜７１３を形成し
た後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体膜７１６の形成
を行うことで、得ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有した、酸化物半導体膜を用いたトラ
ンジスタについて説明する。
図１６（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として
機能する酸化物半導体膜９０３と、酸化物半導体膜９０３上に形成されたソース電極９０
４及びドレイン電極９０５と、酸化物半導体膜９０３、ソース電極９０４及びドレイン電
極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体膜９０
３と重なる位置に設けられたゲート電極９０７とを有する。
図１６（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体膜９０３の
上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電
極９０５が酸化物半導体膜９０３の上に形成されているトップコンタクト型である。そし
て、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９
０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート
電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。
よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極
９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現す
ることができる。
また、酸化物半導体膜９０３は、ゲート電極９０７が形成された後に酸化物半導体膜９０
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９
０８を有する。また、酸化物半導体膜９０３のうち、ゲート絶縁膜９０６を間に挟んでゲ
ート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体膜９０３で
は、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領
域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ド
ーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、
アンチモンなどの５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、
５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体
膜９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半
導体膜９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げ
ることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９０３に用いた場合、窒素を添
加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領
域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０
８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の
導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる
。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とド
レイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた
場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ
％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、
ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９０３は、ＣＡＡＣで構成されていても良い。酸化物半導体膜９０
３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体膜９０３の導電
率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げ
ることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジス
タ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ９０１の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
図１６（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１
４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された
活性層として機能する酸化物半導体膜９１３と、酸化物半導体膜９１３、ソース電極９１
４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸
化物半導体膜９１３と重なる位置に設けられたゲート電極９１７とを有する。
図１６（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体膜９１３の
上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電
極９１５が酸化物半導体膜９１３の下に形成されているボトムコンタクト型である。そし
て、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイ
ン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレ
イン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることがで
き、高速動作を実現することができる。
また、酸化物半導体膜９１３は、ゲート電極９１７が形成された後に酸化物半導体膜９１
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９
１８を有する。また、酸化物半導体膜９１３のうち、ゲート絶縁膜９１６を間に挟んでゲ
ート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体膜９１３で
は、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と
同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成
するためのドーパントの種類については、高濃度領域９０８の場合を参照することができ
る。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、
５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体
膜９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半
導体膜９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げ
ることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９１３に用いた場合、窒素を添
加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１
８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の
酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性
を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお
、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン
電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、
高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下
とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ
鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜９１３は、ＣＡＡＣで構成されていても良い。酸化物半導体膜９１
３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体膜９１３の導電
率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げ
ることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジス
タ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ９１１の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
図１６（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として
機能する酸化物半導体膜９２３と、酸化物半導体膜９２３上に形成されたソース電極９２
４及びドレイン電極９２５と、酸化物半導体膜９２３、ソース電極９２４及びドレイン電
極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体膜９２
３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１
は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を
有する。
図１６（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体膜９２３の
上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電
極９２５が酸化物半導体膜９２３の上に形成されているトップコンタクト型である。そし
て、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイ
ン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレ
イン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることがで
き、高速動作を実現することができる。
また、酸化物半導体膜９２３は、ゲート電極９２７が形成された後に酸化物半導体膜９２
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９
２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体膜９２３のうち、ゲー
ト絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１で
ある。酸化物半導体膜９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２
９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている
。そして、一対の低濃度領域９２９は、酸化物半導体膜９２３中の、ゲート絶縁膜９２６
を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃
度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合
を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、
５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×
１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体
膜９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半
導体膜９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げ
ることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８
の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することが
できる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９２３に用いた場合、窒素を添
加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２
８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９
２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合
もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さ
らに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵
抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して
、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素を
ドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／
ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲より
も低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もあ
る。
また、酸化物半導体膜９２３は、ＣＡＡＣで構成されていても良い。酸化物半導体膜９２
３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体膜９２３の導電
率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げ
ることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジス
タ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ９２１の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
図１６（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４
４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された
活性層として機能する酸化物半導体膜９４３と、酸化物半導体膜９４３、ソース電極９４
４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸
化物半導体膜９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、ト
ランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイド
ウォール９５０を有する。
図１６（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体膜９４３の
上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電
極９４５が酸化物半導体膜９４３の下に形成されているボトムコンタクト型である。そし
て、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイ
ン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレ
イン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることがで
き、高速動作を実現することができる。
また、酸化物半導体膜９４３は、ゲート電極９４７が形成された後に酸化物半導体膜９４
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９
４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体膜９４３のうち、ゲー
ト絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１で
ある。酸化物半導体膜９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４
９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている
。そして、一対の低濃度領域９４９は、酸化物半導体膜９４３中の、ゲート絶縁膜９４６
を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃
度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合
を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、
５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×
１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体
膜９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半
導体膜９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げ
ることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８
の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することが
できる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体膜９４３に用いた場合、窒素を添
加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４
８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９
４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合
もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さ
らに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵
抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して
、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素を
ドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／
ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲より
も低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もあ
る。
また、酸化物半導体膜９４３は、ＣＡＡＣで構成されていても良い。酸化物半導体膜９４
３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体膜９４３の導電
率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げ
ることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジス
タ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ９４１の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域とし
て機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物
半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラ
ズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅ
ｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺ
ｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ
Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄ
ｉｇ．， ｐ．５０４， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレ
イン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。
よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッ
チングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう
。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチング
によるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要
がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が
十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならが、チ
ャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形
成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であ
ることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜の
オーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、
トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体膜へのドーパントの添加を、酸化物半導
体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエ
ッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加
えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの
特性及び信頼性を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯
用の電子機器に応用した場合について説明する。一般的な携帯用の電子機器においては、
画像データを一時的に記憶する場合などにＳＲＡＭまたはＤＲＡＭが使用されている。Ｓ
ＲＡＭまたはＤＲＡＭが使用される理由として、フラッシュメモリなどに比べて書き込み
や読み出しなどの応答速度が速く、画像データの処理を行う際に用いるのに適しているか
らである。
一方で、画像データを一時的に記憶するのにＳＲＡＭまたはＤＲＡＭを用いた場合、以下
の欠点がある。通常のＳＲＡＭは、図１８（Ａ）に示すように１つのメモリセルがトラン
ジスタ４０１〜トランジスタ４０６の６個のトランジスタで構成されており、それをＸデ
コーダ４０７、Ｙデコーダ４０８にて駆動している。そして、トランジスタ４０３とトラ
ンジスタ４０５とで構成されるインバータと、トランジスタ４０４とトランジスタ４０６
とで構成されるインバータとを有している。ＳＲＡＭは応答速度が速いという利点がある
が、１つのメモリセルが６つのトランジスタで構成されているため、メモリセルの面積が
大きいという欠点がある。デザインルールの最小寸法をＦとしたときに、ＳＲＡＭのメモ
リセルの面積は、通常１００Ｆ２〜１５０Ｆ２である。このためＳＲＡＭはビットあたり
の単価が、各種の半導体記憶装置の中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１８（Ｂ）に示されるようにトランジスタ４１
１、容量素子４１２によって構成され、それをＸデコーダ４１３、Ｙデコーダ４１４にて
駆動している。１つのセルが１つのトランジスタと１つの容量素子で構成されており、メ
モリセルの面積が小さい。ＤＲＡＭのメモリセルの面積は通常１０Ｆ２以下である。しか
し、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも消費電力が
発生する。
本発明の一態様に係る信号処理回路に用いられている記憶装置は、メモリセルの面積が１
０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。そして、上記記憶装置は、一
般的なＳＲＡＭやＤＲＡＭとは異なり、メモリセルの面積縮小化と、消費電力低減という
２つの課題を解決することができる。
図１９は、携帯電話のブロック図である。図１９に示す携帯電話はＲＦ回路４２１、アナ
ログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電
源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプ
レイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９
、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表
示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。ア
プリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース（Ｉ
Ｆ）４２９を有している。一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成さ
れているが、メモリ回路４３２に上記実施の形態で示した記憶装置を採用することによっ
て、１ビットあたりの単価と消費電力を低減することが可能になる。
図２０に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置
４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４
４１を有している。
まず、ある画像データが、携帯電話において受信されるか、またはアプリケーションプロ
セッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置
４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディス
プレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３
が、画像データを用いて画像の表示を行う。
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期
で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプ
レイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換
える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成
し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。この新たな
画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッ
チ４４５を介して定期的に画像データが読み出される。
記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶
装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイ
コントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディス
プレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。この画
像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで
、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き
込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装
置が有するメモリ領域を、分割して使用してもよい。
図２１は電子書籍のブロック図である。図２１の電子書籍はバッテリー４５１、電源回路
４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボ
ード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレ
イコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６７、
ＤＳＰ４６８、インターフェース（ＩＦ）４６９を有している。本発明の一態様に係る信
号処理回路は、メモリ回路４５７に、上記実施の形態に記載した記憶装置を用いることが
できる。
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダー
ラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の
箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが
指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時的
に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュ
メモリ４５４に上記データをコピーしておいても良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、記憶装置の構造の一形態について説明する。
図２２及び図２３は、記憶装置の断面図である。図２２及び図２３に示す記憶装置は上部
に、多層に形成された複数のメモリセルを有し、下部に論理回路３００４を有する。複数
のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。
なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリセ
ル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ
及びトランジスタ３１７１ｂは、酸化物半導体膜にチャネル形成領域を有する。酸化物半
導体膜にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の
形態において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０
１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジ
スタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、
電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シ
リコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１
０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトラ
ンジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成された
シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるト
ランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用い
ることが可能であるため、説明は省略する。
トランジスタ３１７１ａと、トランジスタ３００１との間には、配線３１００ａ及び配線
３１００ｂが形成されている。配線３１００ａとトランジスタ３００１との間には、絶縁
膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１
ａが設けられ、配線３１００ｂとトランジスタ３１７１ａとの間には、絶縁膜３１４２ａ
が設けられている。
同様に、トランジスタ３１７１ｂと、トランジスタ３１７１ａとの間には、配線３１００
ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａとの
間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶
縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂとの間には、絶縁
膜３１４２ｂが設けられている。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３
１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成
とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセ
ル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができ
る。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続する
ことができる。
例えば、図２２に示すように、電極３５０５によって電極３３０３は配線３１００ａと電
気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１
ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、ト
ランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、
電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することが
できる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続する
ことができる。
図２２では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａ
を介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７
１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配
線３１００ｂの両方を介して行われてもよい。また、図２３に示すように、電極３３０３
とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さず
行われてもよい。図２３では、電極３３０３は、電極３５０３によって、電極３００３ｂ
と電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまたは
ドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａとの
電気的接続をとることができる。
なお、図２２及び図２３では、２つのメモリセル（メモリセル３１７０ａと、メモリセル
３１７０ｂ）が積層された構成を例として示したが、積層するメモリセルの数はこれに限
定されない。
また、図２２及び図２３では、トランジスタ３１７１ａが形成された層と、トランジスタ
３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１０
０ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定され
ない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層
との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていて
もよい。
また、図２２及び図２３では、トランジスタ３１７１ｂが形成された層と、トランジスタ
３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１
００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定さ
れない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成され
た層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられて
いてもよい。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供する
ことが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、
本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより
、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジ
スタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるた
め、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることがで
きる。
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機
器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビ
ゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等
）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（
ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。
図１７（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一
態様に係る信号処理回路は、電子書籍の駆動を制御するための集積回路に用いることがで
きる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を
用いることで、消費電力の低い電子書籍を提供することができる。また、可撓性を有する
基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブル
かつ軽くて使い勝手の良い電子書籍を提供することができる。
図１７（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有
する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路
に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係
る信号処理回路を用いることで、消費電力の低い表示装置を提供することができる。なお
、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての
情報表示用表示装置が含まれる。
図１７（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一
態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることがで
きる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を
用いることで、消費電力の低い表示装置を提供することができる。また、可撓性を有する
基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブル
かつ軽くて使い勝手の良い表示装置を提供することができる。よって、図１７（Ｃ）に示
すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が
格段に広がる。
図１７（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る信号処理回路は、携帯型ゲーム機の駆
動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するた
めの集積回路に本発明の一態様に係る信号処理回路を用いることで、消費電力の低い携帯
型ゲーム機を提供することができる。なお、図１７（Ｄ）に示した携帯型ゲーム機は、２
つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部
の数は、これに限定されない。
図１７（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る信号処理回路は、携帯電話の駆動を制御するための集積回路に用いる
ことができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る信号処
理回路を用いることで、消費電力の低い携帯電話を提供することができる。
図１７（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１７（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る信号処理回路は、携帯情報端末の駆動を制御するための
集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明
の一態様に係る信号処理回路を用いることで、消費電力の低い携帯情報端末を提供するこ
とができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 信号処理回路
１０１ 制御装置
１０２ 演算装置
１０３ 緩衝記憶装置
１０４ 主記憶装置
１０５ メモリセル
１０６ 記憶素子
１０７ トランジスタ
１１０ 基板
１１１ ゲート電極
１１２ 絶縁膜
１１３ 酸化物半導体膜
１１４ ソース電極
１１５ ドレイン電極
１１６ 絶縁膜
１２０ 容量素子
１２１ トランジスタ
１２２ 容量素子
１２３ トランジスタ
１２４ 容量素子
１２５ トランジスタ
１２６ トランジスタ
１２７ トランジスタ
１２８ トランジスタ
１２９ トランジスタ
１３０ トランジスタ
１３１ ダイオード
２００ セルアレイ
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
３００ セルアレイ
４０１ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ Ｘデコーダ
４０８ Ｙデコーダ
４１１ トランジスタ
４１２ 容量素子
４１３ Ｘデコーダ
４１４ Ｙデコーダ
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４４１ メモリコントローラ
４４２ 記憶装置
４４３ 記憶装置
４４４ スイッチ
４４５ スイッチ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
４６７ ＣＰＵ
４６８ ＤＳＰ
４６９ インターフェース
６００ 信号処理回路
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体膜
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
８００ 記憶装置
８０１ セルアレイ
８０２ 駆動回路
８０３ 回路
８０４ ワード線駆動回路
８０５ データ線駆動回路
８０６ 制御回路
８０７ デコーダ
８０８ レベルシフタ
８０９ バッファ
８１０ デコーダ
８１１ レベルシフタ
８１２ セレクタ
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体膜
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体膜
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体膜
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体膜
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
３０００ 基板
３００１ トランジスタ
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３００４ 論理回路
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁膜
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３３０３ 電極
３５０３ 電極
３５０５ 電極
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
７００１ 筐体
７００２ 表示部
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０２１ 筐体
７０２２ 表示部
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (1)

  1. 論理回路と、
    前記論理回路の上方のメモリセルと、を有し、
    前記論理回路は、酸化物半導体以外の半導体をチャネル形成領域に含む第１のトランジスタを有し、
    前記メモリセルは、酸化物半導体をチャネル形成領域に含む第２のトランジスタを有し、
    前記第２のトランジスタの上方に第１の絶縁層が位置し、
    前記第１の絶縁層の上方に第１の導電層が位置し、
    前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第１の導電層と電気的に接続され、
    前記第１の導電層は前記論理回路と電気的に接続され、
    前記第２のトランジスタの半導体膜は、前記チャネル形成領域と、第１の領域と、第２の領域と、を有し、
    前記第１の領域は、前記第２のトランジスタのゲート電極と重ならない領域を有し、
    前記第２の領域は、前記第２のトランジスタのゲート電極と重ならない領域を有し、
    前記第１の領域は、前記ソース電極又はドレイン電極の一方に接している領域を有し、
    前記第２の領域は、前記ソース電極又はドレイン電極の他方に接している領域を有し、
    前記第１の領域は、前記ソース電極又はドレイン電極の一方と重ならない領域を有し、
    前記第２の領域は、前記ソース電極又はドレイン電極の他方と重ならない領域を有し、
    前記第１の領域は、前記チャネル形成領域よりも導電性が高く、
    前記第２の領域は、前記チャネル形成領域よりも導電性が高く、
    前記ソース電極又はドレイン電極の一方に接している領域は、前記ソース電極又はドレイン電極の一方と重ならない領域よりも導電性が高く、
    前記ソース電極又はドレイン電極の他方に接している領域は、前記ソース電極又はドレイン電極の他方と重ならない領域よりも導電性が高い半導体装置。
JP2016205603A 2010-12-28 2016-10-20 半導体装置 Expired - Fee Related JP6392824B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010291835 2010-12-28
JP2010291835 2010-12-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011274252A Division JP6030298B2 (ja) 2010-12-28 2011-12-15 緩衝記憶装置及び信号処理回路

Publications (2)

Publication Number Publication Date
JP2017059291A JP2017059291A (ja) 2017-03-23
JP6392824B2 true JP6392824B2 (ja) 2018-09-19

Family

ID=46316594

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011274252A Expired - Fee Related JP6030298B2 (ja) 2010-12-28 2011-12-15 緩衝記憶装置及び信号処理回路
JP2016205603A Expired - Fee Related JP6392824B2 (ja) 2010-12-28 2016-10-20 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011274252A Expired - Fee Related JP6030298B2 (ja) 2010-12-28 2011-12-15 緩衝記憶装置及び信号処理回路

Country Status (4)

Country Link
US (2) US8687416B2 (ja)
JP (2) JP6030298B2 (ja)
KR (2) KR101931931B1 (ja)
TW (1) TWI529531B (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010031004A2 (en) 2008-09-15 2010-03-18 Piezo Resonance Innovations, Inc. Medical tool for reduced penetration force with feedback means
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
JP2012256406A (ja) * 2011-04-08 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置、及び当該記憶装置を用いた半導体装置
US8611437B2 (en) 2012-01-26 2013-12-17 Nvidia Corporation Ground referenced single-ended signaling
US9338036B2 (en) 2012-01-30 2016-05-10 Nvidia Corporation Data-driven charge-pump transmitter for differential signaling
US9135182B2 (en) * 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP2014143410A (ja) * 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9171607B2 (en) * 2013-03-15 2015-10-27 Nvidia Corporation Ground-referenced single-ended system-on-package
US9076551B2 (en) 2013-03-15 2015-07-07 Nvidia Corporation Multi-phase ground-referenced single-ended signaling
US9153539B2 (en) 2013-03-15 2015-10-06 Nvidia Corporation Ground-referenced single-ended signaling connected graphics processing unit multi-chip module
US9170980B2 (en) 2013-03-15 2015-10-27 Nvidia Corporation Ground-referenced single-ended signaling connected graphics processing unit multi-chip module
US9153314B2 (en) 2013-03-15 2015-10-06 Nvidia Corporation Ground-referenced single-ended memory interconnect
US9147447B2 (en) 2013-03-15 2015-09-29 Nvidia Corporation Ground-referenced single-ended memory interconnect
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP6478562B2 (ja) * 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
JP6444723B2 (ja) * 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
DE112015000705T5 (de) * 2014-02-07 2016-10-27 Semiconductor Energy Laboratory Co., Ltd. Vorrichtung
JP6563313B2 (ja) * 2014-11-21 2019-08-21 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10522693B2 (en) * 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9633710B2 (en) * 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9851942B2 (en) * 2016-03-10 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN115995242A (zh) 2016-03-18 2023-04-21 株式会社半导体能源研究所 半导体装置
US10658395B2 (en) 2017-03-24 2020-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10262736B2 (en) * 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
WO2019239245A1 (ja) * 2018-06-15 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자

Family Cites Families (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5927935B2 (ja) * 1980-02-29 1984-07-09 株式会社日立製作所 情報処理装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
EP0259967B1 (en) * 1986-08-01 1994-03-23 Fujitsu Limited Directory memory
JPH073660B2 (ja) * 1986-08-01 1995-01-18 富士通株式会社 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2742747B2 (ja) * 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
JPH07121444A (ja) 1993-10-21 1995-05-12 Fuji Xerox Co Ltd 補助記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5742781A (en) * 1996-08-09 1998-04-21 Hitachi America, Ltd. Decoded instruction buffer apparatus and method for reducing power consumption in a digital signal processor
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3554666B2 (ja) * 1997-10-07 2004-08-18 株式会社日立製作所 半導体メモリ装置
US6065112A (en) * 1997-06-18 2000-05-16 Matsushita Electric Industrial Co., Ltd. Microprocessor with arithmetic processing units and arithmetic execution unit
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002359296A (ja) * 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4241175B2 (ja) * 2003-05-09 2009-03-18 株式会社日立製作所 半導体装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) * 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006048488A (ja) * 2004-08-06 2006-02-16 Sanyo Electric Co Ltd 命令処理装置及び半導体装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5408930B2 (ja) * 2007-08-31 2014-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20100043941A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 저항성 메모리 어레이의 제조 방법
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2011001881A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101810699B1 (ko) * 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR102191282B1 (ko) * 2009-06-30 2020-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102484139B (zh) * 2009-10-08 2016-07-06 株式会社半导体能源研究所 氧化物半导体层及半导体装置
CN105590646B (zh) * 2009-12-25 2019-01-08 株式会社半导体能源研究所 存储器装置、半导体器件和电子装置
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012090799A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
US8941112B2 (en) * 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012256406A (ja) * 2011-04-08 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置、及び当該記憶装置を用いた半導体装置

Also Published As

Publication number Publication date
US8687416B2 (en) 2014-04-01
KR101987638B1 (ko) 2019-06-12
JP2017059291A (ja) 2017-03-23
KR101931931B1 (ko) 2018-12-24
JP2012150875A (ja) 2012-08-09
TW201248408A (en) 2012-12-01
US20140211558A1 (en) 2014-07-31
TWI529531B (zh) 2016-04-11
KR20120075411A (ko) 2012-07-06
KR20180134815A (ko) 2018-12-19
JP6030298B2 (ja) 2016-11-24
US9093136B2 (en) 2015-07-28
US20120163071A1 (en) 2012-06-28

Similar Documents

Publication Publication Date Title
JP6392824B2 (ja) 半導体装置
JP6298548B2 (ja) 記憶装置
JP7003174B2 (ja) 半導体装置
JP6564824B2 (ja) 半導体装置
JP5288670B1 (ja) 信号処理回路
JP5886492B2 (ja) プログラマブルｌｓｉ
JP6379263B2 (ja) 半導体装置
US8576636B2 (en) Semiconductor device
JP6145140B2 (ja) 信号処理回路の作製方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180731

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180823

R150 Certificate of patent or registration of utility model

Ref document number: 6392824

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees