KR101931931B1 - 신호 처리 회로 - Google Patents

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Abstract

복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 회로. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로.
제어 장치, 연산 장치 및 완충 기억 장치를 가지며, 완충 기억 장치는, 주 기억 장치로부터, 또는 연산 장치로부터 보내져 온 데이터를, 제어 장치로부터의 명령에 따라 기억하고, 완충 기억 장치는 복수의 메모리 셀을 가지고, 메모리 셀은 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터와, 트랜지스터를 개재하여 데이터의 값에 따른 양의 전하가 공급되는 기억 소자를 갖는 신호 처리 회로.

Description

신호 처리 회로{SIGNAL PROCESSING CIRCUIT}
본 발명은 불휘발성의 반도체 기억 장치를 사용한 신호 처리 회로에 관한 것이다.
중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종 다양한 구성을 가지고 있지만, 일반적으로 데이터나 명령을 기억하기 위한 주 기억 장치 이외에, 레지스터, 캐쉬 등 각종 반도체 기억 장치(이하, 단순히 기억 장치라고 한다)가 설치되어 있다. 캐쉬는 연산 장치와 주 기억 장치 사이에 개재하여 주 기억 장치로의 저속의 액세스를 감소시켜 연산 처리를 고속화시키는 것을 목적으로 하여 CPU에 설치되어 있다.
캐쉬 등의 기억 장치는, 주 기억 장치보다도 고속으로 데이터의 기록을 행할 필요가 있다. 따라서, 통상적으로는 레지스터로서 플립플롭이, 캐쉬로서 SRAM 등이 사용된다. 또한 하기 특허 문헌 1에는, 캐쉬로서, SRAM 등의 휘발성 메모리와, 불휘발성 메모리를 병용하는 구성에 관해서 기재되어 있다.
일본 공개특허공보 제(평)7-121444호
그런데, SRAM은 하이 레벨의 전원 전위가 주어져 있는 노드와, 로우 레벨의 전원 전위가 주어져 있는 노드 사이에 있어서, p채널형 트랜지스터와 n채널형 트랜지스터가 직렬로 접속되어 있는 구성을 가지고 있다. 그리고, p채널형 트랜지스터와 n채널형 트랜지스터는, 한쪽이 온이면 다른쪽이 오프가 되도록 동작하기 때문에, 하이 레벨의 전원 전위가 주어져 있는 노드와, 로우 레벨의 전원 전위가 주어져 있는 노드 사이의 전류는, 이상적으로는 0이 될 것이다. 그러나, 실제로는, 오프이어야 하는 트랜지스터에 약간의 오프 전류가 흐르기 때문에, 상기 노드간의 전류는 완전하게 0은 되지 않는다. 따라서, SRAM은 데이터의 기록이 행해지고 있지 않은 유지 상태에서도, 소비 전력이 발생한다.
예를 들면, 트랜지스터의 사이즈에 따라서도 다르지만, 직렬로 접속된 p채널형 트랜지스터 및 n채널형 트랜지스터를, 벌크의 실리콘을 사용하여 제작한 경우, 실온하, 노드간의 전압이 약 3V인 상태에서, 1pA 정도의 오프 전류가 발생한다. 그리고, 통상적인 SRAM에는, 직렬로 접속된 p채널형 트랜지스터 및 n채널형 트랜지스터가 2세트 설치되어 있기 때문에, 2pA 정도의 오프 전류가 발생한다. 그리고, 기억 소자수가 약 107개 정도인 캐쉬의 경우, 오프 전류는 캐쉬 전체에서 20μA가 된다. 그리고, 캐쉬가 설치된 IC칩의 온도가 상승하면, 소비 전력은 더 커지고, 캐쉬만으로 오프 전류가 수 mA에 이른다.
그래서, 소비 전력을 억제하기 위해서, 데이터의 입출력이 이루어지지 않는 기간에 있어서, 캐쉬로의 전원 전위의 공급을 일시적으로 정지한다고 하는 하나의 방법이 제안되고 있다. 캐쉬에는, 전원 전위의 공급이 끊어지면 데이터를 소실해 버리는 휘발성 기억 장치가 사용되고 있기 때문에, 그 방법에서는, 상기 기억 장치의 주변에 불휘발성 기억 장치를 배치하고, 상기 데이터를 그 불휘발성 기억 장치로 일시적으로 옮기고 있다. 그러나, 이러한 불휘발성 기억 장치는 주로 자기 소자나 강유전체가 사용되고 있기 때문에, 제작 공정이 복잡하다.
또한 CPU에 있어서 장시간의 전원 정지를 행할 때는, 전원 정지 전에, 캐쉬내의 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다. 그러나, 이들 외부 기억 장치로부터 데이터를 캐쉬로 되돌리는 데에는 시간을 필요로 한다. 따라서, 하드 디스크, 플래시 메모리 등의 외부 기억 장치에 의한 데이터의 백업은, 소비 전력의 저감을 목적으로 한 단시간의 전원 정지에는 적합하지 않다.
상기의 과제를 감안하여, 본 발명은 복잡한 제작 공정을 필요로 하지 않고, 소비 전력을 억제할 수 있는 신호 처리 회로의 제공을 목적의 하나로 한다. 특히, 단시간의 전원 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로의 제공을 목적의 하나로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태에 따르는 신호 처리 회로가 갖는 기억 장치는, 각 메모리 셀에, 기억 소자와, 상기 기억 소자에 있어서의 전하의 공급, 유지, 방출을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터를 가진다. 또한, 상기 트랜지스터는 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체를, 채널 형성 영역에 포함하고 있다. 이러한 반도체로서는, 예를 들면, 실리콘의 2배 이상의 큰 밴드 갭을 갖는, 산화물 반도체, 탄화실리콘, 질화갈륨 등을 들 수 있다. 상기 반도체를 갖는 트랜지스터는, 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비해, 오프 전류를 매우 낮게 할 수 있다. 따라서, 상기 구성을 갖는 트랜지스터를, 기억 소자에 유입된 전하를 유지하기 위한 스위칭 소자로서 사용함으로써, 기억 소자로부터의 전하의 누설을 방지할 수 있다.
또한 본 발명의 일 형태에 따르는 신호 처리 회로는, 상기 기억 장치 외에, 기억 장치와 데이터를 주고 받는 연산 장치, 제어 장치 등의 각종 논리 회로를 가지고 있으며, 상기 기억 장치는 완충 기억 장치로서 기능한다.
기억 소자는, 예를 들면, 트랜지스터, 용량 소자 등을 사용할 수 있다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써, 고순도화된 산화물 반도체(purified Oxide Semiconductor)는, i형(진성 반도체) 또는 i형에 매우 가깝다. 이로 인해, 상기 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 현저하게 낮다고 하는 특성을 가진다. 구체적으로, 고순도화된 산화물 반도체는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이, 5×1018/㎤ 미만, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하로 한다. 또한 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도는, 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 한다. 또한 산화물 반도체의 밴드 갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되어 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
여기에서, 산화물 반도체막 중의 수소 농도의 분석에 관해서 언급해 둔다. 반도체막 중의 수소 농도 측정은, SIMS로 행한다. SIMS는 그 원리상, 시료 표면 근방이나, 재질이 상이한 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것이 알려져 있다. 그래서, 막 중에 있어서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에 있어서의 평균값을, 수소 농도로서 채용한다. 또한 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 상기 막이 존재하는 영역에 있어서의, 수소 농도의 극대값 또는 극소값을, 상기 막중의 수소 농도로서 채용한다. 또한 상기 막이 존재하는 영역에 있어서, 극대값을 갖는 산형의 피크, 극소값을 갖는 골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
구체적으로, 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터의 오프 전류가 낮은 것은, 여러 가지 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자라도, 소스 단자와 드레인 단자간의 전압(드레인 전압)이 1V에서 10V인 범위에 있어서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는, 100zA/㎛ 이하인 것을 알 수 있다.
또한, 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한 상기 산화물을 사용한 트랜지스터의 전기적 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 기타 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 호르뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 함유하고 있어도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn 계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한 상기 산화물 반도체는 실리콘을 함유하고 있어도 좋다.
또한, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 함유하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 함유하고 있어도 좋다. In-Ga-Zn계 산화물은 무전계시의 저항이 충분히 높아 오프 전류를 충분하게 작게 하는 것이 가능하며, 또한 이동도도 높기 때문에, 신호 처리 회로에 사용하는 반도체 재료로서는 적합하다.
상기 구성을 갖는 기억 소자를, 신호 처리 회로가 갖는 완충 기억 장치 등의 기억 장치에 사용함으로써, 전원 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 따라서, 신호 처리 회로 전체, 또는 신호 처리 회로를 구성하는 하나 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원을 정지할 수 있기 때문에, 소비 전력을 억제할 수 있는 신호 처리 회로, 소비 전력을 억제할 수 있는 상기 신호 처리 회로의 구동 방법을 제공할 수 있다.
도 1은 신호 처리 회로의 블록도와, 메모리 셀의 구성을 도시하는 도면과, 트랜지스터의 단면도.
도 2는 메모리 셀의 회로도.
도 3은 메모리 셀의 회로도.
도 4는 셀 어레이의 회로도.
도 5는 기억 장치의 동작을 도시하는 타이밍 차트.
도 6은 셀 어레이의 회로도.
도 7은 기억 장치의 구성을 도시하는 블록도.
도 8은 판독 회로의 구성을 도시하는 도면.
도 9는 신호 처리 회로의 구성을 도시하는 블록도.
도 10은 완충 기억 장치의 구조를 도시하는 도면.
도 11은 기억 장치의 제작 방법을 도시하는 도면.
도 12는 기억 장치의 제작 방법을 도시하는 도면.
도 13은 기억 장치의 제작 방법을 도시하는 도면.
도 14는 기억 장치의 제작 방법을 도시하는 도면.
도 15는 기억 장치의 단면도.
도 16은 트랜지스터의 단면도.
도 17은 전자 기기의 도면.
도 18은 SRAM과 DRAM의 구성을 도시하는 도면.
도 19는 휴대 전화의 블록도.
도 20은 메모리 회로의 블록도.
도 21은 휴대 서적의 블록도.
도 22는 기억 장치의 단면도.
도 23은 기억 장치의 단면도.
이하에서는, 본 발명의 실시 형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은, 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 콘트롤러를 포함하는 LSI(Large Scale Integrated Circuit) 등의 집적 회로가, 본 발명의 신호 처리 회로의 범주에 포함된다.
(실시 형태 1)
본 발명의 일 형태에 따르는 신호 처리 회로는, 제어 장치와, 하나 또는 복수의 연산 장치와, 하나 또는 복수의 완충 기억 장치를 적어도 가진다. 도 1a에, 본 발명의 일 형태에 따르는 신호 처리 회로(100)의 일례를 도시한다. 도 1a에 도시하는 신호 처리 회로(100)는, 제어 장치(101), 연산 장치(102), 완충 기억 장치(103), 주 기억 장치(104)를 가진다.
제어 장치(101)는 신호 처리 회로(100)가 갖는 연산 장치(102), 완충 기억 장치(103), 주 기억 장치(104)의 동작을 통괄적으로 제어하는 회로이다. 연산 장치(102)는 논리 연산, 사칙 연산 등 각종 연산 처리를 행하는 논리 회로이다. 그리고, 완충 기억 장치(103)는 연산 장치(102)에 있어서의 연산 처리시에, 데이터를 일시적으로 기억하는 기능을 가진다. 또는, 완충 기억 장치(103)는 제어 장치(101)가 실행하는 명령을 일시적으로 기억하는 기능을 가진다.
또한 주 기억 장치(104)는 제어 장치(101)가 실행하는 명령을 기억하거나 또는 연산 장치(102)로부터 출력된 데이터를 기억할 수 있다. 또한, 도 1a에서는, 주 기억 장치(104)가 신호 처리 회로(100)의 일부인 구성을 도시하고 있지만, 주 기억 장치(104)는 신호 처리 회로(100)의 외부에 설치되어 있어도 좋다.
완충 기억 장치(103)를 연산 장치(102)와 주 기억 장치(104) 사이에, 또는, 제어 장치(101)와 주 기억 장치(104) 사이에 설치함으로써, 주 기억 장치(104)로의 저속의 액세스를 감소시켜 연산 처리 등의 신호 처리를 고속화시킬 수 있다.
완충 기억 장치(103)에는 메모리 셀이 복수 설치되어 있고, 각 메모리 셀은 기억 소자와, 상기 기억 소자에 있어서의 전하의 유지를 제어하기 위한, 오프 전류 또는 누설 전류가 매우 작은 트랜지스터를 가진다.
도 1b에, 완충 기억 장치(103)가 갖는 메모리 셀의 구성을, 일례로서 회로도로 도시한다. 도 1b에 도시하는 회로도에서는, 메모리 셀(105)이 기억 소자(106)와, 스위칭 소자로서 기능하는 트랜지스터(107)를 가진다. 기억 소자(106)는 용량 소자, 트랜지스터 등의 반도체 소자를 사용할 수 있다. 그리고, 기억 소자(106)는 용량 소자, 또는 트랜지스터의 게이트 전극과 활성층 사이에 형성되는 게이트 용량에, 전하를 축적시킴으로써, 데이터를 기억한다.
또한 기억 소자(106)로의 전하의 공급과, 상기 기억 소자(106)로부터의 전하의 방출과, 상기 기억 소자(106)에 있어서의 전하의 유지는, 스위칭 소자로서 기능하는 트랜지스터(107)에 의해 제어한다.
또한, 메모리 셀(105)은 필요에 따라서, 트랜지스터, 다이오드, 저항 소자, 인덕턴스 등의 그 밖의 회로 소자를, 추가로 가지고 있어도 좋다.
본 발명의 일 형태에서는, 상기 스위칭 소자로서 기능하는 트랜지스터(107)의 채널 형성 영역에, 실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 포함하는 것을 특징으로 한다. 상기한 바와 같은 특성을 갖는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류 또는 누설 전류가 매우 낮은 트랜지스터(107)를 실현할 수 있다.
데이터 유지 기간의 길이는, 기억 소자(106)에 축적되어 있는 전하가 상기 트랜지스터(107)를 개재하여 누설되는 양에 의존한다. 따라서, 상기 구성을 갖는 트랜지스터(107)를, 기억 소자(106)에 축적된 전하를 유지하기 위한 스위칭 소자로서 사용함으로써, 기억 소자(106)로부터의 전하 누설을 방지할 수 있어 데이터의 유지 기간을 길게 확보할 수 있다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란, n채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 높은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0이하일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다. 또는, 본 명세서에서 오프 전류란, p채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 낮은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다. 또한 누설 전류란, 절연막을 통하여 소스 전극 또는 드레인 전극과 게이트 전극 사이에 흐르는 전류를 의미한다.
실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료의 일례로서, 탄화실리콘(SiC), 질화갈륨(GaN) 등의 화합물 반도체, 산화아연(ZnO) 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다. 이 중에서도 산화물 반도체는, 스퍼터링법이나 습식법에 의해 제작 가능하며, 양산성이 우수하다고 하는 이점이 있다. 또한 탄화실리콘 또는 질화갈륨과는 달리, 산화물 반도체는 실온에서도 성막이 가능하기 때문에, 유리 기판 위로의 성막, 또는 반도체 소자를 사용한 집적 회로 위로의 성막이 가능하다. 또한 기판의 대형화에도 대응이 가능하다. 따라서, 상기한 와이드 갭 반도체 중에서도, 산화물 반도체는 양산성이 높다고 하는 장점을 특히 가진다. 또한 트랜지스터의 성능(예를 들면, 전계 효과 이동도)을 향상시키기 위해서 결정성의 산화물 반도체를 얻고자 하는 경우에도, 250℃에서 800℃의 열처리에 의해 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
이하의 설명에서는 트랜지스터(107)의 반도체막으로서, 상기와 같은 이점을 갖는 산화물 반도체를 사용하는 경우를 예로 들고 있다.
또한 도 1b에서는, 트랜지스터(107)가 게이트 전극을 활성층의 한 쪽에만 가지고 있는 경우를 도시하고 있다. 트랜지스터(107)가, 활성층을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 스위칭을 제어하기 위한 신호가 주어지고, 다른쪽의 게이트 전극은, 전기적으로 절연되어 있는 플로우팅 상태라도 좋고, 전위가 다른 것으로부터 주어져 있는 상태라도 좋다. 후자의 경우, 한 쌍의 전극에, 동일한 높이의 전위가 주어져 있어도 좋고, 다른쪽의 게이트 전극에만 접지 전위 등의 고정 전위가 주어져 있어도 좋다. 다른쪽의 게이트 전극에 주는 전위의 높이를 제어함으로써, 트랜지스터(107)의 임계값 전압을 제어할 수 있다.
또한 도 1b에서는, 메모리 셀(105)이 스위칭 소자로서 기능하는 트랜지스터(107)를 1개만 갖는 구성을 도시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는, 스위칭 소자로서 기능하는 트랜지스터가 각 메모리 셀에 최저 1개 설치되어 있으면 되며, 상기 트랜지스터의 수는 복수라도 좋다. 메모리 셀(105)이 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 본 명세서에 있어서, 트랜지스터가 직렬로 접속되어 있는 상태란, 예를 들면, 제 1 트랜지스터의 제 1 단자와 제 2 단자 중 어느 한쪽만이, 제 2 트랜지스터의 제 1 단자와 제 2 단자 중 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한 트랜지스터가 병렬로 접속되어 있는 상태란, 제 1 트랜지스터의 제 1 단자가 제 2 트랜지스터의 제 1 단자에 접속되고, 제 1 트랜지스터의 제 2 단자가 제 2 트랜지스터의 제 2 단자에 접속되어 있는 상태를 의미한다.
계속해서, 도 1c에, 도 1b에 도시한 트랜지스터(107)의 단면도의 일례를 도시한다.
도 1c에 있어서, 트랜지스터(107)는 절연 표면을 갖는 기판(110) 위에, 게이트 전극(111)과, 게이트 전극(111) 위의 절연막(112)과, 절연막(112)을 사이에 개재하여 게이트 전극(111)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(113)과, 산화물 반도체막(113) 위의 소스 전극(114) 및 드레인 전극(115)을 가지고 있다. 도 1c에서는, 산화물 반도체막(113), 소스 전극(114) 및 드레인 전극(115) 위에, 절연막(116)이 형성되어 있다. 트랜지스터(107)는 절연막(116)을 그 구성 요소에 포함하고 있어도 좋다.
또한, 도 1c에서는, 트랜지스터(107)가 싱글 게이트 구조인 경우를 예시하고 있지만, 트랜지스터(107)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는 멀티 게이트 구조라도 좋다.
상기한 메모리 셀을 갖는 완충 기억 장치(103)는, 완충 기억 장치(103)로의 전원 전압의 공급을 정지해도, 데이터를 유지할 수 있다. 따라서, 신호 처리 회로(100) 전체로의 전원 전압의 공급을 정지하여 소비 전력을 억제할 수 있다. 또는, 완충 기억 장치(103)로의 전원 전압의 공급을 정지하여 소비 전력을 억제할 수 있다.
또한 완충 기억 장치(103)로의 전원 전압의 공급이 정지되는 것과 더불어, 상기 완충 기억 장치(103)와 데이터를 주고 받는 제어 장치(101) 또는 연산 장치(102)로의 전원 전압의 공급을 정지하도록 해도 좋다. 예를 들면, 연산 장치(102)와 완충 기억 장치(103)에 있어서, 동작이 이루어지지 않는 경우, 연산 장치(102) 및 완충 기억 장치(103)로의 전원 전압의 공급을 정지하도록 해도 좋다.
이어서, 도 2 및 도 3에, 메모리 셀(105)의 구체적인 구성예를 도시한다.
또한, 본 명세서에 있어서 접속이란 전기적인 접속을 의미하고 있고, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니며, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 개재하여 간접적으로 접속하고 있는 상태도, 그 범주에 포함시킨다.
또한 회로도상으로는 독립되어 있는 구성 요소끼리가 접속되어 있는 경우라도, 실제로는, 예를 들면, 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이, 복수의 구성 요소의 기능을 함께 가지고 있는 경우도 있다. 본 명세서에 있어서 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 함께 가지고 있는 경우도, 그 범주에 포함시킨다.
또한 트랜지스터가 갖는 소스 전극과 드레인 전극은, 트랜지스터의 극성 및 각 전극에 주어지는 전위의 고저에 따라, 그 호칭이 바뀐다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 소스 전극이라고 불리고, 높은 전위가 주어지는 전극이 드레인 전극이라고 불린다. 또한 p채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 드레인 전극이라고 불리고, 높은 전위가 주어지는 전극이 소스 전극이라고 불린다. 이하, 소스 전극과 드레인 전극 중 어느 한쪽을 제 1 단자, 다른쪽을 제 2 단자라고 칭한다.
도 2a에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 용량 소자(120)를 가진다. 트랜지스터(107)의 게이트 전극은 워드선(WL)에 접속되어 있다. 또한 트랜지스터(107)는 그 제 1 단자가 데이터선(DL)에 접속되어 있고, 그 제 2 단자가 용량 소자(120)의 한쪽 전극에 접속되어 있다. 용량 소자(120)의 다른쪽 전극은, 접지 전위 등의 고정 전위가 주어져 있는 노드에 접속되어 있다.
도 2a에 도시하는 메모리 셀(105)에서는, 데이터 기록시에 트랜지스터(107)가 온이 되고, 데이터선(DL)으로부터 데이터를 포함하는 신호의 전위가, 트랜지스터(107)를 개재하여 용량 소자(120)의 한쪽 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 용량 소자(120)에 축적되어 있는 전하량이 제어됨으로써, 용량 소자(120)로의 데이터의 기록이 이루어진다.
이어서, 데이터의 유지시에는, 트랜지스터(107)가 오프가 되고, 용량 소자(120)에 있어서 전하가 유지된다. 상기한 바와 같이, 트랜지스터(107)는 오프 전류 또는 누설 전류가 매우 낮다고 하는 특성을 가지고 있다. 이로 인해, 용량 소자(120)에 축적된 전하는 누설되기 어려워 트랜지스터(107)에 실리콘 등의 반도체 재료를 사용한 경우와 비교하여, 장기간에 걸쳐 데이터를 유지할 수 있다.
데이터의 판독시에는 트랜지스터(107)가 온이 되고, 데이터선(DL)을 개재하여 용량 소자(120)에 축적된 전하가 추출된다. 그리고, 상기 전하량의 차이를 읽어냄으로써, 데이터를 판독할 수 있다.
도 2b에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 트랜지스터(121) 및 용량 소자(122)를 가진다. 트랜지스터(107)의 게이트 전극은, 제 1 워드선(WLa)에 접속되어 있다. 또한 트랜지스터(107)는 그 제 1 단자가 제 1 데이터선(DLa)에 접속되어 있고, 그 제 2 단자가 트랜지스터(121)의 게이트 전극에 접속되어 있다. 트랜지스터(121)는 그 제 1 단자가 제 2 데이터선(DLb)에 접속되어 있고, 그 제 2 단자가, 소정의 전위가 주어져 있는 노드에 접속되어 있다. 용량 소자(122)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(121)의 게이트 전극에 접속되고, 다른쪽이 제 2 워드선(WLb)에 접속되어 있다.
도 2b에 도시하는 메모리 셀(105)에서는, 데이터의 기록시에 트랜지스터(107)가 온이 되고, 제 1 데이터선(DLa)으로부터 데이터를 포함하는 신호의 전위가, 트랜지스터(107)를 개재하여 트랜지스터(121)의 게이트 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 트랜지스터(121)의 게이트 용량, 및 용량 소자(122)에 축적되는 전하량이 제어됨으로써, 트랜지스터(121) 및 용량 소자(122)로의 데이터의 기록이 이루어진다.
이어서, 데이터의 유지시에는, 트랜지스터(107)가 오프가 되고, 트랜지스터(121)의 게이트 용량, 및 용량 소자(122)에 축적된 전하가 유지된다. 상기한 바와 같이, 트랜지스터(107)는 오프 전류 또는 누설 전류가 매우 낮다고 하는 특성을 가지고 있다. 이로 인해, 축적된 상기 전하는 누설되기 어려워 트랜지스터(107)에 실리콘 등의 반도체 재료를 사용한 경우에 비해, 장기간에 걸쳐 데이터를 유지할 수 있다.
데이터의 판독시에는, 제 2 워드선(WLb)의 전위를 변화시킨다. 용량 소자(122)가 갖는 한 쌍의 전극의 전위차는, 전하 보존칙에 의해 유지된 채이므로, 제 2 워드선(WLb)의 전위의 변화는, 트랜지스터(121)의 게이트 전극에 주어진다. 트랜지스터(121)는 그 게이트 용량에 축적되어 있는 전하량에 따라 임계값 전압이 변화되고 있다. 따라서, 트랜지스터(121)의 게이트 전극의 전위가 변화됨으로써 얻어지는 트랜지스터(121)의 드레인 전류의 크기로부터, 축적되어 있는 전하량의 차이를 읽어냄으로써, 데이터를 판독할 수 있다.
또한, 기억 소자로서 기능하는 트랜지스터(121)는, 그 활성층에 산화물 반도체막이 사용되고 있어도 좋다. 또는, 트랜지스터(121)의 활성층에, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체가 사용되고 있어도 좋다. 메모리 셀(105) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 사용함으로써, 프로세스를 간략화할 수 있다. 또한 기억 소자로서 기능하는 트랜지스터(121)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 메모리 셀(105)로부터 데이터를 고속으로 판독할 수 있다.
도 2c에 도시하는 메모리 셀(105)은, 하나의 데이터선(DL)이, 제 1 데이터선(DLa)과 제 2 데이터선(DLb)의 기능을 함께 가지고 있는 점에 있어서, 도 2b에 도시하는 메모리 셀(105)과 상이하다. 구체적으로, 도 2c에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 트랜지스터(123) 및 용량 소자(124)를 가진다. 트랜지스터(107)의 게이트 전극은, 제 1 워드선(WLa)에 접속되어 있다. 또한 트랜지스터(107)는, 그 제 1 단자가 데이터선(DL)에 접속되어 있고, 그 제 2 단자가 트랜지스터(123)의 게이트 전극에 접속되어 있다. 트랜지스터(123)는 그 제 1 단자가 데이터선(DL)에 접속되어 있고, 그 제 2 단자가 소정의 전위가 주어져 있는 노드에 접속되어 있다. 용량 소자(124)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(123)의 게이트 전극에 접속되고, 다른쪽이 제 2 워드선(WLb)에 접속되어 있다.
도 2c에 도시하는 메모리 셀(105)은, 데이터의 기록, 유지, 판독 등의 동작은, 도 2b에 도시하는 메모리 셀(105)과 같이 행할 수 있다.
또한 기억 소자로서 기능하는 트랜지스터(123)는, 그 활성층에, 산화물 반도체막이 사용되고 있어도 좋다. 또는, 트랜지스터(123)의 활성층에, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체가 사용되고 있어도 좋다. 메모리 셀(105) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 사용함으로써, 프로세스를 간략화할 수 있다. 또한 기억 소자로서 기능하는 트랜지스터(123)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 메모리 셀(105)로부터 데이터를 고속으로 판독할 수 있다.
도 3a에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 트랜지스터(125)를 가진다. 트랜지스터(125)는 활성층을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지고 있다. 상기한 쌍의 게이트 전극의 한쪽을 제 1 게이트 전극, 다른쪽을 제 2 게이트 전극으로 한다.
트랜지스터(107)의 게이트 전극은 제 1 워드선(WLa)에 접속되어 있다. 또한 트랜지스터(107)는, 그 제 1 단자가 제 1 데이터선(DLa)에 접속되어 있고, 그 제 2 단자가 트랜지스터(125)의 제 1 게이트 전극에 접속되어 있다. 트랜지스터(125)의 제 2 게이트 전극은 제 2 워드선(WLb)에 접속되어 있다. 또한 트랜지스터(125)는, 그 제 1 단자가 제 2 데이터선(DLb)에 접속되어 있고, 그 제 2 단자가 소정의 전위가 주어져 있는 노드에 접속되어 있다.
도 3a에 도시하는 메모리 셀(105)에서는, 데이터의 기록시에 트랜지스터(107)가 온이 되고, 제 1 데이터선(DLa)으로부터 데이터를 포함하는 신호의 전위가, 트랜지스터(107)를 개재하여 트랜지스터(125)의 제 1 게이트 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 트랜지스터(125)의 게이트 용량에 축적되는 전하량이 제어됨으로써, 트랜지스터(125)로의 데이터의 기록이 이루어진다.
이어서, 데이터의 유지시에는, 트랜지스터(107)가 오프가 되고, 트랜지스터(125)의 게이트 용량에 축적된 전하가 유지된다. 상기한 바와 같이, 트랜지스터(107)는 오프 전류 또는 누설 전류가 매우 낮다고 하는 특성을 가지고 있다. 이로 인해, 축적된 상기 전하는 누설되기 어려워 트랜지스터(107)에 실리콘 등의 반도체 재료를 사용한 경우에 비해, 장기간에 걸쳐 데이터를 유지할 수 있다.
데이터의 판독시에는, 제 2 워드선(WLb)의 전위를 변화시킴으로써, 트랜지스터(125)의 제 2 게이트 전극의 전위를 변화시킨다. 트랜지스터(125)는 그 게이트 용량에 축적되어 있는 전하량에 따라 임계값 전압이 변화되고 있다. 따라서, 트랜지스터(125)의 제 2 게이트 전극의 전위를 변화시킴으로써 얻어지는 트랜지스터(125)의 드레인 전류의 크기로부터, 축적되어 있는 전하량의 차이를 읽어내고, 결과적으로, 데이터를 판독할 수 있다.
또한, 기억 소자로서 기능하는 트랜지스터(125)는, 그 활성층에, 산화물 반도체막이 사용되고 있어도 좋다. 또는, 트랜지스터(125)의 활성층에, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체가 사용되고 있어도 좋다. 메모리 셀(105) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 사용함으로써, 프로세스를 간략화할 수 있다. 또한 기억 소자로서 기능하는 트랜지스터(125)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 메모리 셀(105)로부터 데이터를 고속으로 판독할 수 있다.
도 3b에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 트랜지스터(126)와, 데이터의 판독을 제어하는 스위칭 소자로서 기능하는 트랜지스터(127)를 가진다. 트랜지스터(107)의 게이트 전극은 제 1 워드선(WLa)에 접속되어 있다. 또한 트랜지스터(107)는 그 제 1 단자가 제 1 데이터선(DLa)에 접속되어 있고, 그 제 2 단자가 트랜지스터(126)의 게이트 전극에 접속되어 있다. 트랜지스터(126)는, 그 제 1 단자가 트랜지스터(127)의 제 2 단자에 접속되어 있고, 그 제 2 단자가 소정의 전위가 주어져 있는 노드에 접속되어 있다. 트랜지스터(127)가 갖는 제 1 단자는, 제 2 데이터선(DLb)에 접속되어 있다. 트랜지스터(127)의 게이트 전극은 제 2 워드선(WLb)에 접속되어 있다.
도 3b에 도시하는 메모리 셀(105)에서는, 데이터의 기록시에 트랜지스터(107)가 온이 되고, 제 1 데이터선(DLa)으로부터 데이터를 포함하는 신호의 전위가, 트랜지스터(107)를 개재하여 트랜지스터(126)의 게이트 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 트랜지스터(126)의 게이트 용량에 축적되는 전하량이 제어됨으로써, 트랜지스터(126)로의 데이터의 기록이 이루어진다.
이어서, 데이터의 유지시에는, 트랜지스터(107)가 오프가 되고, 트랜지스터(126)의 게이트 용량에 축적된 전하가 유지된다. 상기한 바와 같이, 트랜지스터(107)는 오프 전류 또는 누설 전류가 매우 낮다고 하는 특성을 가지고 있다. 이로 인해, 축적된 상기 전하는 누설되기 어려워 실리콘 등의 반도체 재료를 사용한 경우에 비해, 장기간에 걸쳐 데이터를 유지할 수 있다.
데이터의 판독시에는, 제 2 워드선(WLb)의 전위가 변화됨으로써, 트랜지스터(127)가 온이 된다. 트랜지스터(127)가 온이 되면, 트랜지스터(126)에는, 그 게이트 용량에 축적되어 있는 전하량에 걸맞는 높이의 드레인 전류가 흐른다. 따라서, 트랜지스터(126)의 드레인 전류의 크기로부터, 축적되어 있는 전하량의 차이를 읽어냄으로써, 데이터를 판독할 수 있다.
또한, 트랜지스터(126) 또는 트랜지스터(127)는, 그 활성층에 산화물 반도체막이 사용되고 있어도 좋다. 또는, 트랜지스터(126) 또는 트랜지스터(127)의 활성층에, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체가 사용되고 있어도 좋다. 메모리 셀(105) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 사용함으로써, 프로세스를 간략화할 수 있다. 또한 트랜지스터(126) 또는 트랜지스터(127)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 메모리 셀(105)로부터 데이터를 고속으로 판독할 수 있다.
도 3c에 도시하는 메모리 셀(105)은, 하나의 워드선(WL)이, 제 1 워드선(WLa)과 제 2 워드선(WLb)의 기능을 함께 가지고 있는 점에 있어서, 도 3b에 도시하는 메모리 셀(105)과 상이하다. 구체적으로, 도 3c에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 트랜지스터(128)와, 데이터의 판독을 제어하는 스위칭 소자로서 기능하는 트랜지스터(129)를 가진다. 트랜지스터(129)는 트랜지스터(128)와 극성이 상이하다. 그리고, 트랜지스터(107)의 게이트 전극은 워드선(WL)에 접속되어 있다. 또한 트랜지스터(107)는, 그 제 1 단자가 제 1 데이터선(DLa)에 접속되어 있고, 그 제 2 단자가 트랜지스터(128)의 게이트 전극에 접속되어 있다. 트랜지스터(128)는, 그 제 1 단자가 트랜지스터(129)의 제 2 단자에 접속되어 있고, 그 제 2 단자가 소정의 전위가 주어져 있는 노드에 접속되어 있다. 트랜지스터(129)의 제 1 단자는 제 2 데이터선(DLb)에 접속되어 있다. 트랜지스터(129)의 게이트 전극은 워드선(WL)에 접속되어 있다.
도 3c에 도시하는 메모리 셀(105)은, 데이터의 기록, 유지, 판독 등의 동작은, 도 3b에 도시하는 메모리 셀(105)과 같이 행할 수 있다.
또한, 트랜지스터(128)는, 그 활성층에 산화물 반도체막이 사용되고 있어도 좋다. 또는, 트랜지스터(128)의 활성층에, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘 또는 게르마늄 등의 반도체가 사용되고 있어도 좋다. 또한, 트랜지스터(128)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 메모리 셀(105)로부터 데이터를 고속으로 판독할 수 있다.
도 3d에 도시하는 메모리 셀(105)은, 스위칭 소자로서 기능하는 트랜지스터(107)와, 기억 소자로서 기능하는 트랜지스터(130)와, 데이터의 판독을 제어하는 다이오드(131)를 가진다. 트랜지스터(107)의 게이트 전극은 워드선(WL)에 접속되어 있다. 또한, 트랜지스터(107)는, 그 제 1 단자가 제 1 데이터선(DLa)에 접속되어 있고, 그 제 2 단자가 트랜지스터(130)의 게이트 전극에 접속되어 있다. 트랜지스터(130)는, 그 제 1 단자가 다이오드(131)의 음극에 접속되어 있고, 그 제 2 단자가 소정의 전위가 주어져 있는 노드에 접속되어 있다. 다이오드(131)는 그 양극이 제 2 데이터선(DLb)에 접속되어 있다.
도 3d에 도시하는 메모리 셀(105)에서는, 데이터의 기록시에 트랜지스터(107)가 온이 되고, 제 1 데이터선(DLa)으로부터 데이터를 포함하는 신호의 전위가, 트랜지스터(107)를 개재하여 트랜지스터(130)의 게이트 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 트랜지스터(130)의 게이트 용량에 축적되는 전하량이 제어됨으로써, 트랜지스터(130)로의 데이터의 기록이 이루어진다. 또한, 데이터의 기록시에서는, 제 2 데이터선(DLb)의 전위를, 소정의 전위와 동일하거나, 그것보다 낮게 유지한다.
이어서, 데이터의 유지시에는 트랜지스터(107)가 오프가 된다. 또한 데이터의 유지시에 있어서도, 제 2 데이터선(DLb)의 전위를, 소정의 전위와 동일하거나, 그것보다 낮게 유지한다. 따라서, 트랜지스터(130)의 게이트 용량에 축적된 전하가 유지된다. 상기한 바와 같이, 트랜지스터(107)는 오프 전류 또는 누설 전류가 매우 낮다고 하는 특성을 가지고 있다. 이로 인해, 축적된 상기 전하는 누설되기 어려워 트랜지스터(107)에 실리콘 등의 반도체 재료를 사용한 경우에 비해, 장기간에 걸쳐 데이터를 유지할 수 있다.
데이터의 판독시에는, 제 2 데이터선(DLb)의 전위를 소정의 전위보다도 높게 한다. 트랜지스터(130)는 그 게이트 용량에 축적되어 있는 전하량에 따라 임계값 전압이 변화되고 있다. 따라서, 트랜지스터(130)의 게이트 전극의 전위가 변화됨으로써 얻어지는 트랜지스터(130)의 드레인 전류의 크기로부터, 축적되어 있는 전하량의 차이를 읽어냄으로써, 데이터를 판독할 수 있다.
또한, 기억 소자로서 기능하는 트랜지스터(130)는, 그 활성층에 산화물 반도체막이 사용되고 있어도 좋다. 또는, 트랜지스터(130)의 활성층에, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체가 사용되고 있어도 좋다. 메모리 셀(105) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 사용함으로써, 프로세스를 간략화할 수 있다. 또한 기억 소자로서 기능하는 트랜지스터(130)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 메모리 셀(105)로부터 데이터를 고속으로 판독할 수 있다.
이어서, 복수의 메모리 셀을 갖는 기억 장치의 구성과, 그 구동 방법의 일례 에 관해서 설명한다.
도 4는, 도 2c에 도시한 메모리 셀(105)을 복수 갖는 셀 어레이(200)의 회로도의 일례이다. 단, 도 4에서는, 도 2c와는 달리, 트랜지스터(123)가 p채널형인 경우의 회로도를 예시하고 있다.
도 4에 도시하는 셀 어레이(200)에서는, 복수의 제 1 워드선(WLa), 복수의 데이터선(DL), 복수의 제 2 워드선(WLb), 복수의 소스선(SL) 등의 각종 배선이 설치되어 있고, 구동 회로로부터의 신호 또는 전위가, 이들 배선을 개재하여 각 메모리 셀(105)로 공급된다. 소스선(SL)은 트랜지스터(123)의 제 2 단자에 접속되어 있다.
또한, 상기 배선의 수는, 메모리 셀(105)의 수 및 배치에 의해 결정할 수 있다. 구체적으로, 도 4에 도시하는 셀 어레이(200)의 경우, y행×x열의 메모리 셀(105)이 매트릭스상으로 접속되어 있고, 제 1 워드선(WLa1 내지 WLay), 제 2 워드선(WLb1 내지 WLby), 소스선(SL1 내지 SLy), 데이터선(DL1 내지 DLx)이, 셀 어레이(200) 내에 배치되어 있는 경우를 예시하고 있다.
이어서, 도 4에 도시하는 셀 어레이(200)의 동작에 관해서, 도 5의 타이밍 차트를 사용하여 설명한다. 또한, 도 5에서는, 1행 1번째 열의 메모리 셀(105)과, 1행 x번째 열의 메모리 셀(105)과, y행 1번째 열의 메모리 셀(105)과, y행 x번째 열의 메모리 셀(105)에 있어서, 데이터의 기록, 유지, 판독을 행하는 경우를 예로 들고 있다. 또한 도 5에서는, 트랜지스터(123)가 p채널형 트랜지스터인 경우를 예시하고 있다.
또한 도 5의 타이밍 차트 중의 사선부는, 전위가 하이 레벨과 로우 레벨의 어느 쪽이라도 좋은 기간을 의미한다.
우선, 데이터의 기록 기간(Ta)에 있어서의 셀 어레이(200)의 동작에 관해서 설명한다.
데이터의 기록은 행별로 행한다. 도 5에서는, 1행 1번째 열의 메모리 셀(105) 및 1행 x번째 열의 메모리 셀(105)로의 데이터의 기록을 먼저 행하고, 그 후에, y행 1번째 열의 메모리 셀(105) 및 y행 x번째 열의 메모리 셀(105)로의 데이터의 기록을 행하는 경우를 예시하고 있다.
우선, 기록을 행하는 1번째 행의 메모리 셀(105)이 갖는, 제 1 워드선(WLa1) 및 제 2 워드선(WLb1)의 선택을 행한다. 구체적으로 도 5에서는, 제 1 워드선(WLa1)에 하이 레벨의 전위(VH)가 주어지고, 그 이외의 제 1 워드선(WLa2 내지 WLay)에는 접지 전위(GND)가 주어진다. 따라서, 제 1 워드선(WLa1)에 게이트 전극이 접속되어 있는 트랜지스터(107)만이, 선택적으로 온이 된다. 또한 제 2 워드선(WLb1)에는 접지 전위(GND)가 주어지고, 다른 제 2 워드선(WLb2 내지 WLby)에는 하이 레벨의 전위(VDD)가 주어진다.
그리고, 제 1 워드선(WLa1) 및 제 2 워드선(WLb1)이 선택되고 있는 기간에 있어서, 데이터선(DL1, DLx)에 데이터를 포함하는 신호의 전위가 주어진다. 데이터선(DL1, DLx)에 주어지는 전위의 레벨은, 데이터의 내용에 따라 당연히 상이하다. 도 5에서는, 데이터선(DL1)에 하이 레벨의 전위(VDD)가 주어지고, 데이터선(DLx)에 접지 전위(GND)가 주어져 있는 경우를 예시한다. 데이터선(DL1, DLx)에 주어지는 전위는, 온의 트랜지스터(107)를 개재하여 용량 소자(124)가 갖는 전극의 하나와, 트랜지스터(123)의 게이트 전극에 주어진다. 그리고, 용량 소자(124)가 갖는 전극의 하나와, 트랜지스터(123)의 게이트 전극을 노드(FG)로 하면, 상기 신호의 전위에 따라, 노드(FG)에 축적되는 전하량이 제어됨으로써, 1행 1번째 열의 메모리 셀(105)과, 1행 x번째 열의 메모리 셀(105)로의 데이터의 기록이 이루어진다.
이어서, 제 1 워드선(WLa1)에 접지 전위(GND)가 주어지고, 제 1 워드선(WLa1)에 게이트 전극이 접속되어 있는 트랜지스터(107)가 오프가 된다.
이어서, 기록을 행하는 y번째 행의 메모리 셀(105)이 갖는, 제 1 워드선(WLay) 및 제 2 워드선(WLby)의 선택을 행한다. 구체적으로 도 5에서는, 제 1 워드선(WLay)에 하이 레벨의 전위(VH)가 주어지고, 그 이외의 제 1 워드선(WLa1 내지 WLa(y-1))에는 접지 전위(GND)가 주어진다. 따라서, 제 1 워드선(WLay)에 게이트 전극이 접속되어 있는 트랜지스터(107)만이, 선택적으로 온이 된다. 또한 제 2 워드선(WLby)에는 접지 전위(GND)가 주어지고, 다른 제 2 워드선(WLb1 내지 WLb(y-1))에는 하이 레벨의 전위(VDD)가 주어진다.
그리고, 제 1 워드선(WLay) 및 제 2 워드선(WLby)이 선택되고 있는 기간에 있어서, 데이터선(DL1, DLx)에 데이터를 포함하는 신호의 전위가 주어진다. 도 5에서는, 데이터선(DL1)에 접지 전위(GND)가 주어지고, 데이터선(DLx)에 하이 레벨의 전위(VDD)가 주어져 있는 경우를 예시한다. 데이터선(DL1, DLx)에 주어지는 전위는, 온의 트랜지스터(107)를 개재하여, 용량 소자(124)가 갖는 전극의 하나와, 트랜지스터(123)의 게이트 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 노드(FG)에 축적되는 전하량이 제어됨으로써, y행 1번째 열의 메모리 셀(105)과, y행 x번째 열의 메모리 셀(105)로의 데이터의 기록이 이루어진다.
또한, 기록 기간(Ta)에서는, 모든 소스선(SL)에 접지 전위(GND)가 주어져 있다. 상기 구성에 의해, 노드(FG)에 접지 전위(GND)가 주어지는 경우에 있어서, 데이터선(DL)과 소스선(SL)에 전류가 발생하는 것을 억제할 수 있다.
또한, 메모리 셀(105)에 잘못된 데이터가 기록되는 것을 방지하기 위해서, 제 1 워드선(WLa) 및 제 2 워드선(WLb)의 선택 기간이 종료된 후에, 데이터선(DL)에 데이터를 포함하는 신호의 전위를 입력하는 기간을 종료시키도록 하는 것이 바람직하다.
이어서, 데이터의 유지 기간(Ts)에 있어서의 셀 어레이(200)의 동작에 관해서 설명한다.
유지 기간(Ts)에 있어서, 모든 제 1 워드선(WLa)에는, 트랜지스터(107)가 오프가 되는 레벨의 전위, 구체적으로는 접지 전위(GND)가 주어진다. 본 발명의 일 형태에서는, 상기한 바와 같이, 트랜지스터(107)의 오프 전류가 현저하게 낮다. 트랜지스터(107)의 오프 전류가 낮으면, 노드(FG)에 축적된 전하는 누설되기 어려워지기 때문에, 장기간에 걸쳐 데이터를 유지할 수 있다.
이어서, 데이터의 판독 기간(Tr)에 있어서의 셀 어레이(200)의 동작에 관해서 설명한다.
우선, 판독을 행하는 1번째 행의 메모리 셀(105)이 갖는, 제 2 워드선(WLb1)의 선택을 행한다. 구체적으로 도 5에서는, 제 2 워드선(WLb1)에 접지 전위(GND)가 주어지고, 다른 제 2 워드선(WLb2 내지 WLby)에 하이 레벨의 전위(VDD)가 주어진다. 또한, 판독 기간(Tr)에서는, 모든 제 1 워드선(WLa)은 접지 전위(GND)가 주어짐으로써 비선택 상태로 되어 있다. 그리고, 제 2 워드선(WLb1)의 선택이 이루어지고 있는 기간에 있어서, 모든 소스선(SL)에는 하이 레벨의 전위(VR)가 주어진다. 또한, 전위(VR)는 전위(VDD)와 동일하거나 또는 전위(VDD)보다 낮고, 접지 전위(GND)보다도 높은 전위인 것으로 한다.
트랜지스터(123)의 소스 전극과 드레인 전극간의 저항은, 노드(FG)에 축적된 전하량에 의존한다. 따라서, 데이터선(DL1, DLx)에는, 노드(FG)에 축적된 전하량에 따른 전위가 주어진다. 그리고, 상기 전위로부터 전하량의 차이를 읽어냄으로써, 1행 1번째 열의 메모리 셀(105)과, 1행 x번째 열의 메모리 셀(105)로부터, 데이터를 판독할 수 있다.
이어서, 판독을 행하는 y번째 행의 메모리 셀(105)이 갖는, 제 2 워드선(WLby)의 선택을 행한다. 구체적으로 도 5에서는, 제 2 워드선(WLby)에 접지 전위(GND)가 주어지고, 다른 제 2 워드선(WLb1 내지 WLb(y-1))에 하이 레벨의 전위(VDD)가 주어진다. 또한 상기한 바와 같이, 판독 기간(Tr)에서는, 모든 제 1 워드선(WLa)은, 접지 전위(GND)가 주어짐으로써 비선택 상태로 되어 있다. 또한 제 2 워드선(WLby)의 선택이 이루어지고 있는 기간에 있어서, 모든 소스선(SL)에는 하이 레벨의 전위(VR)가 주어진다.
트랜지스터(123)의 소스 전극과 드레인 전극간의 저항은, 노드(FG)에 축적된 전하량에 의존한다. 따라서, 데이터선(DL1, DLx)에는, 노드(FG)에 축적된 전하량에 따른 전위가 주어진다. 그리고, 상기 전위로부터 전하량의 차이를 읽어냄으로써, y행 1번째 열의 메모리 셀(105)과, y행 x번째 열의 메모리 셀(105)로부터, 데이터를 판독할 수 있다.
또한, 각 데이터선(DL)의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호가, 셀 어레이(200)로부터 실제로 판독된 데이터를 포함하고 있다.
이어서, 복수의 메모리 셀을 갖는 기억 장치의 구성과, 그 구동 방법의 다른 일례에 관하여 설명한다.
도 6은, 도 2a에 도시한 메모리 셀(105)을 복수 갖는 셀 어레이(300)의 회로도의 일례이다.
도 6에 도시하는 셀 어레이(300)에서는, 복수의 워드선(WL), 복수의 데이터선(DL), 복수의 소스선(SL) 등의 각종 배선이 설치되어 있고, 구동 회로로부터의 신호 또는 전위가, 이들 배선을 개재하여 각 메모리 셀(105)에 공급된다. 소스선(SL)은 용량 소자(120)의 다른쪽의 전극에 접속되어 있고, 접지 전위가 주어져 있다.
또한, 상기 배선의 수는 메모리 셀(105)의 수 및 배치에 의해 결정할 수 있다. 구체적으로, 도 6에 도시하는 셀 어레이(300)의 경우, y행×x열의 메모리 셀이 매트릭스상으로 접속되어 있고, 워드선(WL1 내지 WLy), 데이터선(DL1 내지 DLx), 소스선(SL1 내지 SLy)이, 셀 어레이(300) 내에 배치되어 있는 경우를 예시하고 있다.
이어서, 도 6에 도시하는 셀 어레이(300)의 동작에 관해서 설명한다.
우선, 데이터의 기록 기간에 있어서의 셀 어레이(300)의 동작에 관해서 설명한다. 기록 기간에 있어서, 워드선(WL1)에 펄스를 갖는 신호가 입력되면, 상기 펄스의 전위, 구체적으로는 하이 레벨의 전위가, 워드선(WL1)에 접속되어 있는 트랜지스터(107)의 게이트 전극에 주어진다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(107)는, 모두 온이 된다.
이어서, 데이터선(DL1 내지 DLx)에, 데이터를 포함하는 신호가 입력된다. 데이터선(DL1 내지 DLx)에 입력되는 신호의 전위 레벨은, 데이터의 내용에 따라 당연히 상이하다. 데이터선(DL1 내지 DLx)에 입력되어 있는 전위는, 온의 트랜지스터(107)를 개재하여 용량 소자(120)의 한쪽 전극에 주어진다. 그리고, 상기 신호의 전위에 따라, 용량 소자(120)에 축적되어 있는 전하량이 제어됨으로써, 용량 소자(120)로의 데이터의 기록이 이루어진다.
워드선(WL1)으로의 펄스를 갖는 신호의 입력이 종료되면, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(107)가, 모두 오프가 된다. 그리고, 워드선(WL2 내지 WLy)에 펄스를 갖는 신호가 순차적으로 입력되어 워드선(WL2 내지 WLy)을 갖는 메모리 셀(105)에 있어서, 상기한 동작이 마찬가지로 반복된다.
이어서, 데이터의 유지 기간에 있어서의 셀 어레이(300)의 동작에 관해서 설명한다. 유지 기간에 있어서, 모든 워드선(WL1 내지 WLy)에는, 트랜지스터(107)가 오프가 되는 레벨의 전위, 구체적으로는 로우 레벨의 전위가 주어진다. 본 발명의 일 형태에서는, 상기한 바와 같이, 트랜지스터(107)의 오프 전류가 현저하게 낮다. 트랜지스터(107)의 오프 전류가 낮으면, 용량 소자(120)에 축적된 전하는 누설되기 어려워지기 때문에, 장기간에 걸쳐 데이터를 유지할 수 있다.
이어서, 데이터의 판독 기간에 있어서의 셀 어레이(300)의 동작에 관해서 설명한다. 데이터의 판독 기간에는, 기록 기간과 같이, 워드선(WL1 내지 WLy)에 순차적으로 펄스를 갖는 신호가 입력된다. 상기 펄스의 전위, 구체적으로는 하이 레벨의 전위가, 워드선(WL1)에 접속되어 있는 트랜지스터(107)의 게이트 전극에 주어지면, 상기 트랜지스터(107)는 모두 온이 된다.
트랜지스터(107)가 온이 되면, 데이터선(DL)을 개재하여 용량 소자(120)에 축적된 전하가 추출된다. 그리고, 상기 전하량의 차이를 데이터선(DL)의 전위로부터 읽어냄으로써, 데이터를 판독할 수 있다.
또한, 각 데이터선(DL)의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호가, 기억부로부터 실제로 판독된 데이터를 포함하고 있다.
본 실시 형태에서는, 기록, 유지, 판독의 각 동작을, 복수의 메모리 셀(105)에 있어서 순차적으로 행하는 구동 방법에 관해서 설명했지만, 본 발명은 이 구성에 한정되지 않는다. 지정된 어드레스의 메모리 셀(105)에 있어서만, 상기 동작을 행하도록 해도 좋다.
또한, 본 발명의 일 형태에 따르는 신호 처리 회로가 갖는 기억 장치는, 도 4, 도 6에 도시한 메모리 셀(105)의 구성에 한정되지 않는다.
또한, 본 발명의 일 형태에 따르는 신호 처리 회로가 갖는 기억 장치는, 먼저 기록한 데이터에 덮어 쓰도록, 별도의 데이터를 기록하는 것이 가능하다. 따라서, 종래의 플래시 메모리와는 달리, 데이터의 재기록시에, 먼저 기록되어 있는 데이터의 소거를 필요로 하지 않는 점이, 장점의 하나이다.
또한 일반적인 플래시 메모리의 경우, 전하를 축적하는 플로우팅 게이트가, 절연막으로 덮인 절연 상태에 있다. 따라서, 플로우팅 게이트에, 터널 효과를 이용하여 전하를 축적시키기 위해서는, 20V 정도의 높은 전압을 기억 소자에 인가할 필요가 있다. 또한 데이터의 기록에 긴 시간을 필요로 한다. 그러나, 본 발명의 일 형태에 따르는 신호 처리 회로가 갖는 기억 장치에서는, 고순도화된 산화물 반도체막을 트랜지스터의 활성층으로서 사용한 스위칭 소자에 의해, 데이터의 기록 및 판독을 행할 수 있다. 따라서, 기억 장치의 동작시에 필요한 전압은 수 V 정도이며, 소비 전력을 훨씬 작게 억제할 수 있다. 또한 데이터의 기록을 플래시 메모리의 경우보다도 고속으로 행할 수 있다.
또한 일반적인 플래시 메모리를 사용한 신호 처리 회로에서는, 플래시 메모리의 동작시에 필요한 전압(동작 전압)이 크기 때문에, 통상, 승압 회로 등을 사용하여 플래시 메모리에 주는 전압을 승압하고 있다. 그러나, 본 발명의 일 형태에 따르는 신호 처리 회로에서는, 기억 장치의 동작 전압을 작게 억제할 수 있기 때문에, 소비 전력을 작게 할 수 있다. 따라서, 신호 처리 회로 내의, 기억 장치의 동작에 따르는 승압 회로 등의 외부 회로의 부담을 경감시킬 수 있고, 그 만큼, 외부 회로의 기능 확장 등을 행하여 신호 처리 회로의 고기능화를 실현할 수 있다. 또한 기억 장치의 동작 전압을 작게 억제할 수 있음으로써, 동작 전압의 크기를 커버하기 위한 중복(redundant) 회로 설계가 불필요해지기 때문에, 신호 처리 회로에 사용되고 있는 집적 회로의 집적도를 향상시킬 수 있어 신호 처리 회로를 고기능화시킬 수 있다.
또한 본 실시 형태에서는, 2치(値)의 디지털 데이터를 취급하는 경우의 구동 방법에 관해서 설명했지만, 본 발명의 일 형태에 따르는 신호 처리 회로가 갖는 기억 장치에서는, 3치 이상의 다치(多値) 데이터를 취급하는 것도 가능하다. 또한, 3치 이상의 다치 데이터인 경우, 값이 4치, 5치로 증가함에 따라서 각 값끼리의 전하량의 차이가 작아지기 때문에, 미소한 오프 전류가 존재하면 데이터의 정확도를 유지하기 어려워 유지 기간이 더 짧아지는 경향이 있다. 그러나, 본 발명의 일 형태에 따르는 신호 처리 회로가 갖는 기억 장치에서는, 오프 전류가 현저하게 저감된 트랜지스터를 스위칭 소자로서 사용하기 때문에, 다치화에 따르는 유지 기간의 단축화를 억제할 수 있다.
(실시 형태 2)
기억 장치의, 구동 회로의 구체적인 구성의 일례에 관해서 설명한다.
도 7에, 기억 장치의 구체적인 구성을, 일례로서 블록도로 도시한다. 또한, 도 7에 도시하는 블록도에서는, 기억 장치 내의 회로를 기능별로 분류하고, 서로 독립된 블록으로서 나타내고 있지만, 실제 회로는 기능별로 완전하게 분류하기 어려우며, 하나의 회로가 복수의 기능에 관련되는 경우도 있을 수 있다.
도 7에 도시하는 기억 장치(800)는, 셀 어레이(801)와 구동 회로(802)를 가지고 있다. 구동 회로(802)는 셀 어레이(801)로부터 판독된 데이터를 포함하는 신호를 생성하는 판독 회로(803)와, 제 1 워드선 또는 제 2 워드선의 전위를 제어하는 워드선 구동 회로(804)와, 셀 어레이(801)에 있어서 선택된 메모리 셀에 있어서의 데이터의 기록을 제어하는 데이터선 구동 회로(805)를 가진다. 또한, 구동 회로(802)는 판독 회로(803), 워드선 구동 회로(804), 데이터선 구동 회로(805)의 동작을 제어하는 제어 회로(806)를 가지고 있다.
또한 도 7에 도시하는 기억 장치(800)에서는, 워드선 구동 회로(804)가 디코더(807), 레벨 시프터(808) 및 버퍼(809)를 가지고 있다. 데이터선 구동 회로(805)가 디코더(810), 레벨 시프터(811) 및 셀렉터(812)를 가지고 있다.
또한, 셀 어레이(801), 판독 회로(803), 워드선 구동 회로(804), 데이터선 구동 회로(805), 제어 회로(806)는, 모두 하나의 기판을 사용하여 형성되어 있어도 좋고, 어느 하나 또는 모두가 서로 상이한 기판을 사용하여 형성되어 있어도 좋다.
상이한 기판을 사용하고 있는 경우, FPC(Flexible Printed Circuit) 등을 개재하여 상기 회로간의 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(802)의 일부가 FPC에 COF(Chip On Film)법을 사용하여 접속되어 있어도 좋다. 또는, COG(Chip On Glass)법을 사용하여 전기적인 접속을 확보할 수 있다.
기억 장치(800)에, 셀 어레이(801)의 어드레스(Ax, Ay)를 정보로서 포함하는 신호 AD가 입력되면, 제어 회로(806)는 어드레스의 열 방향에 관한 정보 Ax를 데이터선 구동 회로(805)로 보내고, 어드레스의 행 방향에 관한 정보 Ay를 워드선 구동 회로(804)로 보낸다. 또한 제어 회로(806)는 기억 장치(800)에 입력된 데이터를 포함하는 신호 DATA를, 데이터선 구동 회로(805)로 보낸다.
셀 어레이(801)에 있어서의 데이터의 기록 동작, 판독 동작의 선택은, 제어 회로(806)에 공급되는 신호 RE(Read enable), 신호 WE(Write enable) 등에 의해 선택된다. 또한, 셀 어레이(801)가 복수 존재하는 경우, 제어 회로(806)에 셀 어레이(801)를 선택하기 위한 신호 CE(Chip enable)가 입력되어 있어도 좋다. 이 경우, 신호 RE, 신호 WE에 의해 선택되는 동작이, 신호 CE에 의해 선택된 셀 어레이(801)에 있어서 실행된다.
셀 어레이(801)에서는, 신호 WE에 의해 기록 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라, 워드선 구동 회로(804)가 갖는 디코더(807)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 상기 신호는 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)에 있어서 파형이 처리되고 셀 어레이(801)에 입력된다. 한편, 데이터선 구동 회로(805)에서는, 제어 회로(806)로부터의 지시에 따라, 디코더(810)에 있어서 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 상기 신호는 레벨 시프터(811)에 의해 진폭이 조정된 후, 셀렉터(812)에 입력된다. 셀렉터(812)에서는, 입력된 신호에 따라서 신호 DATA를 샘플링하여 어드레스(Ax, Ay)에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한 셀 어레이(801)에서는, 신호 RE에 의해 판독 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라, 워드선 구동 회로(804)가 갖는 디코더(807)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 상기 신호는 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)에 있어서 파형이 처리되고 셀 어레이(801)에 입력된다. 한편, 판독 회로(803)에서는, 제어 회로(806)로부터의 지시에 따라, 디코더(807)에 의해 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 기억되어 있는 데이터를 판독하고, 상기 데이터를 포함하는 신호를 생성한다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 판독 회로의 구체적인 구성의 일례에 관해서 설명한다.
셀 어레이로부터 판독된 전위는, 메모리 셀에 기록되어 있는 데이터에 따라, 그 레벨이 결정된다. 따라서, 이상적으로는, 복수의 메모리 셀에 동일한 디지털값의 데이터가 기억되어 있으면, 복수의 메모리 셀로부터 판독된 전위는, 모두 동일한 레벨일 것이다. 그러나, 실제로는, 기억 소자로서 기능하는 트랜지스터, 용량 소자, 또는 판독시에 있어서 스위칭 소자로서 기능하는 트랜지스터의 특성이, 메모리 셀간에 있어서 불균일한 경우가 있다. 이 경우, 판독되어야 하는 데이터가 모두 동일한 디지털값이라도, 실제로 판독된 전위에 편차가 생기기 때문에, 그 분포는 폭을 가진다. 따라서, 셀 어레이로부터 판독된 전위에 다소의 편차가 생기고 있어도, 정확한 데이터를 포함하며, 또한 원하는 사양에 맞추어 진폭, 파형이 처리된 신호를 형성하는 판독 회로를, 구동 회로에 설치하는 것이 바람직하다.
도 8에, 판독 회로의 일례를 회로도로 도시한다. 도 8에 도시하는 판독 회로는, 셀 어레이로부터 판독된 전위(Vdata)의, 판독 회로로의 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(260)와, 저항으로서 기능하는 트랜지스터(261)를 가진다. 또한 도 8에 도시하는 판독 회로는, 오피 앰프(262)를 가지고 있다.
구체적으로, 트랜지스터(261)는 각각, 그 게이트 전극과 드레인 전극(또는, 드레인 영역)이 접속되어 있으며, 또한, 게이트 전극 및 드레인 전극에 하이 레벨의 전원 전위(Vdd)가 주어져 있다. 또한 트랜지스터(261)는, 소스 전극이 오피 앰프(262)의 비반전 입력 단자(+)에 접속되어 있다. 따라서, 트랜지스터(261)는 전원 전위(Vdd)가 주어져 있는 노드와, 오피 앰프(262)의 비반전 입력 단자(+) 사이에 접속된, 저항으로서 기능한다. 또한, 도 8에서는, 게이트 전극과 드레인 전극이 접속된 트랜지스터를 저항으로서 사용했지만, 본 발명은 이것에 한정되지 않고, 저항으로서 기능하는 소자이면 대체가 가능하다.
또한 스위칭 소자로서 기능하는 트랜지스터(260)는, 그 게이트 전극에 주어지는 신호 Sig의 전위에 따라, 트랜지스터(260)가 갖는 소스 전극으로의 전위(Vdata)의 공급을 제어한다.
예를 들면, 트랜지스터(260)가 온이 되면, 전위(Vdata)와 전원 전위(Vdd)를, 트랜지스터(260)와 트랜지스터(261)에 의해 저항 분할함으로써 얻어지는 전위가, 오피 앰프(262)의 비반전 입력 단자(+)에 주어진다. 그리고, 전원 전위(Vdd)의 레벨은 고정되어 있기 때문에, 저항 분할에 의해 얻어지는 전위의 레벨에는, 전위(Vdata)의 레벨, 즉, 판독된 데이터의 디지털값이 반영되어 있다.
한편, 오피 앰프(262)의 반전 입력 단자(-)에는, 기준 전위(Vref)가 주어져 있다. 그리고, 비반전 입력 단자(+)에 주어지는 전위가, 기준 전위(Vref)에 대해 높은지 낮은지에 따라, 출력 단자의 전위(Vout) 레벨을 다르게 할 수 있고, 그것에 의해, 데이터를 간접적으로 포함하는 신호를 얻을 수 있다.
또한, 동일한 값의 데이터가 기억되어 있는 메모리 셀이라도, 메모리 셀간의 특성의 편차에 의해, 판독된 전위(Vdata)의 레벨에도 편차가 생기고, 그 분포가 폭을 갖는 경우가 있다. 따라서, 기준 전위(Vref)의 레벨은, 데이터의 값을 정확하게 판독하기 위해서, 노드의 전위(Vdata)의 편차를 고려하여 결정한다.
또한 도 8에서는, 2치의 디지털값을 취급하는 경우의 판독 회로의 일례이기 때문에, 데이터의 판독에 사용하는 오피 앰프는, 전위(Vdata)가 주어지는 노드에 대해 1개씩 사용하고 있지만, 오피 앰프의 수는 이것에 한정되지 않는다. n치(n은 2 이상의 자연수)의 데이터를 취급하는 경우에는, 전위(Vdata)가 주어지는 노드에 대한 오피 앰프의 수를 n-1로 한다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 신호 처리 회로의 구체적인 하나의 예에 관해서 설명한다. 도 9에, 신호 처리 회로의 구성을 블록으로 일례로서 도시한다.
신호 처리 회로(600)는 제어 장치(601), 연산 장치에 상당하는 ALU(Arithmetic logic unit)(602), 데이터 캐쉬(603), 명령 캐쉬(604), 프로그램 카운터(605), 명령 레지스터(606), 주 기억 장치(607) 및 레지스터 파일(608)을 가진다.
제어 장치(601)는 입력된 명령을 디코드하여 실행하는 기능을 가진다. ALU(602)는 사칙 연산, 논리 연산 등의 각종 연산 처리를 행하는 기능을 가진다. 데이터 캐쉬(603)는 사용 빈도가 높은 데이터를 일시적으로 기억해 두는 완충 기억 장치이다. 명령 캐쉬(604)는 제어 장치(601)로 보내지는 명령(프로그램) 중, 사용 빈도가 높은 명령을 일시적으로 기억해 두는 완충 기억 장치이다. 프로그램 카운터(605)는 다음에 실행할 명령의 어드레스를 기억하는 레지스터이다. 명령 레지스터(606)는 다음에 실행할 명령을 기억하는 레지스터이다. 주 기억 장치(607)에는, ALU(602)에 있어서의 연산 처리에 사용되는 데이터나, 제어 장치(601)에 있어서 실행되는 명령이 기억되어 있다. 레지스터 파일(608)은 범용 레지스터를 포함하는 복수의 레지스터를 가지고 있으며, 주 기억 장치(607)로부터 판독된 데이터, ALU(602)의 연산 처리 도중에 얻어진 데이터, 또는 ALU(602)의 연산 처리의 결과 얻어진 데이터 등을 기억할 수 있다.
이어서, 신호 처리 회로(600)의 동작에 관해서 설명한다.
제어 장치(601)는 프로그램 카운터(605)에 기억되어 있는, 다음에 실행할 명령의 어드레스에 따라, 명령 캐쉬(604)의 대응하는 어드레스로부터 명령을 판독하고, 명령 레지스터(606)에 상기 명령을 기억시킨다. 명령 캐쉬(604)의 대응하는 어드레스에, 상기하는 명령이 기억되어 있지 않은 경우에는, 주 기억 장치(607)의 대응하는 어드레스에 액세스하여 주 기억 장치(607)로부터 명령을 판독하고, 명령 레지스터(606)에 기억시킨다. 이 경우, 상기 명령을 명령 캐쉬(604)에도 기억시켜 둔다.
제어 장치(601)는 명령 레지스터(606)에 기억되어 있는 명령을 디코드하여 명령을 실행한다. 구체적으로는, 상기 명령에 따라 ALU(602)의 동작을 제어하기 위한 각종 신호를 생성한다.
실행해야 할 명령이 연산 명령인 경우에는, 레지스터 파일(608)에 기억되어 있는 데이터를 사용하여 ALU(602)에 연산 처리를 행하게 하고, 그 연산 처리의 결과를 레지스터 파일(608)에 저장한다.
실행해야 할 명령이 로드 명령인 경우에는, 제어 장치(601)는 우선 데이터 캐쉬(603)의 대응하는 어드레스에 액세스하여 해당되는 데이터가 데이터 캐쉬(603) 중에 있는지 여부를 확인한다. 있는 경우에는, 데이터 캐쉬(603)의 대응하는 어드레스로부터 레지스터 파일(608)에 해당되는 데이터를 복사한다. 없는 경우에는, 상기 데이터를 주 기억 장치(607)의 대응하는 어드레스로부터 데이터 캐쉬(603)의 대응하는 어드레스에 복사한 후, 데이터 캐쉬(603)의 대응하는 어드레스로부터 레지스터 파일(608)에 상기 데이터를 복사한다.
실행해야 할 명령이 스토어 명령인 경우에는, 레지스터 파일(608)의 데이터를, 데이터 캐쉬(603)의 대응하는 어드레스에 기억시킨다. 이 때, 제어 장치(601)는, 우선 데이터 캐쉬(603)의 대응하는 어드레스에 액세스하여 해당되는 데이터를 데이터 캐쉬(603) 중에 저장할 수 있는지 여부를 확인한다. 저장할 수 있는 경우에는, 상기 데이터를 레지스터 파일(608)로부터 데이터 캐쉬(603)의 대응하는 어드레스에 복사한다. 저장할 수 없는 경우에는, 데이터 캐쉬(603)의 일부 영역에 새롭게 대응하는 어드레스를 배정하고, 상기 데이터를 레지스터 파일(608)로부터 데이터 캐쉬(603)의 대응하는 어드레스에 복사한다. 또한, 데이터 캐쉬(603)에 데이터를 복사하면 즉시, 주 기억 장치(607)에도 상기 데이터를 복사하는 구성도 가능하다. 또한 몇가지 데이터를 데이터 캐쉬(603)에 복사한 후, 이들 데이터를 통괄하여 주 기억 장치(607)에 복사하는 구성도 가능하다.
그리고, 제어 장치(601)는 명령의 실행이 종료되면, 다시 프로그램 카운터(605)에 액세스하여 명령 레지스터(606)로부터 판독한 명령을 디코드, 실행한다고 하는 상기 동작을 반복한다.
본 발명의 일 형태에서는, 데이터 캐쉬(603)와 명령 캐쉬(604)에, 상기 실시 형태에서 나타낸 기억 장치를 사용함으로써, 전원의 공급을 정지해도 데이터의 소실을 방지할 수 있다. 따라서, 신호 처리 회로(600) 전체, 또는 신호 처리 회로(600)를 구성하는 제어 장치(601), ALU(602) 등의 논리 회로에 있어서, 짧은 시간이라도 전원의 공급을 정지할 수 있다. 따라서, 신호 처리 회로(600)의 소비 전력을 작게 억제할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 5)
완충 기억 장치는 특정한 정보량을 저장하는 캐쉬 라인을 복수 가지고 있다. 그리고, 각 캐쉬 라인은 데이터 필드라고 불리는 메모리 영역과, 태그라고 불리는 메모리 영역과, 유효 비트(Valid bit)라고 불리는 메모리 영역을 포함한다.
데이터 필드에는, 주 기억 장치 또는 연산 장치로부터 보내져 오는 데이터인, 캐쉬 데이터가 기억된다. 태그에는, 상기 캐쉬 데이터에 대응한 어드레스의 데이터인 번지 데이터가 기억된다. 유효 비트에는, 데이터 필드에 저장되어 있는 캐쉬 데이터가 유효한지 무효한지를 나타내는 데이터인, 유효 데이터가 기억된다.
도 10에, 완충 기억 장치의 구조를 일례로서 도시한다. 도 10에 도시하는 완충 기억 장치는, 캐쉬 라인(0) 내지 캐쉬 라인(n-1)의, n개의 캐쉬 라인을 가지고 있다. 각 캐쉬 라인은 태그, 유효 비트, 데이터 필드를 가지고 있다.
예를 들면, 신호 처리 회로로의 전원 전압의 공급이 장기간에 걸쳐 정지되어 있는 경우, 완충 기억 장치가 휘발성 메모리로 구성되어 있으면, 캐쉬 라인에 저장되어 있는 데이터는 부정값(undefined value)이 되고 있다. 이로 인해, 신호 처리 회로로의 전원 전압의 공급이 개시된 후에, 모든 캐쉬 라인의 유효 비트를 무효화할 필요가 있다. 그러나, 유효 비트를 무효화하는 처리를 행하고 있는 동안에는, 제어 장치나 연산 장치를 대기시켜 둘 필요가 있다. 이로 인해, 전원 전압의 공급이 개시된 후, 신호 처리 회로가 실제로 신호를 처리할 때까지 시간을 요한다.
본 발명의 일 형태에 따르는 신호 처리 회로에서는, 기억 장치 내의 모든 메모리 셀에 있어서, 데이터의 기록을 일괄적으로 행할 수 있는 구성으로 한다. 즉, 캐쉬 라인별로, 유효 비트의 데이터를 기록해 갈 필요는 없으며, 모든 캐쉬 라인이 갖는 유효 비트의 데이터를 일괄적으로 기록할 수 있다. 구체적으로는, 메모리 셀의 모든 워드선(WL) 또는 제 1 워드선(WLa)의 전위를 일괄적으로 제어할 수 있는 구성으로 함으로써, 스위칭 소자로서 기능하는 트랜지스터를 일괄적으로 온으로 하고, 무효를 의미하는 디지털값의 데이터를 전체 메모리 셀에 기록한다. 또한 스위칭 소자로서 기능하는 트랜지스터가, 활성층을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지며, 한쪽의 게이트 전극이 워드선(WL) 또는 제 1 워드선(WLa)에 접속되어 있는 경우, 다른쪽의 게이트 전극의 전위를 제어함으로써, 일괄적으로 전메모리 셀에 무효를 의미하는 디지털값의 데이터를 기록하도록 해도 좋다.
따라서, 본 발명의 일 형태에 따르는 신호 처리 회로에서는, 캐쉬 라인별로 데이터의 기록을 행하지 않으면 안되는 기억 장치를 사용한 일반적인 신호 처리 회로에 비해, 유효 비트를 무효화하는 처리에 요하는 시간을 짧게 할 수 있다. 따라서, 전원 전압의 공급이 개시된 후, 신호 처리 회로가 실제로 신호를 처리할 때까지의 기동 시간을, 짧게 할 수 있다.
특히, 완충 기억 장치의 대용량화에 따라, 캐쉬 라인의 수가 증대된 경우, 일반적인 신호 처리 회로에 비해, 발명의 일 형태에 따르는 신호 처리 회로는, 상기한 기동 시간을 현저하게 짧게 할 수 있다.
예를 들면, 신호 처리 회로의 명령 세트에, 완충 기억 장치 내의 모든 유효 비트의 무효화를 행하는 명령을 준비한다. 상기 명령을 주 기억 장치 내의, 제어 장치가 가장 처음에 액세스하는 어드레스에 저장한다. 또한 완충 기억 장치는, 전원 전압의 공급이 개시된 직후에는 대기 상태가 되는 구성으로 하고, 유효 비트의 무효화 처리가 종료된 후, 동작이 개시되는 구성으로 한다. 구체적으로는, 완충 기억 장치의 상태를 나타내는 레지스터를 준비하고, 신호 처리 회로로의 전원 전압의 공급이 개시된 직후에는, 완충 기억 장치가 대기 상태인 것을 나타내는 데이터를, 레지스터가 갖도록 하면 된다.
제어 장치는 신호 처리 회로로의 전원 전압의 공급이 개시되면, 완충 기억 장치가 대기 상태에 있기 때문에, 주 기억 장치에 액세스를 한다. 제어 장치는 주 기억 장치로부터, 모든 유효 비트를 무효화하는 명령을 판독한다. 제어 장치는 판독한 명령을 디코드하여 실행한다.
본 실시 형태는 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 도 2c에 도시한 메모리 셀(105)에 있어서, 트랜지스터(107)의 활성층에 산화물 반도체를 사용하고, 트랜지스터(123)의 활성층에 실리콘을 사용하는 경우를 예로 들어 기억 장치의 제작 방법에 관해서 설명한다.
단, 트랜지스터(123)는 실리콘 외에, 게르마늄, 실리콘 게르마늄, 단결정 탄화실리콘 등의 반도체 재료를 사용하고 있어도 좋다. 또한 예를 들면, 실리콘을 사용한 트랜지스터(123)는, 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제작된 실리콘 박막, 기상 성장법에 의해 제작된 실리콘 박막 등을 사용하여 형성할 수 있다. 또는, 본 발명의 일 형태에서는, 메모리 셀을 구성하는 모든 트랜지스터에, 산화물 반도체를 사용하고 있어도 좋다.
본 실시 형태에서는, 우선, 도 11a에 도시하는 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 기판(700)에는, 퓨전법이나 플로우트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 나중의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상인 것을 사용하면 좋다.
또한 본 실시 형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하, 트랜지스터(123)의 제작 방법에 관해서 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 관해서, 간단하게 설명한다. 우선, 단결정 반도체 기판인 본드 기판에, 전계로 가속된 이온으로 이루어지는 이온빔을 주입하고, 본드 기판의 표면으로부터 일정 깊이의 영역에, 결정 구조가 흐트러짐으로써, 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온빔의 가속 에너지와 이온빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 상기 절연막(701)이 개재되도록 첩합한다. 첩합은 본드 기판과 기판(700)을 중첩한 후, 본드 기판과 기판(700)의 일부에, 1N/㎠ 이상 500N/㎠ 이하, 바람직하게는 11N/㎠ 이상 20N/㎠ 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착된 면 전체에 접합이 미친다. 이어서, 가열 처리를 행함으로써, 취화층에 존재하는 각 미소 보이드가 팽창함으로써, 미소 보이드끼리가 결합하여 큰 체적을 갖는 보이드가 얻어진다. 그 결과, 취화층에 있어서 본드 기판의 일부인 단결정 반도체막이, 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는 기판(700)의 변형점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 반도체막(702)을 형성할 수 있다.
반도체막(702)에는, 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대해 행해도 좋고, 패터닝후에 형성된 반도체막(702)에 대해 행해도 좋다. 또한 임계값 전압을 제어하기 위한 불순물 원소의 첨가를, 본드 기판에 대해 행해도 좋다. 또는, 불순물 원소의 첨가를, 임계값 전압을 대략 조정하기 위해서 본드 기판에 대해 행한 후, 임계값 전압을 미세 조정하기 위해서, 패터닝 전의 반도체막에 대해, 또는 패터닝에 의해 형성된 반도체막(702)에 대해서도 행해도 좋다.
또한, 본 실시 형태에서는, 단결정의 반도체막을 사용하는 예에 관해서 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 위에 기상 성장법을 사용하여 형성된 다결정, 미결정, 비정질의 반도체막을 사용해도 좋고, 상기 반도체막을 공지의 기술에 의해 결정화해도 좋다. 공지의 결정화 방법으로서는, 레이저광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한 석영과 같은 내열성이 우수한 기판을 사용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 사용한 램프 어닐 결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 어닐법을 조합한 결정화법을 사용해도 좋다.
다음에 도 11b에 도시하는 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한 후, 게이트 절연막(703) 위에 마스크(705)를 형성하고, 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부에 첨가함으로써, 불순물 영역(704)을 형성한다.
게이트 절연막(703)은 고밀도 플라즈마 처리, 열처리 등을 행함으로써, 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 낮은 전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화함으로써, 1 내지 20nm, 바람직하게는 5 내지 10nm의 절연막을 반도체막에 접하도록 형성할 수 있다. 예를 들면, 아산화질소(N2O)를 Ar로 1 내지 3배(유량비)로 희석하고, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(702)의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상 성장법에 의해 산화질화실리콘막을 형성하여 게이트 절연막을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써, 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막을 형성할 수 있다.
상기한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(703)과 반도체막(702)의 계면 준위 밀도를 매우 낮게 할 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께 편차를 억제할 수 있다. 또한 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에 있어서만 산화가 빠르게 진행되어 버리는 것을 억제하여 균일성이 양호하고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는, 특성의 편차를 억제할 수 있다.
또한 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 막을, 단층으로, 또는 적층시킴으로써, 게이트 절연막(703)을 형성해도 좋다.
또한, 본 명세서에 있어서 산화질화물이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 물질이며, 또한 질화산화물이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법을 사용하여 산화실리콘을 포함하는 단층의 절연막을, 게이트 절연막(703)으로서 사용한다.
이어서, 마스크(705)를 제거한 후, 도 11c에 도시하는 바와 같이, 게이트 절연막(703)의 일부를 제거하고, 불순물 영역(704)과 중첩되는 영역에 에칭 등에 의해 개구부(706)를 형성한 후, 게이트 전극(707) 및 도전막(708)을 형성한다.
게이트 전극(707) 및 도전막(708)은, 개구부(706)를 덮도록 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다. 도전막(708)은 개구부(706)에 있어서 불순물 영역(704)과 접하고 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 사용할 수 있다. 또한 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 상기 금속을 주성분으로 하는 합금을 사용해도 좋고, 상기 금속을 함유하는 화합물을 사용해도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 실리콘 등의 반도체를 사용하여 형성해도 좋다.
또한, 본 실시 형태에서는 게이트 전극(707) 및 도전막(708)을 단층의 도전막으로 형성하고 있지만, 본 실시 형태는 이 구성에 한정되지 않는다. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막으로 형성되어 있어도 좋다.
2개의 도전막의 조합으로서, 1번째 층에 질화탄탈 또는 탄탈을, 2번째 층에 텅스텐을 사용할 수 있다. 상기 예 이외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한 2층의 도전막의 조합으로서, 예를 들면, n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 니켈실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 텅스텐실리사이드 등도 사용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조인 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한 게이트 전극(707) 및 도전막(708)에 산화인듐, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 게이트 전극(707) 및 도전막(708)을 형성해도 좋다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한 게이트 전극(707) 및 도전막(708)은, 도전막을 형성후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한 테이퍼 형상은 마스크의 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 또는 4염화탄소 등의 염소계 가스, 4불화탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소를 적절히 사용할 수 있다.
다음에 도 11d에 도시하는 바와 같이, 게이트 전극(707) 및 도전막(708)을 마스크로 하여 1 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(707)과 중첩되는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 개재하는 한 쌍의 불순물 영역(709)과, 불순물 영역(704)의 일부에 또한 불순물 원소가 첨가된 불순물 영역(711)이 반도체막(702)에 형성된다.
본 실시 형태에서는, 반도체막(702)에 p형을 부여하는 불순물 원소(예를 들면, 보론)를 첨가하는 경우를 예로 든다.
또한, 도 14a는, 상기의 공정이 종료된 시점에서의, 메모리 셀의 상면도이다. 도 14a의 파선 A1-A2에 있어서의 단면도가, 도 11d에 상당한다.
이어서, 도 12a에 도시하는 바와 같이, 게이트 절연막(703), 게이트 전극(707), 도전막(708)을 덮도록, 절연막(712), 절연막(713)을 형성한다. 구체적으로, 절연막(712), 절연막(713)은, 산화실리콘, 질화실리콘, 질화산화실리콘, 산화질화실리콘, 질화알루미늄, 질화산화알루미늄 등의 무기 절연막을 사용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은(1ow-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감시키는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연막(712), 절연막(713)에, 상기 재료를 사용한 다공성의 절연막을 적용해도 좋다. 다공성의 절연막에서는, 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감시키는 것이 가능하다.
본 실시 형태에서는, 절연막(712)으로서 산화질화실리콘, 절연막(713)으로서 질화산화실리콘을 사용하는 경우를 예로 든다. 또한 본 실시 형태에서는, 게이트 전극(707) 및 도전막(708) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 및 도전막(708) 위에 절연막을 1층만 형성하고 있어도 좋고, 3층 이상의 복수의 절연막을 적층하도록 형성하고 있어도 좋다.
이어서, 도 12b에 도시하는 바와 같이, 절연막(712) 및 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 게이트 전극(707) 및 도전막(708)의 표면을 노출시킨다. 또한, 나중에 형성되는 트랜지스터(107)의 특성을 향상시키기 위해서, 절연막(712), 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 트랜지스터(123)를 형성할 수 있다.
이어서, 트랜지스터(107)의 제작 방법에 관해서 설명한다. 우선, 도 12c에 도시하는 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체막(716)을 형성한다.
산화물 반도체막(716)은 절연막(712) 및 절연막(713) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써, 형성할 수 있다. 상기 산화물 반도체막의 막 두께는, 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타깃으로서 사용하고, 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(예를 들면, 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면, 아르곤) 및 산소 혼합 분위기하에 있어서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 또한 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행해도 좋다. 또한 아르곤 분위기에 염소, 4불화탄소 등을 첨가한 분위기에서 행해도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한 상기 산화물 반도체는 실리콘을 함유하고 있어도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않으며, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써, 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이다란, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말하고, r은, 예를 들면0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
본 실시 형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유하는 타깃을 사용한 스퍼터링법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn-O계 산화물 반도체의 박막을, 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들면In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비를 갖는 타깃을 사용한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]를 갖는 타깃을 사용할 수 있다. 또한 In, Ga, 및 Zn을 함유하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
본 실시 형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 함유되는 불순물 농도를 저감시킬 수 있다. 또한 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이라도 좋다. 크라이오 펌프를 사용하여 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 함유하는 화합물(더욱 바람직하게는 탄소 원자를 함유하는 화합물도) 등이 배기되기 때문에, 상기 처리실에서 성막한 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
성막 조건의 일례로서는, 기판과 타깃간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 먼지를 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한 스퍼터링 장치의 처리실의 누설 비율을 1×10-10Pa·㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 있어서의 산화물 반도체막으로의, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감시킬 수 있다. 또한 배기계로서 상기한 흡착형의 진공 펌프를 사용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 하이드록실기, 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다.
또한 타깃의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 하이드록실기, 또는 수소화물 등을 저감시킬 수 있다. 또한, 상기 타깃을 사용함으로써, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감시킬 수 있다.
또한, 산화물 반도체막에 수소, 하이드록실기 및 수분이 가능한 한 함유되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다. 또한 이 예비 가열은, 나중에 행해지는 게이트 절연막(721)의 성막전에, 도전막(719), 도전막(720)까지 형성한 기판(700)에도 마찬가지로 행해도 좋다.
또한, 산화물 반도체막(716)을 형성하기 위한 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋고, 양자를 사용해도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 함유하는 가스(염소계 가스, 예를 들면, 염소(Cl2), 3염화붕소(BCl3), 4염화실리콘(SiCl4), 4염화탄소(CCl4) 등)가 바람직하다. 또한 불소를 함유하는 가스(불소계 가스, 예를 들면, 4불화탄소(CF4), 6불화유황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서, 인산과 아세트산과 질산을 혼합한 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시 형태에서는, ITO-07N(칸토가가쿠사 제조)을 사용한다.
산화물 반도체막(716)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터를 행하여 산화물 반도체막(716) 및 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(하이드록실기를 포함)가 다량으로 함유되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 본 발명의 일 형태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체막(716)에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체막(716)에 가열 처리를 가한다.
산화물 반도체막(716)에 가열 처리를 가함으로써, 산화물 반도체막(716) 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도로도 처리할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논-아크 램프, 카본-아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대해 둔감하여 막 중에 상당한 금속 불순물이 함유되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 함유되는 염가의 소다석회 유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노,「비정질 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 상기 절연막 중으로 확산되어 Na+이 된다. 또한 Na는, 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나 또는, 그 결합 중에 들어간다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리온화, 이동도 저하 등의, 트랜지스터의 특성의 열화가 일어나고, 또한, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 편차는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 드러난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018/㎤ 이하, 더욱 바람직하게는 1×1017/㎤ 이하인 경우에는, 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 좋다.
이상의 공정에 의해, 산화물 반도체막(716) 중의 수소의 농도를 저감시킬 수 있다. 그것에 의해 산화물 반도체막의 안정화를 도모할 수 있다. 또한 유리 전이 온도 이하의 가열 처리로, 수소에 기인하는 캐리어 밀도가 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 이로 인해, 대면적 기판을 사용하여 트랜지스터를 제작할 수 있어 양산성을 높일 수 있다. 상기 가열 처리는 산화물 반도체막의 성막 이후이면, 언제라도 행할 수 있다.
또한, 산화물 반도체막은 비정질이라도 좋지만, 결정성을 가지고 있어도 좋다. 결정성을 갖는 산화물 반도체막으로서는, c축 배향을 갖는 결정(C Axis Aligned Crystal: CAAC라고도 한다)을 함유하는 산화물이라도, 트랜지스터의 신뢰성을 높인다고 하는 효과를 얻을 수 있기 때문에, 바람직하다.
CAAC로 구성된 산화물 반도체막은, 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC를 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에 있어서 육방정의 결정이 형성되도록 하는 것과, 상기 결정을 종으로 하여 결정이 성장되도록 하는 것이 중요하다. 이를 위해서는, 타깃과 기판의 거리를 넓게 취하고(예를 들면, 150mm 내지 200mm 정도), 기판 가열 온도를 100℃ 내지 500℃, 적합하게는 200℃ 내지 400℃, 더욱 적합하게는 250℃ 내지 300℃로 하면 바람직하다. 또한 이것 외에, 성막시의 기판 가열 온도보다도 높은 온도로, 퇴적된 산화물 반도체막을 열처리함으로써, 막 중에 함유되는 미크로한 결함이나, 적층 계면의 결함을 수복할 수 있다.
구체적으로, CAAC는 비단결정으로서, 그 ab면에 수직인 방향에서 볼 때, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 가진다. 또한, CAAC는 c축 방향으로 금속 원자가 층상으로 배열된 상, 또는, 금속 원자와 산소 원자가 층상으로 배열된 상을 포함한다.
CAAC는 비정질의 산화물 반도체와 비교하여 금속과 산소의 결합이 질서화되어 있다. 즉, 산화물 반도체가 비정질인 경우에는, 개개의 금속 원자에 따라 배위수가 상이한 경우도 있을 수 있지만, CAAC에서는 금속 원자의 배위수는 거의 일정하게 된다. 이로 인해, 미시적인 산소의 결손이 감소되어 수소 원자(수소 이온을 포함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, CAAC로 구성된 산화물 반도체막을 사용하여 트랜지스터를 제작함으로써, 트랜지스터로의 광조사 또는 바이어스-열 스트레스(BT)의 부가를 행한 후에 발생하는, 트랜지스터의 임계값 전압의 변화량을 저감시킬 수 있다. 따라서, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
이어서, 도 13a에 도시하는 바와 같이, 게이트 전극(707)과 접하고 또한 산화물 반도체막(716)과도 접하는 도전막(719)과, 도전막(708)과 접하고 또한 산화물 반도체막(716)과도 접하는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(719) 및 도전막(720)은, 게이트 전극(707) 및 도전막(708)을 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다.
도전막(719) 및 도전막(720)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소, 또는 상기한 원소를 성분으로 하는 합금이나, 상기한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한 도전막(719) 및 도전막(720)이 되는 도전막은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 포개어 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다. 또한 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는, 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전막(719) 및 도전막(720)에 사용함으로써, 산화막인 절연막과, 도전막(719) 및 도전막(720)과의 밀착성을 높일 수 있다.
또한 도전막(719) 및 도전막(720)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전막 형성후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭시에, 산화물 반도체막(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체막(716)의 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는, 도전막에 티타늄막을 사용한다. 이로 인해, 암모니아와 과산화수소수를 함유하는 용액(암모니아과수)을 사용하여 선택적으로 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31중량%의 과산화수소수와, 28중량%의 암모니아수와 물을, 체적비 5:2:2로 혼합한 암모니아과수를 사용한다. 또는, 염소(Cl2), 염화붕소(BCl3) 등을 함유하는 가스를 사용하여 도전막을 드라이 에칭해도 좋다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위해서, 투과된 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행해도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 다시 형상을 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한, 산화물 반도체막(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성하도록 해도 좋다. 산화물 도전막의 재료로서는, 산화아연을 성분으로서 함유하는 것이 바람직하며, 산화인듐을 함유하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(719) 및 도전막(720)을 형성하기 위한 패터닝을 일괄적으로 행하도록 해도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체막(716)과 도전막(719) 및 도전막(720) 사이의 저항을 낮출 수 있기 때문에, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 트랜지스터의 내압을 높일 수 있다.
이어서, N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행해도 좋다.
또한, 도 14b는 상기의 공정이 종료된 시점에서의, 메모리 셀의 상면도이다. 도 14b의 파선 A1-A2에 있어서의 단면도가, 도 13a에 상당한다.
또한, 플라즈마 처리를 행한 후, 도 13b에 도시하는 바와 같이, 도전막(719) 및 도전막(720)과, 산화물 반도체막(716)을 덮도록, 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에 있어서, 산화물 반도체막(716)과 중첩되는 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 중첩되는 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은 게이트 절연막(703)과 같은 재료, 같은 적층 구조를 사용하여 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은, 수분이나, 수소 등의 불순물을 극력 함유하지 않는 것이 바람직하고, 단층의 절연막이라도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 게이트 절연막(721)에 수소가 함유되면, 그 수소가 산화물 반도체막(716)으로 침입하고, 또는 수소가 산화물 반도체막(716) 중의 산소를 뽑아 내어 산화물 반도체막(716)이 저저항화(n형화)되어 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 함유하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는, 차단성이 높은 재료를 사용하는 것이 바람직하다. 예를 들면, 차단성이 높은 절연막으로서, 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을, 상기 차단성이 높은 절연막보다도, 산화물 반도체막(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 개재하여 도전막(719) 및 도전막(720) 및 산화물 반도체막(716)과 중첩되도록, 차단성이 높은 절연막을 형성한다. 차단성이 높은 절연막을 사용함으로써, 산화물 반도체막(716) 내, 게이트 절연막(721) 내, 또는, 산화물 반도체막(716)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(716)에 접하도록 질소의 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을 형성함으로써, 차단성이 높은 재료를 사용한 절연막이 직접 산화물 반도체막(716)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는, 스퍼터링법으로 형성된 막 두께 200nm의 산화실리콘막 위에, 스퍼터링법으로 형성된 막 두께 100nm의 질화실리콘막을 적층시킨 구조를 갖는 게이트 절연막(721)을 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시 형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에, 가열 처리를 가해도 좋다. 가열 처리는, 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기하에 있어서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면, 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 또는, 도전막(719) 및 도전막(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체막에 대해 행한 앞선 가열 처리와 같이, 고온 단시간의 RTA 처리를 행해도 좋다. 산소를 함유하는 게이트 절연막(721)이 형성된 후에, 가열 처리가 가해짐으로써, 산화물 반도체막(716)에 대해 행한 앞선 가열 처리에 의해, 산화물 반도체막(716)에 산소 결손이 발생하고 있었다고 해도, 게이트 절연막(721)으로부터 산화물 반도체막(716)으로 산소가 공여된다. 그리고, 산화물 반도체막(716)에 산소가 공여됨으로써, 산화물 반도체막(716)에 있어서, 도너가 되는 산소 결손을 저감시키고, 화학량론적 조성비를 충족시키는 것이 가능하다. 산화물 반도체막(716)에는, 화학량론적 조성비를 초과하는 양의 산소가 함유되어 있는 것이 바람직하다. 그 결과, 산화물 반도체막(716)을 i형에 가깝게 할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감시켜 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 게이트 절연막(721)의 형성후이면 특별히 한정되지 않으며, 다른 공정, 예를 들면, 수지막 형성시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 증가시키지 않고 산화물 반도체막(716)을 i형에 가깝게 할 수 있다.
또한 산소 분위기하에서 산화물 반도체막(716)에 가열 처리를 가함으로써, 산화물 반도체에 산소를 첨가하여 산화물 반도체막(716) 중에 있어서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들면, 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기하의 가열 처리에 사용되는 산소 가스에는, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등을 사용하여 산화물 반도체막(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들면, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체막(716)에 첨가하면 좋다.
또한, 게이트 전극(722) 및 도전막(723)은, 게이트 절연막(721) 위에 도전막을 형성한 후, 상기 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은, 게이트 전극(707), 또는 도전막(719) 및 도전막(720)과 같은 재료를 사용하여 형성하는 것이 가능하다.
게이트 전극(722) 및 도전막(723)의 막 두께는, 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm으로 한다. 본 실시 형태에서는, 텅스텐 타깃을 사용한 스퍼터링법에 의해 150nm의 게이트 전극용 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
이상의 공정에 의해, 트랜지스터(107)가 형성된다.
또한, 게이트 절연막(721)을 사이에 개재하여 도전막(719)과 도전막(723)이 중첩되는 부분이, 용량 소자(120)에 상당한다.
도 14c는, 상기의 공정이 종료된 시점에서의 메모리 셀의 상면도이다. 도 14c의 파선 A1-A2에 있어서의 단면도가, 도 13b에 상당한다.
또한 트랜지스터(107)는 싱글 게이트 구조의 트랜지스터를 사용하여 설명했지만, 필요에 따라서, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체막(716)에 접하는 절연막(본 실시 형태에 있어서는, 게이트 절연막(721)이 해당된다)은, 제 13 족 원소 및 산소를 함유하는 절연 재료를 사용하도록 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 함유하는 것이 많으며, 제 13 족 원소를 함유하는 절연 재료는 산화물 반도체와의 상성이 양호하여 이것을 산화물 반도체막에 접하는 절연막에 사용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 함유하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 함유하는 것을 의미한다. 제 13 족 원소를 함유하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체막에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 함유하는 재료를 사용함으로써, 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체막과 산화갈륨을 함유하는 절연막을 접하여 형성함으로써, 산화물 반도체막과 절연막의 계면에 있어서의 수소의 파일업을 저감시킬 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 함유하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체막으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한 산화물 반도체막(716)에 접하는 절연막은, 산소 분위기하에 의한 열처리나, 산소 도핑 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는, 산소를 박막 표면 뿐만아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도핑에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.
예를 들면, 산화물 반도체막(716)에 접하는 절연막으로서 산화갈륨을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행함으로써, 산화갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한 산화물 반도체막(716)에 접하는 절연막으로서 산화알루미늄을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행함으로써, 산화알루미늄의 조성을 Al2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한 산화물 반도체막(716)에 접하는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaxAl2-xO3+α(0<x<2, 0<α<1)로 할 수 있다.
산소 도핑 처리를 행함으로써, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체막이 접함으로써, 절연막 중의 과잉의 산소가 산화물 반도체막에 공급되어 산화물 반도체막 중, 또는 산화물 반도체막과 절연막의 계면에 있어서의 산소 결함을 저감시켜 산화물 반도체막을 i형화 또는 i형에 매우 가깝게 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체막(716)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 사용해도 좋지만, 양쪽 절연막에 사용하는 편이 바람직하다. 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체막(716)에 접하는 절연막의, 상층 및 하층에 위치하는 절연막에 사용하여 산화물 반도체막(716)을 사이에 개재하는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한 산화물 반도체막(716)의 상층 또는 하층에 사용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 해도 좋고, 상이한 구성 원소를 갖는 절연막으로 해도 좋다. 예를 들면, 상층과 하층 모두, 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨으로 하고, 다른쪽을 조성이 Al2Ox(X=3+α, 0<α<1)인 산화알루미늄으로 해도 좋다.
또한 산화물 반도체막(716)에 접하는 절연막은, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다. 예를 들면, 산화물 반도체막(716)의 상층에 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaxAl2-xO3+α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성해도 좋다. 또한, 산화물 반도체막(716)의 하층을, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋고, 산화물 반도체막(716)의 상층 및 하층의 양쪽을, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다.
다음에 도 13c에 도시하는 바와 같이, 게이트 절연막(721), 도전막(723), 게이트 전극(722)을 덮도록, 절연막(724)을 형성한다. 절연막(724)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다. 또한, 절연막(724)에는 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등 사이에 발생하는 기생 용량을 저감시켜 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는, 절연막(724)을 단층 구조로 하고 있지만, 본 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 좋다.
다음에 게이트 절연막(721), 절연막(724)에 개구부(725)를 형성하고, 도전막(720)의 일부를 노출시킨다. 그 후에 절연막(724) 위에, 상기 개구부(725)에 있어서 도전막(720)과 접하는 배선(726)을 형성한다.
배선(726)은 PVD법이나, CVD법을 사용하여 도전막을 형성한 후, 상기 도전막을 패터닝함으로써 형성된다. 또한 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
더욱 구체적으로는, 예를 들면, 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게(5nm 정도) 형성한 후에, 개구부(725)에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하여 하부 전극 등(여기에서는 도전막(720))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 차단막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
절연막(724)에 형성하는 개구부(725)는, 도전막(708)과 중첩되는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구부(725)를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기에서, 도전막(708)을 사용하지 않고, 불순물 영역(704)과 도전막(720)의 접속과, 도전막(720)과 배선(726)의 접속을 중첩시키는 경우에 관해서 설명한다. 이 경우, 불순물 영역(704) 위에 형성된 절연막(712), 절연막(713)에 개구부(하부의 개구부라고 한다)를 형성하고, 하부의 개구부를 덮도록 도전막(720)을 형성한 후, 게이트 절연막(721) 및 절연막(724)에 있어서, 하부의 개구부와 중첩되는 영역에 개구부(상부의 개구부라고 한다)를 형성하여 배선(726)을 형성하게 된다. 하부의 개구부와 중첩되는 영역에 상부의 개구부를 형성할 때에, 에칭에 의해 하부의 개구부에 형성된 도전막(720)이 단선되어 버릴 우려가 있다. 이것을 피하기 위해서, 하부의 개구부와 상부의 개구부가 중첩되지 않도록 형성함으로써, 소자 면적이 증대된다고 하는 문제가 일어난다.
본 실시 형태에 도시하는 바와 같이, 도전막(708)을 사용함으로써, 도전막(720)을 단선시키지 않고 상부의 개구부를 형성하는 것이 가능해진다. 이것에 의해, 하부의 개구부와 상부의 개구부를 중첩시켜 형성할 수 있기 때문에, 개구부에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 신호 처리 회로의 집적도를 높일 수 있다.
다음에 배선(726)을 덮도록 절연막(727)을 형성한다. 상기한 일련의 공정에 의해, 기억 장치를 제작할 수 있다.
또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체막(716) 뒤에 형성되어 있다. 따라서, 도 13b에 도시하는 바와 같이, 상기 제작 방법에 의해 얻어지는 트랜지스터(107)는, 도전막(719) 및 도전막(720)이 산화물 반도체막(716) 위에 형성되어 있다. 그러나, 트랜지스터(107)는, 소스 전극 및 드레인 전극으로서 기능하는 도전막이, 산화물 반도체막(716) 아래, 즉, 산화물 반도체막(716)과 절연막(712) 및 절연막(713) 사이에 형성되어 있어도 좋다.
도 15에, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체막(716)과 절연막(712) 및 절연막(713) 사이에 형성되어 있는 경우의, 메모리 셀의 단면도를 도시한다. 도 15에 도시하는 트랜지스터(107)는, 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)을 형성하고, 이어서 산화물 반도체막(716)을 형성함으로써, 얻을 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 7)
본 실시 형태에서는, 실시 형태 6과는 상이한 구조를 가진, 산화물 반도체막을 사용한 트랜지스터에 관해서 설명한다.
도 16a에 도시하는 트랜지스터(901)는, 절연막(902) 위에 형성된, 활성층으로서 기능하는 산화물 반도체막(903)과, 산화물 반도체막(903) 위에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체막(903), 소스 전극(904) 및 드레인 전극(905) 위의 게이트 절연막(906)과, 게이트 절연막(906) 위에 있어서 산화물 반도체막(903)과 중첩되는 위치에 형성된 게이트 전극(907)을 가진다.
도 16a에 도시하는 트랜지스터(901)는, 게이트 전극(907)이 산화물 반도체막(903) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체막(903) 위에 형성되어 있는 톱 콘택트형이다. 그리고, 트랜지스터(901)는, 소스 전극(904) 및 드레인 전극(905)과, 게이트 전극(907)이 중첩되어 있지 않다. 즉, 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에는, 게이트 절연막(906)의 막 두께보다도 큰 간격이 형성되어 있다. 따라서, 트랜지스터(901)는 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에 형성되는 기생 용량을 작게 억제할 수 있기 때문에, 고속 동작을 실현할 수 있다.
또한 산화물 반도체막(903)은, 게이트 전극(907)이 형성된 후에 산화물 반도체막(903)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(908)을 가진다. 또한 산화물 반도체막(903) 중, 게이트 절연막(906)을 사이에 개재하여 게이트 전극(907)과 중첩되는 영역이 채널 형성 영역(909)이다. 산화물 반도체막(903)에서는, 한 쌍의 고농도 영역(908) 사이에 채널 형성 영역(909)이 형성되어 있다. 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 사용할 수 있다. 도펀트는, 예를 들면, 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 5족 원자 등을 사용할 수 있다.
예를 들면, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(908)은, 산화물 반도체막(903) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(908)을 산화물 반도체막(903)에 형성함으로써, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(903)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하에서 1시간 정도 가열 처리를 가함으로써, 고농도 영역(908) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 갖게 된다. 고농도 영역(908) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 또한 고농도 영역(908)의 도전성을 높이고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(904)과 드레인 전극(905) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도라도, 섬유아연석형의 결정 구조를 갖는 산화물 반도체가 수득되는 경우도 있다.
또한 산화물 반도체막(903)은 CAAC로 구성되어 있어도 좋다. 산화물 반도체막(903)이 CAAC로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(903)의 도전율을 높일 수 있기 때문에, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮춤으로써, 트랜지스터(901)의 미세화를 진행해도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당 기억 용량을 높일 수 있다.
도 16b에 도시하는 트랜지스터(911)는, 절연막(912) 위에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914) 및 드레인 전극(915) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(913)과, 산화물 반도체막(913), 소스 전극(914) 및 드레인 전극(915) 위의 게이트 절연막(916)과, 게이트 절연막(916) 위에 있어서 산화물 반도체막(913)과 중첩되는 위치에 형성된 게이트 전극(917)을 가진다.
도 16b에 도시하는 트랜지스터(911)는, 게이트 전극(917)이 산화물 반도체막(913) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체막(913) 아래에 형성되어 있는 보텀 콘택트형이다. 그리고, 트랜지스터(911)는, 트랜지스터(901)와 같이, 소스 전극(914) 및 드레인 전극(915)과, 게이트 전극(917)이 중첩되어 있지 않기 때문에, 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한 산화물 반도체막(913)은 게이트 전극(917)이 형성된 후에 산화물 반도체막(913)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(918)을 가진다. 또한, 산화물 반도체막(913) 중, 게이트 절연막(916)을 사이에 개재하여 게이트 전극(917)과 중첩되는 영역이 채널 형성 영역(919)이다. 산화물 반도체막(913)에서는, 한 쌍의 고농도 영역(918) 사이에 채널 형성 영역(919)이 형성되어 있다.
고농도 영역(918)은 상기한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 같이, 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도펀트의 종류에 관해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 사용한 경우, 고농도 영역(918) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(918)은, 산화물 반도체막(913) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(918)을 산화물 반도체막(913)에 형성함으로써, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
또한 In-Ga-Zn계 산화물 반도체를 산화물 반도체막(913)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 가함으로써, 고농도 영역(918) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 고농도 영역(918) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 더욱 고농도 영역(918)의 도전성을 향상시키고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(914)과 드레인 전극(915) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(918) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도라도, 섬유아연석형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한 산화물 반도체막(913)은 CAAC로 구성되어 있어도 좋다. 산화물 반도체막(913)이 CAAC로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(913)의 도전율을 높일 수 있기 때문에, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮춤으로써, 트랜지스터(911)의 미세화를 진행해도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하여 셀 어레이의 단위 면적당 기억 용량을 높일 수 있다.
도 16c에 도시하는 트랜지스터(921)는, 절연막(922) 위에 형성된, 활성층으로서 기능하는 산화물 반도체막(923)과, 산화물 반도체막(923) 위에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체막(923), 소스 전극(924) 및 드레인 전극(925) 위의 게이트 절연막(926)과, 게이트 절연막(926) 위에 있어서 산화물 반도체막(923)과 중첩되는 위치에 형성된 게이트 전극(927)을 가진다. 또한, 트랜지스터(921)는 게이트 전극(927)의 측부에 형성된, 절연막으로 형성된 사이드월(930)을 가진다.
도 16c에 도시하는 트랜지스터(921)는, 게이트 전극(927)이 산화물 반도체막(923) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체막(923) 위에 형성되어 있는 톱 콘택트형이다. 그리고, 트랜지스터(921)는, 트랜지스터(901)와 같이, 소스 전극(924) 및 드레인 전극(925)과, 게이트 전극(927)이 중첩되어 있지 않기 때문에, 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(923)은 게이트 전극(927)이 형성된 후에 산화물 반도체막(923)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(928)과, 한 쌍의 저농도 영역(929)을 가진다. 또한, 산화물 반도체막(923) 중, 게이트 절연막(926)을 사이에 개재하여 게이트 전극(927)과 중첩되는 영역이 채널 형성 영역(931)이다. 산화물 반도체막(923)에서는, 한 쌍의 고농도 영역(928) 사이에 한 쌍의 저농도 영역(929)이 형성되고, 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(929)은, 산화물 반도체막(923) 중의, 게이트 절연막(926)을 사이에 개재하여 사이드월(930)과 중첩되는 영역에 형성되어 있다.
고농도 영역(928) 및 저농도 영역(929)은, 상기한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 같이, 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도펀트의 종류에 관해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 사용한 경우, 고농도 영역(928) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도펀트로서 사용한 경우, 저농도 영역(929) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(928)은, 산화물 반도체막(923) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(928)을 산화물 반도체막(923)에 형성함으로써, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928) 사이에 형성함으로써, 짧은 채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감시킬 수 있다.
또한 In-Ga-Zn계 산화물 반도체를 산화물 반도체막(923)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 가함으로써, 고농도 영역(928) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 또한, 저농도 영역(929)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 섬유아연석형의 결정 구조를 갖는 경우도 있다. 고농도 영역(928) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 또한 고농도 영역(928)의 도전성을 높이고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(924)과 드레인 전극(925) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(928) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도라도, 섬유아연석형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한 산화물 반도체막(923)은 CAAC로 구성되어 있어도 좋다. 산화물 반도체막(923)이 CAAC로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(923)의 도전율을 높일 수 있기 때문에, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮춤으로써, 트랜지스터(921)의 미세화를 진행해도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한 트랜지스터(921)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당 기억 용량을 높일 수 있다.
도 16d에 도시하는 트랜지스터(941)는, 절연막(942) 위에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(943)과, 산화물 반도체막(943), 소스 전극(944) 및 드레인 전극(945) 위의 게이트 절연막(946)과, 게이트 절연막(946) 위에 있어서 산화물 반도체막(943)과 중첩되는 위치에 형성된 게이트 전극(947)을 가진다. 또한, 트랜지스터(941)는 게이트 전극(947)의 측부에 형성된, 절연막으로 형성된 사이드 월(950)을 가진다.
도 16d에 도시하는 트랜지스터(941)는, 게이트 전극(947)이 산화물 반도체막(943) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체막(943) 아래에 형성되어 있는 보텀 콘택트형이다. 그리고, 트랜지스터(941)는, 트랜지스터(901)와 같이, 소스 전극(944) 및 드레인 전극(945)과, 게이트 전극(947)이 중첩되어 있지 않기 때문에, 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한 산화물 반도체막(943)은, 게이트 전극(947)이 형성된 후에 산화물 반도체막(943)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 가진다. 또한 산화물 반도체막(943) 중, 게이트 절연막(946)을 사이에 개재하여 게이트 전극(947)과 중첩되는 영역이 채널 형성 영역(951)이다. 산화물 반도체막(943)에서는, 한 쌍의 고농도 영역(948) 사이에 한 쌍의 저농도 영역(949)이 형성되고, 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(949)은, 산화물 반도체막(943) 중의, 게이트 절연막(946)을 사이에 개재하여 사이드 월(950)과 중첩되는 영역에 형성되어 있다.
고농도 영역(948) 및 저농도 영역(949)은, 상기한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 같이, 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도펀트의 종류에 관해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 사용한 경우, 고농도 영역(948) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. 또한 예를 들면, 질소를 도펀트로서 사용한 경우, 저농도 영역(949) 중의 질소 원자의 농도는, 5×1018/㎤ 이상 5×1019/㎤ 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(948)은, 산화물 반도체막(943) 중의 다른 영역에 비해 도전성이 높아지게 된다. 따라서, 고농도 영역(948)을 산화물 반도체막(943)에 형성함으로써, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948) 사이에 형성함으로써, 짧은 채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감시킬 수 있다.
또한 In-Ga-Zn계 산화물 반도체를 산화물 반도체막(943)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 가함으로써, 고농도 영역(948) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 또한, 저농도 영역(949)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 섬유아연석형의 결정 구조를 갖는 경우도 있다. 고농도 영역(948) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 더욱 고농도 영역(948)의 도전성을 높이고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(944)과 드레인 전극(945) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(948) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도라도, 섬유아연석형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한 산화물 반도체막(943)은 CAAC로 구성되어 있어도 좋다. 산화물 반도체막(943)이 CAAC로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(943)의 도전율을 높일 수 있기 때문에, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮춤으로써, 트랜지스터(941)의 미세화를 진행해도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한 트랜지스터(941)의 미세화에 의해, 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당 기억 용량을 높일 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 셀프 얼라인 프로세스로 제작하는 방법의 하나로서, 산화물 반도체막의 표면을 노출시키고, 아르곤 플라즈마 처리를 행하여 산화물 반도체막의 플라즈마에 노출된 영역의 저항율을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application, IEDM Tech. Dig., p.504, 2010.) .
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 되어야 하는 부분을 노출시키기 위해, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체막도 부분적으로 오버 에칭되어, 소스 영역 또는 드레인 영역이 되어야 하는 부분의 막 두께가 작아져 버린다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행하기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은 산화물 반도체막과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.
예를 들면, 산화물 반도체막이 충분한 두께이면 오버 에칭도 문제는 되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 짧은 채널 효과를 방지하기 위해서는, 채널 형성 영역이 되는 부분의 산화물 반도체막의 두께는 20nm 이하, 바람직하게는 10nm 이하인 것이 요구된다. 그러한 얇은 산화물 반도체막을 취급하는 경우에는, 산화물 반도체막의 오버 에칭은, 상기한 바와 같은, 소스 영역 또는 드레인 영역의 저항이 증가, 트랜지스터의 특성 불량을 일으키기 때문에, 바람직하지 못하다.
그러나, 본 발명의 일 형태와 같이, 산화물 반도체막으로의 도펀트의 첨가를, 산화물 반도체막을 노출시키지 않고, 게이트 절연막을 남긴 채 행함으로써, 산화물 반도체막의 오버 에칭을 방지하여 산화물 반도체막에 대한 과잉 대미지를 경감시킬 수 있다. 또한, 산화물 반도체막과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 8)
본 발명의 일 형태에 따르는 신호 처리 회로를, 휴대 전화, 스마트폰, 전자 서적 등의 휴대용 전자 기기에 응용한 경우에 관해서 설명한다. 일반적인 휴대용 전자 기기에 있어서는, 화상 데이터를 일시적으로 기억하는 경우 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서, 플래시 메모리 등에 비해 기록이나 판독 등의 응답 속도가 빨라 화상 데이터를 처리할 때에 사용하기에 적합하기 때문이다.
한편, 화상 데이터를 일시적으로 기억하는데 SRAM 또는 DRAM을 사용한 경우, 이하의 결점이 있다. 일반적인 SRAM은, 도 18a에 도시하는 바와 같이, 1개의 메모리 셀이 트랜지스터(401) 내지 트랜지스터(406)의 6개의 트랜지스터로 구성되어 있고, 그것을 X 디코더(407), Y 디코더(408)로 구동하고 있다. 그리고, 트랜지스터(403)와 트랜지스터(405)로 구성되는 인버터와, 트랜지스터(404)와 트랜지스터(406)로 구성되는 인버터를 가지고 있다. SRAM은 응답 속도가 빠르다고 하는 이점이 있지만, 1개의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에, 메모리 셀의 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F라고 했을 때에, SRAM의 메모리 셀의 면적은, 통상 100F2 내지 150F2이다. 이로 인해, SRAM은 비트당 단가가, 각종 반도체 기억 장치 중에서 가장 높다.
그것에 대해, DRAM은 메모리 셀이 도 18b에 도시하는 바와 같이, 트랜지스터(411), 용량 소자(412)에 의해 구성되고, 그것을 X 디코더(413), Y 디코더(414)로 구동하고 있다. 1개의 셀이 1개의 트랜지스터와 1개의 용량 소자로 구성되어 있어 메모리 셀의 면적이 작다. DRAM의 메모리 셀의 면적은 통상 10F2 이하이다. 그러나, DRAM은 항상 리프레쉬가 필요하여 재기록을 행하지 않는 경우에도 소비 전력이 발생한다.
본 발명의 일 형태에 따르는 신호 처리 회로에 사용되고 있는 기억 장치는, 메모리 셀의 면적이 10F2 전후이며, 또한 빈번한 리프레쉬는 불필요하다. 그리고, 상기 기억 장치는, 일반적인 SRAM이나 DRAM과는 달리, 메모리 셀의 면적 축소화와, 소비 전력 저감이라는 2개의 과제를 해결할 수 있다.
도 19는 휴대 전화의 블록도이다. 도 19에 도시하는 휴대 전화는 RF 회로(421), 아날로그 베이스 밴드 회로(422), 디지털 베이스 밴드 회로(423), 배터리(424), 전원 회로(425), 어플리케이션 프로세서(426), 플래시 메모리(430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438) 등으로 구성되어 있다. 디스플레이(433)는 표시부(434), 소스 드라이버(435), 게이트 드라이버(436)에 의해 구성되어 있다. 어플리케이션 프로세서(426)는 CPU(427), DSP(428), 인터페이스(IF)(429)를 가지고 있다. 일반적으로 메모리 회로(432)는 SRAM 또는 DRAM으로 구성되어 있지만, 메모리 회로(432)에 상기 실시 형태에서 나타낸 기억 장치를 채용함으로써, 1비트당 단가와 소비 전력을 저감시키는 것이 가능하게 된다.
도 20에, 메모리 회로(432)의 구성을 블록도로 도시한다. 메모리 회로(432)는, 기억 장치(442), 기억 장치(443), 스위치(444), 스위치(445), 및 메모리 컨트롤러(441)를 가지고 있다.
우선, 어떤 화상 데이터가, 휴대 전화에 있어서 수신되거나, 또는 어플리케이션 프로세서(426)에 의해 형성된다. 이 화상 데이터는 스위치(444)를 개재하여 기억 장치(442)에 기억된다. 그리고, 스위치(444)를 개재하여 출력된 화상 데이터는, 디스플레이 컨트롤러(431)를 개재하여 디스플레이(433)로 보내진다. 디스플레이(433)가 화상 데이터를 사용하여 화상의 표시를 행한다.
정지 화상과 같이, 표시되는 화상에 변경이 없으면, 통상 30Hz 내지 60Hz 정도의 주기로, 기억 장치(442)로부터 판독된 화상 데이터가, 스위치(445)를 개재하여 디스플레이 컨트롤러(431)로 계속해서 보내진다. 유저가 화면에 표시되어 있는 화상을 재기록하는 조작을 행했을 때, 어플리케이션 프로세서(426)는 새로운 화상 데이터를 형성하고, 그 화상 데이터는 스위치(444)를 개재하여 기억 장치(443)에 기억된다. 이 새로운 화상 데이터의 기억 장치(443)로의 기억이 이루어지고 있는 동안에도, 기억 장치(442)로부터 스위치(445)를 개재하여 정기적으로 화상 데이터가 판독된다.
기억 장치(443)로의 새로운 화상 데이터의 기억이 완료되면, 다음 프레임 기간에서, 기억 장치(443)에 기억된 새로운 화상 데이터가 판독되고, 스위치(445), 디스플레이 컨트롤러(431)를 개재하여, 디스플레이(433)에 상기 화상 데이터가 보내진다. 디스플레이(433)에서는, 보내져 온 새로운 화상 데이터를 사용하여 화상의 표시를 행한다. 이 화상 데이터의 판독은, 다시 다음의 새로운 화상 데이터가 기억 장치(442)에 기억될 때까지 계속된다. 이와 같이, 기억 장치(442), 기억 장치(443)가 교대로 화상 데이터의 기록과 판독을 행하고, 디스플레이(433)는 화상의 표시를 행한다.
기억 장치(442), 기억 장치(443)는 각각 개별적인 기억 장치로는 한정되지 않으며, 1개의 기억 장치가 갖는 메모리 영역을, 분할하여 사용해도 좋다.
도 21은 전자 서적의 블록도이다. 도 21의 전자 서적은 배터리(451), 전원 회로(452), 마이크로 프로세서(453), 플래시 메모리(454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 디스플레이 컨트롤러(460)에 의해 구성된다. 마이크로 프로세서(453)는 CPU(467), DSP(468), 인터페이스(IF)(469)를 가지고 있다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 메모리 회로(457)에, 상기 실시 형태에 기재한 기억 장치를 사용할 수 있다.
예를 들면, 유저가, 서적 데이터 중의 특정한 장소에 있어서, 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의해, 상기 개소와 그 이외의 개소의 차이를 명확히 하는 하이라이트 기능을 이용하는 경우, 서적 데이터 중 유저가 지정한 장소의 데이터를 기억할 필요가 있다. 메모리 회로(457)는 상기 데이터를 일시적으로 기억하는 기능을 가진다. 또한, 상기 데이터를 장기간에 걸쳐 보존하는 경우에는, 플래시 메모리(454)에 상기 데이터를 복사해 두어도 좋다.
본 실시 형태는 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서는, 기억 장치의 구조의 일 형태에 관해서 설명한다.
도 22 및 도 23은, 기억 장치의 단면도이다. 도 22 및 도 23에 도시하는 기억 장치는 상부에, 다층으로 형성된 복수의 메모리 셀을 가지고, 하부에 논리 회로(3004)를 가진다. 복수의 메모리 셀 중, 메모리 셀(3170a)과 메모리 셀(3170b)을 대표적으로 나타낸다.
또한, 메모리 셀(3170a)에 포함되는 트랜지스터(3171a)를 대표적으로 나타낸다. 메모리 셀(3170b)에 포함되는 트랜지스터(3171b)를 대표적으로 나타낸다. 트랜지스터(3171a) 및 트랜지스터(3171b)는, 산화물 반도체막에 채널 형성 영역을 가진다. 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터의 구성에 관해서는, 그 밖의 실시 형태에 있어서 설명한 구성과 같기 때문에, 설명은 생략한다.
트랜지스터(3171a)의 소스 전극 및 드레인 전극과 동일한 층에 형성된 전극(3501a)은, 전극(3502a)에 의해, 전극(3003a)과 전기적으로 접속되어 있다. 트랜지스터(3171b)의 소스 전극 및 드레인 전극과 동일한 층에 형성된 전극(3501c)은, 전극(3502c)에 의해, 전극(3003c)과 전기적으로 접속되어 있다.
또한 논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 사용한 트랜지스터(3001)를 가진다. 트랜지스터(3001)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(3000)에 소자 분리 절연막(3106)을 형성하고, 소자 분리 절연막(3106)으로 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(3001)는 절연 표면 위에 형성된 실리콘막 등의 반도체막이나, SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터라도 좋다. 트랜지스터(3001)의 구성에 관해서는, 공지의 구성을 사용하는 것이 가능하기 때문에, 설명은 생략한다.
트랜지스터(3171a)와 트랜지스터(3001) 사이에는, 배선(3100a) 및 배선(3100b)이 형성되어 있다. 배선(3100a)과 트랜지스터(3001)이 형성된 층 사이에는 절연막(3140a)이 형성되고, 배선(3100a)과 배선(3100b) 사이에는 절연막(3141a)이 형성되고, 배선(3100b)과 트랜지스터(3171a)가 형성된 층 사이에는, 절연막(3142a)이 형성되어 있다.
마찬가지로, 트랜지스터(3171b)와 트랜지스터(3171a) 사이에는, 배선(3100c) 및 배선(3100d)이 형성되어 있다. 배선(3100c)과, 트랜지스터(3171a)가 형성된 층 사이에는 절연막(3140b)이 형성되고, 배선(3100c)과 배선(3100d) 사이에는 절연막(3141b)이 형성되고, 배선(3100d)과 트랜지스터(3171b)가 형성된 층 사이에는, 절연막(3142b)이 형성되어 있다.
절연막(3140a), 절연막(3141a), 절연막(3142a), 절연막(3140b), 절연막(3141b), 절연막(3142b)은, 층간 절연막으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
배선(3100a), 배선(3100b), 배선(3100c), 배선(3100d)에 의해, 메모리 셀간의 전기적 접속이나, 논리 회로(3004)와 메모리 셀의 전기적 접속 등을 행할 수 있다.
논리 회로(3004)에 포함되는 전극(3303)은, 상부에 형성된 회로와 전기적으로 접속할 수 있다.
예를 들면, 도 22에 도시하는 바와 같이, 전극(3505)에 의해 전극(3303)은 배선(3100a)과 전기적으로 접속할 수 있다. 배선(3100a)은 전극(3503a)에 의해 전극(3501b)과 전기적으로 접속할 수 있다. 이와 같이 하여, 배선(3100a) 및 전극(3303)을, 트랜지스터(3171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 또한 전극(3501b)은 전극(3502b)에 의해, 전극(3003b)과 전기적으로 접속할 수 있다. 전극(3003b)은 전극(3503b)에 의해 배선(3100c)과 전기적으로 접속할 수 있다.
도 22에서는, 전극(3303)과 트랜지스터(3171a)의 전기적 접속은, 배선(3100a)을 개재하여 행해지는 예를 도시하였지만 이것에 한정되지 않는다. 전극(3303)과 트랜지스터(3171a)의 전기적 접속은, 배선(3100b)을 개재하여 이루어져도 좋고, 배선(3100a)과 배선(3100b)의 양자를 개재하여 이루어져도 좋다. 또한 도 23에 도시하는 바와 같이, 전극(3303)과 트랜지스터(3171a)의 전기적 접속은, 배선(3100a)도 배선(3100b)도 개재하지 않고 이루어져도 좋다. 도 23에서는, 전극(3303)은 전극(3503)에 의해, 전극(3003b)과 전기적으로 접속되어 있다. 전극(3003b)은 트랜지스터(3171a)의 소스 또는 드레인과 전기적으로 접속된다. 이와 같이 하여, 전극(3303)과 트랜지스터(3171a)의 전기적 접속을 취할 수 있다.
또한, 도 22 및 도 23에서는, 2개의 메모리 셀(메모리 셀(3170a)과, 메모리 셀(3170b))이 적층된 구성을 예로서 도시하였지만, 적층하는 메모리 셀의 수는 이것에 한정되지 않는다.
또한 도 22 및 도 23에서는, 트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에는, 배선(3100a)이 형성된 배선층과, 배선(3100b)이 형성된 배선층의 2개의 배선층이 형성된 구성을 도시하였지만 이것에 한정되지 않는다. 트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층 사이에, 1개의 배선층이 형성되어 있어도 좋고, 3개 이상의 배선층이 형성되어 있어도 좋다.
또한 도 22 및 도 23에서는, 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에는, 배선(3100c)이 형성된 배선층과, 배선(3100d)이 형성된 배선층의 2개의 배선층이 형성된 구성을 도시하였지만 이것에 한정되지 않는다. 트랜지스터(3171b)가 형성된 층과, 트랜지스터(3171a)가 형성된 층 사이에, 1개의 배선층이 형성되어 있어도 좋고, 3개 이상의 배선층이 형성되어 있어도 좋다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시예 1)
본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다. 특히 전력의 공급을 항상 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 형태에 따르는 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어지는 것과 같은 장점이 얻어진다. 또한 오프 전류가 낮은 트랜지스터를 사용함으로써, 오프 전류의 높이를 커버하기 위한 중복 회로 설계가 불필요해지기 때문에, 신호 처리 회로의 집적도를 높일 수 있어 신호 처리 회로를 고기능화시킬 수 있다.
본 발명의 일 형태에 따르는 신호 처리 회로는, 표시 장치, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따르는 신호 처리 회로를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금자동입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 17에 도시한다.
도 17a은 전자 서적이며, 하우징(7001), 표시부(7002) 등을 가진다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 전자 서적의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 전자 서적의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 전자 서적을 제공할 수 있다. 또한 가요성을 갖는 기판을 사용함으로써, 신호 처리 회로에 가요성을 갖게 할 수 있기 때문에, 플렉시블하고 가벼워서 사용하기 좋은 전자 서적을 제공할 수 있다.
도 17b는 표시 장치이며, 하우징(7011), 표시부(7012), 지지대(7013) 등을 가진다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 표시 장치를 제공할 수 있다. 또한, 표시 장치에는, PC용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 17c는 표시 장치이며, 하우징(7021), 표시부(7022) 등을 가진다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 표시 장치의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 표시 장치의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 표시 장치를 제공할 수 있다. 또한 가요성을 갖는 기판을 사용함으로써, 신호 처리 회로에 가요성을 갖게 할 수 있기 때문에, 플렉시블하고 가벼워서 사용하기 좋은 표시 장치를 제공할 수 있다. 따라서, 도 17c에 도시하는 바와 같이, 직물 등에 고정시켜 표시 장치를 사용할 수 있어 표시 장치의 응용의 폭이 훨씬 넓어진다.
도 17d는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 가진다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대형 게임기를 제공할 수 있다. 또한, 도 17d에 도시한 휴대형 게임기는, 2개의 표시부(7033)와 표시부(7034)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 17e는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 가진다. 수광부(7046)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 취득할 수 있다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대 전화를 제공할 수 있다.
도 17f는 휴대 정보 단말이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 가진다. 도 17f에 도시하는 휴대 정보 단말은, 모뎀이 하우징(7051)에 내장되어 있어도 좋다. 본 발명의 일 형태에 따르는 신호 처리 회로는, 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 신호 처리 회로를 사용함으로써, 소비 전력이 낮은 휴대 정보 단말을 제공할 수 있다.
본 실시예는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
100 : 신호 처리 회로 101 : 제어 장치
102 : 연산 장치 103 : 완충 기억 장치
104 : 주 기억 장치 105 : 메모리 셀
106 : 기억 소자 107 : 트랜지스터
110 : 기판 111 : 게이트 전극
112 : 절연막 113 : 산화물 반도체막
114 : 소스 전극 115 : 드레인 전극
116 : 절연막 120 : 용량 소자
121 : 트랜지스터 122 : 용량 소자
123 : 트랜지스터 124 : 용량 소자
125 : 트랜지스터 126 : 트랜지스터
127 : 트랜지스터 128 : 트랜지스터
129 : 트랜지스터 130 : 트랜지스터
131 : 다이오드 200 : 셀 어레이
260 : 트랜지스터 261 : 트랜지스터
262 : 오피 앰프 300 : 셀 어레이
401 : 트랜지스터 403 : 트랜지스터
404 : 트랜지스터 405 : 트랜지스터
406 : 트랜지스터 407 : X 디코더
408 : Y 디코더 411 : 트랜지스터
412 : 용량 소자 413 X : 디코더
414 : Y 디코더 421 : RF 회로
422 : 아날로그 베이스 밴드 회로 423 : 디지털 베이스 밴드 회로
424 : 배터리 425 : 전원 회로
426 : 어플리케이션 프로세서 427 : CPU
428 : DSP 429 : 인터페이스
430 : 플래쉬 메모리 431 : 디스플레이 컨트롤러
432 : 메모리 회로 433 : 디스플레이
434 : 표시부 435 : 소스 드라이버
436 : 게이트 드라이버 437 : 음성 회로
438 : 키보드 439 : 터치 센서
441 : 메모리 컨트롤러 442 : 기억 장치
443 : 기억 장치 444 : 스위치
445 : 스위치 451 : 배터리
452 : 전원 회로 453 : 마이크로 프로세서
454 : 플래쉬 메모리 455 : 음성 회로
456 : 키보드 457 : 메모리 회로
458 : 터치 패널 459 : 디스플레이
460 : 디스플레이 컨트롤러 467 : CPU
468 : DSP 469 : 인터페이스
600 : 신호 처리 회로 601 : 제어 장치
602 : ALU 603 : 데이터 캐쉬
604 : 명령 캐쉬 605 : 프로그램 카운터
606 : 명령 레지스터 607 : 주 기억 장치
608 : 레지스터 파일 700 : 기판
701 : 절연막 702 : 반도체막
703 : 게이트 절연막 704 : 불순물 영역
705 : 마스크 706 : 개구부
707 : 게이트 전극 708 : 도전막
709 : 불순물 영역 710 : 채널 형성 영역
711 : 불순물 영역 712 : 절연막
713 : 절연막 716 : 산화물 반도체막
719 : 도전막 720 : 도전막
721 : 게이트 절연막 722 : 게이트 전극
723 : 도전막 724 : 절연막
725 : 개구부 726 : 배선
727 : 절연막 800 :기억 장치
801 : 셀 어레이 802 : 구동 회로
803 : 회로 804 : 워드선 구동 회로
805 : 데이터선 구동 회로 806 : 제어 회로
807 : 디코더 808 : 레벨 시프터
809 : 버퍼 810 : 디코더
811 : 레벨 시프터 812 : 셀렉터
901 : 트랜지스터 902 : 절연막
903 : 산화물 반도체막 904 : 소스 전극
905 : 드레인 전극 906 : 게이트 절연막
907 : 게이트 전극 908 : 고농도 영역
909 : 채널 형성 영역 911 : 트랜지스터
912 : 절연막 913 : 산화물 반도체막
914 : 소스 전극 915 : 드레인 전극
916 : 게이트 절연막 917 : 게이트 전극
918 : 고농도 영역 919 : 채널 형성 영역
921 : 트랜지스터 922 : 절연막
923 : 산화물 반도체막 924 : 소스 전극
925 : 드레인 전극 926 : 게이트 절연막
927 : 게이트 전극 928 : 고농도 영역
929 : 저농도 영역 930 : 사이드 월
931 : 채널 형성 영역 941 : 트랜지스터
942 : 절연막 943 : 산화물 반도체막
944 : 소스 전극 945 : 드레인 전극
946 : 게이트 절연막 947 : 게이트 전극
948 : 고농도 영역 949 : 저농도 영역
950 : 사이드 월 951 : 채널 형성 영역
3000 : 기판 3001 : 트랜지스터
3003a : 전극 3003b : 전극
3003c : 전극 3004 : 논리 회로
3100a : 배선 3100b : 배선
3100c : 배선 3100d : 배선
3106 : 소자 분리 절연막 3140a : 절연막
3140b : 절연막 3141a : 절연막
3141b : 절연막 3142a : 절연막
3142b : 절연막 3170a : 메모리 셀
3170b : 메모리 셀 3171a : 트랜지스터
317Ib : 트랜지스터 3303 : 전극
3503 : 전극 3505 : 전극
3501a : 전극 3501b : 전극
3501c : 전극 3502a : 전극
3502b : 전극 3502c : 전극
3503a : 전극 3503b : 전극
7001 : 하우징 7002 : 표시부
7011 : 하우징 7012 : 표시부
7013 : 지지대 7021 : 하우징
7022 : 표시부 7031 : 하우징
7032 : 하우징 7033 : 표시부
7034 : 표시부 7035 : 마이크로폰
7036 : 스피커 7037 : 조작 키
7038 : 스타일러스 7041 : 하우징
7042 : 표시부 7043 : 음성 입력부
7044 : 음성 출력부 7045 : 조작 키
7046 : 수광부 7051 : 하우징
7052 : 표시부 7053 : 조작 키

Claims (24)

  1. 완충 기억 장치에 있어서:
    제 1 메모리 셀 및 제 2 메모리 셀을 포함하고,
    상기 제 1 메모리 셀은 제 1 산화물 반도체층을 포함하는 제 1 트랜지스터 및 상기 제 1 트랜지스터를 통해 제 1 유효 비트의 값에 따른 양의 전하가 공급되는 제 1 기억 소자를 포함하고,
    상기 제 2 메모리 셀은 제 2 산화물 반도체층을 포함하는 제 2 트랜지스터 및 상기 제 2 트랜지스터를 통해 제 2 유효 비트의 값에 따른 양의 전하가 공급되는 제 2 기억 소자를 포함하고,
    상기 제 1 유효 비트 및 상기 제 2 유효 비트는 전원 전압의 공급을 개시한 후 상기 제 1 트랜지스터의 게이트의 전위 및 상기 제 2 트랜지스터의 게이트의 전위를 제어함으로써 일괄적으로 무효화되는, 완충 기억 장치.
  2. 완충 기억 장치에 있어서:
    제 1 메모리 셀 및 제 2 메모리 셀을 포함하고,
    상기 제 1 메모리 셀은 제 1 산화물 반도체층을 포함하는 제 1 트랜지스터 및 상기 제 1 트랜지스터를 통해 제 1 유효 비트의 값에 따른 양의 전하가 공급되는 제 1 용량 소자를 포함하고,
    상기 제 2 메모리 셀은 제 2 산화물 반도체층을 포함하는 제 2 트랜지스터 및 상기 제 2 트랜지스터를 통해 제 2 유효 비트의 값에 따른 양의 전하가 공급되는 제 2 용량 소자를 포함하고,
    상기 제 1 유효 비트 및 상기 제 2 유효 비트는 전원 전압의 공급을 개시한 후 상기 제 1 트랜지스터의 게이트의 전위 및 상기 제 2 트랜지스터의 게이트의 전위를 제어함으로써 일괄적으로 무효화되는, 완충 기억 장치.
  3. 완충 기억 장치에 있어서:
    제 1 메모리 셀 및 제 2 메모리 셀을 포함하고,
    상기 제 1 메모리 셀은 제 1 산화물 반도체층을 포함하는 제 1 트랜지스터 및 상기 제 1 트랜지스터를 통해 제 1 유효 비트의 값에 따른 양의 전하가 공급되는 제 3 트랜지스터를 포함하고,
    상기 제 2 메모리 셀은 제 2 산화물 반도체층을 포함하는 제 2 트랜지스터 및 상기 제 2 트랜지스터를 통해 제 2 유효 비트의 값에 따른 양의 전하가 공급되는 제 4 트랜지스터를 포함하고,
    상기 제 1 유효 비트 및 상기 제 2 유효 비트는 전원 전압의 공급을 개시한 후 상기 제 1 트랜지스터의 게이트의 전위 및 상기 제 2 트랜지스터의 게이트의 전위를 제어함으로써 일괄적으로 무효화되는, 완충 기억 장치.
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  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 오프 전류 밀도 및 상기 제 2 트랜지스터의 오프 전류 밀도는 100 zA/㎛ 이하인, 완충 기억 장치.
  6. 삭제
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층의 각각은 In, Ga, 및 Zn을 포함하는, 완충 기억 장치.
  8. 삭제
  9. 삭제
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112009002215T5 (de) 2008-09-15 2011-07-28 Piezo Resonance Innovations, Inc., Pa. Medizinisches Instrument zur Verringerung der Penetrationskraft mit Mitteln zur Rückkopplung
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8743590B2 (en) 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
US8611437B2 (en) 2012-01-26 2013-12-17 Nvidia Corporation Ground referenced single-ended signaling
US9338036B2 (en) 2012-01-30 2016-05-10 Nvidia Corporation Data-driven charge-pump transmitter for differential signaling
US9135182B2 (en) * 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9076551B2 (en) 2013-03-15 2015-07-07 Nvidia Corporation Multi-phase ground-referenced single-ended signaling
US9153539B2 (en) 2013-03-15 2015-10-06 Nvidia Corporation Ground-referenced single-ended signaling connected graphics processing unit multi-chip module
US9153314B2 (en) 2013-03-15 2015-10-06 Nvidia Corporation Ground-referenced single-ended memory interconnect
US9147447B2 (en) 2013-03-15 2015-09-29 Nvidia Corporation Ground-referenced single-ended memory interconnect
US9171607B2 (en) * 2013-03-15 2015-10-27 Nvidia Corporation Ground-referenced single-ended system-on-package
US9170980B2 (en) 2013-03-15 2015-10-27 Nvidia Corporation Ground-referenced single-ended signaling connected graphics processing unit multi-chip module
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
JP6444723B2 (ja) * 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
KR102253204B1 (ko) * 2014-02-07 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 장치
JP6563313B2 (ja) * 2014-11-21 2019-08-21 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2017153864A1 (en) * 2016-03-10 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN108701474B (zh) 2016-03-18 2022-12-30 株式会社半导体能源研究所 半导体装置及使用该半导体装置的系统
US10658395B2 (en) 2017-03-24 2020-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10262736B2 (en) * 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
WO2019239245A1 (ja) * 2018-06-15 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2006012878A (ja) * 2004-06-22 2006-01-12 Renesas Technology Corp 半導体記憶装置
JP2006048488A (ja) * 2004-08-06 2006-02-16 Sanyo Electric Co Ltd 命令処理装置及び半導体装置
JP2010021170A (ja) 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5927935B2 (ja) * 1980-02-29 1984-07-09 株式会社日立製作所 情報処理装置
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
EP0259967B1 (en) * 1986-08-01 1994-03-23 Fujitsu Limited Directory memory
JPH073660B2 (ja) * 1986-08-01 1995-01-18 富士通株式会社 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2742747B2 (ja) * 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
JPH07121444A (ja) 1993-10-21 1995-05-12 Fuji Xerox Co Ltd 補助記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5742781A (en) * 1996-08-09 1998-04-21 Hitachi America, Ltd. Decoded instruction buffer apparatus and method for reducing power consumption in a digital signal processor
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3554666B2 (ja) * 1997-10-07 2004-08-18 株式会社日立製作所 半導体メモリ装置
US6065112A (en) * 1997-06-18 2000-05-16 Matsushita Electric Industrial Co., Ltd. Microprocessor with arithmetic processing units and arithmetic execution unit
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002359296A (ja) * 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4241175B2 (ja) * 2003-05-09 2009-03-18 株式会社日立製作所 半導体装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5408930B2 (ja) * 2007-08-31 2014-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20100043941A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 저항성 메모리 어레이의 제조 방법
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101457837B1 (ko) * 2009-06-30 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
EP2449595B1 (en) * 2009-06-30 2017-07-26 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101291395B1 (ko) * 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG178056A1 (en) * 2009-10-08 2012-03-29 Semiconductor Energy Lab Oxide semiconductor layer and semiconductor device
SG10201408329SA (en) * 2009-12-25 2015-02-27 Semiconductor Energy Lab Memory device, semiconductor device, and electronic device
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5784479B2 (ja) * 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 半導体装置
WO2012090799A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
US8743590B2 (en) * 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2006012878A (ja) * 2004-06-22 2006-01-12 Renesas Technology Corp 半導体記憶装置
JP2006048488A (ja) * 2004-08-06 2006-02-16 Sanyo Electric Co Ltd 命令処理装置及び半導体装置
JP2010021170A (ja) 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20120163071A1 (en) 2012-06-28
US20140211558A1 (en) 2014-07-31
TWI529531B (zh) 2016-04-11
KR20120075411A (ko) 2012-07-06
JP6030298B2 (ja) 2016-11-24
JP2017059291A (ja) 2017-03-23
KR101987638B1 (ko) 2019-06-12
JP6392824B2 (ja) 2018-09-19
KR20180134815A (ko) 2018-12-19
TW201248408A (en) 2012-12-01
US9093136B2 (en) 2015-07-28
US8687416B2 (en) 2014-04-01
JP2012150875A (ja) 2012-08-09

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