KR102253204B1 - 장치 - Google Patents

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KR102253204B1
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요시유키 구로가와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 통상 동작 시에 사용되지 않는 회로의 면적이 저감되면서, 설계 단계 후에 새로운 테스트 패턴을 생성할 수 있는 장치를 제공한다. 상기 장치는 제 1 회로 및 제 2 회로를 포함한다. 제 2 회로는 복수의 제 3 회로, 복수의 제 4 회로, 및 제 5 회로를 포함하고, 제 1 회로의 동작을 테스트하기 위한 신호를 생성하는 기능 및 제 1 회로의 일부로서 동작하는 기능을 갖는다. 제 4 회로는 제 1 데이터 및 제 2 데이터를 저장하는 기능을 갖는다. 제 5 회로는 제 1 데이터를 제 4 회로에 기록하는 기능, 제 2 데이터를 제 4 회로에 기록하는 기능, 및 제 2 데이터를 제 4 회로로부터 판독하는 기능을 갖는다. 제 1 데이터는 제 3 회로의 도통 상태를 제어하기 위하여 사용된다. 제 2 데이터는 제 1 회로에서의 처리에 사용된다.

Description

장치{DEVICE}
본 발명의 일 형태는 테스트 회로를 포함하는 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 다른 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 또 다른 일 형태는 반도체 장치, 표시 장치, 조명 장치, 전력 저장 장치, 기억 장치, 또는 이들의 구동 방법 또는 제작 방법에 관한 것이다.
근년 프로세서 등을 포함하는 장치(이하에서 칩이라고도 함)의 회로 사이즈의 증가에 의하여, 칩의 설계 단계 및 출하 단계에서의 테스트(즉, 칩 테스트)에 방대한 비용이 요구된다.
많은 칩 테스트가 있고, 예를 들어 BIST(Built-In Self-Test)가 알려져 있다. BIST는 칩에 내장되며 칩 테스트를 위한 LSI 테스터로서 기능하는 전용 회로(즉, BIST 회로)를 사용하는 방법이다. LSI 테스터로서의 기능의 예에는, 테스트 패턴을 생성하는 기능, 이 테스트 패턴을 입력 신호로서 칩에 공급하는 기능, 칩의 출력 신호를 얻는 기능, 및 이 출력 신호를 기대값과 비교하는 기능이 포함된다. BIST의 사용은 LSI 테스터만을 사용한 경우보다 칩 테스트의 비용을 낮출 수 있고 칩 테스트의 속도를 증가시킬 수 있다. 특허문헌 1은, LSI 외부에 제공된 BIST 회로에 FPGA(Field-Programmable Gate Array)를 사용한 기술을 개시한 것이다.
일본국 공개 특허 번호 H5-142297호
BIST 회로 등, 칩에 내장된 테스트 회로를 사용한 칩 테스트의 품질을 향상시키기 위하여, 또는 복잡한 기능을 갖는 장치에 칩 테스트를 수행하기 위하여, 테스트 회로는 다양한 테스트 패턴이 필요하다. 하지만, 생성되는 테스트 패턴의 수 및 종류가 증가될수록 테스트 회로의 사이즈가 증가되어, 장치에서의 테스트 회로의 면적이 증가된다.
또한, 칩 설계 단계에서 생성될 수 있는 테스트 패턴은 고정된다. 따라서, 이 단계 후에 다른 테스트 패턴을 추가할 때는, 추가 테스트 패턴을 LSI 테스터 등 칩 외부로부터 공급할 필요가 있다. 이 경우, 칩 테스트의 고속화 및 저비용화 등, 칩에 내장된 테스트 회로를 사용한 칩 테스트의 이점이 충분히 얻어지지 않는다.
상기 기술 배경의 관점에서, 본 발명의 일 형태의 목적은 신규 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 통상 동작 시에 불필요한 회로의 면적이 작은 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 설계 단계 후에 새로운 테스트 패턴을 생성할 수 있는 장치를 제공하는 것이다.
본 발명의 일 형태는, 위에서 열거한 목적 모두를 달성할 필요는 없고, 이들 목적 중 적어도 하나를 달성하기만 하면 된다. 상술한 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 다른 목적이 명세서, 도면, 및 청구항의 기재로부터 명백해지며 추출될 수 있다.
본 발명의 일 형태는 제 1 회로 및 제 2 회로를 포함하는 장치이다. 제 2 회로는 제 1 회로의 동작을 테스트하기 위한 신호를 생성하는 기능 및 제 1 회로의 일부로서 동작하는 기능을 갖는다.
본 발명의 다른 일 형태는 제 1 회로 및 제 2 회로를 포함하는 장치이다. 제 2 회로는 복수의 제 3 회로, 복수의 제 4 회로, 및 제 5 회로를 포함하고, 제 1 회로의 동작을 테스트하기 위한 신호를 생성하는 기능 및 제 1 회로의 일부로서 동작하는 기능을 갖는다. 제 4 회로는 제 1 데이터를 저장하는 기능 및 제 2 데이터를 저장하는 기능을 갖는다. 제 5 회로는 제 1 데이터를 복수의 제 4 회로에 기록하는 기능, 제 2 데이터를 복수의 제 4 회로에 기록하는 기능, 및 복수의 제 4 회로로부터 제 2 데이터를 판독하는 기능을 갖는다. 제 1 데이터는 복수의 제 3 회로 사이의 도통 상태를 제어하기 위한 것이다. 제 2 데이터는 제 1 회로에서의 처리에 사용된다.
본 발명의 일 형태에 따른 장치에서, 제 1 회로의 일부로서 동작하는 기능은 제 1 회로의 캐시 메모리로서 동작하는 기능이다. 제 2 데이터는 캐시 메모리의 기억 영역에 저장되는 데이터이다.
본 발명의 일 형태에 따른 장치에서, 제 1 데이터 및 제 2 데이터는 각각 제 5 회로에 입력되는 직렬 데이터 및 제 5 회로에 입력되는 병렬 데이터에 따라 생성되어도 좋다.
본 발명의 일 형태에 따른 장치에서, 제 4 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 게이트에 전기적으로 접속된다. 제 1 트랜지스터는 제 1 채널 형성 영역을 갖는 제 1 반도체를 포함한다. 제 2 트랜지스터는 제 2 채널 형성 영역을 갖는 제 2 반도체를 포함한다. 제 1 반도체는 산화물 반도체를 포함한다. 제 2 반도체는 산화물 반도체 이외의 재료를 포함하여도 좋다.
본 발명의 일 형태에 따른 장치에서, 산화물 반도체는 인듐, 갈륨, 및 아연을 포함하여도 좋다.
신규 표시 장치를 제공할 수 있다. 본 발명의 일 형태는, 통상 동작 시에 불필요한 회로의 면적이 작은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는, 설계 후에도 새로운 테스트 패턴을 생성할 수 있는 반도체 장치를 제공할 수 있다.
다만, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 위에서 열거한 목적 모두를 달성할 필요는 없다. 다른 효과가 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A) 및 (B)는 장치의 구조의 일례를 도시한 도면.
도 2의 (A) 및 (B)는 장치의 구조의 일례를 도시한 도면.
도 3의 (A) 및 (B)는 장치의 구조의 일례를 도시한 도면.
도 4는 장치의 구조의 일례를 도시한 도면.
도 5는 장치의 구조의 일례를 도시한 도면.
도 6은 장치의 구조의 일례를 도시한 도면.
도 7은 장치의 구조의 일례를 도시한 도면.
도 8의 (A) 및 (B)는 장치의 구조의 예를 도시한 회로도.
도 9의 (A)~(C)는 장치의 구조의 예를 도시한 회로도.
도 10은 타이밍 차트.
도 11은 장치의 구조의 일례를 도시한 회로도.
도 12는 장치의 구조의 일례를 도시한 회로도.
도 13은 타이밍 차트.
도 14는 타이밍 차트.
도 15는 장치의 구조의 일례를 도시한 회로도.
도 16의 (A)~(D)는 장치의 구조의 예를 도시한 회로도.
도 17은 장치의 구조의 일례를 도시한 도면.
도 18의 (A) 및 (B)는 장치의 구조의 일례를 도시한 도면.
도 19는 트랜지스터의 구조의 일례를 도시한 도면.
도 20의 (A)~(C)는 트랜지스터의 구조의 일례를 도시한 도면.
도 21의 (A)~(C)는 트랜지스터의 구조의 일례를 도시한 도면.
도 22는 트랜지스터의 구조의 일례를 도시한 도면.
도 23의 (A)~(F)는 전자 기기를 도시한 도면.
도 24의 (A)~(C) 각각은 산화물 반도체의 구조의 일례를 도시한 도면.
도 25의 (A)~(D) 각각은 산화물 반도체의 구조의 일례를 도시한 도면.
이하에서, 본 발명의 실시형태에 대하여 첨부 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 기재에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항이 다양하게 변경될 수 있다는 것은 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정되어 해석되지 말아야 한다.
또한 본 발명의 일 형태는, 반도체 집적 회로를 포함하는 장치, 예를 들어, RF 태그(Radio Frequency tag), 반도체 표시 장치, IC, LSI, FPGA 등의 PLD(Programmable Logic Device), 및 FPGA를 포함하는 SoC(System on a Chip)를 그 범주에 포함한다. 표시 장치는 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), 및 FED(Field Emission Display) 등, 집적 회로가 회로에 포함되는 표시 장치를 그 범주에 포함한다.
본 명세서에서의 "접속"이라는 용어는 직접적인 접속뿐만 아니라 전기적 접속도 가리키고, 전류, 전압, 또는 전위가 공급 또는 전송될 수 있는 회로 구성에 상당한다. 따라서, 접속 회로는, 직접적인 접속뿐만 아니라, 전류, 전압, 또는 전위가 공급 또는 전송될 수 있도록 배선, 저항 소자, 다이오드, 또는 트랜지스터 등의 소자를 통한 간섭적인 접속도 뜻한다. 또한, 회로도에서 다른 구성요소가 서로 접속되는 경우에도, 실제로는 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우, 즉 배선의 일부가 예를 들어 전극으로서 기능하는 경우도 있다. "접속"이라는 용어는 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 뜻한다.
트랜지스터의 "소스"는, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 이 반도체막에 접속되는 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 "드레인"은 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 접속되는 드레인 전극을 뜻한다. "게이트"는 게이트 전극을 뜻한다.
트랜지스터의 "소스" 및 "드레인"이라는 용어는 트랜지스터의 도전형 또는 단자에 인가되는 전위의 레벨에 따라 서로 바뀐다. 일반적으로, n채널 트랜지스터에서는, 저전위가 인가되는 단자는 소스라고 불리고, 고전위가 인가되는 단자는 드레인이라고 불린다. p채널 트랜지스터에서는, 저전위가 인가되는 단자는 드레인이라고 불리고, 고전위가 인가되는 단자는 소스라고 불린다. 본 명세서에서, 편의상 소스 및 드레인이 고정된다고 추정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 및 드레인의 명칭은 서로 바뀐다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 구조예에 대하여 설명한다.
도 1의 (A) 및 (B)는 본 발명의 일 형태에 따른 장치의 구조예를 도시한 것이다. 도 1의 (A)의 장치(10)는 회로(11) 및 회로(12)를 포함한다. 회로(11)는 연산 기능 및 제어 기능 등을 갖는 회로이며, 대표적으로는 복수의 트랜지스터를 포함하는 집적 회로이다. 회로(11)는 순서 회로 또는 조합 회로 등의 다양한 논리 회로를 포함하고, 중앙 처리 장치로서 사용될 수 있다. 회로(12)는 대표적으로는, 회로(11)와 같이, 복수의 트랜지스터를 포함하는 집적 회로이며, 회로 구성이 재구성 가능한(reconfigurable) 회로(이하에서 재구성 회로라고도 함)인 것이 바람직하다.
회로(12)는 회로(13) 및 회로(14)를 포함한다. 회로(13)는 순서 회로 또는 조합 회로 등의 논리 회로로서 기능하는 복수의 회로(15)(이하에서 PLE(프로그래머블 논리 소자)라고도 함)를 포함한다. 회로(14)는, 복수의 PLE(15) 사이의 도통 상태 및 PLE(15)와 입출력 장치(미도시) 사이의 도통 상태를 제어하기 위한 스위치로서 기능하는 복수의 회로(16)(이하에서 SW(프로그래머블 스위치)라고도 함)를 포함한다. 또한, SW(16)는 복수의 PLE(15)들 사이의 도통 상태 및 PLE(15)와 입출력 장치 사이의 도통 상태를 결정하기 위한 데이터(이하에서 컨피규레이션 데이터라고도 함)를 저장하는 회로(이하에서는 컨피규레이션 메모리라고도 함)로서 기능한다. 복수의 PLE(15)들 사이의 도통 상태 또는 PLE(15)와 입출력 장치 사이의 도통 상태를 변경하기 위하여 컨피규레이션 메모리에 저장된 컨피규레이션 데이터를 변경함으로써, 회로(12)를 원하는 논리 회로로 재구성할 수 있다.
논리 회로로서의 기능에 더하여, PLE(15)는 논리 회로의 구성을 변경하기 위한 컨피규레이션 데이터를 저장하는 기능을 가져도 좋다. PLE(15)의 회로 구성을 변경하기 위하여 컨피규레이션 데이터를 변경함으로써, PLE(15)에서의 입력 신호에 대한 출력 신호의 논리를 자유로이 변경할 수 있다. 따라서, PLE(15)에서의 논리 연산(logic operation)의 내용을 변경할 수 있다. 이로써, 각 PLE(15)에 복수 종류의 논리 연산을 실행하는 기능이 제공되어, PLE(15)의 수를 작게 할 수 있고 회로(12)에서 생성되는 신호를 다양하게 할 수 있다. 또한, 다른 테스트 패턴을 생성하기 위한 신호를 외부로부터 공급하지 않고 동작 테스트의 내용을 변경할 수 있다.
도 1의 (B)는 회로(12)의 구체적인 구성예를 나타낸 것이다. 회로(12)는 복수의 PLE(15) 및 SW(16) 이외에 회로(17)를 포함한다. 회로(17)는 복수의 SW(16)에 접속되며, 복수의 SW(16)에 데이터를 입력하거나 복수의 SW(16)로부터 데이터를 출력하는 구동 회로로서 기능한다. 예를 들어, 컨피규레이션 데이터를 회로(17)로부터 복수의 SW(16)에 출력하면, 컨피규레이션 데이터를 SW(16)에 저장할 수 있다. 컨피규레이션 데이터에 기초하여 SW(16)의 도통 상태를 제어하여 복수의 PLE(15)들 사이의 전기적 연속성을 제어함으로써, 회로(12)를 의도하는 논리 회로로 재구성할 수 있다.
PLE(15)가, PLE(15) 내부의 회로 구성을 변경하기 위한 컨피규레이션 데이터를 저장하는 기능을 갖는 경우에는, 회로(17)는 컨피규레이션 데이터를 PLE(15)에 출력하는 기능을 가져도 좋다.
본 실시형태의 회로(12)는 회로(11)의 동작 테스트를 위한 신호(이하에서 테스트 패턴이라고도 함)를 생성하는 기능, 즉 회로(11)의 테스트 회로로서의 기능; 및 회로(11)가 통상 모드로 동작할 때(즉, 동작 테스트가 수행되지 않는 기간) 회로(11)의 일부로서 구동하는 기능, 즉 확장 회로로서의 기능을 갖는다. 이들 구성에 대하여 도 2의 (A) 및 (B) 및 도 3의 (A) 및 (B)를 참조하여 설명하기로 한다. 또한, 회로(12)에 포함되는 확장 회로의 기능은 한정되지 않는다. 예를 들어, 회로(11)에 의하여 실행되는 처리가 이 회로에 의하여 부분적으로 수행되어도 좋고, 또는 회로(11)에 다른 구성 또는 기능을 추가하여도 좋다.
도 2의 (A) 및 (B)는 회로(11)의 테스트 회로로서 기능하는 회로(12)의 구성을 나타낸 것이다.
도 2의 (A)에서, 회로(12)를 테스트 회로로서 동작시키기 위한 컨피규레이션 데이터가 복수의 SW(16)에 저장되고, 복수의 SW(16)는 상기 컨피규레이션 데이터에 따라 온 또는 오프 상태가 된다. 이로써, 복수의 PLE(15)가 온 또는 오프 상태가 되어, 회로(12)는 테스트 회로로 재구성된다. 바꿔 말하면, 회로(12)에 테스트 회로로서의 기능을 제공하기 위하여 소정의 컨피규레이션 데이터가 복수의 SW(16)에 저장된다. 재구성된 회로(12)는 테스트 패턴을 생성하고 이 테스트 패턴을 회로(11)에 출력한다.
회로(11)에 테스트 패턴을 입력함으로써 회로(11)의 동작 테스트가 수행된다. 동작 테스트는 회로(11)의 일부 또는 전체에 대하여 수행되어도 좋다. 회로(11)가 기억 소자를 포함하는 경우에는, 동작 테스트에 의하여 기억 소자의 동작이 테스트되어도 좋다(예를 들어, 데이터가 적절히 저장되어 있는지 여부). 회로(11)가 위상을 동기시키는 아날로그 회로를 포함하는 경우에는, 동작 테스트에 의하여 아날로그 회로의 동작이 테스트되어도 좋다.
테스트 패턴에 따라 회로(11)의 동작 상태의 테스트가 수행되고, 그 테스트 결과에 따른 데이터가 회로(11)로부터 회로(12)에 전송되고, 회로(12)가 회로(11)의 동작 상태를 평가하는 것도 가능하다. 이 경우, 회로(12)는 회로(11)의 동작 상태를 평가하는 기능을 갖는 것이 바람직하다.
도 2의 (B)에 나타낸 바와 같이 회로(12)가 테스트 회로로서 기능하는 경우, 회로(17)는 컨피규레이션 데이터를 복수의 SW(16)에 출력하는 기능을 갖는다. 회로(17)로부터 출력된 컨피규레이션 데이터가 복수의 SW(16)에 저장됨으로써, 회로(12)는 테스트 회로로 재구성된다. 또한, 예를 들어 컨피규레이션 데이터에 대응하는 직렬 데이터가, 회로(12) 외부에 제공된 기억 장치(18)로부터 회로(17)에 입력된 후, 이 직렬 데이터에 대응하는 컨피규레이션 데이터가 회로(17)로부터 SW(16)에 출력됨으로써, 회로(17)로부터 복수의 SW(16)에 컨피규레이션 데이터가 출력될 수 있다. 즉, 회로(12)가 테스트 회로로서 기능할 때, 회로(17)는, 회로(17)에 입력된 직렬 데이터에 따라 복수의 SW(16)에 컨피규레이션 데이터를 출력하는 기능을 갖는다.
도 3의 (A) 및 (B)는 회로(11)의 확장 회로로서 기능하는 회로(12)의 구성을 나타낸 것이다.
회로(11)가 통상 모드로 동작할 때는 회로(11)의 동작 테스트는 수행되지 않고 회로(12)에서의 테스트 패턴의 생성은 필요하지 않다. 따라서, 회로(11)의 통상 동작 모드에서 회로(12)가 테스트 회로로 재구성되면, 장치(10)에서 불필요한 회로의 면적이 증가된다. 이 관점에서, 본 발명의 일 형태에서는 회로(11)의 통상 동작에서 회로(12)는 확장 회로로서 사용된다. 예를 들어, SW(16)는 데이터를 저장하는 기능을 갖기 때문에, 회로(11)의 동작 테스트에서 테스트 회로를 구성하기 위한 컨피규레이션 메모리로서 사용된 SW(16)는 회로(11)의 통상 동작에서는 회로(11)에서의 처리에 사용되는 데이터를 저장하기 위한 회로로서 기능할 수 있다. 결과적으로, 장치(10)에서 회로(11)의 통상 동작 시에는 필요하지 않은 회로의 면적을 저감할 수 있다.
도 3의 (A)는 SW(16)가 회로(11)의 확장 회로로서 기능하는 구성예를 나타낸 것이다. 여기서는 SW(16)가 회로(11)에서의 처리에 사용되는 데이터를 저장하기 위한 회로로서 기능하는 예이다. 회로(11)의 통상 동작에서, 회로(11)에서의 처리에 사용되는 데이터(예를 들어 회로(11)에서의 논리 연산에 사용되는 데이터, 회로(11)에서의 논리 연산에 의하여 얻어지는 데이터, 및 회로(11)에서의 처리 내용에 대응하는 데이터)가 회로(11)로부터 복수의 SW(16)에 출력되어 SW(16)에 저장된다. SW(16)에 저장된 데이터는 회로(11)로부터의 명령에 따라 회로(11)에 출력된다. 이로써, SW(16)는 회로(11)의 일부로서 사용될 수 있다.
도 3의 (B)에 나타낸 바와 같이 회로(12)가 확장 회로로서 기능하는 경우, 회로(17)는 회로(11)에서의 처리에 사용되는 데이터를 SW(16)에 출력하는 기능 및 SW(16)에 저장된 데이터를 판독하는 기능을 갖는다. 따라서, SW(16)는 회로(11)의 기억 회로로서 사용될 수 있다. 예를 들어, SW(16)가 회로(11)의 캐시 메모리로서 사용되는 경우, 장치(10)의 주요 기억 장치(미도시)에 저장된 데이터에 대응하는 병렬 데이터가 회로(11)로부터 회로(17)에 출력되고, 이 병렬 데이터에 대응하는 데이터가 회로(17)로부터 SW(16)에 출력됨으로써, SW(16)에 데이터가 기록될 수 있다. SW(16)에 저장된 데이터를 판독하기 위해서는, 이 데이터가 회로(17)에 입력되어 회로(17)로부터 회로(11)에 출력된다. 바꿔 말하면, 회로(12)가 확장 회로로서 기능할 때, 회로(17)는 회로(11)로부터 입력된 병렬 데이터에 따라 회로(11)에서의 처리에 사용되는 데이터를 복수의 SW(16)에 출력하는 기능 및 복수의 SW(16)에 저장된 데이터를 병렬 데이터로서 판독하는 기능을 갖는다.
또한 회로(12)의 테스트 회로로서의 기능과 확장 회로로서의 기능의 기능 전환은, 입출력 장치(미도시) 등으로부터 회로(12)에 제어 신호를 입력함으로써 수행될 수 있다. 또는, 회로(11)에 포함되는 기억 장치(미도시)에 저장된 명령에 따라 장치(10)가 온 상태가 될 때 기능 전환이 수행되어도 좋다. 회로(12)가 확장 회로로서 사용되는 경우에는, 복수의 PLE(15)의 출력 임피던스를 높게 하여 PLE(15)로부터 SW(16)로의 신호를 방해하고, SW(16)는 PLE(15)로부터 독립될 수 있다.
도 4 및 도 5는, 회로(11)가 통상 동작에 있을 때에 회로(12)가 회로(11)의 기억 회로(특히 캐시 메모리)로서 사용되는 구성예를 도시한 것이다.
먼저, 회로(11)의 동작 상태를 테스트하기 위하여, 복수의 SW(16)에 저장된 컨피규레이션 데이터에 기초하여, 도 2의 (A) 및 (B)에 나타낸 바와 같이 회로(12)가 테스트 회로로 재구성된다. 그리고, 회로(12)에서 테스트 패턴이 생성되어 회로(11)에 출력된다.
한편, 회로(11)가 통상적으로 동작하는 동안, 복수의 SW(16)를 포함하는 회로(14)는 도 4에 도시된 바와 같이 회로(11)의 캐시 메모리의 기능을 갖는다. 구체적으로는, 복수의 SW(16)의 적어도 일부가 캐시 메모리의 기억 영역(21)으로서 기능한다.
기억 영역(21)은 소정의 데이터량을 저장할 수 있는 복수의 기억 영역(이하에서 라인이라고 함)을 포함한다. 각 라인은 장치(10)에서의 주요 기억 장치(미도시)에 저장된 데이터의 일부의 카피를 저장할 수 있다. 도 4는 기억 영역(21)이 t행(t는 자연수)의 라인을 포함하는 예를 나타낸 것이다. 기억 영역(21)의 각 라인은 태그 필드(22) 및 데이터 필드(23)를 포함한다. 데이터 필드(23)는 주요 기억 장치에 저장된 데이터의 일부의 카피를 저장하기 위한 기억 영역에 상당한다. 태그 필드(22)는 데이터 필드(23)에 저장된 데이터에 대응하는, 주요 기억 장치의 어드레스(즉 태그 데이터)의 상위 비트(high-order bit)를 저장하기 위한 기억 영역에 상당한다. 데이터 필드(23)의 어느 라인이 주요 기억 장치의 데이터의 카피를 저장할지는, 데이터 필드(23)에 저장된 데이터에 대응하는, 주요 메모리 장치의 어드레스의 하위 비트(low-order bit)에 따라 결정된다.
회로(12)는 비교 회로(24)를 포함한다. 비교 회로(24)는 회로(11)에 포함되는 프로세서(20)에 의하여 액세스가 요구된 어드레스의 상위 비트와, 상기 어드레스의 하위 비트에 의하여 지정된 라인의 태그 필드(22)에 저장된 태그 데이터를 비교하여 그 비교 결과를 태그 히트 신호로서 출력하는 기능을 갖는다. 이 비교는, 프로세서(20)에 의하여 액세스가 요구된 어드레스에 대응하는 데이터가 기억 영역(21)에 저장되어 있는지(캐시 히트) 저장되어 있지 않은지(캐시 미스)를 판단할 수 있다. 캐시 히트가 발생하면, 해당 라인의 데이터 필드에 저장된 데이터가 의도하는 데이터로서 회로(11)의 처리에 사용된다.
다음에, 캐시 메모리로서 사용되는 회로(12)의 동작예에 대하여 설명한다.
프로세서(20)로부터 소정의 어드레스에 액세스 요구가 있을 때, 상기 어드레스의 하위 비트가 기억 영역(21)에 송신되고 상기 어드레스의 상위 비트가 비교 회로(24)에 송신된다. 그리고, 기억 영역(21)에서, 프로세서(20)로부터 수신한 어드레스의 하위 비트에 의하여 지정된 라인의 태그 필드(22)에 저장된 태그 데이터가 판독되어 비교 회로(24)에 송신된다.
비교 회로(24)는, 프로세서(20)에 의하여 액세스가 요구된 어드레스의 상위 비트와 태그 필드(22)로부터 판독된 태그 데이터를 비교한다. 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하는 것을 가리킬 때는, 프로세서(20)에 의하여 액세스 요구된 어드레스에 대응하는 데이터가 기억 영역(21)에 저장되어 있는 것을 뜻한다. 한편, 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하지 않는 것을 가리킬 때는, 프로세서(20)에 의하여 액세스 요구된 어드레스에 대응하는 데이터가 기억 영역(21)에 저장되어 있지 않은 것을 뜻한다. 그리고, 비교 결과가 신호(26)로서 비교 회로(24)로부터 프로세서(20)에 출력된다. 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하는 것을 가리킬 때는, 상기 어드레스의 하위 비트에 의하여 지정된 데이터 필드(23)에 저장된 데이터가, 프로세서(20)에 사용되는, 의도하는 데이터에 대응한다. 따라서 상기 데이터가 신호(27)로서 프로세서(20)에 출력된다.
도 4에는 도시되지 않았지만, 기억 영역(21)의 각 라인에서, 상기 라인의 데이터 필드에 저장된 데이터의 유효성에 대한 식별 데이터가 특정한 기억 영역에 저장된다. 태그의 비교 결과에 상관없이, 상기 데이터가 무효인 상태는 캐시 미스로서 판정된다.
비교 회로(24)가 회로(13 및 14) 외부에 제공된 도 4의 예에 한정되지 않고, 회로(13)가 비교 회로(24)로서 기능하는 다른 구조도 가능하다. 이 구조에서는, 회로(13)를 비교 회로(24)로서 기능하는 회로로 재구성하기 위한 데이터가 회로(14)의 일부에 저장된다. 회로(14)의 일부가 비교 회로(24)로서 기능하는 다른 구조도 가능하다.
상술한 방식에서, 회로(11)가 통상 동작에 있는 동안 회로(14)를 캐시 메모리로서 사용할 수 있다. 캐시 메모리는 완전 연관 캐시(fully associative cache), 직접 사상 캐시(direct mapped cache), 또는 세트 연관 캐시(set associative cache)일 수 있다.
도 5는 회로(12)가 세트 연관 캐시 메모리의 일부로서 사용되는 구조예를 나타낸 것이다. 도 5의 회로(11)는 회로(19)를 포함한다. 회로(14)는 태그 필드(22a) 및 태그 필드(23a)를 포함하는 기억 영역(21a)을 포함한다. 회로(19)는 태그 필드(22b) 및 데이터 필드(23b)를 포함하는 기억 영역(21b), 및 태그 필드(22c) 및 태그 필드(23c)를 포함하는 기억 영역(21c)을 포함한다. 이 구조에서는, 회로(19 및 14) 각각을 캐시 메모리로서 사용할 수 있다. 이 구조는, 회로(14)에서 기억 영역(21a), 회로(19)에서 기억 영역(21b 및 21c)을 사용하는 세트 연관 캐시 메모리를 제공한다. 또한, 기억 영역(21a), 태그 필드(22a), 데이터 필드(23a), 비교 회로(24), 및 신호(26a)는 각각 도 4에서의 기억 영역(21), 태그 필드(22), 데이터 필드(23), 비교 회로(24a), 및 신호(26)에 대응한다.
회로(11)는 비교 회로(24b 및 24c)를 더 포함한다. 비교 회로(24b)는 프로세서(20)에 의하여 액세스 요구된 어드레스의 상위 비트와, 상기 어드레스의 하위 비트에 의하여 정해지는 라인의 태그 필드(22b)에 저장된 태그 데이터를 비교하여 그 비교 결과를 신호(26b)로서 출력한다. 비교 회로(24c)는 프로세서(20)에 의하여 액세스 요구된 어드레스의 상위 비트와, 상기 어드레스의 하위 비트에 의하여 정해지는 라인의 태그 필드(22c)에 저장된 태그 데이터를 비교하여 그 비교 결과를 신호(26c)로서 출력한다. 또한, 비교 회로(24b 및 24c)는 비교 회로(24a)와 마찬가지로 회로(12)에 제공되어도 좋다. 또한, 회로(13 또는 14)가 비교 회로(24b 또는 24c)로서 기능하여도 좋다.
회로(11)는 선택 회로(25)를 더 포함한다. 선택 회로(25)는, 비교 회로(24a, 24b, 및 24c)에 의하여 얻어지는 비교 결과의 데이터를 포함하는 신호를 출력한다. 구체적으로는, 복수의 비교 회로(24a, 24b, 및 24c)에 의한 비교의 결과로서, 액세스 요구된 어드레스의 상위 비트가 일치하는 라인이 발견된 경우, 선택 회로(25)는 상기 라인으로부터 판독된 데이터를 선택하여 신호(28)로서 출력한다. 즉, 비교 회로(24a)에 의한 비교 결과가 어드레스의 상위 비트가 태그 데이터와 일치하는 것을 가리키는 경우에는, 상기 어드레스의 하위 비트에 의하여 정해지는 라인의 데이터 필드(23a)에 저장된 데이터가 신호(28)로서 프로세서(20)에 출력된다. 비교 회로(24b)에서의 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하는 것을 가리킬 때는, 상기 어드레스의 하위 비트에 의하여 정해지는 라인의 데이터 필드(23b)에 저장된 데이터가 신호(28)로서 프로세서(20)에 출력된다. 비교 회로(24c)에서의 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하는 것을 가리킬 때는, 상기 어드레스의 하위 비트에 의하여 정해지는 라인의 데이터 필드(23b)에 저장된 데이터가 신호(28)로서 프로세서(20)에 출력된다. 또한, 선택 회로(25)는, 복수의 비교 회로(24a~24c)에 의하여 생성된 결과에 따라, 프로세서(20)에 의하여 액세스 요구된 데이터가 회로(19 또는 14)에 저장되어 있는지(캐시 히트) 저장되어 있지 않은지(캐시 미스)를 판단하여 그 결과를 신호(29)로서 프로세서(20)에 출력한다. 비교 회로(24a, 24b, 및 24c)에서의 비교 결과를 정보로서 포함하는 신호(28)는 선택 회로(25) 이외의 회로(예를 들어 OR 회로)에 의하여 생성될 수도 있다. 또한, 선택 회로(25)는 회로(12)에 포함되어도 좋다.
도 5의 예에서, 회로(19)는 한 쌍의 기억 영역(기억 영역(21b 및 21c))을 포함하고 회로(14)는 기억 영역(기억 영역(21a))을 포함한다. 기억 영역(21a~21c)을 사용하여, 3웨이(three-way) 세트 연관 캐시 메모리를 구성할 수 있다. 회로(19 및 14)에서의 기억 영역의 수는 이에 한정되지 않고 임의로 결정할 수 있다. 회로(19 및 14)를 사용하여, (i+j)웨이 세트 연관 캐시 메모리를 구성할 수 있다(i는 회로(19)에 포함되는 세트의 수이고, j는 회로(14)에 포함되는 세트의 수임). 회로(19 및 14)를 사용한 캐시 메모리는, 회로(19 및 14) 중 하나를 사용한 캐시 메모리보다 많은 캐시 메모리 세트를 가질 수 있다. 따라서, 장치(10)의 스래싱(thrashing)이 일어나기 어렵고, 캐시 메모리의 히트율을 증가시킬 수 있다. 결과적으로, 장치(10)의 성능을 향상시킬 수 있다.
또는, 회로(12)가 테스트 회로로서 기능할 때, 회로(19)는 i웨이 세트 연관 캐시 메모리로서 기능할 수 있다. 회로(19)가 확장 회로로서 기능할 때, 회로(19 및 14)는 (i+j)웨이 세트 연관 캐시 메모리로서 기능할 수 있다.
본 발명의 일 형태의 장치에서, 회로(12)가 테스트 회로로서 기능할 때, 회로(17)는 컨피규레이션 데이터를 복수의 SW(16)에 출력하고(도 2의 (B)), 회로(11)가 통상 동작을 수행할 때, 회로(17)는 회로(11)에서의 처리에 사용되는 데이터를 복수의 SW(16)에 출력하고 SW(16)에 저장된 데이터를 판독한다(도 3의 (B)). 그래서, 회로(12)는 테스트 회로 및 확장 회로로서 기능할 수 있다. 따라서, 회로(11)의 동작을 테스트하기 위한 테스트 회로로서 사용되는 회로(12)는, 회로(11)가 통상 동작을 수행할 때 캐시 메모리 등의 확장 회로로서 기능할 수도 있다. 장치(10)에서 회로(11)의 통상 동작 시에 불필요한 회로의 면적을 저감할 수 있다.
또한 본 발명의 일 형태는 회로(11)의 통상 동작 시에 테스트 회로가 불필요한 본 실시형태에서의 예에 한정되지 않는다. 즉, 회로(11)의 통상 동작 시에 불필요한 임의의 회로를 회로(12)에 의하여 재구성할 수 있다. 또한 이 경우, 통상 동작 시에 불필요한 회로의 면적을 저감할 수 있다.
또한 본 발명의 일 형태는 확장 회로로서 캐시 메모리가 사용되는 본 실시형태에서의 예에 한정되지 않는다. 예를 들어, 회로(12)는 가상 메모리에서의 TLB(Translation Look-aside Buffer) 또는 분기 예측 회로로서 사용되어도 좋다. 회로(12)는 승산 회로 또는 적화 연산 회로(product-sum operation circuit) 등의 연산 회로로서 사용되어도 좋다. 또한, 회로(11)의 통상 동작 시에 회로(12)에서 캐시 메모리의 기능과 연산 회로의 기능이 전환될 때, 회로(12)는 캐시 메모리 및 연산 회로 양쪽으로서 사용될 수 있다.
또한 본 실시형태의 기재는, 본 실시형태에 개시된 다른 기재 및 다른 실시형태들 중 어느 것의 기재 등, 본 명세서 등에 개시되는 기재와 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 도 1의 (A) 및 (B)~도 3의 (A) 및 (B)에서의 회로(12)의 구체적인 구성예에 대하여 설명한다.
도 6은 회로(12)의 구성의 일례를 나타낸 것이다. 회로(12)는 복수의 PLE(15) 및 복수의 SW(16)를 포함하는 셀 어레이(30)와, 회로(17)와, 회로(41)와 회로(42)를 포함한다. 또한, 복수의 SW(16)의 각각은 회로(17, 41, 및 42)에 접속된다. 복수의 PLE(15)의 각각은 SW(16) 중 적어도 하나에 접속된다.
SW(16)는 x행의 셀(32)을 포함하고, 셀 어레이(31)는 y열의 SW(16)를 포함한다. 셀 어레이(30)는 s행의 셀 어레이(31)를 포함하므로 (sx×y)셀(32)을 포함한다. 각 셀(32)은 회로(17)로부터 출력되는 데이터를 저장한다.
회로(12)가 테스트 회로로서 사용되는 경우, 회로(17)로부터 컨피규레이션 데이터가 출력되어 셀(32)에 저장된다. 상기 컨피규레이션 데이터에 따라 셀(32)의 도통 상태가 제어되기 때문에, 셀 어레이(31)의 회로 구성이 결정되고 셀 어레이(31)로부터 PLE(15)에 특정한 신호(33)가 입력된다. 신호(33)에 따라, PLE(15)의 출력 신호가 결정되어 SW 및 PLE 등에 입력된다.
회로(12)가 확장 회로, 특히 기억 회로로서 사용되는 경우에는, 회로(11)에서의 처리에 사용되는 데이터가 회로(17)로부터 출력되어 배선(BL)을 통하여 셀(32)에 저장된다. 셀(32)에 저장된 데이터에 대응하는 신호가 배선(SL)을 통하여 회로(17)에 출력된다(즉, 데이터가 판독됨). 셀 어레이(30)는 y비트 데이터를 sx세트 저장할 수 있다.
회로(17)는 도 1의 (A) 및 (B)~도 3의 (A) 및 (B)의 회로(17)와 같은 기능을 갖고, 셀(32)에 데이터를 출력하고, 셀(32)에 저장된 데이터를 판독하고, 이 데이터를 외부로 출력한다. 회로(17)는 회로(43)를 포함한다. 회로(43)는 도 7에 나타낸 바와 같이 회로(51, 52, 및 53)를 포함한다. 또한 회로(17)는 복수의 회로(43)를 포함하여도 좋다.
회로(12)가 테스트 회로 또는 확장 회로로서 사용되는 경우, 회로(51)는 배선(SP)으로부터 공급되는 스타트 펄스, 배선(CK)으로부터의 클록 신호, 및 배선(CKB)으로부터의 반전 클록 신호에 따라, 배선(DATA)으로부터 공급되는 직렬 데이터를 회로(52)를 통하여 회로(53)에 순차적으로 저장한다. (이하에서, 회로(51)를 시프트 레지스터(51)라고도 함). 또한, 배선(DATA)으로부터 공급되는 직렬 데이터의 예 중 하나는, 회로(12)를 테스트 회로로 재구성하기 위한 컨피규레이션 데이터이다.
회로(12)가 확장 회로, 특히 기억 회로로서 사용되는 경우, 회로(52)는 배선(WDATA)으로부터 공급되는 다중비트 병렬 데이터를, 배선(WSEL)으로부터 공급되는 신호에 따라 정해지는 회로(53)의 소정의 노드에 저장한다. 이하에서는, 회로(52)를 선택 회로(52)라고도 한다. 또한, 배선(WDATA)으로부터 공급되는 복수의 데이터의 병렬 데이터의 예 중 하나는, 주요 기억 장치에 저장된 데이터의 일부의 카피이다.
회로(53)는, 배선(LAT)으로부터 공급되는 신호에 따라, 회로(53)에 저장된 데이터를 배선(BL)에 일제히 출력한다. 또한, 회로(53)는 셀(32)로부터 출력된 데이터를 저장한다. 이하에서는, 회로(53)를 라인 버퍼(53)라고도 한다.
회로(43)는, 배선(PC)으로부터 공급되는 신호로 배선(SL)을 프리차지하는 것이 바람직하다. 회로(43)는, 셀(32)로부터 출력되며 라인 버퍼(53)에 저장된 데이터 중, 배선(RSEL)으로부터 공급되는 신호에 의하여 지정된 데이터를 찾아내고, 이 데이터를 배선(RDATA)에 출력하는 것이 바람직하다.
또한, 회로(12)가 테스트 회로로서 사용되는지는 배선(CEN)으로부터 공급되는 신호에 의하여 결정된다. 셀(32)로부터 데이터를 판독하는 동작은 배선(REN)으로부터 공급되는 신호에 의하여 제어된다. 셀(32)에 데이터를 기록하는 동작은 배선(WEN)으로부터 공급되는 신호에 의하여 제어된다.
도 6의 회로(41)는 배선(CWL[1]~[sx])의 전위를 제어하여, 셀 어레이(30)에 포함되는 복수의 셀(32) 중 특정한 행의 셀(32)을 선택한다.
회로(41)는 회로(44) 및 회로(45)를 더 포함한다. 회로(44)는, 셀 어레이(30)에 포함되는 s행의 SW(16) 중 특정한 행의 SW(16)를 선택하기 위한 신호를 생성한다. 회로(45)는, 배선(CONTEXT[1]~[x])으로부터 공급되는 신호를 사용하여 회로(44)에 의하여, 선택된 특정한 행의 SW(16) 중 더 특정한 행의 셀(32)을 선택하기 위한 신호를 생성한다. 또한, 회로(44)는 예를 들어 디코더를 사용하여 구성될 수 있다. 회로(45)는 예를 들어 복수의 AND 회로를 사용하여 구성될 수 있다.
회로(12)가 테스트 회로로서 사용되는 경우, 회로(44)는 s행의 모든 SW(16)를 선택하기 위한 신호를 배선(47[1]~[s])에 출력한다. 회로(45)는 회로(44)로부터 배선(47[1]~[s])을 통하여 입력되는 신호와 배선(CONTEXT[1]~[x])으로부터 입력되는 신호에 따라 각 SW(16)의 특정한 하나의 행의 셀(32)을 선택하기 위한 신호를 배선(CWL[1]~[sx])에 출력한다. 구체적으로 회로(45)는, 첫 번째 행의 배선(CWL[1]~CWL[(s-1)x+1])의 세트~x번째 행의 배선(CWL[w]~CWL[sw])의 세트 중 한 세트의 행을 선택하기 위한 신호를 출력한다. 그리고, 회로(41)에 의하여 선택되는 배선(CWL)에 접속된 셀(32)에 저장된 컨피규레이션 데이터에 따라 회로(12)는 원하는 테스트 회로로 재구성된다.
회로(12)가 확장 회로로서 사용되는 경우, 회로(44)는 배선(CADR)에 공급되는 신호에 따라, s행 중 특정한 하나의 행의 SW(16)를 선택하기 위한 신호를 배선(47[1]~[s])에 출력한다. 회로(45)는, 회로(44)로부터 배선(47[1]~[s])을 통하여 입력되는 신호와 회로(44)로부터 배선(CONTEXT[1]~[x])을 통하여 입력되는 신호에 따라, 회로(44)에 의하여 선택된 SW(16)에 포함되는 셀(32) 중 특정한 하나의 행의 셀(32)을 선택하기 위한 신호를 배선(CWL[1]~[sx])에 출력한다. 구체적으로, 회로(45)는 배선(CWL[1]~[sx]) 중 하나를 선택하기 위한 신호를 출력한다. 그리고, 회로(41)에 의하여 선택된 행의 셀(32)에 저장된 데이터에 대응하는 신호가 배선(SL[1]~[y])에 출력된다.
바꿔 말하면, 회로(12)가 테스트 회로로서 사용되는 경우에 회로(41)는 각 SW(16)에서 x행 중 특정한 하나의 행의 셀(32)을 선택하는 기능을 갖고, 회로(12)가 확장 회로로서 사용되는 경우에 회로(41)는 sx행 중 특정한 하나의 행의 셀(32)을 선택하는 기능을 갖는다.
회로(42)는 배선(WWL[1]~[sx])의 전위를 제어하여, 셀 어레이(30)에 포함되는 복수의 셀(32) 중 특정한 하나의 행의 셀(32)을 선택한다. 구체적으로, 회로(42)는 sx행 중 특정한 하나의 행의 셀(32)을 선택하기 위한 신호를 배선(WWL[1]~[sx])에 출력하는 회로(46)를 포함한다. 회로(46)는 예를 들어 디코더를 사용하여 구성될 수 있다. 선택된 행의 어드레스에 관련된 데이터를 포함하는 신호가 배선(WADR)으로부터 회로(46)에 공급된다. 회로(46)는 상기 신호를 디코드하여 데이터가 입력되는 특정한 하나의 행의 셀을 선택한다. 선택된 행의 셀(32)은 배선(BL[1]~[y])으로부터 공급되는 데이터를 저장한다.
이 구조에 의하여, 회로(17)는 회로(12)를 테스트 회로로 재구성하기 위한 컨피규레이션 데이터에 대응하는 직렬 데이터를 기록하고, 주요 기억 장치에 저장된 데이터의 일부의 카피에 대응하는 병렬 데이터를 기록하고, 이 병렬 데이터를 판독할 수 있다. 따라서, 회로(12)에 테스트 회로 및 확장 회로로서의 기능을 제공할 수 있다.
다음에, 도 6의 셀 어레이(31)의 구체적인 구성예를 도 8의 (A)에 나타내었다. 셀 어레이(31)는 복수의 셀(32)을 포함한다. 여기서 설명하는 셀은 x행 y열로 배치된다. 또한, x번째 행 y번째 열의 셀은 셀(32[x,y])로 표시된다.
셀(32[1,1]~[x,y]) 각각은 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 및 용량 소자(104)를 포함한다. 트랜지스터(101)의 게이트는 배선(WWL)에 접속된다. 트랜지스터(101)의 소스 및 드레인 중 한쪽은 배선(BL)에 접속되고, 다른 쪽은 트랜지스터(102)의 게이트에 접속된다. 용량 소자(104)의 한쪽 전극은 트랜지스터(101)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(102)의 게이트에 접속된다. 용량 소자의 다른 쪽 전극은 소정 전위가 공급되는 배선에 접속된다. 또한, 소정 전위의 레벨은 0볼트에 한정되지 않는다. 트랜지스터(102)의 소스 및 드레인 중 한쪽 및 다른 쪽은 각각 배선(SL) 및 트랜지스터(103)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(103)의 게이트 및 소스 및 드레인 중 다른 쪽은 각각 배선(CWL) 및 배선(PLEIN)에 접속된다.
배선(CWL[1]~[x])은 복수의 셀(32) 중 특정한 행의 셀(32)을 선택하기 위한 신호, 구체적으로는 트랜지스터(103)의 도통 상태를 제어하기 위한 신호를 전송한다. 배선(WWL[1]~[x])은 복수의 셀(32) 중 특정한 행의 셀(32)을 선택하기 위한 신호, 구체적으로는 트랜지스터(101)의 도통 상태를 제어하기 위한 신호를 전송한다. 배선(BL[1]~[y])은 셀(32)에 저장되는 데이터에 대응하는 신호를 전송한다. 배선(SL[1]~[y])은 셀(32)에 저장된 데이터에 대응하는 신호를 전송한다. 배선(PLEIN)은 PLE 또는 입출력 장치에 입력되거나 PLE 또는 입출력 장치로부터 출력되는 신호를 전송한다.
셀 어레이(31)는 트랜지스터(105)를 포함하여도 좋다. 트랜지스터(105)의 게이트는 배선(INIT)에 접속된다. 트랜지스터(105)의 소스 및 드레인 중 한쪽 및 다른 쪽은 각각 배선(PLEIN) 및 소정 전위가 공급되는 배선에 접속된다. 또한 소정 전위의 레벨은 0볼트에 한정되지 않는다. 셀 어레이(31)를 포함하는 장치에 전원 전압이 공급된 직후의 초기 상태에서, 배선(PLEIN)의 전위는 하이 레벨과 로 레벨의 중간 전위가 되는 경우가 있다. 배선(PLEIN)에 접속된 PLE의 입력 단자에 중간 전위가 인가되면, PLE의 입력 단자에 접속된 회로 소자에서 관통 전류(shoot-through current)가 발생하기 쉬워진다. 그러나, 배선(PLEIN)의 전위는 트랜지스터(105)를 온 상태로 함으로써 초기화될 수 있다. 이로써, 전원 온 직후에 PLE의 입력 단자가 중간 전위를 갖는 것을 방지할 수 있고, PLE의 입력 단자에 접속되는 회로 소자에서의 관통 전류의 발생을 방지할 수 있다.
셀 어레이(31)는 래치 회로(106)를 포함하여도 좋다. 도 8의 (A)는 래치 회로(106)가 인버터(107) 및 트랜지스터(108)를 포함하는 구성예를 나타낸 것이다. 인버터(107)의 입력 단자 및 출력 단자는 각각 배선(PLEIN) 및 트랜지스터(108)의 게이트에 접속된다. 트랜지스터(108)의 소스 및 드레인 중 한쪽 및 다른 쪽은 각각 배선(PLEIN) 및 소정 전위가 공급되는 배선에 접속된다. 래치 회로(106)가 배선(PLEIN)의 전위를 유지하는 기능을 가짐으로써, 배선(PLEIN)이 부유 상태가 되는 것을 방지할 수 있다. 따라서, PLE의 입력 단자가 중간 전위를 갖는 것을 방지할 수 있고, 상기 입력 단자에 접속되는 회로 소자에서의 관통 전류의 발생을 방지할 수 있다.
또한, 래치 회로(106)는 도 8의 (B)에 나타낸 구성을 가질 수 있다. 도 8의 (B)에서의 래치 회로(106)는 인버터(109 및 110)를 포함한다. 인버터(109)의 입력 단자 및 출력 단자는 각각 배선(PLEIN) 및 인버터(110)의 입력 단자에 접속된다. 인버터(110)의 출력 단자는 배선(PLEIN)에 접속된다. 이 구성에 의하여, 배선(PLEIN)의 전위는 하이 레벨인지 로 레벨인지에 상관없이 유지될 수 있고, 배선(PLEIN)이 부유 상태가 되는 것을 더 효과적으로 방지할 수 있다.
또한, 소정 전위가 공급되며 트랜지스터(105)에 접속되는 배선 및 소정 전위가 공급되며 트랜지스터(108)에 접속되는 배선은 고전원선이어도 저전원선(예를 들어 접지선)이어도 좋다. 또한, 소정 전위의 레벨은 0볼트에 한정되지 않는다. 래치 회로(106)가 인버터(107) 또는 인버터(109 및 110)를 갖는 도 8의 (A) 및 (B)에서의 예에 한정되지 않고, 인버터(107, 109, 및 110) 대신에 입력 신호의 극성을 반전하는 기능을 갖는 소자를 대용할 수 있다.
또한, 트랜지스터(101, 102, 103, 및 105)가 n채널 트랜지스터이고 트랜지스터(108)가 p채널 트랜지스터인 도 8의 (A) 및 (B)에 나타낸 예에 한정되지 않고, 트랜지스터(101, 102, 103, 105, 및 108)는 n채널 트랜지스터이어도 p채널 트랜지스터이어도 좋다.
셀(32[1,1]~[x,y])은 필요에 따라 트랜지스터, 다이오드, 저항 소자, 용량 소자, 또는 인덕터 등의 다른 회로 소자를 더 포함하여도 좋다.
회로(12)는 테스트 회로로서 사용되고, 회로(12)를 테스트 회로로 재구성하기 위한 컨피규레이션 데이터가 셀(32[1,1]~[x,y])에 저장된다. 구체적으로는, 배선(WWL[1])의 전위를 제어하여 셀(32[1,1]~[1,y])에 포함되는 트랜지스터(101)를 온 상태로 함으로써, 배선(BL[1]~[y])의 전위가 트랜지스터(102)의 게이트 및 용량 소자(104)에 공급된다. 결과적으로, 셀(32[1,1]~[1,y])에 컨피규레이션 데이터가 저장된다. 그리고, 배선(WWL[x])의 전위를 제어하여 셀(32[x,1]~[x,y])의 트랜지스터(101)를 온 상태로 함으로써, 배선(BL[1]~[y])의 전위가 트랜지스터(102)의 게이트 및 용량 소자(104)에 공급된다. 결과적으로, 셀(32[x,1]~[x,y])에 컨피규레이션 데이터가 저장된다. 셀(32[1,1]~[x,y])에 저장된 컨피규레이션 데이터에 따라 트랜지스터(102)의 도통 상태가 제어된다. 그 결과, 셀(32[1,1]~[x,y]) 중 배선(CWL[1]~[x])에 의하여 선택된 행에서의 셀(32)의 도통 상태를 제어할 수 있어, 배선(PLEIN)과 배선(SL[1]~[y]) 사이의 도통 상태를 제어할 수 있다.
상술한 바와 같이, 테스트 회로를 위한 컨피규레이션 데이터가 셀(32[1,1]~[x,y])에 저장되어 복수의 PLE(15)들 사이의 도통 상태 또는 PLE(15)와 입출력 장치 사이의 도통 상태가 제어됨으로써, 회로(12)는 테스트 회로로 재구성될 수 있다. 또한, 셀(32[1,1]~[x,y])에 저장된 컨피규레이션 데이터를 변경함으로써, 회로(12)에서 생성된 테스트 패턴을 쉽게 변경할 수 있다.
PLE(15)가 논리 회로로서의 기능에 더하여 논리 회로의 회로 구성을 변경하기 위한 컨피규레이션 데이터를 저장하는 기능을 갖는 경우, 상기 컨피규레이션 데이터를 변경하여 PLE(15)의 회로 구성을 변경함으로써, 회로(12)를 테스트 회로로 재구성할 수 있다.
한편, 회로(12)가 확장 회로로서 사용되는 경우, 마찬가지의 동작에 의하여, 회로(11)의 동작에 사용되는 데이터가 셀(32[1,1]~[x,y])에 저장된다. 그리고, 트랜지스터(105)를 온 상태로 하여 배선(PLEIN)의 전위를 낮게 하고 나서, 배선(CWL[1]~[x])의 전위를 제어하여 셀(32[1,1]~[x,y]) 중에서 특정한 행의 셀(32)을 선택함으로써, 상기 특정한 행의 셀(32)에 저장된 데이터에 대응하는 신호가 배선(SL[1]~[y])에 출력된다. 그 결과, 셀(32)을 데이터의 기록 및 판독이 가능한 기억 장치로서 사용할 수 있다.
기억 장치에 저장된 데이터의 일부의 카피를 셀(32[1,1]~[x,y])에 저장하는 경우, 예를 들어 셀 어레이(31)를 회로(11)의 캐시 메모리로서 사용할 수 있다. 이 경우, 셀(32[1,1]~[1,y])은 캐시 메모리의 첫 번째 행의 라인으로서 기능할 수 있고 셀(32[x,1]~[x,y]))은 캐시 메모리의 x번째 행의 라인으로서 기능할 수 있다. 이로써, 셀 어레이(31)를 x라인 y비트의 캐시 메모리로서 사용할 수 있다.
또한, 셀(32)은 상술한 구성을 갖는 것으로 한정되지 않고, 배선과 트랜지스터와 용량 소자 사이에 스위치 등을 포함하여도 좋다. 스위치들의 위치 및 배선들 사이의 접속 관계를 변경하여도 좋다. 예를 들어, 도 9의 (A)에 나타낸 바와 같이, 트랜지스터(103)가 배선(SL)과 트랜지스터(102) 사이에 제공되어도 좋다. 이 경우, 트랜지스터(103)의 게이트는 배선(CWL)에 접속되고, 소스 및 드레인 중 한쪽은 배선(SL)에 접속되고, 다른 쪽은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속된다. 도 8의 (A)의 구성과 비교하면, 이 구성은 배선(CWL)의 전위 변동으로 인한 배선(PLEIN)에서 발생하는 노이즈를 억제할 수 있다. 따라서, 배선(PLEIN)에 접속되는 PLE 등의 오동작을 방지할 수 있다.
또는, 도 9의 (B)에 도시된 바와 같이, 용량 소자(104)의 한쪽 전극이 배선(CWL)에 접속되어도 좋다. 용량 소자(104)는 트랜지스터(102)의 게이트의 전위를 유지하고, 트랜지스터(102)의 게이트를 부유 상태로 유지한 채로 배선(CWL)의 전위의 변동량을 트랜지스터(102)의 게이트의 전위에 추가한다. 배선(CWL)의 전위 및 셀(32)에 저장된 데이터에 따라 트랜지스터(102)의 온/오프 상태가 결정된다.
또는, 도 9의 (C)에 도시된 바와 같이, 용량 소자(104)가 인버터(111 및 112)로 치환되어도 좋다. 인버터(111)의 입력 단자는 트랜지스터(101)의 소스 및 드레인 중 한쪽, 트랜지스터(102)의 게이트, 및 인버터(112)의 출력 단자에 접속된다. 인버터(112)의 출력 단자는 인버터(111)의 입력 단자에 접속된다. 이러한 구조에 의하여, 다른 배선 및 전극의 전위 변동으로 인한 셀(32)에 저장된 데이터의 변동을 감소할 수 있다. 이로써, 셀(32)이 노이즈에 의한 영향을 받기 어렵게 되어, 셀 어레이(31)의 구동 전압을 낮출 수 있다. 도 9의 (C)에서의 인버터(111 및 112)를 사용하는 예에 한정되지 않고, 인버터(111 및 112) 대신에 입력 신호의 극성을 반전하는 기능을 갖는 소자를 대용할 수 있다.
도 8 및 도 9의 (A)~(C)의 트랜지스터(101, 102, 103, 105, 및 108)에서, 채널 형성 영역이 형성되는 반도체막의 재료는, 실리콘, 저마늄, 실리콘 저마늄, 및 산화물 반도체 등 다양한 재료일 수 있다.
트랜지스터(101)가 트랜지스터(102)의 게이트 및 용량 소자(104)의 전위를 유지하는 기능을 갖기 때문에, 트랜지스터(101)의 오프 전류는 현저히 낮은 것이 바람직하고, 이로써, 트랜지스터(102)의 게이트 및 용량 소자(104)에 저장된 전하가 트랜지스터(101)를 통하여 누설되는 것이 방지된다. 결과적으로, 셀(32)에 저장된 컨피규레이션 데이터는 오랫동안 유지될 수 있다. 실리콘 등보다 밴드갭이 넓고 진성 캐리어 밀도가 낮은 반도체의 막에 채널 형성 영역이 형성되는 트랜지스터는 매우 낮은 오프 전류를 가질 수 있어 트랜지스터(101)로서 바람직하게 사용된다. 이러한 반도체로서는 예를 들어, 각각 실리콘의 밴드갭보다 2배 이상 밴드갭이 큰 산화물 반도체, 탄소화 실리콘, 질화 갈륨, 및 산화 갈륨 등을 들 수 있다. 산화물 반도체를 포함하는 트랜지스터의 오프 전류는 산화물 반도체 이외의 실리콘 또는 저마늄 등의 재료를 사용하여 형성된 트랜지스터에 비하여 매우 작다. 산화물 반도체를 포함하는 트랜지스터(101)를 사용하면, 트랜지스터(102)의 게이트 및 용량 소자(104)에 저장된 전하의 누설을 방지할 수 있다.
트랜지스터(102 및 103)는 셀(32)에 저장된 데이터의 판독 속도를 증가시키기 위하여 높은 전류 공급 능력이 필요하다. 트랜지스터(105)도 배선(PLEIN)의 전위를 고속으로 초기화시키기 위하여 높은 전류 공급 능력이 필요하다. 따라서, 트랜지스터(102, 103, 및 105)는 산화물 반도체 이외의 재료(예를 들어 실리콘)를 사용하여 형성되는 것이 바람직하다. 이로써, 트랜지스터(102, 103, 및 105)의 전류 공급 능력을 증가시킬 수 있다.
의도하는 기능에 따라, 산화물 반도체를 사용하는 트랜지스터 및 산화물 반도체 이외의 재료를 사용하는 트랜지스터를 적절히 조합하여 사용함으로써, 데이터의 장시간 유지 및 회로의 고속 동작을 실현할 수 있다.
산화물 반도체 이외의 재료(예를 들어 실리콘)를 사용하여 형성되는 p채널 트랜지스터는 산화물 반도체를 사용하여 형성되는 p채널 트랜지스터보다 쉽게 형성될 수 있다. 따라서, 트랜지스터(101, 102, 103, 105, 및 108)로서 사용되는 p채널 트랜지스터는 산화물 반도체 이외의 재료를 사용하여 형성되는 것이 바람직하다. 그 결과, 장치의 제작 공정에서의 수율을 증가시킬 수 있다.
배선(PLEIN)의 전위의 초기화는, 셀(32[1,1]~[x,y])의 데이터가 판독될 때 트랜지스터(105)를 온 상태로 함으로써 수행될 필요가 있기 때문에, 트랜지스터(105)의 온/오프 상태는 빨리 전환되는 것이 바람직하다. 이 이유로, 트랜지스터(105)는 트랜지스터(102 및 103)보다 높은 전류 공급 능력을 갖는 것이 바람직하다. 따라서, 트랜지스터(105)의 채널 길이에 대한 채널 폭의 비율(W/L)은 트랜지스터(102)보다 큰 것이 바람직하다. 또한, 트랜지스터(105)의 W/L는 트랜지스터(103)의 W/L보다 큰 것이 바람직하다. 이 구조에 의하여, 트랜지스터(102 또는 103)의 W/L의 저감에 의한 셀 어레이(31)의 사이즈 축소, 및 트랜지스터(105)의 W/L의 증가에 의한 배선(PLEIN)의 초가화 속도의 증가를 동시에 실현할 수 있다.
또한, 산화물 반도체를 포함하는 트랜지스터와 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 적층된 셀(32)의 구조를 채용하여 셀(32)의 사이즈를 축소시킬 수 있다. 이 구조의 예에는, 산화물 반도체를 포함하는 트랜지스터의 채널 형성 영역과 산화물 반도체 이외의 재료를 포함하는 트랜지스터의 채널 형성 영역 사이에 적어도 절연층이 제공된 것이 포함된다.
트랜지스터(101)의 오프 전류가 매우 낮으면, 트랜지스터(101)가 오프 상태일 때, 트랜지스터(102)의 게이트는 부유 상태, 즉 다른 전극들 또는 배선들과의 절연성이 현저히 높게 된다. 이로써, 아래에서 설명하는 부스팅 효과가 얻어진다.
셀(32)에서의 트랜지스터(102)의 게이트가 부유 상태일 때, 배선(SL)의 전위가 로 레벨로부터 하이 레벨로 변화됨에 따라, 스위치로서 기능하는 트랜지스터(102)의 소스와 게이트 사이에 생성되는 용량(Cgs)에 의하여 트랜지스터(102)의 게이트의 전위가 상승된다. 트랜지스터(102)의 게이트 전위의 상승량은 트랜지스터(102)의 게이트에 입력되는 전위의 논리 레벨에 의존한다.
셀(32)에 기록된 데이터의 전위가 낮을 때, 트랜지스터(102)는 약한 반전 모드에 있기 때문에, 트랜지스터(102)의 게이트 전위의 상승에 기여하는 용량(Cgs)은 트랜지스터(102)의 게이트의 전위에 의존하지 않는 용량(Cos)을 포함한다. 구체적으로는, 용량(Cos)은, 예를 들어 게이트 전극과 소스 영역이 서로 중첩되는 영역에 생성되는 중첩 용량, 및 게이트 전극과 소스 전극 사이에 생성되는 기생 용량을 포함한다.
한편, 셀(32)에 기록된 데이터의 전위가 하이 레벨일 때, 트랜지스터(102)는 강한 반전 모드에 있기 때문에, 트랜지스터(102)의 게이트 전위의 상승에 기여하는 용량(Cgs)은, 용량(Cos)에 더하여, 채널 형성 영역과 게이트 전극 사이에 생성되는 용량(Cox)의 일부를 포함한다. 따라서, 트랜지스터(102)의 게이트 전위가 하이 레벨일 때, 트랜지스터(102)의 게이트 전위가 낮은 경우에 비하여 용량(Cgs)이 크다.
따라서, 셀(32)에 기록된 데이터의 전위가 낮은 경우보다, 상기 전위가 높을 때에, 배선(SL)의 전위의 변화에 따라 트랜지스터(102) 게이트 전위가 더 상승되는 부스팅 효과가 더 강해진다. 따라서, 셀(32)에 기록된 데이터의 전위가 높은 경우에, 배선(BL)에 입력된 데이터를 포함하는 신호의 전위로부터 트랜지스터(101)의 문턱 전압만큼 트랜지스터(102)의 게이트의 전위가 떨어지더라도, 부스팅 효과에 의하여 트랜지스터(102)의 게이트의 전위는 상승될 수 있다. 결과적으로, 스위치로서 기능하는 트랜지스터를 온 상태로 할 수 있고, 셀(32)의 스위칭 속도를 높일 수 있다. 셀(32)에 기록된 데이터의 전위가 낮을 때, 스위치로서 기능하는 트랜지스터(102)는 오프 상태를 유지할 수 있다.
다음에, 도 6에 나타낸 셀 어레이(30)의 동작예에 대하여 설명한다.
도 10은 셀 어레이(30)의 동작예를 나타낸 타이밍 차트이다. 우선, 셀(32)에 데이터를 기록하기 위한 기간(T1~T4)의 동작에 대하여 설명한다.
도 10에 나타내지 않았지만, 회로(12)가 작동된 직후에, 셀(32[1,1]~[x,y]) 모두에 로 레벨 데이터가 저장되어도 좋다(도 10에 나타내지 않았음). 구체적으로, 배선(WWL[1]~[sx])의 모든 전위를 하이 레벨로 하고 배선(BL[1]~[y])의 모든 전위를 로 레벨로 함으로써, 셀(32[1,1]~[x,y]) 모두에 저장된 데이터는 로 레벨 전위를 가질 수 있다. 결과적으로, 배선들(SL[1]~[y]) 사이의 의도하지 않은 단락을 방지할 수 있고, 배선(PLEIN)의 전위가 부정값(undefined value)을 갖는 것을 방지할 수 있어, 불필요한 전류 소모를 저감할 수 있다.
우선, 기간(T1)에서, 선택된 행의 어드레스에 관한 데이터를 포함하는 신호(이하에서는 어드레스 신호라고 함)가 배선(WADR)으로부터 회로(46)에 공급되고, 회로(46)가 상기 어드레스 신호를 디코드하여(도 6 참조) 배선(WWL[1])의 전위를 하이 레벨로 한다. 배선(BL[1] 및 BL[2])은 각각 하이 레벨 및 로 레벨로 한다. 결과적으로, 셀(32[1,1])의 트랜지스터(102)의 게이트 및 용량 소자(104)에 배선(BL[1])의 전위가 공급되어(도 8 참조), 셀(32[1,1])에 하이 레벨 데이터가 저장된다. 또한, 셀(32[1,2])의 트랜지스터(102)의 게이트 및 용량 소자(104)에 배선(BL[2])의 전위가 공급되어, 셀(32[1,2])에 로 레벨 데이터가 저장된다.
기간(T2)에서, 배선(WADR)을 통하여 회로(46)에 어드레스 신호가 공급되어 회로(46)에 의하여 디코드됨으로써, 배선(WWL[x])의 전위는 하이 레벨이 된다. 또한, 배선(BL[1] 및 BL[2])의 전위는 각각 로 레벨 및 하이 레벨로 전환된다. 그 결과, 로 레벨 데이터 및 하이 레벨 데이터가 각각 셀(32[x,1] 및 [x,2])에 저장된다.
기간(T3)에서, 배선(WADR)을 통하여 회로(46)에 어드레스 신호가 공급되어 회로(46)에 의하여 디코드됨으로써, 배선(WWL[(s-1)x+1])의 전위는 하이 레벨이 된다. 또한, 배선(BL[1] 및 BL[2])의 전위는 각각 하이 레벨 및 로 레벨로 전환된다. 그 결과, 하이 레벨 데이터 및 로 레벨 데이터가 각각 셀(32[(s-1)x+1,1] 및 [(s-1)x+1,2])에 저장된다.
기간(T4)에서, 배선(WADR)을 통하여 회로(46)에 어드레스 신호가 공급되어 회로(46)에 의하여 디코드됨으로써, 배선(WWL[sx])의 전위는 하이 레벨이 된다. 또한, 배선(BL[1] 및 BL[2])의 전위는 각각 로 레벨 및 하이 레벨로 전환된다. 그 결과, 로 레벨 데이터 및 하이 레벨 데이터가 각각 셀(32[sx,1] 및 [sx,2])에 저장된다.
다음에, 회로(12)가 테스트 회로로서 기능하는 기간(T5~T6)의 동작에 대하여 설명한다.
우선, 기간(T5)에서, 배선(CEN)에 로 레벨 신호가 공급됨으로써, 복수의 셀 어레이(31) 모두를 선택하기 위한 신호가 회로(44)로부터 배선(47[1]~[s])을 통하여 회로(45)에 공급된다. 배선(CONTEXT1 및 CONTEXTx)의 전위를 각각 하이 레벨 및 로 레벨로 함으로써, 배선(CWL[1] 및 [(s-1)x+1])의 전위를 하이 레벨로 바꾼다. 결과적으로, 배선(CWL[1]~[(s-1)x+1])에 접속된 셀(32[1,1]~[1,y]) 및 셀(32[(s-1)x+1,1]~[(s-1)x+1,y])이 선택된다. 선택된 셀(32) 각각에 저장된 데이터에 의하여, 선택된 셀(32)의 도통 상태가 결정되어 회로(12)가 재구성된다.
기간(T6)에서, 배선(CONTEXT1 및 CONTEXTx)의 전위를 각각 로 레벨 및 하이 레벨로 바꾼다. 결과적으로, 배선(CONTEXTx)에 접속된 배선(CWL[x] 및 CWL[sx])이 하이 레벨이 되고, 배선(CWL[x] 및 [sx])에 접속된 셀(32[x,1]~[x,y]) 및 셀(32[sx,1]~[sx,y])이 선택된다. 그리고, 선택된 셀(32)에 저장된 데이터에 의하여, 선택된 셀(32)의 도통 상태가 결정되어 회로(12)가 재구성된다.
다음에, 회로(12)가 확장 회로, 특히 캐시 메모리로서 사용되는 기간(T7~T10)의 동작에 대하여 설명한다.
기간(T7)에서, 하이 레벨 신호가 배선(CEN)에 공급되고 어드레스 신호가 배선(CADR)을 통하여 공급됨으로써, 복수의 셀 어레이(31) 중에서 특정한 셀 어레이(31)(여기서는 첫 번째 행의 셀 어레이(31))를 선택하기 위한 신호가 회로(44)로부터 배선(47[1]~[s])을 통하여 회로(45)에 공급된다. 배선(CONTEXT1)의 전위를 하이 레벨로 바꾸고 배선(CONTEXTx)의 전위를 로 레벨로 유지한다. 이로써, 첫 번째 행의 셀 어레이(31)에서, 배선(CONTEXT1)에 접속된 배선(CWL[1])의 전위가 하이 레벨이 됨으로써, 배선(CWL[1])에 접속된 셀(32[1,1]~[1,y])이 선택된다. 그 결과, 선택된 셀(32[1,1]~[1,y])에서 데이터 판독 동작이 수행된다.
또한, 먼저 기간(T7)에서 배선(SL[1]~[y])의 전위를 하이 레벨로 한다. 그리고, 배선(CADR)을 통하여 어드레스 신호가 회로(44)에 공급되어 회로(44)에 의하여 디코드된다. 또한, 배선(CONTEXT1)의 전위를 하이 레벨로 하고 배선(CONTEXTx)의 전위를 로 레벨로 함으로써(도 6 참조), 배선(CWL[1])의 전위를 하이 레벨로 한다. 또한, 배선(INIT)의 전위를 하이 레벨로 함으로써(도 8 참조), 배선(PLEIN)의 전위를 로 레벨로 한다. 이 동작을 거쳐, 하이 레벨 데이터를 저장하는 셀(32[1,1])은 도통 상태가 되기 때문에, SL[1]의 전위가 로 레벨이 된다. 로 레벨 데이터를 저장하는 셀(32[1,2])은 비도통 상태가 되기 때문에, SL[2]의 전위가 하이 레벨로 유지된다. PLE가 SL[1]~[y]에 접속된 경우, 그 출력은 출력 임피던스가 높게 되는 것이 바람직하다. 또한, 도 10의 타이밍 차트에서는 소정의 전위를 공급하는 기능을 가지며 도 8에 도시된 트랜지스터(105)에 접속되는 배선의 전위가 로 레벨이지만, 배선의 전위는 하이 레벨이어도 좋다.
그리고, 기간(T8)에서 배선(SL[1]~[y])의 전위를 하이 레벨로 한다. 배선(CADR)을 통하여 어드레스 신호가 회로(44)에 공급되어 회로(44)에 의하여 디코드된다. 또한, 배선(CONTEXT1)의 전위를 로 레벨로 하고 배선(CONTEXTx)의 전위를 하이 레벨로 함으로써, 배선(CWL[x])의 전위를 하이 레벨로 한다. 또한, 배선(INIT)의 전위를 하이 레벨로 함으로써, 배선(PLEIN)의 전위를 로 레벨로 한다. 이 동작을 거쳐, 로 레벨 데이터를 저장하는 셀(32[x,1])은 비도통 상태가 되기 때문에, SL[1]의 전위가 하이 레벨이 된다. 또한, 하이 레벨 데이터를 저장하는 셀(32[x,2])은 도통 상태가 되기 때문에, SL[2]의 전위가 로 레벨이 된다.
다음에, 기간(T9)에서 배선(SL[1]~[y])의 전위를 하이 레벨로 한다. 그리고, 배선(CADR)을 통하여 어드레스 신호가 회로(44)에 공급되어 회로(44)에 의하여 디코드된다. 또한, 배선(CONTEXT1)의 전위를 하이 레벨로 하고 배선(CONTEXTx)의 전위를 로 레벨로 함으로써, 배선(CWL[(s-1)x+1])의 전위를 하이 레벨로 한다. 또한, 배선(INIT)의 전위를 하이 레벨로 함으로써, 배선(PLEIN)의 전위를 로 레벨로 한다. 이 동작을 거쳐, 하이 레벨 데이터를 저장하는 셀(32[(s-1)x+1,1])은 도통 상태가 되기 때문에, SL[1]의 전위가 로 레벨이 된다. 로 레벨 데이터를 저장하는 셀(32[(s-1)x+1,2])은 비도통 상태가 되기 때문에, SL[2]의 전위가 하이 레벨로 유지된다.
다음에, 기간(T10)에서 배선(SL[1]~[y])의 전위를 하이 레벨로 한다. 그리고, 배선(CADR)을 통하여 어드레스 신호가 회로(44)에 공급되어 회로(44)에 의하여 디코드된다. 또한, 배선(CONTEXT1)의 전위를 로 레벨로 하고 배선(CONTEXTx)의 전위를 하이 레벨로 함으로써, 배선(CWL[sx])의 전위를 하이 레벨로 한다. 또한, 배선(INIT)의 전위를 하이 레벨로 함으로써, 배선(PLEIN)의 전위를 로 레벨로 한다. 이 동작을 거쳐, 로 레벨 데이터를 저장하는 셀(32[sx,1])은 비도통 상태가 되기 때문에, SL[1]의 전위가 하이 레벨로 유지된다. 하이 레벨 데이터를 저장하는 셀(32[sx,2])은 도통 상태가 되기 때문에, SL[2]의 전위가 로 레벨이 된다.
상술한 바와 같이, 셀(32)에 저장된 데이터에 대응하는 전위가 배선(SL[1]~[y])으로 공급됨으로써, 셀(32)에 저장된 데이터가 판독될 수 있다. 그 결과, 셀(32)은 데이터의 기록 및 판독이 가능한 기억 장치로서 사용될 수 있다.
상술한 바와 같이, 도 7의 회로(43)는 직렬 데이터 및 병렬 데이터를 기록하고 병렬 데이터를 판독할 수 있다. 따라서, 회로(43)는 기간(T1~T4)의 동작에 의하여 직렬 데이터 또는 병렬 데이터를 셀(32)에 기록할 수 있고, 기간(T7~T10)의 동작에 의하여 셀(32)로부터 병렬 데이터를 판독할 수 있다.
또한 셀 어레이(31)는 도 11에 나타낸 구성을 가져도 좋다. 도 11의 셀 어레이(31)는 복수의 배선(PLEIN)(배선(PLEIN[1]~[x]))을 포함한다. PLEIN[1]은 셀(32[1,1]~[1,y])에 접속된다. PLEIN[x]은 셀([x,1]~[x,y])에 접속된다. 또한, 배선(PLEIN[1])은 트랜지스터(105[1]) 및 래치 회로(106[1])에 접속된다. 배선(PLEIN[x])은 트랜지스터(105[x]) 및 래치 회로(106[x])에 접속된다. 셀(32)이 행마다 상이한 배선(PLEIN)에 접속되는 이런 구성에서는, 셀(32[1,1]~[x,y])에서의 판독 동작을 트랜지스터(105[1]~[x])를 사용하여 행마다 수행할 수 있다. 이 구성은 도 8에 나타낸 구성에 비하여, 배선(PLEIN)의 기생 용량을 저감할 수 있다. 결과적으로, 트랜지스터(105)에 요구되는 전류 공급 능력을 위한 조건을 완화시킬 수 있고 트랜지스터(105)의 사이즈 및 재료의 자유도를 높일 수 있다.
본 실시형태에서 회로(11)가 통상 모드로 동작할 때 회로(12)가 캐시 메모리로서 사용되었지만, 회로(12)는 가상 메모리에서의 TLB(Translation Look-aside Buffer) 또는 분기 예측 회로로서 사용되어도 좋다.
본 발명의 일 형태의 장치에서, 회로(12)가 테스트 회로로서 기능할 때, 회로(17)는 테스트 회로를 위한 컨피규레이션 데이터를 셀(32)에 출력하고, 회로(11)가 통상 동작을 수행할 때, 회로(17)는 회로(11)에서의 처리에 사용되는 데이터를 셀(32)에 출력하고, 셀(32)에 저장된 데이터를 판독한다. 그래서, 회로(12)는 테스트 회로 및 확장 회로로서 기능할 수 있다. 따라서, 회로(11)의 동작을 테스트하기 위한 테스트 회로로서 사용되는 회로(12)는, 회로(11)가 통상 동작을 수행할 때 캐시 메모리 등을 위한 확장 회로로서 기능할 수 있다. 장치(10)에서 회로(11)의 통상 동작 시에 불필요한 회로의 면적을 저감할 수 있다.
또한 본 발명의 일 형태는 회로(11)의 통상 동작 시에 테스트 회로가 불필요한 본 실시형태에서의 예에 한정되지 않는다. 즉, 회로(11)의 통상 동작 시에 불필요한 임의의 회로를 회로(12)에 의하여 재구성할 수 있다. 또한 이 경우, 통상 동작 시에 불필요한 회로의 면적을 저감할 수 있다.
또한 본 발명의 일 형태는 확장 회로로서 캐시 메모리가 사용되는 본 실시형태에서의 예에 한정되지 않는다. 예를 들어, 회로(12)는 가상 메모리에서의 TLB(Translation Look-aside Buffer) 또는 분기 예측 회로로서 사용되어도 좋다. 회로(12)는 승산 회로 또는 적화 연산 회로 등의 산술 연산 회로로서 사용되어도 좋다. 또한, 회로(11)의 통상 동작 시에 회로(12)에서 캐시 메모리로서의 기능 및 연산 회로로서의 기능이 전환될 때, 회로(12)는 캐시 메모리 및 연산 회로 양쪽으로서 사용될 수 있다.
또한 본 실시형태의 기재는, 본 실시형태에 개시된 다른 기재 및 다른 실시형태들 중 어느 것의 기재 등, 본 명세서 등에 개시되는 기재와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 도 7의 회로(43)의 구체적인 구조예에 대하여 설명한다.
도 12는 회로(43)의 구성예를 나타낸 것이다. 회로(43)는 시프트 레지스터(200), 선택 회로(204~206), 래치 회로(207~212)를 포함하는 라인 버퍼, 트랜지스터(213~221), 및 이네이블 버퍼(222~224)를 포함한다.
시프트 레지스터(200)는 래치 회로(201~203)를 포함한다. 배선(SP)을 통하여 공급되는 스타트 펄스 및 배선(CK)을 통하여 공급되는 클록 신호가 래치 회로(201)에 입력된다. 래치 회로(201)의 입력 단자 및 출력 단자는 AND 회로의 입력 단자에 접속된다. AND 회로의 출력 단자는 배선(SEL[1])에 접속된다. 래치 회로(201)의 출력 신호 및 배선(CKB)을 통하여 공급되는 반전 클록 신호는 래치 회로(202)에 입력된다. 래치 회로(202)의 입력 단자 및 출력 단자는 AND 회로의 입력 단자에 접속된다. AND 회로의 출력 단자는 배선(SEL[2])에 접속된다. 전단(previous stage)의 래치 회로의 출력 신호 및 배선(CK)을 통하여 공급되는 클록 신호 또는 배선(CKB)을 통하여 공급되는 반전 클록 신호는 래치 회로(203)에 입력된다. 도 12에서는 클록 신호가 입력된다. 래치 회로(203)의 입력 단자 및 출력 단자는 AND 회로의 입력 단자에 접속된다. AND 회로의 출력 단자는 배선(SEL[y])에 접속된다.
도 2에 나타낸 바와 같이 회로(12)가 테스트 회로로서 사용되는 경우, 회로(12)가 테스트 회로로서 사용되는 것을 나타내는 신호(예를 들어 로 레벨 신호)가 배선(CEN)에 공급된다. 배선(SEL[1])에 출력된 신호는 래치 회로(207)를 위한 래치 신호로서 사용된다. 배선(SEL[2])에 출력된 신호는 래치 회로(208)를 위한 래치 신호로서 사용된다. 배선(SEL[y])에 출력된 신호는 래치 회로(209)를 위한 래치 신호로서 사용된다.
도 12에 나타낸 바와 같이 AND 회로 및 NOR 회로가 접속됨으로써 선택 회로(204~206)가 형성된다. 회로(12)가 캐시 메모리 등의 확장 회로로서 사용되는 경우, 회로(12)가 캐시 메모리로서 사용되는 것을 나타내는 신호(예를 들어 하이 레벨 신호)가 배선(CEN)에 공급된다. 배선(WSEL[1])에 출력된 신호는 래치 회로(207 및 208) 등을 위한 래치 신호로서 사용된다. 배선(WSEL[m])에 출력된 신호는 회로(209) 등을 위한 래치 신호로서 사용된다.
도 12에 도시된 바와 같이 인버터 및 아날로그 스위치가 접속됨으로써 래치 회로(207~209)가 형성된다. 회로(12)가 테스트 회로로서 사용되는 경우, 배선(DATA)에 직렬 데이터가 순차적으로 입력되고, 선택 회로(204~206)를 통하여 래치 회로(207~209)에 순차적으로 저장된다. 회로(12)가 캐시 메모리로서 사용되는 경우, n비트의 병렬 데이터가 배선(WDATA[1]~[n])에 입력되어, 배선(WSEL[1])에 의하여 선택된 선택 회로(204 및 205) 등을 통하여 래치 회로(207 및 208) 등에 저장된다. 또한, n비트의 병렬 데이터가 배선(WDATA[1]~[n])에 입력되어, 배선(WSEL[m])에 의하여 선택된 선택 회로(206) 등을 통하여 래치 회로(209)에 저장된다. 즉, n비트씩 래치 회로에 병렬 데이터를 동시에 저장하는 동작을 m번 반복하여, 래치 회로(207~209)에 n×m=y비트의 데이터가 저장될 수 있다. 여기서, 배선(WEN)의 전위를 제어하여 트랜지스터(219~221)를 온 상태로 함으로써, 배선(SL[1]~[y])의 전위를 로 레벨로 하는 것이 바람직하다. 이 결과, 셀(32)에 데이터가 기록될 때, 배선(SL)에 접속된 셀(32)에서의 트랜지스터(102)(도 8 참조)의 소스 및 드레인 중 한쪽의 전위를 로 레벨로 할 수 있어 안정적인 데이터 기록을 실현할 수 있다.
래치 회로(210~212)는 배선(LAT)에 공급되는 신호에 따라, 래치 회로(207~209)로부터 출력되는 데이터를 저장한다. 래치 회로(210~212)에 저장된 데이터는 배선(BL[1]~[y])에 공급된다.
캐시 메모리로서 사용되는 회로(12)에서 판독 동작을 수행할 때, 배선(REN)에 공급되는 신호를 제어하여 트랜지스터(213~215)를 온 상태로 함으로써 배선(SL[1]~[y])과 래치 회로(207~209)를 접속한다. 여기서, 배선(SL[1]~[y])에 접속된 셀(32)에 저장된 데이터에 대응하는 신호가 배선(SL[1]~[y])에 공급되어 래치 회로(207~209)에 저장된다. 또한 어느 셀(32)이 데이터 판독을 수행할지 선택하기 직전에 배선(PC)의 전위를 제어하여 트랜지스터(216~218)를 온 상태로 함으로써 배선(SL[1]~[y])을 프리차지하는 것이 바람직하다. 이 동작에 의하여, 셀(32)에 저장된 데이터가 하이 레벨인지 로 레벨인지에 상관없이 데이터를 정확하게 판독할 수 있다.
배선(SL[1]~[y])을 통하여 셀(32)로부터 래치 회로(207~209)에 저장된 데이터는, 배선(RSEL[1]~[m])을 통하여 공급되는 신호에 의하여 선택되는 이네이블 버퍼(222~224)에 접속된 배선(RDATA[1]~[n]) 중 어느 배선에 n비트씩 출력된다. 따라서, 셀(32)에 저장된 데이터를 병렬 데이터로서 판독할 수 있다.
또한, 래치 회로(207~209) 모두에 새로운 데이터를 저장하고 이 데이터를 래치 회로(210~212)를 통하여 배선(BL[1]~[y])에 공급함으로써, 특정한 행의 메모리 셀(32)에 데이터를 동시에 기록할 수 있다. 즉, 특정한 행의 셀(32)에 저장된 데이터를 일제히 업데이트할 수 있다.
특정한 행의 셀(32)에 저장된 데이터는 배선(SL[1]~[y])을 통하여 래치 회로(207~209)에 저장되고, 래치 회로(207~209)의 일부에 새로운 데이터를 저장하여 재기록하고 나서, 래치 회로(207~209)에 저장된 데이터가 래치 회로(210~212)를 통하여 배선(BL[1]~[y])에 공급된다. 결과적으로, 특정한 행의 셀(32)의 일부에서의 데이터를 재기록할 수 있고, 즉 특정한 행의 셀(32)의 일부에 저장된 데이터를 업로드할 수 있다.
또한, 특정한 행의 셀(32)에 저장된 데이터가 배선(SL[1]~[y])을 통하여 래치 회로(207~209)에 저장되고 나서, 래치 회로(210~212)를 통하여 배선(BL[1]~[y])에 공급됨으로써, 특정한 행의 셀(32)에서의 데이터는 리프레시될 수 있다. 이로써, 셀(32)에서의 트랜지스터(102)의 게이트 및 용량 소자(104)의 저하된 전위를 회복시킬 수 있다.
상술한 바와 같이, 래치 회로(207~209)는 기록 래치 회로 또는 판독 래치 회로로서 사용될 수 있다. 이로써, 기록 래치 회로 및 판독 래치 회로를 따로 제공할 필요가 없어져, 회로의 사이즈 및 면적을 저감할 수 있다.
설명한 바와 같이, 도 12에 나타낸 회로(43)는 직렬 데이터 및 병렬 데이터를 셀(32)에 기록하고, 셀(32)로부터 병렬 데이터를 판독할 수 있다.
다음에, 회로(12)가 테스트 회로로서 기능할 때의 회로(43)의 동작에 대하여 설명한다.
도 13은, 회로(12)가 테스트 회로로서 사용될 때의 기록 동작을 나타내는 타이밍 차트이다. 또한 기간(T1~T11)에서, 회로(12)가 테스트 회로로서 사용되는 것을 나타내는 로 레벨 신호가 배선(CEN)에 공급된다.
우선, 기간(T1)에서, 배선(INIT) 및 배선(WWL[1]~[x])의 전위를 하이 레벨로 하고 배선(BL[1]~[y])의 전위를 로 레벨로 함으로써, 셀(32[1,1]~[x,y]) 모두에 로 레벨 데이터가 저장된다. 결과적으로, 배선(SL[1]~[y]) 사이의 의도하지 않은 단락을 방지할 수 있고, 배선(PLEIN)의 전위가 부정값을 갖는 것을 방지할 수 있어, 불필요한 전류 소모를 저감할 수 있다.
다음에, 기간(T2 및 T3)에서 배선(SP)의 전위를 하이 레벨로 한다. 기간(T3)에서 배선(SEL[1])의 전위가 하이 레벨이 됨으로써, 기간(T3)에서의 배선(DATA)의 전위에 대응하는 하이 레벨 데이터가 래치 회로(207)에 저장된다. 기간(T4)에서 배선(SEL[2])의 전위가 하이 레벨이 됨으로써, 기간(T4)에서의 배선(DATA)의 전위에 대응하는 로 레벨 데이터가 래치 회로(208)에 저장된다. 또한, 도 13에서와 같이 배선(SP)의 전위를 제어하기 위하여, 배선(CKB)으로부터 공급되는 반전 클록 신호에 의하여 제어되는 다른 래치 회로를 래치 회로(201)의 전단에 추가하여도 좋다.
기간(T5)에서 배선(LAT)의 전위를 하이 레벨로 한다. 이때, 래치 회로(207~209)에 저장된 데이터는 래치 회로(210~212)에 저장되어 배선(BL[1]~[y])에 출력된다. 그 결과, 배선(BL[1] 및 [2])의 전위는 각각 하이 레벨 및 로 레벨이 된다.
기간(T6)에서 배선(WWL[1])의 전위를 하이 레벨로 한다. 이때, 배선(WWL[1])에 접속되는 셀(32[1,1]~[1,y])이, 기록이 수행되는 셀로서 선택된다. 배선(BL[1])의 전위에 대응하는 하이 레벨 데이터가 셀(32[1,1])에 저장되고, 배선(BL[2])의 전위에 대응하는 로 레벨 데이터가 셀(32[1,2])에 저장된다.
다음에, 기간(T7 및 T8)에서 배선(SP)의 전위를 하이 레벨로 한다. 기간(T8)에서 배선(SEL[1])의 전위가 하이 레벨이 됨으로써, 기간(T8)에서의 배선(DATA)의 전위에 대응하는 로 레벨 데이터가 래치 회로(207)에 저장된다. 기간(T9)에서 배선(SEL[2])의 전위가 하이 레벨이 됨으로써, 기간(T9)에서의 배선(DATA)의 전위에 대응하는 하이 레벨 데이터가 래치 회로(208)에 저장된다.
기간(T10)에서 배선(LAT)의 전위를 하이 레벨로 한다. 이때, 래치 회로(207~209)에 저장된 데이터는 래치 회로(210~212)에 저장되어 배선(BL[1]~[y])에 출력된다. 그 결과, 배선(BL[1] 및 [2])의 전위는 각각 로 레벨 및 하이 레벨이 된다.
기간(T11)에서 배선(WWL[x])의 전위를 하이 레벨로 한다. 이때, 배선(WWL[x])에 접속되는 셀(32[x,1]~[x,y])이, 기록이 수행되는 셀로서 선택된다. 배선(BL[1])의 전위에 대응하는 로 레벨 데이터가 셀(32[x,1])에 저장되고, 배선(BL[2])의 전위에 대응하는 하이 레벨 데이터가 셀(32[x,2])에 저장된다.
같은 동작을 모든 행의 셀(32)에 수행함으로써, 셀(32[1,1]~[sx,y]) 모두에 소정의 데이터가 기록되어 저장된다. 그 결과, 상기 데이터를 컨피규레이션 데이터로서 사용하여 회로(12)가 테스트 회로로 재구성되어 테스트 패턴 등이 생성된다.
다음에, 회로(12)가 캐시 메모리로서 사용될 때의 회로(43)의 동작에 대하여 설명한다.
도 14는 회로(12)가 캐시 메모리로서 사용될 때의 기록 동작 및 판독 동작을 나타내는 타이밍 차트이다. 기간(T12~T14)은 셀(32)에 데이터를 기록하는 동작에 상당한다. 기간(T15)은 셀(32)로부터 데이터를 판독하는 동작에 상당한다. 기간(T16~T18)은 셀의 일부에 저장된 데이터를 재기록하는 동작에 상당한다. 기간(T19~T20)은 캐시 메모리의 데이터를 리프레시하는 동작에 상당한다. 또한 기간(T12~T20)에서, 회로(12)가 캐시 메모리로서 사용되는 것을 나타내는 하이 레벨 신호가 배선(CEN)에 공급된다.
우선, 기간(T12)에서, 배선(WEN, WSEL[1], 및 WDATA[1])의 전위를 하이 레벨로 하고, 배선(WDATA[2])의 전위를 로 레벨로 한다. 따라서, 하이 레벨 데이터 및 로 레벨 데이터는 각각 래치 회로(207) 및 래치 회로(208)에 저장된다.
기간(T13)에서, 배선(WEN)의 전위 및 배선(WSEL[m])(미도시)의 전위를 하이 레벨로 하고, 배선(WDATA[1])의 전위를 로 레벨로 하고, 배선(WDATA[2])의 전위를 하이 레벨로 한다. 그 결과, 배선(WSEL[m] 및 WDATA[1])에 접속되는 래치 회로(미도시)에 로 레벨 데이터가 저장되고, 배선(WSEL[m] 및 WDATA[2])에 접속되는 래치 회로(미도시)에 하이 레벨 데이터가 저장된다.
기간(T14)에서 배선(WEN, LAT, WWL[1])의 전위를 하이 레벨로 한다. 이때, 래치 회로(207)에 저장된 하이 레벨 데이터는 래치 회로(210)에 저장되어 배선(BL[1])에 출력된다. 또한, 래치 회로(208)에 저장된 로 레벨 데이터는 래치 회로(211)에 저장되어 배선(BL[2])에 출력된다. 이로써, 배선(BL[1] 및 BL[2])의 전위는 각각 하이 레벨 및 로 레벨이 된다. 배선(WWL[1])에 접속되는 셀(32[1,1]~[1,y])이, 기록이 수행되는 셀로서 선택된다. 배선(BL[1])의 전위에 대응하는 하이 레벨 데이터가 셀(32[1,1])에 저장되고, 배선(BL[2])의 전위에 대응하는 로 레벨 데이터가 셀(32[1,2])에 저장된다. 또한 기간(T14)에서 배선(WEN)의 전위를 하이 레벨로 하여 트랜지스터(219~221)를 온 상태로 함으로써, 배선(SL[1]~[y])을 로 레벨 전위로 하는 것이 바람직하다. 이 결과, 셀(32)에 데이터가 기록될 때, 배선(SL)에 접속된 셀(32)에서의 트랜지스터(102)의 소스 및 드레인 중 한쪽의 전위를 로 레벨로 할 수 있어 안정적인 데이터 기록을 실현할 수 있다.
기간(T15)에서, 배선(REN 및 CWL[1])의 전위를 하이 레벨로 함으로써, 배선(CWL[1])에 접속되는 첫 번째 행의 셀(32[1,1]~[1,y])이 판독되는 대상으로 선택되어, 셀(32[1,1]~[1,y])에 저장된 데이터에 대응하는 신호가 배선(SL[1]~[y])에 출력된다. 구체적으로는, 배선(CWL[1])의 전위가 하이 레벨이 되기 때문에, 셀(32[1,1]~[1,1])의 트랜지스터(103)가 온 상태가 된다. 하이 레벨 데이터를 저장하는 셀(32[1,1])의 트랜지스터(102)가 온 상태가 된다. 로 레벨 데이터를 저장하는 셀(32[1,2])의 트랜지스터(102)가 오프 상태가 된다. 그 결과, 셀(32[1,1] 및 [1,2])이 각각 온 상태 및 오프 상태가 되고, 배선(SL[1] 및 [2])의 전위가 각각 로 레벨 및 하이 레벨이 된다.
또한, 배선(REN)의 전위가 트랜지스터(213~215)의 게이트에 공급되기 때문에, 트랜지스터(213~215)가 온 상태가 되어, 배선(SL[1]~[y])의 전위에 대응하는 데이터가 래치 회로(207~209)에 저장된다. 구체적으로는, 하이 레벨 데이터 및 로 레벨 데이터가 각각 래치 회로(207 및 208)에 저장된다. 또한 기간(T15)의 초기에 배선(PC)의 전위를 로 레벨로 하여 트랜지스터(216~218)를 온 상태로 함으로써, 배선(SL[1]~[y])을 프리차지하는 것이 바람직하다. 이 구성에 의하여, 셀(32)에 저장된 데이터가 하이 레벨인지 로 레벨인지에 상관없이 데이터를 정확하게 판독할 수 있다.
배선(RSEL[1])의 전위를 하이 레벨로 함으로써, 래치 회로(207 및 208)에 저장된 데이터가 각각 이네이블 버퍼(222 및 223)를 통하여 배선(RDATA[1] 및 RDATA[2])에 출력된다.
기간(T16)에서, 배선(REN 및 CWL[1])의 전위를 하이 레벨로 함으로써, 셀(32[1,1]~[1,y])에 저장된 데이터에 대응하는 신호가 배선(SL[1]~[y])에 출력된다. 기간(T15)과 같은 동작에 의하여, 배선(SL[1]~[y])의 전위에 대응하는 데이터가 래치 회로(207~209)에 저장된다. 여기서는, 하이 레벨 데이터 및 로 레벨 데이터가 각각 래치 회로(207 및 208)에 저장된다.
기간(T17)에서, 배선(WSEL[1])의 전위를 하이 레벨로 하고, 배선(WDATA[1])의 전위를 로 레벨로 유지하고, 배선(WDATA[2])의 전위를 하이 레벨로 함으로써, 로 레벨 데이터 및 하이 레벨 데이터가 각각 래치 회로(207 및 208)에 저장된다.
기간(T18)에서 배선(WEN, LAT, 및 WWL[1])의 전위를 하이 레벨로 한다. 이때, 래치 회로(207)에 저장된 로 레벨 데이터는 래치 회로(210)에 저장되어 배선(BL[1])에 출력된다. 또한, 래치 회로(208)에 저장된 하이 레벨 데이터는 래치 회로(211)에 저장되어 배선(BL[2])에 출력된다. 이로써, 배선(BL[1] 및 BL[2])의 전위는 각각 로 레벨 및 하이 레벨이 된다. 배선(WWL[1])에 접속되는 셀(32[1,1]~[1,y])이, 기록이 수행되는 셀로서 선택된다. 배선(BL[1])의 전위에 대응하는 로 레벨 데이터가 셀(32[1,1])에 저장되고, 배선(BL[2])의 전위에 대응하는 하이 레벨 데이터가 셀(32[1,2])에 저장된다. 또한 기간(T18)에서 배선(WEN)의 전위를 하이 레벨로 하여 트랜지스터(219~221)를 온 상태로 함으로써, 배선(SL[1]~[y])을 로 레벨 전위로 하는 것이 바람직하다. 이 결과, 셀(32)에 데이터가 기록될 때, 배선(SL)에 접속된 셀(32)에서의 트랜지스터(102)(도 8 참조)의 소스 및 드레인 중 한쪽의 전위를 로 레벨로 할 수 있어 안정적인 데이터 기록을 실현할 수 있다.
기간(T19)에서, 배선(REN 및 CWL[1])의 전위를 하이 레벨로 함으로써, 셀(32[1,1]~[1,y])에 저장된 데이터에 대응하는 신호가 배선(SL[1]~[y])에 출력된다. 기간(T16)과 같은 동작에 의하여, 배선(SL[1]~[y])의 전위에 대응하는 데이터가 래치 회로(207~209)에 저장된다. 여기서는, 로 레벨 데이터 및 하이 레벨 데이터가 각각 래치 회로(207 및 208)에 저장된다.
기간(T20)에서 배선(WEN, LAT, 및 WWL[1])의 전위를 하이 레벨로 한다. 이때, 래치 회로(207)에 저장된 로 레벨 데이터는 래치 회로(210)에 저장되어 배선(BL[1])에 출력된다. 또한, 래치 회로(208)에 저장된 하이 레벨 데이터는 래치 회로(211)에 저장되어 배선(BL[2])에 출력된다. 이로써, 배선(BL[1] 및 BL[2])의 전위는 각각 로 레벨 및 하이 레벨이 된다. 배선(WWL[1])에 접속되는 셀(32[1,1]~[1,y])이, 기록이 수행되는 셀로서 선택된다. 배선(BL[1])의 전위에 대응하는 로 레벨 데이터가 셀(32[1,1])에 저장되고, 배선(BL[2])의 전위에 대응하는 하이 레벨 데이터가 셀(32[1,2])에 저장된다. 또한 기간(T20)에서 배선(WEN)의 전위를 하이 레벨로 하여 트랜지스터(219~221)를 온 상태로 함으로써, 배선(SL[1]~[y])을 로 레벨 전위로 하는 것이 바람직하다. 이 결과, 셀(32)에 데이터가 기록될 때, 배선(SL)에 접속된 셀(32)에서의 트랜지스터(102)의 소스 및 드레인 중 한쪽의 전위를 로 레벨로 할 수 있어 안정적인 데이터 기록을 실현할 수 있다.
본 실시형태에서 회로(11)가 통상 모드로 동작할 때 회로(12)가 캐시 메모리로서 사용되었지만, 회로(12)는 가상 메모리에서의 TLB 또는 분기 예측 회로로서 사용되어도 좋다.
본 발명의 일 형태의 장치에서, 회로(12)가 테스트 회로로서 기능할 때, 회로(17)는 테스트 회로를 위한 컨피규레이션 데이터를 셀(32)에 출력하고, 회로(11)가 통상 동작을 수행할 때, 회로(17)는 회로(11)에서의 처리에 사용되는 데이터를 셀(32)에 출력하고, 셀(32)에 저장된 데이터를 판독한다. 그래서, 회로(12)는 테스트 회로 및 확장 회로로서 기능할 수 있다. 따라서, 회로(11)의 동작을 테스트하기 위한 테스트 회로로서 사용되는 회로(12)는, 회로(11)가 통상 동작을 수행할 때 캐시 메모리 등을 위한 확장 회로로서도 기능할 수 있다. 장치(10)에서 회로(11)의 통상 동작 시에 불필요한 회로의 면적을 저감할 수 있다.
또한 본 발명의 일 형태는 회로(11)의 통상 동작 시에 테스트 회로가 불필요한 본 실시형태에서의 예에 한정되지 않는다. 즉, 회로(11)의 통상 동작 시에 불필요한 임의의 회로를 회로(12)에 의하여 재구성할 수 있다. 또한 이 경우, 통상 동작 시에 불필요한 회로의 면적을 저감할 수 있다.
또한 본 발명의 일 형태는 확장 회로로서 캐시 메모리가 사용되는 본 실시형태에서의 예에 한정되지 않는다. 예를 들어, 회로(12)는 가상 메모리에서의 TLB(Translation Look-aside Buffer) 또는 분기 예측 회로로서 사용되어도 좋다. 회로(12)는 승산 회로 또는 적화 연산 회로 등의 산술 연산 회로로서 사용되어도 좋다. 또한, 회로(11)의 통상 동작 시에 회로(12)에서 캐시 메모리로서의 기능 및 연산 회로로서의 기능이 전환될 때, 회로(12)는 캐시 메모리 및 연산 회로 양쪽으로서 사용될 수 있다.
또한 본 실시형태의 기재는, 본 실시형태에 개시된 다른 기재 및 다른 실시형태들 중 어느 것의 기재 등, 본 명세서 등에 개시되는 기재와 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 회로(12)(도 1~도 5 참조)에 사용될 수 있는 PLD의 구조예에 대하여 설명한다.
<논리 어레이의 구조예>
도 15는 PLD(400)의 일부 구조의 예를 도시한 것이다. PLD(400)는 복수의 PLE(410)(도 1~도 5에서의 PLE(15)에 대응함), 복수의 PLE(410)의 입력 단자 또는 출력 단자에 전기적으로 접속되는 복수의 배선(42), 및 배선(420)들 사이의 전기적 접속을 제어하는 기능을 갖는 복수의 스위치 회로(SW)(도 1~도 5에서의 SW(16)에 대응함)를 포함한다. PLE(410)들 사이의 전기적 접속은 복수의 배선(420) 및 복수의 스위치 회로(SW)에 의하여 제어된다.
복수의 PLE(410)의 입력 단자 또는 출력 단자에 전기적으로 접속되는 배선(420)에 더하여, 도 15에서의 PLD(400)에는 클록 신호 또는 신호(RES)를 PLE(410)에 공급하는 기능을 갖는 배선이 제공되어도 좋다. 클록 신호는, 예를 들어 PLE(410)의 플립플롭으로부터 출력되는 신호의 타이밍을 제어하기 위하여 사용될 수 있다. 신호(RES)는, 예를 들어 PLE(410)의 플립플롭에 저장된 데이터의 초가화의 타이밍을 제어하기 위하여 사용될 수 있다.
<PLE의 구조예>
다음에, PLE(410)의 구조예에 대하여 설명한다.
도 16의 (A)는 PLE(410)의 일 형태를 도시한 것이다. 도 16의 (A)에 도시 된 PLE(410)는 룩업 테이블(LUT)(430) 및 플립플롭(440)을 포함한다. LUT(430)에서는, 회로 정보를 포함하는 데이터에 따라, 입력 단자(450)에 입력되는 입력 신호의 논리값에 대한 출력 신호의 논리값이 결정된다. 플립플롭(440)은 LUT(430)의 출력 신호에 포함되는 데이터를 유지하고, 클록 신호와 동기하여 상기 데이터에 대응하는 출력 신호를 출력 단자(460)로부터 출력한다.
플립플롭(440)의 형태는 회로 정보를 포함하는 데이터에 의하여 결정되어도 좋다. 구체적으로, 플립플롭(440)은 회로 정보를 포함하는 데이터에 따라, D 플립플롭, T 플립플롭, JK 플립플롭, 및 SW 플립플롭 중 어느 플립플롭의 기능을 가져도 좋다.
도 16의 (B)는 PLE(410)의 다른 형태를 도시한 것이다. 도 16의 (B)에 도시된 PLE(410)는 도 16의 (A)에서의 PLE(410)의 구성요소에 더하여 AND 회로(470)를 포함한다. AND 회로(470)에는, 플립플롭(440)으로부터의 신호가 액티브 하이 입력으로서 공급되고, 신호(INIT)의 전위가 액티브 로 입력으로서 공급된다. 상술한 구성에 의하여, 배선(INIT)의 전위에 따라 출력 단자(460)의 전위를 초기화할 수 있다.
도 16의 (C)는 PLE(410)의 다른 형태를 도시한 것이다. 도 16의 (C)에서의 PLE(410)는 도 16의 (A)에서의 PLE(410)의 구성요소에 더하여 멀티플렉서(480)를 포함한다. 더구나, 도 16의 (C)에서의 PLE(410)는 기억 회로(490)를 포함한다.
LUT(430)에서, 입력 신호의 논리값에 대한 출력 신호의 논리값은 회로 정보를 포함하는 데이터에 의하여 결정된다. LUT(430)로부터 출력된 신호 및 플립플롭(440)으로부터 출력된 신호는 멀티플렉서(480)에 입력된다. 멀티플렉서(480)는, 기억 회로(490)에 저장된 데이터에 따라 2개의 출력 신호 중 하나를 선택하여 출력하는 기능을 갖는다. 멀티플렉서(480)로부터 출력된 신호는 출력 단자(460)로부터 출력된다.
도 16의 (D)는 PLE(410)의 다른 형태를 도시한 것이다. 도 16의 (D)에서의 PLE(410)는 도 16의 (C)에서의 PLE(410)의 구성요소에 더하여 멀티플렉서(500)를 포함한다. 더구나, 도 16의 (D)에서의 PLE(410)는 기억 회로(51)를 포함한다.
멀티플렉서(500)에는, LUT(430)로부터 출력된 신호 및 다른 PLE(410)의 플립플롭(440)으로부터 출력되며 단자(520)를 통하여 입력된 신호가 입력된다. 멀티플렉서(500)는 기억 회로(510)에 저장된 회로 정보를 포함하는 데이터에 따라 2개의 출력 신호 중 하나를 선택하여 출력하는 기능을 갖는다.
<기억 회로>
다음에, PLE에 포함되며 회로 정보를 저장하는 기능을 갖는 기억 회로의 구조예에 대하여 설명한다.
도 17은 일례로서 기억 회로(600)의 구조를 도시한 것이다. 기억 회로(600)는 도 16의 (C)에서의 기억 회로(490) 또는 도 16의 (D)에서의 기억 회로(490 또는 510)로서 사용될 수 있다. 기억 회로(600)는 LUT(430)에 포함되는 기억 회로로서 사용될 수도 있다.
기억 회로(600)는 데이터를 저장하는 기능을 갖는 복수의 회로(610)를 포함한다. 도 17은 복수의 회로(610)가 m행 n열로 배치되는 예를 도시한 것이다. i열 j행째(i는 n 이하의 자연수를 나타내고, j는 m 이하의 자연수를 나타냄)의 회로(610)는 배선(BL[i-1]), 배선(CL[1,0]), 배선(WL[2j-1,2j-2]), 및 배선(OL[j-1])에 전기적으로 접속된다.
도 18의 (A)는 i열 j행째의 회로(610)의 구체적인 구조예를 도시한 것이다. 회로(610)는, 데이터를 저장하는 기능을 갖는 복수의 회로(620) 및 복수의 회로(620)로부터 출력된 데이터에서 선택하는 기능을 갖는 멀티플렉서(630)를 포함한다. 구체적으로, 도 18의 (A)는 회로(610)가 2개의 회로(620)(회로(620a) 및 회로(620b))를 포함하는 예를 도시한 것이다.
구체적으로, 서로 반전된 극성을 갖는 신호가 입력되는 배선(BL[i-1]) 및 배선(BLb[i-1])은 양쪽 모두 회로(620a) 및 회로(620b)에 전기적으로 접속된다. 배선(WL[2j-2]) 및 배선(WL[2j-1])은 회로(620a) 및 회로(620b) 각각에 전기적으로 접속된다. 배선(CL[0]) 및 배선(CL[1])은 멀티플렉서(630)에 전기적으로 접속된다. 회로(620a)로부터 출력되는 데이터 및 회로(620b)로부터 출력되는 데이터 중 어느 하나가, 배선(CL[0]) 및 배선(CL[1])을 통하여 공급되는 신호에 포함되는 데이터에 따라 멀티플렉서(630)에 의하여 선택된다.
또한 회로(610)에서의 회로(620)의 수는 3개 이상이어도 좋다. 이 경우, 회로(610)에 전기적으로 접속되는 배선(WL) 및 배선(CL)의 수도 회로(620)의 수에 따라 조정되는 것이 바람직하다. 회로(610)에서의 회로(620)의 수는 하나이어도 좋다. 이 경우, 배선(WL) 및 배선(CL)의 수도 회로(620)의 수에 따라 조정되는 것이 바람직하다. 또한, 회로(610)에서의 회로(620)의 수가 하나인 경우, 회로(610)에 멀티플렉서(630)를 제공할 필요는 없고, 회로(620)로부터 출력되는 데이터가 회로(OL[j-1])에 입력되어도 좋다.
도 18의 (B)는 일례로서 회로(620)의 구체적인 예를 도시한 것이다. 도 18의 (B)에서의 회로(620)는 적어도 트랜지스터(640, 650, 660, 및 670)를 포함한다. 회로(620)는 도 18의 (B)에 도시된 바와 같이 용량 소자(680 및 690)를 포함하여도 좋다.
트랜지스터(640)는 회로(620)에서의 노드(ND1)로의, 데이터를 포함하는 제 1 신호의 전위의 공급을 제어하는 기능을 갖는다. 구체적으로는, 트랜지스터(640)가 온 상태일 때, 배선(BL[i-1])에 공급된 데이터를 포함하는 제 1 신호의 전위가 노드(ND1)에 공급된다. 트랜지스터(640)가 오프 상태일 때, 노드(ND1)의 전위가 유지된다. 용량 소자(680)의 한쪽 전극은 노드(ND1)에 전기적으로 접속되고, 용량 소자(680)는 노드(ND1)의 전위를 유지하는 기능을 갖는다. 용량 소자(680)의 다른 쪽 전극은, 예를 들어 일정 전위를 공급하는 기능을 갖는 배선에 접속되고, 예를 들어 GND선에 접속된다. 다만, 상기 배선의 전위는 0V에 한정되지 않는다.
트랜지스터(640)가 온 상태가 될지 오프 상태가 될지는 배선(WL[2j-1]) 또는 배선(WL[2j-2])에 공급되는 신호의 전위에 따라 선택된다.
트랜지스터(650)는, 노드(ND1)의 전위에 따라 배선(700)과 배선(720)의 전기적 접속 및 분리를 전환시키는 기능을 갖는다. 구체적으로, 트랜지스터(650)가 온 상태일 때, 배선(700)과 배선(720)은 서로 전기적으로 접속된다. 트랜지스터(650)가 오프 상태일 때, 배선(700)과 배선(720)은 서로 전기적으로 분리된다.
트랜지스터(660)는 회로(620)에서의 노드(ND2)로의, 데이터를 포함하는 제 2 신호의 전위의 공급을 제어하는 기능을 갖는다. 구체적으로는, 트랜지스터(660)가 온 상태일 때, 배선(BLb[i-1])에 공급된 데이터를 포함하는 제 2 신호의 전위가 노드(ND2)에 공급된다. 트랜지스터(660)가 오프 상태일 때, 노드(ND2)의 전위가 유지된다. 용량 소자(690)의 한쪽 전극은 노드(ND2)에 전기적으로 접속되고, 용량 소자(690)는 노드(ND2)의 전위를 유지하는 기능을 갖는다. 용량 소자(690)의 다른 쪽 전극은, 예를 들어 일정 전위를 공급하는 기능을 갖는 배선에 전기적으로 접속되고, 예를 들어 GND선에 접속된다. 다만, 상기 배선의 전위는 0V에 한정되지 않는다. 용량 소자(690)의 다른 쪽 전극은 용량 소자(680)의 다른 쪽 전극에 전기적으로 접속되어도 좋다. 그러나, 본 발명의 일 형태는 이에 한정되지 않는다.
트랜지스터(660)가 온 상태가 될지 오프 상태가 될지는 배선(WL[2j-1]) 또는 배선(WL[2j-2])에 공급되는 신호의 전위에 따라 선택된다.
트랜지스터(670)는, 노드(ND2)의 전위에 따라 배선(710)과 배선(720)의 전기적 접속 및 분리를 전환시키는 기능을 갖는다. 구체적으로, 트랜지스터(670)가 온 상태일 때, 배선(710)과 배선(720)은 서로 전기적으로 접속된다. 트랜지스터(670)가 오프 상태일 때, 배선(710)과 배선(720)은 서로 전기적으로 분리된다.
또한 하이 레벨 전위(VDD)가 배선(700)에 인가되고 로 레벨 전위(VSS)가 배선(710)에 인가된다. 데이터가 회로(620)에 기록되는 경우에는, 제 1 신호의 전위 및 제 2 신호의 전위는 극성이 반대이고, 즉 반전된 논리 레벨을 갖는다. 따라서, 트랜지스터(650 및 670) 중 한쪽이 온 상태일 때 다른 쪽은 오프 상태이다. 트랜지스터(650 및 670) 중 어느 쪽이 온 상태인지는, 제 1 신호 및 제 2 신호의 전위, 즉 데이터에 의존한다. 따라서, 배선(720)에 인가되는 전위가 하이 레벨 전위(VDD)인지 로 레벨 전위(VSS)인지는 데이터에 의존한다.
배선(720)에 공급되는 전위에 관한 데이터를 포함하는 신호는 도 18의 (A)에서의 멀티플렉서(630)에 입력된다.
또한 도 18의 (B)에 도시된 회로(620)에서 트랜지스터(640 및 660)로서 사용되는 트랜지스터는, 노드(ND1 및 ND2)의 전위를 유지하기 때문에, 오프 전류가 매우 작은 것이 바람직하다. 실리콘보다 밴드갭이 넓고 진성 캐리어 밀도가 작은 반도체의 막에 채널 형성 영역이 형성되는 트랜지스터는 매우 작은 오프 전류를 가질 수 있어 트랜지스터(640 및 660)로서 바람직하게 사용된다. 이러한 반도체의 예에는 실리콘보다 밴드 갭이 2배 이상 넓은 산화물 반도체 및 질화 갈륨이 있다. 이 결과, 상술한 구조를 갖는 트랜지스터를 트랜지스터(640 및 660)로서 사용함으로써, 노드(ND1 및 ND2)에 유지된 전하의 누설을 방지할 수 있다.
트랜지스터(640)로서 n채널 트랜지스터가 사용되는 경우, 노드(ND1)를 전위(VSS)로 하는 것은 쉽지만, 노드(ND1)를 전위(VDD)로 하는 것은 트랜지스터의 문턱 전압을 고려하면 어렵다. 이 이유로, 트랜지스터(650)로서 p채널 트랜지스터가 사용되면, 트랜지스터(650)를 완전히 오프 상태로 하기 어렵고 트랜지스터(650)를 통하여 관통 전류가 흐르기 쉽게 된다. 따라서, 트랜지스터(640)로서 n채널 트랜지스터가 사용되는 경우, 관통 전류를 방지하기 위하여 트랜지스터(650)로서 n채널 트랜지스터가 사용되는 것이 바람직하다. 트랜지스터(660 및 670)에 대해서도 마찬가지이다. 즉, 트랜지스터(660)로서 n채널 트랜지스터가 사용되는 경우에는, 관통 전류를 방지하기 위하여 트랜지스터(670)로서 n채널 트랜지스터가 사용되는 것이 바람직하다.
또한, 트랜지스터(640)로서 p채널 트랜지스터가 사용되는 경우, 노드(ND1)를 전위(VDD)로 하는 것은 쉽지만, 노드(ND1)를 전위(VSS)로 하는 것은 트랜지스터의 문턱 전압을 고려하면 어려운 것이다. 이 이유로, 트랜지스터(650)로서 n채널 트랜지스터가 사용되면, 트랜지스터(650)를 완전히 오프 상태로 하기 어렵고 트랜지스터(650)를 통하여 관통 전류가 흐르기 쉽게 된다. 따라서, 트랜지스터(640)로서 p채널 트랜지스터가 사용되는 경우, 관통 전류를 방지하기 위하여 트랜지스터(650)로서 p채널 트랜지스터가 사용되는 것이 바람직하다. 트랜지스터(660 및 670)에 대해서도 마찬가지이다. 즉, 트랜지스터(660)로서 p채널 트랜지스터가 사용되는 경우에는, 관통 전류를 방지하기 위하여 트랜지스터(670)로서 p채널 트랜지스터가 사용되는 것이 바람직하다.
또한 본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 회로(12)(도 1~도 5 참조)로서 사용될 수 있는 재구성 가능한 회로의 구성예에 대하여 설명한다.
<반도체 장치의 단면 구조의 예>
도 19는 도 8에서의 셀(32)을 포함하는 반도체 장치의 단면 구조의 예를 도시한 것이다.
도 19에서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(101)가, 단결정 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(102) 위에 형성된다.
트랜지스터(102)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등으로 된 반도체막 또는 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 또는, 트랜지스터(102)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 각 트랜지스터가 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하는 경우, 트랜지스터(101)가 트랜지스터(102) 위에 적층될 필요는 없고 트랜지스터(101 및 102)가 동일한 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(102)를 형성하는 경우, 상기 박막에 다음 중 어느 것이나 사용할 수 있다: 스퍼터링법, 또는 PECVD(plasma-enhanced chemical vapor deposition)법 등의 기상 성장법에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘; 및 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면 부분을 분리하여 얻어진 단결정 실리콘 등.
트랜지스터(102)가 형성될 수 있는 반도체 기판(801)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판으로 할 수 있다. 도 19에서 반도체 기판(801)으로서 단결정 실리콘 기판이 사용된다.
트랜지스터(102)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는 선택 산화법(LOCOS법: local oxidation of silicon법) 또는 트렌치 분리법(STI(shallow trench isolation)법) 등을 사용할 수 있다. 도 19는 트랜지스터(102)를 전기적으로 분리하는 데 트렌치 분리법을 사용하는 경우의 예를 도시한 것이다. 구체적으로, 도 19에서는 에칭 등으로 반도체 기판(801)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연물을 매립하는 식으로 형성되는 소자 분리 영역(810)을 사용한 소자 분리에 의하여 트랜지스터(102)가 전기적으로 분리된다.
트랜지스터(102) 위에는 절연막(811)이 제공된다. 절연막(811)에는 개구가 형성된다. 트랜지스터(102)의 소스 및 드레인에 전기적으로 접속되는 도전막(825 및 826) 및 트랜지스터(102)의 게이트에 전기기적으로 접속되는 도전막(827)이 이 개구에 형성된다.
도전막(825)은 절연막(811) 위에 형성된 도전막(834)에 전기적으로 접속된다. 도전막(826)은 절연막(811) 위에 형성된 도전막(835)에 전기적으로 접속된다. 도전막(827)은 절연막(811) 위에 형성된 도전막(836)에 전기적으로 접속된다.
도전막(834, 835, 및 836) 위에 절연막(812)이 형성된다. 절연막(812)에는 개구가 형성된다. 도전막(836)에 전기적으로 접속되는 도전막(837)이 이 개구에 형성된다. 도전막(837)은 절연막(812) 위에 형성된 도전막(851)에 전기적으로 접속된다.
도전막(851) 위에 절연막(813)이 형성된다. 절연막(813)에는 개구가 형성된다. 도전막(851)에 전기적으로 접속되는 도전막(852)이 이 개구에 형성된다. 도전막(852)은 절연막(813) 위에 형성된 도전막(853)에 전기적으로 접속된다. 절연막(813) 위에 도전막(844)이 형성된다.
도전막(853) 및 도전막(844) 위에 절연막(861)이 형성된다. 도 19에서, 절연막(861) 위에 트랜지스터(101)가 형성된다.
트랜지스터(101)는 절연막(861) 위에, 산화물 반도체를 포함하는 반도체막(901), 반도체막(901)의 소스 전극 및 드레인 전극으로서 기능하는 도전막(921 및 922), 반도체막(901) 및 도전막(921 및 922) 위의 게이트 절연막(862), 및 게이트 절연막(862) 위에 있고 도전막들(921 및 922) 사이에서 반도체막(901)과 중첩되는 게이트 전극(931)을 포함한다. 또한 도전막(922)은 절연막(861)에 형성된 개구에서 도전막(853)에 전기적으로 접속된다.
트랜지스터(101)의 반도체막(901)에서는, 도전막(921)과 중첩되는 영역과 게이트 전극(931)과 중첩되는 영역 사이에 영역(910)이 있다. 또한, 트랜지스터(101)의 반도체막(901)에서는, 도전막(922)과 중첩되는 영역과 게이트 전극(931)과 중첩되는 영역 사이에 영역(911)이 있다. 아르곤, 반도체막(901)에 p형 도전성을 부여하는 불순물, 또는 반도체막(901)에 n형 도전성을 부여하는 불순물을, 도전막(921 및 922) 및 게이트 전극(931)을 마스크로서 사용하여 영역(910 및 911)에 첨가하면, 반도체막(901)에서 게이트 전극(931)과 중첩되는 영역보다 영역(910 및 911)의 저항률을 낮게 할 수 있다.
트랜지스터(101) 위에는 절연막(863)이 제공된다.
도 19에서, 트랜지스터(101)는 반도체막(901)의 적어도 일 측에 게이트 전극(931)을 갖지만, 트랜지스터(101)는 반도체막(901)을 개재(介在)한 한 쌍의 게이트 전극을 가져도 좋다.
트랜지스터(101)가 반도체막(901)을 개재한 한 쌍의 게이트 전극을 갖는 경우, 게이트 전극들 중 한쪽은 온/오프 상태를 제어하기 위한 신호를 공급받을 수 있고, 게이트 전극들 중 다른 쪽은 다른 소자로부터 전위를 공급받을 수 있다. 이 경우, 한 쌍의 게이트 전극에 동일한 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 19에서 트랜지스터(101)는 하나의 게이트 전극(931)에 대응하는 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(101)는 전기적으로 접속된 복수의 게이트 전극이 제공되어 하나의 활성층에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 가져도 좋다.
<트랜지스터>
다음에, 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(90)의 구조예에 대하여 설명한다.
도 20의 (A)~(C)는 일례로서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(90)의 구조를 도시한 것이다. 도 20의 (A)는 트랜지스터(90)의 상면도이다. 또한, 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 도 20의 (A)에는 절연막을 도시하지 않았다. 도 20의 (B)는 도 20의 (A)의 상면도에서의 파선 A1-A2를 따른 단면도이다. 도 20의 (C)는 도 20의 (A)의 상면도에서의 파선 A3-A4를 따른 단면도이다.
도 20의 (A)~(C)에 도시된 바와 같이, 트랜지스터(90)는 기판(97) 위에 형성된 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a) 및 산화물 반도체막(92b); 산화물 반도체막(92b)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(93) 및 도전막(94); 산화물 반도체막(92b), 도전막(93), 및 도전막(94) 위의 산화물 반도체막(92c); 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 위에 위치하는 절연막(95); 및 게이트 전극으로서 기능하고 절연막(95) 위에 있으며 산화물 반도체막(92a~92c)과 중첩되는 도전막(96)을 포함한다. 또한, 기판(97)은 유리 기판, 반도체 기판 등이어도 좋고, 또는 반도체 소자가 유리 기판 또는 반도체 기판 위에 형성된 소자 기판이어도 좋다.
도 21의 (A)~(C)는 트랜지스터(90)의 구조의 다른 구체적인 예를 도시한 것이다. 도 21의 (A)는 트랜지스터(90)의 상면도이다. 또한, 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 도 21의 (A)에는 절연막을 도시하지 않았다. 도 21의 (B)는 도 21의 (A)의 상면도에서의 파선 A1-A2를 따른 단면도이다. 도 21의 (C)는 도 21의 (A)의 상면도에서의 파선 A3-A4를 따른 단면도이다.
도 21의 (A)~(C)에 도시된 바와 같이, 트랜지스터(90)는 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a~92c); 산화물 반도체막(92c)에 전기적으로 접속되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(93 및 94); 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 및 도전막(93 및 94) 위에 위치하는 절연막(95); 및 게이트 전극으로서 기능하고 절연막(95) 위에 있으며 산화물 반도체막(92a~92c)과 중첩되는 도전막(96)을 포함한다.
도 20의 (A)~(C) 및 도 21의 (A)~(C) 각각은 산화물 반도체막(92a~92c)이 적층되는 트랜지스터(90)의 구조예를 도시한 것이다. 그러나, 트랜지스터(90)에 포함되는 산화물 반도체막의 구조는 복수의 산화물 반도체막을 포함하는 적층 구조에 한정되지 않고, 단층 구조이어도 좋다.
트랜지스터(90)가 반도체막(92a~92c)이 순차적으로 적층된 반도체막을 포함하는 경우, 산화물 반도체막(92a 및 92c) 각각은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하며, 산화물 반도체막(92b)보다 전도대 하단의 에너지가 0.05eV, 0.07eV, 0.1eV, 또는 0.15eV 이상이며 2eV, 1eV, 0.5eV, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 산화물 반도체막(92b)이 적어도 인듐을 포함하면, 캐리어 이동도가 증가되므로 바람직하다.
트랜지스터(90)가 상술한 구조의 반도체막을 포함하는 경우, 게이트 전극에 전압을 인가함으로써 반도체막에 전계가 인가되면, 반도체막들 중에서 전도대 하단이 가장 낮은 산화물 반도체막(92b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(92c)이 산화물 반도체막(92b)과 절연막(95) 사이에 제공되기 때문에, 절연막(95)으로부터 분리되어 있는 산화물 반도체막(92b)에 채널 영역이 형성될 수 있다.
산화물 반도체막(92c)은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에, 산화물 반도체막(92b)과 산화물 반도체막(92c) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 이동이 저해되기 어려워, 트랜지스터(90)의 전계 효과 이동도의 증가로 이어진다.
산화물 반도체막(92b 및 92a) 사이의 계면에 계면 준위(interface state)가 형성되면 상기 계면에 가까운 영역에도 채널 영역이 형성되어, 트랜지스터(90)의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(92a)은 산화물 반도체막(92b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에 산화물 반도체막(92b)과 산화물 반도체막(92a) 사이의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상술한 구조에 의하여 문턱 전압 등, 트랜지스터(90)의 전기적 특성의 변동을 저감할 수 있다.
또한 캐리어의 흐름을 저해하는, 산화물 반도체막들 사이에 존재하는 불순물로 인한 계면 준위가 산화물 반도체막들의 계면에 형성되지 않도록, 복수의 산화물 반도체막을 적층하는 것이 바람직하다. 이것은, 적층된 산화물 반도체막들 사이에 불순물이 존재하면, 산화물 반도체막들 사이에서 전도대 하단의 에너지 연속성이 없어져 계면 부근에서 캐리어가 포획되거나 또는 재결합에 의하여 소멸되기 때문이다. 막들 사이에 존재하는 불순물을 저감함으로써, 적어도 하나의 공통의 금속을 주성분으로서 포함하는 복수의 산화물 반도체막을 단순히 적층하는 경우에 비하여, 연속 접합(여기서는 특히 전도대 하단이 막들 사이에서 연속적으로 변화되는 U형의 우물(well) 구조)이 형성되기 쉬워진다.
이러한 연속 접합을 형성하기 위해서는, 로드록 체임버(load lock chamber)를 포함하는 멀티 체임버 증착 장치(스퍼터링 장치)를 사용하여 막들을 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다. 스퍼터링 장치에서의 각 체임버는, 크라이오 펌프 등의 흡착 진공 배기 펌프를 사용한 고진공 배기(5×10-7Pa~1×10-4Pa 정도의 진공으로)를 수행하여 산화물 반도체의 불순물인 물 등을 가능한 한 제거하는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여 사용하여, 배기 시스템을 통한 체임버로의 가스 역류를 방지하는 것이 바람직하다.
고순도 진성의 산화물 반도체를 얻기 위해서는 체임버들의 고진공 배기뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상술한 가스로서 사용하는 산소 가스 또는 아르곤 가스가 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 노점을 갖고 고순도화되면, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로, 산화물 반도체막(92b)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd임)이고 산화물 반도체막(92b)의 형성에 금속 원소의 원자수비가 In:M:Zn=x 1: y 1 : z 1인 타깃을 사용하는 경우, x 1/ y 1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하고, z 1 / y 1이 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 1/y 1이 1 이상 6 이하이면, 산화물 반도체막(92b)으로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1 및 In:M:Zn=3:1:2이다.
구체적으로, 산화물 반도체막(92a) 및 산화물 반도체막(92c)이 In-M-Zn 산화물막(M은 Ga, Y, Zr, La, Ce, 또는 Nd를 나타냄)이고 산화물 반도체막(92a 및 92c)의 형성에 금속 원소의 원자수비가 In:M:Zn=x 2: y 2 : z 2인 타깃을 사용하는 경우, x 2/ y 2가 x 1/ y 1 미만인 것이 바람직하고, z 2 / y 2가 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z 2 / y 2가 1 이상 6 이하이면, 산화물 반도체막(92a 및 92c)으로서 CAAC-OS막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예에는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, 및 In:M:Zn=1:3:8 등이 있다.
산화물 반도체막(92a) 및 산화물 반도체막(92c) 각각은 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하의 두께를 갖는다. 산화물 반도체막(92b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
3층의 반도체막에서 3개의 산화물 반도체막(92a~92c)은 비정질 및 결정성 중 어느 쪽일 수 있다. 또한, 채널 영역이 형성되는 산화물 반도체막(92b)이 결정성 구조를 가지면, 트랜지스터(90)가 안정적인 전기 특성을 가질 수 있기 때문에 바람직하다.
또한, 채널 형성 영역이란 트랜지스터(90)의 반도체막에서, 게이트 전극과 중첩되며 소스 전극과 드레인 전극 사이에 있는 영역을 말한다. 채널 영역이란 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.
예를 들어, 스퍼터링법으로 형성된 In-Ga-Zn 산화물막을 산화물 반도체막(92a 및 92c) 각각으로서 사용하는 경우, 산화물 반도체막(92a 및 92c)은 원자수비 1:3:2로 In, Ga, 및 Zn을 포함하는 In-Ga-Zn 산화물 타깃을 사용하여 증착될 수 있다. 증착 조건은 다음과 같을 수 있다: 증착 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 200℃이고; DC 전력이 0.5kW이다.
산화물 반도체막(92b)이 CAAC-OS막인 경우, 산화물 반도체막(92b)은 원자수비 1:1:1로 In, Ga, 및 Zn을 포함하는 다결정 In-Ga-Zn 산화물을 사용하여 퇴적되는 것이 바람직하다. 퇴적 조건은 다음과 같을 수 있다: 퇴적 가스로서 아르곤 가스(유량: 30sccm) 및 산소 가스(유량: 15sccm)를 사용하고; 압력이 0.4Pa이고; 기판 온도가 300℃이고; DC 전력이 0.5kW이다. 산화물 반도체막(92b)이 CAAC-OS막인 경우, 산화물 반도체막(92b)은 원자수비 2:1:3인 In-Ga-Zn 산화물 타깃을 사용하여 퇴적되어도 좋다. 상기 타깃을 사용하여 퇴적된 CAAC-OS막에서, 소정의 면적에서 CAAC-OS막의 회절 패턴이 관찰되는 영역의 비율(CAAC의 비율이라고도 함)이 높을 수 있다. 결과적으로, CAAC-OS막에 채널 형성 영역을 포함하는 트랜지스터의 주파수 특성은 높을 수 있다.
산화물 반도체막(92a~92c)은 스퍼터링법으로 형성될 수 있다.
전자 공여체(donor)로서 기능하는 수분 및 수소 등 불순물의 저감, 및 산소 빈자리의 저감에 의하여 얻어진 고순도화된 산화물 반도체(purified oxide semiconductor)에는 캐리어 발생원이 적기 때문에, 고순도화된 산화물 반도체는 진성(i형)인 반도체 또는 실질적으로 i형인 반도체가 될 수 있다. 이 이유로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 매우 작은 오프 전류를 갖고, 신뢰성이 높다. 그러므로, 상기 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는, 양의 문턱 전압의 전기적 특성(노멀리-오프 특성이라고도 함)을 갖게 되기 쉽다.
고순도화된 산화물 반도체막의 캐리어 밀도는 불순물 원소를 저감함으로써 저하된다. 캐리어 밀도는 예를 들어, 1×1017/cm3 이하, 또는 1×1015/cm3 이하, 또는 1×1013/cm3 이하, 또는 8×1011/cm3 이하일 수 있다. 막의 캐리어 밀도는 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상일 수 있다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 작은 오프 전류는, 다양한 실험에 의하여 증명될 수 있다. 예를 들어, 소자가 1×106μm의 채널 폭과 10μm의 채널 길이를 가지더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V일 때, 오프 전류는 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 채널 폭으로 정규화된 트랜지스터의 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에/로부터 흐르는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 측정에서는, 트랜지스터의 채널 형성 영역에 고순도화된 산화물 반도체막을 사용하였고, 용량 소자에서의 단위 시간당 전하량의 변화로부터, 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우, 수십 욕토암페어 퍼 마이크로미터(yA/μm)라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터는, 결정성 실리콘 트랜지스터보다 오프 전류가 훨씬 낮다.
반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체로서 적어도 인듐(In) 또는 아연(Zn)이 포함되는 것이 바람직하다. 또한, 이러한 산화물 반도체를 사용하여 형성되는 트랜지스터들의 전기적 특성의 편차를 저감하기 위한 스태빌라이저로서, In 및 Zn에 더하여 갈륨(Ga)이 포함되는 것이 바람직하다. 스태빌라이저로서 주석(Sn)이 포함되는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)이 포함되는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)이 포함되는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)이 포함되는 것이 바람직하다.
산화물 반도체 중에서, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물 또는 In-Sn-Zn 산화물 등은 스퍼터링법 또는 습식법에 의하여 전기적 특성이 좋은 트랜지스터를 형성할 수 있기 때문에 양산성이 높다는 이점이 있다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리, In-Ga-Zn 산화물을 사용하면, 전기적 특성이 좋은 트랜지스터를 유리 기판 위에 형성할 수 있다. 또한, 대형 기판을 사용할 수도 있다.
또 다른 스태빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 중에서 선택되는 하나 이상의 란타노이드가 포함되어도 좋다.
산화물 반도체로서, 다음 산화물 중 어느 것을 사용할 수 있고, 예를 들어: 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn 산화물이란 In, Ga, 및 Zn을 포함하는 산화물을 말하고, Ga 및 Zn에 대한 In의 비율에 한정은 없다. 또한, In-Ga-Zn 산화물이 In, Ga, 및 Zn 이외의 금속 원소를 포함하여도 좋다. In-Ga-Zn 산화물은, 전계가 인가되지 않을 때에 저항이 충분히 높기 때문에, 오프 전류를 충분히 저감할 수 있다. 또한, In-Ga-Zn 산화물은 이동도가 높다.
예를 들어, In-Sn-Zn 산화물을 사용하는 경우, 높은 이동도를 비교적 쉽게 얻을 수 있다. 한편, In-Ga-Zn 산화물을 사용하는 경우, 벌크 내의 결함 밀도를 저감함으로써 이동도를 증가시킬 수 있다.
다음에, 산화물 반도체막에 포함되는 수분 및 수소 등 불순물을 저감하고 산화물 반도체막을 순화시키기 위하여 가열 처리를 수행하는 것이 바람직하다.
예를 들어, 감압 분위기, 질소 또는 희가스 등의 불활성 분위기, 산화성 분위기, 또는 초건조 공기 분위기(CRDS(cavity ring down laser spectroscopy) 시스템의 노점계에 의하여 측정한 경우에, 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하)에서 산화물 반도체막에 가열 처리를 수행한다. 또한 산화성 분위기는 산소, 오존, 또는 산화 질소 등의 산화성 가스를 10ppm 이상 포함하는 분위기를 말한다. 불활성 분위기는 산화성 가스를 10ppm 미만 포함하며 질소 또는 희가스로 충전되는 분위기를 말한다.
또한 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 탈리된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행함으로써 수행되어도 좋다. 가열 처리는 산화물 반도체막이 형성된 후이면 언제 수행되어도 좋다. 예를 들어, 산화물 반도체막이 선택적으로 에칭된 후에 가열 처리가 수행되어도 좋다.
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 수행될 수 있다. 처리 시간은 24시간 이하이다.
가열 처리에는 전기로(electric furnace) 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧으면 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 따라서, 가열 처리의 시간을 단축할 수 있다.
트랜지스터(90)에서, 소스 및 드레인 전극들에 사용하는 도전 재료에 따라서는 소스 및 드레인 전극들 내의 금속이 산화물 반도체막으로부터 산소를 추출할 수 있다. 이 경우, 산화물 반도체막에서 소스 전극 또는 드레인 전극과 접촉되는 영역이, 산소 빈자리의 형성으로 인하여 n형 영역이 된다. n형 영역은 소스 영역 또는 드레인 영역으로서 기능하여, 산화물 반도체막과 소스 전극 또는 드레인 전극 사이의 접촉 저항이 저하된다. 따라서, n형 영역의 형성에 의하여 트랜지스터(90)의 이동도 및 온 전류가 증가되어, 트랜지스터(90)를 사용한 반도체 장치의 고속 동작을 달성할 수 있다.
또한, 소스 전극 및 드레인 전극 내의 금속에 의한 산소의 추출은, 소스 전극 및 드레인 전극을 스퍼터링법으로 형성할 때, 또는 소스 전극 및 드레인 전극의 형성 후에 가열 처리를 수행할 때에 일어날 가능성이 있다. 산소에 결합되기 쉬운 도전 재료를 사용하여 소스 전극 및 드레인 전극을 형성하면, n형 영역이 형성되기 더 쉬워진다. 이러한 도전 재료의 예에는 Al, Cr, Cu, Ta, Ti, Mo, 및 W가 포함된다.
또한, 적층된 산화물 반도체막들을 포함하는 반도체막을 트랜지스터(90)에 사용하는 경우, 채널 영역으로서 기능하는 산화물 반도체막(92b)까지 n형 영역이 연장되어, 트랜지스터(90)의 이동도 및 온 전류가 더 증가되고 반도체 장치가 고속으로 동작할 수 있게 되므로 바람직하다.
절연막(91)은 가열에 의하여 산소의 일부를 산화물 반도체막(92a~92c)에 공급하는 기능을 갖는 것이 바람직하다. 절연막(91)의 결함 수는 작은 것이 바람직하고, 대표적으로 실리콘의 댕글링 본드로 인한 g=2.001의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다. 스핀 밀도는 전자 스핀 공명(ESR(electron spin resonance)) 분광법으로 측정된다.
가열에 의하여 산소의 일부를 산화물 반도체막(92a~92c)에 공급하는 기능을 갖는 절연막(91)은 산화물인 것이 바람직하다. 상기 산화물의 예에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼이 포함된다. 절연막(91)은 플라스마 CVD법 또는 스퍼터링법 등에 의하여 형성될 수 있다.
또한, 본 명세서에서 산화질화물은 질소보다 산소를 더 많이 포함하고, 질화산화물은 산소보다 질소를 더 많이 포함한다.
또한 도 20의 (A)~(C) 또는 도 21의 (A)~(C)에 도시된 트랜지스터(90)에서 도전막(96)은, 도전막(93 및 94)과는 중첩되지 않는, 채널 영역을 포함하는 산화물 반도체막(92b)의 단부들, 즉 도전막(93 및 94)이 위치하는 영역과는 다른 영역에 있는 산화물 반도체막(92b)의 단부들과 중첩된다. 단부들을 형성하기 위한 에칭에 의하여 산화물 반도체막(92b)의 단부들이 플라스마에 노출될 때에, 에칭 가스로부터 생성된 염소 라디칼, 플루오린 라디칼, 또는 다른 라디칼이 산화물 반도체에 포함되는 금속 원소와 결합되기 쉽다. 이 이유로, 산화물 반도체막의 단부들에서는 금속 원소와 결합된 산소가 쉽게 방출되기 때문에 산소 빈자리가 형성되기 쉽고, 이에 따라 산화물 반도체막의 단부들이 n형 도전성을 갖게 되기 쉽다고 생각된다. 그러나, 도 20의 (A)~(C) 또는 도 21의 (A)~(C)에 도시된 트랜지스터(90)에서 도전막(93 및 94)과 중첩되지 않는, 산화물 반도체막(92b)의 단부들이 도전막(96)과 중첩되기 때문에, 도전막(96)의 전위를 제어함으로써 상기 단부들에 인가되는 전계를 제어할 수 있다. 결과적으로 산화물 반도체막(92b)의 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 전류를 도전막(96)에 인가되는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터(90)의 구조를 s-channel(surrounded channel) 구조라고 한다.
s-channel 구조에 의하여 구체적으로, 트랜지스터(90)가 오프가 되는 전위가 도전막(96)에 공급되는 경우에는, 상기 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 오프 전류의 양을 저감할 수 있다. 이 이유로, 트랜지스터(90)에서 높은 온 전류를 얻기 위하여 채널 길이를 줄인 결과 산화물 반도체막(92b)의 단부들에서의 도전막들(93 및 94) 사이의 거리가 줄어들더라도, 트랜지스터(90)는 낮은 오프 전류를 가질 수 있다. 결과적으로 짧은 채널 길이에 의하여, 트랜지스터(90)는 온 상태에서 높은 온 전류를, 오프 상태에서 낮은 오프 전류를 가질 수 있다.
s-channel 구조에 의하여 구체적으로, 트랜지스터(90)가 온이 되는 전위가 도전막(96)에 공급되는 경우에는, 산화물 반도체막(92b)의 상기 단부들을 통하여 도전막들(93 및 94) 사이를 흐르는 전류의 양을 증가시킬 수 있다. 상기 전류는 트랜지스터(90)의 전계 효과 이동도의 증가 및 온 전류의 증가에 기여한다. 산화물 반도체막(92b)의 단부들이 도전막(96)과 중첩되면, 캐리어가 산화물 반도체막(92b)과 절연막(95)의 계면 부근의 영역에 한정되지 않고 산화물 반도체막(92b)의 넓은 영역을 흐르기 때문에, 트랜지스터(90)의 캐리어 이동의 양이 증가된다. 이 결과, 트랜지스터(90)의 온 전류가 증가되고, 전계 효과 이동도가 예를 들어 10cm2/V×s 이상 또는 20cm2/V×s 이상으로 증가된다. 또한, 여기서 전계 효과 이동도는 산화물 반도체막의 물리적 성질로서의 이동도의 근사값이 아니라, 전류 구동 능력의 지표인, 트랜지스터의 포화 영역에서의 외관상의 전계 효과 이동도이다.
이하에서 산화물 반도체막의 구조에 대하여 설명한다. 아래의 설명에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 상기 각도가 85° 이상 95° 이하인 경우를 포함한다. 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 분류된다. 비단결정 산화물 반도체막은, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막 등 중 어느 하나를 포함한다.
<CAAC-OS막>
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 포함하는 산화물 반도체막이다.
CAAC-OS막의 투과 전자 현미경(TEM: transmission electron microscope) 이미지에서, 결정부들의 경계, 즉 그레인 바운더리는 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서 그레인 바운더리에 기인하는 전자 이동도의 저하는 일어날 가능성이 적다.
시료 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 금속 원자가 결정부에서 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 면(이하, 이러한 면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형태를 가지며 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
한편, 시료 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 금속 원자들이 결정부에서 삼각형 또는 육각형의 형상으로 배열되어 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열의 규칙성은 없다.
도 24의 (A)는 CAAC-OS막의 단면 TEM 이미지이다. 도 24의 (B)는 도 24의 (A)의 이미지를 확대하여 얻어진 단면 TEM 이미지이다. 도 24의 (B)에서, 이해를 쉽게 하기 위하여 원자 배열을 강조하였다.
도 24의 (C)는 도 24의 (A)에서 A와 O 사이 및 O와 A' 사이에서 원으로 둘러싸인 각 영역(직경은 약 4nm)의 푸리에 변환 이미지이다. 도 24의 (C)의 각 영역에서 c축 배향을 관찰할 수 있다. A와 O 사이의 c축 방향이 O와 A' 사이의 것과는 다른데, 이는 A와 O 사이의 영역에서의 그레인이 O와 A' 사이에서의 것과 다르다는 것을 나타낸다. 또한, A와 O 사이에서 c축의 각도가 14.3°로부터, 16.6°, 30.9°로 조금씩 연속적으로 변화하고 있다. 마찬가지로, O와 A' 사이에서 c축의 각도는 -18.3°로부터, -17.6°, -11.3°로 연속적으로 변화하고 있다.
또한, CAAC-OS막의 전자 회절 패턴에 있어서, 배향을 갖는 스폿(휘점)이 보인다. 예를 들어 1nm 이상 30nm 이하의 직경을 갖는 갖는 전자 빔을 사용하여 얻어진 CAAC-OS막의 상면의 전자 회절 패턴(나노빔 전자 회절 패턴이라고도 함)에는 스폿이 관찰된다(도 25의 (A) 참조).
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에 배향이 발견된다.
CAAC-OS막에 포함되는 결정부의 대부분은 각각, 한 변이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 경우가 있다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 서로 연결될 때 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM 이미지에서 면적이 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상인 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-ray diffraction) 장치를 사용하여 CAAC-OS막의 구조 분석을 수행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면, 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 갖고, c축이 형성 표면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
한편, CAAC-OS막을, c축에 실질적으로 수직인 방향으로 X선 빔이 시료에 입사하는 in-plane법으로 분석하면, 2θ가 56° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. 여기서, 2θ를 56° 부근에 고정시키고, 시료 표면의 법선 벡터를 축(φ축)으로 시료를 회전시키는 조건에서 분석(φ스캔)을 수행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 6개의 피크는 (110)면과 등가인 결정면에서 유래한다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 부근에 고정시키고 φ 스캔을 수행하여도 피크가 명료하게 관찰되지 않는다.
상술한 결과에 따르면, c축 배향을 갖는 CAAC-OS막에서는, 결정부들 사이에서 a축 및 b축의 방향이 불규칙적이지만, c축이 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자층은, 결정의 a-b면에 평행한 면에 상당한다.
또한, 결정부는 CAAC-OS막의 성막과 동시에 형성되거나, 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성 표면의 법선 벡터 또는 CAAC-OS막의 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화되는 경우, c축이 형성 표면의 법선 벡터 또는 CAAC-OS막의 상면의 법선 벡터에 평행하지 않을 수도 있다.
또한, CAAC-OS막의 결정성의 정도는 반드시 균일할 필요는 없다. 예를 들어, CAAC-OS막을 형성하는 결정 성장이 막의 상면 부근으로부터 일어나는 경우에는, 이 상면 부근에서의 결정성의 정도가 형성 표면 부근보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정성이 변화될 수 있고, CAAC-OS막의 결정성의 정도가 영역에 따라 달라질 수 있다.
또한, InGaZnO4 결정을 갖는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근일 때의 피크에 더하여, 2θ가 36° 부근일 때에도 2θ의 피크가 관찰될 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS막의 일부에, c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 2θ가 31° 부근일 때에는 피크가 나타나고, 2θ가 36° 부근일 때는 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(실리콘 등)는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막 내의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소를 포획하여 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 양이 작은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"의 상태라고 한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서 산화물 반도체막을 포함하는 트랜지스터는 음의 문턱 전압을 좀처럼 갖지 않는다(노멀리 온이 좀처럼 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 작용할 수 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다.
CAAC-OS막을 포함하는 트랜지스터에서, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변화가 작다.
<미결정 산화물 반도체막>
다음에 미결정 산화물 반도체막에 대하여 설명한다. TEM에 의하여 얻어지는 이미지에서, 미결정 산화물 반도체막에서 결정부가 명확히 보이지 않는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 경우가 많다. 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기를 갖는 미결정은 특히, 나노 결정(nc: nanocrystal)으로 불린다. 나노 결정을 포함하는 산화물 반도체막은 nc-OS(nanocrystalline Oxide Semiconductor)막으로 불린다. 또한, TEM에 의하여 얻어진 nc-OS막의 이미지에서, 예를 들어 결정립계가 명확히 보이지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 사이즈가 1nm 이상 10nm 이하인 영역, 특히 사이즈가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. 또한 nc-OS막은 상이한 결정부들 사이에서 결정의 배향에 규칙성을 갖지 않는다. 그러므로, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용한 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 수행하면, 결정면을 가리키는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하여 얻어진 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴)에서는 헤일로 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 작은 전자 빔을 사용하여 얻어진 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 원형(고리형)의 패턴의 휘도가 높은 영역이 나타나는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 고리형 영역에서 복수의 스폿이 나타나는 경우가 있다(도 25의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성을 더 갖는 산화물 반도체막이기 때문에, nc-OS막은 비정질 산화물 반도체막보다 낮은 결함 준위 밀도를 갖는다. 하지만, nc-OS막에서 상이한 결정부들 사이에서 결정 방위의 규칙성이 없기 때문에 nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상을 포함하는 적층막이어도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우에는, 이 구조를 나노빔 전자 회절을 사용하여 해석할 수 있는 경우가 있다.
그러나, 산화물 반도체막이 CAAC-OS막이더라도, nc-OS막과 부분적으로 같은 회절 패턴이 관찰되는 경우가 있다. 그러므로, CAAC-OS막이 양질인지 여부는, 소정의 영역에서 CAAC-OS막의 회절 패턴이 관찰되는 영역의 비율(CAAC의 비율이라고도 함)에 의하여 결정될 수 있다. 고품질의 CAAC-OS막의 경우, 예를 들어, CAAC의 비율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더욱 바람직하게는 95％ 이상이다. CAAC-OS막과 상이한 회절 패턴이 관찰되는 영역의 비율을 비CAAC의 비율이라고 한다.
예를 들어, 퇴적 직후("as-sputtered"라고 나타냄)에 얻어진 CAAC-OS막을 포함하는 시료의 상면 및 산소를 포함하는 분위기에서 450℃로 가열 처리가 수행된 CAAC-OS막을 포함하는 시료의 상면을 주사함으로써 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/초의 속도로 60초간 주사함으로써 회절 패턴을 관찰하고, 취득한 회절 패턴을 0.5초마다 정지 화상으로 변환하는 방법으로 CAAC의 비율을 얻었다. 또한, 전자 빔으로서는, 1nm의 프로브 직경을 갖는 나노빔을 사용하였다. 상기 측정은 6개의 시료에 대하여 수행되었다. CAAC의 비율은 6개의 시료의 평균값을 사용하여 계산되었다.
퇴적 직후에 얻어진 CAAC-OS막의 CAAC의 비율은 75.7%(비CAAC의 비율은 24.3%)이었다. 450℃로 가열 처리를 수행한 CAAC-OS막의 CAAC의 비율은 85.3%(비CAAC의 비율은 14.7%)이었다. 이들 결과는 퇴적 직후에 얻어진 것보다, 450℃에서의 가열 처리 후에 얻어진 CAAC의 비율이 높은 것을 나타낸다. 즉, 높은 온도(예를 들어 400℃ 이상)에서의 가열 처리는, 비CAAC의 비율을 감소시킨다(CAAC의 비율을 증가시킨다). 또한, 상술한 결과들은 가열 처리의 온도가 500℃ 미만이라도 CAAC-OS막이 높은 CAAC의 비율을 가질 수 있다는 것도 가리킨다.
여기서, CAAC-OS막과 상이한 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이다. 또한, 측정 영역에서 비정질 산화물 반도체막은 관찰될 수 없었다. 따라서, 상기 결과들은 nc-OS막과 같은 구조를 갖는 영역이, 인접 영역의 구조의 영향을 받기 때문에 가열 처리에 의하여 재배열되어, 그 영역이 CAAC가 되는 것을 시사한다.
도 25의 (C) 및 (D)는 각각 퇴적 직후(as-sputtered)에 얻어진 CAAC-OS막 및 450℃로 가열 처리가 수행된 CAAC-OS막의 평면 TEM 이미지다. 도 25의 (C)와 (D)를 비교함으로써, 450℃로 가열 처리가 수행된 CAAC-OS막이 더 균일한 막질을 갖는 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리는, CAAC-OS막의 막질을 향상시킨다.
이러한 측정 방법에 의하여, 복수의 구조를 갖는 산화물 반도체막의 구조가 분석될 수 있는 경우가 있다.
(실시형태 6)
본 실시형태에서는, 도 19와 다른 셀(32)을 포함하는 반도체 장치의 구조예에 대하여 설명한다.
<반도체 장치의 단면 구조의 예>
도 22는 도 1에서의 회로(13)를 포함하는 반도체 장치의 단면 구조의 예를 도시한 것이다. 파선 A1-A2를 따른 영역은 채널 길이 방향에서의 트랜지스터(102 및 101)의 구조를 나타내고, 파선 A3-A4를 따른 영역은 채널 폭 방향에서의 트랜지스터(102 및 101)의 구조를 나타낸다. 또한 본 발명의 일 형태에서는, 트랜지스터(102)의 채널 길이 방향은 트랜지스터(101)의 채널 길이 방향과 반드시 일치될 필요는 없다.
채널 길이 방향이란 트랜지스터에서 캐리어가 이동하는 방향과 실질적으로 평행한 방향을 말하고, 채널 폭 방향이란 기판과 평행한 면에서 채널 길이 방향에 수직인 방향을 말한다.
도 22에서 산화물 반도체막에 채널 형성 영역을 포함하는 트랜지스터(101)는 단결정 실리콘 기판에 채널 형성 영역을 포함하는 트랜지스터(102) 위에 형성된다.
트랜지스터(102)는 비정질, 미결정, 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등으로 된 반도체막 또는 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 또는, 트랜지스터(102)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 포함하여도 좋다. 트랜지스터 각각이 채널 형성 영역을 산화물 반도체막 또는 산화물 반도체 기판에 포함하는 경우, 트랜지스터(101)가 트랜지스터(102) 위에 적층될 필요는 없고 트랜지스터(101 및 102)가 동일한 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(102)를 형성하는 경우, 상기 박막에 다음 중 어느 것을 사용할 수 있다: 스퍼터링법, 또는 PECVD(plasma-enhanced chemical vapor deposition)법 등의 기상 성장법에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘; 및 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면 부분을 분리하여 얻어진 단결정 실리콘 등.
트랜지스터(102)가 형성되는 기판(1000)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판으로 할 수 있다. 도 22에서, 기판(1000)으로서 단결정 실리콘 기판이 사용된다.
트랜지스터(102)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는 트렌치 분리법(STI(shallow trench isolation)법) 등을 사용할 수 있다. 도 22는 트랜지스터(102)를 전기적으로 분리하기 위하여 트렌치 분리법을 사용하는 경우의 예를 도시한 것이다. 구체적으로, 도 22에서는 에칭 등으로 기판(1000)에 형성된 트렌치에 산화 실리콘 등을 포함하는 절연물을 매립하고 나서, 상기 절연물을 에칭 등으로 부분적으로 제거하는 식으로 형성되는 소자 분리 영역(1001)을 사용한 소자 분리에 의하여 트랜지스터(102)가 전기적으로 분리되어 있다.
트렌치 이외의 영역에 존재하는 기판(1000)의 돌출부에는 트랜지스터(102)의 불순물 영역(1002) 및 불순물 영역(1003)과, 불순물 영역들(1002 및 1003) 사이에 위치하는 채널 형성 영역(1004)이 제공된다. 또한 트랜지스터(102)는 채널 형성 영역(1004)을 덮는 절연막(1005)과, 절연막(1005)을 개재(介在)하여 채널 형성 영역(1004)과 중첩되는 게이트 전극(1006)을 포함한다.
트랜지스터(102)에서는 채널 형성 영역(1004)의 돌출부의 측부 및 상부가 절연막(1005)을 개재하여 게이트 전극(1006)과 중첩됨으로써, 채널 형성 영역(1004)의 측부 및 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서 트랜지스터(102)에 의하여 점유되는 면적을 줄일 수 있고, 트랜지스터(102)에서의 이동 캐리어의 양을 늘릴 수 있다. 이 결과, 트랜지스터(102)의 온 전류 및 전계 효과 이동도가 증가된다. 채널 형성 영역(1004)에서의 돌출부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(1004)에서의 돌출부의 두께를 T로 가정한다. 채널 폭 W에 대한 두께 T의 종횡비(aspect ratio)가 높으면, 캐리어가 흐르는 영역이 더 커진다. 그러므로, 트랜지스터(102)의 온 전류를 더 증가시킬 수 있고 트랜지스터(102)의 전계 효과 이동도를 더 증가시킬 수 있다.
또한, 벌크의 반도체 기판을 사용하여 트랜지스터(102)를 형성하는 경우, 상기 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(102) 위에 절연막(1011)이 제공된다. 절연막(1011)에 개구가 형성된다. 개구에는, 각각 불순물 영역(1002 및 1003)에 전기적으로 접속되는 도전막(1012 및 1013), 및 게이트 전극(1006)에 전기적으로 접속되는 도전막(1014)이 형성된다.
도전막(1012)은 절연막(1011) 위에 형성된 도전막(1016)에 전기적으로 접속된다. 도전막(1013)은 절연막(1011) 위에 형성된 도전막(1017)에 전기적으로 접속된다. 도전막(1014)은 절연막(1011) 위에 형성된 도전막(1018)에 전기적으로 접속된다.
도전막(1016~1018) 위에 절연막(1020)이 제공된다. 절연막(1020) 위에, 산소, 수소, 및 물의 확산을 방지하는 차단 효과를 갖는 절연막(1021)이 제공된다. 절연막(1021)은 밀도가 높고 치밀할수록, 또는 댕글링 본드가 적고 화학적으로 안정적일수록, 높은 차단 효과를 갖는다. 산소, 수소, 및 물의 확산을 차단하는 효과를 갖는 절연막(1021)은 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 또는 산화질화 하프늄을 사용하여 형성될 수 있다. 수소 및 물의 확산을 차단하는 효과를 갖는 절연막(1021)은 예를 들어 질화 실리콘 또는 질화산화 실리콘을 사용하여 형성될 수 있다.
절연막(1021) 위에 절연막(1022)이 제공되고, 절연막(1022) 위에 트랜지스터(101)가 제공된다.
트랜지스터(101)는 절연막(1022) 위에, 산화물 반도체를 포함하는 반도체막(1030), 소스 및 드레인 전극들로서 기능하며 반도체막(1030)에 전기적으로 접속된 도전막(1032 및 1033), 반도체막(1030)을 덮는 게이트 절연막(1031), 및 게이트 절연막(1031)을 개재하여 반도체막(1030)과 중첩되는 게이트 전극(1034)을 포함한다. 또한, 절연막(1020~1022)에 개구가 형성된다. 도전막(1033)은 상기 개구에서 도전막(1018)에 접속된다.
또한, 도 22에서 트랜지스터(101)는 반도체막(1030)의 일 측에 적어도 게이트 전극(1034)을 포함하고, 절연막(1022)을 개재하여 반도체막(1030)과 중첩되는 게이트 전극을 더 포함하여도 좋다.
트랜지스터(101)가 한 쌍의 게이트 전극을 갖는 경우, 게이트 전극들 중 한쪽은 온/오프 상태를 제어하기 위한 신호를 공급받을 수 있고, 게이트 전극들 중 다른 쪽은 다른 소자로부터 전위를 공급받을 수 있다. 이 경우, 한 쌍의 게이트 전극에 동일한 레벨의 전위가 공급되어도 좋고, 또는 게이트 전극들 중 다른 쪽에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 게이트 전극들 중 다른 쪽에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
도 22에서 트랜지스터(12)는 하나의 게이트 전극(1034)에 대응하는 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 갖는다. 그러나, 트랜지스터(12)는 복수의 전기적으로 접속된 게이트 전극이 제공되어 하나의 활성층에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 가져도 좋다.
도 22는 트랜지스터(101)에 포함되는 반도체막(1030)이, 절연막(1022) 위에 순차적으로 적층된 산화물 반도체막(1030a~1030c)을 포함하는 경우의 예를 도시한 것이다. 또한, 본 발명의 일 형태에서 트랜지스터(101)의 반도체막(1030)은 단일층의 금속 산화물막을 사용하여 형성되어도 좋다.
또한 본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서 설명한 도전막, 반도체막, 절연막 등의 다양한 막은 대표적으로 스퍼터링법 또는 플라스마 CVD법에 의하여 형성될 수 있지만, 이러한 막은 다른 방법, 예를 들어 열 CVD법으로 형성되어도 좋다. 열 CVD법의 일례로서, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 채용하여도 좋다.
열 CVD법은 막 형성에 플라스마를 이용하지 않기 때문에 플라스마 대미지로 인한 결함이 생기지 않다는 이점을 갖는다.
열 CVD법에 의한 성막은, 원료 가스와 산화제를 동시에 체임버 내에 공급하고 체임버 내의 압력을 대기압 또는 감압으로 설정하며, 기판 근방 또는 기판 위에서 반응시킴으로써 수행되어도 좋다.
ALD법에 의한 성막은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입하고 나서, 그 가스 도입 절차를 반복함으로써 수행되어도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 제 1 원료 가스를 도입하고, 이 제 1 원료 가스 도입과 동시 또는 후에 원료 가스들이 혼합되지 않도록 불활성 가스(예를 들어 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 기능하고, 또한 제 2 원료 가스의 도입과 동시에도 불활성 가스를 도입하여도 좋다. 또는 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 제 1 층이 형성되고 나서, 제 2 원료 가스를 도입하여 제 1 층과 반응시킨 결과 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 원하는 두께가 얻어질 때까지 여러 번 반복함으로써 우수한 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절될 수 있기 때문에, ALD법은 막 두께를 정밀하게 조절할 수 있어 미세한 FET를 제작하는 데 적합하다.
MOCVD법 또는 ALD법 등의 열 CVD법에 의하여, 실시형태에서 개시한 도전막, 반도체막, 및 무기 절연막 등의 다양한 막을 형성할 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우에, 트라이메틸 인듐, 트라이메틸 갈륨, 및 다이메틸 아연을 사용할 수 있다. 또한 트라이메틸 인듐의 화학식은 In(CH3)3이다. 트라이메틸 갈륨의 화학식은 Ga(CH3)3이다. 다이메틸 아연의 화학식은 Zn(CH3)2다. 상술한 조합에 한정되지 않고, 트라이메틸 갈륨 대신에 트라이에틸 갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸 아연 대신에 다이에틸 아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화 하프늄막을 형성하는 경우에, 2종류의 가스, 즉, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 용액, 대표적으로는 테트라키스(다이메틸 아마이드)하프늄(TDMAH))를 증발시킴으로써 얻어진 원료 가스, 및 산화제로서의 오존(O3)을 사용한다. 또한 테트라키스(다이메틸 아마이드)하프늄의 화학식은 Hf[N(CH3)2]4다. 또 다른 재료 액체의 예에는 테트라키스(에틸메틸 아마이드)하프늄이 포함된다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화 알루미늄막을 형성하는 경우에, 2종류의 가스, 예를 들어 용매와 알루미늄 전구체 화합물을 포함하는 액체(예를 들어 트라이메틸 알루미늄(TMA))를 증발시킴으로써 얻어진 원료 가스, 및 산화제로서의 H2O를 사용한다. 또한 트라이메틸 알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료 액체의 예에는 트리스(다이메틸 아마이드)알루미늄, 트라이아이소뷰틸 알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3, 5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화 실리콘막을 형성하는 경우에, 헥사클로로다이실레인을 막이 형성되는 표면에 흡착시키고, 흡착질에 포함되는 염소를 제거하고, 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착질과 반응시킨다.
예를 들어, ALD를 채용한 증착 장치에 의하여 텅스텐막을 형성하는 경우, 예를 들어 WF6 가스와 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성하고 나서, WF6 가스와 H2 가스를 한 번에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 채용한 증착 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에, In(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 한 번에 도입하여 Ga-O층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 한 번에 도입하여 Zn-O층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스의 혼합에 의하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링됨으로써 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
<전자 기기의 예>
본 발명의 일 형태의 반도체 장치는, 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 영상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생된 영상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 본 발명의 일 형태의 반도체 장치를 갖출 수 있는 전자 기기의 다른 예는 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 및 의료 장치이다. 도 23의 (A)~(F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 23의 (A)는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 및 스타일러스(stylus)(5008) 등을 포함하는 휴대형 게임기를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대형 게임기에 포함되는 다양한 집적 회로에 사용될 수 있다. 도 23의 (A)의 휴대형 게임기는 2개의 표시부(5003 및 5004)를 갖지만, 휴대형 게임기에 포함되는 표시부의 개수는 이에 제한되지 않는다.
도 23의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 및 조작 키(5606) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대 정보 단말에 포함되는 다양한 집적 회로에 사용될 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 연결부(5605)로 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)에 의하여 변경할 수 있다. 제 1 표시부(5603)에 표시되는 영상은 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 연결부(5605)에서의 각도에 따라 전환되어도 좋다. 위치 입력 기능을 갖는 표시 장치가 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽으로서 사용되어도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 추가할 수 있다. 또는, 위치 입력 기능은 포토센서로 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 추가할 수 있다.
도 23의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 노트북형 퍼스널 컴퓨터에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 23의 (D)는 하우징(5301), 냉장실 도어(5302), 및 냉동실 도어(5303) 등을 포함하는 전기 냉동냉장고를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 전기 냉동냉장고에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 23의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라에 포함되는 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공된다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)에 의하여 서로 연결되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 연결부(5806)에 의하여 변경할 수 있다. 표시부(5803)에 표시되는 영상은 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 연결부(5806)에서의 각도에 따라 전환되어도 좋다.
도 23의 (F)는 차체(5101), 차륜(5102), 대시보드(5103), 및 라이트(5104) 등을 포함하는 승용차를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 승용차에 포함되는 다양한 집적 회로에 사용될 수 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어 도면 및 문장에 나타낸 접속 관계에 한정되지 않고, 도면 및 문장에 나타낸 접속 관계를 갖는 소자들 사이에 다른 소자가 개재되어도 좋다.
여기서 X 및 Y는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
예를 들어, X와 Y가 전기적으로 접속되는 경우 X와 Y의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 상태 또는 오프 상태가 되도록 제어된다. 즉, 스위치는 전도 또는 비전도가 되어(온 상태 또는 오프 상태가 되어) 스위치를 통하여 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 바꾸는 기능을 갖는다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 컨버터 또는 스텝다운 컨버터) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 예를 들어 X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송되는 경우에는 X와 Y는 기능적으로 접속되어 있다.
또한, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 동일하다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우를, 이하의 표현 중 어느 것을 사용하여 표현할 수 있다.
상기 표현에는 예를 들어, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 상술한 예와 같은 표현에 의하여, 회로 구조에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 규정할 수 있다. 또한, 이들 표현은 예이며, 이들 표현에 한정은 없다. 여기서, X, Y, Z1, Z2는 각각 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
독립된 구성요소들이 회로도에서 서로 전기적으로 접속되더라도, 하나의 구성요소가 복수의 구성요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 그 범주에 포함한다.
또한, 하나의 실시형태에서 설명하는 내용(내용의 일부이어도 좋음)을, 이 실시형태에서 설명하는 다른 내용(다른 내용의 일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(내용의 일부이어도 좋음)에 적용, 조합, 또는 치환할 수 있다.
또한 각 실시형태에서, 실시형태에서 설명하는 내용은 다양한 도면을 참조하여 설명하는 내용 또는 본 명세서에 기재되는 문장으로 설명하는 내용이다.
또한, 하나의 실시형태에 도시된 도면(이 도면의 일부이어도 좋음)을 이 도면의 다른 부분, 이 실시형태에 도시된 다른 도면(이 다른 도면의 일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에 도시된 도면(이 도면의 일부이어도 좋음)과 조합함으로써, 더 많은 도면을 만들 수 있다.
또한, 명세서 중의 어느 도면 또는 문장에서 규정되어 있지 않은 내용은 발명의 일 형태에서 제외될 수 있다. 또는, 상한값과 하한값으로 규정되는 수치 범위가 기재되는 경우, 그 범위의 일부를 적절히 좁히거나 그 범위의 일부를 제외함으로써, 그 범위의 일부를 제외하여 구성될 수 있는 발명의 일 형태를 규정할 수 있다. 이 방법으로, 예를 들어 종래 기술이 제외되도록 본 발명의 일 형태의 기술적 범위를 규정할 수 있다.
구체적인 예로서, 제 1 내지 제 5 트랜지스터를 포함하는 회로의 도면을 도시하였다. 이 경우, 그 회로가 제 6 트랜지스터를 포함하지 않는 것으로 발명에서 규정할 수 있다. 그 회로가 용량 소자를 포함하지 않는 것으로 발명에서 규정할 수 있다. 그 회로가 특정한 접속 구조를 갖는 제 6 트랜지스터를 포함하지 않는 것으로 발명에서 규정할 수 있다. 그 회로가 특정한 접속 구조를 갖는 용량 소자를 포함하지 않는 것으로 발명에서 규정할 수 있다. 예를 들어, 게이트가 제 3 트랜지스터의 게이트에 접속되는 제 6 트랜지스터가 포함되지 않는 것으로 발명에서 규정할 수 있다. 예를 들어, 제 1 전극이 제 3 트랜지스터의 게이트에 접속되는 용량 소자가 포함되지 않는 것으로 발명에서 규정할 수 있다.
다른 구체적인 예로서는, "어떤 전압이 3V 이상 10V 이하인 것이 바람직하다"라는 수치 기재를 든다. 이 경우, 예를 들어 그 전압이 -2V 이상 1V 이하인 경우는 본 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 전압이 13V 이상인 경우는 본 발명의 일 형태에서 제외된다고 규정할 수 있다. 또한, 예를 들어 그 전압이 5V 이상 8V 이하인 것으로 발명에서 규정할 수 있다. 예를 들어 그 전압이 약 9V인 것으로 발명에서 규정할 수 있다. 예를 들어 그 전압이 3V 이상 10V 이하이지만, 9V가 아닌 것으로 발명에서 규정할 수 있다. 또한, "어떤 값이 특정한 범위에 있는 것이 바람직하다" 또는 "어떤 값이 특정한 조건을 만족시키는 것이 바람직하다"라는 기재를 든 경우에도, 그 값은 이 기재에 한정되지 않는다. 즉, "바람직하다" 또는 "바람직하게" 등의 용어를 포함하는 수치 기재는 반드시 그 값을 한정하지는 않는다.
또 다른 구체적인 예로서, "어떤 전압이 10V인 것이 바람직하다"라는 기재를 든다. 이 경우, 예를 들어 그 전압이 -2V 이상 1V 이하인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 전압이 13V 이상인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다.
또 다른 구체적인 예로서, 재료의 성질을 설명하기 위하여, "어떤 막은 절연막이다"라는 기재를 든다. 이 경우, 예를 들어 그 절연막이 유기 절연막인 경우는 본 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 절연막이 무기 절연막인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어 그 절연막이 도전막인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다. 예를 들어, 그 절연막이 반도체막인 경우는 발명의 일 형태에서 제외된다고 규정할 수 있다.
또 다른 구체적인 예로서, "어떤 막이 A막과 B막 사이에 제공된다"라는 적층 구조의 기재를 든다. 이 경우, 예를 들어 그 막이 4층 이상의 적층막인 경우는 발명에서 제외된다고 규정할 수 있다. 예를 들어 도전막이 A막과 그 막 사이에 제공되는 경우는 본 발명에서 제외된다고 규정할 수 있다.
또한, 본 명세서 등에 기재되는 발명의 일 형태를 다양한 사람들이 실시할 수 있다. 그러나, 상이한 사람들이 본 발명의 일 형태의 실시에 관여될 수 있다. 예를 들어, 송수신 시스템의 경우에는, A사가 송신 장치를 제조 및 판매하고, B사가 수신 장치를 제조 및 판매하는 경우가 생각된다. 다른 예로서는, 트랜지스터 및 발광 소자를 포함하는 발광 장치의 경우에는, A사가 트랜지스터를 포함하는 반도체 장치를 제조 및 판매하고, B사가 그 반도체 장치를 구입하고, 그 반도체 장치에 발광 소자를 제공하며, 발광 장치를 완성시키는 경우가 생각된다.
이러한 경우, A사 또는 B사 각각에 대하여 특허 침해를 주장할 수 있도록 발명의 일 형태를 구성할 수 있다. 즉, A사만이 그 형태를 실시하도록 발명의 일 형태를 구성할 수 있고, B사만이 그 형태를 실시하도록 발명의 다른 일 형태를 구성할 수 있다. A사 또는 B사에 대하여 특허 침해 소송을 제기할 수 있는 발명의 일 형태는 명확하며, 본 명세서 등에 개시되어 있다고 간주할 수 있다. 예를 들어, 송수신 시스템의 경우에는, 송신기만이 사용되는 경우의 기재 또는 수신기만이 사용되는 경우의 기재가 본 명세서 등에 포함되지 않을 때도, 송신기만으로 발명의 일 형태를 구성할 수 있고, 수신기만으로 발명의 다른 일 형태를 구성할 수 있다. 이들 발명의 형태는 명확하며, 본 명세서 등에 개시되어 있다고 간주할 수 있다. 다른 예는 다음과 같다: 트랜지스터 및 발광 소자를 포함하는 발광 장치의 경우에는, 트랜지스터를 포함하는 반도체 장치만이 사용되는 경우 또는 발광 소자를 포함하는 발광 장치만이 사용되는 경우의 기재가 본 명세서 등에 포함되지 않을 때도, 트랜지스터를 포함하는 반도체 장치만으로 발명의 일 형태를 구성할 수 있고, 발광 소자를 포함하는 발광 장치만으로 발명의 다른 일 형태를 구성할 수 있다. 이들 발명의 형태는 명확하며, 본 명세서 등에 개시되어 있다고 간주할 수 있다.
또한 본 명세서 등에서, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 및 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 모든 단자가 접속되는 부분이 특정되지 않더라도, 당업자는 발명의 일 형태를 구성할 수 있을 것이다. 바꿔 말하면, 접속부가 특정되지 않더라도, 발명의 일 형태는 명확하다. 또한, 본 명세서 등에 접속부가 개시되는 경우, 접속부가 특정되지 않는 발명의 일 형태가 본 명세서 등에 개시된다고 결정될 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 개수가 하나보다 많은 경우, 그 단자가 접속되는 부분을 특정할 필요는 없다. 따라서, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 및 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 단자들 중 일부가 접속되는 부분만을 특정함으로써, 발명의 일 형태를 구성할 수 있다.
또한 본 명세서 등에서, 적어도 회로의 접속부가 특정되면, 당업자가 발명을 특정할 수 있다. 또는, 적어도 회로의 기능이 특정되면, 당업자는 발명을 특정할 수 있다. 바꿔 말하면, 회로의 기능이 특정되면, 발명의 일 형태가 명확해진다. 또한, 기능이 특정되는 발명의 일 형태가 본 명세서 등에 개시된다고 결정될 수 있다. 따라서, 회로의 접속부가 특정되면, 기능이 특정되지 않더라도 그 회로는 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 또는, 회로의 기능이 특정되면, 접속부가 특정되지 않더라도 그 회로는 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다.
또한 본 명세서 등에서, 하나의 실시형태에서 설명하는 도면 또는 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 부분에 관련된 도면 또는 문장이 기재되는 경우, 그 도면 또는 그 문장의 일부로부터 추출된 내용도 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 본 발명의 일 형태는 명확하다. 따라서, 예를 들어 능동 소자(예를 들어 트랜지스터 또는 다이오드), 배선, 수동 소자(예를 들어 용량 소자 또는 저항 소자), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 또는 제작 방법 등이 하나 이상 기재된 도면 또는 문장에 있어서, 그 도면 또는 그 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 예를 들어, N개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; N은 정수)가 제공된 회로도로부터 M개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; M은 정수이고, M<N)를 추출하여 발명의 일 형태를 구성할 수 있다. 다른 예로서는, N개(N은 정수)의 층이 제공된 단면도로부터 M개(M은 정수이고, M<N)의 층을 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예로서는, N개(N은 정수)의 요소가 제공된 흐름도로부터 M개(M은 정수이고, M<N)의 요소를 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예로서는 "A는 B, C, D, E 또는 F를 포함한다"라는 문장으로부터 일부의 임의의 요소를 추출하여, 발명의 일 형태, 예를 들어 "A는 B와 E를 포함한다", "A는 E와 F를 포함한다", "A는 C와 E와 F를 포함한다", 또는 "A는 B와 C와 D와 E를 포함한다"를 구성할 수 있다.
또한 본 명세서 등에서 하나의 실시형태에서 설명하는 도면 또는 문장에 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 상위 개념이 도출될 수 있다는 것은 당업자라면 용이하게 이해할 것이다. 따라서, 하나의 실시형태에서 설명하는 도면 또는 문장에서, 적어도 하나의 구체적인 예가 기재되는 경우에는, 그 구체적인 예의 상위 개념이 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 본 발명의 일 형태는 명확하다.
또한 본 명세서 등에서, 적어도 도면에 도시된 것(도면의 일부이어도 좋음)은 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 내용이 도면에서 기재될 때, 그 내용이 문장에 기재되지 않더라도 그 내용은 발명의 일 형태로서 개시되고, 발명의 일 형태를 구성할 수 있다. 마찬가지로, 도면으로부터 추출한 도면의 일부가 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 본 발명의 일 형태는 명확하다.
10: 장치, 11: 회로, 12: 회로, 13: 회로, 14: 회로, 15: PLE, 16: SW, 17: 회로, 18: 기억 장치, 19: 회로, 20: 프로세서, 21: 기억 영역, 21a: 기억 영역, 21b: 기억 영역, 21c: 기억 영역, 22: 태그 필드, 22a: 태그 필드, 22b: 태그 필드, 22c: 태그 필드, 23: 데이터 필드, 23a: 데이터 필드, 23b: 데이터 필드, 23c: 데이터 필드, 24: 비교 회로, 24a: 비교 회로, 24b: 비교 회로, 24c: 비교 회로, 25: 선택 회로, 26: 신호, 26a: 신호, 26b: 신호, 26c: 신호, 27: 신호, 28: 신호, 29: 신호, 30: 셀 어레이, 31: 셀 어레이, 32: 셀, 33: 신호, 41: 회로, 42: 회로, 43: 회로, 44: 회로, 45: 회로, 46: 회로, 47: 배선, 51: 회로, 52: 회로, 53: 회로, 90: 트랜지스터, 91: 절연막, 92a: 산화물 반도체막, 92b: 산화물 반도체막, 92c: 산화물 반도체막, 93: 도전막, 94: 도전막, 95: 절연막, 96: 도전막, 97: 기판, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 용량 소자, 105: 트랜지스터, 106: 래치 회로, 107: 인버터, 108: 트랜지스터, 109: 인버터, 110: 인버터, 111: 인버터, 112: 인버터, 200: 시프트 레지스터, 201: 래치 회로, 202: 래치 회로, 203: 래치 회로, 204: 선택 회로, 206: 선택 회로, 207: 래치 회로, 208: 래치 회로, 209: 래치 회로, 210: 래치 회로, 211: 래치 회로, 212: 래치 회로, 213: 트랜지스터, 215: 트랜지스터, 216: 트랜지스터, 218: 트랜지스터, 219: 트랜지스터, 221: 트랜지스터, 222: 이네이블 버퍼, 223: 이네이블 버퍼, 224: 이네이블 버퍼, 310: 래치 회로, 312: 래치 회로, 400: PLD, 410: PLE, 420: 배선, 430: LUT, 440: 플립플롭, 450: 입력 단자, 460: 출력 단자, 470: AND 회로, 480: 멀티플렉서, 490: 기억 회로, 500: 멀티플렉서, 510: 기억 회로, 520: 단자, 600: 기억 회로, 610: 회로, 620: 회로, 620a: 회로, 620b: 회로, 630: 멀티플렉서, 640: 트랜지스터, 650: 트랜지스터, 660: 트랜지스터, 670: 트랜지스터, 680: 용량 소자, 690: 용량 소자, 700: 배선, 710: 배선, 720: 배선, 801: 반도체 기판, 810: 소자 분리 영역, 811: 절연막, 812: 절연막, 813: 절연막, 825: 도전막, 826: 도전막, 827: 도전막, 834: 도전막, 835: 도전막, 836: 도전막, 837: 도전막, 844: 도전막, 851: 도전막, 852: 도전막, 853: 도전막, 861: 절연막, 863: 절연막, 901: 반도체막, 910: 영역, 911: 영역, 921: 도전막, 922: 도전막, 931: 게이트 전극 962: 게이트 절연막, 1000: 기판, 1001: 소자 분리 영역, 1002: 불순물 영역, 1003: 불순물 영역, 1004: 채널 형성 영역, 1005: 절연막, 1006: 게이트 전극, 1011: 절연막, 1012: 도전막, 1013: 도전막, 1014: 도전막, 1016: 도전막, 1017: 도전막, 1018: 도전막, 1020: 절연막, 1021: 절연막, 1022: 절연막, 1030: 반도체막, 1030a: 산화물 반도체막, 1030c: 산화물 반도체막, 1031: 게이트 절연막, 1032: 도전막, 1033: 도전막, 1034: 게이트 전극, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 대시보드, 5104: 라이트, 5301: 하우징, 5302: 냉장실 도어, 5303: 냉동실 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 연결부, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 연결부
본 출원은 2014년 2월 7일에 일본 특허청에 출원된 일련 번호 2014-022538의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (19)

  1. 반도체 장치에 있어서,
    제 1 회로; 및
    제 2 회로를 포함하고,
    상기 제 2 회로는 복수의 제 3 회로, 복수의 제 4 회로, 및 제 5 회로를 포함하고,
    상기 제 2 회로는 상기 제 1 회로의 동작을 테스트하기 위한 신호를 생성하는 기능 및 상기 제 1 회로의 일부로서 동작하는 기능을 포함하고,
    상기 복수의 제 4 회로의 각각은 제 1 데이터를 저장하는 기능 및 제 2 데이터를 저장하는 기능을 포함하고,
    상기 제 5 회로는 상기 제 1 데이터를 상기 복수의 제 4 회로에 기록하는 기능, 상기 제 2 데이터를 상기 복수의 제 4 회로에 기록하는 기능, 및 상기 복수의 제 4 회로로부터 상기 제 2 데이터를 판독하는 기능을 포함하고,
    상기 제 1 데이터는 상기 복수의 제 3 회로 사이의 도통 상태를 제어하기 위한 것이고,
    상기 제 2 데이터는 상기 제 1 회로에서의 처리에 사용되고,
    상기 복수의 제 4 회로의 각각은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 제 1 채널 형성 영역을 포함하는 산화물 반도체막을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로의 일부로서 동작하는 기능은 상기 제 1 회로의 캐시 메모리로서 동작하는 기능이고,
    상기 제 2 데이터는 상기 캐시 메모리의 기억 영역에 저장되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 데이터는 상기 제 5 회로에 입력되는 직렬 데이터에 기초하여 생성되고,
    상기 제 2 데이터는 상기 제 5 회로에 입력되는 병렬 데이터에 기초하여 생성되는, 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 장치에 있어서,
    연산 기능 및 제어 기능을 포함하는 제 1 회로; 및
    재구성 가능한 제 2 회로를 포함하고,
    상기 제 2 회로는 복수의 제 3 회로, 복수의 제 4 회로, 및 제 5 회로를 포함하고,
    상기 제 2 회로는 상기 제 1 회로의 동작을 테스트하기 위한 신호를 생성하는 기능 및 상기 제 1 회로의 일부로서 동작하는 기능을 포함하고,
    상기 제 5 회로는 상기 복수의 제 3 회로 사이의 도통 상태를 제어하기 위한 데이터를 상기 복수의 제 4 회로에 기록하는 기능, 상기 제 1 회로에서의 처리에 사용되는 데이터를 상기 복수의 제 4 회로에 기록하는 기능, 및 상기 제 1 회로에서의 처리에 사용되는 데이터를 상기 복수의 제 4 회로로부터 판독하는 기능을 포함하고,
    상기 복수의 제 4 회로의 각각은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 제 1 채널 형성 영역을 포함하는 산화물 반도체막을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 회로의 일부로서 동작하는 기능은 상기 제 1 회로의 캐시 메모리로서 동작하는 기능이고,
    상기 제 1 회로에서의 처리에 사용되는 데이터는 상기 캐시 메모리의 기억 영역에 저장되는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 복수의 제 3 회로 사이의 도통 상태를 제어하기 위한 데이터는 상기 제 5 회로에 입력되는 직렬 데이터에 따라 생성되고,
    상기 제 1 회로에서의 처리에 사용되는 데이터는 상기 제 5 회로에 입력되는 병렬 데이터에 따라 생성되는, 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 1 항 또는 제 8 항에 있어서,
    상기 제 2 트랜지스터는 실리콘을 포함하는 제 2 채널 형성 영역을 포함하는, 반도체 장치.
  18. 제 1 항 또는 제 8 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  19. 삭제
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