以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様は、RF(Radio Frequency)タグ、半導体表示装置、IC、LSI、FPGAなどのPLD(Programmable Logic Device)、FPGAを搭載したSoC(System on a Chip)など、半導体集積回路を含むあらゆる装置を、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、集積回路を回路に有している表示装置が、その範疇に含まれる。
なお、本明細書において接続とは、直接接続されているものの他、電気的に接続されているものも含むものであり、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成を含むものとする。従って、接続している回路構成とは、直接接続している回路構成を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している回路構成も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
(実施の形態1)
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
図1に、本発明の一態様にかかる装置の構成の一例を示す。図1(A)に示す装置10は、回路11と、回路12とを有する。回路11は、演算、制御等を行う機能を有する回路であり、代表的には複数のトランジスタを含む集積回路である。例えば、回路11は、順序回路や組み合わせ回路などの各種の論理回路を有する構成とすることができ、中央処理装置などとして用いることができる。回路12は、回路11と同様、代表的には複数のトランジスタから構成される集積回路である。また、回路12は、特に回路構成を再構成することが可能な回路(以下、「再構成可能回路」ともいう)とすることが好ましい。
回路12は、回路13と、回路14とを有する。回路13は、順序回路や組み合わせ回路などの論理回路としての機能を有する回路(以下、「プログラマブルロジックエレメント」、「PLE」ともいう)15を複数有する。また、回路14は、複数のPLE15間の導通/非導通、PLE15と入出力装置(図示せず)との間の導通/非導通を制御するスイッチとしての機能を有する回路(以下、「プログラマブルスイッチ」、「SW」ともいう)16を複数有する。また、SW16は、複数のPLE15間の導通/非導通や、PLE15と入出力装置との間の導通/非導通を決定するためのデータ(以下、「コンフィギュレーションデータ」ともいう)を記憶する機能を有する回路(以下、「コンフィギュレーションメモリ」としても機能する。コンフィギュレーションメモリに格納するコンフィギュレーションデータを変更することにより、複数のPLE15間の導通/非導通またはPLE15と入出力装置との間の導通/非導通を変更し、回路12を所望の論理回路に再構成することができる。
また、PLE15は、論理回路としての機能の他に、当該論理回路の回路構成を変更するためのコンフィギュレーションデータを記憶する機能を有していてもよい。当該コンフィギュレーションデータを変更することにより、PLE15内部の回路構成を変更し、PLE15における入力信号に対する出力信号を任意の論理に変更することができ、PLE15において行う論理演算の内容を変更することができる。これにより、一つのPLE15に複数の種類の論理演算を行う機能を付与することができるため、PLE15の数を少なく抑えつつ、回路12において生成する信号の種類を増やすことができる。また、別のテストパターンを生成するための信号を外部から供給することなく、動作状態の試験の内容を変更することができる。
図1(B)に、回路12の具体的な構成の一例を示す。回路12は、複数のPLE15、複数のSW16の他、回路17を有する。回路17は、複数のSW16と接続されており、複数のSW16へのデータの入力、または複数のSW16からのデータの出力を行う駆動回路としての機能を有する。例えば、回路17から複数のSW16にコンフィギュレーションデータを出力することにより、SW16にコンフィギュレーションデータを格納することができる。そして、当該コンフィギュレーションデータに基づいてSW16の導通/非導通を制御することにより、複数のPLE15間の導通/非導通を制御し、回路12を所望の論理回路に再構成することができる。
また、PLE15が、PLE15の内部の回路構成を変更するためのコンフィギュレーションデータを記憶する機能を有している場合、回路17がPLE15にコンフィギュレーションデータを出力する機能を有する構成としてもよい。
本発明の一態様では、回路12が、回路11の動作状態を試験するための信号(以下、「テストパターン」ともいう)を生成する機能を有する回路、すなわち回路11のテスト回路としての機能と、回路11の通常動作時(回路11において動作状態の試験が行われない期間)において、回路11の一部として動作する機能を有する回路、すなわち回路11の拡張回路としての機能と、を有する。これらの構成について、図2、3を参照しながら説明する。なお、回路12が有する拡張回路としての機能は特に限定されない。例えば、本来は回路11において行われるべき処理の一部を行うものであってもよいし、回路11に新たな構成や機能を付加するものであってもよい。
まず、回路12が回路11のテスト回路として機能する際の構成を図2に示す。
図2(A)において、複数のSW16には、回路12をテスト回路として機能させるためのコンフィギュレーションデータが格納されており、当該コンフィギュレーションデータに基づいて複数のSW16の導通/非導通が制御される。これにより、複数のPLE15間の導通/非導通が制御され、回路12がテスト回路に再構成される。すなわち、複数のSW16に所定のコンフィギュレーションデータが格納されることによって回路12にテスト回路としての機能が付与される。そして、再構成された回路12においてテストパターンが生成され、当該テストパターンが回路11へ出力される。
テストパターンが回路11に入力されると、回路11の動作状態の試験が行われる。動作状態の試験は、回路11の一部の動作状態の試験であってもよいし、回路11の全体の動作状態の試験であってもよい。例えば、回路11が記憶素子を有する場合、動作状態の試験は、当該記憶素子の動作状態(データの記憶が適切に行われているか否か、等)を試験するものであってもよい。また、例えば、回路11が位相を同期する機能を有するアナログ回路を有する場合、動作状態の試験は、当該アナログ回路の動作状態を試験するものであってもよい。
テストパターンに従って回路11の動作状態の試験を行った後、その試験結果に応じたデータを回路11から回路12に送信し、回路12において回路11の動作状態の評価を行う構成としてもよい。この場合、回路12には回路11の動作状態を評価する機能が付加されていることが好ましい。
図2(B)に示すように、回路12がテスト回路として機能する場合、回路17は、複数のSW16にコンフィギュレーションデータを出力する機能を有する。回路17から出力されたコンフィギュレーションデータが複数のSW16に格納されることにより、回路12がテスト回路に再構成される。なお、回路17から複数のSW16へのコンフィギュレーションの出力は、例えば、コンフィギュレーションデータに対応するシリアルデータを回路12の外部に設けられた記憶装置18などから回路17に入力し、当該シリアルデータに対応するコンフィギュレーションデータを回路17からSW16に出力することによって行うことができる。このように、回路12がテスト回路として機能する際には、回路17は、入力されたシリアルデータに基づいてコンフィギュレーションデータを複数のSW16に出力する機能を有する。
次に、回路12が回路11の拡張回路として機能する際の構成を図3に示す。
回路11の通常動作時においては、回路11の動作状態の試験は行われず、回路12におけるテストパターンの生成が必要とされない。そのため、回路11の通常動作時において回路12がテスト回路に再構成されていると、装置10において不要となる回路の面積が増大してしまう。そこで、本発明の一態様では、回路11の通常動作時において、回路12を回路11の拡張回路として用いる。例えば、SW16はデータを記憶する機能を有するため、回路11の動作状態の試験の際にはテスト回路を構成するためのコンフィギュレーションメモリとして用いたSW16を、回路11の通常動作時には回路11における処理に用いられるデータを記憶する回路として機能させることができる。これにより、装置10において回路11の通常の動作時に不要となる回路の面積を縮小することができる。
図3(A)に、SW16が回路11の拡張回路として機能する構成の一例を示す。なお、ここでは特に、SW16が回路11における処理に用いられるデータを記憶する回路として機能する例について説明する。回路11の通常動作時において、回路11における処理に用いられるデータ(例えば、回路11で行われる論理演算に用いられるデータ、回路11において論理演算を行った結果得られたデータ、回路11で行う処理の内容に対応したデータなど)が、回路11から複数のSW16に出力され、当該データがSW16に格納される。また、回路11からの要求に応じて、SW16に格納されたデータが回路11に出力される。このように、SW16を回路11の一部として用いることができる。
図3(B)に示すように、回路12が拡張回路として機能する場合、回路17は、回路11における処理に用いられるデータをSW16に出力する機能、および、SW16に格納されたデータを読み出す機能を有する。そのため、SW16を回路11において用いられる記憶回路として駆動させることができる。例えば、SW16を回路11のキャッシュメモリとして用いる場合、SW16へのデータの書き込みは、装置10の主記憶装置(図示せず)に記憶されたデータに対応するパラレルデータを回路11から回路17に入力し、当該パラレルデータに対応するデータを回路17からSW16に出力することによって行うことができる。また、SW16に格納されたデータの読み出しは、SW16に格納されたデータを回路17に入力し、当該データを回路17から回路11に出力することによって行うことができる。このように、回路12が拡張回路として機能する際には、回路17は、回路11から入力されたパラレルデータに基づいて回路11の処理に用いられるデータを複数のSW16に出力する機能、および、複数のSW16に格納されたデータをパラレルデータとして読み出す機能を有する。
なお、回路12のテスト回路としての機能と拡張回路としての機能の切り替えは、入出力装置(図示せず)等から回路12に制御信号を入力することによって行うことができる。また、上記の機能の切り替えを行う命令が、回路11が有する記憶装置(図示せず)に記憶される構成とし、装置10の電源投入時において当該命令に従って上記の機能の切り替えを行ってもよい。そして、回路12を拡張回路として用いる場合は、複数のPLE15の出力をハイインピーダンスとし、PLE15からSW16への信号を遮断することにより、SW16をPLE15から独立した回路として用いることができる。
図4、5に、回路11の通常動作時において、回路12を回路11の記憶回路、特にキャッシュメモリとして用いる場合の構成の一例を示す。
まず、回路11の動作状態を試験する際には、図2に示すように、複数のSW16に記憶されたコンフィギュレーションデータに基づいて回路12がテスト回路に再構成される。そして、回路12においてテストパターンが生成され、当該テストパターンが回路11へ出力される。
一方、回路11の通常動作時においては、図4に示すように、複数のSW16を有する回路14が回路11のキャッシュメモリとして機能する。具体的には、複数のSW16のうち少なくとも一部のSW16が、キャッシュメモリの記憶領域21として機能する。
記憶領域21は、所定の情報量を記憶することができる複数の記憶領域(以下、ラインと呼ぶ)を有し、各ラインには、装置10の主記憶装置(図示せず)に記憶されたデータの一部のコピーを記憶することができる。図4においては、記憶領域21がt列(tは自然数)のラインを有する場合を例示している。また、記憶領域21が有する各ラインは、タグフィールド22およびデータフィールド23を有する。データフィールド23は、主記憶装置に記憶されたデータのコピーが記憶される記憶領域に相当する。また、タグフィールド22は、データフィールド23に記憶されているデータに対応する、主記憶装置上のアドレスの上位ビット(タグデータ)が記憶される記憶領域に相当する。そして、主記憶装置のデータのコピーがデータフィールド23におけるどのラインに記憶されるかは、データフィールド23に記憶されているデータに対応する、主記憶装置上のアドレスの下位ビットにより定められる。
また、回路12は比較回路24を有する。比較回路24は、回路11が有するプロセッサ20からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定されるラインにおけるタグフィールド22に記憶されているタグデータとを比較し、比較の結果をタグヒット信号として出力する機能を有する。この比較により、プロセッサ20からアクセス要求があったアドレスに対応するデータが、記憶領域21に記憶されている状態(以下、キャッシュヒットともいう)であるか、記憶領域21に記憶されていない状態(以下、キャッシュミスともいう)であるかを判別することができる。キャッシュヒットの場合は、上記ラインのデータフィールドに記憶されたデータを所望のデータとして、回路11における処理に用いることができる。
次に、回路12がキャッシュメモリとして機能する場合の動作の一例を説明する。
プロセッサ20から所定のアドレスへのアクセス要求があった場合、当該アドレスの下位ビットが記憶領域21に送信され、当該アドレスの上位ビットが比較回路24に送信される。そして、記憶領域21では、プロセッサ20から受信したアドレスの下位ビットにより定められるラインのタグフィールド22に記憶されているタグデータが読み出され、当該タグデータが比較回路24に送信される。
比較回路24では、プロセッサ20からアクセス要求のあったアドレスの上位ビットと、タグフィールド22から読み出されたタグデータとが比較される。比較の結果、アドレスの上位ビットとタグデータが一致する場合は、プロセッサ20からアクセス要求があったアドレスに対応するデータが記憶領域21に記憶されていることとなる。また、比較の結果、アドレスの上位ビットとタグデータが一致しない場合は、プロセッサ20からアクセス要求があったアドレスに対応するデータが記憶領域21に記憶されていないこととなる。そして、この比較の結果が信号26として比較回路24からプロセッサ20に出力される。また、上記比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該アドレスの下位ビットにより定められるラインのデータフィールド23に記憶されたデータが、プロセッサ20において用いられる所望のデータに対応する。よって、当該データが信号27としてプロセッサ20に出力される。
なお、図4では図示していないが、記憶領域21が有する各ラインには、当該ラインのデータフィールドに記憶されているデータが有効か無効かの識別情報が、特定の記憶領域に記憶されていてもよい。当該データが無効の場合は、タグの比較結果によらず、キャッシュミスと判定される。
また、図4においては、比較回路24が回路13、14の外部に設けられた例を示すが、これに限られず、回路13が比較回路24としての機能を有する構成としてもよい。この場合、回路14の一部には、回路13を比較回路24としての機能を有する回路に再構成するためのデータが記憶されている。また、回路14の一部が比較回路24としての機能を有する構成としてもよい。
このように、回路11の通常動作時において、回路14をキャッシュメモリとして用いることができる。なお、当該キャッシュメモリとしては、フル連想方式、ダイレクトマップ方式、セット連想方式の各種の方式を採用することができる。
回路12をセット連想方式のキャッシュメモリの一部として用いる場合の構成の一例を、図5に示す。図5において、回路11は回路19を有する。そして、回路14は、タグフィールド22aおよびデータフィールド23aを有する記憶領域21aを有し、回路19は、タグフィールド22bおよびデータフィールド23bを有する記憶領域21bと、タグフィールド22cおよびデータフィールド23cを有する記憶領域21cとを有する。このような構成とすることにより、回路19を回路14とともにキャッシュメモリとして用いることができる。この場合、回路14が有する記憶領域21aと、回路19が有する記憶領域21b、21cとを用いて、セット連想方式のキャッシュメモリを構成することができる。なお、記憶領域21aは図4における記憶領域21に対応し、タグフィールド22aは図4におけるタグフィールド22に対応し、データフィールド23aは図4におけるデータフィールド23に対応し、比較回路24aは図4における比較回路24に対応し、信号26aは図4における信号26に対応する。
また、回路11は、比較回路24b、24cを有する。比較回路24bは、プロセッサ20からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定されるラインにおけるタグフィールド22bに記憶されているタグデータとを比較し、比較の結果を信号26bとして出力する機能を有する。比較回路24cは、プロセッサ20からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定されるラインにおけるタグフィールド22cに記憶されているタグデータとを比較し、比較の結果を信号26cとして出力する機能を有する。なお、比較回路24b、24cは、比較回路24aと同様、回路12に設けられていてもよい。また、回路13または回路14が比較回路24bとしての機能を有する構成としてもよいし、回路13または回路14が比較回路24cとしての機能を有する構成としてもよい。
また、回路11は選択回路25を有する。選択回路25は、比較回路24a、24b、24cにおける比較の結果を情報として含む信号を出力する機能を有する。具体的には、選択回路25は、複数の比較回路24a、24b、24cにおける比較の結果、アドレスの上位ビットが一致するラインが存在した場合、当該ラインから読み出されたデータを選択し、当該データを信号28としてプロセッサ20に出力する機能を有する。より具体的には、比較回路24aにおける比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該アドレスの下位ビットにより定められるラインのデータフィールド23aに記憶されたデータが信号28としてプロセッサ20に出力される。また、比較回路24bにおける比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該アドレスの下位ビットにより定められるラインのデータフィールド23bに記憶されたデータが信号28としてプロセッサ20に出力される。また、比較回路24cにおける比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該アドレスの下位ビットにより定められるラインのデータフィールド23cに記憶されたデータが信号28としてプロセッサ20に出力される。また、選択回路25は、比較回路24a、24b、24cにおける比較により、プロセッサ20にアクセス要求されたデータが回路19または回路14に記憶されている状態(キャッシュヒット)か、記憶されていない状態(キャッシュミス)か、を判断し、その結果を情報として含む信号29をプロセッサ20に出力する機能を有する。比較回路24a、24b、24cにおける比較の結果を情報として含む信号28は、選択回路25の他、例えばOR回路などを用いて生成することもできる。なお、選択回路25は、回路12に設けられていてもよい。
図5においては、回路19が2セットの記憶領域(記憶領域21b、21c)を有し、回路14が1セットの記憶領域(記憶領域21a)を有する例を示している。この場合、記憶領域21a、21b、21cを用いて、3ウェイセット連想方式のキャッシュメモリを構成することができる。なお、回路19が有するセット数と回路14が有する記憶領域のセット数はこれに限定されず、任意の数とすることができる。回路19が有するセット数をi、回路14が有するセットの数をjとした場合、回路19および回路14を用いて、i+jウェイセット連想方式のキャッシュメモリを構成することができる。回路19および回路14を用いてキャッシュメモリを構成することにより、回路19または回路14の一方のみを用いてキャッシュメモリを構成する場合と比べてキャッシュメモリのセット数を増加させることができる。よって、スラッシングを生じにくくし、キャッシュメモリのヒット率を高めることができるため、装置10の性能を高めることができる。
また、回路12がテスト回路として機能するときは、回路19をiウェイセット連想方式のキャッシュメモリとして機能させ、回路11が拡張回路として機能するときは、回路19および回路14をi+jウェイセット連想方式のキャッシュメモリとして機能させることもできる。
本発明の一態様に係る装置では、回路12がテスト回路として機能する際には、回路17は複数のSW16にコンフィギュレーションデータを出力する機能を有し(図2(B))、回路11の通常動作時においては、回路17は複数のSW16に回路11における処理に用いられるデータをSW16に出力する機能、および、SW16に格納されたデータを読み出す機能を有する(図3(B))。そのため、回路12に、テスト回路としての機能および拡張回路として機能を付与することができる。よって、回路11の動作状態を試験する際にテスト回路として用いた回路12を、回路11の通常動作時においてはキャッシュメモリなどの拡張回路として用いることができ、装置10において回路11の通常動作時に不要となる回路の面積規模を縮小することができる。
また、本実施の形態においては、回路11の通常動作時に不要となる回路の例としてテスト回路を挙げたが、これに限られない。すなわち、回路11の通常動作時に不要となる任意の回路を、回路12によって再構成することができる。この場合にも、回路11の通常動作時に不要となる回路の面積規模を縮小することができる。
また、本実施の形態においては、拡張回路の例として特にキャッシュメモリについて説明したが、これに限られない。例えば、回路12を仮想メモリにおけるTLB(Translation Look−aside Buffer)や分岐予測回路として用いることもできる。また、回路12を乗算回路、積和演算回路などの演算回路として用いることもできる。さらに、回路11の通常動作時、回路12において、キャッシュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことにより、回路12をキャッシュメモリ兼演算回路として用いることもできる。
なお、本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、図1乃至3における回路12のより具体的な構成の一例について説明する。
図6に、回路12の構成の一例を示す。回路12は、複数のPLE15と、複数のSW16を有するセルアレイ30と、回路17と、回路41と、回路42とを有する。なお、複数のSW16はそれぞれ、回路17、回路41、回路42と接続されている。また、複数のPLE15はそれぞれ、少なくとも一つのSW16と接続されている。
ここで、SW16はx行のセル32を有し、セルアレイ31は、y列のSW16を有する。また、セルアレイ30はs行のセルアレイ31を有する。よって、セルアレイ30はsx×y個のセル32を有する。そして、セル32にはそれぞれ回路17から出力されるデータが格納される。
回路12をテスト回路として用いる場合、回路17からコンフィギュレーションデータが出力され、セル32に格納される。そして、当該コンフィギュレーションデータに基づいてセル32の導通/非導通が制御されることにより、セルアレイ31の回路構成が決定され、セルアレイ31からPLE15に所定の信号33が入力される。そして、信号33に基づいてPLE15の出力信号が決定され、当該信号が他のSW、PLEなどに入力される。
また、回路12を拡張回路、特に記憶回路として用いる場合、回路11における処理に用いられるデータが回路17から出力され、当該データが配線BLを介してセル32に格納される。また、セル32に格納されたデータに対応する信号が配線SLを介して回路17に出力されることにより、データの読み出しが行われる。ここで、セルアレイ30にはyビットのデータをsx組格納することができる。
回路17は、図1乃至3における回路17と同様の機能を有するものであり、セル32にデータを出力する機能、およびセル32に格納されたデータを読み出して外部に出力する機能を有する。また、回路17は回路43を有する。図7に示すように、回路43は、回路51、回路52、回路53を有する。なお、回路17は、回路43を複数有する構成としてもよい。
回路51は、回路12をテスト回路として用いる際に、配線SPから供給されるスタートパルス、配線CKから供給されるクロック信号、および、配線CKBから供給される反転クロック信号に基づいて、配線DATAから供給されるシリアルデータを、回路52を介して回路53に順次格納する機能を有する。(以下、回路51をシフトレジスタ51もいう。)なお、配線DATAから供給されるシリアルデータの例としては、例えば、回路12をテスト回路に再構成するためのコンフィギュレーションデータなどが挙げられる。
回路52は、回路12を拡張回路、特に記憶回路として用いる際に、配線WDATAから供給される複数ビットのパラレルデータを、配線WSELに供給される信号によって特定される回路53の特定のノードに格納する機能を有する。(以下、回路52を選択回路52ともいう。)なお、配線WDATAから供給される複数ビットのパラレルデータの例としては、例えば、主記憶装置に記憶されたデータの一部のコピーなどが挙げられる。
回路53は、配線LATから供給される信号に基づいて、回路53に格納されたデータを一括して配線BLに出力する機能を有する。また、回路53は、セル32から出力されたデータを格納する機能を有する。(以下、回路53をラインバッファ53ともいう。)
また、回路43は、配線PCから供給される信号により、配線SLをプリチャージすることができる構成とすることが好ましい。また、回路43は、セル32から出力されてラインバッファ53に格納されたデータのうち、配線RSELから供給される信号によって特定されるデータを選択し、当該データを配線RDATAに出力することができる構成とすることが好ましい。
なお、回路12をテスト回路として用いるか拡張回路として用いるかは、配線CENから供給される信号により制御することができる。また、セル32からのデータ読み出し動作は、配線RENから供給される信号により制御することができる。また、セル32へのデータの書き込み動作は、配線WENから供給される信号により制御できる。
図6における回路41は、配線CWL[1]乃至[sx]の電位を制御することにより、セルアレイ30が有する複数のセル32のうち、特定の行のセル32を選択する機能を有する。
また、回路41は、回路44、回路45を有する。回路44は、セルアレイ30が有するs行のSW16のうち、特定の行のSW16を選択するための信号を生成する機能を有する。回路45は、配線CONTEXT[1]乃至[x]に供給される信号により、回路44によって選択された特定の行のSW16において、さらに特定の行のセル32を選択するための信号を生成する機能を有する。なお、回路44は、例えばデコーダなどによって構成することができる。また、回路45は、例えば複数のAND回路などによって構成することができる。
回路12をテスト回路として用いる場合、回路44はs行全てのSW16を選択するための信号を配線47[1]乃至[s]に出力する。そして、回路45は、回路44から配線47[1]乃至[s]を介して入力される信号と配線CONTEXT[1]乃至[x]から入力される信号に基づき、各SW16において特定の1行のセル32を選択する信号を配線CWL[1]乃至[sx]に出力する。具体的には、回路45は、各SW16における1行目の配線CWL[1]、配線CWL[(s−1)x+1]の組と、各SW16における第x行目の配線CWL[x]、配線CWL[sx]の組と、のうち1組を選択する信号を出力する。そして、回路41によって選択された配線CWLと接続されたセル32に格納されたコンフィギュレーションデータに従い、回路12が所望のテスト回路に再構成される。
回路12を拡張回路として用いる場合、回路44は配線CADRに供給される信号に基づき、s行のSW16のうち特定の行のSW16を選択するための信号を配線47[1]乃至[s]に出力する。そして、回路45は、回路44から配線47[1]乃至[s]を介して入力される信号と配線CONTEXT[1]乃至[x]から入力される信号に基づき、回路44によって選択された特定のSW16に含まれるセル32のうち特定の1行のセル32を選択する信号を配線CWL[1]乃至[sx]に出力する。具体的には、回路45は、配線CWL[1]乃至[sx]のうち1つを選択する信号を出力する。そして、回路41によって選択された行のセル32に格納されたデータに対応した信号が、配線SL[1]乃至[y]に出力される。
よって、回路41は、回路12をテスト回路として用いる場合は、各SW16においてx行のセル32のうち特定の1行のセル32を選択する機能を有し、回路12を拡張回路として用いる場合は、sx行のセル32のうち特定の1行のセル32を選択する機能を有する。
回路42は、配線WWL[1]乃至[sx]の電位を制御することにより、セルアレイ30が有する複数のセル32のうち、特定の行のセル32を選択する機能を有する。具体的には、回路42は、sx行のセル32のうち、特定の1行のセル32を選択するための信号を配線WWL[1]乃至[sx]に出力する機能を有する回路46を有する。回路46は、例えばデコーダなどによって構成することができる。回路46には、選択する行のアドレスに関する情報を含む信号が配線WADRから供給され、当該信号を回路46においてデコードすることにより、データの入力が行われる1行のセル32を選択することができる。そして、選択された1行のセル32には、配線BL[1]乃至[y]から供給されるデータが格納される。
上記のような構成を有することにより、回路17は、回路12をテスト回路に再構成するためのコンフィギュレーションデータ等に対応するシリアルデータの書き込み、主記憶装置に記憶されたデータの一部のコピー等に対応するパラレルデータの書き込み、および、当該パラレルデータの読み出しを行うことができる。よって、回路12に、テスト回路としての機能および拡張回路として機能を付与することができる。
次に、図6におけるセルアレイ31の具体的な構成の一例を図8(A)に示す。セルアレイ31は、複数のセル32を有する。ここでは、x行のセルがy列設けられた構成について説明する。なお、図8(A)において、x行y列のセルを、セル32[x,y]と表記する。
セル32[1,1]乃至[x,y]はそれぞれ、トランジスタ101、トランジスタ102、トランジスタ103、容量素子104を有する。トランジスタ101のゲートは配線WWLと接続され、ソースまたはドレインの一方は配線BLと接続され、他方はトランジスタ102のゲートと接続されている。容量素子の一方の電極はトランジスタ101のソースまたはドレインの他方およびトランジスタ102のゲートと接続され、他方の電極は所定の電位が供給される配線と接続されている。なお、当該所定の電位の大きさは、0ボルトに限定されない。トランジスタ102のソース又はドレインの一方は配線SLと接続され、他方はトランジスタ103のソース又はドレインの一方と接続されている。トランジスタ103のゲートは配線CWLと接続され、ソース又はドレインの他方は配線PLEINと接続されている。
配線CWL[1]乃至[x]は、複数のセル32のうち、特定の行のセル32を選択するための信号を伝える機能を有する配線であり、具体的には、トランジスタ103の導通/非導通を制御する信号を伝える機能を有する配線である。配線WWL[1]乃至[x]は、複数のセル32のうち、特定の行のセル32を選択するための信号を伝える機能を有する配線であり、具体的には、トランジスタ101の導通/非導通を制御する信号を伝える機能を有する配線である。配線BL[1]乃至[y]は、セル32に格納するデータに対応する信号を伝える機能を有する配線である。配線SL[1]乃至[y]は、セル32に格納されたデータに対応する信号を伝える機能を有する配線である。配線PLEINは、PLEや入出力装置に入力される信号、またはPLEや入出力装置から出力される信号を伝える機能を有する配線である。
また、セルアレイ31は、トランジスタ105を有していてもよい。トランジスタ105のゲートは配線INITと接続され、ソースまたはドレインの一方は配線PLEINと接続され、他方は所定の電位が供給される配線と接続されている。なお、当該所定の電位の大きさは、0ボルトに限定されない。セルアレイ31を有する装置に電源電圧を投入した直後の初期状態などにおいて、配線PLEINの電位がハイレベルとローレベルの間の中間電位になってしまう場合がある。そして、中間電位が配線PLEINと接続されたPLEの入力端子に与えられると、当該PLEの入力端子と接続された回路素子において貫通電流が生じやすくなる。しかし、トランジスタ105を導通状態とすることにより配線PLEINの電位を初期化することができるので、電源が投入された直後などにおいてPLEの入力端子が中間電位になるのを防ぐことができ、PLEの入力端子に接続された回路素子における貫通電流の発生を防止することができる。
また、セルアレイ31は、ラッチ回路106を有していてもよい。図8(A)には、ラッチ回路106がインバータ107、トランジスタ108を有する構成例を示す。インバータ107の入力端子は配線PLEINと接続され、出力端子はトランジスタ108のゲートと接続されている。トランジスタ108のソースまたはドレインの一方は配線PLEINと接続され、他方は所定の電位が供給される配線と接続されている。ラッチ回路106は、配線PLEINの電位を保持する機能を有しており、配線PLEINがフロート状態となることを防ぐことができる。したがって、PLEの入力端子が中間電位になるのを防ぐことができ、当該入力端子に接続された回路素子における貫通電流の発生を防止することができる。
なお、ラッチ回路106は、図8(B)に示す構成とすることもできる。図8(B)におけるラッチ回路106は、インバータ109、110を有し、インバータ109の入力端子は配線PLEINと接続され、出力端子はインバータ110の入力端子と接続されている。また、インバータ110の出力端子は、配線PLEINと接続されている。このような構成とすることにより、配線PLEINの電位がハイレベルであってもローレベルであってもその電位を保持することができ、配線PLEINがフロート状態となることをより効果的に防止することができる。
なお、トランジスタ105と接続された所定の電位が供給される配線、およびトランジスタ108と接続された所定の電位が供給される配線は、高電位電源線であっても低電位電源線(接地線など)であってもよく、また、所定の電位の大きさは0ボルトに限定されない。また、図8においてはラッチ回路106がインバータ107、109、110を用いた例を示したが、これに限られず、入力された信号の極性を反転させる機能を有する素子であれば、これをインバータ107、109、110の代わりに用いることができる。
また、図8においては、トランジスタ101、102、103、105がnチャネル型であり、トランジスタ108がpチャネル型である場合を示すが、これに限られず、トランジスタ101、102、103、105、108はそれぞれ、nチャネル型であってもpチャネル型であってもよい。
また、セル32[1,1]乃至[x,y]は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の素子をさらに有していても良い。
回路12がテスト回路として用いられる場合、セル32[1,1]乃至[x,y]には、回路12をテスト回路に再構成するためのコンフィギュレーションデータが格納される。具体的には、まず、配線WWL[1]の電位を制御してセル32[1,1]乃至[1,y]が有するトランジスタ101を導通状態とし、配線BL[1]乃至[y]の電位をトランジスタ102のゲート及び容量素子104に供給することにより、セル32[1,1]乃至[1,y]にコンフィギュレーションデータを格納する。次に、配線WWL[x]の電位を制御してセル32[x,1]乃至[x,y]が有するトランジスタ101を導通状態とし、配線BL[1]乃至[y]の電位をトランジスタ102のゲート及び容量素子104に供給することにより、セル32[x,1]乃至[x,y]にコンフィギュレーションデータを格納する。そして、セル32[1,1]乃至[x,y]に格納されたコンフィギュレーションデータに応じて、トランジスタ102の導通/非導通が制御される。これにより、セル32[1,1]乃至[x,y]のうち配線CWL[1]乃至[y]により選択された行のセル32の導通/非導通を制御することができ、配線PLEINと配線SL[1]乃至[y]との間の導通/非導通を制御することができる。
このように、セル32[1,1]乃至[x,y]にテスト回路用のコンフィギュレーションデータを格納することにより、複数のPLE15間の導通/非導通、またはPLE15と入出力装置との間の導通/非導通を制御し、回路12をテスト回路に再構成することができる。なお、セル32[1,1]乃至[x,y]に格納されたコンフィギュレーションデータを変更することにより、回路12において生成されるテストパターンの変更を容易に行うことができる。
また、PLE15が、論理回路としての機能の他に、当該論理回路の回路構成を変更するためのコンフィギュレーションデータを格納する機能を有する場合、当該コンフィギュレーションデータを変更してPLE15内部の回路構成を変更することにより、回路12をテスト回路に再構成することもできる。
一方、回路12が拡張回路として用いられる場合、上記と同様の動作により、セル32[1,1]乃至[x,y]に回路11の動作に用いられるデータが格納される。そして、トランジスタ105を導通状態として配線PLEINを低電位にした後、配線CWL[1]乃至[x]の電位を制御してセル32[1,1]乃至[x,y]のうち特定の行のセル32を選択することにより、当該特定の行のセル32に格納されたデータに対応した信号が配線SL[1]乃至[y]に出力される。よって、セル32をデータの書き込みおよび読み出しが可能な記憶装置として利用することができる。
例えば、セル32[1,1]乃至[x,y]に主記憶装置に記憶されたデータの一部のコピーを格納する場合、セルアレイ31を回路11のキャッシュメモリとして用いることができる。この場合、セル32[1,1]乃至[1,y]をキャッシュメモリの1行目のラインとして機能させ、セル32[x,1]乃至[x,y]をキャッシュメモリのx行目のラインとして機能させることができ、セルアレイ31をライン数x、ビット数yのキャッシュメモリとして用いることができる。
なお、セル32の構成はこれに限られず、配線、トランジスタ、容量素子の間にスイッチ等の素子を設けてもよいし、スイッチの配置や配線の接続関係を変更してもよい。例えば、図9(A)に示すように、トランジスタ103を配線SLとトランジスタ102との間に設ける構成としてもよい。この場合、トランジスタ103のゲートは配線CWLと接続され、ソースまたはドレインの一方は配線SLと接続され、他方はトランジスタ102のソースまたはドレインの一方と接続されている。このような構成とすることにより、図8(A)におけるセル32の構成と比較して、配線CWLの電位の変動に起因して配線PLEINに生じるノイズを抑制することができる。よって、配線PLEINと接続されたPLEなどにおける誤動作を防止することができる。
また、図9(B)に示すように、容量素子104の一方の電極が、配線CWLと接続された構成としてもよい。この場合、容量素子104はトランジスタ102のゲートの電位を保持する機能に加え、トランジスタ102のゲートを浮遊状態に保ちつつ、配線CWLの電位の変化分をトランジスタ102のゲートの電位に加算する機能を有する。そして、トランジスタ102は、配線CWLの電位と、セル32に格納されたデータに従って、導通状態が決定される。
また、図9(C)に示すように、容量素子104をインバータ111、112に置き換えた構成としてもよい。インバータ111の入力端子は、トランジスタ101のソースまたはドレインの一方、トランジスタ102のゲート、およびインバータ112の出力端子と接続され、インバータ112の出力端子はインバータ111の入力端子と接続されている。このような構成とすることにより、他の配線や電極の電位の変化に起因する、セル32に格納されたデータの変動を低減することができる。そのため、セル32をノイズの影響を受けにくいセルとすることができ、セルアレイ31を駆動するための電圧を低くすることが可能となる。なお、図9(C)においてはインバータ111、112を用いた例を示したが、これに限られず、入力された信号の極性を反転させる機能を有する素子であれば、これをインバータ111、112の代わりに用いることができる。
また、図8、9におけるトランジスタ101、102、103、105、108には、チャネル形成領域が形成される半導体膜の材料として、シリコン、ゲルマニウム、シリコンゲルマニウム、酸化物半導体など様々な材料を用いることができる。
ここで、トランジスタ101はトランジスタ102のゲートおよび容量素子104の電位を保持する機能を有するため、オフ電流が著しく小さいトランジスタであることが好ましい。トランジスタ101のオフ電流が小さいと、トランジスタ102のゲートおよび容量素子104に保持されている電荷のトランジスタ101を介したリークを低減することができる。よって、セル32に格納されたコンフィギュレーションデータを長時間保持することができる。ここで、シリコン等よりもバンドギャップが広く、真性キャリア密度がシリコン等よりも低い半導体膜にチャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ101として用いるのに好適である。このような半導体膜の材料としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体などが挙げられる。酸化物半導体を有するトランジスタは、シリコンやゲルマニウムなど酸化物半導体以外の材料を用いて形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、酸化物半導体を有するトランジスタ101を用いることで、トランジスタ102のゲート又は容量素子104に保持されている電荷のリークを効果的にと抑制することができる。
一方、セル32に格納されたデータの読み出し速度の向上のために、トランジスタ102、103には大きな電流供給能力が求められる。また、配線PLEINの電位の初期化を高速に行うため、トランジスタ105にも大きな電流供給能力が求められる。よって、トランジスタ102、103、105には、酸化物半導体以外の材料、例えばシリコン等を用いたトランジスタを用いることが好ましい。これによって、トランジスタ102、103、105の電流供給能力を向上させることができる。
このように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタを組み合わせ、要求される機能に応じてトランジスタを使い分ける構成とすることにより、データの長期間の保持と回路の高速動作の両方を同時に実現することができる。
なお、シリコン等の酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較してpチャネル型のトランジスタの作製が容易である。よって、トランジスタ101、102、103、105、108のうち、pチャネル型とするトランジスタは、酸化物半導体以外の材料を用いたトランジスタとすることが好ましい。これにより、装置の作製における歩留まりの向上を図ることができる。
また、トランジスタ105を導通状態とすることによる配線PLEINの電位の初期化は、セル32[1,1]乃至[x,y]それぞれの読み出し動作の際に行う必要があるため、トランジスタ105の導通状態と非導通状態の切り替えは短期間に行えることが好ましい。そのため、トランジスタ105には、トランジスタ102、103と比較して大きな電流供給能力を有することが好ましい。従って、トランジスタ105のW(チャネル幅)/L(チャネル長)は、トランジスタ102のW/Lよりも大きいことが好ましい。また、トランジスタ105のW/Lは、トランジスタ103のW/Lよりも大きいことが好ましい。これにより、トランジスタ102のW/Lまたはトランジスタ103のW/Lを小さくすることに伴うセルアレイ31のサイズの縮小と、トランジスタ105のW/Lを大きくすることに伴う配線PLEINの初期化速度の向上の両立を図ることができる。
また、セル32の構造を、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタとが積層された構造とすることにより、セル32のサイズを小さくすることができる。このような構造の例としては、酸化物半導体を用いたトランジスタのチャネル形成領域と、酸化物半導体以外の材料を用いたトランジスタのチャネル形成領域との間に、少なくとも絶縁層を設けた構造があげられる。
また、トランジスタ101のオフ電流が著しく小さい場合、トランジスタ101がオフであるときのトランジスタ102のゲートは、他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。これによって、以下に述べるブースティング効果を得ることができる。
セル32では、トランジスタ102のゲートが浮遊状態にあると、配線SLの電位がローレベルからハイレベルに変化するのに伴い、スイッチとして機能するトランジスタ102のソースとゲートの間に形成される容量Cgsにより、トランジスタ102のゲートの電位が上昇する。そして、そのトランジスタ102のゲートの電位の上昇幅は、トランジスタ102のゲートに入力された電位のレベルによって異なる。
セル32に書き込まれたデータの電位がローレベルである場合、トランジスタ102は弱反転モードの状態にあるため、トランジスタ102のゲートの電位の上昇に寄与する容量Cgsには、トランジスタ102のゲートの電位に依存しない容量Cosが含まれる。具体的に、容量Cosには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。
一方、セル32に書き込まれたデータの電位がハイレベルである場合、トランジスタ102は強反転モードの状態にあるため、トランジスタ102のゲートの電位の上昇に寄与する容量Cgsには、上述した容量Cosに加えて、トランジスタ102のチャネル形成領域とゲート電極の間に形成される容量Coxの一部が含まれる。したがって、トランジスタ102のゲートの電位がハイレベルである場合、トランジスタ102のゲートの電位の上昇に寄与する容量Cgsが、トランジスタ102のゲートの電位がローレベルである場合よりも大きいこととなる。
よって、セル32に書き込まれたデータの電位がハイレベルである場合の方が、データの電位がローレベルである場合よりも、配線SLの電位の変化に伴い、トランジスタ102のゲートの電位をより高く上昇させるというブースティング効果を得ることができる。よって、セル32に書き込まれたデータの電位がハイレベルである場合に、配線BLに入力された信号の電位に対して、トランジスタ101の閾値電圧分、トランジスタ102のゲートの電位が降下していたとしても、ブースティング効果によりトランジスタ102のゲートの電位を上昇させることができるので、スイッチとして機能するトランジスタ102をオンにすることができ、セル32のスイッチの速度を向上させることができる。また、セル32に書き込まれたデータの電位がローレベルである場合には、スイッチとして機能するトランジスタ102をオフのまま維持することができる。
次に、図6に示すセルアレイ30の動作の一例を説明する。
図10は、セルアレイ30の動作の一例を示すタイミングチャートである。まず、セル32にデータを書き込む期間に相当する期間T1乃至T4における動作について説明する。
なお、図10では示していないが、回路12に電源を供給した直後に、全てのセル32[1,1]乃至[x,y]にローレベルのデータを格納してもよい。具体的には、配線WWL[1]乃至[sx]の電位を全てハイレベルにし、配線BL[1]乃至[y]の電位を全てローレベルとすることで、全てのセル32[1,1]乃至[x,y]に格納されているデータをローレベルとすることができる。これにより、配線SL[1]乃至[y]間で意図しない短絡が発生することを防止することができるため、配線PLEINの電位が不定値となることを防止し、不要な消費電流を低減することができる。
まず、期間T1において、選択する行のアドレスに関する情報を含む信号(以下、アドレス信号と呼ぶ)を配線WADRから回路46に供給し、当該アドレス信号を回路46でデコードすることにより(図6参照)、配線WWL[1]の電位をハイレベルとする。そして、配線BL[1]の電位をハイレベルとし、配線BL[2]の電位をローレベルとする。これにより、セル32[1,1]におけるトランジスタ102のゲートおよび容量素子104(図8参照)にBL[1]の電位が供給され、セル32[1,1]にハイレベルのデータが格納される。また、セル32[1,2]におけるトランジスタ102のゲートおよび容量素子104にBL[2]の電位が供給され、セル32[1,2]にローレベルのデータが格納される。
次いで、期間T2において、アドレス信号を配線WADRから回路46に供給し、当該アドレス信号を回路46でデコードすることにより、配線WWL[x]の電位をハイレベルとする。そして、配線BL[1]の電位をローレベルとし、配線BL[2]の電位をハイレベルとする。これにより、セル32[x,1]にローレベルのデータが格納され、セル32[x,2]にハイレベルのデータが格納される。
次いで、期間T3において、アドレス信号を配線WADRから回路46に供給し、当該アドレス信号を回路46でデコードすることにより、配線WWL[(s−1)x+1]の電位をハイレベルとする。そして、配線BL[1]の電位をハイレベルとし、配線BL[2]の電位をローレベルとする。これにより、セル32[(s−1)x+1,1]にハイレベルのデータが格納され、セル32[(s−1)x+1,2]にローレベルのデータが格納される。
次いで、期間T4において、アドレス信号を配線WADRから回路46に供給し、当該アドレス信号を回路46でデコードすることにより、配線WWL[sx]の電位をハイレベルとする。そして、配線BL[1]の電位をローレベルとし、配線BL[2]の電位をハイレベルとする。これにより、セル32[sx,1]にローレベルのデータが格納され、セル32[sx,2]にハイレベルのデータが格納される。
次に、回路12がテスト回路として機能する期間に相当する期間T5乃至T6における動作について説明する。
まず、期間T5において、配線CENにローレベルの信号が供給されることにより、複数のセルアレイ31の全てを選択する信号が回路44から配線47[1]乃至[s]を介して回路45に供給される。また、配線CONTEXT1の電位をハイレベル、配線CONTEXTxの電位をローレベルの電位とすることにより、配線CONTEXT1と接続された配線CWL[1]、[(s−1)x+1]の電位がハイレベルとなり、当該配線CWLと接続されたセル32[1,1]乃至[1,y]、セル32[(s−1)x+1,1]乃至[(s−1)x+1,y]が選択される。そして、当該選択されたセル32の導通/非導通が、当該選択されたセル32に格納されたデータによって決定され、回路12の再構成が行われる。
次いで、期間T6において、配線CONTEXT1の電位をローレベル、配線CONTEXTxの電位をハイレベルとする。その結果、配線CONTEXTxと接続された配線CWL[x]、配線CWL[sx]がハイレベルとなり、当該配線CWLと接続されたセル32[x,1]乃至[x,y]、セル32[sx,1]乃至[sx,y]が選択される。そして、当該選択されたセル32の導通/非導通が、当該選択されたセル32に格納されたデータによって決定され、回路12の再構成が行われる。
次に、回路12を拡張回路、特にキャッシュメモリとして用いる期間に相当する期間T7乃至T10における動作について説明する。
期間T7において、配線CENにハイレベルの信号が供給され、配線CADRからアドレス信号が供給されることにより、複数のセルアレイ31のうち特定のセルアレイ31(ここでは1行目のセルアレイ31)を選択する信号が回路44から配線47[1]乃至[s]を介して回路45に供給される。また、配線CONTEXT1の電位をハイレベル、配線CONTEXTxの電位をローレベルの電位とすることにより、1行目のセルアレイ31において、特に配線CONTEXT1と接続された配線CWL[1]の電位がハイレベルとなり、配線CWL[1]と接続されたセル32[1,1]乃至[1,y]が選択される。そして、当該選択されたセル32[1,1]乃至[1,y]において、データの読み出し動作が行われる。
また、期間T7において、配線SL[1]乃至[y]の電位を一旦ハイレベルにする。そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路44でデコードするとともに、配線CONTEXT1の電位をハイレベル、配線CONTEXTxの電位をローレベルとすることにより(図6参照)、配線CWL[1]の電位をハイレベルとする。また、配線INIT(図8参照)の電位をハイレベルとすることにより、配線PLEINの電位をローレベルとする。上記動作により、ハイレベルのデータが格納されたセル32[1,1]は導通状態となり、SL[1]の電位はローレベルとなる。また、ローレベルのデータが格納されたセル32[1,2]は非導通状態となり、SL[2]の電位はハイレベルを維持する。ここで、SL[1]乃至[y]にPLEが接続されている場合は、その出力をハイインピーダンスとしておくことが好ましい。なお、図10では、図8に示すトランジスタ105と接続された、所定の電位を供給する機能を有する配線の電位がローレベルである場合のタイミングチャートを例示しているが、ハイレベルであっても良い。
次いで、期間T8において、配線SL[1]乃至[y]の電位を一旦ハイレベルにする。そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路44でデコードするとともに、配線CONTEXT1の電位をローレベル、配線CONTEXTxの電位をハイレベルとすることにより、配線CWL[x]の電位をハイレベルとする。また、配線INITの電位をハイレベルとすることで、配線PLEINの電位をローレベルとする。上記動作により、ローレベルのデータが格納されたセル32[x,1]は非導通状態となり、SL[1]の電位はハイレベルを維持する。また、ハイレベルのデータが格納されたセル32[x,2]は導通状態となり、SL[2]の電位はローレベルとなる。
次いで、期間T9において、配線SL[1]乃至[y]の電位を一旦ハイレベルにする。そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路44でデコードするとともに、配線CONTEXT1の電位をハイレベル、配線CONTEXTxの電位をローレベルとすることにより、配線CWL[(s−1)x+1]の電位をハイレベルとする。また、配線INITの電位をハイレベルとすることで、配線PLEINの電位をローレベルとする。上記動作により、ハイレベルのデータが格納されたセル32[(s−1)x+1,1]は導通状態となり、SL[1]の電位はローレベルとなる。また、ローレベルのデータが格納されたセル32[(s−1)x+1,2]は非導通状態となり、SL[2]の電位はハイレベルを維持する。
次いで、期間T10において、配線SL[1]乃至[y]の電位を一旦ハイレベルにする。そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路44でデコードするとともに、配線CONTEXT1の電位をローレベル、配線CONTEXTxの電位をハイレベルとすることにより、配線CWL[sx]の電位をハイレベルとする。また、配線INITの電位をハイレベルとすることで、配線PLEINの電位をローレベルとする。上記動作により、ローレベルのデータが格納されたセル32[sx,1]は非導通状態となり、SL[1]の電位はハイレベルを維持する。また、ハイレベルのデータが格納されたセル32[sx,2]は導通状態となり、SL[2]の電位はローレベルとなる。
このように、セル32に格納されているデータに対応する電位が配線SL[1]乃至[y]に供給されることにより、セル32に格納されたデータを読み出しが可能となる。よって、セル32を書き込みおよび読み出しが可能な記憶装置として用いることができる。
ここで、前述の通り、図7における回路43は、シリアルデータの書き込み、パラレルデータの書き込み、およびパラレルデータの読み出しを行うことができる。そのため、期間T1乃至T4に示す動作によって、セル32へのシリアルデータまたはパラレルデータの書き込みを行うことができる。また、期間T7乃至T10に示す動作によって、セル32からのパラレルデータの読み出しを行うことができる。
なお、セルアレイ31は、図11に示す構成とすることもできる。図11におけるセルアレイ31は、配線PLEINを複数有し(配線PLEIN[1]乃至[x])、PLEIN[1]はセル32[1,1]乃至[1,y]と接続され、PLEIN[x]はセル32[x,1]乃至[x,y]と接続されている。また、配線PLEIN[1]は、トランジスタ105[1]およびラッチ回路106[1]と接続され、配線PLEIN[x]はトランジスタ105[x]およびラッチ回路106[x]と接続されている。このように、各行のセル32がそれぞれ別の配線PLEINと接続された構成をとる場合、セル32[1,1]乃至[x,y]における読み出し動作は、トランジスタ105[1]乃至[x]を用いて行毎に行うことができる。この場合、図8の構成と比較して配線PLEINの寄生容量を低減できるため、トランジスタ105に要求される電流供給能力の条件を緩和することができ、トランジスタ105のサイズや材料などの自由度を高めることができる。
なお、本実施の形態においては、回路11の通常動作時に回路12をキャッシュメモリとして用いる場合を説明したが、これに限られず、回路12を仮想メモリにおけるTLB(Translation Look−aside Buffer)や分岐予測回路として用いることもできる。
本発明の一態様に係る装置では、回路12がテスト回路として機能する際には、回路17はセル32にテスト回路用のコンフィギュレーションデータを出力する機能を有し、回路11の通常動作時においては、回路17は複数のセル32に回路11における処理に用いられるデータを出力する機能、および、セル32に格納されたデータを読み出す機能を有する。そのため、回路12に、テスト回路としての機能および拡張回路として機能を付与することができる。よって、回路11の動作状態を試験する際にテスト回路として用いた回路12を、回路11の通常動作時においてはキャッシュメモリなどの拡張回路として用いることができ、装置10において回路11の通常の動作時に不要となる回路の面積規模を縮小することができる。
また、本実施の形態においては、回路11の通常動作時に不要となる回路の例としてテスト回路を挙げたが、これに限られない。すなわち、回路11の通常動作時に不要となる任意の回路を、回路12によって再構成することができる。この場合にも、回路11の通常動作時に不要となる回路の面積規模を縮小することができる。
また、本実施の形態においては、拡張回路の例として特にキャッシュメモリについて説明したが、これに限られない。例えば、回路12を仮想メモリにおけるTLB(Translation Look−aside Buffer)や分岐予測回路として用いることもできる。また、回路12を乗算回路、積和演算回路などの演算回路として用いることもできる。さらに、回路11の通常動作時、回路12において、キャッシュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことにより、回路12をキャッシュメモリ兼演算回路として用いることもできる。
なお、本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、図7に示す回路43の、より具体的な構成の一例について説明する。
図12に、回路43の回路構成の一例を示す。回路43は、シフトレジスタ200と、選択回路204乃至206と、ラッチ回路207乃至212を有するラインバッファと、トランジスタ213乃至221と、イネーブルバッファ222乃至224を有する。
シフトレジスタ200は、ラッチ回路201乃至203を有する。ラッチ回路201には、配線SPから供給されるスタートパルスおよび配線CKから供給されるクロック信号が入力される。また、ラッチ回路201の入力端子および出力端子はAND回路の入力端子と接続され、当該AND回路の出力端子は配線SEL[1]と接続される。ラッチ回路202には、ラッチ回路201の出力信号および配線CKBから供給される反転クロック信号が入力される。また、ラッチ回路202の入力端子および出力端子はAND回路の入力端子と接続され、当該AND回路の出力端子は配線SEL[2]と接続される。同様に、ラッチ回路203には、前段のラッチ回路の出力信号と、配線CKから供給されるクロック信号または配線CKBから供給される反転クロック信号(図12においてはクロック信号)が入力される。また、ラッチ回路203の入力端子および出力端子はAND回路の入力端子と接続され、当該AND回路の出力端子は配線SEL[y]と接続される。
図2に示すように回路12をテスト回路として用いる場合、配線CENに回路12をテスト回路として用いることを示す信号(例えば、ローレベルの信号)が供給される。そして、配線SEL[1]に出力された信号はラッチ回路207のラッチ用信号として用いられ、配線SEL[2]に出力された信号はラッチ回路208のラッチ用信号として用いられ、配線SEL[y]に出力された信号はラッチ回路209のラッチ用信号として用いられる。
選択回路204乃至206は、例えば、AND回路、NOR回路を図12に示すように接続することにより構成することができる。回路12を拡張回路、例えばキャッシュメモリとして用いる場合、配線CENに回路12をキャッシュメモリとして用いることを示す信号(例えば、ハイレベルの信号)が供給される。そして、配線WSEL[1]に出力された信号はラッチ回路207のラッチ用信号およびラッチ回路208等のラッチ用信号として用いられ、配線WSEL[m]に出力された信号はラッチ回路209等のラッチ用信号として用いられる。
ラッチ回路207乃至209は、例えば、インバータ、アナログスイッチを図12に示すように接続することにより構成することができる。回路12をテスト回路として用いる場合、配線DATAにシリアルデータが順次入力され、当該シリアルデータが選択回路204乃至206を介してラッチ回路207乃至209に順次格納される。また、回路12をキャッシュメモリとして用いる場合、配線WDATA[1]乃至[n]にnビットのパラレルデータが入力され、当該パラレルデータが配線WSEL[1]によって選択された選択回路204、205等を介してラッチ回路207、208等に格納され、さらに配線WDATA[1]乃至[n]にnビットのパラレルデータが入力され、当該パラレルデータが配線WSEL[m]によって選択された選択回路206等を介してラッチ回路209に格納される。すなわちパラレルデータをnビットずつラッチ回路に一括で格納する動作をm回繰り返すことにより、ラッチ回路207乃至209にn×m=yビットのデータが格納される。この時、配線WENの電位を制御することにより、トランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベルとすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
ラッチ回路210乃至212は、配線LATに供給される信号に応じて、ラッチ回路207乃至209から出力されたデータを格納する機能を有する。そして、ラッチ回路210乃至212に格納されたデータは、配線BL[1]乃至[y]に供給される。
回路12をキャッシュメモリとして用いる場合において、当該キャッシュメモリにおいて読み出し動作を行う際には、配線RENに供給する信号を制御することにより、トランジスタ213乃至215を導通状態とし、配線SL[1]乃至[y]とラッチ回路207乃至209が接続された状態とする。このとき、配線SL[1]乃至[y]には、配線SL[1]乃至[y]と接続されたセル32に格納されたデータに対応する信号が供給され、当該信号がラッチ回路207乃至209に格納される。なお、データの読み出しを行うセル32を選択する直前に、配線PCの電位を制御することにより、トランジスタ216乃至218を導通させ、配線SL[1]乃至[y]をプリチャージすることが好ましい。これにより、セル32に格納されたデータがハイレベルであってもローレベルであっても、データの読み出しを正確に行うことができる。
セル32からSL[1]乃至[y]を介してラッチ回路207乃至209に格納されたデータは、配線RSEL[1]乃至[m]により供給される信号により選択されるイネーブルバッファ222乃至イネーブルバッファ224を介して、nビットずつ、配線RDATA[1]乃至[n]に出力される。よって、セル32に格納されたデータを、パラレルデータとして読み出すことができる。
なお、ラッチ回路207乃至209のすべてに新しいデータを格納し、当該データをラッチ回路210乃至212を介して配線BL[1]乃至[y]に供給することにより、特定の行のセル32にデータを同時に書き込むことができる。すなわち、特定の行のセル32に格納されるデータの更新を一括で行うことができる。
また、特定の行のセル32に格納されているデータを配線SL[1]乃至[y]を介してラッチ回路207乃至209に格納した後、ラッチ回路207乃至209のうち一部に新しいデータを格納してデータを上書きし、その後、ラッチ回路207乃至ラッチ回路209に格納されたデータをラッチ回路210乃至ラッチ回路212を介して配線BL[1]乃至[y]に供給することにより、当該特定の行のセル32のうち、一部のセルのデータを書き換えることができる。すなわち、特定の行のセル32のうち一部のセルに格納されたデータを部分的に更新することができる。
また、特定の行のセル32に格納されているデータを配線SL[1]乃至[y]を介してラッチ回路207乃至209に格納した後、ラッチ回路210乃至212を介して配線BL[1]乃至[y]に供給することにより、当該特定の行のセル32のデータをリフレッシュすることができる。これによって、セル32におけるトランジスタ102のゲートおよび容量素子104の電位が低下した場合に、元の電位に戻すことができる。
上記のように、ラッチ回路207乃至209は、書き込み用のラッチ回路としても読み出し用のラッチ回路としても用いることができる。よって、書き込み用のラッチ回路と読み出し用のラッチ回路を別々に設ける必要がなくなるため、回路の規模を小さくし、回路の面積を削減することができる。
このように、図12に示す回路43は、セル32へのシリアルデータを書き込みと、セル32へのパラレルデータの書き込みと、セル32からのパラレルデータの読み出しを行うことができる。
次に、回路12がテスト回路として機能する場合の回路43の動作について説明する。
図13は、回路12をテスト回路として用いる際の、データの書き込み動作を説明するタイミングチャートである。なお、期間T1乃至11において、配線CENには、回路12をテスト回路として用いる場合に対応するローレベルの信号が供給されている。
まず、期間T1において、配線INITの電位をハイレベル、配線WWL[1]乃至[x]の電位をハイレベルとし、配線BL[1]乃至[y]の電位をローレベルとすることにより、セル32[1,1]乃至[x,y]のすべてにローレベルのデータを格納する。これにより、配線SL[1]乃至[y]間で意図しない短絡が発生することを防止することができるため、配線PLEINの電位が不定値となることを防止し、不要な消費電流を低減することができる。
次いで、期間T2、3において、配線SPの電位をハイレベルとする。このとき、期間T3において配線SEL[1]の電位がハイレベルとなり、期間T3における配線DATAの電位に対応するハイレベルのデータがラッチ回路207に格納される。また、期間T4において配線SEL[2]の電位がハイレベルとなり、期間T4における配線DATAの電位に対応するローレベルのデータがラッチ回路208に格納される。なお、配線SPの電位を図13に示すような電位に制御するために、ラッチ回路201の前段に、配線CKBから供給される反転クロック信号により制御されるラッチ回路をさらに追加してもよい。
次いで、期間T5において、配線LATの電位をハイレベルとする。この時、ラッチ回路207乃至209に格納されたデータは、ラッチ回路210乃至212に格納されるとともに、配線BL[1]乃至[y]に出力される。よって、配線BL[1]の電位はハイレベル、配線BL[2]の電位はローレベルとなる。
次いで、期間T6において、配線WWL[1]の電位をハイレベルにする。この時、配線WWL[1]と接続されたセル32[1,1]乃至[1,y]が書き込み対象として選択され、セル[1,1]には配線BL[1]の電位に対応したハイレベルのデータが格納され、セル[1,2]には配線BL[2]の電位に対応するローレベルのデータが格納される。
次いで、期間T7、8において、配線SPの電位をハイレベルとする。このとき、期間T8において配線SEL[1]の電位がハイレベルとなり、期間T8における配線DATAの電位に対応するローレベルのデータがラッチ回路207に格納される。また、期間T9において配線SEL[2]の電位がハイレベルとなり、期間T9における配線DATAの電位に対応するハイレベルのデータがラッチ回路208に格納される。
次いで、期間T10において、配線LATの電位をハイレベルとする。この時、ラッチ回路207乃至209に格納されたデータは、ラッチ回路210乃至212に格納されるとともに、配線BL[1]乃至[y]に出力される。よって、配線BL[1]の電位はローレベル、配線BL[2]の電位はハイレベルとなる。
次いで、期間T11において、配線WWL[x]の電位をハイレベルとする。この時、配線WWL[x]と接続されたセル32[x,1]乃至[x,y]が書き込み対象として選択され、セル[x,1]には配線BL[1]の電位に対応したローレベルのデータが格納され、セル[x,2]には配線BL[2]の電位に対応するハイレベルのデータが格納される。
以降、同様の動作を全ての行のセル32について繰り返すことで、全てのセル32[1,1]乃至[sx,y]に書き込みが行われ、所定のデータが格納される。そして、当該データをコンフィギュレーションデータとして回路12がテスト回路に再構成され、回路12においてテストパターンの生成等が行われる。
次に、回路12がキャッシュメモリとして機能する場合の回路43の動作について説明する。
図14は、回路12をキャッシュメモリとして用いる際のデータの書き込み動作および読み出し動作を説明するタイミングチャートである。ここで、期間T12乃至14は、セル32へのデータの書き込み動作に相当する。また、期間T15は、セル32からのデータの読み出し動作に相当する。また、期間T16乃至18は、セルに格納されたデータの一部を書き換える動作に相当する。また、期間T19乃至20は、キャッシュメモリのデータのリフレッシュ動作に相当する。なお、期間T12乃至20において、配線CENには、回路12をキャッシュメモリとして用いる場合に対応するハイレベルの信号が供給されている。
まず、期間T12において、配線WENの電位をハイレベル、配線WSEL[1]の電位をハイレベルとし、配線WDATA[1]の電位をハイレベル、配線WDATA[2]の電位をローレベルとする。これにより、ラッチ回路207にはハイレベルのデータが格納され、ラッチ回路208にはローレベルのデータが格納される。
次いで、期間T13において、配線WENの電位をハイレベル、配線WSEL[m]の電位をハイレベルとし(図示せず)、配線WDATA[1]の電位をローレベル、配線WDATA[2]の電位をハイレベルとすると、配線WSEL[m]および配線WDATA[1]と接続されたラッチ回路(図示せず)にはローレベルのデータが格納され、配線WSEL[m]および配線WDATA[2]と接続されたラッチ回路(図示せず)にはハイレベルのデータが格納される。
次いで、期間T14において、配線WENの電位をハイレベル、配線LATの電位をハイレベル、配線WWL[1]の電位をハイレベルとする。この時、ラッチ回路207に格納されているハイレベルのデータがラッチ回路210に格納されるとともに、配線BL[1]に出力される。また、ラッチ回路208に格納されているローレベルのデータがラッチ回路211に格納されるとともに、配線BL[2]に出力される。よって、配線BL[1]の電位はハイレベル、配線BL[2]の電位はローレベルとなる。さらに、配線WWL[1]と接続された1行目のセル32[1,1]乃至[1,y]が書き込み対象として選択され、セル[1,1]には配線BL[1]の電位に対応したハイレベルのデータが格納され、セル[1,2]には配線BL[2]の電位に対応するローレベルのデータが格納される。なお、期間T14において、配線WENの電位をハイレベルとすることにより、トランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベルとすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
次いで、期間T15において、配線RENの電位をハイレベルとし、配線CWL[1]の電位をハイレベルとすると、配線CWL[1]と接続された1行目のセル32[1,1]乃至[1,y]が読み出し対象として選択され、配線SL[1]乃至[y]に、セル32[1,1]乃至[1,y]に格納されたデータに対応する信号が出力される。具体的には、配線CWL[1]の電位がハイレベルとなることにより、セル32[1,1]、[1,2]におけるトランジスタ103は導通状態となり、ハイレベルのデータが格納されたセル32[1,1]におけるトランジスタ102は導通状態となり、ローレベルのデータが格納されたセル32[1,2]におけるトランジスタ102は非導通状態となる。そのため、セル32[1,1]は導通状態、セル32[1,2]は非導通状態となり、配線SL[1]の電位はローレベル、配線SL[2]の電位はハイレベルとなる。
また、配線RENの電位がトランジスタ213乃至215のゲートに供給されることにより、トランジスタ213乃至215が導通状態となり、配線SL[1]乃至[y]の電位に対応するデータがラッチ回路207乃至209に格納される。具体的には、ラッチ回路207にはハイレベルのデータが格納され、ラッチ回路208にはローレベルのデータが格納される。なお、期間T15の初期において、配線PCの電位をローレベルとし、トランジスタ216乃至218を導通状態とすることにより、配線SL[1]乃至[y]をプリチャージしておく構成が好ましい。これによって、セル32に格納されたデータがハイレベルであってもローレベルであっても、データの読み出しを正確に行うことができる。
そして、配線RSEL[1]の電位がハイレベルとなることにより、ラッチ回路207に格納されたデータがイネーブルバッファ222を介して配線RDATA[1]に出力され、ラッチ回路208に格納されたデータがイネーブルバッファ223を介して配線RDATA[2]に出力される。
次いで、期間T16において、配線RENの電位をハイレベルとし、配線CWL[1]の電位をハイレベルとすることにより、配線SL[1]乃至[y]にセル32[1,1]乃至[1,y]に格納されたデータに対応する信号が出力される。そして、期間T15と同様の動作により、配線SL[1]乃至[y]の電位に対応するデータがラッチ回路207乃至209に格納される。ここでは、ラッチ回路207にハイレベルのデータが格納され、ラッチ回路208にローレベルのデータが格納される。
次いで、期間T17において、配線WSEL[1]の電位をハイレベルとし、配線WDATA[1]の電位をローレベルとし、配線WDATA[2]の電位をハイレベルとすると、ラッチ回路207にローレベルのデータが格納され、ラッチ回路208にハイレベルのデータが格納される。
次いで、期間T18において、配線WENの電位をハイレベル、配線LATの電位をハイレベル、配線WWL[1]の電位をハイレベルとする。この時、ラッチ回路207に格納されているローレベルのデータがラッチ回路210に格納されるとともに、配線BL[1]に出力される。また、ラッチ回路208に格納されているハイレベルのデータがラッチ回路211に格納されるとともに、配線BL[2]に出力される。よって、配線BL[1]の電位はローレベル、配線BL[2]の電位はハイレベルとなる。さらに、配線WWL[1]と接続された1行目のセル32[1,1]乃至[1,y]が書き込み対象として選択され、セル[1,1]には配線BL[1]の電位に対応したローレベルのデータが格納され、セル[1,2]には配線BL[2]の電位に対応するハイレベルのデータが格納される。なお、期間T18において、配線WENの電位をハイレベルとすることにより、トランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベルとすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
次いで、期間T19において、配線RENの電位をハイレベルとし、配線CWL[1]の電位をハイレベルとすることにより、配線SL[1]乃至[y]にセル32[1,1]乃至[1,y]に格納されたデータに対応する信号が出力される。そして、期間T16と同様の動作により、配線SL[1]乃至[y]の電位に対応するデータがラッチ回路207乃至209に格納される。ここでは、ラッチ回路207にローレベルのデータが格納され、ラッチ回路208にハイレベルのデータが格納される。
次いで、期間T20において、配線WENの電位をハイレベル、配線LATの電位をハイレベル、配線WWL[1]の電位をハイレベルとする。この時、ラッチ回路207に格納されているローレベルのデータがラッチ回路210に格納されるとともに、配線BL[1]に出力される。また、ラッチ回路208に格納されているハイレベルのデータがラッチ回路211に格納されるとともに、配線BL[2]に出力される。よって、配線BL[1]の電位はローレベル、配線BL[2]の電位がハイレベルとなる。さらに、配線WWL[1]と接続された1行目のセル32[1,1]乃至[1,y]が書き込み対象として選択され、セル[1,1]には配線BL[1]の電位に対応したローレベルのデータが格納され、セル[1,2]には配線BL[2]の電位に対応するハイレベルのデータが格納される。なお、期間T20において、配線WENの電位をハイレベルとすることにより、トランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベルとすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
なお、本実施の形態においては、回路11の通常動作時に回路12をキャッシュメモリとして用いる場合を説明したが、本発明の一態様はこれに限られず、回路12を仮想メモリにおけるTLBや分岐予測回路として用いることもできる。
本発明の一態様に係る装置では、回路12がテスト回路として機能する際には、回路17はセル32にテスト回路用のコンフィギュレーションデータを出力する機能を有し、回路11の通常動作時においては、回路17は複数のセル32に回路11における処理に用いられるデータを出力する機能、および、セル32に格納されたデータを読み出す機能を有する。そのため、回路12に、テスト回路としての機能および拡張回路として機能を付与することができる。よって、回路11の動作状態を試験する際にテスト回路として用いた回路12を、回路11の通常動作時においてはキャッシュメモリなどの拡張回路として用いることができ、装置10において回路11の通常の動作時に不要となる回路の面積規模を縮小することができる。
また、本実施の形態においては、回路11の通常動作時に不要となる回路の例としてテスト回路を挙げたが、これに限られない。すなわち、回路11の通常動作時に不要となる任意の回路を、回路12によって再構成することができる。この場合にも、回路11の通常動作時に不要となる回路の面積規模を縮小することができる。
また、本実施の形態においては、拡張回路の例として特にキャッシュメモリについて説明したが、これに限られない。例えば、回路12を仮想メモリにおけるTLB(Translation Look−aside Buffer)や分岐予測回路として用いることもできる。また、回路12を乗算回路、積和演算回路などの演算回路として用いることもできる。さらに、回路11の通常動作時、回路12において、キャッシュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことにより、回路12をキャッシュメモリ兼演算回路として用いることもできる。
なお、本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の内容等の本明細書等に開示された内容と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、回路12(図1乃至5参照)に用いることができるPLDの構成の一例について説明する。
<ロジックアレイの構成例>
図15に、回路12に用いることができるPLD400の構成の一部を例示する。PLD400は、複数のPLE410(図1乃至5におけるPLE15に対応)と、複数のPLE410の入力端子または出力端子に電気的に接続されている複数の配線420と、配線420間の導通状態を制御する機能を有するSW(図1乃至5におけるSW16に対応)とを有する。複数の配線420とSWとにより、PLE410間の導通状態が制御される。
なお、図15に示すPLD400には、複数のPLE410の入力端子または出力端子に電気的に接続されている配線420に加えて、クロック信号や信号RESをPLE410に供給する機能を有する配線が設けられていても良い。クロック信号は、例えば、PLE410が有するフリップフロップからの信号の出力のタイミングを制御する動作に用いることができる。また、信号RESは、例えば、PLE410が有するフリップフロップに保持されているデータを、初期化するタイミングを制御する動作に用いることができる。
<PLEの構成例>
次いで、PLE410の構成例について説明する。
図16(A)に、PLE410の一形態を例示する。図16(A)に示すPLE410は、LUT(ルックアップテーブル)430と、フリップフロップ440とを有する。LUT430では、回路情報を含むデータに従って、入力端子450に入力される入力信号の論理値に対する、出力信号の論理値が定められる。フリップフロップ440は、LUT430の出力信号に含まれるデータを保持し、クロック信号CLKに同期して当該データに対応した出力信号を、出力端子460から出力する。
また、回路情報を含むデータによって、フリップフロップ440の種類を定義できる構成にしても良い。具体的には、回路情報を含むデータに従って、フリップフロップ440がD型フリップフロップ、T型フリップフロップ、JK型フリップフロップ、またはSW型フリップフロップのいずれかの機能を有するようにしても良い。
また、図16(B)に、PLE410の別の一形態を例示する。図16(B)に示すPLE410は、図16(A)に示したPLE410に、AND回路470が追加された構成を有している。AND回路470には、フリップフロップ440からの信号が、正論理の入力として与えられ、信号INITの電位が、負論理の入力として与えられている。上記構成により、信号INITの電位に従って、出力端子460の電位を初期化することができる。
また、図16(C)に、PLE410の別の一形態を例示する。図16(C)に示すPLE410は、図16(A)に示したPLE410に、マルチプレクサ480が追加された構成を有している。また、図16(C)に示すPLE410は、記憶回路490を有している。
LUT430は、回路情報を含むデータに従って、入力信号の論理値に対する出力信号の論理値が定められる。また、マルチプレクサ480は、LUT430からの出力信号と、フリップフロップ440からの出力信号とが入力されている。そして、マルチプレクサ480は、記憶回路490に格納されているデータに従って、上記2つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ480からの出力信号は、出力端子460から出力される。
また、図16(D)に、PLE410の別の一形態を例示する。図16(D)に示すPLE410は、図16(C)に示したPLE410に、マルチプレクサ500が追加された構成を有している。また、図16(D)に示すPLE410は、記憶回路510を有している。
マルチプレクサ500には、LUT430からの出力信号と、端子520から入力された、他のPLE410が有するフリップフロップ440からの出力信号とが入力されている。そして、マルチプレクサ500は、記憶回路510に格納されている回路情報を含むデータに従って、上記2つの出力信号のいずれか一方を選択し、出力する機能を有する。
<記憶回路について>
次いで、PLE410が有する、回路情報を記憶する機能を有する記憶回路の構成例について説明する。
図17に、記憶回路600の構成を、一例として示す。記憶回路600は、図16(C)に示す記憶回路490として、或いは、図16(D)に示す記憶回路490または記憶回路510として用いることができる。また、記憶回路600は、LUT430が有する記憶回路として用いることができる。
記憶回路600は、データを記憶する機能を有する複数の回路610を有する。図17では、複数の回路610がm行n列で配置されている場合を例示している。そして、i列j行目(iはn以下の自然数を意味し、jはm以下の自然数を意味する)の回路610は、配線BL[i−1]、配線CL[1,0]、配線WL[2j−1,2j−2]、配線OL[j−1]に電気的に接続されている。
図18(A)に、i列j行目の、回路610のより具体的な構成の一例を示す。回路610は、データを記憶する機能を有する複数の回路620と、複数の回路620からそれぞれ出力されるデータを選択する機能を有するマルチプレクサ630とを有する。具体的に、図18(A)では、回路610が回路620a及び回路620bで示す2つの回路620を有する場合を例示している。
具体的に、入力される信号の極性が互いに反転している配線BL[i−1]及び配線BLb[i−1]は、共に、回路620a及び回路620bに電気的に接続されている。配線WL[2j−2]及び配線WL[2j−1]は、回路620a及び回路620bにそれぞれ電気的に接続されている。配線CL[0]及び配線CL[1]は、マルチプレクサ630に電気的に接続されている。回路620aから出力されるデータと、回路620bから出力されるデータとは、マルチプレクサ630において、配線CL[0]及び配線CL[1]から供給される信号に含まれるデータに従って、いずれかが選択される。
なお、回路610が有する回路620の数は、3以上であっても良い。この場合、回路610に電気的に接続される配線WL及び配線CLの数も、回路620の数に合わせて調整することが望ましい。また、回路610が有する回路620の数は、単数であっても良い。この場合、配線WL及び配線CLの数も、回路620の数に合わせて調整することが望ましい。さらに、回路610が有する回路620の数が単数である場合は、マルチプレクサ630を回路610に設けず、回路620から出力されるデータを配線OL[j−1]に入力するようにしても良い。
次いで、図18(B)に、回路620の具体的な構成を一例として示す。図18(B)に示す回路620は、トランジスタ640、650、660、670を少なくとも有する。また、回路620は、図18(B)に示すように、容量素子680及び容量素子690を有していても良い。
トランジスタ640は、回路620内のノードND1への、データを含む第1信号の電位の供給を制御する機能を有する。具体的には、トランジスタ640が導通状態であるとき、配線BL[i−1]に与えられたデータを含む第1信号の電位が、ノードND1に供給される。また、トランジスタ640が非導通状態であるとき、ノードND1の電位が保持される。容量素子680の一方の電極はノードND1に電気的に接続されており、容量素子680は、ノードND1の電位を保持する機能を有する。容量素子680の他方の電極は、例えば、一定の電位を供給することができる機能を有する配線に接続されている。例えば、GND線に接続されている。ただし、その配線の電位は、0ボルトであることに限定されない。
トランジスタ640における導通状態または非導通状態の選択は、配線WL[2j−1]または配線WL[2j−2]に与えられる信号の電位に従って行われる。
トランジスタ650は、ノードND1の電位に従って、配線700と配線720の間における導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ650が導通状態であるとき、配線700と配線720とが導通状態となる。また、トランジスタ650が非導通状態であるとき、配線700と配線720とは非導通状態となる。
また、トランジスタ660は、回路620内のノードND2への、データを含む第2信号の電位の供給を、制御する機能を有する。具体的には、トランジスタ660が導通状態であるとき、配線BLb[i−1]に与えられたデータを含む第2信号の電位が、ノードND2に供給される。また、トランジスタ660が非導通状態であるとき、ノードND2の電位が保持される。容量素子690の一方の電極はノードND2に電気的に接続されており、容量素子690は、ノードND2の電位を保持する機能を有する。容量素子690の他方の電極は、例えば、一定の電位を供給することができる機能を有する配線に電気的に接続されている。例えば、GND線に電気的に接続されている。ただし、その配線の電位は、0ボルトであることに限定されない。なお、容量素子690の他方の電極は、容量素子680の他方の電極と、電気的に接続されていてもよい。ただし、本発明の一態様は、これに限定されない。
トランジスタ660における導通状態または非導通状態の選択は、配線WL[2j−1]または配線WL[2j−2]に与えられる信号の電位に従って行われる。
トランジスタ670は、ノードND2の電位に従って、配線710と配線720の間における導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ670が導通状態であるとき、配線710と配線720とが導通状態となる。また、トランジスタ670が非導通状態であるとき、配線710と配線720とは非導通状態となる。
なお、配線700にはハイレベルの電位VDDが与えられ、配線710にはローレベルの電位VSSが与えられるものとする。そして、データを回路620に書き込むときには、第1信号の電位と、第2信号の電位は、互いに極性が反転している、すなわち論理レベルが反転している。よって、トランジスタ650とトランジスタ670とは、一方が導通状態にあるとき、他方が非導通状態にある。また、トランジスタ650とトランジスタ670のうち、どちらが導通状態にあり、どちらが非導通状態にあるかは、第1信号と第2信号の電位、すなわちデータによって定まる。そのため、データによって、配線720に与えられる電位が、ハイレベルの電位VDDであるか、ローレベルの電位VSSであるかが定まる。
配線720に与えられる電位をデータとして含む信号は、図18(A)に示すマルチプレクサ630に入力される。
なお、図18(B)に示す回路620において、トランジスタ640及びトランジスタ660に用いられるトランジスタは、ノードND1及びノードND2の電位を保持する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ640及びトランジスタ660に用いるのに好適である。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するトランジスタをトランジスタ640及びトランジスタ660に用いることで、ノードND1及びノードND2に保持されている電荷が、リークするのを防ぐことができる。
なお、トランジスタ640にnチャネル型のトランジスタが用いられる場合、ノードND1を電位VSSにすることは容易であるが、ノードND1を電位VDDにすることは、上記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ650にpチャネル型のトランジスタが用いられていると、トランジスタ650を確実に非導通状態にすることが難しくなり、トランジスタ650を介して貫通電流が流れやすくなる。よって、トランジスタ640にnチャネル型のトランジスタが用いられる場合、トランジスタ650には、nチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。トランジスタ660とトランジスタ670にも同様のことが言える。すなわち、トランジスタ660にnチャネル型のトランジスタが用いられる場合、トランジスタ670には、nチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。
また、トランジスタ640にpチャネル型のトランジスタが用いられる場合、ノードND1を電位VDDにすることは容易であるが、ノードND1を電位VSSにすることは、上記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ650にnチャネル型のトランジスタが用いられていると、トランジスタ650を確実に非導通状態にすることが難しくなり、トランジスタ650を介して貫通電流が流れやすくなる。よって、トランジスタ640にpチャネル型のトランジスタが用いられる場合、トランジスタ650には、pチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。トランジスタ660とトランジスタ670にも同様のことが言える。すなわち、トランジスタ660にpチャネル型のトランジスタが用いられる場合、トランジスタ670には、pチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
本実施の形態では、回路12(図1乃至5参照)に用いることができる再構成可能回路の構成の一例について説明する。
<半導体装置の断面構造の例>
図19に、図8に示したセル32を有する半導体装置の断面構造を、一例として示す。
なお、図19では、酸化物半導体膜にチャネル形成領域を有するトランジスタ101が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ102上に形成されている場合を例示している。
トランジスタ102は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ102は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ101はトランジスタ102上に積層されていなくとも良く、トランジスタ101とトランジスタ102とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ102を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ102が形成される半導体基板801は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図19では、単結晶シリコン基板を半導体基板801として用いる場合を例示している。
また、トランジスタ102は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法(LOCOS法:Local Oxidation of Silicon法)、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図19では、トレンチ分離法を用いてトランジスタ102を電気的に分離する場合を例示している。具体的に、図19では、半導体基板801にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域810により、トランジスタ102を素子分離させる場合を例示している。
トランジスタ102上には、絶縁膜811が設けられている。絶縁膜811には開口部が形成されている。そして、上記開口部には、トランジスタ102のソース及びドレインにそれぞれ電気的に接続されている導電膜825及び導電膜826と、トランジスタ102のゲートに電気的に接続されている導電膜827とが、形成されている。
そして、導電膜825は、絶縁膜811上に形成された導電膜834に電気的に接続されており、導電膜826は、絶縁膜811上に形成された導電膜835に電気的に接続されており、導電膜827は、絶縁膜811上に形成された導電膜836に電気的に接続されている。
導電膜834乃至導電膜836上には、絶縁膜812が形成されている。絶縁膜812には開口部が形成されており、上記開口部に、導電膜836に電気的に接続された導電膜837が形成されている。そして、導電膜837は、絶縁膜812上に形成された導電膜851に、電気的に接続されている。
また、導電膜851上には、絶縁膜813が形成されている。絶縁膜813には開口部が形成されており、上記開口部に、導電膜851に電気的に接続された導電膜852が形成されている。そして、導電膜852は、絶縁膜813上に形成された導電膜853に、電気的に接続されている。また、絶縁膜813上には、導電膜844が形成されている。
導電膜853及び導電膜844上には絶縁膜861が形成されている。そして、図19では、絶縁膜861上にトランジスタ101が形成されている。
トランジスタ101は、絶縁膜861上に、酸化物半導体を含む半導体膜901と、半導体膜901上の、ソースまたはドレインとして機能する導電膜921及び導電膜922と、半導体膜901、導電膜921及び導電膜922上のゲート絶縁膜862と、ゲート絶縁膜862上に位置し、導電膜921と導電膜922の間において半導体膜901と重なっているゲート電極931と、を有する。なお、導電膜922は、絶縁膜861に設けられた開口部において、導電膜853に電気的に接続されている。
そして、トランジスタ101では、半導体膜901において、導電膜921に重なる領域と、ゲート電極931に重なる領域との間に、領域910が存在する。また、トランジスタ101では、半導体膜901において、導電膜922に重なる領域と、ゲート電極931に重なる領域との間に、領域911が存在する。領域910及び領域911に、導電膜921、導電膜922、及びゲート電極931をマスクとしてアルゴン、p型の導電型を半導体膜901に付与する不純物、或いは、n型の導電型を半導体膜901に付与する不純物を添加することで、半導体膜901のうちゲート電極931に重なる領域よりも、領域910及び領域911の抵抗率を下げることができる。
そして、トランジスタ101上に、絶縁膜863が設けられている。
なお、図19において、トランジスタ101は、ゲート電極931を半導体膜901の片側において少なくとも有していれば良いが、半導体膜901を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ101が、半導体膜901を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図19では、トランジスタ101が、一のゲート電極931に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ101は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
<トランジスタについて>
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成例について説明する。
図20に、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成を、一例として示す。図20(A)には、トランジスタ90の上面図を示す。なお、図20(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図20(A)に示した上面図の、一点鎖線A1−A2における断面図を図20(B)に示し、一点鎖線A3−A4における断面図を図20(C)に示す。
図20に示すように、トランジスタ90は、基板97に形成された絶縁膜91上において順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜92bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半導体膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、基板97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ90の、具体的な構成の別の一例を、図21に示す。図21(A)には、トランジスタ90の上面図を示す。なお、図21(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図21(A)に示した上面図の、破線A1−A2における断面図を図21(B)に示し、破線A3−A4における断面図を図21(C)に示す。
図21に示すように、トランジスタ90は、絶縁膜91上において順に積層された酸化物半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導電膜94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。
なお、図20及び図21では、積層された酸化物半導体膜92a乃至酸化物半導体膜92cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜92a乃至酸化物半導体膜92cが順に積層されている半導体膜をトランジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜92bは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ90が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜95との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔している酸化物半導体膜92bに、チャネル領域を形成することができる。
また、酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ90の電界効果移動度が高くなる。
また、酸化物半導体膜92bと酸化物半導体膜92aの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が変動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ90の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度)することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜92bとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
具体的に、酸化物半導体膜92a、酸化物半導体膜92cがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92a、酸化物半導体膜92cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜92cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8等がある。
なお、酸化物半導体膜92a及び酸化物半導体膜92cの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは3nm以上50nm以下である。
3層構造の半導体膜において、酸化物半導体膜92a乃至酸化物半導体膜92cは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与することができるため、酸化物半導体膜92bは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ90の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜92a及び酸化物半導体膜92cとして、スパッタリング法により形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物半導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。
また、酸化物半導体膜92bをCAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする場合、酸化物半導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])であり、In−Ga−Zn酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。また、酸化物半導体膜92bをCAAC−OS膜とする場合、酸化物半導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=2:1:3[原子数比])をターゲットに用いてもよい。このようなターゲットを用いて成膜されたCAAC−OS膜は、一定の範囲におけるCAAC−OSの回折パターンが観測される領域の割合(CAAC化率ともいう)を高くすることができるので、当該CAAC−OS膜にチャネル形成領域を有するトランジスタの周波数特性(f特)を高めることができる。
なお、酸化物半導体膜92a乃至92cは、スパッタリング法により形成することができる。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、キャリア発生源が少ないため、i型(真性半導体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
不純物元素を低減することで、高純度化された酸化物半導体膜は膜中のキャリア密度が低減されている。膜中のキャリア密度は、例えば、1×1017個/cm3以下、又は1×1015個/cm3以下、又は1×1013個/cm3以下、又は8×1011個/cm3以下、とすることができる。より好ましくは、キャリア密度を8×1011個/cm3未満、1×1011個/cm3未満、さらに好ましくは1×1010個/cm3未満であり、且つ、1×10−9個/cm3以上とすることができる。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn酸化物、In−Sn−Zn酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。
なお、例えば、In−Ga−Zn酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In−Sn−Zn酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体膜に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体膜を高純度化するために、加熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体膜に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが10ppm未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体膜の形成後であれば、いつ行ってもよい。例えば、酸化物半導体膜の選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。処理時間は24時間以内とする。
加熱処理は、電気炉、RTA装置等を用いることができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
また、トランジスタ90において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されることで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トランジスタ90を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ90に用いる場合、n型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが、トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜91は、加熱により酸素を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥が少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であることが好ましい。
絶縁膜91は、加熱により酸素を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマCVD(Chemical Vapor Deposition)法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図20及び図21に示すトランジスタ90は、チャネル領域が形成される酸化物半導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換えると、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電膜96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすいやすい。しかし、図20及び図21に示すトランジスタ90では、導電膜93及び導電膜94とは重ならない酸化物半導体膜92bの端部と、導電膜96とが重なるため、導電膜96の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜92bの端部を介して導電膜93と導電膜94の間に流れる電流を、導電膜96に与える電位によって制御することができる。このようなトランジスタ90の構造を、Surrounded Channel(S−Channel)構造とよぶ。
具体的に、S−Channel構造の場合、トランジスタ90がオフとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電膜93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑えることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、S−Channel構造の場合、トランジスタ90がオンとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れる電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重なることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い酸化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲においてキャリアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結果、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
<酸化物半導体膜の構造>
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、CAAC−OS膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
<CAAC−OS膜>
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することが難しい。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図24(A)は、CAAC−OS膜の断面TEM像である。また、図24(B)は、図24(A)をさらに拡大した断面TEM像であり、理解を容易にするために原子配列を強調表示している。
図24(C)は、図24(A)のA−O−A’間において、丸で囲んだ領域(直径約4nm)の局所的なフーリエ変換像である。図24(C)より、各領域においてc軸配向性が確認できる。また、A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグレインであることが示唆される。また、A−O間では、c軸の角度が14.3°、16.6°、30.9°のように少しずつ連続的に変化していることがわかる。同様に、O−A’間では、c軸の角度が−18.3°、−17.6°、−11.3°と少しずつ連続的に変化していることがわかる。
なお、CAAC−OS膜に対し、電子回折を行うと、配向性を示すスポット(輝点)が観測される。例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の電子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測される(図25(A)参照。)。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm2以上または1000μm2以上となる結晶領域が観察される場合がある。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたCAAC−OS膜は、不純物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
<微結晶酸化物半導体膜>
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することが困難な場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、TEMによる観察像では、結晶粒界を明確に確認することが困難な場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある(図25(B)参照。)。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
ところで、CAAC−OS膜であったとしても、部分的にnc−OS膜などと同様の回折パターンが観測される場合がある。したがって、CAAC−OS膜の良否は、一定の範囲におけるCAAC−OS膜の回折パターンが観測される領域の割合(CAAC化率ともいう。)で表すことができる場合がある。例えば、良質なCAAC−OS膜であれば、CAAC化率は、50%以上、好ましくは80%以上、さらに好ましくは90%以上、さらに好ましくは95%以上となる。CAAC−OS膜と異なる回折パターンが観測される領域の割合を非CAAC化率と表記する。
一例として、成膜直後(as−sputteredと表記。)、または酸素を含む雰囲気における450℃加熱処理後のCAAC−OS膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、5nm/秒の速度で60秒間スキャンしながら回折パターンを観測し、観測された回折パターンを0.5秒ごとに静止画に変換することで、CAAC化率を導出した。なお、電子線としては、プローブ径が1nmのナノビーム電子線を用いた。なお、同様の測定は6試料に対して行った。そしてCAAC化率の算出には、6試料における平均値を用いた。
成膜直後のCAAC−OS膜のCAAC化率は75.7%(非CAAC化率は24.3%)であった。また、450℃加熱処理後のCAAC−OS膜のCAAC化率は85.3%(非CAAC化率は14.7%)であった。成膜直後と比べて、450℃加熱処理後のCAAC化率が高いことがわかる。即ち、高い温度(例えば400℃以上)における加熱処理によって、非CAAC化率が低くなる(CAAC化率が高くなる)ことがわかる。また、500℃未満の加熱処理においても高いCAAC化率を有するCAAC−OS膜が得られることがわかる。
ここで、CAAC−OS膜と異なる回折パターンのほとんどはnc−OS膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、nc−OS膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、CAAC化していることが示唆される。
図25(C)は、成膜直後(as−sputtered)のCAAC−OS膜の平面TEM像であり、図25(D)は、450℃加熱処理後のCAAC−OS膜の平面TEM像である。図25(C)と図25(D)とを比較することにより、450℃加熱処理後のCAAC−OS膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、CAAC−OS膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
(実施の形態6)
本実施の形態では、図19とは異なる構造のセル32を有する半導体装置の構造の一例について説明する。
図22に、図8に示したセル32を有する半導体装置の断面構造を、一例として示す。なお、破線A1−A2で示す領域では、トランジスタ102及びトランジスタ101のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ102及びトランジスタ101のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ102のチャネル長方向とトランジスタ101のチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、トランジスタにおいてキャリアが移動する方向と概略平行な方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図22では、酸化物半導体膜にチャネル形成領域を有するトランジスタ101が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ102上に形成されている場合を例示している。
トランジスタ102は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ102は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ101はトランジスタ102上に積層されていなくとも良く、トランジスタ101とトランジスタ102とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ102を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ102が形成される基板1000は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図22では、単結晶シリコン基板を基板1000として用いる場合を例示している。
また、トランジスタ102は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図22では、トレンチ分離法を用いてトランジスタ102を電気的に分離する場合を例示している。具体的に、図22では、エッチング等により基板1000に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域1001により、トランジスタ102を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板1000の凸部には、トランジスタ102の不純物領域1002及び不純物領域1003と、不純物領域1002及び不純物領域1003に挟まれたチャネル形成領域1004とが設けられている。さらに、トランジスタ102は、チャネル形成領域1004を覆う絶縁膜1005と、絶縁膜1005を間に挟んでチャネル形成領域1004と重なるゲート電極1006とを有する。
トランジスタ102では、チャネル形成領域1004における凸部の側部及び上部と、ゲート電極1006とが絶縁膜1005を間に挟んで重なることで、チャネル形成領域1004の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ102の基板上における専有面積を小さく抑えつつ、トランジスタ102におけるキャリアの移動量を増加させることができる。その結果、トランジスタ102は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域1004における凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域1004における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ102のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ102の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ102上には、絶縁膜1011が設けられている。絶縁膜1011には開口部が形成されている。そして、上記開口部には、不純物領域1002、不純物領域1003にそれぞれ電気的に接続されている導電膜1012、導電膜1013と、ゲート電極1006に電気的に接続されている導電膜1014とが、形成されている。
そして、導電膜1012は、絶縁膜1011上に形成された導電膜1016に電気的に接続されており、導電膜1013は、絶縁膜1011上に形成された導電膜1017に電気的に接続されており、導電膜1014は、絶縁膜1011上に形成された導電膜1018に電気的に接続されている。
導電膜1016乃至導電膜1018上には、絶縁膜1020が設けられている。そして、絶縁膜1020上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜1021が設けられている。絶縁膜1021は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜1021として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜1021として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜1021上には絶縁膜1022が設けられており、絶縁膜1022上には、トランジスタ101が設けられている。
トランジスタ101は、絶縁膜1022上に、酸化物半導体を含む半導体膜1030と、半導体膜1030に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜1032及び導電膜1033と、半導体膜1030を覆っているゲート絶縁膜1031と、ゲート絶縁膜1031を間に挟んで半導体膜1030と重なるゲート電極1034と、を有する。なお、絶縁膜1020乃至絶縁膜1022には開口部が設けられており、導電膜1033は、上記開口部において導電膜1018に接続されている。
なお、図22において、トランジスタ101は、ゲート電極1034を半導体膜1030の片側において少なくとも有していれば良いが、絶縁膜1022を間に挟んで半導体膜1030と重なるゲート電極を、さらに有していても良い。
トランジスタ101が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図22では、トランジスタ101が、一のゲート電極1034に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ101は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図22に示すように、トランジスタ101は、半導体膜1030が、絶縁膜1022上において順に積層された酸化物半導体膜1030a乃至酸化物半導体膜1030cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ101が有する半導体膜1030が、単膜の金属酸化物膜で構成されていても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態7)
上記実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラズマCVD法により形成することができるが、他の方法、例えば、熱CVD(Chemical Vapor Deposition)法により形成してもよい。熱CVD法の例としてMOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使っても良い。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱CVD法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の層を成膜し、後から導入される第2の原料ガスと反応して、第2の層が第1の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Zn−O膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、In(CH3)3である。また、トリメチルガリウムの化学式は、Ga(CH3)3である。また、ジメチル亜鉛の化学式は、Zn(CH3)2である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(化学式Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(化学式Zn(C2H5)2)を用いることもできる。
例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体(ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム(TDMAH))を気化させた原料ガスと、酸化剤としてオゾン(O3)の2種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はHf[N(CH3)2]4である。また、他の材料液としては、テトラキス(エチルメチルアミド)ハフニウムなどがある。
例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウム(TMA)など)を気化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。なお、トリメチルアルミニウムの化学式はAl(CH3)3である。また、他の材料液としては、トリス(ジメチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O2、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガスとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代えてSiH4ガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してIn−O層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO層を形成し、更にその後Zn(CH3)2ガスとO3ガスを同時に導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。また、In(CH3)3ガスにかえて、In(C2H5)3ガスを用いても良い。また、Ga(CH3)3ガスにかえて、Ga(C2H5)3ガスを用いても良い。また、Zn(CH3)2ガスを用いても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態8)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図23に示す。
図23(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図23(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図23(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図23(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図23(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図23(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としても良い。
図23(F)は普通自動車であり、車体5101、車輪5102、ダッシュボード5103、ライト5104等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第1乃至第5のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第6のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第6のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接続されている第6のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、3V以上10V以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、5V以上8V以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略9Vであると発明を規定することも可能である。なお、例えば、その電圧が、3V以上10V以下であるが、9Vである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、10Vであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「A膜とB膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、4層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、A膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、A社が送信機を製造および販売し、B社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、A社が製造および販売する。そして、B社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、A社またはB社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、A社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、B社のみが実施するような発明の一態様を構成することが可能である。また、A社またはB社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の一態様を構成することは可能である。別の例としては、N個(Nは整数)の層を有して構成される断面図から、M個(Mは整数で、M<N)の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、N個(Nは整数)の要素を有して構成されるフローチャートから、M個(Mは整数で、M<N)の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Aは、B、C、D、E、または、Fを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは、BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」、または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい)は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。