JP2019220192A - 半導体装置 - Google Patents

Abstract

【課題】消費電力の低減が可能な半導体装置を提供する。【解決手段】半導体装置１０において、集積回路１００は、チャネル形成領域に酸化物半導体を含むトランジスタＯＳを有する、レジスタ１１０と、キャッシュメモリ１２０とを備える。キャシュメモリは、第１〜第３次キャッシュ１２１〜１２３を有する。各キャッシュ及びレジスタは、トランジスタ１６１と、トランジスタ１６１と電気的に接続された容量素子１６２と、を有する回路１５０を有する。トランジスタ１６１は、チャネル形成領域に酸化物半導体を含む。【選択図】図１

Description

本発明の一態様は、記憶回路を有する半導体装置、またはコンピュータシステムに関する
。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マタ
ー）に関する。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置
、記憶装置、それらの駆動方法、または、それらの製造方法に関する。

情報処理を行うコンピュータシステムは、その用途に応じて多種多様な構成が提案されて
いるが、多くのコンピュータシステムにおいて、メモリユニットを複数の階層に分割し、
各階層に性能の異なる記憶装置を割り当てたアーキテクチャが採用されている。このよう
なコンピュータシステムにおいては、レジスタ、キャッシュメモリ、主記憶装置、補助記
憶装置などの記憶装置を備えた構造が広く知られている。

一般的に、レジスタ、キャッシュメモリ、主記憶装置には揮発性メモリが用いられ、特に
、レジスタはフリップフロップ、キャッシュメモリはＳＲＡＭ、主記憶装置はＤＲＡＭに
よって構成される。一方、キャッシュメモリなどを不揮発性メモリによって構成する技術
も研究されている。例えば、非特許文献１においては２次キャッシュ、３次キャッシュに
磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）を用いた記憶装置が提案されている。また、非特許文献２には、
１次キャッシュにＳＲＡＭを用い、２次キャッシュにＭＲＡＭを用いたハイブリッドキャ
ッシュメモリが記載されている。

Ｋ．Ａｎｄｏ，外４名，Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｓｙｍｐｏｓｉｕｍ，２０１１，ｐｐ．１−６ Ｋｕｍｉｋｏ Ｎｏｍｕｒａ，外３名，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ １１１，０７Ｅ３３０（２０１２）

レジスタ、キャッシュメモリ、主記憶装置などの各種記憶装置に、従来の揮発性メモリを
用いたコンピュータシステムにおいては、記憶装置への電力の供給が停止されると、記憶
装置に格納されているデータはリーク電流によって失われてしまう。そのため、データを
保持するためには常に記憶装置に電力を供給しておく必要があり、消費電力が増加すると
いう問題がある。

一方、上記の各種記憶装置に不揮発性メモリを用いることにより、データを保持する期間
において電力の供給を停止することが可能となる。しかしながら、メモリユニットの階層
によって記憶装置に要求される性能が異なるため、１つのコンピュータシステムにおいて
構造や特性の異なる複数種類の不揮発性メモリを作製する必要があり、製造工程が複雑に
なる。また、不揮発性メモリはＤＲＡＭやＳＲＡＭなどの従来の揮発性メモリと比較して
動作速度が遅く、特に高速動作が要求されるレジスタやキャッシュメモリなどを不揮発性
メモリによって構成した場合、コンピュータの性能が低下してしまう。

また、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどと比較して動作電力が大きい。そのため、記
憶装置にＭＲＡＭを用いた場合、メモリユニットにおける消費電力が増大する。

上記の技術的背景の下、本発明の一態様は、新規な半導体装置の提供を課題の一つとする
。また、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題の一つとす
る。また、本発明の一態様は、歩留りの向上が可能な半導体装置の提供を課題の一つとす
る。また、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題の一つとする
。また、本発明の一態様は、記憶装置の大容量化が可能な半導体装置の提供を課題の一つ
とする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。

本発明の一態様にかかる半導体装置は、レジスタと、第１のキャッシュと、第２のキャッ
シュと、を有し、レジスタは、第１のトランジスタと、第１のトランジスタと電気的に接
続された第１の容量素子と、を有する第１の回路を有し、第１のキャッシュは、第２のト
ランジスタと、第２のトランジスタと電気的に接続された第２の容量素子と、を有する第
２の回路を有し、第２のキャッシュは、第３のトランジスタと、第３のトランジスタと電
気的に接続された第３の容量素子と、を有し、第１のトランジスタは、チャネル形成領域
に酸化物半導体を含み、第２のトランジスタは、チャネル形成領域に酸化物半導体を含み
、第３のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置である。

さらに、本発明の一態様にかかる半導体装置では、レジスタは、第４のトランジスタを有
する第４の回路を有し、第１のキャッシュは、第５のトランジスタを有する第５の回路を
有し、第４の回路は、第１のトランジスタと電気的に接続され、第５の回路は、第２のト
ランジスタと電気的に接続され、第４のトランジスタは、チャネル形成領域に酸化物半導
体以外の材料を含み、第５のトランジスタは、チャネル形成領域に酸化物半導体以外の材
料を含んでいてもよい。

さらに、本発明の一態様にかかる半導体装置では、第４の回路はフリップフロップを有し
、第５の回路はＳＲＡＭセルを有し、レジスタは、前記第４の回路に格納されたデータを
第１の回路に退避させる機能を有し、第１のキャッシュは、第５の回路に格納されたデー
タを第２の回路に退避させる機能を有していてもよい。

さらに、本発明の一態様にかかる半導体装置では、第１のトランジスタと、第２のトラン
ジスタと、第３のトランジスタと、の上方に絶縁層を有し、絶縁層上方に、第４のトラン
ジスタと、第５のトランジスタと、を有していてもよい。

さらに、本発明の一態様にかかる半導体装置では、第１のトランジスタと、第２のトラン
ジスタと、第３のトランジスタは、同一の工程により形成され、第４のトランジスタと、
第５のトランジスタは、同一の工程により形成されていてもよい。

本発明の一態様により、新規な装置を提供することができる。また、本発明の一態様によ
り、消費電力の低減が可能な半導体装置を提供することができる。また、本発明の一態様
により、歩留りの向上が可能な半導体装置を提供することができる。また、本発明の一態
様により、面積の縮小が可能な半導体装置を提供することができる。また、本発明の一態
様により、記憶装置の大容量化が可能な半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 タイミングチャート。 半導体装置の構成の一例を説明する回路図。 半導体装置の作製工程を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。 酸化物半導体の構造の一例を説明する図。 酸化物半導体の構造の一例を説明する図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示
装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶
表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー
、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａ
ｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉ
ｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。

図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成の一例を示す。半導体装置
１０は、集積回路１００、主記憶装置１３０、補助記憶装置１４０を有する。また、集積
回路１００は、レジスタ１１０、キャッシュメモリ１２０を有する。なお、キャッシュメ
モリ１２０は、集積回路１００の外部に設けることもできる。

集積回路１００は、複数の素子を有する回路である。集積回路１００が有する素子として
は、トランジスタ、ダイオード、抵抗、容量素子など様々な素子を用いることができる。
また、集積回路１００は、これらの素子を同一の基板上に集積させた構成とすることがで
きる。なお、集積回路１００はＩＣともいい、また、集積度の高いものはＶＬＳＩ、ＵＬ
ＳＩともいう。

レジスタ１１０は、集積回路１００における演算処理の結果や状態の保持等を行う機能を
有する。レジスタ１１０は、例えばフリップフロップなどにより構成される。

キャッシュメモリ１２０は、主記憶装置１３０に格納されたデータの一部のコピーを格納
する機能を有する。集積回路１００において情報処理を行う際、主記憶装置１３０に格納
されたデータの代わりに、キャッシュメモリ１２０に格納されたデータを用いることがで
きる。

キャッシュメモリ１２０は、複数の階層に分割された構成とすることができる。図１（Ｂ
）に、キャッシュメモリ１２０が３つの階層を有する構成を示す。キャッシュメモリ１２
０は、１次キャッシュ（Ｌ１）として機能するキャッシュ１２１と、２次キャッシュ（Ｌ
２）として機能するキャッシュ１２２と、３次キャッシュ（Ｌ３）として機能するキャッ
シュ１２３と、を有する。なお、キャッシュメモリ１２０の階層の数はこれに限られない
。すなわち、キャッシュメモリ１２０は、１つの階層のみから構成されていてもよいし、
２つの階層、または４つ以上の階層から構成されていてもよい。

主記憶装置１３０は、集積回路１００や入出力装置（図示せず）から入力されたデータを
格納する機能を有する。また、格納されたデータを集積回路１００や入出力装置に出力す
る機能を有する。

補助記憶装置１４０は、主記憶装置１３０から入力されたデータを格納する機能を有する
。また、格納されたデータを主記憶装置１３０に出力する機能を有する。補助記憶装置１
４０は、不揮発性メモリなどによって構成することができる。

レジスタ１１０、キャッシュメモリ１２０（キャッシュ１２１乃至１２３）、主記憶装置
１３０、補助記憶装置１４０の各種記憶装置は、それぞれ複数のトランジスタを有する。
これらのトランジスタにおいて、チャネル形成領域が形成される半導体の材料は、シリコ
ン、ゲルマニウム、シリコンゲルマニウム、酸化物半導体など様々な材料を用いることが
できる。

本発明の一態様においては、レジスタ１１０およびキャッシュメモリ１２０（キャッシュ
１２１乃至１２３）が、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、Ｏ
Ｓトランジスタともいう）を有する構成とする。図中、ＯＳの符号が付された記憶装置、
回路等は、ＯＳトランジスタを有することを意味する。

酸化物半導体は、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い。そ
のため、ＯＳトランジスタはオフ電流が極めて小さい。このようなＯＳトランジスタ用い
た回路をレジスタ１１０、キャッシュメモリ１２０に搭載することにより、電力の供給が
停止された期間においても、格納されたデータを長時間保持することが可能となる。

図１（Ｃ）に、レジスタ１１０、キャッシュメモリ１２０に搭載することが可能な、ＯＳ
トランジスタを有する回路１５０の構成の一例を示す。なお、回路１５０は、図１（Ｂ）
に示すキャッシュ１２１乃至１２３にも搭載することができる。

回路１５０は、トランジスタ１６１と容量素子１６２を有する。トランジスタ１６１のゲ
ートは端子１７１と接続され、ソースまたはドレインの一方は端子１７２と接続され、ソ
ース又はドレインの他方は容量素子１６２の一方の電極と接続されている。また、容量素
子１６２の他方の電極は、端子１７３と接続されている。ここでは、トランジスタ１６１
のソースまたはドレインの他方および容量素子１６２の一方の電極と接続されたノードを
ノード１８０とする。なお、図中、ＯＳの符号が付されたトランジスタは、ＯＳトランジ
スタであることを意味する。回路１５０は以下のような動作により、データの書き込み、
保持、読み出し、書き換えを行うことができる。

まず、端子１７３の電位を一定の電位に維持した上で、端子１７１の電位をトランジスタ
１６１が導通状態となる電位にして、トランジスタ１６１を導通状態とする。これにより
、端子１７２の電位がノード１８０に供給される（データの書き込み）。

次に、端子１７１の電位をトランジスタ１６１が非導通状態となる電位にして、トランジ
スタ１６１を非導通状態とする。これにより、ノード１８０が浮遊状態となり、ノード１
８０の電位が保持される（データの保持）。ここで、トランジスタ１６１はＯＳトランジ
スタであり、非導通状態におけるオフ電流が極めて小さいため、ノード１８０の電位を長
時間にわたって保持することができる。

次に、端子１７３の電位を一定の電位に維持した上で、端子１７１の電位をトランジスタ
１６１が導通状態となる電位にして、トランジスタ１６１を導通状態とする。これにより
、ノード１８０の電位が端子１７２に供給される。この時、端子１７２の電位は、ノード
１８０の電位に応じて異なる電位となる。従って、端子１７２の電位を読み出すことによ
り、回路１５０に格納されているデータの読み出しが可能となる。

また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うこ
とができる。具体的には、端子１７１の電位をトランジスタ１６１が導通状態となる電位
にして、トランジスタ１６１を導通状態とする。これにより、新たに書き換えるデータに
対応する端子１７２の電位がノード１８０に与えられる。その後、端子１７１の電位をト
ランジスタ１６１が非導通状態となる電位にして、トランジスタ１６１を非導通状態とす
ることにより、ノード１８０が浮遊状態となり、ノード１８０には書き換えたデータに対
応する電位が保持される。

回路１５０をレジスタ１１０およびキャッシュメモリ１２０に搭載することにより、レジ
スタ１１０およびキャッシュメモリ１２０に格納されたデータを長期間にわたって保持す
ることができる。そのため、データの保持期間においてレジスタ１１０およびキャッシュ
メモリ１２０への電力の供給を停止することができ、半導体装置１０の消費電力を低減す
ることができる。

ここで、レジスタ１１０、キャッシュメモリ１２０（キャッシュ１２１乃至１２３）は、
それぞれ半導体装置１０における機能が異なるため、要求される性能も異なる。各記憶装
置に要求される性能の差異を、図２を用いて説明する。

図２に、半導体装置１０が有する各記憶装置の階層を示す。半導体装置１０において、レ
ジスタ１１０を最上位の階層とし、レジスタ１１０の下位の階層にキャッシュ１２１（１
次キャッシュ）が設けられ、キャッシュ１２１の下位の階層にキャッシュ１２２（２次キ
ャッシュ）が設けられ、キャッシュ１２２の下位の階層にキャッシュ１２３（３次キャッ
シュ）が設けられ、キャッシュ１２３の下位の階層に主記憶装置１３０が設けられ、主記
憶装置１３０の下位の階層に補助記憶装置１４０が設けられている。

図２において、記憶装置は、上位の階層に位置するほど高速動作が要求される。また、下
位の階層に位置する記憶装置ほど、大容量および高密度化（或いは、ビット当たりの面積
の縮小）が要求される。例えば、レジスタ１１０は、集積回路１００における演算に用い
るデータを記憶するため、特に高速な動作が要求される。また、キャッシュ１２１は、キ
ャッシュメモリ１２０の中で最上位の階層に位置する１次キャッシュであり、アクセスさ
れる頻度が最も高いため、高速な動作が要求される。一方、キャッシュ１２２、１２３は
、キャッシュ１２１ほどの高速動作は要求されないものの、キャッシュ１２１よりも大容
量化、およびビット当たりの面積の縮小が要求される。

従って、レジスタ１１０、キャッシュメモリ１２０（キャッシュ１２１乃至１２３）にＯ
Ｓトランジスタを用いた回路を搭載する場合、当該回路はそれぞれ要求される性能に適し
た構成を有することが好ましい。

例えば、集積回路１００がＣＰＵとして機能する場合において、ＣＰＵに含まれるレジス
タへの書き込みおよび読み出しに要するクロックサイクル数は、１クロックサイクルであ
る場合がある。また、一次キャッシュへの書き込みおよび読み出しに要するクロックサイ
クル数は、１乃至５クロックサイクルである場合がある。ＣＰＵのクロック周波数を３０
０ＭＨｚとすると、１乃至５クロックサイクルは３．３ｎｓ乃至１６．５ｎｓである。Ｃ
ＰＵのクロック周波数を５ＧＨｚとすると、１乃至５クロックサイクルは０．２ｎｓ乃至
１ｎｓとなる。また、二次キャッシュの書き込みおよび読み出しに要するクロックサイク
ル数は、例えば１０乃至３０クロックサイクルである。ＣＰＵのクロック周波数を３００
ＭＨｚとすると、１０乃至３０クロックサイクルは３３ｎｓ乃至１００ｎｓである。ＣＰ
Ｕのクロック周波数を５ＧＨｚとすると、１０乃至３０クロックサイクルは２ｎｓ乃至６
ｎｓとなる。

図３に、半導体装置１０のより具体的な構成の一例を示す。図３において、レジスタ１１
０は、チャネル形成領域に酸化物半導体以外の材料を含むトランジスタを有する回路１１
１と、ＯＳトランジスタを有する回路１１２を有する。なお、以下では、チャネル形成領
域に酸化物半導体以外の材料を含むトランジスタとして、チャネル形成領域にシリコンを
含むトランジスタ（以下、Ｓｉトランジスタともいう）を用いる場合を例にとって説明す
るが、酸化物半導体以外の材料はシリコンに限られない。すなわち、酸化物半導体以外の
材料として、ゲルマニウム、シリコンゲルマニウム等などの様々な材料を用いることがで
きる。なお、図中、Ｓｉの符号が付された記憶装置、回路などは、Ｓｉトランジスタを有
することを意味する。

キャッシュ１２１は、Ｓｉトランジスタを有する回路１２４と、ＯＳトランジスタを有す
る回路１２５を有する。

図２に示すように、レジスタ１１０およびキャッシュ１２１は上位の階層に位置し、高速
動作が要求される。ここで、Ｓｉトランジスタは動作速度が速いため、レジスタ１１０お
よびキャッシュ１２１においては、Ｓｉトランジスタを有する回路を記憶回路として用い
ることが好ましい。そのため、レジスタ１１０にはＳｉトランジスタを有する回路１１１
を搭載し、キャッシュ１２１にはＳｉトランジスタを有する回路１２４を搭載する。これ
により、レジスタ１１０およびキャッシュ１２１の高速動作が可能となる。なお、回路１
１１、１２４には、Ｓｉトランジスタで構成された揮発性メモリなどを用いることができ
る。回路１１１、１２４に用いることができる回路の具体例としては、Ｓｉトランジスタ
で構成されたフリップフロップ、Ｓｉトランジスタで構成されたＳＲＡＭセル、Ｓｉトラ
ンジスタで構成されたＤＲＡＭセルなどが挙げられる。

一方、ＳｉトランジスタはＯＳトランジスタと比較してリーク電流が大きいため、レジス
タ１１０およびキャッシュ１２１への電力の供給を停止すると、回路１１１、１２４に格
納されたデータは消失する。そのため、レジスタ１１０およびキャッシュ１２１が有する
トランジスタが全てＳｉトランジスタである場合、データを保持するためにはレジスタ１
１０およびキャッシュ１２１に常に電力を供給しておく必要があり、半導体装置１０の消
費電力が増大する。

そこで、図３（Ａ）に示すように、レジスタ１１０に、Ｓｉトランジスタを有する回路１
１１に加えて、ＯＳトランジスタを有し、且つ、回路１１１と接続された回路１１２を設
ける。ここで、回路１１２は、回路１１１に格納されたデータを保持する機能を有する。
そのため、レジスタ１１０は、回路１１１に格納されたデータを回路１１２に退避させ、
また、当該退避させたデータを再度回路１１２に復帰させることができる。なお、回路１
１２は、例えば図１（Ｃ）に示す回路１５０を有する構成とすることができる。以下、回
路１１１に格納されたデータを保持する機能を有する回路１１２を、バックアップ回路と
もいう。

回路１１２はＯＳトランジスタを有する回路であるため、電力の供給が停止された期間に
も格納されたデータを保持することができる。そのため、レジスタ１１０への電力の供給
が停止される直前に、回路１１１に格納されたデータを回路１１２に退避させることによ
り、レジスタ１１０への電力の供給が停止した場合であっても回路１１１に格納されたデ
ータを保持することが可能となる。そして、レジスタ１１０への電力の供給が再開された
後、回路１１２に格納されたデータを回路１１１に復帰させることにより、当該データを
レジスタ１１０における処理に用いることができる。

以上のように、レジスタ１１０は、Ｓｉトランジスタを有する回路およびＯＳトランジス
タを有する回路を備えることによって、高速な動作を維持しつつ、電力の供給が停止され
た期間においても長期間データを保持することができる。

キャッシュ１２１は、Ｓｉトランジスタを有する回路１２４に加えて、ＯＳトランジスタ
を有し、且つ、回路１２４と接続された回路１２５を有する。回路１２５は、回路１２４
に格納されたデータを保持する機能を有するバックアップ回路である。よって、キャッシ
ュ１２１は、回路１２４に格納されたデータを回路１２５に退避させ、また、当該退避さ
せたデータを再度回路１２４に復帰させることができる。なお、回路１２５は、例えば図
１（Ｃ）に示す回路１５０を有する構成とすることができる。

回路１２５はＯＳトランジスタを有する回路であるため、電力の供給が停止された期間に
も格納されたデータを保持することができる。そのため、キャッシュ１２１への電力の供
給が停止される直前に、回路１２４に格納されたデータを回路１２５に退避させることに
より、キャッシュ１２１への電力の供給が停止した場合であっても、回路１２４に格納さ
れたデータを保持することが可能となる。そして、キャッシュ１２１への電力の供給が再
開された際、回路１２５に格納されたデータを回路１２４に復帰させることにより、当該
データをキャッシュ１２１における処理に用いることができる。

以上のように、キャッシュ１２１は、Ｓｉトランジスタを有する回路およびＯＳトランジ
スタを有する回路を備えることによって、高速な動作を維持しつつ、電力の供給が停止さ
れた期間においても長期間データを保持することができる。

なお、レジスタ１１０は、回路１１１が有するＳｉトランジスタと回路１１２が有するＯ
Ｓトランジスタを積層した構成とすることができる。また、キャッシュ１２１は、回路１
２４が有するＳｉトランジスタと回路１２５が有するＯＳトランジスタを積層した構成と
することができる。これにより、レジスタ１１０、キャッシュ１２１の面積の増加を抑え
つつ、レジスタ１１０、キャッシュ１２１にデータの退避および復帰を行う機能を付加す
ることができる。

キャッシュ１２２は、ＯＳトランジスタを有する回路１２６を有する。これにより、キャ
ッシュ１２２への電力の供給が停止した場合であってもデータを保持することが可能とな
る。なお、回路１２６は、例えば図１（Ｃ）に示す回路１５０を有する構成とすることが
できる。

キャッシュ１２３は、ＯＳトランジスタを有する回路１２７を有する。これにより、キャ
ッシュ１２３への電力の供給が停止した場合であってもデータを保持することが可能とな
る。なお、回路１２７は、例えば図１（Ｃ）に示す回路１５０を有する構成とすることが
できる。

ここで、キャッシュ１２２、１２３は、図２に示すように、レジスタ１１０およびキャッ
シュ１２１よりも下の階層に位置するため、面積の縮小が要求される。そのため、キャッ
シュ１２２、１２３においては、バックアップ回路を設けない構成とすることが好ましい
。すなわち、レジスタ１１０、キャッシュ１２１においては、Ｓｉトランジスタを有する
回路を記憶回路として用い、ＯＳトランジスタを有する回路をバックアップ回路として用
いたが、キャッシュ１２２、１２３においては、ＯＳトランジスタを記憶回路として用い
ることが好ましい。これにより、キャッシュ１２２、１２３において、Ｓｉトランジスタ
を有する回路を省略して面積を縮小することができ、集積度を上げることができる。

なお、ＯＳトランジスタは微細化により高速な動作が可能となり、ＯＳトランジスタを用
いた回路１２６、１２７は、書き込み速度および読み出し速度が１０ｎｓ以下、より好ま
しくは５ｎｓ以下である記憶回路として機能させることができる。そのため、キャッシュ
１２２、１２３は、２次キャッシュ、３次キャッシュに要求される動作速度を十分に満た
すことができる。

具体的には、ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以
下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下である。

図３（Ｂ）に、図３（Ａ）に示す半導体装置１０の階層の構造を示す。上位の階層に位置
し、高速な動作が要求されるレジスタ１１０およびキャッシュ１２１は、記憶回路として
機能するＳｉトランジスタを有する回路、およびバックアップ回路として機能するＯＳト
ランジスタを有する回路を備える。これにより、高速な動作が可能となり、且つ、電力の
供給が停止された期間においても格納されたデータを保持することができる。

一方、下位の階層に位置し、面積の縮小および大容量が要求されるキャッシュ１２２、１
２３は、記憶回路として機能するＯＳトランジスタを有する回路を備え、バックアップ回
路を有しない構成とする。これにより、大容量および面積の縮小を実現しつつ、電力の供
給が停止された期間においても格納されたデータを保持することができる。

このように、階層に適した性能を備え、且つ、電力の供給が停止された期間においても格
納されたデータを保持することが可能な記憶装置を実現することができる。

次に、半導体装置１０が有する各種記憶装置に用いることができる、具体的な回路の構成
の例を示す。

図４（Ａ）に、レジスタ１１０およびキャッシュメモリ１２０に用いることができる回路
２００の構成を示す。回路２００は、Ｓｉトランジスタを有する回路２１０と、ＯＳトラ
ンジスタを有する回路２２０を有する。なお、回路２１０は、図３（Ａ）における回路１
１１、１２４に対応し、Ｓｉトランジスタで構成された揮発性メモリなどによって構成す
ることができる。また、回路２２０は、図３（Ａ）における回路１１２、１２５に対応す
る。

回路２２０は、トランジスタ２３１、容量素子２３２、配線２４１、２４２を有する。ト
ランジスタ２３１のゲートは配線２４１と接続され、ソースまたはドレインの一方は回路
２１０と接続され、ソースまたはドレインの他方は容量素子２３２の一方の電極と接続さ
れている。また、容量素子２３２の他方の電極は、配線２４２と接続されている。ここで
は、トランジスタ２３１のソースまたはドレインの他方および容量素子２３２の一方の電
極と接続されたノードをノード２５０とする。なお、トランジスタ２３１はＯＳトランジ
スタである。回路２２０は、図１（Ｃ）に示す回路１５０と同様の動作により、データの
書き込み、保持、読み出し、書き換えを行うことができる。

ここで、トランジスタ２３１のソースまたはドレインの一方は、Ｓｉを有する回路２１０
と接続されている。そのため、回路２００は、Ｓｉトランジスタを有する回路２１０に格
納されたデータを回路２２０に退避させ、また、当該退避させたデータを再度回路２１０
に復帰させる機能を有する。

具体的には、回路２１０への電力の供給が停止される直前の期間において、配線２４２の
電位を一定の電位に維持した上で、配線２４１の電位をトランジスタ２３１が導通状態と
なる電位にして、トランジスタ２３１を導通状態とする。これにより、Ｓｉを有する回路
２１０に格納されたデータを、トランジスタ２３１を介してノード２５０に退避させるこ
とができる。その後、配線２４１の電位をトランジスタ２３１が非導通状態となる電位に
して、トランジスタ２３１を非導通状態とする。ここで、トランジスタ２３１はオフ電流
が極めて低いため、回路２２０への電力の供給が停止された期間においても、回路２２０
に退避させたデータを保持することができる。

そして、回路２１０への電力の供給を再開する際に、配線２４２の電位を一定の電位に維
持した上で、配線２４１の電位をトランジスタ２３１が導通状態となる電位にして、トラ
ンジスタ２３１を導通状態とする。これにより、ノード２５０に退避させたデータを、ト
ランジスタ２３１を介して回路２１０に復帰させることができる。そして、復帰させたデ
ータは再度回路２１０における処理に用いることができる。

このように、回路２００は、Ｓｉトランジスタを有する回路２１０において高速な情報処
理を行いつつ、回路２１０への電力の供給が停止された期間においてもデータを保持する
ことができる。

なお、回路２００は、回路２１０が有するＳｉトランジスタと回路２２０が有するＯＳト
ランジスタを積層した構成とすることができる。例えば、回路２１０が有するＳｉトラン
ジスタの上方に絶縁層を設け、当該絶縁層の上方にＯＳトランジスタであるトランジスタ
２３１、および容量素子２３２を設けた構成とすることができる。これにより、回路２０
０の面積の増加を抑えつつ、回路２００にデータの退避および復帰を行う機能を付加する
ことができる。

なお、図４（Ｂ）に示すように、回路２００において、トランジスタ２３３を設けた構成
とすることもできる。ここで、トランジスタ２３３のゲートはノード２５０と接続され、
ソースまたはドレインの一方は配線２４３と接続され、ソースまたはドレインの他方は配
線２４４を介して回路２１０と接続されている。なお、配線２４３には一定の電位が供給
される。また、トランジスタ２３３はＳｉトランジスタであってもＯＳトランジスタであ
ってもよく、ｎチャネル型トランジスタであってもｐチャネル型トランジスタであっても
よい。

ノード２５０の電位はトランジスタ２３３のゲートに供給されるため、回路２１０から退
避させたデータに対応する電位を、トランジスタ２３３の導通状態に反映させることがで
きる。そして、トランジスタ２３３の導通状態によって配線２４４は異なる電位をとる。
そのため、回路２２０に格納されたデータを配線２４４の電位に反映させ、回路２１０に
復帰させることができる。このような構成とすることにより、ノード２５０の電位が多少
変動していても、回路２２０に退避させたデータを正確に読み出すことができる。

なお、回路２２０は、図３（Ａ）における回路１２６、１２７に用いることも可能である
。

図４（Ｃ）に、キャッシュ１２２、１２３に用いることができる回路の構成の一例を示す
。回路３００は、トランジスタ３１１、３１２、容量素子３１３、配線３２１乃至３２５
を有する。ここで、トランジスタ３１１はＯＳトランジスタである。トランジスタ３１２
は、ＳｉトランジスタでもＯＳトランジスタでもよい。ここでは、トランジスタ３１２が
ｎチャネル型である場合を示すが、これに限られず、トランジスタ３１２はｎチャネル型
トランジスタであってもｐチャネル型トランジスタであってもよい。なお、回路３００は
、図３（Ａ）における回路１２６、１２７に対応する。

トランジスタ３１１のゲートは配線３２１と接続され、ソースまたはドレインの一方は配
線３２２と接続され、ソースまたはドレインの他方はトランジスタ３１２のゲート、およ
び容量素子３１３の一方の電極と接続されている。トランジスタ３１２のソースまたはド
レインの一方は配線３２４と接続されソースまたはドレインの他方は配線３２５と接続さ
れている。容量素子３１３の他方の電極は、配線３２３と接続されている。ここでは、ト
ランジスタ３１１のソースまたはドレインの他方、トランジスタ３１２のゲート、および
容量素子３１３の一方の電極と接続されたノードをノード３３０とする。なお、配線３２
１は、トランジスタ３１１の導通状態を制御する信号を伝える機能を有する配線であり、
ワード線ともいう。配線３２２は、回路３００に格納するデータに対応する信号を伝える
機能を有する配線であり、ビット線ともいう。

トランジスタ３１１にＯＳトランジスタを用いることにより、トランジスタ３１１をオフ
状態とした際、ノード３３０の電位を極めて長時間にわたって保持することができる。

図４（Ｃ）に示す回路３００の動作について説明する。まず、配線３２１の電位を、トラ
ンジスタ３１１が導通状態となる電位にして、トランジスタ３１１を導通状態とする。こ
れにより、配線３２２の電位がノード３３０に与えられる。すなわち、トランジスタ３１
２のゲート電極には所定の電荷が与えられる（データの書き込み）。

その後、配線３２１の電位をトランジスタ３１１が非導通状態となる電位にして、トラン
ジスタ３１１を非導通状態とすることにより、ノード３３０が浮遊状態となり、ノード３
３０の電位が保持される（データの保持）。

次に、配線３２４の電位を一定の電位に維持した上で、配線３２３の電位を所定の電位（
読み出し電位）とすると、ノード３３０に保持された電荷量に応じて、配線３２５は異な
る電位となる。一般に、トランジスタ３１２をｎチャネル型とすると、トランジスタ３１
２のゲートの電位がハイレベルである場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジス
タ３１２のゲートの電位がローレベルである場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ３１２を導通状態と
するために必要な配線３２３の電位をいうものとする。したがって、配線３２３の電位を
Ｖ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、ノード３３０の電位を判別す
ることができる。例えば、ノード３３０の電位がハイレベルである場合には、配線３２３
の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３１２は導通状態となる。一方、
ノード３３０の電位がローレベルである場合には、配線３２３の電位がＶ_０（＜Ｖ_{ｔｈ＿
Ｌ}）となっても、トランジスタ３１２は非導通状態のままとなる。このため、配線３２５
の電位を読み出すことにより、回路３００に格納されているデータの読み出しが可能とな
る。

なお、データの読み出しを行わない場合には、ノード３３０の電位に関わらずトランジス
タ３１２が非導通状態となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を配線３２
３に与えればよい。

また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うこ
とができる。具体的には、配線３２１の電位を、トランジスタ３１１が導通状態となる電
位にして、トランジスタ３１１を導通状態とする。これにより、書き換えるデータに対応
する配線３２２の電位がノード３３０に与えられる。その後、配線３２１の電位を、トラ
ンジスタ３１１が非導通状態となる電位にして、トランジスタ３１１を非導通状態とする
ことにより、ノード３３０が浮遊状態となり、ノード３３０には書き換えたデータに対応
する電位が保持される。

トランジスタ３１２はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間
においてノード３３０の電位を長時間にわたって維持することができる。そのため、回路
３００への電力の供給が停止された期間においてもデータを長期間保持することができる
。

また、ＯＳトランジスタは微細化により高速な動作が可能となり、ＯＳトランジスタ３１
１を用いた回路３００は、書き込み速度および読み出し速度が１０ｎｓ以下である記憶回
路として機能させることができる。そのため、回路３００は２次キャッシュおよび３次キ
ャッシュに要求される動作速度を十分に満たすことができる。

なお、トランジスタ３１１のソースまたはドレインの一方は、トランジスタ３１２のゲー
トと接続されることにより、不揮発性メモリとして用いられるフローティングゲート型ト
ランジスタのフローティングゲートと同様の機能を有する。このため、図４（Ｃ）中、ト
ランジスタ３１１のソースまたはドレインの一方とトランジスタ３１２のゲートが接続さ
れた部位を、フローティングゲート部と呼ぶこともできる。トランジスタ３１１が非導通
状態の場合、当該フローティングゲート部は絶縁体中に埋設されたとみなすことができ、
フローティングゲート部には電荷が保持される。トランジスタ３１１のオフ電流は、Ｓｉ
トランジスタのオフ電流の１０万分の１以下であるため、トランジスタ３１１のリークに
よってフローティングゲート部に蓄積された電荷が消失する量は極めて小さい。或いは、
長期間にわたって、フローティングゲート部に蓄積された電荷の消失を無視することが可
能である。その結果、ＯＳトランジスタであるトランジスタ３１１により、不揮発性の記
憶装置、或いは、電源の供給なしにデータを非常に長期間保持することができる記憶装置
を実現することが可能である。

また、回路３００は、再度のデータの書き込みによって直接的にデータを書き換えること
が可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であ
り、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の
高速動作が実現される。

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。

なお、トランジスタ３１１とトランジスタ３１２は積層された構成とすることができる。
例えば、トランジスタ３１２の上方に絶縁層を設け、当該絶縁層の上方にＯＳトランジス
タであるトランジスタ３１１、および容量素子２３２を設けた構成とすることができる。
これにより、回路３００の小面積化が実現できる。

図４（Ｄ）に、キャッシュ１２２、１２３に用いることができる回路の別の構成の一例を
示す。回路４００は、トランジスタ４１１、容量素子４１２を有する。ここで、トランジ
スタ４１１はＯＳトランジスタである。なお、回路４００は、図３（Ａ）における回路１
２６、１２７に対応する。

トランジスタ４１１のゲートは配線４２１と接続され、ソースまたはドレインの一方は配
線４２２と接続され、ソースまたはドレインの他方は容量素子４１２の一方の電極と接続
されている。容量素子４１２の他方の電極は、配線４２３と接続されている。ここでは、
トランジスタ４１１のソースまたはドレインの他方および容量素子４１３の一方の電極と
接続されたノードをノード４３０とする。なお、配線４２１は、トランジスタ４１１の導
通状態を制御する信号を伝える機能を有する配線であり、ワード線ともいう。配線４２２
は、回路４００に格納するデータに対応する信号を伝える機能を有する配線であり、ビッ
ト線ともいう。

トランジスタ４１１にＯＳトランジスタを用いることにより、トランジスタ４１１をオフ
状態とした際、ノード４３０の電位を極めて長時間にわたって保持することができる。回
路４００におけるデータの書き込み、保持、読み出し、書き換えは、図１（Ｃ）に示す回
路１５０と同様の動作により行うことができる。

トランジスタ４１１はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間
においてノード４３０の電位を長時間にわたって維持することができる。そのため、所定
の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレ
ッシュ動作の頻度を極めて低くすることができる。また、回路３００への電力の供給が停
止された期間においてもデータを長期間保持することができる。

また、ＯＳトランジスタは微細化により高速な動作が可能となり、ＯＳトランジスタ４１
１を用いた回路４００は、書き込み速度および読み出し速度が１０ｎｓ以下である記憶回
路として機能させることができる。そのため、回路４００は２次キャッシュおよび３次キ
ャッシュに要求される動作速度を十分に満たすことができる。

また、キャッシュ１２２、１２３は、例えば、３２ビットや６４ビットからなるワードが
複数集まったブロックを１単位として、１ブロック、あるいは複数ブロックを同時に処理
することができる。これにより、レジスタ１１０、キャッシュ１２１に比べて動作速度が
遅いキャッシュ１２２、１２３において、一度に多くの処理を行うことができ、見かけの
速度が遅くなりにくくし、或いは、レイテンシが大きくなりにくくすることができる。

図４（Ｃ）に示す回路３００、図４（Ｄ）に示す回路４００は動作電力が小さいため、回
路３００または回路４００を複数設けた場合であっても、同時に駆動することが容易であ
る。キャッシュ１２２、１２３は、図４（Ｃ）に示す回路３００、または図４（Ｄ）に示
す回路４００を用いて、例えば、２５６ｂｉｔ以上２０４８ｂｉｔ以下の並列読み出しや
書き込みを行うことが可能である。

また、このことは、キャッシュ１２２、１２３のバス幅を大きくできることも意味する。
例えば、キャッシュ１２２において、６４ビットのデータを処理する場合、レジスタ１１
０、キャッシュ１２１、およびキャッシュ１２３のそれぞれに専用の入力ポート、出力ポ
ートを設け、２乃至８つの集積回路（マルチコアとも呼ぶ）でデータを共有することも可
能である。つまり、３８４本乃至１５３６本の入力ポートを設けることが可能である。或
いは、３８４本乃至１５３６本の出力ポートを設けることが可能である。そのような構成
のキャッシュ１２２、１２３は、高性能なコアやマルチコアを搭載した半導体装置に適用
することができる。

なお、回路３００および回路４００は、図３（Ａ）における回路１１２、１２５に用いる
ことも可能である。

以上のように、本発明の一態様は、レジスタ１１０およびキャッシュ１２１乃至１２３に
ＯＳトランジスタを用いることにより、階層が異なる複数の記憶装置それぞれにおいて、
長期間にわたるデータの保持が可能となる。

レジスタ１１０およびキャッシュ１２１は、上述したように、バックアップ回路を有し、
電源電圧の供給を停止する前後で、データの退避および復帰を行うことができる。データ
の退避、或いは復帰は、例えば、１０ｎｓ以下で行うことも可能である。一方、キャッシ
ュ１２２、１２３は、記憶回路そのものにＯＳトランジスタを用いるため、データの退避
や復帰を必要としない不揮発性メモリ、あるいは電源電圧の供給なしで長期間データを保
持できるメモリである。上記のような構成を有するコンピュータシステムを構築すること
により、データの保持期間において電力の供給を停止することが可能となる。

また、上記のコンピュータシステムは、特に、データにアクセスしない時間において、効
率よく電源電圧の供給を停止、再開を行うことができ、かつ、通常動作において、消費電
力を低く抑えることができる。ＯＳトランジスタを用いたバックアップ回路を用いた場合
、データの退避および復帰を低い電力でかつ高速に行うことができるため、効率よく電源
電圧の供給の停止、再開を行うことができる。データの退避、或いは復帰は、例えば、１
０ｎｓ以下で行うことも可能である。また、データの退避は、ＭＲＡＭのように大きな電
流が必要とされないため、低い電力で行うことができる。例えば、２ｆＦの容量素子に１
Ｖを充電する場合、ＯＳトランジスタのゲート容量を０．３ｆＦ、ゲート電圧を３Ｖとし
ても、１ビットあたりのエネルギーは４ｆＪと小さい。

また、ＯＳトランジスタを用いた図４（Ｃ）や図４（（Ｄ）に示す記憶回路は、待機状態
においてＳｉトランジスタのオフ電流によるリークパスがないために、ＳＲＡＭセルのよ
うに大きなリーク電流が流れない。また、ＭＲＡＭのように大きな書き込み電流が流れな
い。そのため、消費電力を低減することが可能である。

上記のような構成を有するコンピュータシステムを構築することにより、集積回路１００
全体の電源電圧の供給を停止することができる。もしくは集積回路を構成する一または複
数の論理回路において、電源電圧の供給を停止することができる。また、短い時間でも電
源停止を行うことができる。よって、消費電力を抑えることができる半導体装置を提供す
ることができる。

例えば、集積回路１００において、ＰＭＵ（ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉ
ｔ）以外の電源電圧の供給を停止してもよい。また、キャッシュ１２１でキャッシュミス
が発生した時に、キャッシュ１２２、キャッシュ１２３、および／またはキャッシュコン
トローラ以外の電源電圧の供給を停止してもよい。或いは、キャッシュ１２３が共有メモ
リである場合には、キャッシュ１２３以外の電源電圧の供給を停止してもよい。

また、レジスタ１１０、キャッシュ１２１においては、Ｓｉトランジスタを有する回路を
記憶回路として用いるため、高速動作が可能である。また、キャッシュ１２２、１２３に
おいては、高速な動作が可能なＯＳトランジスタを有する回路を記憶回路として用いるた
め、２次キャッシュおよび３次キャッシュに要求される動作速度を十分に満たすことがで
きる。よって、レジスタ１１０およびキャッシュ１２１乃至１２３の高速な動作を確保す
ることができる。

上記のような構成を有するコンピュータシステムを構築することにより、データの保持期
間において電力の供給を停止することが可能であり、且つ、優れた動作速度を有する半導
体装置の提供が可能となる。例えば、集積回路１００において最も高速なクロック周波数
を、３００ＭＨｚ以上、１０ＧＨｚ以下とすることが可能である。

なお、レジスタ１１０、キャッシュ１２１乃至１２３が有するＯＳトランジスタは、同一
の工程により形成することができる。また、レジスタ１１０、キャッシュ１２１乃至１２
３が有するＳｉトランジスタは、同一の工程により形成することができる。よって、レジ
スタ１１０、キャッシュ１２１乃至１２３を同時に作製することができ、集積回路１００
の製造工程を簡略化することができるため、上記コンピュータシステムを有する半導体装
置の歩留りを向上させることができる。

また、レジスタ１１０、キャッシュ１２１乃至１２３が有するＳｉトランジスタと、レジ
スタ１１０、キャッシュ１２１乃至１２３が有するＯＳトランジスタが積層された構成と
することができる。例えば、レジスタ１１０、キャッシュ１２１乃至１２３が有するＳｉ
トランジスタの上方に絶縁層を設け、当該絶縁層上方に、レジスタ１１０、キャッシュ１
２１乃至１２３が有するＯＳトランジスタを設ける構成とすることができる。これにより
、集積回路１００の面積を削減することができ、半導体装置の小面積化および大容量化が
可能となる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、ＯＳトランジスタを用いたレジスタ１１０の具体的な構成の一例につ
いて説明する。

＜レジスタの構成＞
図５に、ＯＳトランジスタを用いたレジスタ１１０の構成の一例を示す。

レジスタ１１０は、回路５０１と、回路５０２と、スイッチ５０３と、スイッチ５０４と
、スイッチ５０５と、論理（値）を反転させる論理素子５０６と、容量素子５０７と、を
有する。また、回路５０２は、容量素子５０８と、トランジスタ５０９と、トランジスタ
５１０と、を有する。ここで、トランジスタ５０９にはＯＳトランジスタを用いる。論理
素子５０６として、例えばインバータやクロックドインバータなどを用いることができる
。

回路５０１は、Ｓｉトランジスタを有する回路であり、電力が供給されている期間のみデ
ータを保持することができる回路である。回路５０１は、例えばフリップフロップを有す
る構成とすることができる。なお、レジスタ１１０は、必要に応じて、ダイオード、抵抗
素子、インダクタなどのその他の回路素子をさらに有していても良い。

なお、回路５０１は図４（Ｂ）における回路２１０に対応し、トランジスタ５０９は図４
（Ｂ）におけるトランジスタ２３１に対応し、容量素子５０８は図４（Ｂ）における容量
素子２３２に対応し、トランジスタ５１０は図４（Ｂ）におけるトランジスタ２３３に対
応する。

また、ここではスイッチ５０３としてｎチャネル型トランジスタ５１３を用い、スイッチ
５０４としてｐチャネル型トランジスタ５１４を用いた例について説明するが、これに限
られず、スイッチ５０３、５０４はそれぞれｎチャネル型トランジスタを用いて構成して
もｐチャネル型トランジスタを用いて構成してもよい。

ここで、スイッチ５０３の第１の端子はトランジスタ５１３のソースまたはドレインの一
方に対応し、スイッチ５０３の第２の端子はトランジスタ５１３のソースまたはドレイン
の他方に対応する。また、スイッチ５０３は、ゲートに入力される制御信号Ｓ２によって
、第１の端子と第２の端子の間の導通状態（トランジスタ５１３の導通状態）が制御され
る。スイッチ５０４の第１の端子はトランジスタ５１４のソースまたはドレインの一方に
対応し、スイッチ５０４の第２の端子はトランジスタ５１４のソースまたはドレインの他
方に対応する。また、スイッチ５０４は、ゲートに入力される制御信号Ｓ２によって、第
１の端子と第２の端子の間の導通状態（トランジスタ５１４の導通状態）が選択される。

トランジスタ５０９のソースまたはドレインの一方、容量素子５０８の一方の電極、およ
びトランジスタ５１０のゲートは、ノードＭ２と接続されている。トランジスタ５１０の
ソースまたはドレインの一方は、電位Ｖ１が供給される配線と接続され、ソースまたはド
レインの他方は、スイッチ５０３の第１の端子（トランジスタ５１３のソースまたはドレ
インの一方）と接続されている。スイッチ５０３の第２の端子（トランジスタ５１３のソ
ースまたはドレインの他方）は、スイッチ５０４の第１の端子（トランジスタ５１４のソ
ースまたはドレインの一方）と接続されている。スイッチ５０４の第２の端子（トランジ
スタ５１４のソースまたはドレインの他方）は電位Ｖ２が供給される配線と接続されてい
る。スイッチ５０３の第２の端子（トランジスタ５１３のソースまたはドレインの他方）
と、スイッチ５０４の第１の端子（トランジスタ５１４のソースまたはドレインの一方）
と、論理素子５０６の入力端子と、容量素子５０７の一方の電極は、ノードＭ１と接続さ
れている。容量素子５０７の他方の電極は、所定の電位が入力される構成とすることがで
きる。例えば、低電源電位（接地電位等）または高電源電位が入力される構成とすること
ができる。容量素子５０７の他方の電極は、電位Ｖ１が供給される電源線と接続されてい
てもよい。容量素子５０８の一対の他方の電極は、所定の電位が入力される構成とするこ
とができる。例えば、低電源電位（接地電位等）または高電源電位が入力される構成とす
ることができる。容量素子５０８の他方の電極は、電位Ｖ１が供給される電源線と接続さ
れていてもよい。図５では、容量素子５０７の他方の電極および容量素子５０８の他方の
電極は、電位Ｖ１が与えられる配線と接続されている例を示す。

なお、容量素子５０７、５０８は、トランジスタの寄生容量等を積極的に利用することに
よって省略することも可能である。

トランジスタ５０９のゲートには、制御信号Ｓ１が入力される。スイッチ５０３及びスイ
ッチ５０４は、制御信号Ｓ１とは異なる制御信号Ｓ２によって第１の端子と第２の端子の
間の導通状態が制御され、一方のスイッチの第１の端子と第２の端子の間が導通状態のと
き他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。スイッチ５０５は
、制御信号Ｓ１及び制御信号Ｓ２とは異なる制御信号Ｓ３によって第１の端子と第２の端
子の間の導通状態が制御される。

トランジスタ５０９のソースまたはドレインの他方には、回路５０１に保持されたデータ
に対応する信号が入力される。図５では、回路５０１の出力端子（図５中、ＯＵＴと記載
）から出力された信号が、トランジスタ５０９のソースまたはドレインの他方に入力され
る例を示した。スイッチ５０３の第２の端子（トランジスタ５１３のソースまたはドレイ
ンの他方）から出力される信号は、論理素子５０６によってその位相が反転された反転信
号となり、制御信号Ｓ３によって第１の端子と第２の端子間が導通状態となったスイッチ
５０５を介して回路５０１に入力される。

なお、図５では、スイッチ５０３の第２の端子（トランジスタ５１３のソースまたはドレ
インの他方）から出力される信号は、論理素子５０６及びスイッチ５０５を介して回路５
０１の入力端子（図５中、ＩＮと記載）に入力される例を示したが、これに限定されない
。スイッチ５０３の第２の端子（トランジスタ５１３のソースまたはドレインの他方）か
ら出力される信号が、位相を反転させられることなく、回路５０１に入力される構成とし
てもよい。例えば、回路５０１内に、入力端子から入力された信号の位相を反転させた信
号が保持されるノードが存在する場合に、スイッチ５０３の第２の端子（トランジスタ５
１３のソースまたはドレインの他方）から出力される信号を当該ノードに入力することが
できる。

図５において、電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧としてレジスタ
１１０に供給されている。回路５０１には電位Ｖ１と電位Ｖ２の電位差に相当する電圧が
、電源電圧として供給されていてもよい。回路５０１に電源電圧が供給されない期間では
、電位Ｖ１と電位Ｖ２の電位差を無くすことができる。

なお、スイッチ５０５は、トランジスタを用いて構成することができる。当該トランジス
タはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであっても
よい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用い
てもよい。例えば、スイッチ５０５は、アナログスイッチにより構成することができる。

図５において、トランジスタ５０９は、酸化物半導体層を挟んで上下にゲートを有するト
ランジスタとすることもできる。この場合、一方のゲートに制御信号Ｓ１を入力し、他方
のゲートには、制御信号Ｓ４を入力することができる。制御信号Ｓ４は、一定の電位の信
号であってもよい。一定の電位は、電位Ｖ１や電位Ｖ２であってもよい。なお、一方のゲ
ートと他方のゲートを接続し、これらに制御信号Ｓ１を入力してもよい。トランジスタ５
０９の他方のゲートに入力される信号によって、トランジスタ５０９のしきい値電圧を制
御することができる。これにより、トランジスタ５０９のオフ電流を更に低減することも
できる。

図５において、レジスタ１１０に用いられるトランジスタのうち、トランジスタ５０９以
外のトランジスタは、酸化物半導体以外の材料を有するトランジスタ、例えばＳｉトラン
ジスタとすることができる。また、レジスタ１１０に用いられるトランジスタ全てをＯＳ
トランジスタとすることもできる。また、レジスタ１１０は、トランジスタ５０９以外に
も、ＯＳトランジスタを含んでいてもよく、その場合、ＯＳトランジスタ以外の残りのト
ランジスタは、Ｓｉトランジスタとすることもできる。

図５における回路５０１は、論理（値）を反転させる第１の論理素子および第２の論理素
子を有し、第１の論理素子の入力端子は第２の論理素子の出力端子と接続され、第２の論
理素子の入力端子は第１の論理素子の出力端子と接続された構成を用いることができる。
第１の論理素子及び第２の論理素子は、それぞれ電源電位が供給されている期間のみ、入
力された信号に対応する信号を出力する機能を有する。第１の論理素子および第２の論理
素子として、例えばインバータやクロックドインバータなどを用いることができる。

＜レジスタの駆動方法＞
次に、レジスタ１１０の駆動方法の一例を、図６のタイミングチャートを参照して説明す
る。ここでは、回路５０１におけるデータの保持期間において、回路５０１への電源電圧
の供給を停止することにより消費電力を削減するための動作について説明する。

図６のタイミングチャートにおいて、５０１は回路５０１に保持されているデータを示し
、Ｓ１は制御信号Ｓ１の電位を示し、Ｓ２は制御信号Ｓ２の電位を示し、Ｓ３は制御信号
Ｓ３の電位を示し、Ｖ１は電位Ｖ１を示し、Ｖ２は電位Ｖ２を示す。ここで、電位Ｖ１と
電位Ｖ２の電位差Ｖが０である期間は、電源電圧が供給されていない期間に相当する。ま
た、Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。

なお、以下に示す駆動方法では、図５に示した構成において、スイッチ５０３をｎチャネ
ル型トランジスタとし、スイッチ５０４をｐチャネル型トランジスタとして、制御信号Ｓ
２がハイレベルの電位の場合に、スイッチ５０３の第１の端子と第２の端子の間が導通状
態となり、且つスイッチ５０４の第１の端子と第２の端子の間が非導通状態となり、制御
信号Ｓ２がローレベルの電位の場合に、スイッチ５０３の第１の端子と第２の端子の間が
非導通状態となり、且つスイッチ５０４の第１の端子と第２の端子の間が導通状態となる
例を示す。また、スイッチ５０５は、制御信号Ｓ３がハイレベルの電位の場合に第１の端
子と第２の端子の間が導通状態となり、制御信号Ｓ３がローレベルの電位の場合に第１の
端子と第２の端子の間が非導通状態となる例を示す。また、トランジスタ５０９をｎチャ
ネル型トランジスタとして、制御信号Ｓ１がハイレベルの電位の場合に、トランジスタ５
０９が導通状態となり、制御信号Ｓ１がローレベルの電位の場合に、トランジスタ５０９
が非導通状態となる例を示す。しかし、レジスタ１１０駆動方法はこれに限定されず、各
トランジスタの極性、各制御信号の電位は自由に定めることができる。

また、図６においては、電位Ｖ１を低電源電位（以下、ＶＳＳと表記）とし、電位Ｖ２を
高電源電位（以下、ＶＤＤと表記）とＶＳＳとで切り替える場合の例を示す。ＶＳＳは、
例えば接地電位とすることができる。なお、本発明の駆動方法はこれに限定されず、電位
Ｖ２をＶＳＳとし、電位Ｖ１をＶＤＤとＶＳＳとで切り替える構成としてもよい。

次に、期間Ｔ１乃至Ｔ６におけるレジスタ１１０の動作の一例を説明する。なお、期間Ｔ
１はレジスタ１１０が通常動作を行う期間に対応し、期間Ｔ２はレジスタ１１０への電源
電圧の供給を停止する直前の期間に対応し、期間Ｔ３は、レジスタ１１０への電源電圧の
供給が停止されている期間に対応し、期間Ｔ４乃至Ｔ６は、再度レジスタ１１０への電源
電圧の供給を行う期間に対応する。

まず、期間Ｔ１において、Ｖ１をＶＳＳとし、Ｖ２をＶＤＤとし、レジスタ１１０に電源
電圧を供給する。レジスタ１１０へ電源電圧が供給されている間は、回路５０１がデータ
（図６中、ｄａｔａＤと表記）を保持する。この際、制御信号Ｓ３をローレベルの電位と
して、スイッチ５０５の第１の端子と第２の端子の間を非導通状態とする。

なお、スイッチ５０３及びスイッチ５０４の導通状態は限定されない。即ち、制御信号Ｓ
２はハイレベルの電位であってもローレベルの電位であってもよい（図６中、Ａと表記）
。また、トランジスタ５０９の導通状態は限定されない。即ち、制御信号Ｓ１はハイレベ
ルの電位であってもローレベルの電位であってもよい（図６中、Ａと表記）。また、ノー
ドＭ１はどのような電位であってもよい（図６中、Ａと表記）。また、ノードＭ２はどの
ような電位であってもよい（図６中、Ａと表記）。

次に、期間Ｔ２において、レジスタ１１０への電源電圧の供給の停止をする前に、制御信
号Ｓ１をハイレベルの電位として、トランジスタ５０９をオン状態とする。これにより、
回路５０１に保持されたデータ（ｄａｔａＤ）に対応する信号が、トランジスタ５０９を
介してトランジスタ５１０のゲートに入力される。トランジスタ５１０のゲートに入力さ
れた信号は、容量素子５０８によって保持される。こうして、ノードＭ２の電位は、回路
５０１に保持されたデータに対応する電位（図６中、ＶＸと表記）となる。

その後、制御信号Ｓ１をローレベルの電位としてトランジスタ５０９をオフ状態とする。
これにより、回路５０１に保持されたデータに対応する信号が回路５０２に保持される。
また、制御信号Ｓ３はローレベルの電位であり、スイッチ５０５の第１の端子と第２の端
子の間は非導通状態が維持される。スイッチ５０３及びスイッチ５０４の第１の端子と第
２の端子の間の導通状態は限定されない。即ち、制御信号Ｓ２はハイレベルの電位であっ
てもローレベルの電位であってもよい（図６中、Ａと表記）。また、ノードＭ１はどのよ
うな電位であってもよい（図６中、Ａと表記）。

次に、期間Ｔ３において、Ｖ２をＶＳＳとし、レジスタ１１０への電源電圧の供給を停止
する。レジスタ１１０への電源電圧の供給が停止すると、回路５０１に記憶されたデータ
（ｄａｔａＤ）は保持されない。しかし、レジスタ１１０への電源電圧の供給が停止した
後においても、容量素子５０８によって回路５０１に保持されていたデータ（ｄａｔａＤ
）に対応する電位（ＶＸ）がノードＭ２に保持される。ここで、トランジスタ５０９とし
てＯＳトランジスタを用いているため、トランジスタ５０９におけるリーク電流が極めて
小さく、容量素子５０８によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保持
することができる。これによって、レジスタ１１０は電源電圧の供給が停止した後も、デ
ータ（ｄａｔａＤ）を保持することができる。

次に、期間Ｔ４において、電位Ｖ２をＶＤＤとしてレジスタ１１０への電源電圧の供給を
再開し、制御信号Ｓ２をローレベルの電位として、スイッチ５０４の第１の端子と第２の
端子の間を導通状態とし、スイッチ５０３の第１の端子と第２の端子の間を非導通状態と
する。この時、制御信号Ｓ１はローレベルの電位であり、トランジスタ５０９はオフ状態
となる。また、制御信号Ｓ３はローレベルの電位であり、スイッチ５０５の第１の端子と
第２の端子の間は非導通状態となる。そして、スイッチ５０３の第２の端子及びスイッチ
５０４の第１の端子に、電位Ｖ２、即ちＶＤＤが入力される。そのため、スイッチ５０３
の第２の端子及びスイッチ５０４の第１の端子の電位（ノードＭ１の電位）を、一定の電
位（例えば、ＶＤＤ）にする（以下、プリチャージ動作ともいう）ことができる。ノード
Ｍ１の電位は、容量素子５０７によって保持される。

次に、期間Ｔ５において、制御信号Ｓ２をハイレベルの電位とすることによって、スイッ
チ５０３の第１の端子と第２の端子の間を導通状態とし、スイッチ５０４の第１の端子と
第２の端子の間を非導通状態とする。この時、制御信号Ｓ１はローレベルの電位であり、
トランジスタ５０９はオフ状態となる。また、制御信号Ｓ３はローレベルの電位であり、
スイッチ５０５の第１の端子と第２の端子の間は非導通状態となる。そして、容量素子５
０８に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ５１０の導通状
態が制御され、スイッチ５０３の第２の端子及びスイッチ５０４の第１の端子の電位、即
ちノードＭ１の電位が定まる。トランジスタ５１０がオン状態の場合、ノードＭ１には電
位Ｖ１（例えば、ＶＳＳ）が供給される。一方、トランジスタ５１０がオフ状態の場合に
は、ノードＭ１の電位は、上記プリチャージ動作によって供給された一定の電位（例えば
、ＶＤＤ）に維持される。よって、トランジスタ５１０の導通状態に対応して、ノードＭ
１の電位はＶＤＤまたはＶＳＳとなる。例えば、回路５０１に保持されていた信号が「１
」であり、ハイレベルの電位（ＶＤＤ）に対応する場合、ノードＭ１の電位は、信号「０
」に対応するローレベルの電位（ＶＳＳ）となる。一方、回路５０１に保持されていた信
号が「０」であり、ローレベルの電位（ＶＳＳ）に対応する場合、ノードＭ１の電位は、
「１」に対応するハイレベルの電位（ＶＤＤ）となる。つまり、回路５０１に記憶されて
いた信号の反転信号がノードＭ１に保持されることとなる。図６において、この電位をＶ
Ｘｂと表記する。つまり、期間Ｔ２において回路５０１から入力されたデータ（ｄａｔａ
Ｄ）に対応する信号が、ノードＭ１の電位（ＶＸｂ）に変換される（期間Ｔ５）。

次に、期間Ｔ６において、制御信号Ｓ３をハイレベルの電位として、スイッチ５０５の第
１の端子と第２の端子の間を導通状態とする。このとき、制御信号Ｓ２はハイレベルの電
位のままである。また、制御信号Ｓ１はローレベルの電位のままであり、トランジスタ５
０９はオフ状態のままである。すると、スイッチ５０３の第２の端子及びスイッチ５０４
の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号を論理素子５０６に
よって反転させ、当該反転した信号を回路５０１に入力することができる。こうして、回
路５０１は、レジスタ１１０への電源電圧の供給を停止する前に保持していたデータ（ｄ
ａｔａＤ）を再び保持することができる。

また、ノードＭ１の電位は、期間Ｔ４におけるプリチャージ動作によって一定の電位（図
６では、ＶＤＤ）にされた後、期間Ｔ５において、データ（ｄａｔａＤ）に対応する電位
ＶＸｂとなる。プリチャージ動作を行っているため、ノードＭ１の電位が所定の電位ＶＸ
ｂに定まるまでの時間を短くすることができる。こうして、電源電圧の供給を再開した後
、回路５０１において元のデータを復帰させるまでの時間を短くすることができる。

このように、レジスタ１１０は、電源電圧が供給されない期間において、揮発性のメモリ
である回路５０１に記憶されていたデータを回路５０２に設けられた容量素子５０８によ
って保持することができる。

また、ＯＳトランジスタはオフ電流が極めて小さい。そのため、ＯＳトランジスタをトラ
ンジスタ５０９として用いることによって、レジスタ１１０に電源電圧が供給されない間
も容量素子５０８に保持された信号を長期間にわたって保持することができる。これによ
り、レジスタ１１０への電源電圧の供給が停止されている間も、レジスタ１１０に格納さ
れたデータを保持することが可能である。

また、スイッチ５０３及びスイッチ５０４を設けることによって、上記プリチャージ動作
が可能となり、電源電圧の供給を再開した後において、回路５０１へのデータの復帰のた
めに必要な時間を短くすることができる。

また、回路５０２において、容量素子５０８によって保持された信号はトランジスタ５１
０のゲートに入力される。そのため、レジスタ１１０への電源電圧の供給が再開された後
、容量素子５０８によって保持された信号を、トランジスタ５１０の導通状態に反映させ
ることができ、トランジスタの導通状態に対応する信号を回路５０２から読み出すことが
できる。そのため、容量素子５０８に保持された電位が多少変動していても、元の信号を
正確に読み出すことが可能である。

図５のレジスタ１１０を用いることにより、電源電圧の供給停止による記憶装置内のデー
タの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停
止前の状態に復帰することができる。そのため、集積回路の全体、もしくは集積回路を構
成する一または複数の論理回路において、短い時間でも電源停止を行うことができる。よ
って、消費電力を抑えることができる半導体装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、ＯＳトランジスタを用いたキャッシュ１２１（１次キャッシュ）の具
体的な構成の一例について説明する。

図７（Ａ）に、ＯＳトランジスタを用いたキャッシュ１２１の構成の一例を示す。キャッ
シュ１２１は、回路６１０、６５０を有する回路６００を有する。

なお、回路６１０は図４（Ａ）における回路２１０に対応し、トランジスタ６５１、６５
２は図４（Ａ）におけるトランジスタ２３１に対応し、容量素子６５３、６５４は図４（
Ａ）における容量素子２３２に対応する。

回路６１０は、トランジスタ６１１乃至６１６を有する。ここでは、トランジスタ６１１
、６１２、６１５、６１６がｎチャネル型トランジスタであり、トランジスタ６１３、６
１４がｐチャネル型トランジスタである場合を示すが、これに限られず、トランジスタ６
１１、６１２はそれぞれｎチャネル型トランジスタであってもｐチャネル型トランジスタ
であってもよい。

トランジスタ６１１のソースまたはドレインの一方は配線６２１と接続され、ゲートは配
線６２３と接続されている。トランジスタ６１３のソースまたはドレインの一方は配線６
２５と接続され、ソースまたはドレインの他方はトランジスタ６１１のソースまたはドレ
インの他方、トランジスタ６１５のソースまたはドレインの一方、およびノードＭ３と接
続されている。トランジスタ６１５のソースまたはドレインの他方は配線６２７と接続さ
れている。トランジスタ６１３のゲートとトランジスタ６１５のゲートは、ノードＭ４と
接続されている。トランジスタ６１２のソースまたはドレインの一方は配線６２２と接続
され、ゲートは配線６２４と接続されている。トランジスタ６１４のソースまたはドレイ
ンの一方は配線６２６と接続され、ソースまたはドレインの他方はトランジスタ６１２の
ソースまたはドレインの他方、トランジスタ６１６のソースまたはドレインの一方、およ
びノードＭ４と接続されている。トランジスタ６１６のソースまたはドレインの他方は配
線６２８と接続されている。トランジスタ６１４のゲートとトランジスタ６１６のゲート
は、ノードＭ３と接続されている。

配線６２１は、回路６１０に格納するデータに対応する信号を伝える機能を有する配線で
あり、ビット線ともいう。配線６２２は、ビット線に供給される信号の反転信号を伝える
機能を有する配線であり、反転ビット線ともいう。配線６２３、６２４は、回路６１０を
選択するための信号を伝える機能を有する配線であり、ワード線ともいう。配線６２５乃
至６２８は、所定の電位を伝える機能を有する配線であり、電源線ともいう。ここでは、
配線６２３、６２４は同一の配線（第１のワード線）であるとする。また、配線６２５、
６２６には高電源電位（ＶＤＤ）が供給され、配線６２７、６２８には低電源電位（ＶＳ
Ｓ）が供給されるものとする。

このように、回路６１０は、揮発性メモリであるＳＲＡＭセルを構成している。また、回
路６１０のノードＭ３及びノードＭ４は、回路６５０と接続されている。

回路６５０は、トランジスタ６５１、６５２および容量素子６５３、６５４を有する。こ
こで、トランジスタ６５１、６５２はＯＳトランジスタである。

トランジスタ６５１のソースまたはドレインの一方はノードＭ４と接続され、ソースまた
はドレインの他方は容量素子６５３の一方の電極と接続されている。容量素子６５３の他
方の電極は、配線６６２と接続されている。トランジスタ６５２のソースまたはドレイン
の一方はノードＭ３と接続され、ソースまたはドレインの他方は容量素子６５４の一方の
電極と接続されている。容量素子６５４の他方の電極は、配線６６３と接続されている。
トランジスタ６５１のゲートおよびトランジスタ６５２のゲートは、配線６６１と接続さ
れている。

配線６６１は、回路６５０を選択するための信号を伝える機能を有する配線であり、第２
のワード線ともいう。配線６６２、６６３は、所定の電位を伝える機能を有する配線であ
り、電源線ともいう。ここでは、配線６６２、６６３に低電源電位（ＶＳＳ）が供給され
ている場合について説明する。

なお、回路６１０における第１のワード線（配線６２３、６２４）に供給される信号と、
回路６５０における第２のワード線（配線６６１）に供給される信号は、一方の信号によ
って他方の信号が決定されるものであってもよいし、各々が独立した信号であってもよい
。

回路６１０においてデータが保持される部分に相当するノードＭ４は、ＯＳトランジスタ
であるトランジスタ６５１を介してノードＭ５と接続され、回路６１０においてデータが
保持される部分に相当するノードＭ３は、ＯＳトランジスタであるトランジスタ６５２を
介してノードＭ６と接続されている。これにより、ＳＲＡＭセルを構成する回路６１０に
保持されたデータを、ノードＭ５およびノードＭ６に退避させ、また、当該退避させたデ
ータを再度回路６１０に復帰させることができる。

トランジスタ６５１、６５２はＯＳトランジスタであるため、オフ電流を極めて小さくす
ることができる。これにより、トランジスタ６５１、６５２がオフ状態であるとき、トラ
ンジスタ６５１と容量素子６５３の一方の電極の間に位置するノードＭ５の電位と、トラ
ンジスタ６５２と容量素子６５４の一方の電極の間に位置するノードＭ６の電位を、長期
間にわたって保持することができる。そのため、キャッシュ１２１への電力の供給が停止
される直前に、回路６１０に格納されたデータを回路６５０のノードＭ５、Ｍ６に退避さ
せることにより、キャッシュ１２１への電力の供給が停止した場合であっても、回路６１
０に格納されたデータを保持することが可能となる。そして、キャッシュ１２１への電力
の供給が再開された後、回路６５０に保持されたデータを回路６１０に復帰させ、当該デ
ータをキャッシュ１２１における処理に用いることができる。

なお、回路６１０はＳＲＡＭセルを構成するため、トランジスタ６１１乃至６１６には高
速動作が要求される。そのため、トランジスタ６１１乃至６１６にはＳｉトランジスタを
用いることが好ましい。ただし、これに限定されず、ｎチャネル型トランジスタであるト
ランジスタ６１１、６１２、６１５、６１６にはＯＳトランジスタを用いることもできる
。

また、キャッシュ１２１に電力が供給され、回路６１０がＳＲＡＭセルとして動作する場
合（回路６１０の通常動作時）、トランジスタ６５１、６５２は非導通状態とすることが
好ましい。これにより、回路６１０の高速な動作の阻害を防止することができる。

なお、図７（Ａ）においては、回路６５０がトランジスタ６５１、６５２、容量素子６５
３、６５４を有する例を示したが、トランジスタ６５１および容量素子６５３を省略した
構成、または、トランジスタ６５２および容量素子６５４を省略した構成とすることもで
きる。図７（Ｂ）に、トランジスタ６５２および容量素子６５４を省略した構成を示す。
この場合においても、回路６１０に格納されたデータをノードＭ５に退避させ、また、当
該データを回路６１０に復帰させることができる。

また、図７においては回路６１０として揮発性メモリである６トランジスタ型のＳＲＡＭ
セルを用いた場合を示したが、これに限定されず、回路６１０として他の揮発性メモリセ
ルを用いてもよい。

以上のように、回路６００において、回路６１０に格納されたデータを回路６５０に退避
させて保持することにより、キャッシュ１２１への電力の供給が行われない期間において
もデータを保持することができ、また、電力の供給が再開された後、回路６５０に保持さ
れたデータを回路６１０に復帰させることができる。そのため、データの保持期間におい
てキャッシュ１２１への電力の供給を停止することができ、消費電力を低減することがで
きる。

なお、回路６００は、集積回路におけるレジスタファイル、スクラッチパッドメモリ、Ｔ
ＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）、或いは、分岐予
測表（ＢＰＢ：Ｂｒａｎｃｈ Ｐｒｅｄｉｃｔｉｏｎ Ｂｕｆｆｅｒ、ＢＰＴ：Ｂｒａｎ
ｃｈ Ｐｒｅｄｉｃｔｉｏｎ Ｔａｂｌｅ、ＢＴＢ：Ｂｒａｎｃｈ Ｔａｒｇｅｔ Ｂｕ
ｆｆｅｒなどとも呼ぶ）などに適用することもできる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法の一例について説明する
。

図８に、ＳｉトランジスタとＯＳトランジスタとを積層した構造を有する半導体装置の作
製方法の一例を示す。

まず、単結晶、多結晶あるいは非晶質のいずれかの半導体基板７００に、素子分離用の絶
縁物７０１とＮ型のウェル７０２を形成する（図８（Ａ））。

次に、ゲート絶縁膜７０３とゲート電極７０４を形成し、また、ウェル７０２にＰ型の不
純物領域７０５を設ける。不純物領域７０５には、シリサイド等のより導電性の高い材料
を積層してもよい。また、不純物領域７０５はエクステンション領域を有してもよい。

次に、層間絶縁層７０６を形成する。層間絶縁層７０６は単層でも多層でもよい。また、
層間絶縁層７０６は、層間絶縁層７０６の上に設けられる層へ酸素を供給する機能と、層
間絶縁層７０６の下に設けられた層から層間絶縁層７０６の上に設けられる層への水素や
水の浸入を遮断する機能と、を有する層であることが好ましい。そして、層間絶縁層７０
６をエッチングし、平坦化する。当該エッチングおよび平坦化は、ゲート電極７０４が露
出した段階で停止する。なお、層間絶縁層７０６の平坦化は、化学機械研磨（ＣＭＰ：Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などにより行うこと
ができる。

次に、層間絶縁層７０６上に酸化物半導体層７０７を形成する。その後、層間絶縁層７０
６にコンタクトホール７０８を形成する（図８（Ｂ））。

次に、導電性材料を堆積して、コンタクトホール７０８に導電性材料を埋め込む。このと
き、酸化物半導体層７０７は、導電性材料で覆われる。導電性材料は、単層でも多層でも
よい。そして、導電性材料の表面を平坦化する。そして、導電性材料を選択的にエッチン
グして、配線７０９を形成する。なお、配線７０９はコンタクトホール７０８にコンタク
トプラグを有する構造としてもよい。配線７０９は、単層でも多層でもよい。

次に、配線７０９を覆うゲート絶縁膜７１０を形成する。さらに、ゲート絶縁膜７１０上
に導電性材料を堆積し、その表面を平坦化する。導電性材料は、単層でも多層でもよい。
また、導電性材料は、導電性材料の上に設けられる層から導電性材料の下に設けられた層
への水素や水の浸入を遮断する機能を有することが好ましい。そして、導電性材料を選択
的にエッチングし、表面を平坦化して、ゲート配線７１１を形成する（図８（Ｃ））。

次に、層間絶縁層７１２を堆積し、その表面を平坦化する。そして、層間絶縁層７１２に
、配線７０９へ到達するコンタクトホールを形成し、このコンタクトホールを導電性材料
で埋め、配線７１３を形成する（図８（Ｄ））。配線７１３は、コンタクトホール部分に
コンタクトプラグを有する構造でもよい。配線７１３は、単層でも多層でもよい。

このようにして、Ｓｉトランジスタ７２０とＯＳトランジスタ７３０が積層された構成を
有する半導体装置を作製することができる。また、ＯＳトランジスタ７３０と同一の工程
により、容量素子７４０を形成することができる。容量素子７４０は、配線７０９とゲー
ト配線７１１の間にゲート絶縁膜７１０を挟んだ構造となる。

なお、図８においては、ＳｉトランジスタとＯＳトランジスタを１つずつ形成する例を示
したが、Ｓｉトランジスタ７２０と同一工程で複数のＳｉトランジスタを形成し、また、
ＯＳトランジスタ７３０と同一工程で複数のＯＳトランジスタを形成することができる。
そのため、他の実施の形態におけるレジスタ１１０およびキャッシュメモリ１２０（キャ
ッシュ１２１乃至１２３）が有する複数のＳｉトランジスタを同時に形成し、当該複数の
Ｓｉトランジスタの上方に、レジスタ１１０およびキャッシュメモリ１２０（キャッシュ
１２１乃至１２３）が有する複数のＯＳトランジスタを同時に形成することができる。こ
れにより、同一の工程でレジスタ１１０およびキャッシュメモリ１２０（キャッシュ１２
１乃至１２３）を形成し、且つ、ＳｉトランジスタとＯＳトランジスタを積層させること
ができる。よって、半導体装置の歩留りの向上および小面積化を実現することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、本発明の一態様に係る別の構成の一例を、図９、１０を用いて説明す
る。

図９（Ａ）に示す半導体装置１１は、キャッシュメモリ１２０の構成が図３（Ａ）に示す
半導体装置１０と異なる。すなわち、半導体装置１０が有するキャッシュメモリ１２０は
、Ｓｉトランジスタを有する回路１２４を記憶回路として用い、ＯＳトランジスタを有す
る回路１２５をバックアップ回路として用いているが、図９（Ａ）に示すキャッシュメモ
リ１２０においては、ＯＳトランジスタを有する回路１９０を記憶回路として用い、バッ
クアップ回路を省略した構成としている。なお、回路１９０は、図１（Ｃ）、図４（Ｃ）
、（Ｄ）に示す回路を有する構成とすることができる。

図９（Ｂ）に、半導体装置１１が有する各種記憶装置の階層を示す。レジスタ１１０を最
上位の階層とし、レジスタ１１０の下位の階層にキャッシュメモリ１２０が設けられ、キ
ャッシュメモリ１２０の下位の階層に主記憶装置１３０が設けられ、主記憶装置１３０の
下位の階層に補助記憶装置１４０が設けられている。

ここで、ＯＳトランジスタは微細化により高速な動作が可能となり、ＯＳトランジスタを
用いた回路１９０は、書き込み速度および読み出し速度が１０ｎｓ以下である記憶回路と
して機能させることができる。そのため、回路１９０は１次キャッシュに要求される動作
速度を十分に満たすことができる。

なお、キャッシュメモリ１２０は、図９（Ｃ）に示すように、複数の階層に分割すること
もできる。ここでは、キャッシュメモリ１２０を３つの階層（キャッシュ１２１乃至１２
３）に分割した例を示す。キャッシュ１２１は１次キャッシュに対応し、キャッシュ１２
２は２次キャッシュに対応し、キャッシュ１２３は３次キャッシュに対応する。そして、
キャッシュ１２１乃至１２３はそれぞれＯＳトランジスタを有する回路１９１乃至１９３
を有し、バックアップ回路を有しない構成とすることができる。

なお、回路１９０乃至１９３は、それぞれ図１（Ｃ）、図４（Ｃ）、（Ｃ）に示す回路を
有する構成とすることができる。

図１０に、半導体装置１０、１１と構成が異なる半導体装置１２の構成を示す。図１０（
Ａ）は、半導体装置１２の構成を示す図であり、図１０（Ｂ）は半導体装置１２の階層を
示す図である。半導体装置１２は、主記憶装置１３０がＯＳトランジスタを有する回路１
９４を有し、回路１９４においてデータの格納を行う構成としている。

なお、回路１９４は、図１（Ｃ）、図４（Ｃ）、（Ｃ）に示す回路を有する構成とするこ
とができる。

主記憶装置１３０は、集積回路１００と同一チップ上に形成されていても良い。

ここで、ＯＳトランジスタは微細化により高速な動作が可能となり、ＯＳトランジスタを
用いた回路１９４は、書き込み速度および読み出し速度が１０ｎｓ以下である記憶回路と
して機能させることができる。そのため、回路１９４は主記憶装置に要求される動作速度
を十分に満たすことができる。

以上のように、ＯＳトランジスタを用いてキャッシュメモリまたは主記憶装置を構成する
ことにより、高速動作を維持したまま、電力の供給が停止された期間においても長期間の
データの保持が可能なコンピュータシステムを実現することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、半導体装置に用いることができる構成の一例について説明する。

＜半導体装置の断面構造の例＞
図１１に、半導体装置１０乃至１２に用いることができる、ＯＳトランジスタ７３０がＳ
ｉトランジスタ７２０の上に積層された構造の一例を示す。

なお、図１１においては、ＳｉトランジスタとＯＳトランジスタを１つずつ形成する例を
示したが、Ｓｉトランジスタ７２０と同一工程で複数のＳｉトランジスタを形成し、また
、ＯＳトランジスタ７３０と同一工程で複数のＯＳトランジスタを形成することができる
。そのため、他の実施の形態におけるレジスタ１１０、キャッシュメモリ１２０（キャッ
シュ１２１乃至１２３）、主記憶装置１３０が有する複数のＳｉトランジスタを同時に形
成し、当該複数のＳｉトランジスタの上方に、レジスタ１１０、キャッシュメモリ１２０
（キャッシュ１２１乃至１２３）、主記憶装置１３０が有する複数のＯＳトランジスタを
同時に形成することができる。これにより、同一の工程でレジスタ１１０、キャッシュメ
モリ１２０（キャッシュ１２１乃至１２３）、主記憶装置１３０を形成し、且つ、Ｓｉト
ランジスタとＯＳトランジスタを積層させることができる。よって、半導体装置の歩留り
の向上および小面積化を実現することができる。

トランジスタ７２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ７２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ７３０はトランジスタ７２０上に
積層されていなくとも良く、トランジスタ７３０とトランジスタ７２０とは、同一の層に
形成されていても良い。

シリコンの薄膜を用いてトランジスタ７２０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若し
くはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射す
る等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を
注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ７２０が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図１１では、単結晶シリ
コン基板を半導体基板８０１として用いる場合を例示している。

また、トランジスタ７２０は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１１では、トレンチ分離法を用いてトランジスタ７２
０を電気的に分離する場合を例示している。具体的に、図１１では、半導体基板８０１に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域８１０により、トランジスタ７２０を素子分離さ
せる場合を例示している。

トランジスタ７２０上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が
形成されている。そして、上記開口部には、トランジスタ７２０のソースまたはドレイン
に電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ７２０のゲー
トに電気的に接続されている導電膜８２７とが、形成されている。

そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続され
ており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続され
ており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続され
ている。

導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２に
は開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８
３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８
５１に、電気的に接続されている。

また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が
形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成
されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電
気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。

導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１１で
は、絶縁膜８６１上にトランジスタ７３０が形成されている。

トランジスタ７３０は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導
体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と
、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜９６２と、ゲート絶
縁膜９６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重な
っているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けら
れた開口部において、導電膜８５３に電気的に接続されている。

そして、トランジスタ７３０では、半導体膜９０１において、導電膜９２１に重なる領域
と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジス
タ７３０では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３
１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜
９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を
半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不
純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領
域９１０及び領域９１１の抵抗率を下げることができる。

そして、トランジスタ７３０上に、絶縁膜９６３が設けられている。

なお、図１１において、トランジスタ７３０は、ゲート電極９３１を半導体膜９０１の片
側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対の
ゲート電極を有していても良い。

トランジスタ７３０が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他の配線から与えられている状態であっても良い。こ
の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート
電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与え
る電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１１では、トランジスタ７３０が、一のゲート電極９３１に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ７３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。

＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。

図１２に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例
として示す。図１２（Ａ）には、トランジスタ９０の上面図を示す。なお、図１２（Ａ）
では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している
。また、図１２（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１２（
Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１２（Ｃ）に示す。

図１２に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において
順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２
ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３
及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体
膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置
する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化
物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板
９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半
導体素子が形成された素子基板であってもよい。

また、トランジスタ９０の、具体的な構成の別の一例を、図１３に示す。図１３（Ａ）に
は、トランジスタ９０の上面図を示す。なお、図１３（Ａ）では、トランジスタ９０のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図１３（Ａ）に示し
た上面図の、破線Ａ１−Ａ２における断面図を図１３（Ｂ）に示し、破線Ａ３−Ａ４にお
ける断面図を図１３（Ｃ）に示す。

図１３に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物
半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲ
ート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜
９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上
において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する
。

なお、図１２及び図１３では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２
ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトラン
ジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半
導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９
５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔して
いる酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも
１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ９０の電界効果移動度が高くなる。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変
動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属
元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体
膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ
−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半
導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以
上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であること
が好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとし
てＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原
子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等
がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半
導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は
、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を
１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡ
Ｃ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：
６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは
、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与す
ることができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法によ
り形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半
導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原
子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基
板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成
膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む
多結晶ターゲットを含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜
ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐ
ａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化
物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用
いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲
におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう
）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトラ
ンジスタの周波数特性（ｆ特）を高めることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができ
る。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも
表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ
−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−
Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化
物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ
−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物
、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を
含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら
、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。

また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域に酸素欠損が形成され、酸化物半導体膜中に含まれる水素が該酸素欠損に入ることに
より、該領域はｎ型化する。ｎ型化された領域は、ソース領域またはドレイン領域として
機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト
抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジス
タ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用い
た半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ
型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、
トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。

絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給
する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないこと
が好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに
由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であ
ることが好ましい。

絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給
する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化
マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ法また
はスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。

なお、図１２及び図１３に示すトランジスタ９０は、チャネル領域が形成される酸化物半
導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換える
と、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜
９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、ｎ型化しやすい。しかし、図１２及び図１３に示すトランジスタ９
０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電
膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界
を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導
電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。
このようなトランジスタ９０の構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃ
ｈａｎｎｅｌ）構造とよぶ。

具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を
導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜
９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑え
ることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。

また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような
電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重な
ることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸
化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキ
ャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果
、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。

＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。

＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することが難しい。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

図１６（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１６（Ｂ）は、図１
６（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。

図１６（Ｃ）は、図１６（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図１６（Ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変
化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測され
る（図１７（Ａ）参照。）。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２
以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。

＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することが困難
な場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、
または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以
下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａ
ｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭ
による観察像では、結晶粒界を明確に確認することが困難な場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行う
と、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ
−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測
される場合がある（図１７（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。

ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折
パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲
におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともい
う。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡ
ＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに
好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域
の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気
における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャン
しながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキ
ャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に
変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍ
のナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡ
Ｃ化率の算出には、６試料における平均値を用いた。

成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％
）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％
（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣ
ＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処
理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また
、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得ら
れることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図１７（Ｃ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）のＣＡＡＣ−ＯＳ膜の平面ＴＥ
Ｍ像であり、図１７（Ｄ）は、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像で
ある。図１７（Ｃ）と図１７（Ｄ）とを比較することにより、４５０℃加熱処理後のＣＡ
ＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理
によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。

（実施の形態７）
本実施の形態では、図１１とは異なる構造を有する半導体装置の構造の一例について説明
する。

図１４に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域
では、トランジスタ７２０及びトランジスタ７３０のチャネル長方向における構造を示し
ており、破線Ａ３−Ａ４で示す領域では、トランジスタ７２０及びトランジスタ７３０の
チャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ
７２０のチャネル長方向とトランジスタ７３０のチャネル長方向とが、必ずしも一致して
いなくともよい。

なお、チャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレ
イン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル
幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。

また、図１４では、酸化物半導体膜にチャネル形成領域を有するトランジスタ７３０が、
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ７２０上に形成されてい
る場合を例示している。

なお、Ｓｉトランジスタ７２０と同一工程で複数のＳｉトランジスタを形成し、また、Ｏ
Ｓトランジスタ７３０と同一工程で複数のＯＳトランジスタを形成することができる。そ
のため、他の実施の形態におけるレジスタ１１０、キャッシュメモリ１２０（キャッシュ
１２１乃至１２３）、主記憶装置１３０が有する複数のＳｉトランジスタを同時に形成し
、当該複数のＳｉトランジスタの上方に、レジスタ１１０、キャッシュメモリ１２０（キ
ャッシュ１２１乃至１２３）、主記憶装置１３０が有する複数のＯＳトランジスタを同時
に形成することができる。これにより、同一の工程でレジスタ１１０、キャッシュメモリ
１２０（キャッシュ１２１乃至１２３）、主記憶装置１３０を形成し、且つ、Ｓｉトラン
ジスタとＯＳトランジスタを積層させることができる。よって、半導体装置の歩留りの向
上および小面積化を実現することができる。

トランジスタ７２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ７２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ７３０はトランジスタ７２０上に
積層されていなくとも良く、トランジスタ７３０とトランジスタ７２０とは、同一の層に
形成されていても良い。

シリコンの薄膜を用いてトランジスタ７２０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。

トランジスタ７２０が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム
基板、シリコンゲルマニウム基板等を用いることができる。図１４では、単結晶シリコン
基板を基板１０００として用いる場合を例示している。

また、トランジスタ７２０は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ
）等を用いることができる。図１４では、トレンチ分離法を用いてトランジスタ７２０を
電気的に分離する場合を例示している。具体的に、図１４では、エッチング等により基板
１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該
絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１に
より、トランジスタ７２０を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ７２０の不
純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００
３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ７２
０は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んで
チャネル形成領域１００４と重なるゲート電極１００６とを有する。

トランジスタ７２０では、チャネル形成領域１００４における凸部の側部及び上部と、ゲ
ート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１０
０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
７２０の基板上における専有面積を小さく抑えつつ、トランジスタ７２０におけるキャリ
アの移動量を増加させることができる。その結果、トランジスタ７２０は、オン電流が大
きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４におけ
る凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における
凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高
い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７２０のオン電流をよ
り大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ７２０の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。

トランジスタ７２０上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口
部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００
３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１
００６に電気的に接続されている導電膜１０１４とが、形成されている。

そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接
続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気
的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８
に電気的に接続されている。

導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、
絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１
０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手
が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡
散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の
拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化
酸化シリコン等を用いることができる。

絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トラン
ジスタ７３０が設けられている。

トランジスタ７３０は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、
半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する
導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０
３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３
４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており
、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。

なお、図１４において、トランジスタ７３０は、ゲート電極１０３４を半導体膜１０３０
の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１
０３０と重なるゲート電極を、さらに有していても良い。

トランジスタ７３０が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高
さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位
が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トラ
ンジスタの閾値電圧を制御することができる。

また、図１４では、トランジスタ７３０が、一のゲート電極１０３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ７３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１４に示すように、トランジスタ７３０は、半導体膜１０３０が、絶縁膜１０２
２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを
有する場合を例示している。ただし、本発明の一態様では、トランジスタ７３０が有する
半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプ
ラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の
例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。ま
た、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化
学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもでき
る。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルア
ミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化
剤としてオゾン（Ｏ_３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はＨｆ［Ｎ（ＣＨ_３）_２］_４である。また、他の材料液としては、テトラ
キス（エチルメチルアミド）ハフニウムなどがある。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ_３）_３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ_２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガ
スとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６
ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代え
てＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ
−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。な
お、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いて
も良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスに
かえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて
、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い
。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図
１５に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つ
の表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。

図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体
５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部
５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接
続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６
０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構
成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。

図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。

図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。

図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。

図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各
種集積回路に用いることができる。

（明細書等の記載について）
本明細書等の記載に関して、以下に説明する。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例
えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係
以外のものも含むものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気
的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別
の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（
つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。

１０ 半導体装置
１１ 半導体装置
１２ 半導体装置
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ 集積回路
１１０ レジスタ
１１１ 回路
１１２ 回路
１２０ キャッシュメモリ
１２１ キャッシュ
１２２ キャッシュ
１２３ キャッシュ
１２４ 回路
１２５ 回路
１２６ 回路
１２７ 回路
１３０ 主記憶装置
１４０ 補助記憶装置
１５０ 回路
１６１ トランジスタ
１６２ 容量素子
１７１ 端子
１７２ 端子
１７３ 端子
１８０ ノード
１９０ 回路
１９１ 回路
１９３ 回路
１９４ 回路
２００ 回路
２１０ 回路
２２０ 回路
２３１ トランジスタ
２３２ 容量素子
２３３ トランジスタ
２４１ 配線
２４２ 配線
２４３ 配線
２４４ 配線
２５０ ノード
３００ 回路
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３２１ 配線
３２２ 配線
３２３ 配線
３２４ 配線
３２５ 配線
３３０ ノード
４００ 回路
４１１ トランジスタ
４１２ 容量素子
４１３ 容量素子
４２１ 配線
４２２ 配線
４２３ 配線
４３０ ノード
５０１ 回路
５０２ 回路
５０３ スイッチ
５０４ スイッチ
５０５ スイッチ
５０６ 論理素子
５０７ 容量素子
５０８ 容量素子
５０９ トランジスタ
５１０ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
６００ 回路
６１０ 回路
６１１ トランジスタ
６１２ トランジスタ
６１３ トランジスタ
６１４ トランジスタ
６１５ トランジスタ
６１６ トランジスタ
６２１ 配線
６２２ 配線
６２３ 配線
６２４ 配線
６２５ 配線
６２６ 配線
６２７ 配線
６２８ 配線
６５０ 回路
６５１ トランジスタ
６５２ トランジスタ
６５３ 容量素子
６５４ 容量素子
６６１ 配線
６６２ 配線
６６３ 配線
７００ 半導体基板
７０１ 絶縁物
７０２ ウェル
７０３ ゲート絶縁膜
７０４ ゲート電極
７０５ 不純物領域
７０６ 層間絶縁層
７０７ 酸化物半導体層
７０８ コンタクトホール
７０９ 配線
７１０ ゲート絶縁膜
７１１ ゲート配線
７１２ 層間絶縁層
７１３ 配線
７２０ トランジスタ
７３０ トランジスタ
７４０ 容量素子
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
９６２ ゲート絶縁膜
９６３ 絶縁膜
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (3)

1. レジスタと、第１のキャッシュと、第２のキャッシュと、を有し、
   前記レジスタは、第１のトランジスタと、前記第１のトランジスタと電気的に接続された第１の容量素子と、を有する第１の回路と、第４のトランジスタを有する第４の回路と、を有し、
   前記第１のキャッシュは、第２のトランジスタと、前記第２のトランジスタと電気的に接続された第２の容量素子と、を有する第２の回路と、第５のトランジスタを有する第５の回路と、を有し、
   前記第２のキャッシュは、第３のトランジスタと、前記第３のトランジスタと電気的に接続された第３の容量素子と、を有する第３の回路と、を有し、
   前記第１のトランジスタ乃至前記第３のトランジスタはそれぞれ、ゲート電極と重なる領域に、第１の酸化物半導体膜、第２の酸化物半導体膜、及び第３の酸化物半導体膜が順に重なる積層構造を有し、
   前記第４の回路は、前記第１のトランジスタと電気的に接続され、
   前記第５の回路は、前記第２のトランジスタと電気的に接続され、
   前記第４のトランジスタは、酸化物半導体以外の材料に形成されるチャネル形成領域を有し、
   前記第５のトランジスタは、酸化物半導体以外の材料に形成されるチャネル形成領域を有し、
   前記第１のトランジスタ乃至前記第３のトランジスタにおいて、前記積層構造は、絶縁膜の凸部と重なるように位置し、
   前記第１のトランジスタ乃至前記第３のトランジスタのチャネル幅方向の断面において、前記第３の酸化物半導体膜は前記第２の酸化物半導体膜の側面、前記第１の酸化物半導体膜の側面、及び前記凸部の側面に接する領域を有する、半導体装置。
2. レジスタと、第１のキャッシュと、第２のキャッシュと、を有し、
   前記レジスタは、第１のトランジスタと、前記第１のトランジスタと電気的に接続された第１の容量素子と、を有する第１の回路と、第４のトランジスタを有する第４の回路と、を有し、
   前記第１のキャッシュは、第２のトランジスタと、前記第２のトランジスタと電気的に接続された第２の容量素子と、を有する第２の回路と、第５のトランジスタを有する第５の回路と、を有し、
   前記第２のキャッシュは、第３のトランジスタと、前記第３のトランジスタと電気的に接続された第３の容量素子と、を有する第３の回路と、を有し、
   前記第１のトランジスタ乃至前記第３のトランジスタはそれぞれ、ゲート電極と重なる領域に、第１の酸化物半導体膜、第２の酸化物半導体膜、及び第３の酸化物半導体膜が重なる積層構造を有し、
   前記第４の回路は、前記第１のトランジスタと電気的に接続され、
   前記第５の回路は、前記第２のトランジスタと電気的に接続され、
   前記第４のトランジスタは、シリコン半導体に形成されるチャネル形成領域を有し、
   前記第５のトランジスタは、シリコン半導体に形成されるチャネル形成領域を有し、
   前記第１のトランジスタ乃至前記第３のトランジスタにおいて、前記積層構造は、絶縁膜の凸部と重なるように位置し、
   前記第１のトランジスタ乃至前記第３のトランジスタのチャネル幅方向の断面において、前記第３の酸化物半導体膜は前記第２の酸化物半導体膜の側面、前記第１の酸化物半導体膜の側面、及び前記凸部の側面に接する領域を有する、半導体装置。
3. 請求項１又は請求項２において、
   前記第４の回路は、フリップフロップを有し、
   前記第５の回路は、ＳＲＡＭセルを有し、
   前記レジスタは、前記第４の回路に格納されたデータを、前記第１の回路に退避させる機能を有し、
   前記第１のキャッシュは、前記第５の回路に格納されたデータを、前記第２の回路に退避させる機能を有する、半導体装置。