TWI666458B - 包括可程式邏輯元件和可程式開關的裝置 - Google Patents

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Abstract

本發明的一個方式的目的是提供一種即使在設計後也能夠生成新測試模式且可以縮小正常工作時不需要的電路的面積規模的裝置。本發明的一個方式的裝置包括：第一電路；以及第二電路，其中第二電路包括：多個第三電路；多個第四電路；以及第五電路，第二電路具有生成用來測試第一電路的工作狀態的信號的功能及作為第一電路的一部分工作的功能，第四電路具有儲存第一資料的功能及儲存第二資料的功能，第五電路具有對多個第四電路寫入第一資料的功能、對多個第四電路寫入第二資料的功能、以及從該多個第四電路讀出第二資料的功能。

Description

包括可程式邏輯元件和可程式開關的裝置
本發明的一個方式係關於在裝有測試電路的裝置。
注意，本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的一個方式的技術領域涉及一種物體、方法或製造方法。另外，本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。另外，本發明的一個方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、其驅動方法、或其製造方法。
近年來，隨著包括處理器等的裝置(下面也稱為“晶片”)的電路規模的增大，晶片的設計步驟中及出貨步驟中的測試(下面也稱為“晶片測試”)所要的成本龐大。
作為晶片測試有各種方法，作為一個例子已 知BIST(Built-In Self Test；內建自測試)。BIST是在晶片中裝有具有進行晶片測試的LSI測試器的功能的專用電路(下面也稱為“BIST電路”)，使用該專用電路進行晶片測試的方法。作為LSI測試器的功能，可以舉出生成測試模式的功能、將該測試模式用作輸入信號並供應給晶片的功能、取得晶片的輸出信號的功能、以及將該輸出信號與期待值進行比較的功能等。藉由利用BIST，與只使用LSI測試器的情況相比，可以降低晶片測試所要的成本，並且可以實現晶片測試的高速化。此外，在下面的專利文獻1中，被公開利用FPGA(Field Programmable Gate Array；現場可程式邏輯閘陣列)實現設置在LSI外部的BIST電路的技術。
[專利文獻1]日本專利申請公開平5-142297號公報
為了提高利用BIST電路等在晶片中裝有的測試電路的晶片測試品質，或者為了進行對應於具有複雜的功能的裝置的晶片測試，需要使測試電路具有生成各種各樣的測試模式的功能。然而，所生成的測試模式的個數及種類越增加，測試電路的規模越增大，而在裝置中的測試電路所占的面積增加。
此外，在利用測試電路的情況下，因為在晶片的設計步驟中決定能夠生成的測試模式，所以在此後追加新測試模式的情況下，需要從晶片外部的LSI測試器等供應新測試模式。在此情況下，不能享受利用在晶片中裝 有的測試電路進行晶片測試帶來的優點，即晶片測試的高速化及晶片測試所要的成本降低等等。
根據上述的技術背景，本發明的一個方式的目的之一是提供一種新穎的裝置。此外，本發明的一個方式的目的之一是提供一種可以縮小正常工作時不需要的電路的面積規模的裝置。此外，本發明的一個方式的目的之一是提供一種即使在設計後也能夠生成新測試模式的裝置。
此外，本發明的一個方式不一定必須實現所有上述目的，至少可以實現一個目的即可。此外，上述目的的記載不妨礙其他目的的存在。另外，還可以從說明書、圖式、申請專利範圍等的記載自然得知而抽出上述以外的目的。
本發明的一個方式的裝置包括：第一電路；以及第二電路，其中第二電路具有生成用來測試第一電路的工作狀態的信號的功能及作為第一電路的一部分工作的功能。
本發明的一個方式的裝置包括：第一電路；以及第二電路，其中第二電路包括：多個第三電路；多個第四電路；以及第五電路，第二電路具有生成用來測試第一電路的工作狀態的信號的功能及作為第一電路的一部分工作的功能，第四電路具有儲存第一資料的功能及儲存第 二資料的功能，第五電路具有對多個第四電路寫入第一資料的功能、對多個第四電路寫入第二資料的功能、以及從該多個第四電路讀出第二資料的功能。另外，第一資料是用來控制多個第三電路之間的導通狀態的資料，並且第二資料是用於該第一電路中的處理的資料。
另外，在本發明的一個方式的裝置中，作為第一電路的一部分工作的功能是作為該第一電路的快取記憶體工作的功能，並且第二資料也可以是儲存在快取記憶體的儲存區域中的資料。
另外，在本發明的一個方式的裝置中，第一資料也可以根據被輸入到第五電路的串列資料生成，並且第二資料也可以根據被輸入到該第五電路的並行資料生成。
另外，在本發明的一個方式的裝置中，第四電路包括：第一電晶體；以及第二電晶體，其中第一電晶體的源極和汲極中之一個與第二電晶體的閘極電連接，第一電晶體包括具有第一通道形成區的第一半導體，第二電晶體包括具有第二通道形成區的第二半導體，第一半導體包含氧化物半導體，第二半導體也可以包含氧化物半導體之外的材料。
另外，在本發明的一個方式的裝置中，氧化物半導體也可以包含銦、鎵、及鋅。
根據本發明的一個方式可以提供新穎的裝置。此外，根據本發明的一個方式可以提供可以縮小正常 工作時不需要的電路的面積規模的裝置。此外，根據本發明的一個方式可以提供即使在設計後也能夠生成新測試模式的裝置。
此外，這些效果的記載不妨礙其他效果的存在。另外，本發明的一個方式不一定必須實現這些效果。另外，還可以從說明書、圖式、申請專利範圍等的記載自然得知而抽出上述以外的效果。
10‧‧‧裝置
11‧‧‧電路
12‧‧‧電路
13‧‧‧電路
14‧‧‧電路
15‧‧‧PLE
16‧‧‧SW
17‧‧‧電路
18‧‧‧記憶體裝置
19‧‧‧電路
20‧‧‧處理器
21‧‧‧儲存區域
21a‧‧‧儲存區域
21b‧‧‧儲存區域
21c‧‧‧儲存區域
22‧‧‧標籤區
22a‧‧‧標籤區
22b‧‧‧標籤區
22c‧‧‧標籤區
23‧‧‧資料區
23a‧‧‧資料區
23b‧‧‧資料區
23c‧‧‧資料區
24‧‧‧比較電路
24a‧‧‧比較電路
24b‧‧‧比較電路
24c‧‧‧比較電路
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26‧‧‧信號
26a‧‧‧信號
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28‧‧‧信號
29‧‧‧信號
30‧‧‧單元陣列
31‧‧‧單元陣列
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41‧‧‧電路
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92b‧‧‧氧化物半導體膜
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96‧‧‧導電膜
97‧‧‧基板
101‧‧‧電晶體
102‧‧‧電晶體
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104‧‧‧電容元件
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107‧‧‧反相器
108‧‧‧電晶體
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200‧‧‧移位暫存器
201‧‧‧閂鎖電路
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206‧‧‧選擇電路
207‧‧‧閂鎖電路
208‧‧‧閂鎖電路
209‧‧‧閂鎖電路
210‧‧‧閂鎖電路
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223‧‧‧使能緩衝器
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400‧‧‧PLD
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630‧‧‧多工器
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700‧‧‧佈線
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801‧‧‧半導體基板
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5001‧‧‧外殼
5002‧‧‧外殼
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5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
在圖式中：圖1A和1B是說明裝置的結構的一個例子的圖；圖2A和2B是說明裝置的結構的一個例子的圖；圖3A和3B是說明裝置的結構的一個例子的圖；圖4是說明裝置的結構的一個例子的圖；圖5是說明裝置的結構的一個例子的圖；圖6是說明裝置的結構的一個例子的圖；圖7是說明裝置的結構的一個例子的圖；圖8A和8B是說明裝置的結構的一個例子的電路圖；圖9A至9C是說明裝置的結構的一個例子的電路圖；圖10是時序圖；圖11是說明裝置的結構的一個例子的電路圖； 圖12是說明裝置的結構的一個例子的電路圖；圖13是時序圖；圖14是時序圖；圖15是說明裝置的結構的一個例子的圖；圖16A至16D是說明裝置的結構的一個例子的圖；圖17是說明裝置的結構的一個例子的圖；圖18A和18B是說明裝置的結構的一個例子的圖；圖19是說明電晶體的結構的一個例子的圖；圖20A至20C是說明電晶體的結構的一個例子的圖；圖21A至21C是說明電晶體的結構的一個例子的圖；圖22是說明電晶體的結構的一個例子的圖；圖23A至23F是說明電子裝置的圖；圖24A至24C是說明氧化物半導體的結構的一個例子的圖；圖25A至25D是說明氧化物半導體的結構的一個例子的圖。
以下使用圖式詳細說明本發明的實施方式。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為 各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
另外，本發明的一個方式在其範疇內包括RF(Radio Frequency；射頻)標籤、半導體顯示裝置、IC、LSI、如FPGA等PLD(Programmable Logic Device；可程式邏輯裝置)、裝有FPGA的SoC(System on a Chip；系統單晶片)等包括半導體積體電路的所有裝置。此外，顯示裝置在其範疇內包括液晶顯示裝置、在每個像素中具備以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device；數位微鏡裝置)、PDP(Plasma Display Panel；電漿顯示面板)、FED(Field Emission Display；場致發射顯示器)等在電路中具有積體電路的顯示裝置。
另外，在本說明書中，“連接”包括除了直接連接的狀態之外，還包括電連接的狀態，就是包括能夠供應或傳送電流、電壓或電位的電路結構。因此，“連接”的電路結構不一定是指直接連接的電路結構，而在其範疇內還包括藉由佈線、電阻器、二極體、電晶體等元件間隔地連接以能夠供應或傳送電流、電壓或電位的電路結構。此外，當在電路圖上獨立的構成要素彼此連接時，也在實際上，有一個導電膜兼具有多個構成要素的功能的情況，例如佈線的一部分用作電極的情況等。本說明書中的連接的範疇內包括這種一個導電膜兼具有多個構成要素的功能的情況。
注意，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜連接的源極電極。同樣地，電晶體的汲極是指上述半導體膜的一部分的汲極區或與上述半導體膜連接的汲極電極。此外，閘極是指閘極電極。
電晶體所具有的源極和汲極的名稱伴隨電晶體的導電型及供應到各端子的電位的高低而互換。一般而言，在n通道型電晶體中，將被供應低電位的端子稱為源極，而將被供應高電位的端子稱為汲極。另外，在p通道型電晶體中，將被供應低電位的端子稱為汲極，而將被供應高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假設源極和汲極是固定的來描述電晶體的連接關係，但是實際上源極和汲極的名稱根據上述電位關係而互換。
實施方式1
在本實施方式中，說明根據本發明的一個方式的結構的一個例子。
圖1A和1B表示本發明的一個方式的裝置的結構的一個例子。圖1A所示的裝置10包括電路11及電路12。電路11是具有進行算術、控制等的功能的電路，典型為包括多個電晶體的積體電路。例如，電路11可以採用包括順序電路或組合電路等各種邏輯電路的結構，可以被用作中央處理裝置等。電路12是與電路11同樣，典 型為由多個電晶體構成的積體電路。此外，電路12特別較佳為能夠重組態電路的電路(以下，也稱為“可重組態電路”)。
電路12包括電路13及電路14。電路13包括具有順序電路或組合電路等的邏輯電路的功能的多個電路(以下，也稱為“可程式邏輯元件”、“PLE”)15。此外，電路14包括具有控制多個PLE15之間的導通/非導通及控制PLE15與輸入輸出裝置(未圖示)之間的導通/非導通的開關的功能的多個電路(以下，也稱為“可程式開關”、“SW”)16。此外，SW16被用作具有儲存用來決定多個PLE15之間的導通/非導通或PLE15與輸入輸出裝置之間的導通/非導通的資料(以下，也稱為“組態資料”)的功能的電路(以下，也稱為“組態記憶體”)。藉由改變儲存在組態記憶體(Configuration memory)中的組態資料，而可以改變多個PLE15之間的導通/非導通或PLE15和輸入輸出裝置之間的導通/非導通，並且將電路12重組態為邏輯電路。
此外，除了邏輯電路的功能之外，PLE15也可以具有儲存用來改變該邏輯電路的電路結構的組態資料的功能。藉由改變該組態資料，來可以改變在PLE15中的電路結構，並且將PLE15中的與輸入信號對應的輸出信號改變為任意的邏輯，而可以改變在PLE15中執行的邏輯運算的內容。由此，對一個PLE15賦予執行多種邏輯運算的功能，在抑制PLE15的個數的情況下可以增加 在電路12中生成的信號的種類。另外，在從外部不供應用來生成其它測試模式的信號的情況下能夠改變工作狀態的測試內容。
圖1B示出電路12的具體結構的一個例子。除了多個PLE15及多個SW16之外，電路12還包括電路17。電路17與多個SW16連接，電路17具有對多個SW16輸入資料或從多個SW16讀出資料的驅動電路的功能。例如，藉由從電路17對多個SW16輸出組態資料，可以將組態資料儲存在SW16中。並且，根據該組態資料控制SW16的導通/非導通，可以控制多個PLE15之間的導通/非導通，並且將電路12重組態為所希望的邏輯電路。
另外，在PLE15具有儲存用來改變PLE15內部的電路結構的組態資料的功能時，電路17也可以採用具有對PLE15輸出組態資料的功能的結構。
在本發明的一個方式中，電路12具有如下兩種功能：電路11的測試電路的功能，即生成用來測試電路11的工作狀態的信號(以下，也稱為“測試模式”)的功能；以及電路11的擴張電路的功能，即在電路11的正常工作時(在不進行電路11的工作狀態的測試的期間中)作為電路11的一部分進行工作的功能。參照圖2A至圖3B說明這些結構。另外，對電路12所具有的擴張電路的功能沒有特別的限定。例如，電路12既可以是進行本來應該在電路11中執行的處理的一部分的電路，又可以 是對電路11附加新結構或新功能的電路。
首先，圖2A和2B示出電路12被用作電路11的測試電路時的結構。
在圖2A中，多個SW16儲存有用來將電路12用作測試電路的組態資料，根據該組態資料控制多個SW16的導通/非導通。由此，多個PLE15之間的導通/非導通被控制，而電路12被重組態為測試電路。換言之，藉由在多個SW16中儲存特定組態資料，電路12被用作測試電路。然後，在重組態了的電路12中生成測試模式，該測試模式被輸出到電路11。
當將測試模式輸入到電路11時，進行電路11的工作狀態的測試。工作狀態的測試既可以是電路11的一部分的工作狀態的測試，又可以是電路11整體的工作狀態的測試。例如，在電路11包括記憶元件的情況下，工作狀態的測試也可以是該記憶元件的工作狀態(是否適當地執行資料的儲存等)的測試。此外，例如，在電路11包括具有相位同步的功能的類比電路的情況下，工作狀態的測試也可以是該類比電路的工作狀態的測試。
也可以在按照測試模式進行電路11的工作狀態的測試之後，將根據該測試結果的資料從電路11傳送到電路12，並且在電路12中進行電路11的工作狀態的評價。在此情況下，較佳為對電路12賦予評價電路11的工作狀態的功能。
如圖2B所示，在電路12被用作測試電路的 情況下，電路17具有對多個SW16輸出組態資料的功能。藉由從電路17輸出的組態資料儲存在多個SW16中，電路12被重組態為測試電路。此外，例如藉由將對應於組態資料的串列資料從設置在電路12外部的記憶體裝置18等輸入到電路17，且將對應於該串列資料的組態資料從電路17輸出到SW16，來可以將組態資料從電路17輸出到多個SW16。如此，在電路12被用作測試電路時，電路17具有根據被輸入的串列資料將組態資料輸出到多個SW16的功能。
接著，圖3A和3B示出電路12被用作電路11的擴張電路時的結構。
在電路11的正常工作中，不進行電路11的工作狀態的測試，而不需要生成電路12中的測試模式。因此，在電路11的正常工作中電路12被重組態為測試電路時，在裝置10中不需要的電路的面積增大。由此，在本發明的一個方式中，在電路11的正常工作中，將電路12用作電路11的擴張電路。例如，SW16具有儲存資料的功能，由此在電路11的正常工作時也可以將SW16用作儲存用於電路11中的處理的資料的電路，該SW16在電路11的工作狀態的測試中被用作構成測試電路的組態記憶體。因此，在裝置10中可以縮小電路11的正常工作時不需要的電路的面積。
圖3A示出將SW16用作電路11的擴張電路的結構的一個例子。此外，在此尤其對將SW16用作儲存 用於電路11中的處理的資料的電路的例子進行說明。在電路11的正常工作中，將用於電路11中的處理的資料(例如，用於在電路11中進行的邏輯運算的資料、在電路11中進行邏輯運算而得到的資料、或對應於在電路11中進行的處理的內容的資料等)從電路11輸出到多個SW16，並且該資料儲存在SW16中。另外，回應來自電路11的要求，將儲存在SW16中的資料輸出到電路11。如此，可以將SW16用作電路11的一部分。
如圖3B所示，在將電路12用作擴張電路時，電路17具有將用於電路11中的處理的資料輸出到SW16的功能及讀出儲存在SW16中的資料的功能。因此，可以將SW16用作電路11中的記憶體電路。例如，在將SW16用作電路11的快取記憶體時，藉由將對應於儲存在裝置10的主記憶體裝置(未圖示)中的資料的並行資料從電路11輸入到電路17，並且將對應於該並行資料的資料從電路17輸出到SW16，來可以將資料寫入SW16。另外，藉由將儲存在SW16中的資料輸入到電路17，並且將該資料從電路17輸出到電路11，來可以讀出儲存在SW16中的資料。如此，在將電路12用作擴張電路時，電路17具有根據從電路11輸入的並行資料將用於電路11的處理的資料輸出到多個SW16的功能及作為並行資料讀出儲存在多個SW16中的資料的功能。
另外，藉由將控制信號從輸入輸出裝置(未圖示)等輸入到電路12，來可以切換將電路12用作測試 電路還是用作擴張電路。此外，也可以採用將進行上述切換的指令儲存在電路11所包括的記憶體裝置(未圖示)中的結構，且在裝置10的開啟電源時根據該指令切換上述功能。此外，在將電路12用作擴張電路時，藉由使多個PLE15的輸出處於高阻抗狀態，而遮斷從PLE15向SW16的信號，來可以將SW16用作獨立於PLE15的電路。
圖4及圖5示出在電路11的正常工作時將電路12用作電路11的記憶體電路，尤其是快取記憶體時的結構的一個例子。
首先，在測試電路11的工作狀態時，如圖2A及2B所示，根據儲存在多個SW16中的組態資料，將電路12重組態為測試電路。然後，在電路12中生成測試模式且該測試模式被輸出到電路11。
另一方面，在電路11的正常工作時，如圖4所示，將包括多個SW16的電路14用作電路11的快取記憶體。明確而言，將多個SW16中的至少一部分的SW16用作快取記憶體的儲存區域21。
儲存區域21包括能夠儲存指定的資料量的多個儲存區域(下面稱為“線”)，每個線能夠儲存裝置10的主記憶體裝置(未圖示)所儲存的資料的一部分的複製。圖4示出儲存區域21包括t列(t為自然數)線的情況。此外，儲存區域21所包括的每個線具有標籤區(tag field)22及資料區(data field)23。資料區23相當於儲 存主記憶體裝置所儲存的資料的複製的儲存區域。此外，標籤區22相當於儲存主記憶體裝置上的位址的高階位元(標籤資料)的儲存區域，該高階位元對應於儲存在資料區23中的資料。並且，根據主記憶體裝置上的位址的低階位元決定將主記憶體裝置的資料的複製儲存在資料區23的哪個線中，該位址對應於儲存在資料區23中的資料。
此外，電路12包括比較電路24。比較電路24具有如下功能：對電路11所包括的處理器20要求訪問的位址的高階位元和儲存在該位址的低階位元所指定的線中的標籤區22的標籤資料進行比較，而將比較結果作為標籤命中(tag hit)信號輸出。藉由該比較，能夠判斷與處理器20要求訪問的位址對應的資料是儲存在儲存區域21中的狀態(下面也稱為高速緩衝命中(cache hit))還是沒儲存在儲存區域21中的狀態(下面也稱為快取記憶體未中(cache miss))。在高速緩衝命中時，可以將儲存在上述線的資料區中的資料作為所希望的資料，而用於電路11中的處理。
接著，說明電路12被用作快取記憶體時的工作的一個例子。
在處理器20要求訪問指定位址時，將該位址的低階位元傳送到儲存區域21，並且將該位址的高階位元傳送到比較電路24。在儲存區域21中，從處理器20接受的位址的低階位元指定一個線，並且，讀出該線中的 標籤場22所儲存的標籤資料，將該標籤資料傳送到比較電路24。
在比較電路24中，對處理器20要求訪問的位址的高階位元和從標籤區22讀出的標籤資料進行比較。根據比較結果，在位址的高階位元和標籤資料一致時，在儲存區域21中儲存有與處理器20要求訪問的位址對應的資料。另外，根據比較結果，在位址的高階位元和標籤資料不一致時，在儲存區域21中沒儲存與處理器20要求訪問的位址對應的資料。並且，將該比較結果作為信號26從比較電路24輸出到處理器20。此外，根據上述比較結果，在位址的高階位元和標籤資料一致時，儲存在由該位址的低階位元決定的線的資料區23中的資料與在處理器20中使用的所希望的資料對應。由此，將該資料作為信號27輸出到處理器20。
另外，雖然在圖4中未圖示，但是也可以在特定儲存區域中儲存用來判別儲存區域21所包括的每個線的資料區所儲存的資料是有效還是無效的判別資料。在該資料無效時，無論標籤的比較結果如何，被判斷為快取記憶體未中。
另外，雖然圖4示出比較電路24設置在電路13及電路14外部的例子，但是不侷限於此，也可以採用電路13具有比較電路24的功能的結構。在此情況下，電路14的一部分儲存有用來將電路13重組態為具有比較電路24的功能的電路的資料。另外，也可以採用電路14的 一部分具有比較電路24的功能的結構。
如此，在電路11的正常工作時，可以將電路14用作快取記憶體。另外，作為該快取記憶體可以採用全相聯方式、直接匹配(Direct Mapped)方式或組相聯方式(Set Associativity)等的各種方式。
圖5示出將電路12用作組相聯方式的快取記憶體的一部分時的結構的一個例子。在圖5中，電路11包括電路19。電路14包括具有標籤區22a及資料區23a的儲存區域21a。電路19包括具有標籤區22b及資料區23b的儲存區域21b、以及具有標籤區22c及資料區23c的儲存區域21c。藉由採用這種結構，可以將電路19與電路14用作快取記憶體。在此，可以使用電路14所包括的儲存區域21a和電路19所包括的儲存區域21b及21c構成組相聯方式的快取記憶體。另外，儲存區域21a對應於圖4中的儲存區域21，標籤區22a對應於圖4中的標籤區22，資料區23a對應於圖4中的資料區23，比較電路24a對應於圖4中的比較電路24，信號26a對應於圖4中的信號26。
另外，電路11包括比較電路24b及比較電路24c。比較電路24b具有對處理器20要求訪問的位址的高階位元和儲存在該位址的低階位元所指定的線中的標籤區22b的標籤資料進行比較，且將該比較結果作為信號26b輸出的功能。比較電路24c具有對處理器20要求訪問的位址的高階位元和儲存在該位址的低階位元所指定的線中 的標籤區22c的標籤資料進行比較，且將該比較結果作為信號26c輸出的功能。另外，比較電路24b及24c也可以與比較電路24a同樣地設置在電路12中。另外，既可以採用電路13或電路14具有比較電路24b的功能的結構，又可以採用電路13或電路14具有比較電路24c的功能的結構。
此外，電路11包括選擇電路25。選擇電路25具有將作為資料包括比較電路24a、比較電路24b及比較電路24c中的比較結果的信號輸出的功能。明確而言，選擇電路25具有如下功能，即在多個比較電路24a、比較電路24b及比較電路24c中進行比較，結果存在與位址的高階位元一致的線時，選擇從該線讀出的資料並將該資料用作信號28輸出到處理器20。更明確而言，在比較電路24a中進行比較，結果位址的高階位元和標籤資料一致時，將儲存在該位址的低階位元所指定的線的資料區23a中的資料作為信號28輸出到處理器20。此外，在比較電路24b中進行比較，結果位址的高階位元和標籤資料一致時，將儲存在該位址的低階位元所指定的線的資料區23b中的資料作為信號28輸出到處理器20。此外，在比較電路24c中進行比較，結果位址的高階位元和標籤資料一致時，將儲存在該位址的低階位元所指定的線的資料區23c中的資料作為信號28輸出到處理器20。另外，選擇電路25具有如下功能，即根據在比較電路24a、比較電路24b及比較電路24c中進行的比較，判斷將處理器20要求訪 問的資料是儲存在電路19或電路14中的狀態(高速緩衝命中)還是沒儲存在電路19或電路14中的狀態(高速緩衝未中)，並且將作為資訊包括該結果的信號29輸出到處理器20。藉由使用選擇電路25之外，也可以使用例如OR電路等生成包括在比較電路24a、比較電路24b及比較電路24c中進行的比較結果作為資訊的信號28。另外，選擇電路25也可以設置在電路12中。
圖5示出電路19包括2組儲存區域(儲存區域21b及儲存區域21c)且電路14包括1組儲存區域(儲存區域21a)的例子。在此，藉由使用儲存區域21a、儲存區域21b及儲存區域21c，可以構成3路組相聯方式的快取記憶體。另外，電路19所包括的儲存區域的組數和電路14所包括的儲存區域的組數不侷限於此，可以採用任意的組數。在將電路19所包括的組數設定為i且將電路14所包括的組數設定為j時，使用電路19及電路14可以構成i+j路組相聯方式的快取記憶體。藉由使用電路19及電路14構成快取記憶體，與只使用電路19和電路14中之一個構成快取記憶體的情況相比，可以增加快取記憶體的組數。因此，可以使顛簸不容易發生並提高快取記憶體的命中率，而能夠提高裝置10的性能。
另外，在電路12被用作測試電路時，可以將電路19用作i路組相聯方式的快取記憶體，並且在電路11被用作擴張電路時，可以將電路19及電路14用作i+j路組相聯方式的快取記憶體。
在本發明的一個方式的裝置中，在電路12被用作測試電路時，電路17具有對多個SW16輸出組態資料的功能(圖2B)，在電路11的正常工作時，電路17具有對多個SW16輸出用於電路11中的處理的資料的功能及讀出儲存在SW16中的資料的功能(圖3B)。由此，可以對電路12賦予測試電路的功能及擴張電路的功能。因此，在電路11的正常工作時，可以將在電路11的工作狀態的測試時被用作測試電路的電路12用作快取記憶體等的擴張電路，而在裝置10中可以縮小電路11的正常工作時不需要的電路的面積規模。
另外，雖然在本實施方式中作為電路11的正常工作時不需要的電路的例子舉出測試電路，但是不侷限於此。就是說，可以將電路12重組態為電路11的正常工作時不需要的任意的電路。在此情況下也可以縮小電路11的正常工作時不需要的電路的面積規模。
此外，雖然在本實施方式中說明作為擴張電路使用快取記憶體的例子，但是不侷限於此。例如，可以將電路12用作虛擬記憶體(Virtual memory)中的TLB(Translation Look-aside Buffer；轉換後援緩衝器)或分支預測電路(Branch prediction circuit)。另外，也可以將電路12用作乘法電路或積和運算電路(Product-sum operation circuit)等的算術電路。再者，在電路11的正常工作時，藉由在電路12中切換快取記憶體的功能和算術電路的功能，可以將電路12兼用作快取記憶體及算術 電路。
另外，本實施方式的內容可以與本實施方式所公開的其它內容及其它實施方式的內容等的本說明書等所公開的內容適當地組合。
實施方式2
在本實施方式中，說明圖1A至圖3B中的電路12的更具體結構的一個例子。
圖6示出電路12的結構的一個例子。電路12包括多個PLE15、具有多個SW16的單元陣列30、電路17、電路41及電路42。另外，多個SW16分別連接到電路17、電路41及電路42。此外，多個PLE15分別連接到至少一個SW16。
在此，SW16包括x行的單元32，單元陣列31包括y列的SW16。此外，單元陣列30包括s行的單元陣列31。由此，單元陣列30包括sx×y個單元32。再者，在單元32中分別儲存從電路17輸出的資料。
在將電路12用作測試電路時，從電路17輸出組態資料且該組態資料儲存在單元32中。再者，藉由根據該組態資料控制單元32的導通/非導通，決定單元陣列31的電路結構，並且從單元陣列31對PLE15輸入指定信號33。根據信號33決定PLE15的輸出信號，將該信號輸入到其它SW、PLE等。
另外，在將電路12用作擴張電路，尤其用作 記憶體電路時，從電路17輸出用於電路11中的處理的資料，並且該資料藉由佈線BL儲存在單元32中。另外，藉由將對應於儲存在單元32中的資料的信號藉由佈線SL輸出到電路17進行資料讀出。在此，在單元陣列30中可以儲存sx組y位元資料。
電路17具有與圖1A至圖3B中的電路17同樣的功能，即具有對單元32輸出資料的功能及讀出儲存在單元32中的資料並將該資料輸出到外部的功能。此外，電路17包括電路43。如圖7所示，電路43包括電路51、電路52及電路53。另外，電路17也可以包括多個電路43。
電路51具有如下功能，即在將電路12用作測試電路時，根據從佈線SP供應的起動脈衝、從佈線CK供應的時脈信號及從佈線CKB供應的反轉時脈信號，將從佈線DATA供應的串列資料藉由電路52依次儲存在電路53中。(下面，將電路51也稱為移位暫存器51。)另外，作為從佈線DATA供應的串列資料的例子，例如可以舉出用來將電路12重組態為測試電路的組態資料等。
電路52具有如下功能，即在將電路12用作擴張電路，尤其用作記憶體電路時，將從佈線WDATA供應的多個位元的並行資料儲存在由供應給佈線WSEL的信號指定的電路53的特定節點中。(下面，將電路52也稱為選擇電路52。)此外，作為從佈線WDATA供應的多個位元的並行資料的例子，例如，可以舉出儲存在主記憶 體裝置中的資料的一部分的複製等。
電路53具有根據從佈線LAT同時供應的信號，將儲存在電路53中的資料同時輸出到佈線BL的功能。此外，電路53具有儲存從單元32輸出的資料的功能。(下面，將電路53也稱為線緩衝器(line buffer)53。)
另外，電路43較佳為由從佈線PC供應的信號能夠使佈線SL預充電的結構。另外，作為電路43較佳為採用選擇從單元32輸出並儲存在線緩衝器53中的資料中之由從佈線RSEL供應的信號指定的資料並將該資料輸出到佈線RDATA的結構。
另外，由從佈線CEN供應的信號可以控制將電路12用作測試電路還是擴張電路。此外，由從佈線REN供應的信號可以控制從單元32的資料讀出工作。此外，由從佈線WEN供應的信號可以控制對單元32的資料寫入工作。
圖6中的電路41具有藉由控制佈線CWL〔1〕至〔sx〕的電位，選擇單元陣列30所包括的多個單元32中之特定行的單元32的功能。
另外，電路41包括電路44及電路45。電路44具有生成用來選擇單元陣列30所包括的s行的SW16中之特定行的SW16的信號的功能。電路45具有如下功能，即根據對佈線CONTEXT〔1〕至〔x〕供應的信號生成用來選擇由電路44選擇的特定行的SW16中之特定行 的單元32的信號。另外，電路44例如可以由解碼器等構成。此外，電路45例如可以由多個AND電路等構成。
在將電路12用作測試電路時，電路44對佈線47〔1〕至〔s〕輸出用來選擇s行的所有SW16的信號。並且，電路45根據從電路44藉由佈線47〔1〕至〔s〕輸入的信號及從佈線CONTEXT〔1〕至〔x〕輸入的信號，對佈線CWL〔1〕至〔sx〕輸出在每一個SW16中選擇特定一行的單元32的信號。明確而言，電路45輸出選擇第1行的組至第x行的組中之一組的信號，該第1行的組包括佈線CWL〔1〕至佈線CWL〔(s-1)x+1〕中的各第1行，該第x行的組包括佈線CWL〔x〕至佈線CWL〔sx〕中的各第x行。並且，根據儲存在由電路41選擇並與佈線CWL連接的單元32中的組態資料，電路12被重組態為所希望的測試電路。
在將電路12用作擴張電路時，電路44根據對佈線CADR供應的信號，將用來選擇s行SW16中之特定行的SW16的信號輸出到佈線47〔1〕至〔s〕。電路45根據從電路44藉由佈線47〔1〕至〔s〕輸入的信號及從佈線CONTEXT〔1〕至〔x〕輸入的信號，將選擇由電路44選擇的特定SW16所包括的單元32中之特定一行的單元32的信號輸出到佈線CWL〔1〕至〔sx〕。明確而言，電路45輸出選擇佈線CWL〔1〕至〔sx〕中之一個的信號。再者，將對應於儲存在由電路41選擇的行的單元32中的資料的信號輸出到佈線SL〔1〕至〔y〕。
因此，在將電路12用作測試電路時，電路41具有選擇每一個SW16中的x行單元32中之特定一行的單元32的功能，並且在將電路12用作擴張電路時，電路41具有選擇sx行單元32中之特定一行的單元32的功能。
電路42具有藉由控制佈線WWL〔1〕至〔sx〕的電位，選擇單元陣列30所包括的多個單元32中之特定行的單元32的功能。明確而言，電路42包括具有將用來選擇sx行單元32中之特定一行的單元32的信號輸出到佈線WWL〔1〕至〔sx〕的功能的電路46。電路46例如可以由解碼器等構成。對電路46從佈線WADR供應包含涉及被選擇的行位址的資訊的信號，並且在電路46中對該信號進行解碼，可以選擇進行資料輸入的一行的單元32。由此，在被選擇的一行的單元32中儲存從佈線BL〔1〕至〔y〕供應的資料。
因為具有如上述結構，電路17可以進行對應於用來將電路12重組態為測試電路的組態資料等的串列資料的寫入、對應於儲存在主記憶體裝置中的資料一部分的複製等的並行資料的寫入、以及該並行資料的讀出。由此，可以對電路12賦予測試電路的功能及擴張電路的功能。
接著，圖8A示出圖6中的單元陣列31的具體結構的一個例子。單元陣列31包括多個單元32。在此說明將單元設置為x行濸y列的結構。另外，在圖8A 中，將第x行第y列的單元表示為單元32〔x，y〕。
單元32〔1，1〕至〔x，y〕分別包括電晶體101、電晶體102、電晶體103及電容元件104。電晶體101的閘極與佈線WWL連接，電晶體101的源極和汲極中之一個與佈線BL連接，另一個與電晶體102的閘極連接。電容元件的一個電極與電晶體101的源極和汲極中之另一個及電晶體102的閘極連接，電容元件的另一個電極與被供應指定電位的佈線連接。另外，該指定電位不侷限於0伏特。電晶體102的源極和汲極中之一個與佈線SL連接，另一個與電晶體103的源極和汲極中之一個連接。電晶體103的閘極與佈線CWL連接，並且電晶體103的源極和汲極中之另一個與佈線PLEIN連接。
佈線CWL〔1〕至〔x〕是具有傳送用來選擇多個單元32中之特定行的單元32的信號的功能的佈線，明確而言，具有傳送控制電晶體103的導通/非導通的信號的功能。佈線WWL〔1〕至〔x〕是具有傳送用來選擇多個單元32中之特定行的單元32的信號的功能的佈線，明確而言，具有傳送控制電晶體101的導通/非導通的信號的功能。佈線BL〔1〕至〔y〕是具有傳送對應於要儲存在單元32中的資料的信號的功能的佈線。佈線SL〔1〕至〔y〕是具有傳送對應於儲存在單元32中的資料的信號的功能的佈線。佈線PLEIN是具有傳送對PLE或輸入輸出裝置輸入的信號或從PLE或輸入輸出裝置輸出的信號的功能的佈線。
此外，單元陣列31也可以包括電晶體105。電晶體105的閘極與佈線INIT連接，電晶體105的源極和汲極中之一個與佈線PLEIN連接，另一個與被供應指定電位的佈線連接。另外，該指定電位不侷限於0V。在處於對包括單元陣列31的裝置開啟電源電壓之後的起始狀態等的情況下，有時佈線PLEIN的電位成為高位準和低位準之間的中間電位。並且，在將中間電位供應給與佈線PLEIN連接的PLE的輸入端子時，在與該PLE的輸入端子連接的電路元件中容易發生貫通電流。然而，藉由使電晶體105處於導通狀態，可以使佈線PLEIN的電位初始化，因此可以防止在開啟電源之後PLE的輸入端子的電位成為中間電位，而可以防止與PLE的輸入端子連接的電路元件中發生貫通電流。
另外，單元陣列31也可以包括閂鎖電路106。圖8A示出閂鎖電路106包括反相器107及電晶體108的結構例子。反相器107的輸入端子與佈線PLEIN連接，輸出端子與電晶體108的閘極連接。電晶體108的源極和汲極中之一個與佈線PLEIN連接，另一個與被供應指定電位的佈線連接。閂鎖電路106具有保持佈線PLEIN的電位的功能，可以防止佈線PLEIN處於浮動狀態。由此，可以防止PLE的輸入端子的電位成為中間電位，而可以防止與該輸入端子連接的電路元件中發生貫通電流。
另外，閂鎖電路106也可以具有圖8B所示的結構。圖8B中的閂鎖電路106包括反相器109及反相器 110，反相器109的輸入端子與佈線PLEIN連接，輸出端子與反相器110的輸入端子連接。另外，反相器110的輸出端子與佈線PLEIN連接。藉由具有上述結構，即使佈線PLEIN的電位為高位準或為低位準也能夠保持該電位，而能夠更有效地防止佈線PLEIN處於浮動狀態。
此外，與電晶體105連接並被供應指定電位的佈線及與電晶體108連接並被供應指定電位的佈線也可以是高電位電源線還是低電位電源線(接地線等)，並且指定電位不侷限於0V。此外，雖然圖8A和8B示出閂鎖電路106包括反相器107、反相器109及反相器110的例子，但是不侷限於此，可以使用能夠反轉被輸入的信號的極性的元件代替反相器107、反相器109及反相器110。
此外，雖然圖8A和8B示出電晶體101、電晶體102、電晶體103及電晶體105為n通道型，並且電晶體108為p通道型的情況，但是不侷限於此，也可以電晶體101、電晶體102、電晶體103、電晶體105及電晶體108各自為n通道型或p通道型。
另外，單元32〔1，1〕至〔x，y〕根據必要還可以包括電晶體、二極體、電阻元件、電容元件及電感器等的其它元件。
在電路12被用作測試電路時，在單元32〔1，1〕至〔x，y〕中儲存用來將電路12重組態為測試電路的組態資料。明確而言，首先藉由控制佈線WWL〔1〕的電位使單元32〔1，1〕至〔1，y〕所包括的電晶體101 處於導通狀態，且將佈線BL〔1〕至〔y〕的電位供應給電晶體102的閘極及電容元件104，來將組態資料儲存在單元32〔1，1〕至〔1，y〕中。接著，藉由控制佈線WWL〔x〕的電位使單元32〔x，1〕至〔x，y〕所包括的電晶體101處於導通狀態，並且將佈線BL〔1〕至〔y〕的電位供應給電晶體102的閘極及電容元件104，來將組態資料儲存在單元32〔x，1〕至〔x，y〕。並且，根據儲存在單元32〔1，1〕至〔x，y〕中的組態資料，控制電晶體102的導通/非導通。由此可以控制單元32〔1，1〕至〔x，y〕中之由佈線CWL〔1〕至〔x〕選擇的行的單元32的導通/非導通，並且可以控制佈線PLEIN和佈線SL〔1〕至〔y〕之間的導通/非導通。
因此，藉由在單元32〔1，1〕至〔x，y〕中儲存用於測試電路的組態資料，控制多個PLE15之間或PLE15和輸入輸出裝置之間的導通/非導通，而可以將電路12重組態為測試電路。另外，藉由改變儲存在單元32〔1，1〕至〔x，y〕中的組態資料，可以容易改變在電路12中生成的測試模式。
此外，在PLE15除了邏輯電路的功能之外，還具有儲存用來改變該邏輯電路的電路結構的組態資料的功能時，藉由改變該組態資料而改變PLE15內部的電路結構，來可以將電路12重組態為測試電路。
另一方面，在電路12被用作擴張電路時，藉由與上述同樣的工作，在單元32〔1，1〕至〔x，y〕中 儲存用於電路11的工作的資料。再者，在將電晶體105處於導通狀態並使佈線PELIN的電位成為低電位之後，藉由控制佈線CWL〔1〕至〔x〕的電位選擇單元32〔1，1〕至〔x，y〕中之特定行的單元32，來將對應於儲存在該特定行的單元32中的資料的信號輸出到佈線SL〔1〕至〔y〕。因此，將單元32用作能夠進行資料寫入及讀出的記憶體裝置。
例如，當在單元32〔1，1〕至〔x，y〕中儲存主記憶體裝置所儲存的資料的一部分的複製時，可以將單元陣列31用作電路11的快取記憶體。在此，可以將單元32〔1，1〕至〔1，y〕用作快取記憶體的第1行線，將單元32〔x，1〕至〔x，y〕用作快取記憶體的第x行線，因此將單元陣列31用作具有x個線及y個位的快取記憶體。
另外，單元32的結構不侷限於此，既可以在佈線、電晶體、電容元件之間設置開關等的元件，又可以改變開關的配置或佈線的連接關係。例如，如圖9A所示，也可以將電晶體103設置在佈線SL和電晶體102之間。在此，電晶體103的閘極與佈線CWL連接，電晶體103的源極和汲極中之一個與佈線SL連接，另一個與電晶體102的源極和汲極中之一個連接。藉由採用這種結構，與圖8A中的單元32的結構相比，能夠抑制佈線CWL的電位的變動導致的發生在佈線PLEIN中的雜訊。由此能夠防止與佈線PLEIN連接的PLE等中的誤工作。
此外，如圖9B所示，也可以採用電容元件104的一個電極與佈線CWL連接的結構。在此，電容元件104除了保持電晶體102的閘極的電位的功能，還具有在保持將電晶體102的閘極處於浮動狀態的同時對電晶體102的閘極的電位加上佈線CWL的電位變化量的功能。然後，根據佈線CWL的電位及儲存在單元32中的資料，決定電晶體102的導通狀態。
此外，如圖9C所示，也可以使用反相器111及反相器112代替電容元件104。反相器111的輸入端子與電晶體101的源極和汲極中之一個、電晶體102的閘極及反相器112的輸出端子連接，並且反相器112的輸出端子與反相器111的輸入端子連接。藉由採用這種結構，能夠減少其它佈線或電極的電位変化而導致的儲存在單元32中的資料的變動。因此，可以使單元32成為不容易受到雜訊的影響的單元，而能夠降低用來單元陣列31的驅動的電壓。另外，雖然圖9C示出使用反相器111及反相器112的例子，但是不侷限於此，可以使用能夠反轉被輸入的信號的極性的元件代替反相器111及反相器112。
另外，在圖8A至9C所示的電晶體101、電晶體102、電晶體103、電晶體105及電晶體108中，作為形成通道形成區的半導體膜的材料，可以使用矽、鍺、矽鍺及氧化物半導體等各種各樣的材料。
在此，電晶體101具有保持電晶體102的閘極及電容元件104的電位的功能，從而電晶體101較佳為 關態電流(off-state current)極小的電晶體。當電晶體101的關態電流小時，能夠防止電晶體102的閘極及電容元件104所保持的電荷藉由電晶體101的洩漏。因此，可以在長時間保持儲存在單元32中的組態資料。在此，通道形成區形成於能帶間隙比矽等寬且本質載子密度比矽等低的半導體膜中的電晶體的關態電流極小，因此作為電晶體101使用施較佳的。作為這種半導體膜的材料，例如可以舉出具有矽的能帶間隙的2倍以上的大能帶間隙的氧化物半導體等。具有氧化物半導體的電晶體的關態電流可以比使用矽或鍺等的氧化物半導體之外的材料形成的電晶體小得多。因此，藉由使用具有氧化物半導體的電晶體101，可以高效地抑制儲存在電晶體102的閘極或電容元件104中的電荷的洩漏。
另一方面，為了提高儲存在單元32中的資料的讀出速度，電晶體102及電晶體103被要求具有供應大電流的能力。另外，為了以高速進行佈線PLEIN的電位的初始化，電晶體105也被要求具有供應大電流的能力。因此，在電晶體102、電晶體103及電晶體105中，較佳為使用氧化物半導體之外的材料，例如矽等。因此，能夠提高電晶體102、電晶體103及電晶體105的供應電流的能力。
如此，藉由採用將使用氧化物半導體的電晶體和使用氧化物半導體之外的材料的電晶體組合並根據被要求的功能分別使用電晶體的結構，可以同時實現資料的 長期間的保持和電路的高速工作。
另外，使用矽等的氧化物半導體之外的材料的電晶體與使用氧化物半導體的電晶體相比，容易形成p通道型電晶體。由此，電晶體101、電晶體102、電晶體103、電晶體105及電晶體108中之成為p通道型的電晶體較佳為使用氧化物半導體之外的材料的電晶體。因此，可以實現製造裝置時的良率的提高。
此外，在單元32〔1，1〕至〔x，y〕每一個的讀出工作時需要藉由使電晶體105處於導通狀態來使佈線PLEIN的電位初始化，由此較佳為在短期間內可以進行電晶體105的導通狀態和非導通狀態的切換。因此，電晶體105較佳為具有比電晶體102及電晶體103大的供應電流的能力。因此，電晶體105的W(通道寬度)/L(通道長度)較佳為比電晶體102的W/L大。此外，電晶體105的W/L較佳為比電晶體103的W/L大。由此，電晶體102的W/L或電晶體103的W/L的減小帶來單元陣列31的尺寸縮小，同時，電晶體105的W/L的增大帶來佈線PLEIN的初始化速度的提高。
此外，藉由作為單元32的結構採用層疊使用氧化物半導體的電晶體和使用氧化物半導體之外的材料的電晶體的結構，可以縮小單元32的尺寸。作為這種結構的例子，可以舉出在使用氧化物半導體的電晶體的通道形成區和使用氧化物半導體之外的材料的電晶體的通道形成區之間至少設置絕緣層的結構。
另外，在電晶體101的關態電流極小時，電晶體101處於關閉狀態時的電晶體102的閘極成為與其它電極或佈線之間的絕緣性極高的浮動狀態。由此，可以得到下面說明的增壓(boosting)效應。
在單元32中，在電晶體102的閘極處於浮動狀態時，隨著佈線SL的電位從低位準變為高位準，由於形成在被用作開關的電晶體102的源極和閘極之間的電容Cgs，電晶體102的閘極的電位上升。該電晶體102的閘極的電位的上升幅度根據輸入到電晶體102的閘極的電位而不同。
在寫入到單元32的資料的電位為低位準時，電晶體102處於弱反轉模式狀態，因此有助於電晶體102的閘極的電位的上升的電容Cgs包括不依賴於電晶體102的閘極的電位的電容Cos。明確而言，電容Cos包括形成在閘極電極與源極區重疊的區域的重疊電容、形成在閘極電極與源極電極之間的寄生電容等。
另一方面，在寫入到單元32的資料的電位為高位準時，電晶體102處於強反轉模式狀態，因此有助於電晶體102的閘極的電位的上升的電容Cgs除了上述電容Cos之外還包括形成在電晶體102的通道形成區和閘極電極之間的電容Cox的一部分。因此，與電晶體102的閘極的電位為低位準時相比，電晶體102的閘極的電位為高位準時的有助於電晶體102的閘極的電位的上升的電容Cgs大。
因此，與寫入到單元32的資料的電位為低位準時相比，在寫入到單元32的資料的電位為高位準時可以得到更大的增壓效應，即電晶體102的閘極的電位隨著佈線SL的電位的變化而提高的現象。由此，在寫入到單元32的資料的電位為高位準時，即使與輸入到佈線BL的信號的電位相應電晶體102的閘極的電位下降相當於電晶體101的臨界電壓的部分，也由於增壓效應可以使電晶體102的閘極的電位上升，而能夠使被用作開關的電晶體102處於導通狀態，並且可以提高單元32的開關速度。另外，在寫入到單元32的資料的電位為低位準時，可以將被用作開關的電晶體102保持為關閉狀態。
接著，說明圖6所示的單元陣列30的工作的一個例子。
圖10是示出單元陣列30的工作的一個例子的時序圖。首先，說明相當於對單元32寫入資料的期間的期間T1至T4中的工作。
此外，雖然在圖10中未圖示，但是也可以在對電路12供應電源之後，在所有單元32〔1，1〕至〔x，y〕中儲存低位準的資料。明確而言，藉由使佈線WWL〔1〕至〔sx〕的電位都成為高位準，使佈線BL〔1〕至〔y〕的電位都成為低位準，可以使儲存在所有單元32〔1，1〕至〔x，y〕中的資料成為低位準。由此，可以防止在佈線SL〔1〕至〔y〕之間發生不故意的短路，而能夠防止佈線PLEIN的電位成為不定值，並且能夠減少 不需要的耗電流。
首先，在期間T1中，將包含涉及被選擇的行位址的資訊的信號(下面稱為位址信號)從佈線WADR供應給電路46，並且在電路46中對該位址信號進行解碼(參照圖6)，而使佈線WWL〔1〕的電位成為高位準。再者，使佈線BL〔1〕的電位成為高位準，並且使佈線BL〔2〕的電位成為低位準。由此，對單元32〔1，1〕中的電晶體102的閘極及電容元件104(參照圖8A和8B)供應BL〔1〕的電位，而在單元32〔1，1〕中儲存高位準的資料。另外，對單元32〔1，2〕中的電晶體102的閘極及電容元件104供應BL〔2〕的電位，而在單元32〔1，2〕中儲存低位準的資料。
接著，在期間T2中，將位址信號從佈線WADR供應給電路46，並且在電路46中對該位址信號進行解碼，而使佈線WWL〔x〕的電位成為高位準。並且，使佈線BL〔1〕的電位成為低位準且使佈線BL〔2〕的電位成為高位準。由此，在單元32〔x，1〕中儲存低位準的資料且在單元32〔x，2〕中儲存高位準的資料。
接著，在期間T3中，藉由將位址信號從佈線WADR供應給電路46，並且在電路46中對該位址信號進行解碼，來使佈線WWL〔(s-1)x+1〕的電位成為高位準。並且，使佈線BL〔1〕的電位成為高位準且使佈線BL〔2〕的電位成為低位準。由此，在單元32〔(s-1)x+1，1〕中儲存高位準的資料且在單元32〔(s-1)x+ 1，2〕中儲存低位準的資料。
接著，在期間T4中，藉由將位址信號從佈線WADR供應給電路46，並且在電路46中對該位址信號進行解碼，而使佈線WWL〔sx〕的電位成為高位準。並且，使佈線BL〔1〕的電位成為低位準且使佈線BL〔2〕的電位成為高位準。由此，在單元32〔sx，1〕中儲存低位準的資料且在單元32〔sx，2〕中儲存高位準的資料。
接著，說明相當於電路12被用作測試電路的期間的期間T5至T6中的工作。
首先，在期間T5中，藉由對佈線CEN供應低位準的信號，將選擇所有多個單元陣列31的信號從電路44藉由佈線47〔1〕至〔s〕供應給電路45。此外，藉由使佈線CONTEXT1的電位成為高位準的電位並使佈線CONTEXTx的電位成為低位準的電位，而使與佈線CONTEXT1連接的佈線CWL〔1〕、佈線CWL〔(s-1)x+1〕的電位成為高位準，來選擇與該佈線CWL連接的單元32〔1，1〕至〔1，y〕、單元32〔(s-1)x+1，1〕至〔(s-1)x+1，y〕。由此，根據儲存在被選擇的單元32中的資料決定該被選擇的單元32的導通/非導通，來進行電路12的重組態。
接著，在期間T6中，使佈線CONTEXT1的電位成為低位準且使佈線CONTEXTx的電位成為高位準。其結果，與佈線CONTEXTx連接的佈線CWL〔x〕、佈線CWL〔sx〕成為高位準，選擇與該佈線CWL 連接的單元32〔x，1〕至〔x，y〕、單元32〔sx，1〕至〔sx，y〕。由此，根據儲存在該被選擇的單元32中的資料決定該被選擇的單元32的導通/非導通，來進行電路12的重組態。
接著，說明相當於電路12被用作擴張電路，尤其用作快取記憶體的期間的期間T7至T10中的工作。
在期間T7中，藉由對佈線CEN供應高位準的信號且從佈線CADR供應位址信號，來將選擇多個單元陣列31中之特定的單元陣列31(在此第1行的單元陣列31)的信號從電路44藉由佈線47〔1〕至〔s〕供應給電路45。此外，藉由使佈線CONTEXT1的電位成為高位準的電位並使佈線CONTEXTx的電位成為低位準的電位，而在第1行的單元陣列31中，與佈線CONTEXT1連接的佈線CWL〔1〕的電位成為高位準，來選擇連接到佈線CWL〔1〕的單元32〔1，1〕至〔1，y〕。然後，在該被選擇的單元32〔1，1〕至〔1，y〕中進行資料讀出工作。
此外，在期間T7中，使佈線SL〔1〕至〔y〕的電位成為高位準。然後，藉由將位址信號從佈線CADR供應給電路44，並且在電路44中對該位址信號進行解碼的同時，使佈線CONTEXT1的電位成為高位準且使佈線CONTEXTx的電位成為低位準(參照圖6)，來使佈線CWL〔1〕的電位成為高位準。此外，藉由使佈線INIT(參照圖8A和8B)的電位成為高位準，可以使佈線 PLEIN的電位成為低位準。藉由上述工作，儲存有高位準的資料的單元32〔1，1〕成為導通狀態且SL〔1〕的電位成為低位準。此外，儲存有低位準的資料的單元32〔1，2〕成為非導通狀態且SL〔2〕的電位保持高位準。在此，在SL〔1〕至〔y〕與PLE連接時，使該輸出處於高阻抗狀態是較佳的。另外，雖然圖10示出與圖8A和8B所示的電晶體105連接並具有供應指定電位的功能的佈線的電位為低位準時的時序圖，但是該佈線的電位也可以為高位準。
接著，在期間T8中，使佈線SL〔1〕至〔y〕的電位成為高位準。然後，藉由將位址信號從佈線CADR供應給電路44，並且在電路44中對該位址信號進行解碼的同時，使佈線CONTEXT1的電位成為低位準且使佈線CONTEXTx的電位成為高位準，來使佈線CWL〔x〕的電位成為高位準。此外，藉由使佈線INIT的電位成為高位準，可以使佈線PLEIN的電位成為低位準。藉由上述工作，儲存有低位準的資料的單元32〔x，1〕成為非導通狀態且SL〔1〕的電位保持高位準。此外，儲存有高位準的資料的單元32〔x，2〕成為導通狀態且SL〔2〕的電位成為低位準。
接著，在期間T9中，使佈線SL〔1〕至〔y〕的電位成為高位準。然後，藉由將位址信號從佈線CADR供應給電路44，並且在電路44中對該位址信號進行解碼的同時，使佈線CONTEXT1的電位成為高位準且 使佈線CONTEXTx的電位成為低位準，來使佈線CWL〔(s-1)x+1〕的電位成為高位準。此外，藉由使佈線INIT的電位成為高位準，可以使佈線PLEIN的電位成為低位準。藉由上述工作，儲存有高位準的資料的單元32〔(s-1)x+1，1〕成為導通狀態且SL〔1〕的電位成為低位準。此外，儲存有低位準的資料的單元32〔(s-1)x+1，2〕成為非導通狀態且SL〔2〕的電位保持高位準。
接著，在期間T10中，使佈線SL〔1〕至〔y〕的電位成為高位準。然後，藉由將位址信號從佈線CADR供應給電路44，並且在電路44中對該位址信號進行解碼的同時，使佈線CONTEXT1的電位成為低位準且使佈線CONTEXTx的電位成為高位準，來使佈線CWL〔sx〕的電位成為高位準。此外，藉由使佈線INIT的電位成為高位準，可以使佈線PLEIN的電位成為低位準。藉由上述工作，儲存有低位準的資料的單元32〔sx，1〕成為非導通狀態且SL〔1〕的電位保持高位準。另外，儲存有高位準的資料的單元32〔sx，2〕成為導通狀態且SL〔2〕的電位成為低位準。
如此，藉由將對應於儲存在單元32中的資料的電位供應給佈線SL〔1〕至〔y〕，可以進行儲存在單元32中的資料讀出。因此，可以將單元32用作能夠進行寫入及讀出的記憶體裝置。
在此，如上所述，圖7中的電路43可以進行串列資料寫入、並行資料寫入及並行資料讀出。由此，藉 由期間T1至T4的工作，可以對單元32進行串列資料寫入或並行資料寫入。此外，藉由期間T7至T10的工作，可以進行從單元32的並行資料讀出。
另外，單元陣列31也可以採用圖11所示的結構。圖11中的單元陣列31包括多個佈線PLEIN(佈線PLEIN〔1〕至〔x〕)，PLEIN〔1〕與單元32〔1，1〕至〔1，y〕連接，PLEIN〔x〕與單元32〔x，1〕至〔x，y〕連接。另外，佈線PLEIN〔1〕與電晶體105〔1〕及閂鎖電路106〔1〕連接，佈線PLEIN〔x〕與電晶體105〔x〕及閂鎖電路106〔x〕連接。如此，在每個行的單元32分別與不同佈線PLEIN連接時，使用電晶體105〔1〕至〔x〕可以按行進行單元32〔1，1〕至〔x，y〕中的讀出工作。在此情況下，與圖8A和8B的結構相比，可以減少佈線PLEIN的寄生電容，因此能夠緩和電晶體105被要求的電流供應能力的條件，而能夠提高電晶體105的尺寸或材料等的彈性。
另外，雖然在本實施方式中說明在電路11的正常工作時將電路12用作快取記憶體情況，但是不侷限於此，將電路12可以用作虛擬記憶體中的TLB或分支預測電路。
在根據本發明的一個方式的裝置中，在電路12被用作測試電路時，電路17具有對單元32輸出用於測試電路的組態資料的功能，並且在電路11的正常工作時，電路17具有對多個單元32輸出用於電路11中的處 理的資料的功能及讀出儲存在單元32中的資料的功能。由此，可以對電路12賦予測試電路的功能及擴張電路的功能。因此，在電路11的正常工作時，可以將在電路11的工作狀態的測試時被用作測試電路的電路12用作快取記憶體等的擴張電路，而在裝置10中可以縮小電路11的正常工作時不需要的電路的面積規模。
另外，雖然在本實施方式中作為電路11的正常工作時不需要的電路的例子舉出測試電路，但是不侷限於此。就是說，可以將電路12重組態為電路11的正常工作時不需要的任意的電路。在此情況下也可以縮小電路11的正常工作時不需要的電路的面積規模。
此外，雖然在本實施方式中說明作為擴張電路使用快取記憶體的例子，但是不侷限於此。例如，將電路12可以用作虛擬記憶體中的TLB或分支預測電路。另外，也可以將電路12用作乘法電路或積和運算電路等的算術電路。再者，在電路11的正常工作時，藉由在電路12中切換被用作快取記憶體的結構和被用作算術電路的結構，可以將電路12兼用作快取記憶體及算術電路。
另外，本實施方式的內容可以與本實施方式所公開的其它內容及其它實施方式的內容等的本說明書等所公開的內容適當地組合。
實施方式3
在本實施方式中，說明圖7中的電路43的更具體結 構的一個例子。
圖12示出電路43的電路結構的一個例子。電路43包括移位暫存器200、選擇電路204至選擇電路206、具有閂鎖電路207至閂鎖電路212的線緩衝器、電晶體213至電晶體221、以及使能緩衝器222至使能緩衝器224。
移位暫存器200包括閂鎖電路201至閂鎖電路203。對閂鎖電路201輸入從佈線SP供應的起動脈衝及從佈線CK供應的時脈信號。另外，閂鎖電路201的輸入端子及輸出端子與AND電路的輸入端子連接，並且該AND電路的輸出端子與佈線SEL〔1〕連接。對閂鎖電路202輸入閂鎖電路201的輸出信號及從佈線CKB供應的反轉時脈信號。此外，閂鎖電路202的輸入端子及輸出端子與AND電路的輸入端子連接，該AND電路的輸出端子與佈線SEL〔2〕連接。與此同樣，對閂鎖電路203輸入前級的閂鎖電路的輸出信號及從佈線CK供應的時脈信號或從佈線CKB供應的反轉時脈信號(圖12中的時脈信號)。此外，閂鎖電路203的輸入端子及輸出端子與AND電路的輸入端子連接，該AND電路的輸出端子與佈線SEL〔y〕連接。
在如圖2A和2B所示將電路12用作測試電路時，對佈線CEN供應示出將電路12用作測試電路的信號(例如，低位準信號)。然後，輸出到佈線SEL〔1〕的信號被用作閂鎖電路207的鎖存用信號，輸出到佈線SEL 〔2〕的信號被用作閂鎖電路208的鎖存用信號，並且輸出到佈線SEL〔y〕的信號被用作閂鎖電路209的鎖存用信號。
例如，藉由將AND電路和NOR電路以如圖12所示的方式連接，可以構成選擇電路204至選擇電路206。在將電路12用作擴張電路，例如用作快取記憶體時，對佈線CEN供應示出將電路12用作快取記憶體的信號(例如，高位準信號)。然後，對佈線WSEL〔1〕輸出的信號被用作閂鎖電路207的鎖存用信號及閂鎖電路208等的鎖存用信號，對佈線WSEL〔m〕輸出的信號被用作閂鎖電路209等的鎖存用信號。
例如，藉由將反相器和類比開關以如圖12所示的方式連接，可以構成閂鎖電路207至閂鎖電路209。在將電路12用作測試電路時，對佈線DATA依次輸入串列資料，並且將該串列資料藉由選擇電路204至選擇電路206依次儲存在閂鎖電路207至閂鎖電路209中。此外，在將電路12用作快取記憶體時，對佈線WDATA〔1〕至〔n〕輸入n位元並行資料，將該並行資料藉由由佈線WSEL〔1〕選擇的選擇電路204、選擇電路205等儲存在閂鎖電路207、閂鎖電路208等中。並且，對佈線WDATA[1]至[n]輸入n位元並行資料，且該並行資料藉由由佈線WSEL〔m〕選擇的選擇電路206等儲存在閂鎖電路209中。就是說，將n位元的並行資料同時儲存在閂鎖電路中的工作反復進行m次，由此將n濸m澚y位元的資 料儲存在閂鎖電路207至209中。此時，藉由控制佈線WEN的電位，使電晶體219至電晶體221處於導通狀態且使佈線SL〔1〕至〔y〕的電位成為低位準是較佳的。由此，在對單元32進行資料寫入時，可以使與佈線SL連接的單元32中的電晶體102(參照圖8A)的源極和汲極中之一個電位成為低位準，而能夠實現更穩定的資料寫入。
閂鎖電路210至閂鎖電路212具有根據供應給佈線LAT的信號儲存從閂鎖電路207至閂鎖電路209輸出的資料的功能。將儲存在閂鎖電路210至閂鎖電路212中的資料供應給佈線BL〔1〕至〔y〕。
在將電路12用作快取記憶體並在該快取記憶體中進行讀出工作時，藉由控制供應給佈線REN的信號，使電晶體213至電晶體215處於導通狀態，來使佈線SL〔1〕至〔y〕與閂鎖電路207至閂鎖電路209連接。此時，對佈線SL〔1〕至〔y〕供應對應於儲存在與佈線SL〔1〕至〔y〕連接的單元32中的資料的信號，且在閂鎖電路207至閂鎖電路209中儲存該信號。另外，藉由在選擇進行資料讀出的單元32之前控制佈線PC的電位，使電晶體216至電晶體218處於導通狀態，而使佈線SL〔1〕至〔y〕預充電是較佳的。因此，即使儲存在單元32中的資料為高位準或為低位準，也能夠確實地進行資料讀出。
將從單元32藉由SL〔1〕至〔y〕儲存在閂鎖電路207至閂鎖電路209中的資料以n位元為單位藉由 由從佈線RSEL〔1〕至〔m〕供應的信號選擇的使能緩衝器222至使能緩衝器224輸出到佈線RDATA〔1〕至〔n〕。由此，可以讀出儲存在單元32中的資料作為並行資料。
另外，藉由在所有閂鎖電路207至閂鎖電路209中儲存新資料，並且藉由閂鎖電路210至閂鎖電路212對佈線BL〔1〕至〔y〕供應該資料，可以同時對特定行的單元32進行資料寫入。就是說，能夠同時進行儲存在特定行的單元32中的資料更新。
此外，在將儲存在特定行的單元32中的資料藉由佈線SL〔1〕至〔y〕儲存在閂鎖電路207至閂鎖電路209之後，在閂鎖電路207至閂鎖電路209中之一部分中儲存新資料來重寫資料，然後，將儲存在閂鎖電路207至閂鎖電路209中的資料藉由閂鎖電路210至閂鎖電路212供應給佈線BL〔1〕至〔y〕，由此可以重寫該特定行的單元32中之一部分的單元的資料。就是說，可以更新儲存在特定行的單元32中之一部分的單元中的資料。
此外，在將儲存在特定行的單元32中的資料藉由佈線SL〔1〕至〔y〕儲存在閂鎖電路207至閂鎖電路209之後，藉由閂鎖電路210至閂鎖電路212供應給佈線BL〔1〕至〔y〕，由此可以更新該特定行的單元32的資料。因此，在單元32中的電晶體102的閘極及電容元件104的電位降低時，能夠回復到原來的電位。
如上所述，將閂鎖電路207至閂鎖電路209 可以用作寫入用閂鎖電路及讀出用閂鎖電路。因此，不需要分別設置寫入用閂鎖電路及讀出用閂鎖電路，從而能夠縮小電路規模及電路面積。
如此，圖12所示的電路43可以進行對單元32的串列資料寫入、對單元32的並行資料寫入、以及從單元32的並行資料讀出。
接著，說明將電路12用作測試電路時的電路43的工作。
圖13是說明在將電路12用作測試電路時的資料寫入工作的時序圖。另外，在期間T1至期間T11中，對佈線CEN供應與電路12被用作測試電路時對應的低位準的信號。
首先，在期間T1中，藉由使佈線INIT的電位成為高位準，且使佈線WWL〔1〕至〔x〕的電位成為高位準，並且使佈線BL〔1〕至〔y〕的電位成為低位準，來在所有單元32〔1，1〕至〔x，y〕中儲存低位準的資料。由此，可以防止在佈線SL〔1〕至〔y〕之間發生不故意的短路，而能夠防止佈線PLEIN的電位成為不定值，並且能夠減少不需要的耗電流。
接著，在期間T2及T3中，使佈線SP的電位成為高位準。此時，在期間T3中佈線SEL〔1〕的電位成為高位準，以將與期間T3中的佈線DATA的電位對應的高位準的資料儲存在閂鎖電路207中。此外，在期間T4中佈線SEL〔2〕的電位成為高位準，以將與期間T4中的 佈線DATA的電位對應的低位準的資料儲存在閂鎖電路208中。另外，為了將佈線SP的電位控制為如圖13所示的電位，也可以在閂鎖電路201的前級中追加由從佈線CKB供應的反轉時脈信號控制的閂鎖電路。
接著，在期間T5中，使佈線LAT的電位成為高位準。此時，將儲存在閂鎖電路207至閂鎖電路209中的資料儲存在閂鎖電路210至閂鎖電路212中，同時將該資料輸出到佈線BL〔1〕至〔y〕。由此，佈線BL〔1〕的電位成為高位準，並且佈線BL〔2〕的電位成為低位準。
接著，在期間T6中，使佈線WWL〔1〕的電位成為高位準。此時，與佈線WWL〔1〕連接的單元32〔1，1〕至〔1，y〕作為寫入對象被選擇，並且在單元〔1，1〕中儲存與佈線BL〔1〕的電位對應的高位準的資料，在單元〔1，2〕中儲存與佈線BL〔2〕的電位對應的低位準的資料。
接著，在期間T7及T8中，使佈線SP的電位成為高位準。此時，在期間T8中佈線SEL〔1〕的電位成為高位準，以將與期間T8中的佈線DATA的電位對應的低位準的資料儲存在閂鎖電路207中。此外，在期間T9中佈線SEL〔2〕的電位成為高位準，以將與期間T9中的佈線DATA的電位對應的高位準的資料儲存在閂鎖電路208中。
接著，在期間T10中，使佈線LAT的電位成 為高位準。此時，將在儲存在閂鎖電路207至閂鎖電路209中的資料儲存在閂鎖電路210至閂鎖電路212中，同時將該資料輸出到佈線BL〔1〕至〔y〕。由此，佈線BL〔1〕的電位成為低位準，並且佈線BL〔2〕的電位成為高位準。
接著，在期間T11中，使佈線WWL〔x〕的電位成為高位準。此時，與佈線WWL〔x〕連接的單元32〔x，1〕至〔x，y〕作為寫入對象被選擇，並且在單元〔x，1〕中儲存與佈線BL〔1〕的電位對應的低位準的資料，在單元〔x，2〕中儲存與佈線BL〔2〕的電位對應的高位準的資料。
此後，藉由對所有行的單元32進行同樣工作，來在所有單元32〔1，1〕至〔sx，y〕中進行寫入，儲存指定資料。然後，將該資料用作組態資料且將電路12重組態為測試電路，並且在電路12中生成測試模式等。
接著，說明在將電路12用作快取記憶體時的電路43的工作。
圖14是說明在將電路12用作快取記憶體時的資料寫入工作及讀出工作的時序圖。在此，期間T12至T14相當於對單元32的資料寫入工作。此外，期間T15相當於從單元32的資料讀出工作。此外，期間T16至T18相當於儲存在單元中的資料的一部分的重寫工作。此外，期間T19至T20相當於快取記憶體的資料的更新工 作。另外，在期間T12至T20中，對佈線CEN供應與將電路12用作快取記憶體時對應的高位準的信號。
首先，在期間T12中，使佈線WEN的電位成為高位準，使佈線WSEL〔1〕的電位成為高位準，使佈線WDATA〔1〕的電位成為高位準，並且使佈線WDATA〔2〕的電位成為低位準。由此，在閂鎖電路207中儲存高位準的資料且在閂鎖電路208中儲存低位準的資料。
接著，在期間T13中，使佈線WEN的電位成為高位準，使佈線WSEL〔m〕的電位成為高位準(未圖示)，使佈線WDATA〔1〕的電位成為低位準，並且使佈線WDATA〔2〕的電位成為高位準。由此，在與佈線WSEL〔m〕及佈線WDATA〔1〕連接的閂鎖電路(未圖示)中儲存低位準的資料且在與佈線WSEL〔m〕及佈線WDATA〔2〕連接的閂鎖電路(未圖示)中儲存高位準的資料。
接著，在期間T14中，使佈線WEN的電位成為高位準，使佈線LAT的電位成為高位準，並且使佈線WWL〔1〕的電位成為高位準。此時，將儲存在閂鎖電路207中的高位準的資料儲存在閂鎖電路210中，同時將該資料輸出到佈線BL〔1〕。此外，將儲存在閂鎖電路208中的低位準的資料儲存在閂鎖電路211中，同時將該資料輸出到佈線BL〔2〕。由此，佈線BL〔1〕的電位成為高位準且佈線BL〔2〕的電位成為低位準。然後，與佈線WWL〔1〕連接的第1行的單元32〔1，1〕至〔1，y〕作 為寫入目標被選擇，在單元〔1，1〕中儲存與佈線BL〔1〕的電位對應的高位準的資料，並且在單元〔1，2〕中儲存與佈線BL〔2〕的電位對應的低位準的資料。另外，在期間T14中，藉由使佈線WEN的電位成為高位準，使電晶體219至電晶體221處於導通狀態，而使佈線SL〔1〕至〔y〕的電位成為低位準是較佳的。因此，在對單元32進行資料寫入時，可以使與佈線SL連接的單元32中的電晶體102(參照圖8A)的源極和汲極中之一個的電位成為低位準，而能夠實現更穩定的資料寫入。
接著，在期間T15中，在使佈線REN的電位成為高位準並使佈線CWL〔1〕的電位成為高位準時，與佈線CWL〔1〕連接的第1行的單元32〔1，1〕至〔1，y〕作為讀出對象被選擇，並且對佈線SL〔1〕至〔y〕輸出對應於儲存在單元32〔1，1〕至〔1，y〕中的資料的信號。明確而言，佈線CWL〔1〕的電位成為高位準，由此，單元32〔1，1〕及單元32〔1，2〕中的電晶體103成為導通狀態，儲存有高位準的資料的單元32〔1，1〕中的電晶體102成為導通狀態，並且儲存有低位準的資料的單元32〔1，2〕中的電晶體102成為非導通狀態。因此，單元32〔1，1〕成為導通狀態，單元32〔1，2〕成為非導通狀態，佈線SL〔1〕的電位成為低位準，並且佈線SL〔2〕的電位成為高位準。
此外，藉由使佈線REN的電位供應給電晶體213至電晶體215的閘極，電晶體213至電晶體215成為 導通狀態，在閂鎖電路207至閂鎖電路209中儲存與佈線SL〔1〕至〔y〕的電位對應的資料。明確而言，在閂鎖電路207中儲存高位準的資料且在閂鎖電路208中儲存低位準的資料。此外，較佳的是，在期間T15的初始期中，藉由使佈線PC的電位成為低位準並使電晶體216至218成為導通狀態，以使佈線SL〔1〕至〔y〕預充電。因此，即使儲存在單元32中的資料為高位準或為低位準，也能夠確實地進行資料讀出。
藉由使佈線RSEL〔1〕的電位成為高位準，將儲存在閂鎖電路207中的資料藉由使能緩衝器222輸出到佈線RDATA〔1〕，且將儲存在閂鎖電路208中的資料藉由使能緩衝器223輸出到佈線RDATA〔2〕。
接著，在期間T16中，藉由使佈線REN的電位成為高位準並使佈線CWL〔1〕的電位成為高位準，對佈線SL〔1〕至〔y〕輸出對應於儲存在單元32〔1，1〕至〔1，y〕中的資料的信號。然後，藉由與期間T15同樣的工作，在閂鎖電路207至閂鎖電路209中儲存與佈線SL〔1〕至〔y〕的電位對應的資料。在此，在閂鎖電路207中儲存高位準的資料且在閂鎖電路208中儲存低位準的資料。
接著，在期間T17中，藉由使佈線WSEL〔1〕的電位成為高位準，使佈線WDATA〔1〕的電位成為低位準，並且使佈線WDATA〔2〕的電位成為高位準，來在閂鎖電路207中儲存低位準的資料且在閂鎖電路208 中儲存高位準的資料。
接著，在期間T18中，使佈線WEN的電位成為高位準，使佈線LAT的電位成為高位準，並且使佈線WWL〔1〕的電位成為高位準。此時，將儲存在閂鎖電路207中的低位準的資料儲存在閂鎖電路210中，同時將該資料輸出到佈線BL〔1〕。此外，將儲存在閂鎖電路208中的高位準的資料儲存在閂鎖電路211中，同時將該資料輸出到佈線BL〔2〕。由此，佈線BL〔1〕的電位成為低位準且佈線BL〔2〕的電位成為高位準。然後，與佈線WWL〔1〕連接的第1行的單元32〔1，1〕至〔1，y〕作為寫入目標被選擇，在單元〔1，1〕中儲存與佈線BL〔1〕的電位對應的低位準的資料，並且在單元〔1，2〕中儲存與佈線BL〔2〕的電位對應的高位準的資料。另外，在期間T18中，藉由使佈線WEN的電位成為高位準，較佳的是電晶體219至電晶體221處於導通狀態，而使佈線SL〔1〕至〔y〕的電位成為低位準是較佳的。因此，在對單元32進行資料寫入時，可以使與佈線SL連接的單元32中的電晶體102(參照圖8A和8B)的源極和汲極中之一個的電位成為低位準，而能夠實現更穩定的資料寫入。
接著，在期間T19中，藉由使佈線REN的電位成為高位準並使佈線CWL〔1〕的電位成為高位準，對佈線SL〔1〕至〔y〕輸出對應於儲存在單元32〔1，1〕至〔1，y〕中的資料的信號。然後，藉由與期間T16同樣的工作，在閂鎖電路207至閂鎖電路209中儲存與佈線 SL〔1〕至〔y〕的電位對應的資料。在此，在閂鎖電路207中儲存低位準的資料且在閂鎖電路208中儲存高位準的資料。
接著，在期間T20中，使佈線WEN的電位成為高位準，使佈線LAT的電位成為高位準，並且使佈線WWL〔1〕的電位成為高位準。此時，將儲存在閂鎖電路207中的低位準的資料儲存在閂鎖電路210中，同時將該資料輸出到佈線BL〔1〕。此外，將儲存在閂鎖電路208中的高位準的資料儲存在閂鎖電路211中，同時將該資料輸出到佈線BL〔2〕。由此，佈線BL〔1〕的電位成為低位準且佈線BL〔2〕的電位成為高位準。然後，與佈線WWL〔1〕連接的第1行的單元32〔1，1〕至〔1，y〕作為寫入目標被選擇，在單元〔1，1〕中儲存與佈線BL〔1〕的電位對應的低位準的資料，並且在單元〔1，2〕中儲存與佈線BL〔2〕的電位對應的高位準的資料。另外，在期間T20中，藉由使佈線WEN的電位成為高位準，使電晶體219至電晶體221處於導通狀態，而使佈線SL〔1〕至〔y〕的電位成為低位準是較佳的。因此，在對單元32進行資料寫入時，可以使與佈線SL連接的單元32中的電晶體102(參照圖8A和8B)的源極和汲極中之一個的電位成為低位準，而能夠實現更穩定的資料寫入。
另外，雖然在本實施方式中說明在電路11的正常工作時將電路12用作快取記憶體情況，但是本發明的一個方式不侷限於此，將電路12可以用作虛擬記憶體 中的TLB或分支預測電路。
在根據本發明的一個方式的裝置中，在電路12被用作測試電路時，電路17具有對單元32輸出用於測試電路的組態資料的功能，並且在電路11的正常工作時，電路17具有對多個單元32輸出用於電路11中的處理的資料的功能及讀出儲存在單元32中的資料的功能。由此，可以對電路12賦予測試電路的功能及擴張電路的功能。因此，在電路11的正常工作時，可以將在電路11的工作狀態的測試時被用作測試電路的電路12用作快取記憶體等的擴張電路，而在裝置10中可以縮小電路11的正常工作時不需要的電路的面積規模。
另外，雖然在本實施方式中作為電路11的正常工作時不需要的電路的例子舉出測試電路，但是不侷限於此。就是說，可以將電路12重組態為電路11的正常工作時不需要的任意的電路。在此情況下也可以縮小電路11的正常工作時不需要的電路的面積規模。
此外，雖然在本實施方式中說明作為擴張電路使用快取記憶體的例子，但是不侷限於此。例如，可以將電路12用作虛擬記憶體中的TLB或分支預測電路。另外，也可以將電路12用作乘法電路或積和運算電路等的算術電路。再者，在電路11的正常工作時，藉由在電路12中切換被用作快取記憶體的結構和被用作算術電路的結構，可以將電路12兼用作快取記憶體及算術電路。
另外，本實施方式的內容可以與本實施方式 所公開的其它內容及其它實施方式的內容等的本說明書等所公開的內容適當地組合。
實施方式4
在本實施方式中，說明可以用於電路12(參照圖1A至5)的PLD的結構的一個例子。
<邏輯陣列的結構例子>
圖15例示可以用於電路12的PLD400的結構的一部分。PLD400包括：多個PLE410(對應於圖1A至圖5中的PLE15)；與多個PLE410的輸入端子或輸出端子電連接的多個佈線420；以及具有控制佈線420之間的導通狀態的功能的SW(對應於圖1A至圖5中的SW16)。藉由多個佈線420和SW，控制PLE410之間的導通狀態。
另外，在圖15所示的PLD400中，除了與多個PLE410的輸入端子或輸出端子電連接的佈線420之外，也可以設置有具有將時脈信號或信號RES供應給PLE410的功能的佈線。時脈信號例如也可以用於控制從PLE410所具有的正反器輸出信號的時序的工作。另外，信號RES例如也可以用於控制使保持在PLE410所具有的正反器中的資料初始化的時序的工作。
<PLE的結構例子>
下面說明PLE410的結構例子。
圖16A例示PLE410的一個方式。圖16A所示的PLE410包括LUT(查找表)430和正反器440。在LUT430中，根據包括電路資訊的資料決定相對於輸入到輸入端子450的輸入信號的邏輯值的輸出信號的邏輯值。正反器440保持LUT430的輸出信號所包括的資料，與時脈信號CLK同步地從輸出端子460輸出對應於該資料的輸出信號。
另外，也可以採用根據包括電路資訊的資料定義正反器440的種類的結構。明確而言，正反器440也可以根據包括電路資訊的資料具有D型正反器、T型正反器、JK型正反器和SW型正反器中的任一個的功能。
此外，圖16B例示出PLE410的其他方式。圖16B所示的PLE410具有對圖16A所示的PLE410附加AND電路470的結構。AND電路470作為正邏輯的輸入被施加來自正反器440的信號，並且作為負邏輯的輸入被施加信號INIT的電位。藉由採用上述結構，可以根據信號INIT的電位使輸出端子460的電位初始化。
另外，圖16C例示出PLE410的其他方式。圖16C所示的PLE410具有對圖16A所示的PLE410附加多工器480的結構。另外，圖16C所示的PLE410具有記憶體電路490。
在LUT430中，根據包括電路資訊的資料決定相對於輸入信號的邏輯值的輸出信號的邏輯值。另外，多工器480被輸入來自LUT430的輸出信號和來自正反器 440的輸出信號。並且，多工器480具有根據保持在記憶體電路490的資料而選擇上述兩種輸出信號中的任一個並將其輸出的功能。來自多工器480的輸出信號從輸出端子460輸出。
此外，圖16D例示出PLE410的其他方式。圖16D所示的PLE410具有對圖16C所示的PLE410附加多工器500的結構。另外，圖16D所示的PLE410具有記憶體電路510。
多工器500被輸入來自LUT430的輸出信號和從端子520輸入的來自其他PLE410所具有的正反器440的輸出信號。並且，多工器500具有根據儲存在記憶體電路510的包括電路資訊的資料而選擇上述兩種輸出信號中的任一個並其輸出的功能。
<記憶體電路>
下面，說明PLE410所包括的具有儲存電路資訊的功能的記憶體電路的結構例子。
圖17示出記憶體電路600的結構的一個例子。將記憶體電路600可以用作圖16C所示的記憶體電路490或者圖16D所示的記憶體電路490或記憶體電路510。另外，將記憶體電路600可以用作LUT430所包括的記憶體電路。
記憶體電路600包括具有儲存資料的功能的多個電路610。圖17例示出以m行n列配置有多個電路 610的情況。並且，第i列第j行(i意味著n以下的自然數，j意味著m以下的自然數)的電路610與佈線BL〔i-1〕、佈線CL〔1，0〕、佈線WL〔2j-1，2j-2〕、以及佈線OL〔j-1〕電連接。
圖18A示出第i列第j行的電路610的更具體的結構的一個例子。電路610包括：具有儲存資料的功能的多個電路620；具有選擇從多個電路620分別輸出的資料的功能的多工器630。明確而言，圖18A例示出電路610包括以電路620a及電路620b表示的兩個電路620的情況。
明確而言，被輸入的信號的極性相互反轉的佈線BL[i-1]及佈線BLb[i-1]都電連接到電路620a及電路620b。佈線WL[2j-2]及佈線WL[2j-1]分別電連接到電路620a及電路62b。佈線CL[0]及佈線CL[1]電連接到多工器630。在多工器630中，根據從佈線CL[0]及佈線CL[1]供應的信號所包括的資料選擇從電路620a輸出的資料和從電路620b輸出的資料中的任何一個。
另外，電路610也可以包括三個以上的電路620。此時，較佳的是，根據電路620的個數調整電連接到電路610的佈線WL及佈線CL的個數。此外，電路610也可以包括一個電路620。此時，較佳的是，根據電路620的個數調整佈線WL及佈線CL的個數。並且，在電路610包括一個電路620的情況下，也可以將從電路620輸出的資料輸入到佈線OL[j-1]，而不在電路610中設 置多工器630。
接著，圖18B示出電路620的具體結構的一個例子。圖18B所示的電路620至少包括電晶體640、電晶體650、電晶體660及電晶體670。另外，如圖18B所示，電路620也可以包括電容元件680及電容元件690。
電晶體640具有控制對電路620中的節點ND1供應包括資料的第一信號的電位的功能。明確而言，當電晶體640處於導通狀態時，施加到佈線BL[i-1]的包括資料的第一信號的電位供應到節點ND1。另外，當電晶體640處於非導通狀態時，保持節點ND1的電位。電容元件680的一個電極電連接到節點ND1，電容元件680具有保持節點ND1的電位的功能。電容元件680的另一個電極例如連接到具有能夠供應固定的電位的功能的佈線諸如GND線。注意，該佈線的電位不侷限於0V。
根據施加到佈線WL[2j-1]或佈線WL[2j-2]的信號的電位，選擇電晶體640的導通狀態或非導通狀態。
電晶體650具有根據節點ND1的電位切換佈線700與佈線720之間的導通狀態或非導通狀態的功能。明確而言，當電晶體650處於導通狀態時，佈線700和佈線720成為導通狀態。另外，當電晶體650處於非導通狀態時，佈線700和佈線720成為非導通狀態。
另外，電晶體660具有控制對電路620中的節點ND2供應包括資料的第二信號的電位的功能。明確而言，當電晶體660處於導通狀態時，施加到佈線BLb[i-1] 的包括資料的第二信號的電位供應到節點ND2。另外，當電晶體660處於非導通狀態時，保持節點ND2的電位。電容元件690的一個電極電連接到節點ND2，電容元件690具有保持節點ND2的電位的功能。電容元件690的另一個電極例如電連接到具有能夠供應固定的電位的功能的佈線諸如GND線。注意，該佈線的電位不侷限於0V。另外，電容元件690的另一個電極也可以電連接到電容元件680的另一個電極。注意，本發明的一個方式不侷限於此。
根據施加到佈線WL[2j-1]或佈線WL[2j-2]的信號的電位，選擇電晶體660的導通狀態或非導通狀態。
電晶體670具有根據節點ND2的電位切換佈線710與佈線720之間的導通狀態或非導通狀態的功能。明確而言，當電晶體670處於導通狀態時，佈線710和佈線720成為導通狀態。另外，當電晶體670處於非導通狀態時，佈線710和佈線720成為非導通狀態。
另外，佈線700被施加高位準電位VDD，佈線710被施加低位準電位VSS。並且，當將資料寫入到電路620時，第一信號的電位和第二信號的電位的極性相互反轉，即邏輯位準是反轉的。因此，當電晶體650和電晶體670中的一個處於導通狀態時，另一個處於非導通狀態。此外，根據第一信號和第二信號的電位，即資料決定電晶體650和電晶體670中的哪一個處於導通狀態且哪一個處於非導通狀態。因此，根據資料決定施加到佈線720 的電位是高位準電位VDD還是低位準電位VSS。
包括施加到佈線720的電位作為資料的信號輸入到圖18A所示的多工器630。
另外，在圖18B所示的電路620中，用於電晶體640及電晶體660的電晶體具有保持節點ND1及節點ND2的電位的功能，因此較佳為使用關態電流極小的電晶體。具有在其能帶間隙寬於矽的能帶間隙且其本質載子密度低於矽的本質載子密度的半導體膜中形成通道形成區的特徵的電晶體的關態電流極小，所以較佳為將其用作電晶體640及電晶體660。作為這樣的半導體，例如可以舉出具有矽的能帶間隙的2倍以上的大能帶間隙的氧化物半導體、氮化鎵等。因此，藉由將具有上述結構的電晶體用於電晶體640及電晶體660，可以防止保持在節點ND1及節點ND2的電荷洩漏。
另外，當將n通道型電晶體用於電晶體640時，雖然容易將節點ND1設定為電位VSS，但是當考慮到上述電晶體的臨界電壓時，難以將節點ND1設定為電位VDD。因此，當將p通道型電晶體用於電晶體650時，難以確實地使電晶體650成為非導通狀態，藉由電晶體650容易流過貫通電流。因此，當將n通道型電晶體用於電晶體640時，為了防止貫通電流，較佳為將n通道型電晶體用於電晶體650。電晶體660和電晶體670也是與此同樣。換言之，當將n通道型電晶體用於電晶體660時，為了防止貫通電流，較佳為將n通道型電晶體用於電 晶體670。
另外，當將p通道型電晶體用於電晶體640時，雖然容易將節點ND1設定為電位VDD，但是當考慮到上述電晶體的臨界電壓時，難以將節點ND1設定為電位VSS。因此，當將n通道型電晶體用於電晶體650時，難以確實地使電晶體650成為非導通狀態，藉由電晶體650容易流過貫通電流。因此，當將p通道型電晶體用於電晶體640時，為了防止貫通電流，較佳為將p通道型電晶體用於電晶體650。電晶體660和電晶體670也是與此同樣。換言之，當將p通道型電晶體用於電晶體660時，為了防止貫通電流，較佳為將p通道型電晶體用於電晶體670。
另外，本實施方式也可以與其它實施方式適當地組合而實施。
實施方式5
在本實施方式中，對可以用於電路12(參照圖1A至圖5)的可重組態電路的結構的一個例子進行說明。
<半導體裝置的剖面結構的例子>
圖19示出包括圖8A和8B所示的單元32的半導體裝置的剖面結構的一個例子。
另外，圖19示出在氧化物半導體膜中具有通道形成區的電晶體101形成於在單晶矽基板中具有通道形 成區的電晶體102上的例子。
電晶體102可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中具有通道形成區。另外，電晶體102可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區。當所有電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區時，可以不將電晶體101層疊於電晶體102上而在同一個層中形成電晶體101和電晶體102。
當使用矽薄膜形成電晶體102時，作為該薄膜可以使用：利用電漿CVD(Chemical Vapor Deposition；化學氣相沉積)法等氣相沉積法或濺射法製造的非晶矽；照射雷射等處理使非晶矽晶化而形成的多晶矽；或者藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽等。
形成有電晶體102的半導體基板801例如可以使用矽基板、鍺基板、矽鍺基板等。圖19示出將單晶矽基板用於半導體基板801的例子。
另外，電晶體102利用元件隔離法被電隔離。作為元件分離法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法(STI法：Shallow Trench Isolation)等。圖19示出利用溝槽分離法使電晶體102電隔離時的例子。明確而言，圖19例示出在半導體基板801上利用蝕刻等形成溝槽之後，利用藉由將包含氧化矽等的絕緣物埋入在該溝槽中而形成的元件分 離區810，使電晶體102元件分離的情況。
在電晶體102上設置有絕緣膜811。在絕緣膜811中形成有開口部。並且，在上述開口部中形成有分別電連接到電晶體102的源極及汲極的導電膜825及導電膜826以及電連接到電晶體102的閘極的導電膜827。
並且，導電膜825與形成在絕緣膜811上的導電膜834電連接，導電膜826與形成在絕緣膜811上的導電膜835電連接，導電膜827與形成在絕緣膜811上的導電膜836電連接。
在導電膜834至導電膜836上形成有絕緣膜812。在絕緣膜812中形成有開口部，在上述開口部中形成有電連接到導電膜836的導電膜837。並且，導電膜837與形成在絕緣膜812上的導電膜851電連接。
另外，在導電膜851上形成有絕緣膜813。在絕緣膜813中形成有開口部，在上述開口部中形成有電連接到導電膜851的導電膜852。並且，導電膜852與形成在絕緣膜813上的導電膜853電連接。此外，在絕緣膜813上還形成有導電膜844。
在導電膜853及導電膜844上形成有絕緣膜861。並且，在圖19中，在絕緣膜861上形成有電晶體101。
電晶體101包括：絕緣膜861上的包含氧化物半導體的半導體膜901；半導體膜901上的用作源極電極或汲極電極的導電膜921及導電膜922；半導體膜 901、導電膜921及導電膜922上的閘極絕緣膜862；以及位於閘極絕緣膜862上且在導電膜921與導電膜922之間重疊於半導體膜901的閘極電極931。另外，導電膜922在設置於絕緣膜861中的開口部中電連接到導電膜853。
並且，在電晶體101中，在半導體膜901中的重疊於導電膜921的區域與重疊於閘極電極931的區域之間存在有區域910。另外，在電晶體101中，在半導體膜901中的重疊於導電膜922的區域與重疊於閘極電極931的區域之間存在有區域911。藉由以導電膜921、導電膜922及閘極電極931為遮罩對區域910及區域911添加氬、對半導體膜901賦予p型導電型的雜質或者對半導體膜901賦予n型導電型的雜質，與半導體膜901中的重疊於閘極電極931的區域相比，可以降低區域910及區域911的電阻率。
並且，在電晶體101上設置有絕緣膜863。
另外，雖然在圖19中電晶體101在半導體膜901的至少一側具有閘極電極931即可，但是電晶體101也可以具有夾著半導體膜901存在的一對閘極電極。
在電晶體101具有夾著半導體膜901存在的一對閘極電極的情況下，可以對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，並對另一個閘極電極施加來自外部的電位。在此情況下，既可以對一對閘極電極施加相同位準的電位，又可以只對另一個閘極電極施加接 地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
另外，圖19例示出電晶體101具有單閘極結構的情況，即包括對應於一個閘極電極931的一個通道形成區。但是，電晶體101也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
<電晶體>
下面，對在氧化物半導體膜中具有通道形成區的電晶體90的結構實例進行說明。
圖20A至20C示出在氧化物半導體膜中具有通道形成區的電晶體90的結構的一個例子。圖20A示出電晶體90的俯視圖。注意，在圖20A中，為了明確地示出電晶體90的佈局，省略了各種絕緣膜。此外，圖20B示出沿著圖20A所示的俯視圖的點劃線A1-A2的剖面圖，圖20C示出沿著點劃線A3-A4的剖面圖。
如圖20A至20C所示，電晶體90包括：在形成於基板97上的絕緣膜91上依次層疊的氧化物半導體膜92a及氧化物半導體膜92b；電連接於氧化物半導體膜92b且被用作源極電極或汲極電極的導電膜93及導電膜94；氧化物半導體膜92b、導電膜93及導電膜94上的氧化物半導體膜92c；被用作閘極絕緣膜且位於氧化物半導體膜92c上的絕緣膜95；以及被用作閘極電極且在絕緣 膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。另外，基板97既可以是玻璃基板或半導體基板等，又可以是在玻璃基板或半導體基板上形成有半導體元件的元件基板。
此外，圖21A至21C示出電晶體90的具體結構的另外一個例子。圖21A示出電晶體90的俯視圖。注意，在圖21A中，為了明確地示出電晶體90的佈局，省略了各種絕緣膜。此外，圖21B示出沿著圖21A所示的俯視圖的虛線A1-A2的剖面圖，圖21C示出沿著虛線A3-A4的剖面圖。
如圖21A至21C所示，電晶體90包括：在絕緣膜91上依次層疊的氧化物半導體膜92a至氧化物半導體膜92c；電連接於氧化物半導體膜92c且被用作源極電極或汲極電極的導電膜93及導電膜94；被用作閘極絕緣膜且位於氧化物半導體膜92c、導電膜93及導電膜94上的絕緣膜95；以及被用作閘極電極且在絕緣膜95上與氧化物半導體膜92a至氧化物半導體膜92c重疊的導電膜96。
另外，在圖20A至21C中，示出使用層疊的氧化物半導體膜92a至氧化物半導體膜92c的電晶體90的結構。電晶體90所包括的氧化物半導體膜不限於由層疊的多個氧化物半導體膜構成的結構，還可以由單膜的氧化物半導體膜構成。
當電晶體90包括氧化物半導體膜92a至氧化 物半導體膜92c被依次層疊的半導體膜時，氧化物半導體膜92a及氧化物半導體膜92c為如下氧化物膜：在其構成要素中包含構成氧化物半導體膜92b的金屬元素的至少一個，並且其傳導帶底的能量比氧化物半導體膜92b離真空能階近0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，當氧化物半導體膜92b至少包含銦時，載子移動率變高，所以是較佳的。
在電晶體90具有上述結構的半導體膜的情況下，藉由對閘極電極施加電壓，就可以在對半導體膜施加電場時使通道區形成在半導體膜中的傳導帶底的能量小的氧化物半導體膜92b中。也就是說，藉由在氧化物半導體膜92b與絕緣膜95之間設置有氧化物半導體膜92c，可以在與絕緣膜95分開的氧化物半導體膜92b中形成通道區。
另外，由於氧化物半導體膜92c在其構成要素中包含至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92c的介面處不容易發生介面散射。因此，在該介面處載子的移動不容易被阻礙，所以電晶體90的場效移動率變高。
另外，當在氧化物半導體膜92b與氧化物半導體膜92a的介面處形成介面能階時，由於在介面附近的區域中也會形成通道區，因此電晶體90的臨界電壓變動。但是，由於氧化物半導體膜92a在其構成要素中包含 至少一個構成氧化物半導體膜92b的金屬元素，因此在氧化物半導體膜92b與氧化物半導體膜92a的介面處不容易形成介面能階。因此，藉由採用上述結構可以減少電晶體90的臨界電壓等的電特性的偏差。
另外，較佳的是，以不使因氧化物半導體膜間的雜質的存在而在各膜的介面形成有阻礙載子移動的介面能階的方式將多個氧化物半導體膜層疊。這是因為，當被層疊的氧化物半導體膜的膜間存在雜質時，氧化物半導體膜間的傳導帶底的能量失去連續性，於是在介面附近，載子被俘獲或因再結合而消失。藉由減少膜間的雜質，與將作為主成分至少包含相同一種金屬的多個氧化物半導體膜單純地層疊相比，更容易形成連續接合(這裡尤其是指傳導帶底的能量具有在各膜之間連續地變化的U字型井結構的狀態)。
為了形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於大氣的情況下連續地層疊。在濺射裝置中的各處理室中，為了儘可能地去除成為氧化物半導體的雜質的水等，較佳為使用如低溫泵的吸附式的真空排氣泵進行高真空排氣(5×10-7Pa至1×10-4Pa左右)。或者，較佳為組合渦輪分子泵與冷阱使氣體不從排氣系統倒流到處理室內。
為了得到高純度的本質氧化物半導體，對各處理室不僅進行高真空排氣，還需要將用於濺射的氣體高度純化。藉由將用作上述氣體的氧氣體或氬氣體的露點設 定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，實現氣體的高度純化，可以儘可能地防止水分等混入氧化物半導體膜。明確而言，當氧化物半導體膜92b是In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd等)，並且用於形成氧化物半導體膜92b的靶材中的金屬元素的原子數比為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為氧化物半導體膜92b容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等。
明確而言，當氧化物半導體膜92a及氧化物半導體膜92c為In-M-Zn氧化物膜(M為Ga、Y、Zr、La、Ce或Nd)時，在用來形成氧化物半導體膜92a及氧化物半導體膜92c的靶材中的金屬元素的原子數比為In：M：Zn=x2：y2：z2的情況下，較佳的是，x2/y2<x1/y1，z2/y2是1/3以上且6以下、更佳的是1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，容易形成用作氧化物半導體膜92a及氧化物半導體膜92c的CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8等。
氧化物半導體膜92a及氧化物半導體膜92c的厚度為3nm以上且100nm以下，較佳為3nm以上且 50nm以下。此外，氧化物半導體膜92b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，氧化物半導體膜92a至氧化物半導體膜92c既可以是非晶又可以是結晶。但是，由於當形成有通道區的氧化物半導體膜92b是結晶時可以賦予電晶體90穩定的電特性，因此氧化物半導體膜92b較佳為結晶。
注意，通道形成區是指在電晶體90的半導體膜中與閘極電極重疊且被源極電極和汲極電極夾著的區域。另外，通道區是指在通道形成區中電流主要流動的區域。
例如，作為氧化物半導體膜92a及氧化物半導體膜92c，在使用由濺射法形成的In-Ga-Zn類氧化物的情況下，在氧化物半導體膜92a及氧化物半導體膜92c的成膜時，可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子個數比])的靶材。作為成膜條件，例如作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，並使基板溫度為200℃，DC電力為0.5kW，即可。
另外，當作為氧化物半導體膜92b使用CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜時，在氧化物半導體膜92b的成膜時較佳為使用包含In-Ga-Zn氧化物的多晶靶材。 作為成膜條件，例如作為成膜氣體可以使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，並使基板溫度為300℃，DC電力為0.5kW。此外，當作為氧化物半導體膜92b使用CAAC-OS膜時，在氧化物半導體膜92b的成膜時作為靶材也可以使用In-Ga-Zn氧化物(In：Ga：Zn=2：1：3[原子數比])。藉由使用這種靶材形成的CAAC-OS膜可以提高在一定範圍內觀察到CAAC-OS的繞射圖案的區域的比例(也稱為CAAC化率)，因此能夠提高在該CAAC-OS膜中具有通道形成區的電晶體的頻率特性(f特性)。
此外，氧化物半導體膜92a至92c可以利用濺射法形成。
因為其中的載子發生源少，所以藉由減少成為電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)可以是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。並且，在該氧化物半導體膜中形成有通道形成區的電晶體容易具有臨界電壓為正的電特性(也稱為常關閉(normally-off)特性)。
藉由減少雜質元素，高度純化的氧化物半導體膜中的載子密度降低。將膜中的載子密度例如可以設定為1×1017個/cm3以下、1×1015個/cm3以下、1×1013個/cm3 以下、或8×1011個/cm3以下。較佳為將載子密度設定為低於8×1011個/cm3、低於1×1011個/cm3、更佳為低於1×1010個/cm3且1×10-9個/cm3以上。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容元件與電晶體連接且由該電晶體控制流入電容元件或從電容元件流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量變化來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流要小得多。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。另外，作為降低使用該氧化物半導體的電晶體的電特性的不均勻的穩定劑，除了上述元素以外，較佳的是 還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn氧化物、In-Sn-Zn氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有容易量產等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，還可以應對基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Ce-Zn氧化物、in-Sm-Zn氧化物、In-Eu-Zn氧 化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、in-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如，In-Ga-Zn氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，使用In-Sn-Zn氧化物比較容易得到高移動率。但是，在使用In-Ga-Zn氧化物時，也可以藉由降低塊體內缺陷密度而提高移動率。
為了進一步減少氧化物半導體膜所包含的水分或氫等雜質以使氧化物半導體膜高度純化，也可以進行加熱處理。
例如，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧化性氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測量時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜進行加熱處理。另外，氧化性氛圍是指包含10ppm以上的氧化性氣體諸如氧、臭 氧或氮化氧等的氛圍。此外，惰性氛圍是指上述氧化性氣體小於10ppm，還填充有氮或稀有氣體的氛圍。
另外，也可以在進行惰性氣體氛圍下的加熱處理之後，在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。此外，只要在形成氧化物半導體膜之後，就在任何時候也可以進行加熱處理。例如，也可以在選擇性地蝕刻氧化物半導體膜之後進行加熱處理。
加熱處理可以以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行。處理時間是24小時以下。
該加熱處理可以使用電爐、RTA裝置等。藉由使用RTA裝置，可以限定於短時間內在基板的應變點以上的溫度下進行加熱處理。由此，可以縮短加熱處理時間。
另外，在電晶體90中，根據用於源極電極及汲極電極的導電性材料，有時源極電極及汲極電極中的金屬會抽出氧化物半導體膜中的氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而成為n型。因為成為n型的區域被用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型的區域，可以增大電晶體90的移動率及通態電流，從而可以實現使用電晶體90的半導體裝置的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成n型的區域。作為上述導電材料，可以舉出例如Al、Cr、Cu、Ta、Ti、Mo、W等。
當將包括多個層疊的氧化物半導體膜的半導體膜用於電晶體90時，為了提高電晶體90的移動率及通態電流以實現半導體裝置的更高速的工作，n型的區域較佳為到達用作通道區的氧化物半導體膜92b。
絕緣膜91較佳為具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能。此外，較佳的是絕緣膜91中的缺陷少，典型的是，藉由ESR測量所得到的起因於矽的懸空鍵的g=2.001的自旋密度較佳為1×1018spins/cm3以下。
由於絕緣膜91具有藉由加熱將上述氧的一部分供應到氧化物半導體膜92a至氧化物半導體膜92c的功能，因此絕緣膜91較佳為氧化物，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等。絕緣膜91可以利用電漿CVD(Chemical Vapor Deposition)法或濺射法等形成。
注意，在本說明書中，“氧氮化物”是指在其 組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
另外，圖20A至圖21C所示的電晶體90具有如下結構：在形成有通道區的氧化物半導體膜92b的端部中不與導電膜93及導電膜94重疊的端部(換言之，位於不同於導電膜93及導電膜94所在的區域的端部)與導電膜96重疊。在用來形成氧化物半導體膜92b的端部的蝕刻中該端部暴露於電漿時，從蝕刻氣體產生的氯自由基、氟自由基等容易與構成氧化物半導體的金屬元素鍵合。因此，在氧化物半導體膜的端部中，與該金屬元素鍵合的氧處於容易脫離的狀態，所以容易形成氧缺陷而成為n型。然而，在圖20A至圖21C所示的電晶體90中，由於不與導電膜93及導電膜94重疊的氧化物半導體膜92b的端部與導電膜96重疊，因此藉由控制導電膜96的電位可以控制施加於該端部的電場。因此，可以由供應到導電膜96的電位控制藉由氧化物半導體膜92b的端部流動在導電膜93與導電膜94之間的電流。將這種電晶體90的結構稱為Surrounded Channel(S-Channel：圍繞通道)結構。
明確而言，若採用S-Channel結構，當將使電晶體90關閉的電位供應到導電膜96時，可以使藉由該端部流動在導電膜93與導電膜94之間的關態電流較小。因此，在電晶體90中，即使為了得到大通態電流而縮短通道長度，其結果是，氧化物半導體膜92b的端部的導電膜93與導電膜94之間的長度變短，也可以降低電晶體90 的關態電流。因此，在電晶體90中，藉由縮短通道長度，在處於開啟狀態時可以得到較大的通態電流，在處於關閉狀態時可以降低關態電流。
明確而言，若採用S-Channel結構，當將使電晶體90開啟的電位供應到導電膜96時，可以使藉由該端部流動在導電膜93與導電膜94之間的電流較大。該電流有助於電晶體90的場效移動率和通態電流的增大。並且，藉由使氧化物半導體膜92b的端部與導電膜96重疊，氧化物半導體膜92b中的載子不僅在近於絕緣膜95的氧化物半導體膜92b的介面附近流動，還在氧化物半導體膜92b中的較廣的範圍內流動，所以電晶體90中的載子的移動量增加。其結果是，電晶體90的通態電流增大且場效移動率增高，典型的是，場效移動率為10cm2/V．s以上，進一步為20cm2/V．s以上。注意，在此的場效移動率是電晶體的飽和區域中的電流驅動力的指標，即外觀上的場效移動率，而不是作為氧化物半導體膜的物性值的移動率的近似值。
<氧化物半導體膜的結構>
下面說明氧化物半導體膜的結構。注意，在以下說明中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括角度為85°以上且95°以下的 狀態。另外，在結晶為三方晶系或菱方晶系的情況下，記為六方晶系。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
<CAAC-OS膜>
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，不容易觀察到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在 結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
圖24A是CAAC-OS膜的剖面TEM影像。另外，圖24B是放大圖24A的剖面TEM影像，為便於理解而強調表示原子排列。
圖24C是圖24A中的A-O-A’之間的由圓圈包圍的區域(直徑大致為4nm)的局部性的傳立葉變換影像。在圖24C所示的各區域中可以確認到c軸配向性。此外，A-O之間的c軸方向和O-A’之間的c軸方向不同，由此可知A-O之間的晶粒與O-A’之間的晶粒不同。另外，A-O之間的c軸的角度逐漸地連續變化，諸如14.3°、16.6°、30.9°。同樣地，O-A’之間的c軸的角度也逐漸地連續變化，諸如-18.3°、-17.6°、-11.3°。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖25A)。
由剖面TEM觀察及平面TEM觀察可知，CAAC-OS膜的結晶部具有配向性。
注意，CAAC-OS膜所包含的結晶部幾乎都具有可以被容納在一個邊長小於100nm的立方體內的尺寸。因此，有時CAAC-OS膜所包含的結晶部的尺寸為可以被容納在一個邊長短於10nm、短於5nm或短於3nm的 立方體的尺寸。但是，有時包含在CAAC-OS膜中的多個結晶部連接而形成一個大結晶區。例如，在平面TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時會出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不規則，但是c軸朝向平行於被形成面或頂面的法線向量的 方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向結晶部的分佈不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的c軸配向結晶部的比例高於被形成面附近的c軸配向結晶部的比例。另外，在添加有雜質的CAAC-OS膜中，添加有雜質的區域變質而有時CAAC-OS膜中的c軸配向結晶部所占的比例根據區域不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，與氧的鍵合力比構成 氧化物半導體膜的金屬元素強的矽等元素因為會從氧化物半導體膜中奪取氧而打亂氧化物半導體膜的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果其被包含在氧化物半導體膜內，也會打亂氧化物半導體膜的原子排列，導致結晶性下降。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
<微晶氧化物半導體膜>
接下來，說明微晶氧化物半導體膜。在微晶氧化物半導體膜的TEM影像中有時不容易觀察到明確的結晶部。微晶氧化物半導體膜所包含的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的TEM影像中，有時不容易觀察到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由out-of-plane法利用使用其束徑比結晶部大的X射線的XRD裝置對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc- OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點(參照圖25B)。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
當氧化物半導體膜具有多個結構時，有時可以藉由利用奈米束電子繞射來進行結構分析。
即使氧化物半導體膜是CAAC-OS膜，也有時部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以由在一定區域中觀察到CAAC-OS膜的繞射圖案的區域所占的比例(也稱為CAAC化率)表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比例表示為非CAAC化率。
作為一個例子，對具有剛完成成膜之後(表示為as-sputtered)的CAAC-OS膜的樣本的頂面以及具有 在包含氧的氛圍中以450℃進行加熱處理之後的CAAC-OS膜的樣本的頂面進行掃描，來得到穿透式電子繞射圖案。在此，以5nm/秒鐘的速度進行掃描60秒鐘來觀察繞射圖案，並且，在每0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，由此算出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束。另外，對六個樣本進行同樣的測量。而且，藉由利用六個樣本中的平均值算出CAAC化率。
剛完成成膜之後的CAAC-OS膜的CAAC化率為75.7%(非CAAC化率為24.3%)。此外，進行450℃的加熱處理之後的CAAC-OS膜的CAAC化率為85.3%(非CAAC化率為14.7%)。由此可知，與剛完成成膜之後相比，450℃的加熱處理之後的CAAC化率更高。也就是說，可以知道高溫(例如400℃以上)下的加熱處理降低非CAAC化率(提高CAAC化率)。此外，可知在進行低於500℃的加熱處理時也可以得到具有高CAAC化率的CAAC-OS膜。
在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。此外，在測量區域中觀察不到非晶氧化物半導體膜。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到相鄰的區域的結構的影響而重新排列，因此該區域被CAAC化。
圖25C是剛完成成膜之後(as-sputtered)的CAAC-OS膜的平面TEM影像，並且圖25D是450℃的加熱處理之後的CAAC-OS膜的平面TEM影像。藉由對圖 25C和圖25D進行比較，可以知道450℃的加熱處理之後的CAAC-OS膜的膜質更均勻。也就是說，可以知道藉由高溫的加熱處理提高CAAC-OS膜的膜質。
藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
實施方式6
在本實施方式中，對包括與圖19結構不同的單元32的半導體裝置結構的一個例子進行說明。
圖22示出包括圖8A和8B所示的單元32的半導體裝置的剖面結構的一個例子。另外，在以虛線A1-A2表示的區域中示出電晶體102及電晶體101的通道長度方向上的結構，在以虛線A3-A4表示的區域中示出電晶體102及電晶體101的通道寬度方向上的結構。但是，在本發明的一個方式中，電晶體102的通道長度方向與電晶體101的通道長度方向可以不一致。
另外，通道長度方向是指與在電晶體中載子移動的方向大致平行的方向，通道寬度方向是指在與基板平行的面內垂直於通道長度方向的方向。
另外，在圖22中示出在氧化物半導體膜中具有通道形成區的電晶體101形成於在單晶矽基板中具有通道形成區的電晶體102上時的例子。
電晶體102可以在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中具有通道形成區。 另外，電晶體102可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區。當所有電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區時，可以不將電晶體101層疊於電晶體102上而在同一個層中形成電晶體101和電晶體102。
當使用矽薄膜形成電晶體102時，作為該薄膜可以使用：利用電漿CVD法等氣相沉積法或濺射法製造的非晶矽；照射雷射等處理使非晶矽晶化而形成的多晶矽；藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽；等等。
形成有電晶體102的基板1000例如可以使用矽基板、鍺基板、矽鍺基板等。在圖22中示出將單晶矽基板用於基板1000時的例子。
另外，電晶體102利用元件隔離法被電隔離。作為元件隔離法，可以採用溝槽分離法(STI法：Shallow Trench Isolation)等。在圖22中示出利用溝槽分離法使電晶體102電隔離時的例子。具體地，在圖22中示出如下例子：將含有氧化矽等的絕緣膜嵌入藉由蝕刻等形成於基板1000的淺溝中，然後藉由對該絕緣物進行蝕刻等來去除其一部分而形成元件分離區1001，以使電晶體102元件隔離。
另外，在位於淺溝以外的區域的基板1000的凸部中設置有電晶體102的雜質區1002及雜質區1003以及夾在雜質區1002與雜質區1003之間的通道形成區 1004。再者，電晶體102包括覆蓋通道形成區1004的絕緣膜1005以及隔著絕緣膜1005與通道形成區1004重疊的閘極電極1006。
在電晶體102中，藉由使通道形成區1004中的凸部的側部及上部隔著絕緣膜1005與閘極電極1006重疊，可以使包括通道形成區1004的側部及上部的較廣的範圍中流過載子。由此，可以縮小電晶體102在基板上所占的面積，並可以增加電晶體102中的載子的移動量。其結果，電晶體102可以在增大通態電流的同時提高場效移動率。尤其是當將通道形成區1004中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區1004中的凸部的膜厚度設定為T時，當膜厚T與通道寬度W的縱橫比較高時，載子能夠流過的範圍變得更寬，因此可以使電晶體102的通態電流更大並使場效移動率更高。
另外，當作為電晶體102使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。
電晶體102上設置有絕緣膜1011。絕緣膜1011中形成有開口部。並且，上述開口部中形成有分別與雜質區1002、雜質區1003電連接的導電膜1012、導電膜1013以及與閘極電極1006電連接的導電膜1014。
並且，導電膜1012與形成於絕緣膜1011上的導電膜1016電連接，導電膜1013與形成於絕緣膜1011上的導電膜1017電連接，導電膜1014與形成於絕 緣膜1011上的導電膜1018電連接。
導電膜1016至導電膜1018上設置有絕緣膜1020。並且，絕緣膜1020上設置有具有防止氧、氫、水的擴散的阻擋效果的絕緣膜1021。絕緣膜1021的密度越高越緻密或者懸空鍵越少化學性質上越穩定，越具有更高的阻擋效果。作為具有防止氧、氫、水的擴散的阻擋效果的絕緣膜1021，例如可以採用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。另外，作為具有防止氫、水的擴散的阻擋效果的絕緣膜1021，例如還可以採用氮化矽、氮氧化矽等。
絕緣膜1021上設置有絕緣膜1022，絕緣膜1022上設置有電晶體101。
電晶體101在絕緣膜1022上包括：含有氧化物半導體的半導體膜1030；與半導體膜1030電連接的用作源極電極或汲極電極的導電膜1032及導電膜1033；覆蓋半導體膜1030的閘極絕緣膜1031；以及隔著閘極絕緣膜1031與半導體膜1030重疊的閘極電極1034。另外，絕緣膜1020至絕緣膜1022中設置有開口部，導電膜1033在上述開口部中與導電膜1018連接。
另外，在圖22中，雖然電晶體101只要在半導體膜1030的一側至少具有閘極電極1034即可，但是還可以具有隔著絕緣膜1022與半導體膜1030重疊的閘極電極。
當電晶體101具有一對閘極電極時，可以對 一個閘極電極供應用來控制導通狀態或非導通狀態的信號，並對另一個閘極電極施加外部電位。在該情況下，可以對一對閘極電極施加相同位準的電位，也可以只對另一個閘極電極施加接地電位等固定電位。可以藉由控制對另一個閘極電極施加的電位位準來控制電晶體的臨界電壓。
另外，圖22例示出電晶體101具有單閘極結構的情況，即包括對應於一個閘極電極1034的一個通道形成區。但是，電晶體101也可以具有多閘極結構，其中藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
另外，如圖22所示，作為電晶體101示出半導體膜1030包括依次層疊於絕緣膜1022上的氧化物半導體膜1030a至氧化物半導體膜1030c的例子。但是，在本發明的一個方式中，電晶體101所具有的半導體膜1030也可以由單層的金屬氧化物膜構成。
另外，本實施方式也可以與其它實施方式適當地組合而實施。
實施方式7
雖然上述實施方式所公開的導電膜、半導體膜或絕緣膜等各種膜可以利用濺射法或電漿CVD法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下步驟進行利用熱CVD法的成膜：將原料氣體及氧化劑同時供應到處理室內，將處理室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上發生反應。
另外，可以以如下步驟進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的原料氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的原料氣體依次供應到處理室內。為了防止多種原料氣體混合，例如，在引入第一原料氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二原料氣體。注意，當同時引入第一原料氣體及惰性氣體時，惰性氣體被用作載子氣體，另外，可以在引入第二原料氣體的同時引入惰性氣體。另外，也可以利用真空抽氣將第一原料氣體排出來代替引入惰性氣體，然後引入第二原料氣體。第一原料氣體附著到基板表面形成第一層，之後引入的第二原料氣體與該第一層起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型 FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜、半導體膜或絕緣膜等各種膜，例如，當形成In-Ga-Zn-O膜時，使用三甲基銦、三甲基鎵及二甲基鋅。另外，三甲基銦的化學式為In(CH3)3。另外，三甲基鎵的化學式為Ga(CH3)3。另外，二甲基鋅的化學式為(Zn CH3)2。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD法的成膜裝置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液，典型為四二甲基醯胺鉿(TDMAH))氣化而得到的源氣體；以及用作氧化劑的臭氧(O3)。另外，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其它材料液有四(乙基甲基醯胺)鉿等。
例如，在使用利用ALD法的成膜裝置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而得到的源氣體；以及用作氧化劑的H2O。另外，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的成膜裝置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，去除附著物 所包含的氯，供應氧化性氣體(O2、一氧化二氮)的自由基使其與附著物起反應。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的成膜裝置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次反復引入In(CH3)3氣體和O3氣體形成In-O層，然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層，之後同時引入Zn(CH3)2和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。另外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。也可以使用Zn(CH3)2氣體。
另外，本實施方式也可以與其它實施方式適當地組合而實施。
實施方式8
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的 是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。在圖23A至23F中示出這些電子裝置的具體例子。
圖23A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個方式的半導體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖23A所示的可攜式遊戲機包括兩個顯示部即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖23B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。可以將根據本發明的一個方式的半導體裝置用於可攜式資訊終端的各種積體電路。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602 中。並且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中來附加作為位置輸入裝置的功能。
圖23C示出筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將根據本發明的一個方式的半導體裝置用於筆記本式個人電腦的各種積體電路。
圖23D示出電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。可以將根據本發明的一個方式的半導體裝置用於電冷藏冷凍箱的各種積體電路。
圖23E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。可以將根據本發明的一個方式的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼 5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖23F示出普通汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。可以將根據本發明的一個方式的半導體裝置用於普通汽車的各種積體電路。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，即意味著包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，還包括圖式或文章所示的連接關係以外的連接關係，而不侷限於指定的連接關係，例如圖式或文章所示的連接關係。
在此，X和Y為對象物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。
作為X與Y在功能上連接的情況的一個例 子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。
另外，當明確地記載為“X與Y電連接”時，即意味著如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載為“電連接”時，在本說明書等中公開了與只明確記載為“連接”的情況相同的內容。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連 接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表述為如下。
例如，可以表述為“X、Y、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)互相電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表述為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表述為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，並按照X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的連接順序進行設置”。藉由使用與這些例子相同的表述方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而確定技術範圍。注意，這些表述方法只是一個例子而已，不侷限於上述表述方法。在此，X、Y、Z1及Z2為對象物(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
另外，即使圖式示出在電路圖上獨立的構成要素彼此電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，在佈線的一部分被用作電極時，一個導電膜兼有佈線和電極這兩個構成要素的功能。因此，本 說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
另外，在一個實施方式中描述的內容(也可以是其一部分的內容)可以應用於、組合於或者替換成在該實施方式中描述的其他內容(也可以是其一部分的內容)和/或在一個或多個其他實施方式中描述的內容(也可以是其一部分的內容)。
注意，在實施方式中描述的內容是指在各實施方式中利用各種圖式簡單說明的內容或在說明書的文章中所記載的內容。
另外，藉由在一個實施方式中示出的圖式(也可以是其一部分)與該圖式的其他部分、在該實施方式中示出的其他圖式(也可以是其一部分)和/或在一個或多個其他實施方式中示出的圖式(也可以是其一部分)組合，可以構成更多圖式。
另外，可以構成不包括說明書中的圖式或文章所未規定的內容的發明的一個方式。另外，當有某一個值的數值範圍的記載(上限值和下限值等)時，藉由任意縮小該範圍或者去除該範圍的一部分，可以構成去除該範圍的一部分的發明的一個方式。由此，例如，可以規定習知技術不包括在本發明的一個方式的技術範圍內。
作為具體例子，在記載有包括第一至第五電晶體的電路的電路圖。在該情況下，可以將該電路不包含第六電晶體的情況規定為發明。也可以將該電路不包含電 容元件的情況規定為發明。再者，可以將該電路不包含具有特定連接結構的第六電晶體的情況規定為發明。還可以將該電路不包含具有特定連接結構的電容元件的情況規定為發明。例如，可以將不包括其閘極與第三電晶體的閘極連接的第六電晶體的情況規定為發明。例如，可以將不包括其第一電極與第三電晶體的閘極連接的電容元件的情況規定為發明。
作為其他具體例子，在關於某一個值，例如記載有“某一個電壓較佳為3V以上且10V以下”。在該情況下，例如，可以將不包括該電壓為-2V以上且1V以下的情況規定為發明的一個方式。例如，可以將不包括該電壓為13V以上的情況規定為發明的一個方式。例如，可以將該電壓為5V以上且8V以下的情況規定為發明。例如，可以將該電壓大約為9V的情況規定為發明。例如，可以將該電壓是3V以上且10V以下但不是9V的情況規定為發明。注意，即使記載有“某一個值較佳為某個範圍”、“某一個值最好滿足某個條件”，也不侷限於該記載。換而言之，“較佳”、“最好”等的記載並不一定規定該值。
作為其他具體例子，在關於某一個值，例如記載有“某一個電壓較佳為10V”。在該情況下，例如，可以將不包括該電壓為-2V以上且1V以下的情況規定為發明的一個方式。例如，可以將不包括該電壓為13V以上的情況規定為發明的一個方式。
作為其他具體例子，在關於某一個物質的性質，例如記載有“某一個膜為絕緣膜”。在該情況下，例如，可以將不包括該絕緣膜為有機絕緣膜的情況規定為發明的一個方式。例如，可以將不包括該絕緣膜為無機絕緣膜的情況規定為發明的一個方式。例如，可以將不包括該膜為導電膜的情況規定為發明的一個方式。例如，可以將不包括該膜為半導體膜的情況規定為發明的一個方式。
作為其他具體例子，在關於某一個層疊結構，例如記載有“在A膜與B膜之間設置有某一個膜”。在該情況下，例如，可以將不包括該膜為四層以上的疊層膜的情況規定為發明。例如，可以將不包括在A膜與該膜之間設置有導電膜的情況規定為發明。
此外，各種各樣的人可以實施在本說明書等中記載的發明的一個方式。但是，有時多數人參與該發明的實施。例如，關於收發系統，A公司製造銷售發送器，而B公司製造銷售接收器。作為另一個例子，關於具有電晶體及發光元件的發光裝置，A公司製造銷售形成有電晶體的半導體裝置。而且，B公司購買該半導體裝置，在該半導體裝置中形成發光元件，而完成發光裝置。
在此情況下，可以構成可對A公司和B公司中的兩者主張侵犯專利的發明的一個方式。換而言之，可以構成僅A公司所實施的發明的一個方式，作為發明的另一個方式，也可以構成僅B公司所實施的發明的一個方式。另外，可對A公司或B公司主張侵犯專利的發明的 一個方式明確且可以判斷記載於本說明書等中。例如，關於收發系統，即使在本說明書等中沒有僅包含發送器的結構的記載或僅包含接收器的結構的記載，也可以僅由發送器構成發明的一個方式，還可以僅由接收器構成發明的其他的一個方式，這些發明的一個方式明確且可以判斷記載於本說明書等中。作為另一個例子，關於包含電晶體及發光元件的發光裝置，即使在本說明書等沒有僅包含形成有電晶體的半導體裝置的結構的記載或僅包含具有發光元件的發光裝置的結構的記載，也可以僅由形成有電晶體的半導體裝置構成發明的一個方式，還可以僅由具有發光元件的發光裝置構成發明的一個方式，這些發明的一個方式明確且可以判斷記載於本說明書等中。
另外，在本說明書等中，即使未指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個方式。就是說，可以說，即使未指定連接目標，發明的一個方式也是明確的。而且，當指定了連接目標的內容記載於本說明書等中時，有時可以判斷未指定連接目標的發明的一個方式記載於本說明書等中。尤其是在考慮出多個端子連接目標的情況下，該端子的連接目標不必限定在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接目標，能夠構成發明的一個方式。
另外，在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以構成發明。或者，只要至少指定某一個電路的功能，所屬技術領域的普通技術人員就有時可以構成發明。就是說，可以說，只要指定功能，發明的一個方式就是明確的。另外，有時可以判斷指定了功能的發明的一個方式記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個方式，而可以構成發明的一個方式。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個方式，而可以構成發明的一個方式。
注意，在本說明書等中，可以在某一個實施方式中示出的圖式或者文章中取出其一部分而構成發明的一個方式。從而，在記載有說明某一部分的圖式或者文章的情況下，取出該圖式或者文章的一部分的內容也算是所公開的發明的一個方式，所以能夠構成發明的一個方式。並且，可以說該發明的一個方式是明確的。因此，例如，可以在記載有主動元件(電晶體、二極體等)、佈線、被動元件(電容元件、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、零件、裝置、工作方法、製造方法等中的一個或多個的圖式或者文章中，可以取出其一部分而構成發明的一個方式。例如，可以從由N個(N是整數)電路元件(電晶體、電容元件等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容元件等)來 構成發明的一個方式。作為其他例子，可以從由N個(N是整數)層構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個方式。再者，作為其他例子，可以從由N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個方式。作為其他的例子，當從“A包括B、C、D、E或F”的記載中任意抽出一部分的要素時，可以構成“A包括B和E”、“A包括E和F”、“A包括C、E和F”或者“A包括B、C、D和E”等的發明的一個方式。
在本說明書等中，在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的上位概念。從而，在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，該具體例子的上位概念也是所公開的發明的一個方式，可以構成發明的一個方式。並且，可以說該發明的一個方式是明確的。
另外，在本說明書等中，至少示於圖式中的內容(也可以是其一部分)是所公開的發明的一個方式，而可以構成發明的一個方式。因此，即使在文章中沒有某一個內容的描述，如果該內容示於圖式中，就可以說該內容是所公開的發明的一個方式，而可以構成發明的一個方式。同樣地，取出圖式的一部分的圖式也是所公開的發明的一個方式，而可以構成發明的一個方式。並且，可以說 該發明的一個方式是明確的。

Claims (10)

  1. 一種包括可程式邏輯元件的裝置，該裝置包括：第一電路；以及第二電路，其包括：多個可程式邏輯元件；多個第三電路；以及第四電路，其中，該第二電路被組構成生成用來測試該第一電路的工作的信號及被組構成工作作為該第一電路的一部分，其中，該多個第三電路各自被組構成儲存組態資料及被組構成儲存第二資料，其中，該第四電路被組構成對該多個第三電路寫入該組態資料、對該多個第三電路寫入該第二資料、以及從該多個第三電路讀出該第二資料，其中，藉由該組態資料來控制該多個可程式邏輯元件之間的導通狀態，其中，藉由該組態資料來改變該多個可程式邏輯元件中之邏輯工作的內容，其中，該第一電路使用該第二資料來進行處理，其中，該多個第三電路各自包括第一電晶體、第二電晶體、及電容元件，其中，該第一電晶體之源極和汲極中的一個被電連接至該第二電晶體的閘極，其中，該第一電晶體之該源極和該汲極中的一個被電連接至該電容元件的第一端子，並且其中，該第一電晶體包括氧化物半導體膜，該氧化物半導體膜包括第一通道形成區。
  2. 根據申請專利範圍第1項之裝置，其中，當該第二電路工作作為該第一電路的一部分時，該第二電路被組構成工作作為該第一電路的快取記憶體，並且其中，該第二資料被儲存在該快取記憶體的儲存區域中。
  3. 根據申請專利範圍第1項之裝置，其中，根據被輸入到該第四電路的串列資料而生成該組態資料，並且其中，根據被輸入到該第四電路的並行資料而生成該第二資料。
  4. 一種包括可程式邏輯元件的裝置，該裝置包括：具有算術功能及控制功能的第一電路；以及能夠重組態的第二電路，其包括：多個可程式邏輯元件；多個第三電路；以及第四電路，其中，該第二電路被組構成生成用來測試該第一電路的工作的信號及被組構成工作作為該第一電路的一部分，其中，該第四電路被組構成對該多個第三電路寫入用來控制該多個可程式邏輯元件之間的導通狀態的資料、被組構成對該多個第三電路寫入用於該第一電路中的處理的資料、以及被組構成從該多個第三電路讀出用於該第一電路中的處理的該資料，其中，該多個第三電路各自包括第一電晶體、第二電晶體、及電容元件，其中，該第一電晶體之源極和汲極中的一個被電連接至該第二電晶體的閘極，其中，該第一電晶體之該源極和該汲極中的一個被電連接至該電容元件的第一端子，並且其中，該第一電晶體包括氧化物半導體膜，該氧化物半導體膜包括第一通道形成區。
  5. 根據申請專利範圍第4項之裝置，其中，當該第二電路工作作為該第一電路的一部分時，該第二電路被組構成工作作為該第一電路的快取記憶體，並且其中，用於該第一電路中的處理的該資料被儲存在該快取記憶體的儲存區域中。
  6. 根據申請專利範圍第4項之裝置，其中，根據被輸入到該第四電路的串列資料而生成用來控制該多個可程式邏輯元件之間的導通狀態的該資料，並且其中，根據被輸入到該第四電路的並行資料而生成用於該第一電路中的處理的該資料。
  7. 一種包括可程式邏輯元件及可程式開關的裝置，該裝置包括：包括第一儲存區域的中央處理裝置；以及組構成生成用來測試該中央處理裝置的工作的信號和組構成工作作為該中央處理裝置的一部分的可重組態電路，其包括：多個可程式邏輯元件；組構成控制該多個可程式邏輯元件之間的導通狀態的多個可程式開關，以及組構成被供應串列資料並對該多個可程式開關輸出組態資料的驅動電路，其中，該多個可程式開關的至少一部分還被組構成儲存第二資料，其中，藉由該組態資料來改變該多個可程式邏輯元件中之邏輯工作的內容，其中，該驅動電路還被組構成被供應並行資料並對該多個可程式開關的該至少一部分輸出第二資料，其中，快取記憶體包括該第一區域及該多個可程式開關的該至少一部分，其中，該多個可程式開關各自包括第一電晶體、第二電晶體、及電容元件，其中，該第一電晶體之源極和汲極中的一個被電連接至該第二電晶體的閘極，其中，該第一電晶體之該源極和該汲極中的一個被電連接至該電容元件的第一端子，並且其中，該第一電晶體包括氧化物半導體膜，該氧化物半導體膜包括第一通道形成區。
  8. 根據申請專利範圍第1、4、及7項中任一項之裝置，其中，該第二電晶體包括包含矽的第二通道形成區。
  9. 根據申請專利範圍第1、4、及7項中任一項之裝置，其中，該氧化物半導體膜包含銦、鎵及鋅。
  10. 根據申請專利範圍第9項之裝置，其中，該氧化物半導體膜是CAAC-OS膜。
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