JP6830994B2 - 装置 - Google Patents

Description

本発明の一態様は、テスト回路が内蔵された装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。

近年、プロセッサなどを有する装置（以下、「チップ」ともいう）の回路規模の増大に伴
い、チップの設計段階におけるテスト及びチップの出荷段階におけるテスト（以下、「チ
ップテスト」ともいう）に要するコストは膨大になってきている。

チップテストには様々な手法があり、一例として、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌ
ｆ Ｔｅｓｔ）が知られている。ＢＩＳＴは、チップテストを行うＬＳＩテスターの機能
を有する専用回路（以下、「ＢＩＳＴ回路」ともいう）をチップに内蔵し、当該専用回路
を用いてチップテストを行う手法である。ＬＳＩテスターの機能としては、テストパター
ンを生成する機能、当該テストパターンを入力信号としてチップに供給する機能、チップ
の出力信号を取得する機能、当該出力信号を期待値と比較する機能などがあげられる。Ｂ
ＩＳＴを用いることで、ＬＳＩテスターのみを用いる場合に比べてチップテストに要する
コストを削減でき、また、チップテストの高速化を実現できる。また、下記の特許文献１
では、ＬＳＩの外部に設けられたＢＩＳＴ回路を、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を使って実現する技術について開示されている。

特開平５−１４２２９７号公報

ＢＩＳＴ回路などの、チップに内蔵されたテスト回路を用いたチップテストの品質を高め
るため、或いは、複雑な機能を有する装置に対応したチップテストを行うためには、多種
多様なテストパターンを生成する機能をテスト回路に搭載する必要がある。しかし、生成
するテストパターンの数及び種類が増加するほど、テスト回路の規模が大きくなり、装置
内におけるテスト回路が占める面積が増加してしまう。

また、テスト回路を用いる場合、チップの設計段階において生成できるテストパターンが
定められるために、後から新たなテストパターンを用いるチップテストを追加で実行する
場合には、新たなテストパターンをチップの外部のＬＳＩテスターなどから供給する必要
がある。この場合、チップテストの高速化、チップテストに要するコストの削減など、チ
ップに内蔵されたテスト回路を用いてチップテストを行うことによるメリットを十分に享
受できない。

上記の技術的背景の下、本発明の一態様は、新規な装置の提供を課題の一つとする。また
、本発明の一態様は、通常動作時に不要となる回路の面積規模を縮小することができる装
置の提供を課題の一つとする。また、本発明の一態様は、設計後においても新たなテスト
パターンを生成することができる装置の提供を課題の一つとする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。

本発明の一態様にかかる装置は、第１の回路と、第２の回路と、を有し、第２の回路は、
第１の回路の動作状態を試験するための信号を生成する機能と、第１の回路の一部として
動作する機能と、を有する。

本発明の一態様にかかる装置は、第１の回路と、第２の回路と、を有し、第２の回路は、
複数の第３の回路と、複数の第４の回路と、第５の回路と、を有し、第２の回路は、第１
の回路の動作状態を試験するための信号を生成する機能と、第１の回路の一部として動作
する機能と、を有し、第４の回路は、第１のインバータと、入力端子が第１のインバータ
の出力端子と電気的に接続され、出力端子が第１のインバータの入力端子と電気的に接続
された第２のインバータと、を有し、第４の回路は、第１のデータを記憶する機能と、第
２のデータを記憶する機能と、を有し、第５の回路は、複数の第４の回路に第１のデータ
を書き込む機能と、複数の第４の回路に第２のデータを書き込む機能と、前記複数の第４
の回路から第２のデータを読み出す機能と、を有する。また、第１のデータは、複数の第
３の回路間の導通状態を制御するためのデータであり、第２のデータは、前記第１の回路
における処置に用いられるデータである。

さらに、本発明の一態様にかかる装置では、第１の回路の一部として動作する機能は、前
記第１の回路のキャッシュメモリとして動作する機能であり、第２のデータは、キャッシ
ュメモリの記憶領域に記憶されるデータであってもよい。

さらに、本発明の一態様にかかる装置では、第１のデータは、第５の回路に入力されたシ
リアルデータに基づいて生成され、第２のデータは、前記第５の回路に入力されたパラレ
ルデータに基づいて生成されてもよい。

本発明の一態様により、新規な装置を提供することができる。また、本発明の一態様によ
り、通常動作時に不要となる回路の面積規模を縮小することができる装置を提供すること
ができる。また、本発明の一態様により、設計後においても新たなテストパターンを生成
することができる装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。

装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する回路図。 装置の構成の一例を説明する回路図。 タイミングチャート。 装置の構成の一例を説明する回路図。 装置の構成の一例を説明する回路図。 タイミングチャート。 タイミングチャート。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。 酸化物半導体の構造の一例を説明する図。 酸化物半導体の構造の一例を説明する図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の一態様は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装
置、ＩＣ、ＬＳＩ、ＦＰＧＡなどのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ｅｖｉｃｅ）、ＦＰＧＡを搭載したＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）など、
半導体集積回路を含むあらゆる装置を、その範疇に含まれる。また、表示装置には、液晶
表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー
、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａ
ｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉ
ｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。

なお、本明細書において接続とは、直接接続されているものの他、電気的に接続されてい
るものも含むものであり、電流、電圧または電位が、供給可能、或いは伝送可能な状態に
することができるような回路構成を含むものとする。従って、接続している回路構成とは
、直接接続している回路構成を必ずしも指すわけではなく、電流、電圧または電位が、供
給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素
子を介して間接的に接続している回路構成も、その範疇に含む。また、回路図上は独立し
ている構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が
電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場
合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機
能を併せ持っている場合も、その範疇に含める。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。

（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。

図１に、本発明の一態様にかかる装置の構成の一例を示す。図１（Ａ）に示す装置１０は
、回路１１と、回路１２とを有する。回路１１は、演算、制御等を行う機能を有する回路
であり、代表的には複数のトランジスタを含む集積回路である。例えば、回路１１は、順
序回路や組み合わせ回路などの各種の論理回路を有する構成とすることができ、中央処理
装置などとして用いることができる。回路１２は、回路１１と同様、代表的には複数のト
ランジスタから構成される集積回路である。また、回路１２は、特に回路構成を再構成す
ることが可能な回路（以下、「再構成可能回路」ともいう）とすることが好ましい。

回路１２は、回路１３と、回路１４とを有する。回路１３は、順序回路や組み合わせ回路
などの論理回路としての機能を有する回路（以下、「プログラマブルロジックエレメント
」、「ＰＬＥ」ともいう）１５を複数有する。また、回路１４は、複数のＰＬＥ１５間の
導通／非導通、ＰＬＥ１５と入出力装置（図示せず）との間の導通／非導通を制御するス
イッチとしての機能を有する回路（以下、「プログラマブルスイッチ」、「ＳＷ」ともい
う）１６を複数有する。また、ＳＷ１６は、複数のＰＬＥ１５間の導通／非導通や、ＰＬ
Ｅ１５と入出力装置との間の導通／非導通を決定するためのデータ（以下、「コンフィギ
ュレーションデータ」ともいう）を記憶する機能を有する回路（以下、「コンフィギュレ
ーションメモリ」としても機能する。コンフィギュレーションメモリに格納するコンフィ
ギュレーションデータを変更することにより、複数のＰＬＥ１５間の導通／非導通、ＰＬ
Ｅ１５と入出力装置との間の導通／非導通を変更し、回路１２を所望の論理回路に再構成
することができる。

また、ＰＬＥ１５は、論理回路としての機能の他に、当該論理回路の回路構成を変更する
ためのコンフィギュレーションデータを記憶する機能を有していてもよい。当該コンフィ
ギュレーションデータを変更することにより、ＰＬＥ１５内部の回路構成を変更し、ＰＬ
Ｅ１５における入力信号に対する出力信号を任意の論理に変更することができ、ＰＬＥ１
５において行う論理演算の内容を変更することができる。これにより、一つのＰＬＥ１５
に複数の種類の論理演算を行う機能を付与することができるため、ＰＬＥ１５の数を少な
く抑えつつ、回路１２において生成する信号の種類を増やすことができる。また、別のテ
ストパターンを生成するための信号を外部から供給することなく、動作状態の試験の内容
を変更することができる。

図１（Ｂ）に、回路１２の具体的な構成の一例を示す。回路１２は、複数のＰＬＥ１５、
複数のＳＷ１６の他、回路１７を有する。回路１７は、複数のＳＷ１６と接続されており
、複数のＳＷ１６へのデータの入力、または複数のＳＷ１６からのデータの出力を行う駆
動回路としての機能を有する。例えば、回路１７から複数のＳＷ１６にコンフィギュレー
ションデータを出力することにより、ＳＷ１６にコンフィギュレーションデータを格納す
ることができる。そして、当該コンフィギュレーションデータに基づいてＳＷ１６の導通
／非導通を制御することにより、複数のＰＬＥ１５間の導通／非導通を制御し、回路１２
を所望の論理回路に再構成することができる。

また、ＰＬＥ１５が、ＰＬＥ１５の内部の回路構成を変更するためのコンフィギュレーシ
ョンデータを記憶する機能を有している場合、回路１７がＰＬＥ１５にコンフィギュレー
ションデータを出力する機能を有する構成としてもよい。

本発明の一態様では、回路１２が、回路１１の動作状態を試験するための信号（以下、「
テストパターン」ともいう）を生成する機能を有する回路、すなわち回路１１のテスト回
路としての機能と、回路１１の通常動作時（回路１１において動作状態の試験が行われな
い期間）において、回路１１の一部として動作する機能を有する回路、すなわち回路１１
の拡張回路としての機能と、を有する。これらの構成について、図２、３を参照しながら
説明する。なお、回路１２が有する拡張回路としての機能は特に限定されない。例えば、
本来は回路１１において行われるべき処理の一部を行うものであってもよいし、回路１１
に新たな構成や機能を付加するものであってもよい。

まず、回路１２が回路１１のテスト回路として機能する際の構成を図２に示す。

図２（Ａ）において、複数のＳＷ１６には、回路１２をテスト回路として機能させるため
のコンフィギュレーションデータが格納されており、当該コンフィギュレーションデータ
に基づいて複数のＳＷ１６の導通／非導通が制御される。これにより、複数のＰＬＥ１５
間の導通／非導通が制御され、回路１２がテスト回路に再構成される。すなわち、複数の
ＳＷ１６に所定のコンフィギュレーションデータが格納されることによって回路１２にテ
スト回路としての機能が付与される。そして、再構成された回路１２においてテストパタ
ーンが生成され、当該テストパターンが回路１１へ出力される。

テストパターンが回路１１に入力されると、回路１１の動作状態の試験が行われる。動作
状態の試験は、回路１１の一部の動作状態の試験であってもよいし、回路１１の全体の動
作状態の試験であってもよい。例えば、回路１１が記憶素子を有する場合、動作状態の試
験は、当該記憶素子の動作状態（データの記憶が適切に行われているか否か、等）を試験
するものであってもよい。また、例えば、回路１１が位相を同期する機能を有するアナロ
グ回路を有する場合、動作状態の試験は、当該アナログ回路の動作状態を試験するもので
あってもよい。

テストパターンに従って回路１１の動作状態の試験を行った後、その試験結果に応じたデ
ータを回路１１から回路１２に送信し、回路１２において回路１１の動作状態の評価を行
う構成としてもよい。この場合、回路１２には回路１１の動作状態を評価する機能が付加
されていることが好ましい。

図２（Ｂ）に示すように、回路１２がテスト回路として機能する場合、回路１７は、複数
のＳＷ１６にコンフィギュレーションデータを出力する機能を有する。回路１７から出力
されたコンフィギュレーションデータが複数のＳＷ１６に格納されることにより、回路１
２がテスト回路に再構成される。なお、回路１７から複数のＳＷ１６へのコンフィギュレ
ーションの出力は、例えば、コンフィギュレーションデータに対応するシリアルデータを
回路１２の外部に設けられた記憶装置１８などから回路１７に入力し、当該シリアルデー
タに対応するコンフィギュレーションデータを回路１７からＳＷ１６に出力することによ
って行うことができる。このように、回路１２がテスト回路として機能する際には、回路
１７は、入力されたシリアルデータに基づいてコンフィギュレーションデータを複数のＳ
Ｗ１６に出力する機能を有する。

次に、回路１２が回路１１の拡張回路として機能する際の構成を図３に示す。

回路１１の通常動作時においては、回路１１の動作状態の試験は行われず、回路１２にお
けるテストパターンの生成が必要とされない。そのため、回路１１の通常動作時において
回路１２がテスト回路に再構成されていると、装置１０において不要となる回路の面積が
増大してしまう。そこで、本発明の一態様では、回路１１の通常動作時において、回路１
２を回路１１の拡張回路として用いる。例えば、ＳＷ１６はデータを記憶する機能を有す
るため、回路１１の動作状態の試験の際にはテスト回路を構成するためのコンフィギュレ
ーションメモリとして用いたＳＷ１６を、回路１１の通常動作時には回路１１における処
理に用いられるデータを記憶する回路として機能させることができる。これにより、装置
１０において回路１１の通常の動作時に不要となる回路の面積を縮小することができる。

図３（Ａ）に、ＳＷ１６が回路１１の拡張回路として機能する構成の一例を示す。なお、
ここでは特に、ＳＷ１６が回路１１における処理に用いられるデータを記憶する回路とし
て機能する例について説明する。回路１１の通常動作時において、回路１１における処理
に用いられるデータ（例えば、回路１１で行われる論理演算に用いられるデータ、回路１
１において論理演算を行った結果得られたデータ、回路１１で行う処理の内容に対応した
データなど）が、回路１１から複数のＳＷ１６に出力され、当該データがＳＷ１６に格納
される。また、回路１１からの要求に応じて、ＳＷ１６に格納されたデータが回路１１に
出力される。このように、ＳＷ１６を回路１１の一部として用いることができる。

図３（Ｂ）に示すように、回路１２が拡張回路として機能する場合、回路１７は、回路１
１における処理に用いられるデータをＳＷ１６に出力する機能、および、ＳＷ１６に格納
されたデータを読み出す機能を有する。そのため、ＳＷ１６を回路１１において用いられ
る記憶回路として駆動させることができる。例えば、ＳＷ１６を回路１１のキャッシュメ
モリとして用いる場合、ＳＷ１６へのデータの書き込みは、装置１０の主記憶装置（図示
せず）に記憶されたデータに対応するパラレルデータを回路１１から回路１７に入力し、
当該パラレルデータに対応するデータを回路１７からＳＷ１６に出力することによって行
うことができる。また、ＳＷ１６に格納されたデータの読み出しは、ＳＷ１６に格納され
たデータを回路１７に入力し、当該データを回路１７から回路１１に出力することによっ
て行うことができる。このように、回路１２が拡張回路として機能する際には、回路１７
は、回路１１から入力されたパラレルデータに基づいて回路１１の処理に用いられるデー
タを複数のＳＷ１６に出力する機能、および、複数のＳＷ１６に格納されたデータをパラ
レルデータとして読み出す機能を有する。

なお、回路１２のテスト回路としての機能と拡張回路としての機能の切り替えは、入出力
装置（図示せず）等から回路１２に制御信号を入力することによって行うことができる。
また、上記の機能の切り替えを行う命令が、回路１１が有する記憶装置（図示せず）に記
憶される構成とし、装置１０の電源投入時において当該命令に従って上記の機能の切り替
えを行ってもよい。そして、回路１２を拡張回路として用いる場合は、複数のＰＬＥ１５
の出力をハイインピーダンスとし、ＰＬＥ１５からＳＷ１６への信号を遮断することによ
り、ＳＷ１６をＰＬＥ１５から独立した回路として用いることができる。

図４、５に、回路１１の通常動作時において、回路１２を回路１１の記憶回路、特にキャ
ッシュメモリとして用いる場合の構成の一例を示す。

まず、回路１１の動作状態を試験する際には、図２に示すように、複数のＳＷ１６に記憶
されたコンフィギュレーションデータに基づいて回路１２がテスト回路に再構成される。
そして、回路１２においてテストパターンが生成され、当該テストパターンが回路１１へ
出力される。

一方、回路１１の通常動作時においては、図４に示すように、複数のＳＷ１６を有する回
路１４が回路１１のキャッシュメモリとして機能する。具体的には、複数のＳＷ１６のう
ち少なくとも一部のＳＷ１６が、キャッシュメモリの記憶領域２１として機能する。

記憶領域２１は、所定の情報量を記憶することができる複数の記憶領域（以下、ラインと
呼ぶ）を有し、各ラインには、装置１０の主記憶装置（図示せず）に記憶されたデータの
一部のコピーを記憶することができる。図４においては、記憶領域２１がｔ列（ｔは自然
数）のラインを有する場合を例示している。また、記憶領域２１が有する各ラインは、タ
グフィールド２２およびデータフィールド２３を有する。データフィールド２３は、主記
憶装置に記憶されたデータのコピーが記憶される記憶領域に相当する。また、タグフィー
ルド２２は、データフィールド２３に記憶されているデータに対応する、主記憶装置上の
アドレスの上位ビット（タグデータ）が記憶される記憶領域に相当する。そして、主記憶
装置のデータのコピーがデータフィールド２３におけるどのラインに記憶されるかは、デ
ータフィールド２３に記憶されているデータに対応する、主記憶装置上のアドレスの下位
ビットにより定められる。

また、回路１２は比較回路２４を有する。比較回路２４は、回路１１が有するプロセッサ
２０からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指
定されるラインにおけるタグフィールド２２に記憶されているタグデータとを比較し、比
較の結果をタグヒット信号として出力する機能を有する。この比較により、プロセッサ２
０からアクセス要求があったアドレスに対応するデータが、記憶領域２１に記憶されてい
る状態（以下、キャッシュヒットともいう）であるか、記憶領域２１に記憶されていない
状態（以下、キャッシュミスともいう）であるかを判別することができる。キャッシュヒ
ットの場合は、上記ラインのデータフィールドに記憶されたデータを所望のデータとして
、回路１１における処理に用いることができる。

次に、回路１２がキャッシュメモリとして機能する場合の動作の一例を説明する。

プロセッサ２０から所定のアドレスへのアクセス要求があった場合、当該アドレスの下位
ビットが記憶領域２１に送信され、当該アドレスの上位ビットが比較回路２４に送信され
る。そして、記憶領域２１では、プロセッサ２０から受信したアドレスの下位ビットによ
り定められるラインのタグフィールド２２に記憶されているタグデータが読み出され、当
該タグデータが比較回路２４に送信される。

比較回路２４では、プロセッサ２０からアクセス要求のあったアドレスの上位ビットと、
タグフィールド２２から読み出されたタグデータとが比較される。比較の結果、アドレス
の上位ビットとタグデータが一致する場合は、プロセッサ２０からアクセス要求があった
アドレスに対応するデータが記憶領域２１に記憶されていることとなる。また、比較の結
果、アドレスの上位ビットとタグデータが一致しない場合は、プロセッサ２０からアクセ
ス要求があったアドレスに対応するデータが記憶領域２１に記憶されていないこととなる
。そして、この比較の結果が信号２６として比較回路２４からプロセッサ２０に出力され
る。また、上記比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該ア
ドレスの下位ビットにより定められるラインのデータフィールド２３に記憶されたデータ
が、プロセッサ２０において用いられる所望のデータに対応する。よって、当該データが
信号２７としてプロセッサ２０に出力される。

なお、図４では図示していないが、記憶領域２１が有する各ラインには、当該ラインのデ
ータフィールドに記憶されているデータが有効か無効かの識別情報が、特定の記憶領域に
記憶されていてもよい。当該データが無効の場合は、タグの比較結果によらず、キャッシ
ュミスと判定される。

また、図４においては、比較回路２４が回路１３、１４の外部に設けられた例を示すが、
これに限られず、回路１３が比較回路２４としての機能を有する構成としてもよい。この
場合、回路１４の一部には、回路１３を比較回路２４としての機能を有する回路に再構成
するためのデータが記憶されている。また、回路１４の一部が比較回路２４としての機能
を有する構成としてもよい。

このように、回路１１の通常動作時において、回路１４をキャッシュメモリとして用いる
ことができる。なお、当該キャッシュメモリとしては、フル連想方式、ダイレクトマップ
方式、セット連想方式の各種の方式を採用することができる。

回路１２をセット連想方式のキャッシュメモリの一部として用いる場合の構成の一例を、
図５に示す。図５において、回路１１は回路１９を有する。そして、回路１４は、タグフ
ィールド２２ａおよびデータフィールド２３ａを有する記憶領域２１ａを有し、回路１９
は、タグフィールド２２ｂおよびデータフィールド２３ｂを有する記憶領域２１ｂと、タ
グフィールド２２ｃおよびデータフィールド２３ｃを有する記憶領域２１ｃとを有する。
このような構成とすることにより、回路１９を回路１４とともにキャッシュメモリとして
用いることができる。この場合、回路１４が有する記憶領域２１ａと、回路１９が有する
記憶領域２１ｂ、２１ｃとを用いて、セット連想方式のキャッシュメモリを構成すること
ができる。なお、記憶領域２１ａは図４における記憶領域２１に対応し、タグフィールド
２２ａは図４におけるタグフィールド２２に対応し、データフィールド２３ａは図４にお
けるデータフィールド２３に対応し、比較回路２４ａは図４における比較回路２４に対応
し、信号２６ａは図４における信号２６に対応する。

また、回路１１は、比較回路２４ｂ、２４ｃを有する。比較回路２４ｂは、プロセッサ２
０からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定
されるラインにおけるタグフィールド２２ｂに記憶されているタグデータとを比較し、比
較の結果を信号２６ｂとして出力する機能を有する。比較回路２４ｃは、プロセッサ２０
からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定さ
れるラインにおけるタグフィールド２２ｃに記憶されているタグデータとを比較し、比較
の結果を信号２６ｃとして出力する機能を有する。なお、比較回路２４ｂ、２４ｃは、比
較回路２４ａと同様、回路１２に設けられていてもよい。また、回路１３または回路１４
が比較回路２４ｂとしての機能を有する構成としてもよいし、回路１３または回路１４が
比較回路２４ｃとしての機能を有する構成としてもよい。

また、回路１１は選択回路２５を有する。選択回路２５は、比較回路２４ａ、２４ｂ、２
４ｃにおける比較の結果を情報として含む信号を出力する機能を有する。具体的には、選
択回路２５は、複数の比較回路２４ａ、２４ｂ、２４ｃにおける比較の結果、アドレスの
上位ビットが一致するラインが存在した場合、当該ラインから読み出されたデータを選択
し、当該データを信号２８としてプロセッサ２０に出力する機能を有する。より具体的に
は、比較回路２４ａにおける比較の結果、アドレスの上位ビットとタグデータが一致する
場合、当該アドレスの下位ビットにより定められるラインのデータフィールド２３ａに記
憶されたデータが信号２８としてプロセッサ２０に出力される。また、比較回路２４ｂに
おける比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該アドレスの
下位ビットにより定められるラインのデータフィールド２３ｂに記憶されたデータが信号
２８としてプロセッサ２０に出力される。また、比較回路２４ｃにおける比較の結果、ア
ドレスの上位ビットとタグデータが一致する場合、当該アドレスの下位ビットにより定め
られるラインのデータフィールド２３ｃに記憶されたデータが信号２８としてプロセッサ
２０に出力される。また、選択回路２５は、比較回路２４ａ、２４ｂ、２４ｃにおける比
較により、プロセッサ２０にアクセス要求されたデータが回路１９または回路１４に記憶
されている状態（キャッシュヒット）か、記憶されていない状態（キャッシュミス）か、
を判断し、その結果を情報として含む信号２９をプロセッサ２０に出力する機能を有する
。比較回路２４ａ、２４ｂ、２４ｃにおける比較の結果を情報として含む信号２８は、選
択回路２５の他、例えばＯＲ回路などを用いて生成することもできる。なお、選択回路２
５は、回路１２に設けられていてもよい。

図５においては、回路１９が２セットの記憶領域（記憶領域２１ｂ、２１ｃ）を有し、回
路１４が１セットの記憶領域（記憶領域２１ａ）を有する例を示している。この場合、記
憶領域２１ａ、２１ｂ、２１ｃを用いて、３ウェイセット連想方式のキャッシュメモリを
構成することができる。なお、回路１９が有するセット数と回路１４が有する記憶領域の
セット数はこれに限定されず、任意の数とすることができる。回路１９が有するセット数
をｉ、回路１４が有するセットの数をｊとした場合、回路１９および回路１４を用いて、
ｉ＋ｊウェイセット連想方式のキャッシュメモリを構成することができる。回路１９およ
び回路１４を用いてキャッシュメモリを構成することにより、回路１９または回路１４の
一方のみを用いてキャッシュメモリを構成する場合と比べてキャッシュメモリのセット数
を増加させることができる。よって、スラッシングを生じにくくし、キャッシュメモリの
ヒット率を高めることができるため、装置１０の性能を高めることができる。

また、回路１２がテスト回路として機能するときは、回路１９をｉウェイセット連想方式
のキャッシュメモリとして機能させ、回路１１が拡張回路として機能するときは、回路１
９および回路１４をｉ＋ｊウェイセット連想方式のキャッシュメモリとして機能させるこ
ともできる。

本発明の一態様に係る装置では、回路１２がテスト回路として機能する際には、回路１７
は複数のＳＷ１６にコンフィギュレーションデータを出力する機能を有し（図２（Ｂ））
、回路１１の通常動作時においては、回路１７は複数のＳＷ１６に回路１１における処理
に用いられるデータをＳＷ１６に出力する機能、および、ＳＷ１６に格納されたデータを
読み出す機能を有する（図３（Ｂ））。そのため、回路１２に、テスト回路としての機能
および拡張回路として機能を付与することができる。よって、回路１１の動作状態を試験
する際にテスト回路として用いた回路１２を、回路１１の通常動作時においてはキャッシ
ュメモリなどの拡張回路として用いることができ、装置１０において回路１１の通常動作
時に不要となる回路の面積規模を縮小することができる。

また、本実施の形態においては、回路１１の通常動作時に不要となる回路の例としてテス
ト回路を挙げたが、これに限られない。すなわち、回路１１の通常動作時に不要となる任
意の回路を、回路１２によって再構成することができる。この場合にも、回路１１の通常
動作時に不要となる回路の面積規模を縮小することができる。

また、本実施の形態においては、拡張回路の例として特にキャッシュメモリについて説明
したが、これに限られない。例えば、回路１２を仮想メモリにおけるＴＬＢ（Ｔｒａｎｓ
ｌａｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）や分岐予測回路として用いること
もできる。また、回路１２を乗算回路、積和演算回路などの演算回路として用いることも
できる。さらに、回路１１の通常動作時、回路１２において、キャッシュメモリとして機
能する構成と演算回路として機能する構成との切り替えを行うことにより、回路１２をキ
ャッシュメモリ兼演算回路として用いることもできる。

なお、本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の
内容等の本明細書等に開示された内容と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、図１乃至３における回路１２のより具体的な構成の一例について説明
する。

図６に、回路１２の構成の一例を示す。回路１２は、複数のＰＬＥ１５と、複数のＳＷ１
６を有するセルアレイ３０と、回路１７と、回路４１と、回路４２とを有する。なお、複
数のＳＷ１６はそれぞれ、回路１７、回路４１、回路４２と接続されている。また、複数
のＰＬＥ１５はそれぞれ、少なくとも一つのＳＷ１６と接続されている。

ここで、ＳＷ１６はｘ行のセル３２を有し、セルアレイ３１は、ｙ列のＳＷ１６を有する
。また、セルアレイ３０はｓ行のセルアレイ３１を有する。よって、セルアレイ３０はｓ
ｘ×ｙ個のセル３２を有する。そして、セル３２にはそれぞれ回路１７から出力されるデ
ータが格納される。

回路１２をテスト回路として用いる場合、回路１７からコンフィギュレーションデータが
出力され、セル３２に格納される。そして、当該コンフィギュレーションデータに基づい
てセル３２の導通／非導通が制御されることにより、セルアレイ３１の回路構成が決定さ
れ、セルアレイ３１からＰＬＥ１５に所定の信号３３が入力される。そして、信号３３に
基づいてＰＬＥ１５の出力信号が決定され、当該信号が他のＳＷ、ＰＬＥなどに入力され
る。

また、回路１２を拡張回路、特に記憶回路として用いる場合、回路１１における処理に用
いられるデータが回路１７から出力され、当該データが配線ＢＬを介してセル３２に格納
される。また、セル３２に格納されたデータに対応する信号が配線ＳＬを介して回路１７
に出力されることにより、データの読み出しが行われる。ここで、セルアレイ３０にはｙ
ビットのデータをｓｘ組格納することができる。

回路１７は、図１乃至３における回路１７と同様の機能を有するものであり、セル３２に
データを出力する機能、およびセル３２に格納されたデータを読み出して外部に出力する
機能を有する。また、回路１７は回路４３を有する。図７に示すように、回路４３は、回
路５１、回路５２、回路５３を有する。なお、回路１７は、回路４３を複数有する構成と
してもよい。

回路５１は、回路１２をテスト回路として用いる際に、配線ＳＰから供給されるスタート
パルス、配線ＣＫから供給されるクロック信号、および、配線ＣＫＢから供給される反転
クロック信号に基づいて、配線ＤＡＴＡから供給されるシリアルデータを、回路５２を介
して回路５３に順次格納する機能を有する。（以下、回路５１をシフトレジスタ５１もい
う。）なお、配線ＤＡＴＡから供給されるシリアルデータの例としては、例えば、回路１
２をテスト回路に再構成するためのコンフィギュレーションデータなどが挙げられる。

回路５２は、回路１２を拡張回路、特に記憶回路として用いる際に、配線ＷＤＡＴＡから
供給される複数ビットのパラレルデータを、配線ＷＳＥＬに供給される信号によって特定
される回路５３の特定のノードに格納する機能を有する。（以下、回路５２を選択回路５
２ともいう。）なお、配線ＷＤＡＴＡから供給される複数ビットのパラレルデータの例と
しては、例えば、主記憶装置に記憶されたデータの一部のコピーなどが挙げられる。

回路５３は、配線ＬＡＴから供給される信号に基づいて、回路５３に格納されたデータを
一括して配線ＢＬに出力する機能を有する。また、回路５３は、セル３２から出力された
データを格納する機能を有する。（以下、回路５３をラインバッファ５３ともいう。）

また、回路４３は、配線ＰＣから供給される信号により、配線ＳＬをプリチャージするこ
とができる構成とすることが好ましい。また、回路４３は、セル３２から出力されてライ
ンバッファ５３に格納されたデータのうち、配線ＲＳＥＬから供給される信号によって特
定されるデータを選択し、当該データを配線ＲＤＡＴＡに出力することができる構成とす
ることが好ましい。

なお、回路１２をテスト回路として用いるか拡張回路として用いるかは、配線ＣＥＮから
供給される信号により制御することができる。また、セル３２からのデータ読み出し動作
は、配線ＲＥＮから供給される信号により制御することができる。また、セル３２へのデ
ータの書き込み動作は、配線ＷＥＮから供給される信号により制御できる。

図６における回路４１は、配線ＣＷＬ［１］乃至［ｓｘ］の電位を制御することにより、
セルアレイ３０が有する複数のセル３２のうち、特定の行のセル３２を選択する機能を有
する。

また、回路４１は、回路４４、回路４５を有する。回路４４は、セルアレイ３０が有する
ｓ行のＳＷ１６のうち、特定の行のＳＷ１６を選択するための信号を生成する機能を有す
る。回路４５は、配線ＣＯＮＴＥＸＴ［１］乃至［ｘ］に供給される信号により、回路４
４によって選択された特定の行のＳＷ１６において、さらに特定の行のセル３２を選択す
るための信号を生成する機能を有する。なお、回路４４は、例えばデコーダなどによって
構成することができる。また、回路４５は、例えば複数のＮＡＮＤ回路などによって構成
することができる。

回路１２をテスト回路として用いる場合、回路４４はｓ行全てのＳＷ１６を選択するため
の信号を配線４７［１］乃至［ｓ］に出力する。そして、回路４５は、回路４４から配線
４７［１］乃至［ｓ］を介して入力される信号と配線ＣＯＮＴＥＸＴ［１］乃至［ｘ］か
ら入力される信号に基づき、各ＳＷ１６において特定の１行のセル３２を選択する信号を
配線ＣＷＬ［１］乃至［ｓｘ］に出力する。具体的には、回路４５は、各ＳＷ１６におけ
る１行目の配線ＣＷＬ［１］、配線ＣＷＬ［（ｓ−１）ｘ＋１］の組と、各ＳＷ１６にお
ける第ｘ行目の配線ＣＷＬ［ｘ］、配線ＣＷＬ［ｓｘ］の組と、のうち１組を選択する信
号を出力する。そして、回路４１によって選択された配線ＣＷＬと接続されたセル３２に
格納されたコンフィギュレーションデータに従い、回路１２が所望のテスト回路に再構成
される。

回路１２を拡張回路として用いる場合、回路４４は配線ＣＡＤＲに供給される信号に基づ
き、ｓ行のＳＷ１６のうち特定の行のＳＷ１６を選択するための信号を配線４７［１］乃
至［ｓ］に出力する。そして、回路４５は、回路４４から配線４７［１］乃至［ｓ］を介
して入力される信号と配線ＣＯＮＴＥＸＴ［１］乃至［ｘ］から入力される信号に基づき
、回路４４によって選択された特定のＳＷ１６に含まれるセル３２のうち特定の１行のセ
ル３２を選択する信号を配線ＣＷＬ［１］乃至［ｓｘ］に出力する。具体的には、回路４
５は、配線ＣＷＬ［１］乃至［ｓｘ］のうち１つを選択する信号を出力する。そして、回
路４１によって選択された行のセル３２に格納されたデータに対応した信号が、配線ＳＬ
［１］乃至［ｙ］に出力される。

よって、回路４１は、回路１２をテスト回路として用いる場合は、各ＳＷ１６においてｘ
行のセル３２のうち特定の１行のセル３２を選択する機能を有し、回路１２を拡張回路と
して用いる場合は、ｓｘ行のセル３２のうち特定の１行のセル３２を選択する機能を有す
る。

回路４２は、配線ＷＷＬ［１］乃至［ｓｘ］の電位を制御することにより、セルアレイ３
０が有する複数のセル３２のうち、特定の行のセル３２を選択する機能を有する。具体的
には、回路４２は、ｓｘ行のセル３２のうち、特定の１行のセル３２を選択するための信
号を配線ＷＷＬ［１］乃至［ｓｘ］に出力する機能を有する回路４６を有する。回路４６
は、例えばデコーダなどによって構成することができる。回路４６には、選択する行のア
ドレスに関する情報を含む信号が配線ＷＡＤＲから供給され、当該信号を回路４６におい
てデコードすることにより、データの入力が行われる１行のセル３２を選択することがで
きる。そして、選択された１行のセル３２には、配線ＢＬ［１］乃至［ｙ］から供給され
るデータが格納される。

上記のような構成を有することにより、回路１７は、回路１２をテスト回路に再構成する
ためのコンフィギュレーションデータ等に対応するシリアルデータの書き込み、主記憶装
置に記憶されたデータの一部のコピー等に対応するパラレルデータの書き込み、および、
当該パラレルデータの読み出しを行うことができる。よって、回路１２に、テスト回路と
しての機能および拡張回路として機能を付与することができる。

次に、図６におけるセルアレイ３１の具体的な構成の一例を図８（Ａ）に示す。セルアレ
イ３１は、複数のセル３２を有する。ここでは、ｘ行のセルがｙ列設けられた構成につい
て説明する。なお、図８（Ａ）において、ｘ行ｙ列のセルを、セル３２［ｘ，ｙ］と表記
する。

セル３２［１，１］乃至［ｘ，ｙ］はそれぞれ、トランジスタ１０１、トランジスタ１０
２、トランジスタ１０３、データを記憶する機能を有する回路である記憶回路１０４を有
する。トランジスタ１０１のゲートは配線ＷＷＬと接続され、ソースまたはドレインの一
方は配線ＢＬと接続され、他方は記憶回路１０４の第１の端子と接続されている。記憶回
路１０４の第２の端子はトランジスタ１０２のゲートと接続されている。トランジスタ１
０２のソース又はドレインの一方は配線ＳＬと接続され、他方はトランジスタ１０３のソ
ース又はドレインの一方と接続されている。トランジスタ１０３のゲートは配線ＣＷＬと
接続され、ソース又はドレインの他方は配線ＰＬＥＩＮと接続されている。

配線ＣＷＬ［１］乃至［ｘ］は、複数のセル３２のうち、特定の行のセル３２を選択する
ための信号を伝える機能を有する配線であり、具体的には、トランジスタ１０３の導通／
非導通を制御する信号を伝える機能を有する配線である。配線ＷＷＬ［１］乃至［ｘ］は
、複数のセル３２のうち、特定の行のセル３２を選択するための信号を伝える機能を有す
る配線であり、具体的には、トランジスタ１０１の導通／非導通を制御する信号を伝える
機能を有する配線である。配線ＢＬ［１］乃至［ｙ］は、セル３２に格納するデータに対
応する信号を伝える機能を有する配線である。配線ＳＬ［１］乃至［ｙ］は、セル３２に
格納されたデータに対応する信号を伝える機能を有する配線である。配線ＰＬＥＩＮは、
ＰＬＥや入出力装置に入力される信号、またはＰＬＥや入出力装置から出力される信号を
伝える機能を有する配線である。

また、セルアレイ３１は、トランジスタ１０５を有していてもよい。トランジスタ１０５
のゲートは配線ＩＮＩＴと接続され、ソースまたはドレインの一方は配線ＰＬＥＩＮと接
続され、他方は所定の電位が供給される配線と接続されている。なお、当該所定の電位の
大きさは、０ボルトに限定されない。セルアレイ３１を有する装置に電源電圧を投入した
直後の初期状態などにおいて、配線ＰＬＥＩＮの電位がハイレベルとローレベルの間の中
間電位になってしまう場合がある。そして、中間電位が配線ＰＬＥＩＮと接続されたＰＬ
Ｅの入力端子に与えられると、当該ＰＬＥの入力端子と接続された回路素子において貫通
電流が生じやすくなる。しかし、トランジスタ１０５を導通状態とすることにより配線Ｐ
ＬＥＩＮの電位を初期化することができるので、電源が投入された直後などにおいてＰＬ
Ｅの入力端子が中間電位になるのを防ぐことができ、ＰＬＥの入力端子に接続された回路
素子における貫通電流の発生を防止することができる。

また、セルアレイ３１は、ラッチ回路１０６を有していてもよい。図８（Ａ）には、ラッ
チ回路１０６がインバータ１０７、トランジスタ１０８を有する構成例を示す。インバー
タ１０７の入力端子は配線ＰＬＥＩＮと接続され、出力端子はトランジスタ１０８のゲー
トと接続されている。トランジスタ１０８のソースまたはドレインの一方は配線ＰＬＥＩ
Ｎと接続され、他方は所定の電位が供給される配線と接続されている。ラッチ回路１０６
は、配線ＰＬＥＩＮの電位を保持する機能を有しており、配線ＰＬＥＩＮがフロート状態
となることを防ぐことができる。したがって、ＰＬＥの入力端子が中間電位になるのを防
ぐことができ、当該入力端子に接続された回路素子における貫通電流の発生を防止するこ
とができる。

なお、ラッチ回路１０６は、図８（Ｂ）に示す構成とすることもできる。図８（Ｂ）にお
けるラッチ回路１０６は、インバータ１０９、１１０を有し、インバータ１０９の入力端
子は配線ＰＬＥＩＮと接続され、出力端子はインバータ１１０の入力端子と接続されてい
る。また、インバータ１１０の出力端子は、配線ＰＬＥＩＮと接続されている。このよう
な構成とすることにより、配線ＰＬＥＩＮの電位がハイレベルであってもローレベルであ
ってもその電位を保持することができ、配線ＰＬＥＩＮがフロート状態となることをより
効果的に防止することができる。

なお、トランジスタ１０５と接続された所定の電位が供給される配線、およびトランジス
タ１０８と接続された所定の電位が供給される配線は、高電位電源線であっても低電位電
源線（接地線など）であってもよく、また、所定の電位の大きさは０ボルトに限定されな
い。また、図８においてはラッチ回路１０６がインバータ１０７、１０９、１１０を用い
た例を示したが、これに限られず、入力された信号の極性を反転させる機能を有する素子
であれば、これをインバータ１０７、１０９、１１０の代わりに用いることができる。

また、図８においては、トランジスタ１０１、１０５、１０８がｎチャネル型であり、ト
ランジスタ１０２、１０３がｐチャネル型である場合を示すが、これに限られず、トラン
ジスタ１０１、１０２、１０３、１０５、１０８はそれぞれ、ｎチャネル型であってもｐ
チャネル型であってもよい。

また、セル３２［１，１］乃至［ｘ，ｙ］は、必要に応じて、トランジスタ、ダイオード
、抵抗素子、容量素子、インダクタなどのその他の素子をさらに有していても良い。

回路１２がテスト回路として用いられる場合、セル３２［１，１］乃至［ｘ，ｙ］には、
回路１２をテスト回路に再構成するためのコンフィギュレーションデータが格納される。
具体的には、まず、配線ＷＷＬ［１］の電位を制御してセル３２［１，１］乃至［１，ｙ
］が有するトランジスタ１０１を導通状態とし、配線ＢＬ［１］乃至［ｙ］の電位を記憶
回路１０４に供給することにより、セル３２［１，１］乃至［１，ｙ］にコンフィギュレ
ーションデータを格納する。次に、配線ＷＷＬ［ｘ］の電位を制御してセル３２［ｘ，１
］乃至［ｘ，ｙ］が有するトランジスタ１０１を導通状態とし、配線ＢＬ［１］乃至［ｙ
］の電位を記憶回路１０４に供給することにより、セル３２［ｘ，１］乃至［ｘ，ｙ］に
コンフィギュレーションデータを格納する。そして、セル３２［１，１］乃至［ｘ，ｙ］
に格納されたコンフィギュレーションデータに応じて、トランジスタ１０２の導通／非導
通が制御される。これにより、セル３２［１，１］乃至［ｘ，ｙ］のうち配線ＣＷＬ［１
］乃至［ｘ］により選択された行のセル３２の導通／非導通を制御することができ、配線
ＰＬＥＩＮと配線ＳＬ［１］乃至［ｙ］との間の導通／非導通を制御することができる。

このように、セル３２［１，１］乃至［ｘ，ｙ］にテスト回路用のコンフィギュレーショ
ンデータを格納することにより、複数のＰＬＥ１５間の導通／非導通、またはＰＬＥ１５
と入出力装置との間の導通／非導通を制御し、回路１２をテスト回路に再構成することが
できる。なお、セル３２［１，１］乃至［ｘ，ｙ］に格納されたコンフィギュレーション
データを変更することにより、回路１２において生成されるテストパターンの変更を容易
に行うことができる。

また、ＰＬＥ１５が、論理回路としての機能の他に、当該論理回路の回路構成を変更する
ためのコンフィギュレーションデータを格納する機能を有する場合、当該コンフィギュレ
ーションデータを変更してＰＬＥ１５内部の回路構成を変更することにより、回路１２を
テスト回路に再構成することもできる。

一方、回路１２が拡張回路として用いられる場合、上記と同様の動作により、セル３２［
１，１］乃至［ｘ，ｙ］に回路１１の動作に用いられるデータが格納される。そして、ト
ランジスタ１０５を導通状態として配線ＰＬＥＩＮの電位をローレベルとした後、配線Ｃ
ＷＬ［１］乃至［ｘ］の電位を制御してセル３２［１，１］乃至［ｘ，ｙ］のうち特定の
行のセル３２を選択することにより、当該特定の行のセル３２に格納されたデータに対応
した信号が配線ＳＬ［１］乃至［ｙ］に出力される。よって、セル３２をデータの書き込
みおよび読み出しが可能な記憶装置として利用することができる。

例えば、セル３２［１，１］乃至［ｘ，ｙ］に主記憶装置に記憶されたデータの一部のコ
ピーを格納する場合、セルアレイ３１を回路１１のキャッシュメモリとして用いることが
できる。この場合、セル３２［１，１］乃至［１，ｙ］をキャッシュメモリの１行目のラ
インとして機能させ、セル３２［ｘ，１］乃至［ｘ，ｙ］をキャッシュメモリのｘ行目の
ラインとして機能させることができ、セルアレイ３１をライン数ｘ、ビット数ｙのキャッ
シュメモリとして用いることができる。

また、図８、９におけるトランジスタ１０１、１０２、１０３、１０５、１０８には、チ
ャネル形成領域が形成される半導体膜の材料として、シリコン、ゲルマニウム、シリコン
ゲルマニウム、酸化物半導体など様々な材料を用いることができる。

ここで、トランジスタ１０１は記憶回路１０４に格納されたデータを保持する機能を有す
るため、オフ電流が著しく小さいトランジスタであることが好ましい。トランジスタ１０
１のオフ電流が小さいと、記憶回路１０４に保持されている電荷のトランジスタ１０１を
介したリークを低減することができる。よって、セル３２に格納されたコンフィギュレー
ションデータを長時間保持することができる。ここで、シリコン等よりもバンドギャップ
が広く、真性キャリア密度がシリコン等よりも低い半導体膜にチャネル形成領域が形成さ
れるトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ１０
１として用いるのに好適である。このような半導体膜の材料としては、例えば、シリコン
の２倍以上の大きなバンドギャップを有する、酸化物半導体などが挙げられる。酸化物半
導体を有するトランジスタは、シリコンやゲルマニウムなど酸化物半導体以外の材料を用
いて形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よっ
て、酸化物半導体を有するトランジスタ１０１を用いることで、記憶回路１０４に保持さ
れている電荷のリークを効果的にと抑制することができる。

一方、セル３２に格納されたデータの読み出し速度の向上のために、トランジスタ１０２
、１０３には大きな電流供給能力が求められる。また、配線ＰＬＥＩＮの電位の初期化を
高速に行うため、トランジスタ１０５にも大きな電流供給能力が求められる。よって、ト
ランジスタ１０２、１０３、１０５には、酸化物半導体以外の材料、例えばシリコン等を
用いたトランジスタを用いることが好ましい。これによって、トランジスタ１０２、１０
３、１０５の電流供給能力を向上させることができる。

このように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたト
ランジスタを組み合わせ、要求される機能に応じてトランジスタを使い分ける構成とする
ことにより、データの長期間の保持と回路の高速動作の両方を同時に実現することができ
る。

なお、シリコン等の酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用
いたトランジスタと比較してｐチャネル型のトランジスタの作製が容易である。よって、
トランジスタ１０１、１０２、１０３、１０５、１０８のうち、ｐチャネル型とするトラ
ンジスタは、酸化物半導体以外の材料を用いたトランジスタとすることが好ましい。これ
により、装置の作製における歩留まりの向上を図ることができる。

また、トランジスタ１０５を導通状態とすることによる配線ＰＬＥＩＮの電位の初期化は
、セル３２［１，１］乃至［ｘ，ｙ］それぞれの読み出し動作の際に行う必要があるため
、トランジスタ１０５の導通状態と非導通状態の切り替えは短期間に行えることが好まし
い。そのため、トランジスタ１０５には、トランジスタ１０２、１０３と比較して大きな
電流供給能力を有することが好ましい。従って、トランジスタ１０５のＷ（チャネル幅）
／Ｌ（チャネル長）は、トランジスタ１０２のＷ／Ｌよりも大きいことが好ましい。また
、トランジスタ１０５のＷ／Ｌは、トランジスタ１０３のＷ／Ｌよりも大きいことが好ま
しい。これにより、トランジスタ１０２のＷ／Ｌまたはトランジスタ１０３のＷ／Ｌを小
さくすることに伴うセルアレイ３１のサイズの縮小と、トランジスタ１０５のＷ／Ｌを大
きくすることに伴う配線ＰＬＥＩＮの初期化速度の向上の両立を図ることができる。

なお、セル３２の構成はこれに限られず、配線、トランジスタ、容量素子の間にスイッチ
等の素子を設けてもよいし、スイッチの配置や配線の接続関係を変更してもよい。例えば
、図９（Ａ）に示すように、トランジスタ１０３を配線ＳＬとトランジスタ１０２との間
に設ける構成としてもよい。この場合、トランジスタ１０３のゲートは配線ＣＷＬと接続
され、ソースまたはドレインの一方は配線ＳＬと接続され、他方はトランジスタ１０２の
ソースまたはドレインの一方と接続されている。このような構成とすることにより、図８
（Ａ）におけるセル３２の構成と比較して、配線ＣＷＬの電位の変動に起因して配線ＰＬ
ＥＩＮに生じるノイズを抑制することができる。よって、配線ＰＬＥＩＮと接続されたＰ
ＬＥなどにおける誤動作を防止することができる。

また、図９（Ｂ）に示すように、記憶回路１０４は、１つの端子がトランジスタ１０１の
ソース又はドレインの一方およびトランジスタ１０２のゲートと接続された構成としても
よい。また、図９（Ｂ）のセル３２において、トランジスタ１０３を配線ＳＬとトランジ
スタ１０２との間に設ける構成としてもよい（図９（Ｃ））。

記憶回路１０４は、例えば図９（Ｄ）に示すように、インバータ１１１、１１２によって
構成することができる。インバータ１１１の出力端子はインバータ１１２の入力端子と接
続されており、インバータ１１２の出力端子はインバータ１１１の入力端子と接続されて
いる。また、図９（Ｅ）に示すように、インバータ１１１はトランジスタ１１３、１１４
を有し、インバータ１１２はトランジスタ１１５、１１６を有する構成とすることができ
る。ここで、トランジスタ１１３、１１５はｐチャネル型であり、トランジスタ１１４、
１１６はｎチャネル型トランジスタである。

また、セル３２を、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用い
たトランジスタの両方を用いて構成する場合、酸化物半導体を用いたトランジスタと酸化
物半導体以外の材料を用いたトランジスタとを積層した構成とすることが好ましい。例え
ば、酸化物半導体以外の材料を用いたトランジスタの上方に絶縁層を設け、当該絶縁層の
上方に酸化物半導体を用いたトランジスタを設ける構成とすることができる。この場合、
すべてのトランジスタが同一層に設けられている場合と比較して、セル３２の面積を縮小
することができる。

例えば、図９（Ｅ）の記憶回路１０４をセル３２に適用する場合、ｎチャネル型であるト
ランジスタ１０１、１１４、１１６を酸化物半導体を用いたトランジスタとし、ｐ型トラ
ンジスタであるトランジスタ１０２、１０３、１１３、１１５を酸化物半導体以外の材料
を用いたトランジスタとし、ｐ型トランジスタであるトランジスタ１０２、１０３、１１
３、１１５の上方にｎチャネル型であるトランジスタ１０１、１１４、１１６が積層され
た構成とすることができる。この場合、トランジスタ１０１、１１４、１１６を同一の工
程で作製し、トランジスタ１０２、１０３、１１３、１１５を同一の工程で作製すること
ができるため、歩留まりの向上を図ることができる。さらに、トランジスタ１０２、１０
３、１１３、１１５とトランジスタ１０１、１１４、１１６が積層された構成を有するた
め、セル３２の面積を縮小することができる。

酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタと
を積層した構成としては、実施の形態５、６に示す構成などを適用することができる。

次に、図６に示すセルアレイ３０の動作の一例を説明する。

図１０は、セルアレイ３０の動作の一例を示すタイミングチャートである。なお、ここで
は一例として、セル３２を図８（Ａ）に示す構成とし、記憶回路１０４を図９（Ｄ）に示
す構成とした場合について説明する。すなわち、トランジスタ１０１のソースまたはドレ
インの一方は、インバータ１１１の入力端子およびインバータ１１２の出力端子と接続さ
れ、トランジスタ１０２のゲートは、インバータ１１１の出力端子およびインバータ１１
２の入力端子と接続されている。

まず、セル３２にデータを書き込む期間に相当する期間Ｔ１乃至Ｔ４における動作につい
て説明する。なお、図１０では示していないが、回路１２に電源を供給した直後に、全て
のセル３２［１，１］乃至［ｘ，ｙ］にローレベルのデータを格納してもよい。具体的に
は、配線ＷＷＬ［１］乃至［ｓｘ］の電位を全てハイレベルにし、配線ＢＬ［１］乃至［
ｙ］の電位を全てローレベルとすることで、全てのセル３２［１，１］乃至［ｘ，ｙ］に
格納されているデータをローレベルとすることができる。これにより、配線ＳＬ［１］乃
至［ｙ］間で意図しない短絡が発生することを防止することができるため、配線ＰＬＥＩ
Ｎの電位が不定値となることを防止し、不要な消費電流を低減することができる。

まず、期間Ｔ１において、選択する行のアドレスに関する情報を含む信号（以下、アドレ
ス信号と呼ぶ）を配線ＷＡＤＲから回路４６に供給し、当該アドレス信号を回路４６でデ
コードすることにより（図６参照）、配線ＷＷＬ［１］の電位をハイレベルとする。そし
て、配線ＢＬ［１］の電位をハイレベルとし、配線ＢＬ［２］の電位をローレベルとする
。これにより、セル３２［１，１］における記憶回路１０４（図８参照）にＢＬ［１］の
電位が供給され、セル３２［１，１］にハイレベルのデータが格納される。また、セル３
２［１，２］における記憶回路１０４にＢＬ［２］の電位が供給され、セル３２［１，２
］にローレベルのデータが格納される。

ここでは、セル３２［１，１］、［１，２］における記憶回路１０４として、図９（Ｄ）
に示す構成を用いているため、セル３２［１，１］、［１，２］におけるトランジスタ１
０２のゲートには、セル３２［１，１］、［１，２］に格納されているデータの反転信号
が供給される。具体的には、ハイレベルのデータが格納されたセル３２［１，１］におけ
るトランジスタ１０２のゲートの電位はローレベルとなり、トランジスタ１０２は導通状
態となる。また、ローレベルのデータが格納されたセル３２［１，２］におけるトランジ
スタ１０２のゲートの電位はハイレベルとなり、トランジスタ１０２は非導通状態となる
。

次いで、期間Ｔ２において、アドレス信号を配線ＷＡＤＲから回路４６に供給し、当該ア
ドレス信号を回路４６でデコードすることにより、配線ＷＷＬ［ｘ］の電位をハイレベル
とする。そして、配線ＢＬ［１］の電位をローレベルとし、配線ＢＬ［２］の電位をハイ
レベルとする。これにより、セル３２［ｘ，１］にローレベルのデータが格納され、セル
３２［ｘ，２］にハイレベルのデータが格納される。そして、ローレベルのデータが格納
されたセル３２［ｘ，１］におけるトランジスタ１０２のゲートの電位はハイレベルとな
り、トランジスタ１０２は非導通状態となる。また、ハイレベルのデータが格納されたセ
ル３２［ｘ，２］におけるトランジスタ１０２のゲートの電位はローレベルとなり、トラ
ンジスタ１０２は導通状態となる。

次いで、期間Ｔ３において、アドレス信号を配線ＷＡＤＲから回路４６に供給し、当該ア
ドレス信号を回路４６でデコードすることにより、配線ＷＷＬ［（ｓ−１）ｘ＋１］の電
位をハイレベルとする。そして、配線ＢＬ［１］の電位をハイレベルとし、配線ＢＬ［２
］の電位をローレベルとする。これにより、セル３２［（ｓ−１）ｘ＋１，１］にハイレ
ベルのデータが格納され、セル３２［（ｓ−１）ｘ＋１，２］にローレベルのデータが格
納される。

次いで、期間Ｔ４において、アドレス信号を配線ＷＡＤＲから回路４６に供給し、当該ア
ドレス信号を回路４６でデコードすることにより、配線ＷＷＬ［ｓｘ］の電位をハイレベ
ルとする。そして、配線ＢＬ［１］の電位をローレベルとし、配線ＢＬ［２］の電位をハ
イレベルとする。これにより、セル３２［ｓｘ，１］にローレベルのデータが格納され、
セル３２［ｓｘ，２］にハイレベルのデータが格納される。

次に、回路１２がテスト回路として機能する期間に相当する期間Ｔ５乃至Ｔ６における動
作について説明する。

まず、期間Ｔ５において、配線ＣＥＮにローレベルの信号が供給されることにより、複数
のセルアレイ３１の全てを選択する信号が回路４４から配線４７［１］乃至［ｓ］を介し
て回路４５に供給される。また、配線ＣＯＮＴＥＸＴ１の電位をハイレベル、配線ＣＯＮ
ＴＥＸＴｘの電位をローレベルの電位とすることにより、配線ＣＯＮＴＥＸＴ１と接続さ
れた配線ＣＷＬ［１］、［（ｓ−１）ｘ＋１］の電位がローレベルとなり、当該配線ＣＷ
Ｌと接続されたセル３２［１，１］乃至［１，ｙ］、セル３２［（ｓ−１）ｘ＋１，１］
乃至［（ｓ−１）ｘ＋１，ｙ］が選択される。そして、当該選択されたセル３２の導通／
非導通が、当該選択されたセル３２に格納されたデータによって決定され、回路１２の再
構成が行われる。

次いで、期間Ｔ６において、配線ＣＯＮＴＥＸＴ１の電位をローレベル、配線ＣＯＮＴＥ
ＸＴｘの電位をハイレベルとする。その結果、配線ＣＯＮＴＥＸＴｘと接続された配線Ｃ
ＷＬ［ｘ］、配線ＣＷＬ［ｓｘ］がローレベルとなり、当該配線ＣＷＬと接続されたセル
３２［ｘ，１］乃至［ｘ，ｙ］、セル３２［ｓｘ，１］乃至［ｓｘ，ｙ］が選択される。
そして、当該選択されたセル３２の導通／非導通が、当該選択されたセル３２に格納され
たデータによって決定され、回路１２の再構成が行われる。

次に、回路１２を拡張回路、特にキャッシュメモリとして用いる期間に相当する期間Ｔ７
乃至Ｔ１０における動作について説明する。

期間Ｔ７において、配線ＣＥＮにハイレベルの信号が供給され、配線ＣＡＤＲからアドレ
ス信号が供給されることにより、複数のセルアレイ３１のうち特定のセルアレイ３１（こ
こでは１行目のセルアレイ３１）を選択する信号が回路４４から配線４７［１］乃至［ｓ
］を介して回路４５に供給される。また、配線ＣＯＮＴＥＸＴ１の電位をハイレベル、配
線ＣＯＮＴＥＸＴｘの電位をローレベルの電位とすることにより、１行目のセルアレイ３
１において、特に配線ＣＯＮＴＥＸＴ１と接続された配線ＣＷＬ［１］の電位がローレベ
ルとなり、配線ＣＷＬ［１］と接続されたセル３２［１，１］乃至［１，ｙ］が選択され
る。そして、当該選択されたセル３２［１，１］乃至［１，ｙ］において、データの読み
出し動作が行われる。

具体的には、期間Ｔ７において、配線ＳＬ［１］乃至［ｙ］の電位を一旦ハイレベルにす
る。そして、アドレス信号を配線ＣＡＤＲから回路４４に供給し、当該アドレス信号を回
路４４でデコードするとともに、配線ＣＯＮＴＥＸＴ１の電位をハイレベル、配線ＣＯＮ
ＴＥＸＴｘの電位をローレベルとすることにより（図６参照）、配線ＣＷＬ［１］の電位
をローレベルとする。また、配線ＩＮＩＴ（図８参照）の電位をハイレベルとすることに
より、配線ＰＬＥＩＮの電位をローレベルとする。上記動作により、ハイレベルのデータ
が格納されたセル３２［１，１］は導通状態となり、ＳＬ［１］の電位はローレベルとな
る。また、ローレベルのデータが格納されたセル３２［１，２］は非導通状態となり、Ｓ
Ｌ［２］の電位はハイレベルを維持する。ここで、ＳＬ［１］乃至［ｙ］にＰＬＥが接続
されている場合は、その出力をハイインピーダンスとしておくことが好ましい。なお、図
１０では、図８に示すトランジスタ１０５と接続された、所定の電位を供給する機能を有
する配線の電位がローレベルである場合のタイミングチャートを例示しているが、ハイレ
ベルであっても良い。

次いで、期間Ｔ８において、配線ＳＬ［１］乃至［ｙ］の電位を一旦ハイレベルにする。
そして、アドレス信号を配線ＣＡＤＲから回路４４に供給し、当該アドレス信号を回路４
４でデコードするとともに、配線ＣＯＮＴＥＸＴ１の電位をローレベル、配線ＣＯＮＴＥ
ＸＴｘの電位をハイレベルとすることにより、配線ＣＷＬ［ｘ］の電位をローレベルとす
る。また、配線ＩＮＩＴの電位をハイレベルとすることで、配線ＰＬＥＩＮの電位をロー
レベルとする。上記動作により、ローレベルのデータが格納されたセル３２［ｘ，１］は
非導通状態となり、ＳＬ［１］の電位はハイレベルを維持する。また、ハイレベルのデー
タが格納されたセル３２［ｘ，２］は導通状態となり、ＳＬ［２］の電位はローレベルと
なる。

次いで、期間Ｔ９において、配線ＳＬ［１］乃至［ｙ］の電位を一旦ハイレベルにする。
そして、アドレス信号を配線ＣＡＤＲから回路４４に供給し、当該アドレス信号を回路４
４でデコードするとともに、配線ＣＯＮＴＥＸＴ１の電位をハイレベル、配線ＣＯＮＴＥ
ＸＴｘの電位をローレベルとすることにより、配線ＣＷＬ［（ｓ−１）ｘ＋１］の電位を
ローレベルとする。また、配線ＩＮＩＴの電位をハイレベルとすることで、配線ＰＬＥＩ
Ｎの電位をローレベルとする。上記動作により、ハイレベルのデータが格納されたセル３
２［（ｓ−１）ｘ＋１，１］は導通状態となり、ＳＬ［１］の電位はローレベルとなる。
また、ローレベルのデータが格納されたセル３２［（ｓ−１）ｘ＋１，２］は非導通状態
となり、ＳＬ［２］の電位はハイレベルを維持する。

次いで、期間Ｔ１０において、配線ＳＬ［１］乃至［ｙ］の電位を一旦ハイレベルにする
。そして、アドレス信号を配線ＣＡＤＲから回路４４に供給し、当該アドレス信号を回路
４４でデコードするとともに、配線ＣＯＮＴＥＸＴ１の電位をローレベル、配線ＣＯＮＴ
ＥＸＴｘの電位をハイレベルとすることにより、配線ＣＷＬ［ｓｘ］の電位をローレベル
とする。また、配線ＩＮＩＴの電位をハイレベルとすることで、配線ＰＬＥＩＮの電位を
ローレベルとする。上記動作により、ローレベルのデータが格納されたセル３２［ｓｘ，
１］は非導通状態となり、ＳＬ［１］の電位はハイレベルを維持する。また、ハイレベル
のデータが格納されたセル３２［ｓｘ，２］は導通状態となり、ＳＬ［２］の電位はロー
レベルとなる。

このように、セル３２に格納されているデータに対応する電位が配線ＳＬ［１］乃至［ｙ
］に供給されることにより、セル３２に格納されたデータを読み出しが可能となる。よっ
て、セル３２を書き込みおよび読み出しが可能な記憶装置として用いることができる。

ここで、前述の通り、図７における回路４３は、シリアルデータの書き込み、パラレルデ
ータの書き込み、およびパラレルデータの読み出しを行うことができる。そのため、期間
Ｔ１乃至Ｔ４に示す動作によって、セル３２へのシリアルデータまたはパラレルデータの
書き込みを行うことができる。また、期間Ｔ７乃至Ｔ１０に示す動作によって、セル３２
からのパラレルデータの読み出しを行うことができる。

なお、セルアレイ３１は、図１１に示す構成とすることもできる。図１１におけるセルア
レイ３１は、配線ＰＬＥＩＮを複数有し（配線ＰＬＥＩＮ［１］乃至［ｘ］）、ＰＬＥＩ
Ｎ［１］はセル３２［１，１］乃至［１，ｙ］と接続され、ＰＬＥＩＮ［ｘ］はセル３２
［ｘ，１］乃至［ｘ，ｙ］と接続されている。また、配線ＰＬＥＩＮ［１］は、トランジ
スタ１０５［１］およびラッチ回路１０６［１］と接続され、配線ＰＬＥＩＮ［ｘ］はト
ランジスタ１０５［ｘ］およびラッチ回路１０６［ｘ］と接続されている。このように、
各行のセル３２がそれぞれ別の配線ＰＬＥＩＮと接続された構成をとる場合、セル３２［
１，１］乃至［ｘ，ｙ］における読み出し動作は、トランジスタ１０５［１］乃至［ｘ］
を用いて行毎に行うことができる。この場合、図８の構成と比較して配線ＰＬＥＩＮの寄
生容量を低減できるため、トランジスタ１０５に要求される電流供給能力の条件を緩和す
ることができ、トランジスタ１０５のサイズや材料などの自由度を高めることができる。

なお、本実施の形態においては、回路１１の通常動作時に回路１２をキャッシュメモリと
して用いる場合を説明したが、これに限られず、回路１２を仮想メモリにおけるＴＬＢや
分岐予測回路として用いることもできる。

本発明の一態様に係る装置では、回路１２がテスト回路として機能する際には、回路１７
はセル３２にテスト回路用のコンフィギュレーションデータを出力する機能を有し、回路
１１の通常動作時においては、回路１７は複数のセル３２に回路１１における処理に用い
られるデータを出力する機能、および、セル３２に格納されたデータを読み出す機能を有
する。そのため、回路１２に、テスト回路としての機能および拡張回路として機能を付与
することができる。よって、回路１１の動作状態を試験する際にテスト回路として用いた
回路１２を、回路１１の通常動作時においてはキャッシュメモリなどの拡張回路として用
いることができ、装置１０において回路１１の通常の動作時に不要となる回路の面積規模
を縮小することができる。

また、本実施の形態においては、回路１１の通常動作時に不要となる回路の例としてテス
ト回路を挙げたが、これに限られない。すなわち、回路１１の通常動作時に不要となる任
意の回路を、回路１２によって再構成することができる。この場合にも、回路１１の通常
動作時に不要となる回路の面積規模を縮小することができる。

また、本実施の形態においては、拡張回路の例として特にキャッシュメモリについて説明
したが、これに限られない。例えば、回路１２を仮想メモリにおけるＴＬＢや分岐予測回
路として用いることもできる。また、回路１２を乗算回路、積和演算回路などの演算回路
として用いることもできる。さらに、回路１１の通常動作時、回路１２において、キャッ
シュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことに
より、回路１２をキャッシュメモリ兼演算回路として用いることもできる。

なお、本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の
内容等の本明細書等に開示された内容と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、図７に示す回路４３の、より具体的な構成の一例について説明する。

図１２に、回路４３の回路構成の一例を示す。回路４３は、シフトレジスタ２００と、選
択回路２０４乃至２０６と、ラッチ回路２０７乃至２１２を有するラインバッファと、ト
ランジスタ２１３乃至２２１と、イネーブルバッファ２２２乃至２２４を有する。

シフトレジスタ２００は、ラッチ回路２０１乃至２０３を有する。ラッチ回路２０１には
、配線ＳＰから供給されるスタートパルスおよび配線ＣＫから供給されるクロック信号が
入力される。また、ラッチ回路２０１の入力端子および出力端子はＡＮＤ回路の入力端子
と接続され、当該ＡＮＤ回路の出力端子は配線ＳＥＬ［１］と接続される。ラッチ回路２
０２には、ラッチ回路２０１の出力信号および配線ＣＫＢから供給される反転クロック信
号が入力される。また、ラッチ回路２０２の入力端子および出力端子はＡＮＤ回路の入力
端子と接続され、当該ＡＮＤ回路の出力端子は配線ＳＥＬ［２］と接続される。同様に、
ラッチ回路２０３には、前段のラッチ回路の出力信号と、配線ＣＫから供給されるクロッ
ク信号または配線ＣＫＢから供給される反転クロック信号（図１２においてはクロック信
号）が入力される。また、ラッチ回路２０３の入力端子および出力端子はＡＮＤ回路の入
力端子と接続され、当該ＡＮＤ回路の出力端子は配線ＳＥＬ［ｙ］と接続される。

図２に示すように回路１２をテスト回路として用いる場合、配線ＣＥＮに回路１２をテス
ト回路として用いることを示す信号（例えば、ローレベルの信号）が供給される。そして
、配線ＳＥＬ［１］に出力された信号はラッチ回路２０７のラッチ用信号として用いられ
、配線ＳＥＬ［２］に出力された信号はラッチ回路２０８のラッチ用信号として用いられ
、配線ＳＥＬ［ｙ］に出力された信号はラッチ回路２０９のラッチ用信号として用いられ
る。

選択回路２０４乃至２０６は、例えば、ＡＮＤ回路、ＮＯＲ回路を図１２に示すように接
続することにより構成することができる。回路１２を拡張回路、例えばキャッシュメモリ
として用いる場合、配線ＣＥＮに回路１２をキャッシュメモリとして用いることを示す信
号（例えば、ハイレベルの信号）が供給される。そして、配線ＷＳＥＬ［１］に出力され
た信号はラッチ回路２０７のラッチ用信号およびラッチ回路２０８等のラッチ用信号とし
て用いられ、配線ＷＳＥＬ［ｍ］に出力された信号はラッチ回路２０９等のラッチ用信号
として用いられる。

ラッチ回路２０７乃至２０９は、例えば、インバータ、アナログスイッチを図１２に示す
ように接続することにより構成することができる。回路１２をテスト回路として用いる場
合、配線ＤＡＴＡにシリアルデータが順次入力され、当該シリアルデータが選択回路２０
４乃至２０６を介してラッチ回路２０７乃至２０９に順次格納される。また、回路１２を
キャッシュメモリとして用いる場合、配線ＷＤＡＴＡ［１］乃至［ｎ］にｎビットのパラ
レルデータが入力され、当該パラレルデータが配線ＷＳＥＬ［１］によって選択された選
択回路２０４、２０５等を介してラッチ回路２０７、２０８等に格納され、さらに、配線
ＷＤＡＴＡ［１］乃至［ｎ］にｎビットのパラレルデータが入力され、当該パラレルデー
タが配線ＷＳＥＬ［ｍ］によって選択された選択回路２０６等を介してラッチ回路２０９
に格納される。すなわち、パラレルデータをｎビットずつラッチ回路に一括で格納する動
作をｍ回繰り返すことにより、ラッチ回路２０７乃至２０９にｎ×ｍ＝ｙビットのデータ
が格納される。この時、配線ＷＥＮの電位を制御することにより、トランジスタ２１９乃
至２２１を導通させ、配線ＳＬ［１］乃至［ｙ］の電位をローレベルとすることが好まし
い。これにより、セル３２へのデータの書き込みの際、配線ＳＬに接続されたセル３２に
おけるトランジスタ１０２（図８参照）のソース又はドレインの一方の電位をローレベル
とすることができ、より安定したデータの書き込みが可能となる。

ラッチ回路２１０乃至２１２は、配線ＬＡＴに供給される信号に応じて、ラッチ回路２０
７乃至２０９から出力されたデータを格納する機能を有する。そして、ラッチ回路２１０
乃至２１２に格納されたデータは、配線ＢＬ［１］乃至［ｙ］に供給される。

回路１２をキャッシュメモリとして用いる場合において、当該キャッシュメモリにおいて
読み出し動作を行う際には、配線ＲＥＮに供給する信号を制御することにより、トランジ
スタ２１３乃至２１５を導通状態とし、配線ＳＬ［１］乃至［ｙ］とラッチ回路２０７乃
至２０９が接続された状態とする。このとき、配線ＳＬ［１］乃至［ｙ］には、配線ＳＬ
［１］乃至［ｙ］と接続されたセル３２に格納されたデータに対応する信号が供給され、
当該信号がラッチ回路２０７乃至２０９に格納される。なお、データの読み出しを行うセ
ル３２を選択する直前に、配線ＰＣの電位を制御することにより、トランジスタ２１６乃
至２１８を導通させ、配線ＳＬ［１］乃至［ｙ］をプリチャージすることが好ましい。こ
れにより、セル３２に格納されたデータがハイレベルであってもローレベルであっても、
データの読み出しを正確に行うことができる。

セル３２からＳＬ［１］乃至［ｙ］を介してラッチ回路２０７乃至２０９に格納されたデ
ータは、配線ＲＳＥＬ［１］乃至［ｍ］により供給される信号により選択されるイネーブ
ルバッファ２２２乃至イネーブルバッファ２２４を介して、ｎビットずつ、配線ＲＤＡＴ
Ａ［１］乃至［ｎ］に出力される。よって、セル３２に格納されたデータを、パラレルデ
ータとして読み出すことができる。

なお、ラッチ回路２０７乃至２０９のすべてに新しいデータを格納し、当該データをラッ
チ回路２１０乃至２１２を介して配線ＢＬ［１］乃至［ｙ］に供給することにより、特定
の行のセル３２にデータを同時に書き込むことができる。すなわち、特定の行のセル３２
に格納されるデータの更新を一括で行うことができる。

また、特定の行のセル３２に格納されているデータを配線ＳＬ［１］乃至［ｙ］を介して
ラッチ回路２０７乃至２０９に格納した後、ラッチ回路２０７乃至２０９のうち一部に新
しいデータを格納してデータを上書きし、その後、ラッチ回路２０７乃至ラッチ回路２０
９に格納されたデータをラッチ回路２１０乃至ラッチ回路２１２を介して配線ＢＬ［１］
乃至［ｙ］に供給することにより、当該特定の行のセル３２のうち、一部のセルのデータ
を書き換えることができる。すなわち、特定の行のセル３２のうち一部のセルに格納され
たデータを部分的に更新することができる。

また、特定の行のセル３２に格納されているデータを配線ＳＬ［１］乃至［ｙ］を介して
ラッチ回路２０７乃至２０９に格納した後、ラッチ回路２１０乃至２１２を介して配線Ｂ
Ｌ［１］乃至［ｙ］に供給することにより、当該特定の行のセル３２のデータをリフレッ
シュすることができる。これによって、セル３２におけるトランジスタ１０２のゲートお
よび記憶回路１０４の電位が低下した場合に、元の電位に戻すことができる。

上記のように、ラッチ回路２０７乃至２０９は、書き込み用のラッチ回路としても読み出
し用のラッチ回路としても用いることができる。よって、書き込み用のラッチ回路と読み
出し用のラッチ回路を別々に設ける必要がなくなるため、回路の規模を小さくし、回路の
面積を削減することができる。

このように、図１２に示す回路４３は、セル３２へのシリアルデータを書き込みと、セル
３２へのパラレルデータの書き込みと、セル３２からのパラレルデータの読み出しを行う
ことができる。

次に、回路１２がテスト回路として機能する場合の回路４３の動作について説明する。

図１３は、回路１２をテスト回路として用いる際の、データの書き込み動作を説明するタ
イミングチャートである。なお、期間Ｔ１乃至１１において、配線ＣＥＮには、回路１２
をテスト回路として用いる場合に対応するローレベルの信号が供給されている。

まず、期間Ｔ１において、配線ＩＮＩＴの電位をハイレベル、配線ＷＷＬ［１］乃至［ｘ
］の電位をハイレベルとし、配線ＢＬ［１］乃至［ｙ］の電位をローレベルとすることに
より、セル３２［１，１］乃至［ｘ，ｙ］のすべてにローレベルのデータを格納する。こ
れにより、配線ＳＬ［１］乃至［ｙ］間で意図しない短絡が発生することを防止すること
ができるため、配線ＰＬＥＩＮの電位が不定値となることを防止し、不要な消費電流を低
減することができる。

次いで、期間Ｔ２、３において、配線ＳＰの電位をハイレベルとする。このとき、期間Ｔ
３において配線ＳＥＬ［１］の電位がハイレベルとなり、期間Ｔ３における配線ＤＡＴＡ
の電位に対応するハイレベルのデータがラッチ回路２０７に格納される。また、期間Ｔ４
において配線ＳＥＬ［２］の電位がハイレベルとなり、期間Ｔ４における配線ＤＡＴＡの
電位に対応するローレベルのデータがラッチ回路２０８に格納される。なお、配線ＳＰの
電位を図１３に示すような電位に制御するために、ラッチ回路２０１の前段に、配線ＣＫ
Ｂから供給される反転クロック信号により制御されるラッチ回路をさらに追加してもよい
。

次いで、期間Ｔ５において、配線ＬＡＴの電位をハイレベルとする。この時、ラッチ回路
２０７乃至２０９に格納されたデータは、ラッチ回路２１０乃至２１２に格納されるとと
もに、配線ＢＬ［１］乃至［ｙ］に出力される。よって、配線ＢＬ［１］の電位はハイレ
ベル、配線ＢＬ［２］の電位はローレベルとなる。

次いで、期間Ｔ６において、配線ＷＷＬ［１］の電位をハイレベルにする。この時、配線
ＷＷＬ［１］と接続されたセル３２［１，１］乃至［１，ｙ］が書き込み対象として選択
され、セル［１，１］には配線ＢＬ［１］の電位に対応したハイレベルのデータが格納さ
れ、セル［１，２］には配線ＢＬ［２］の電位に対応するローレベルのデータが格納され
る。

次いで、期間Ｔ７、８において、配線ＳＰの電位をハイレベルとする。このとき、期間Ｔ
８において配線ＳＥＬ［１］の電位がハイレベルとなり、期間Ｔ８における配線ＤＡＴＡ
の電位に対応するローレベルのデータがラッチ回路２０７に格納される。また、期間Ｔ９
において配線ＳＥＬ［２］の電位がハイレベルとなり、期間Ｔ９における配線ＤＡＴＡの
電位に対応するハイレベルのデータがラッチ回路２０８に格納される。

次いで、期間Ｔ１０において、配線ＬＡＴの電位をハイレベルとする。この時、ラッチ回
路２０７乃至２０９に格納されたデータは、ラッチ回路２１０乃至２１２に格納されると
ともに、配線ＢＬ［１］乃至［ｙ］に出力される。よって、配線ＢＬ［１］の電位はロー
レベル、配線ＢＬ［２］の電位はハイレベルとなる。

次いで、期間Ｔ１１において、配線ＷＷＬ［ｘ］の電位をハイレベルとする。この時、配
線ＷＷＬ［ｘ］と接続されたセル３２［ｘ，１］乃至［ｘ，ｙ］が書き込み対象として選
択され、セル［ｘ，１］には配線ＢＬ［１］の電位に対応したローレベルのデータが格納
され、セル［ｘ，２］には配線ＢＬ［２］の電位に対応するハイレベルのデータが格納さ
れる。

以降、同様の動作を全ての行の３２セルについて繰り返すことで、全てのセル３２［１，
１］乃至［ｓｘ，ｙ］に書き込みが行われ、所定のデータが格納される。そして、当該デ
ータをコンフィギュレーションデータとして回路１２がテスト回路に再構成され、回路１
２においてテストパターンの生成等が行われる。

次に、回路１２がキャッシュメモリとして機能する場合の回路４３の動作について説明す
る。

図１４は、回路１２をキャッシュメモリとして用いる際のデータの書き込み動作および読
み出し動作を説明するタイミングチャートである。ここで、期間Ｔ１２乃至Ｔ１４は、セ
ル３２へのデータの書き込み動作に相当する。また、期間Ｔ１５は、セル３２からのデー
タの読み出し動作に相当する。また、期間Ｔ１６乃至Ｔ１８は、セルに格納されたデータ
の一部を書き換える動作に相当する。また、期間Ｔ１９、Ｔ２０は、キャッシュメモリの
データのリフレッシュ動作に相当する。なお、期間Ｔ１２乃至２０において、配線ＣＥＮ
には、回路１２をキャッシュメモリとして用いる場合に対応するハイレベルの信号が供給
されている。

まず、期間Ｔ１２において、配線ＷＥＮの電位をハイレベル、配線ＷＳＥＬ［１］の電位
をハイレベルとし、配線ＷＤＡＴＡ［１］の電位をハイレベル、配線ＷＤＡＴＡ［２］の
電位をローレベルとする。これにより、ラッチ回路２０７にはハイレベルのデータが格納
され、ラッチ回路２０８にはローレベルのデータが格納される。

次いで、期間Ｔ１３において、配線ＷＥＮの電位をハイレベル、配線ＷＳＥＬ［ｍ］の電
位をハイレベルとし（図示せず）、配線ＷＤＡＴＡ［１］の電位をローレベル、配線ＷＤ
ＡＴＡ［２］の電位をハイレベルとすると、配線ＷＳＥＬ［ｍ］および配線ＷＤＡＴＡ［
１］と接続されたラッチ回路（図示せず）にはローレベルのデータが格納され、配線ＷＳ
ＥＬ［ｍ］および配線ＷＤＡＴＡ［２］と接続されたラッチ回路（図示せず）にはハイレ
ベルのデータが格納される。

次いで、期間Ｔ１４において、配線ＷＥＮの電位をハイレベル、配線ＬＡＴの電位をハイ
レベル、配線ＷＷＬ［１］の電位をハイレベルとする。この時、ラッチ回路２０７に格納
されているハイレベルのデータがラッチ回路２１０に格納されるとともに、配線ＢＬ［１
］に出力される。また、ラッチ回路２０８に格納されているローレベルのデータがラッチ
回路２１１に格納されるとともに、配線ＢＬ［２］に出力される。よって、配線ＢＬ［１
］の電位はハイレベル、配線ＢＬ［２］の電位はローレベルとなる。さらに、配線ＷＷＬ
［１］と接続された１行目のセル３２［１，１］乃至［１，ｙ］が書き込み対象として選
択され、セル［１，１］には配線ＢＬ［１］の電位に対応したハイレベルのデータが格納
され、セル［１，２］には配線ＢＬ［２］の電位に対応するローレベルのデータが格納さ
れる。なお、期間Ｔ１４において、配線ＷＥＮの電位をハイレベルとすることにより、ト
ランジスタ２１９乃至２２１を導通させ、配線ＳＬ［１］乃至［ｙ］の電位をローレベル
とすることが好ましい。これにより、セル３２へのデータの書き込みの際、配線ＳＬに接
続されたセル３２におけるトランジスタ１０２（図８参照）のソース又はドレインの一方
の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。

次いで、期間Ｔ１５において、配線ＲＥＮの電位をハイレベルとし、配線ＣＷＬ［１］の
電位をローレベルとすると、配線ＣＷＬ［１］と接続された１行目のセル３２［１，１］
乃至［１，ｙ］が読み出し対象として選択され、配線ＳＬ［１］乃至［ｙ］に、セル３２
［１，１］乃至［１，ｙ］に格納されたデータに対応する信号が出力される。具体的には
、配線ＣＷＬ［１］の電位がローレベルとなることにより、セル３２［１，１］、［１，
２］におけるトランジスタ１０３は導通状態となり、ハイレベルのデータが格納されたセ
ル３２［１，１］におけるトランジスタ１０２は導通状態となり、ローレベルのデータが
格納されたセル３２［１，２］におけるトランジスタ１０２は非導通状態となる。そのた
め、セル３２［１，１］は導通状態、セル３２［１，２］は非導通状態となり、配線ＳＬ
［１］の電位はローレベル、配線ＳＬ［２］の電位はハイレベルとなる。なお、ここでは
、セル３２を図８（Ａ）に示す構成とし、記憶回路１０４を図９（Ｄ）に示す構成として
いる。すなわち、トランジスタ１０１のソースまたはドレインの一方は、インバータ１１
１の入力端子およびインバータ１１２の出力端子と接続され、トランジスタ１０２のゲー
トは、インバータ１１１の出力端子およびインバータ１１２の入力端子と接続されている
。

また、配線ＲＥＮの電位がトランジスタ２１３乃至２１５のゲートに供給されることによ
り、トランジスタ２１３乃至２１５が導通状態となり、配線ＳＬ［１］乃至［ｙ］の電位
に対応するデータがラッチ回路２０７乃至２０９に格納される。具体的には、ラッチ回路
２０７にはハイレベルのデータが格納され、ラッチ回路２０８にはローレベルのデータが
格納される。なお、期間Ｔ１５の初期において、配線ＰＣの電位をローレベルとし、トラ
ンジスタ２１６乃至２１８を導通状態とすることにより、配線ＳＬ［１］乃至［ｙ］をプ
リチャージしておく構成が好ましい。これによって、セル３２に格納されたデータがハイ
レベルであってもローレベルであっても、データの読み出しを正確に行うことができる。

そして、配線ＲＳＥＬ［１］の電位がハイレベルとなることにより、ラッチ回路２０７に
格納されたデータがイネーブルバッファ２２２を介して配線ＲＤＡＴＡ［１］に出力され
、ラッチ回路２０８に格納されたデータがイネーブルバッファ２２３を介して配線ＲＤＡ
ＴＡ［２］に出力される。

次いで、期間Ｔ１６において、配線ＲＥＮの電位をハイレベルとし、配線ＣＷＬ［１］の
電位をローレベルとすることにより、配線ＳＬ［１］乃至［ｙ］にセル３２［１，１］乃
至［１，ｙ］に格納されたデータに対応する信号が出力される。そして、期間Ｔ１５と同
様の動作により、配線ＳＬ［１］乃至［ｙ］の電位に対応するデータがラッチ回路２０７
乃至２０９に格納される。ここでは、ラッチ回路２０７にハイレベルのデータが格納され
、ラッチ回路２０８にローレベルのデータが格納される。

次いで、期間Ｔ１７において、配線ＷＳＥＬ［１］の電位をハイレベルとし、配線ＷＤＡ
ＴＡ［１］の電位をローレベルとし、配線ＷＤＡＴＡ［２］の電位をハイレベルとすると
、ラッチ回路２０７にローレベルのデータが格納され、ラッチ回路にハイレベルのデータ
が格納される。

次いで、期間Ｔ１８において、配線ＷＥＮの電位をハイレベル、配線ＬＡＴの電位をハイ
レベル、配線ＷＷＬ［１］の電位をハイレベルとする。この時、ラッチ回路２０７に格納
されているローレベルのデータがラッチ回路２１０に格納されるとともに、配線ＢＬ［１
］に出力される。また、ラッチ回路２０８に格納されているハイレベルのデータがラッチ
回路２１１に格納されるとともに、配線ＢＬ［２］に出力される。よって、配線ＢＬ［１
］の電位はローレベル、配線ＢＬ［２］の電位はハイレベルとなる。さらに、配線ＷＷＬ
［１］と接続された１行目のセル３２［１，１］乃至［１，ｙ］が書き込み対象として選
択され、セル［１，１］には配線ＢＬ［１］の電位に対応したローレベルのデータが格納
され、セル［１，２］には配線ＢＬ［２］の電位に対応するハイレベルのデータが格納さ
れる。なお、期間Ｔ１８において、配線ＷＥＮの電位をハイレベルとすることにより、ト
ランジスタ２１９乃至２２１を導通させ、配線ＳＬ［１］乃至［ｙ］の電位をローレベル
とすることが好ましい。これにより、セル３２へのデータの書き込みの際、配線ＳＬに接
続されたセル３２におけるトランジスタ１０２（図８参照）のソース又はドレインの一方
の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。

次いで、期間Ｔ１９において、配線ＲＥＮの電位をハイレベルとし、配線ＣＷＬ［１］の
電位をローレベルとすることにより、配線ＳＬ［１］乃至［ｙ］にセル３２［１，１］乃
至［１，ｙ］に格納されたデータに対応する信号が出力される。そして、期間Ｔ１６と同
様の動作により、配線ＳＬ［１］乃至［ｙ］の電位に対応するデータがラッチ回路２０７
乃至２０９に格納される。ここでは、ラッチ回路２０７にローレベルのデータが格納され
、ラッチ回路２０８にハイレベルのデータが格納される。

次いで、期間Ｔ２０において、配線ＷＥＮの電位をハイレベル、配線ＬＡＴの電位をハイ
レベル、配線ＷＷＬ［１］の電位をハイレベルとする。この時、ラッチ回路２０７に格納
されているローレベルのデータがラッチ回路２１０に格納されるとともに、配線ＢＬ［１
］に出力される。また、ラッチ回路２０８に格納されているハイレベルのデータがラッチ
回路２１１に格納されるとともに、配線ＢＬ［２］に出力される。よって、配線ＢＬ［１
］の電位はローレベル、配線ＢＬ［２］の電位がハイレベルとなる。さらに、配線ＷＷＬ
［１］と接続された１行目のセル３２［１，１］乃至［１，ｙ］が書き込み対象として選
択され、セル［１，１］には配線ＢＬ［１］の電位に対応したローレベルのデータが格納
され、セル［１，２］には配線ＢＬ［２］の電位に対応するハイレベルのデータが格納さ
れる。なお、期間Ｔ２０において、配線ＷＥＮの電位をハイレベルとすることにより、ト
ランジスタ２１９乃至２２１を導通させ、配線ＳＬ［１］乃至［ｙ］の電位をローレベル
とすることが好ましい。これにより、セル３２へのデータの書き込みの際、配線ＳＬに接
続されたセル３２におけるトランジスタ１０２（図８参照）のソース又はドレインの一方
の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。

なお、本実施の形態においては、回路１１の通常動作時に回路１２をキャッシュメモリと
して用いる場合を説明したが、本発明の一態様はこれに限られず、回路１２を仮想メモリ
におけるＴＬＢや分岐予測回路として用いることもできる。

本発明の一態様に係る装置では、回路１２がテスト回路として機能する際には、回路１７
はセル３２にテスト回路用のコンフィギュレーションデータを出力する機能を有し、回路
１１の通常動作時においては、回路１７は複数のセル３２に回路１１における処理に用い
られるデータを出力する機能、および、セル３２に格納されたデータを読み出す機能を有
する。そのため、回路１２に、テスト回路としての機能および拡張回路として機能を付与
することができる。よって、回路１１の動作状態を試験する際にテスト回路として用いた
回路１２を、回路１１の通常動作時においてはキャッシュメモリなどの拡張回路として用
いることができ、装置１０において回路１１の通常の動作時に不要となる回路の面積規模
を縮小することができる。

また、本実施の形態においては、回路１１の通常動作時に不要となる回路の例としてテス
ト回路を挙げたが、これに限られない。すなわち、回路１１の通常動作時に不要となる任
意の回路を、回路１２によって再構成することができる。この場合にも、回路１１の通常
動作時に不要となる回路の面積規模を縮小することができる。

また、本実施の形態においては、拡張回路の例として特にキャッシュメモリについて説明
したが、これに限られない。例えば、回路１２を仮想メモリにおけるＴＬＢや分岐予測回
路として用いることもできる。また、回路１２を乗算回路、積和演算回路などの演算回路
として用いることもできる。さらに、回路１１の通常動作時、回路１２において、キャッ
シュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことに
より、回路１２をキャッシュメモリ兼演算回路として用いることもできる。

なお、本実施の形態の内容は、本実施の形態に開示された別の内容及び他の実施の形態の
内容等の本明細書等に開示された内容と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、回路１２（図１乃至５参照）に用いることができるＰＬＤの構成の一
例について説明する。

＜ロジックアレイの構成例＞
図１５に、回路１２に用いることができるＰＬＤ４００の構成の一部を例示する。ＰＬＤ
４００は、複数のＰＬＥ４１０（図１乃至５におけるＰＬＥ１５に対応）と、複数のＰＬ
Ｅ４１０の入力端子または出力端子に電気的に接続されている複数の配線４２０と、配線
４２０間の導通状態を制御する機能を有するＳＷ（図１乃至５におけるＳＷ１６に対応）
とを有する。複数の配線４２０とＳＷとにより、ＰＬＥ４１０間の導通状態が制御される
。

なお、図１５に示すＰＬＤ４００には、複数のＰＬＥ４１０の入力端子または出力端子に
電気的に接続されている配線４２０に加えて、クロック信号や信号ＲＥＳをＰＬＥ４１０
に供給する機能を有する配線が設けられていても良い。クロック信号は、例えば、ＰＬＥ
４１０が有するフリップフロップからの信号の出力のタイミングを制御する動作に用いる
ことができる。また、信号ＲＥＳは、例えば、ＰＬＥ４１０が有するフリップフロップに
保持されているデータを、初期化するタイミングを制御する動作に用いることができる。

＜ＰＬＥの構成例＞
次いで、ＰＬＥ４１０の構成例について説明する。

図１６（Ａ）に、ＰＬＥ４１０の一形態を例示する。図１６（Ａ）に示すＰＬＥ４１０は
、ＬＵＴ（ルックアップテーブル）４３０と、フリップフロップ４４０とを有する。ＬＵ
Ｔ４３０では、回路情報を含むデータに従って、入力端子４５０に入力される入力信号の
論理値に対する、出力信号の論理値が定められる。フリップフロップ４４０は、ＬＵＴ４
３０の出力信号に含まれるデータを保持し、クロック信号ＣＬＫに同期して当該データに
対応した出力信号を、出力端子４６０から出力する。

また、回路情報を含むデータによって、フリップフロップ４４０の種類を定義できる構成
にしても良い。具体的には、回路情報を含むデータに従って、フリップフロップ４４０が
Ｄ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＳＷ型
フリップフロップのいずれかの機能を有するようにしても良い。

また、図１６（Ｂ）に、ＰＬＥ４１０の別の一形態を例示する。図１６（Ｂ）に示すＰＬ
Ｅ４１０は、図１６（Ａ）に示したＰＬＥ４１０に、ＡＮＤ回路４７０が追加された構成
を有している。ＡＮＤ回路４７０には、フリップフロップ４４０からの信号が、正論理の
入力として与えられ、信号ＩＮＩＴの電位が、負論理の入力として与えられている。上記
構成により、信号ＩＮＩＴの電位に従って、出力端子４６０の電位を初期化することがで
きる。

また、図１６（Ｃ）に、ＰＬＥ４１０の別の一形態を例示する。図１６（Ｃ）に示すＰＬ
Ｅ４１０は、図１６（Ａ）に示したＰＬＥ４１０に、マルチプレクサ４８０が追加された
構成を有している。また、図１６（Ｃ）に示すＰＬＥ４１０は、記憶回路４９０を有して
いる。

ＬＵＴ４３０は、回路情報を含むデータに従って、入力信号の論理値に対する出力信号の
論理値が定められる。また、マルチプレクサ４８０は、ＬＵＴ４３０からの出力信号と、
フリップフロップ４４０からの出力信号とが入力されている。そして、マルチプレクサ４
８０は、記憶回路４９０に格納されているデータに従って、上記２つの出力信号のいずれ
か一方を選択し、出力する機能を有する。マルチプレクサ４８０からの出力信号は、出力
端子４６０から出力される。

また、図１６（Ｄ）に、ＰＬＥ４１０の別の一形態を例示する。図１６（Ｄ）に示すＰＬ
Ｅ４１０は、図１６（Ｃ）に示したＰＬＥ４１０に、マルチプレクサ５００が追加された
構成を有している。また、図１６（Ｄ）に示すＰＬＥ４１０は、記憶回路５１０を有して
いる。

マルチプレクサ５００には、ＬＵＴ４３０からの出力信号と、端子５２０から入力された
、他のＰＬＥ４１０が有するフリップフロップ４４０からの出力信号とが入力されている
。そして、マルチプレクサ５００は、記憶回路５１０に格納されている回路情報を含むデ
ータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。

＜記憶回路について＞
次いで、ＰＬＥ４１０が有する、回路情報を記憶する機能を有する記憶回路の構成例につ
いて説明する。

図１７に、記憶回路６００の構成を、一例として示す。記憶回路６００は、図１６（Ｃ）
に示す記憶回路４９０として、或いは、図１６（Ｄ）に示す記憶回路４９０または記憶回
路５１０として用いることができる。また、記憶回路６００は、ＬＵＴ４３０が有する記
憶回路として用いることができる。

記憶回路６００は、データを記憶する機能を有する複数の回路６１０を有する。図１７で
は、複数の回路６１０がｍ行ｎ列で配置されている場合を例示している。そして、ｉ列ｊ
行目（ｉはｎ以下の自然数を意味し、ｊはｍ以下の自然数を意味する）の回路６１０は、
配線ＢＬ［ｉ−１］、配線ＣＬ［１，０］、配線ＷＬ［２ｊ−１，２ｊ−２］、配線ＯＬ
［ｊ−１］に電気的に接続されている。

図１８（Ａ）に、ｉ列ｊ行目の、回路６１０のより具体的な構成の一例を示す。回路６１
０は、データを記憶する機能を有する複数の回路６２０と、複数の回路６２０からそれぞ
れ出力されるデータを選択する機能を有するマルチプレクサ６３０とを有する。具体的に
、図１８（Ａ）では、回路６１０が回路６２０ａ及び回路６２０ｂで示す２つの回路６２
０を有する場合を例示している。

具体的に、入力される信号の極性が互いに反転している配線ＢＬ［ｉ−１］及び配線ＢＬ
ｂ［ｉ−１］は、共に、回路６２０ａ及び回路６２０ｂに電気的に接続されている。配線
ＷＬ［２ｊ−２］及び配線ＷＬ［２ｊ−１］は、回路６２０ａ及び回路６２０ｂにそれぞ
れ電気的に接続されている。配線ＣＬ［０］及び配線ＣＬ［１］は、マルチプレクサ６３
０に電気的に接続されている。回路６２０ａから出力されるデータと、回路６２０ｂから
出力されるデータとは、マルチプレクサ６３０において、配線ＣＬ［０］及び配線ＣＬ［
１］から供給される信号に含まれるデータに従って、いずれかが選択される。

なお、回路６１０が有する回路６２０の数は、３以上であっても良い。この場合、回路６
１０に電気的に接続される配線ＷＬ及び配線ＣＬの数も、回路６２０の数に合わせて調整
することが望ましい。また、回路６１０が有する回路６２０の数は、単数であっても良い
。この場合、配線ＷＬ及び配線ＣＬの数も、回路６２０の数に合わせて調整することが望
ましい。さらに、回路６１０が有する回路６２０の数が単数である場合は、マルチプレク
サ６３０を回路６１０に設けず、回路６２０から出力されるデータを配線ＯＬ［ｊ−１］
に入力するようにしても良い。

次いで、図１８（Ｂ）に、回路６２０の具体的な構成を一例として示す。図１８（Ｂ）に
示す回路６２０は、トランジスタ６４０、６５０、６６０、６７０を少なくとも有する。
また、回路６２０は、図１８（Ｂ）に示すように、容量素子６８０及び容量素子６９０を
有していても良い。

トランジスタ６４０は、回路６２０内のノードＮＤ１への、データを含む第１信号の電位
の供給を制御する機能を有する。具体的には、トランジスタ６４０が導通状態であるとき
、配線ＢＬ［ｉ−１］に与えられたデータを含む第１信号の電位が、ノードＮＤ１に供給
される。また、トランジスタ６４０が非導通状態であるとき、ノードＮＤ１の電位が保持
される。容量素子６８０の一方の電極はノードＮＤ１に電気的に接続されており、容量素
子６８０は、ノードＮＤ１の電位を保持する機能を有する。容量素子６８０の他方の電極
は、例えば、一定の電位を供給することができる機能を有する配線に接続されている。例
えば、ＧＮＤ線に接続されている。ただし、その配線の電位は、０ボルトであることに限
定されない。

トランジスタ６４０における導通状態または非導通状態の選択は、配線ＷＬ［２ｊ−１］
または配線ＷＬ［２ｊ−２］に与えられる信号の電位に従って行われる。

トランジスタ６５０は、ノードＮＤ１の電位に従って、配線７００と配線７２０の間にお
ける導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ６５
０が導通状態であるとき、配線７００と配線７２０とが導通状態となる。また、トランジ
スタ６５０が非導通状態であるとき、配線７００と配線７２０とは非導通状態となる。

また、トランジスタ６６０は、回路６２０内のノードＮＤ２への、データを含む第２信号
の電位の供給を、制御する機能を有する。具体的には、トランジスタ６６０が導通状態で
あるとき、配線ＢＬｂ［ｉ−１］に与えられたデータを含む第２信号の電位が、ノードＮ
Ｄ２に供給される。また、トランジスタ６６０が非導通状態であるとき、ノードＮＤ２の
電位が保持される。容量素子６９０の一方の電極はノードＮＤ２に電気的に接続されてお
り、容量素子６９０は、ノードＮＤ２の電位を保持する機能を有する。容量素子６９０の
他方の電極は、例えば、一定の電位を供給することができる機能を有する配線に電気的に
接続されている。例えば、ＧＮＤ線に電気的に接続されている。ただし、その配線の電位
は、０ボルトであることに限定されない。なお、容量素子６９０の他方の電極は、容量素
子６８０の他方の電極と、電気的に接続されていてもよい。ただし、本発明の一態様は、
これに限定されない。

トランジスタ６６０における導通状態または非導通状態の選択は、配線ＷＬ［２ｊ−１］
または配線ＷＬ［２ｊ−２］に与えられる信号の電位に従って行われる。

トランジスタ６７０は、ノードＮＤ２の電位に従って、配線７１０と配線７２０の間にお
ける導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ６７
０が導通状態であるとき、配線７１０と配線７２０とが導通状態となる。また、トランジ
スタ６７０が非導通状態であるとき、配線７１０と配線７２０とは非導通状態となる。

なお、配線７００にはハイレベルの電位ＶＤＤが与えられ、配線７１０にはローレベルの
電位ＶＳＳが与えられるものとする。そして、データを回路６２０に書き込むときには、
第１信号の電位と、第２信号の電位は、互いに極性が反転している、すなわち論理レベル
が反転している。よって、トランジスタ６５０とトランジスタ６７０とは、一方が導通状
態にあるとき、他方が非導通状態にある。また、トランジスタ６５０とトランジスタ６７
０のうち、どちらが導通状態にあり、どちらが非導通状態にあるかは、第１信号と第２信
号の電位、すなわちデータによって定まる。そのため、データによって、配線７２０に与
えられる電位が、ハイレベルの電位ＶＤＤであるか、ローレベルの電位ＶＳＳであるかが
定まる。

配線７２０に与えられる電位をデータとして含む信号は、図１８（Ａ）に示すマルチプレ
クサ６３０に入力される。

なお、図１８（Ｂ）に示す回路６２０において、トランジスタ６４０及びトランジスタ６
６０に用いられるトランジスタは、ノードＮＤ１及びノードＮＤ２の電位を保持する機能
を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコ
ンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チ
ャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さく
することができるので、トランジスタ６４０及びトランジスタ６６０に用いるのに好適で
ある。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップ
を有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するト
ランジスタをトランジスタ６４０及びトランジスタ６６０に用いることで、ノードＮＤ１
及びノードＮＤ２に保持されている電荷が、リークするのを防ぐことができる。

なお、トランジスタ６４０にｎチャネル型のトランジスタが用いられる場合、ノードＮＤ
１を電位ＶＳＳにすることは容易であるが、ノードＮＤ１を電位ＶＤＤにすることは、上
記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ６５０にｐチャ
ネル型のトランジスタが用いられていると、トランジスタ６５０を確実に非導通状態にす
ることが難しくなり、トランジスタ６５０を介して貫通電流が流れやすくなる。よって、
トランジスタ６４０にｎチャネル型のトランジスタが用いられる場合、トランジスタ６５
０には、ｎチャネル型のトランジスタを用いることが、貫通電流を防止するために望まし
い。トランジスタ６６０とトランジスタ６７０にも同様のことが言える。すなわち、トラ
ンジスタ６６０にｎチャネル型のトランジスタが用いられる場合、トランジスタ６７０に
は、ｎチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。

また、トランジスタ６４０にｐチャネル型のトランジスタが用いられる場合、ノードＮＤ
１を電位ＶＤＤにすることは容易であるが、ノードＮＤ１を電位ＶＳＳにすることは、上
記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ６５０にｎチャ
ネル型のトランジスタが用いられていると、トランジスタ６５０を確実に非導通状態にす
ることが難しくなり、トランジスタ６５０を介して貫通電流が流れやすくなる。よって、
トランジスタ６４０にｐチャネル型のトランジスタが用いられる場合、トランジスタ６５
０には、ｐチャネル型のトランジスタを用いることが、貫通電流を防止するために望まし
い。トランジスタ６６０とトランジスタ６７０にも同様のことが言える。すなわち、トラ
ンジスタ６６０にｐチャネル型のトランジスタが用いられる場合、トランジスタ６７０に
は、ｐチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、回路１２（図１乃至５参照）に用いることができる再構成可能回路の
構成の一例について説明する。

＜半導体装置の断面構造の例＞
図１９に、図８に示したセル３２を有する半導体装置の断面構造を、一例として示す。

なお、図１９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ（以下、Ｏ
Ｓトランジスタともいう）であるトランジスタ１０１が、単結晶のシリコン基板にチャネ
ル形成領域を有するトランジスタ（以下、Ｓｉトランジスタともいう）であるトランジス
タ１０２上に形成されている場合を例示している。なお、このようにＳｉトランジスタと
ＯＳトランジスタが積層された構成は、図８、９におけるセル３２に適宜用いることがで
きる。例えば、図８、９におけるｐチャネル型トランジスタ１０２、１０３、１１５、１
１６をＳｉトランジスタとして、図１９におけるトランジスタ１０２のように単結晶のシ
リコン基板に作製し、図８、９におけるｎチャネル型トランジスタ１０１、１１４、１１
６をＯＳトランジスタとして、図１９におけるトランジスタ１０１のように単結晶のシリ
コン基板に作製されたトランジスタの上方に設けることができる。

トランジスタ１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ１０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ１０１はトランジスタ１０２上に
積層されていなくとも良く、トランジスタ１０１とトランジスタ１０２とは、同一の層に
形成されていても良い。

シリコンの薄膜を用いてトランジスタ１０２を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリ
コンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いること
ができる。

トランジスタ１０２が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図１９では、単結晶シリ
コン基板を半導体基板８０１として用いる場合を例示している。

また、トランジスタ１０２は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１９では、トレンチ分離法を用いてトランジスタ１０
２を電気的に分離する場合を例示している。具体的に、図１９では、半導体基板８０１に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域８１０により、トランジスタ１０２を素子分離さ
せる場合を例示している。

トランジスタ１０２上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が
形成されている。そして、上記開口部には、トランジスタ１０２のソース及びドレインに
それぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ１０２
のゲートに電気的に接続されている導電膜８２７とが、形成されている。

そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続され
ており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続され
ており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続され
ている。

導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２に
は開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８
３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８
５１に、電気的に接続されている。

また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が
形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成
されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電
気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。

導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１９で
は、絶縁膜８６１上にトランジスタ１０１が形成されている。

トランジスタ１０１は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導
体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と
、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜８６２と、ゲート絶
縁膜８６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重な
っているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けら
れた開口部において、導電膜８５３に電気的に接続されている。

そして、トランジスタ１０１では、半導体膜９０１において、導電膜９２１に重なる領域
と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジス
タ１０１では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３
１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜
９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を
半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不
純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領
域９１０及び領域９１１の抵抗率を下げることができる。

そして、トランジスタ１０１上に、絶縁膜８６３が設けられている。

なお、図１９において、トランジスタ１０１は、ゲート電極９３１を半導体膜９０１の片
側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対の
ゲート電極を有していても良い。

トランジスタ１０１が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１９では、トランジスタ１０１が、一のゲート電極９３１に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。

＜トランジスタについて＞
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例について
説明する。

図２０に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例
として示す。図２０（Ａ）には、トランジスタ９０の上面図を示す。なお、図２０（Ａ）
では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している
。また、図２０（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図２０（
Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図２０（Ｃ）に示す。

図２０に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において
順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２
ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３
及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体
膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置
する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化
物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板
９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半
導体素子が形成された素子基板であってもよい。

また、トランジスタ９０の、具体的な構成の別の一例を、図２１に示す。図２１（Ａ）に
は、トランジスタ９０の上面図を示す。なお、図２１（Ａ）では、トランジスタ９０のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図２１（Ａ）に示し
た上面図の、破線Ａ１−Ａ２における断面図を図２１（Ｂ）に示し、破線Ａ３−Ａ４にお
ける断面図を図２１（Ｃ）に示す。

図２１に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物
半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲ
ート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜
９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上
において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する
。

なお、図２０及び図２１では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２
ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトラン
ジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半
導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９
５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔して
いる酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも
１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ９０の電界効果移動度が高くなる。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変
動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属
元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体
膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度）することが好ましい。
または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に
気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ
−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半
導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以
上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であること
が好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜９２ｂとし
てＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例と
しては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半
導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：
Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は
、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を
１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡ
Ｃ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：
６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは
、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与す
ることができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法によ
り形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半
導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原
子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基
板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする場合、酸化物半
導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜
ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐ
ａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化
物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用
いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲
におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう
）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトラ
ンジスタの周波数特性（ｆ特）を高めることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができ
る。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

不純物元素を低減することで、高純度化された酸化物半導体膜は膜中のキャリア密度が低
減されている。膜中のキャリア密度は、例えば、１×１０^１７個／ｃｍ^３以下、又は１×
１０^１５個／ｃｍ^３以下、又は１×１０^１３個／ｃｍ^３以下、又は８×１０^１１個／ｃｍ
^３以下、とすることができる。より好ましくは、キャリア密度を８×１０^１１個／ｃｍ^３
未満、１×１０^１１個／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であ
り、且つ、１×１０^−９個／ｃｍ^３以上とすることができる。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも
表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ
−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−
Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化
物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ
−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物
、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を
含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら
、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。

酸化物半導体膜に含まれる水分または水素などの不純物をさらに低減して、酸化物半導体
膜を高純度化するために、加熱処理を行ってもよい。

例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾
燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定
した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、
好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜に加熱処理を施す。なお
、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含
有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であ
り、その他、窒素または希ガスで充填された雰囲気をいう。

なお、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上ま
たは１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体
膜の形成後であれば、いつ行ってもよい。例えば、酸化物半導体膜の選択的なエッチング
後に加熱処理を行ってもよい。

加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は２４時間以内とする。

加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、
短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理
時間を短縮することができる。

また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されるこ
とで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ９０を用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ
型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、
トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。

絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給
する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないこと
が好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに
由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であ
ることが好ましい。

絶縁膜９１は、加熱により酸素を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給
する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化
マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により
、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。

なお、図２０及び図２１に示すトランジスタ９０は、チャネル領域が形成される酸化物半
導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換える
と、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜
９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、ｎ型化しやすいやすい。しかし、図２０及び図２１に示すトランジ
スタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と
、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかか
る電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９
３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することがで
きる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（
Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を
導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜
９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑え
ることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような
電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重な
ることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸
化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキ
ャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果
、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。

＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。

＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することが難しい。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

図２４（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２４（Ｂ）は、図２
４（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調
表示している。

図２４（Ｃ）は、図２４（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎ
ｍ）の局所的なフーリエ変換像である。図２４（Ｃ）より、各領域においてｃ軸配向性が
確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレ
インであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６
°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’
間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変
化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観
測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電
子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測され
る（図２５（Ａ）参照。）。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が
添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成される
こともある。

なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。

＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することが困難
な場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、
または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以
下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａ
ｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭ
による観察像では、結晶粒界を明確に確認することが困難な場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行う
と、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ
−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測
される場合がある（図２５（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。

ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折
パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲
におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともい
う。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡ
ＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに
好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域
の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気
における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャン
しながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキ
ャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に
変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍ
のナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡ
Ｃ化率の算出には、６試料における平均値を用いた。

成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％
）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％
（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣ
ＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処
理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また
、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得ら
れることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図２５（Ｃ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）のＣＡＡＣ−ＯＳ膜の平面ＴＥ
Ｍ像であり、図２５（Ｄ）は、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像で
ある。図２５（Ｃ）と図２５（Ｄ）とを比較することにより、４５０℃加熱処理後のＣＡ
ＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理
によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能と
なる場合がある。

（実施の形態６）
本実施の形態では、図１９とは異なる構造のセル３２を有する半導体装置の構造の一例に
ついて説明する。

図２２に、図８に示したセル３２を有する半導体装置の断面構造を、一例として示す。な
お、破線Ａ１−Ａ２で示す領域では、トランジスタ１０２及びトランジスタ１０１のチャ
ネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１
０２及びトランジスタ１０１のチャネル幅方向における構造を示している。ただし、本発
明の一態様では、トランジスタ１０２のチャネル長方向とトランジスタ１０１のチャネル
長方向とが、必ずしも一致していなくともよい。

なお、チャネル長方向とは、トランジスタにおいてキャリアが移動する方向と概略平行な
方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して
垂直の方向を意味する。

また、図２２では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１０１が、
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０２上に形成されてい
る場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層さ
れた構成は、図８、９におけるセル３２に適宜用いることができる。例えば、図８、９に
おけるｐチャネル型トランジスタ１０２、１０３、１１５、１１６をＳｉトランジスタと
して、図１９におけるトランジスタ１０２のように単結晶のシリコン基板に作製し、図８
、９におけるｎチャネル型トランジスタ１０１、１１４、１１６をＯＳトランジスタとし
て、図１９におけるトランジスタ１０１のように単結晶のシリコン基板に作製されたトラ
ンジスタの上方に設けることができる。

トランジスタ１０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ１０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ１０１はトランジスタ１０２上に
積層されていなくとも良く、トランジスタ１０１とトランジスタ１０２とは、同一の層に
形成されていても良い。

シリコンの薄膜を用いてトランジスタ１０２を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。

トランジスタ１０２が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム
基板、シリコンゲルマニウム基板等を用いることができる。図２２では、単結晶シリコン
基板を基板１０００として用いる場合を例示している。

また、トランジスタ１０２は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ
）等を用いることができる。図２２では、トレンチ分離法を用いてトランジスタ１０２を
電気的に分離する場合を例示している。具体的に、図２２では、エッチング等により基板
１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該
絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１に
より、トランジスタ１０２を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ１０２の不
純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００
３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ１０
２は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んで
チャネル形成領域１００４と重なるゲート電極１００６とを有する。

トランジスタ１０２では、チャネル形成領域１００４における凸部の側部及び上部と、ゲ
ート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１０
０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
１０２の基板上における専有面積を小さく抑えつつ、トランジスタ１０２におけるキャリ
アの移動量を増加させることができる。その結果、トランジスタ１０２は、オン電流が大
きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４におけ
る凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における
凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高
い場合、キャリアが流れる範囲はより広くなるため、トランジスタ１０２のオン電流をよ
り大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ１０２の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。

トランジスタ１０２上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口
部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００
３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１
００６に電気的に接続されている導電膜１０１４とが、形成されている。

そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接
続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気
的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８
に電気的に接続されている。

導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、
絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１
０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手
が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡
散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の
拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化
酸化シリコン等を用いることができる。

絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トラン
ジスタ１０１が設けられている。

トランジスタ１０１は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、
半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する
導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０
３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３
４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており
、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。

なお、図２２において、トランジスタ１０１は、ゲート電極１０３４を半導体膜１０３０
の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１
０３０と重なるゲート電極を、さらに有していても良い。

トランジスタ１０１が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。

また、図２２では、トランジスタ１０１が、一のゲート電極１０３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図２２に示すように、トランジスタ１０１は、半導体膜１０３０が、絶縁膜１０２
２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを
有する場合を例示している。ただし、本発明の一態様では、トランジスタ１０１が有する
半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態７）
上記実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプ
ラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の
例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。ま
た、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化
学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもでき
る。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ_３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ_３）_２］_４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ_３）_３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ_２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガ
スとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６
ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代え
てＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを同時に導入してＺｎＯ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ
−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。な
お、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いて
も良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスに
かえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて
、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い
。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図
２３に示す。

図２３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つ
の表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。

図２３（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体
５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部
５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接
続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６
０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構
成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。

図２３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。

図２３（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。

図２３（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。

図２３（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各
種集積回路に用いることができる。

（本明細書等について）
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、
ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、
ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気
的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別
の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（
つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が
記載されているとする。その場合、その回路が、第６のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとってい
るような第６のトランジスタを有していない、と規定して発明を構成することができる。
または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定
して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続
されている第６のトランジスタを有していない、と発明を規定することが可能である。ま
たは、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有
していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であ
ることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ
以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、
例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可
能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも
可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能で
ある。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除く
と発明を規定することも可能である。なお、ある値について、「このような範囲であるこ
とが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても
、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」など
と記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適
である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下
である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある
電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と
記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く
、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶
縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、
その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。また
は、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可
能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が
設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積
層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とそ
の膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である
。

なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施すること
が出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例
えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機
を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有す
る発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および
販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜
して、発光装置として完成させる、という場合がある。

このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明
の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を
構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の
一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張で
きるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出
来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみ
の場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成するこ
とができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様
は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては
、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成さ
れた半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明
細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を
構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することがで
き、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断すること
が出来る。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、
抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方
法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を
取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは
整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（
Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一
態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成
される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成
することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成さ
れるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態
様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、また
は、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、
ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、
または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能
である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。

１０ 装置
１１ 回路
１２ 回路
１３ 回路
１４ 回路
１５ ＰＬＥ
１６ ＳＷ
１７ 回路
１８ 記憶装置
１９ 回路
２０ プロセッサ
２１ 記憶領域
２１ａ 記憶領域
２１ｂ 記憶領域
２１ｃ 記憶領域
２２ タグフィールド
２２ａ タグフィールド
２２ｂ タグフィールド
２２ｃ タグフィールド
２３ データフィールド
２３ａ データフィールド
２３ｂ データフィールド
２３ｃ データフィールド
２４ 比較回路
２４ａ 比較回路
２４ｂ 比較回路
２４ｃ 比較回路
２５ 選択回路
２６ 信号
２６ａ 信号
２６ｂ 信号
２６ｃ 信号
２７ 信号
２８ 信号
２９ 信号
３０ セルアレイ
３１ セルアレイ
３２ セル
３３ 信号
４１ 回路
４２ 回路
４３ 回路
４４ 回路
４５ 回路
４６ 回路
４７ 配線
５１ 回路
５２ 回路
５３ 回路
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 記憶回路
１０５ トランジスタ
１０６ ラッチ回路
１０７ インバータ
１０８ トランジスタ
１０９ インバータ
１１０ インバータ
１１１ インバータ
１１２ インバータ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
２００ シフトレジスタ
２０１ ラッチ回路
２０２ ラッチ回路
２０３ ラッチ回路
２０４ 選択回路
２０６ 選択回路
２０７ ラッチ回路
２０８ ラッチ回路
２０９ ラッチ回路
２１０ ラッチ回路
２１１ ラッチ回路
２１２ ラッチ回路
２１３ トランジスタ
２１５ トランジスタ
２１６ トランジスタ
２１８ トランジスタ
２１９ トランジスタ
２２１ トランジスタ
２２２ イネーブルバッファ
２２３ イネーブルバッファ
２２４ イネーブルバッファ
４００ ＰＬＤ
４１０ ＰＬＥ
４２０ 配線
４３０ ＬＵＴ
４４０ フリップフロップ
４５０ 入力端子
４６０ 出力端子
４７０ ＡＮＤ回路
４８０ マルチプレクサ
４９０ 記憶回路
５００ マルチプレクサ
５１０ 記憶回路
５２０ 端子
６００ 記憶回路
６１０ 回路
６２０ 回路
６２０ａ 回路
６２０ｂ 回路
６３０ マルチプレクサ
６４０ トランジスタ
６５０ トランジスタ
６６０ トランジスタ
６７０ トランジスタ
６８０ 容量素子
６９０ 容量素子
７００ 配線
７１０ 配線
７２０ 配線
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
８６２ ゲート絶縁膜
８６３ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

1. 第１の回路と、第２の回路と、を有し、
   前記第２の回路は、複数の第３の回路と、複数の第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有し、
   前記第２の回路は、第１の期間において、前記第１の回路の動作状態を試験するための信号を生成する機能と、第２の期間において、前記第１の回路のキャッシュメモリとして動作する機能と、を有し、
   前記第３の回路は、前記複数の第４の回路の少なくとも一つと接続され、
   前記第４の回路は、第１のデータを記憶する機能と、第２のデータを記憶する機能と、を有し、
   前記第５の回路は、前記第４の回路を選択するための信号を出力する機能を有し、
   前記第６の回路は、前記第３の回路を介して、前記第１のデータの書き込みが行われる前記第４の回路を選択する機能と、前記第３の回路を介して、前記第２のデータの書き込みが行われる前記第４の回路を選択する機能と、を有し、
   前記第７の回路は、前記第１の期間において、前記複数の第４の回路に前記第１のデータを書き込む機能を有し、
   前記第７の回路は、前記第２の期間において、前記複数の第４の回路に前記第２のデータを書き込む機能と、前記複数の第４の回路から前記第２のデータを読み出す機能と、を有し、
   前記第１のデータは、前記複数の第３の回路間の導通状態を制御するためのデータであり、
   前記第２のデータは、前記キャッシュメモリの記憶領域に記憶されるデータであり、
   前記複数の第４の回路の各々は、複数のセルを有し、
   前記複数のセルの各々は、第１乃至第３のトランジスタと、記憶回路と、を有し、
   前記記憶回路は、第４及び第５のトランジスタを有する第１のインバータと、第６及び第７のトランジスタを有する第２のインバータと、を有し、
   前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
   前記第２のインバータの出力端子は、前記第１のインバータの入力端子と電気的に接続され、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第１のトランジスタのソース及びドレインの一方は、第２の配線と電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記記憶回路の第１の端子と電気的に接続され、
   前記第２のトランジスタのゲートは、前記記憶回路の第２の端子と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第３のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、第５の配線と電気的に接続され、
   前記第１の配線および前記第４の配線の各々は、前記第３の回路と電気的に接続され、
   前記第２の配線および前記第３の配線の各々は、前記第５の回路と電気的に接続される装置。
2. 請求項１において、
   第８及び第９のトランジスタと、第３のインバータと、を有し、
   前記第８のトランジスタのソース及びドレインの一方は、前記第５の配線と電気的に接続され、
   前記第８のトランジスタのゲートは、第６の配線と電気的に接続され、
   前記第３のインバータの入力端子は、前記第５の配線と電気的に接続され、
   前記第３のインバータの出力端子は、前記第９のトランジスタのゲートと電気的に接続され、
   前記第９のトランジスタのソース及びドレインの一方は、前記第５の配線と電気的に接続され、
   前記第５の配線は、前記第３の回路と電気的に接続される装置。
3. 請求項１または請求項２において、
   前記第１のトランジスタ、前記第５のトランジスタ、及び前記第７のトランジスタの各々は、酸化物半導体を有し、
   前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、及び前記第６のトランジスタの各々は、シリコンを有する装置。
4. 請求項２または請求項３において、
   前記第８のトランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）は、前記第２のトランジスタのＷ／Ｌより大きく、かつ前記第３のトランジスタのＷ／Ｌより大きい装置。