JP6830994B2 - 装置 - Google Patents
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Description
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・
オブ・マター)に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。
い、チップの設計段階におけるテスト及びチップの出荷段階におけるテスト(以下、「チ
ップテスト」ともいう)に要するコストは膨大になってきている。
f Test)が知られている。BISTは、チップテストを行うLSIテスターの機能
を有する専用回路(以下、「BIST回路」ともいう)をチップに内蔵し、当該専用回路
を用いてチップテストを行う手法である。LSIテスターの機能としては、テストパター
ンを生成する機能、当該テストパターンを入力信号としてチップに供給する機能、チップ
の出力信号を取得する機能、当該出力信号を期待値と比較する機能などがあげられる。B
ISTを用いることで、LSIテスターのみを用いる場合に比べてチップテストに要する
コストを削減でき、また、チップテストの高速化を実現できる。また、下記の特許文献1
では、LSIの外部に設けられたBIST回路を、FPGA(Field Progra
mmable Gate Array)を使って実現する技術について開示されている。
るため、或いは、複雑な機能を有する装置に対応したチップテストを行うためには、多種
多様なテストパターンを生成する機能をテスト回路に搭載する必要がある。しかし、生成
するテストパターンの数及び種類が増加するほど、テスト回路の規模が大きくなり、装置
内におけるテスト回路が占める面積が増加してしまう。
定められるために、後から新たなテストパターンを用いるチップテストを追加で実行する
場合には、新たなテストパターンをチップの外部のLSIテスターなどから供給する必要
がある。この場合、チップテストの高速化、チップテストに要するコストの削減など、チ
ップに内蔵されたテスト回路を用いてチップテストを行うことによるメリットを十分に享
受できない。
、本発明の一態様は、通常動作時に不要となる回路の面積規模を縮小することができる装
置の提供を課題の一つとする。また、本発明の一態様は、設計後においても新たなテスト
パターンを生成することができる装置の提供を課題の一つとする。
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
第1の回路の動作状態を試験するための信号を生成する機能と、第1の回路の一部として
動作する機能と、を有する。
複数の第3の回路と、複数の第4の回路と、第5の回路と、を有し、第2の回路は、第1
の回路の動作状態を試験するための信号を生成する機能と、第1の回路の一部として動作
する機能と、を有し、第4の回路は、第1のインバータと、入力端子が第1のインバータ
の出力端子と電気的に接続され、出力端子が第1のインバータの入力端子と電気的に接続
された第2のインバータと、を有し、第4の回路は、第1のデータを記憶する機能と、第
2のデータを記憶する機能と、を有し、第5の回路は、複数の第4の回路に第1のデータ
を書き込む機能と、複数の第4の回路に第2のデータを書き込む機能と、前記複数の第4
の回路から第2のデータを読み出す機能と、を有する。また、第1のデータは、複数の第
3の回路間の導通状態を制御するためのデータであり、第2のデータは、前記第1の回路
における処置に用いられるデータである。
記第1の回路のキャッシュメモリとして動作する機能であり、第2のデータは、キャッシ
ュメモリの記憶領域に記憶されるデータであってもよい。
リアルデータに基づいて生成され、第2のデータは、前記第5の回路に入力されたパラレ
ルデータに基づいて生成されてもよい。
り、通常動作時に不要となる回路の面積規模を縮小することができる装置を提供すること
ができる。また、本発明の一態様により、設計後においても新たなテストパターンを生成
することができる装置を提供することができる。
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。
置、IC、LSI、FPGAなどのPLD(Programmable Logic D
evice)、FPGAを搭載したSoC(System on a Chip)など、
半導体集積回路を含むあらゆる装置を、その範疇に含まれる。また、表示装置には、液晶
表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー
、DMD(Digital Micromirror Device)、PDP(Pla
sma Display Panel)、FED(Field Emission Di
splay)など、集積回路を回路に有している表示装置が、その範疇に含まれる。
るものも含むものであり、電流、電圧または電位が、供給可能、或いは伝送可能な状態に
することができるような回路構成を含むものとする。従って、接続している回路構成とは
、直接接続している回路構成を必ずしも指すわけではなく、電流、電圧または電位が、供
給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素
子を介して間接的に接続している回路構成も、その範疇に含む。また、回路図上は独立し
ている構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が
電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場
合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機
能を併せ持っている場合も、その範疇に含める。
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
る電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
、回路11と、回路12とを有する。回路11は、演算、制御等を行う機能を有する回路
であり、代表的には複数のトランジスタを含む集積回路である。例えば、回路11は、順
序回路や組み合わせ回路などの各種の論理回路を有する構成とすることができ、中央処理
装置などとして用いることができる。回路12は、回路11と同様、代表的には複数のト
ランジスタから構成される集積回路である。また、回路12は、特に回路構成を再構成す
ることが可能な回路(以下、「再構成可能回路」ともいう)とすることが好ましい。
などの論理回路としての機能を有する回路(以下、「プログラマブルロジックエレメント
」、「PLE」ともいう)15を複数有する。また、回路14は、複数のPLE15間の
導通/非導通、PLE15と入出力装置(図示せず)との間の導通/非導通を制御するス
イッチとしての機能を有する回路(以下、「プログラマブルスイッチ」、「SW」ともい
う)16を複数有する。また、SW16は、複数のPLE15間の導通/非導通や、PL
E15と入出力装置との間の導通/非導通を決定するためのデータ(以下、「コンフィギ
ュレーションデータ」ともいう)を記憶する機能を有する回路(以下、「コンフィギュレ
ーションメモリ」としても機能する。コンフィギュレーションメモリに格納するコンフィ
ギュレーションデータを変更することにより、複数のPLE15間の導通/非導通、PL
E15と入出力装置との間の導通/非導通を変更し、回路12を所望の論理回路に再構成
することができる。
ためのコンフィギュレーションデータを記憶する機能を有していてもよい。当該コンフィ
ギュレーションデータを変更することにより、PLE15内部の回路構成を変更し、PL
E15における入力信号に対する出力信号を任意の論理に変更することができ、PLE1
5において行う論理演算の内容を変更することができる。これにより、一つのPLE15
に複数の種類の論理演算を行う機能を付与することができるため、PLE15の数を少な
く抑えつつ、回路12において生成する信号の種類を増やすことができる。また、別のテ
ストパターンを生成するための信号を外部から供給することなく、動作状態の試験の内容
を変更することができる。
複数のSW16の他、回路17を有する。回路17は、複数のSW16と接続されており
、複数のSW16へのデータの入力、または複数のSW16からのデータの出力を行う駆
動回路としての機能を有する。例えば、回路17から複数のSW16にコンフィギュレー
ションデータを出力することにより、SW16にコンフィギュレーションデータを格納す
ることができる。そして、当該コンフィギュレーションデータに基づいてSW16の導通
/非導通を制御することにより、複数のPLE15間の導通/非導通を制御し、回路12
を所望の論理回路に再構成することができる。
ョンデータを記憶する機能を有している場合、回路17がPLE15にコンフィギュレー
ションデータを出力する機能を有する構成としてもよい。
テストパターン」ともいう)を生成する機能を有する回路、すなわち回路11のテスト回
路としての機能と、回路11の通常動作時(回路11において動作状態の試験が行われな
い期間)において、回路11の一部として動作する機能を有する回路、すなわち回路11
の拡張回路としての機能と、を有する。これらの構成について、図2、3を参照しながら
説明する。なお、回路12が有する拡張回路としての機能は特に限定されない。例えば、
本来は回路11において行われるべき処理の一部を行うものであってもよいし、回路11
に新たな構成や機能を付加するものであってもよい。
のコンフィギュレーションデータが格納されており、当該コンフィギュレーションデータ
に基づいて複数のSW16の導通/非導通が制御される。これにより、複数のPLE15
間の導通/非導通が制御され、回路12がテスト回路に再構成される。すなわち、複数の
SW16に所定のコンフィギュレーションデータが格納されることによって回路12にテ
スト回路としての機能が付与される。そして、再構成された回路12においてテストパタ
ーンが生成され、当該テストパターンが回路11へ出力される。
状態の試験は、回路11の一部の動作状態の試験であってもよいし、回路11の全体の動
作状態の試験であってもよい。例えば、回路11が記憶素子を有する場合、動作状態の試
験は、当該記憶素子の動作状態(データの記憶が適切に行われているか否か、等)を試験
するものであってもよい。また、例えば、回路11が位相を同期する機能を有するアナロ
グ回路を有する場合、動作状態の試験は、当該アナログ回路の動作状態を試験するもので
あってもよい。
ータを回路11から回路12に送信し、回路12において回路11の動作状態の評価を行
う構成としてもよい。この場合、回路12には回路11の動作状態を評価する機能が付加
されていることが好ましい。
のSW16にコンフィギュレーションデータを出力する機能を有する。回路17から出力
されたコンフィギュレーションデータが複数のSW16に格納されることにより、回路1
2がテスト回路に再構成される。なお、回路17から複数のSW16へのコンフィギュレ
ーションの出力は、例えば、コンフィギュレーションデータに対応するシリアルデータを
回路12の外部に設けられた記憶装置18などから回路17に入力し、当該シリアルデー
タに対応するコンフィギュレーションデータを回路17からSW16に出力することによ
って行うことができる。このように、回路12がテスト回路として機能する際には、回路
17は、入力されたシリアルデータに基づいてコンフィギュレーションデータを複数のS
W16に出力する機能を有する。
けるテストパターンの生成が必要とされない。そのため、回路11の通常動作時において
回路12がテスト回路に再構成されていると、装置10において不要となる回路の面積が
増大してしまう。そこで、本発明の一態様では、回路11の通常動作時において、回路1
2を回路11の拡張回路として用いる。例えば、SW16はデータを記憶する機能を有す
るため、回路11の動作状態の試験の際にはテスト回路を構成するためのコンフィギュレ
ーションメモリとして用いたSW16を、回路11の通常動作時には回路11における処
理に用いられるデータを記憶する回路として機能させることができる。これにより、装置
10において回路11の通常の動作時に不要となる回路の面積を縮小することができる。
ここでは特に、SW16が回路11における処理に用いられるデータを記憶する回路とし
て機能する例について説明する。回路11の通常動作時において、回路11における処理
に用いられるデータ(例えば、回路11で行われる論理演算に用いられるデータ、回路1
1において論理演算を行った結果得られたデータ、回路11で行う処理の内容に対応した
データなど)が、回路11から複数のSW16に出力され、当該データがSW16に格納
される。また、回路11からの要求に応じて、SW16に格納されたデータが回路11に
出力される。このように、SW16を回路11の一部として用いることができる。
1における処理に用いられるデータをSW16に出力する機能、および、SW16に格納
されたデータを読み出す機能を有する。そのため、SW16を回路11において用いられ
る記憶回路として駆動させることができる。例えば、SW16を回路11のキャッシュメ
モリとして用いる場合、SW16へのデータの書き込みは、装置10の主記憶装置(図示
せず)に記憶されたデータに対応するパラレルデータを回路11から回路17に入力し、
当該パラレルデータに対応するデータを回路17からSW16に出力することによって行
うことができる。また、SW16に格納されたデータの読み出しは、SW16に格納され
たデータを回路17に入力し、当該データを回路17から回路11に出力することによっ
て行うことができる。このように、回路12が拡張回路として機能する際には、回路17
は、回路11から入力されたパラレルデータに基づいて回路11の処理に用いられるデー
タを複数のSW16に出力する機能、および、複数のSW16に格納されたデータをパラ
レルデータとして読み出す機能を有する。
装置(図示せず)等から回路12に制御信号を入力することによって行うことができる。
また、上記の機能の切り替えを行う命令が、回路11が有する記憶装置(図示せず)に記
憶される構成とし、装置10の電源投入時において当該命令に従って上記の機能の切り替
えを行ってもよい。そして、回路12を拡張回路として用いる場合は、複数のPLE15
の出力をハイインピーダンスとし、PLE15からSW16への信号を遮断することによ
り、SW16をPLE15から独立した回路として用いることができる。
ッシュメモリとして用いる場合の構成の一例を示す。
されたコンフィギュレーションデータに基づいて回路12がテスト回路に再構成される。
そして、回路12においてテストパターンが生成され、当該テストパターンが回路11へ
出力される。
路14が回路11のキャッシュメモリとして機能する。具体的には、複数のSW16のう
ち少なくとも一部のSW16が、キャッシュメモリの記憶領域21として機能する。
呼ぶ)を有し、各ラインには、装置10の主記憶装置(図示せず)に記憶されたデータの
一部のコピーを記憶することができる。図4においては、記憶領域21がt列(tは自然
数)のラインを有する場合を例示している。また、記憶領域21が有する各ラインは、タ
グフィールド22およびデータフィールド23を有する。データフィールド23は、主記
憶装置に記憶されたデータのコピーが記憶される記憶領域に相当する。また、タグフィー
ルド22は、データフィールド23に記憶されているデータに対応する、主記憶装置上の
アドレスの上位ビット(タグデータ)が記憶される記憶領域に相当する。そして、主記憶
装置のデータのコピーがデータフィールド23におけるどのラインに記憶されるかは、デ
ータフィールド23に記憶されているデータに対応する、主記憶装置上のアドレスの下位
ビットにより定められる。
20からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指
定されるラインにおけるタグフィールド22に記憶されているタグデータとを比較し、比
較の結果をタグヒット信号として出力する機能を有する。この比較により、プロセッサ2
0からアクセス要求があったアドレスに対応するデータが、記憶領域21に記憶されてい
る状態(以下、キャッシュヒットともいう)であるか、記憶領域21に記憶されていない
状態(以下、キャッシュミスともいう)であるかを判別することができる。キャッシュヒ
ットの場合は、上記ラインのデータフィールドに記憶されたデータを所望のデータとして
、回路11における処理に用いることができる。
ビットが記憶領域21に送信され、当該アドレスの上位ビットが比較回路24に送信され
る。そして、記憶領域21では、プロセッサ20から受信したアドレスの下位ビットによ
り定められるラインのタグフィールド22に記憶されているタグデータが読み出され、当
該タグデータが比較回路24に送信される。
タグフィールド22から読み出されたタグデータとが比較される。比較の結果、アドレス
の上位ビットとタグデータが一致する場合は、プロセッサ20からアクセス要求があった
アドレスに対応するデータが記憶領域21に記憶されていることとなる。また、比較の結
果、アドレスの上位ビットとタグデータが一致しない場合は、プロセッサ20からアクセ
ス要求があったアドレスに対応するデータが記憶領域21に記憶されていないこととなる
。そして、この比較の結果が信号26として比較回路24からプロセッサ20に出力され
る。また、上記比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該ア
ドレスの下位ビットにより定められるラインのデータフィールド23に記憶されたデータ
が、プロセッサ20において用いられる所望のデータに対応する。よって、当該データが
信号27としてプロセッサ20に出力される。
ータフィールドに記憶されているデータが有効か無効かの識別情報が、特定の記憶領域に
記憶されていてもよい。当該データが無効の場合は、タグの比較結果によらず、キャッシ
ュミスと判定される。
これに限られず、回路13が比較回路24としての機能を有する構成としてもよい。この
場合、回路14の一部には、回路13を比較回路24としての機能を有する回路に再構成
するためのデータが記憶されている。また、回路14の一部が比較回路24としての機能
を有する構成としてもよい。
ことができる。なお、当該キャッシュメモリとしては、フル連想方式、ダイレクトマップ
方式、セット連想方式の各種の方式を採用することができる。
図5に示す。図5において、回路11は回路19を有する。そして、回路14は、タグフ
ィールド22aおよびデータフィールド23aを有する記憶領域21aを有し、回路19
は、タグフィールド22bおよびデータフィールド23bを有する記憶領域21bと、タ
グフィールド22cおよびデータフィールド23cを有する記憶領域21cとを有する。
このような構成とすることにより、回路19を回路14とともにキャッシュメモリとして
用いることができる。この場合、回路14が有する記憶領域21aと、回路19が有する
記憶領域21b、21cとを用いて、セット連想方式のキャッシュメモリを構成すること
ができる。なお、記憶領域21aは図4における記憶領域21に対応し、タグフィールド
22aは図4におけるタグフィールド22に対応し、データフィールド23aは図4にお
けるデータフィールド23に対応し、比較回路24aは図4における比較回路24に対応
し、信号26aは図4における信号26に対応する。
0からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定
されるラインにおけるタグフィールド22bに記憶されているタグデータとを比較し、比
較の結果を信号26bとして出力する機能を有する。比較回路24cは、プロセッサ20
からアクセス要求のあったアドレスの上位ビットと、当該アドレスの下位ビットで指定さ
れるラインにおけるタグフィールド22cに記憶されているタグデータとを比較し、比較
の結果を信号26cとして出力する機能を有する。なお、比較回路24b、24cは、比
較回路24aと同様、回路12に設けられていてもよい。また、回路13または回路14
が比較回路24bとしての機能を有する構成としてもよいし、回路13または回路14が
比較回路24cとしての機能を有する構成としてもよい。
4cにおける比較の結果を情報として含む信号を出力する機能を有する。具体的には、選
択回路25は、複数の比較回路24a、24b、24cにおける比較の結果、アドレスの
上位ビットが一致するラインが存在した場合、当該ラインから読み出されたデータを選択
し、当該データを信号28としてプロセッサ20に出力する機能を有する。より具体的に
は、比較回路24aにおける比較の結果、アドレスの上位ビットとタグデータが一致する
場合、当該アドレスの下位ビットにより定められるラインのデータフィールド23aに記
憶されたデータが信号28としてプロセッサ20に出力される。また、比較回路24bに
おける比較の結果、アドレスの上位ビットとタグデータが一致する場合、当該アドレスの
下位ビットにより定められるラインのデータフィールド23bに記憶されたデータが信号
28としてプロセッサ20に出力される。また、比較回路24cにおける比較の結果、ア
ドレスの上位ビットとタグデータが一致する場合、当該アドレスの下位ビットにより定め
られるラインのデータフィールド23cに記憶されたデータが信号28としてプロセッサ
20に出力される。また、選択回路25は、比較回路24a、24b、24cにおける比
較により、プロセッサ20にアクセス要求されたデータが回路19または回路14に記憶
されている状態(キャッシュヒット)か、記憶されていない状態(キャッシュミス)か、
を判断し、その結果を情報として含む信号29をプロセッサ20に出力する機能を有する
。比較回路24a、24b、24cにおける比較の結果を情報として含む信号28は、選
択回路25の他、例えばOR回路などを用いて生成することもできる。なお、選択回路2
5は、回路12に設けられていてもよい。
路14が1セットの記憶領域(記憶領域21a)を有する例を示している。この場合、記
憶領域21a、21b、21cを用いて、3ウェイセット連想方式のキャッシュメモリを
構成することができる。なお、回路19が有するセット数と回路14が有する記憶領域の
セット数はこれに限定されず、任意の数とすることができる。回路19が有するセット数
をi、回路14が有するセットの数をjとした場合、回路19および回路14を用いて、
i+jウェイセット連想方式のキャッシュメモリを構成することができる。回路19およ
び回路14を用いてキャッシュメモリを構成することにより、回路19または回路14の
一方のみを用いてキャッシュメモリを構成する場合と比べてキャッシュメモリのセット数
を増加させることができる。よって、スラッシングを生じにくくし、キャッシュメモリの
ヒット率を高めることができるため、装置10の性能を高めることができる。
のキャッシュメモリとして機能させ、回路11が拡張回路として機能するときは、回路1
9および回路14をi+jウェイセット連想方式のキャッシュメモリとして機能させるこ
ともできる。
は複数のSW16にコンフィギュレーションデータを出力する機能を有し(図2(B))
、回路11の通常動作時においては、回路17は複数のSW16に回路11における処理
に用いられるデータをSW16に出力する機能、および、SW16に格納されたデータを
読み出す機能を有する(図3(B))。そのため、回路12に、テスト回路としての機能
および拡張回路として機能を付与することができる。よって、回路11の動作状態を試験
する際にテスト回路として用いた回路12を、回路11の通常動作時においてはキャッシ
ュメモリなどの拡張回路として用いることができ、装置10において回路11の通常動作
時に不要となる回路の面積規模を縮小することができる。
ト回路を挙げたが、これに限られない。すなわち、回路11の通常動作時に不要となる任
意の回路を、回路12によって再構成することができる。この場合にも、回路11の通常
動作時に不要となる回路の面積規模を縮小することができる。
したが、これに限られない。例えば、回路12を仮想メモリにおけるTLB(Trans
lation Look−aside Buffer)や分岐予測回路として用いること
もできる。また、回路12を乗算回路、積和演算回路などの演算回路として用いることも
できる。さらに、回路11の通常動作時、回路12において、キャッシュメモリとして機
能する構成と演算回路として機能する構成との切り替えを行うことにより、回路12をキ
ャッシュメモリ兼演算回路として用いることもできる。
内容等の本明細書等に開示された内容と適宜組み合わせることができる。
本実施の形態では、図1乃至3における回路12のより具体的な構成の一例について説明
する。
6を有するセルアレイ30と、回路17と、回路41と、回路42とを有する。なお、複
数のSW16はそれぞれ、回路17、回路41、回路42と接続されている。また、複数
のPLE15はそれぞれ、少なくとも一つのSW16と接続されている。
。また、セルアレイ30はs行のセルアレイ31を有する。よって、セルアレイ30はs
x×y個のセル32を有する。そして、セル32にはそれぞれ回路17から出力されるデ
ータが格納される。
出力され、セル32に格納される。そして、当該コンフィギュレーションデータに基づい
てセル32の導通/非導通が制御されることにより、セルアレイ31の回路構成が決定さ
れ、セルアレイ31からPLE15に所定の信号33が入力される。そして、信号33に
基づいてPLE15の出力信号が決定され、当該信号が他のSW、PLEなどに入力され
る。
いられるデータが回路17から出力され、当該データが配線BLを介してセル32に格納
される。また、セル32に格納されたデータに対応する信号が配線SLを介して回路17
に出力されることにより、データの読み出しが行われる。ここで、セルアレイ30にはy
ビットのデータをsx組格納することができる。
データを出力する機能、およびセル32に格納されたデータを読み出して外部に出力する
機能を有する。また、回路17は回路43を有する。図7に示すように、回路43は、回
路51、回路52、回路53を有する。なお、回路17は、回路43を複数有する構成と
してもよい。
パルス、配線CKから供給されるクロック信号、および、配線CKBから供給される反転
クロック信号に基づいて、配線DATAから供給されるシリアルデータを、回路52を介
して回路53に順次格納する機能を有する。(以下、回路51をシフトレジスタ51もい
う。)なお、配線DATAから供給されるシリアルデータの例としては、例えば、回路1
2をテスト回路に再構成するためのコンフィギュレーションデータなどが挙げられる。
供給される複数ビットのパラレルデータを、配線WSELに供給される信号によって特定
される回路53の特定のノードに格納する機能を有する。(以下、回路52を選択回路5
2ともいう。)なお、配線WDATAから供給される複数ビットのパラレルデータの例と
しては、例えば、主記憶装置に記憶されたデータの一部のコピーなどが挙げられる。
一括して配線BLに出力する機能を有する。また、回路53は、セル32から出力された
データを格納する機能を有する。(以下、回路53をラインバッファ53ともいう。)
とができる構成とすることが好ましい。また、回路43は、セル32から出力されてライ
ンバッファ53に格納されたデータのうち、配線RSELから供給される信号によって特
定されるデータを選択し、当該データを配線RDATAに出力することができる構成とす
ることが好ましい。
供給される信号により制御することができる。また、セル32からのデータ読み出し動作
は、配線RENから供給される信号により制御することができる。また、セル32へのデ
ータの書き込み動作は、配線WENから供給される信号により制御できる。
セルアレイ30が有する複数のセル32のうち、特定の行のセル32を選択する機能を有
する。
s行のSW16のうち、特定の行のSW16を選択するための信号を生成する機能を有す
る。回路45は、配線CONTEXT[1]乃至[x]に供給される信号により、回路4
4によって選択された特定の行のSW16において、さらに特定の行のセル32を選択す
るための信号を生成する機能を有する。なお、回路44は、例えばデコーダなどによって
構成することができる。また、回路45は、例えば複数のNAND回路などによって構成
することができる。
の信号を配線47[1]乃至[s]に出力する。そして、回路45は、回路44から配線
47[1]乃至[s]を介して入力される信号と配線CONTEXT[1]乃至[x]か
ら入力される信号に基づき、各SW16において特定の1行のセル32を選択する信号を
配線CWL[1]乃至[sx]に出力する。具体的には、回路45は、各SW16におけ
る1行目の配線CWL[1]、配線CWL[(s−1)x+1]の組と、各SW16にお
ける第x行目の配線CWL[x]、配線CWL[sx]の組と、のうち1組を選択する信
号を出力する。そして、回路41によって選択された配線CWLと接続されたセル32に
格納されたコンフィギュレーションデータに従い、回路12が所望のテスト回路に再構成
される。
き、s行のSW16のうち特定の行のSW16を選択するための信号を配線47[1]乃
至[s]に出力する。そして、回路45は、回路44から配線47[1]乃至[s]を介
して入力される信号と配線CONTEXT[1]乃至[x]から入力される信号に基づき
、回路44によって選択された特定のSW16に含まれるセル32のうち特定の1行のセ
ル32を選択する信号を配線CWL[1]乃至[sx]に出力する。具体的には、回路4
5は、配線CWL[1]乃至[sx]のうち1つを選択する信号を出力する。そして、回
路41によって選択された行のセル32に格納されたデータに対応した信号が、配線SL
[1]乃至[y]に出力される。
行のセル32のうち特定の1行のセル32を選択する機能を有し、回路12を拡張回路と
して用いる場合は、sx行のセル32のうち特定の1行のセル32を選択する機能を有す
る。
0が有する複数のセル32のうち、特定の行のセル32を選択する機能を有する。具体的
には、回路42は、sx行のセル32のうち、特定の1行のセル32を選択するための信
号を配線WWL[1]乃至[sx]に出力する機能を有する回路46を有する。回路46
は、例えばデコーダなどによって構成することができる。回路46には、選択する行のア
ドレスに関する情報を含む信号が配線WADRから供給され、当該信号を回路46におい
てデコードすることにより、データの入力が行われる1行のセル32を選択することがで
きる。そして、選択された1行のセル32には、配線BL[1]乃至[y]から供給され
るデータが格納される。
ためのコンフィギュレーションデータ等に対応するシリアルデータの書き込み、主記憶装
置に記憶されたデータの一部のコピー等に対応するパラレルデータの書き込み、および、
当該パラレルデータの読み出しを行うことができる。よって、回路12に、テスト回路と
しての機能および拡張回路として機能を付与することができる。
イ31は、複数のセル32を有する。ここでは、x行のセルがy列設けられた構成につい
て説明する。なお、図8(A)において、x行y列のセルを、セル32[x,y]と表記
する。
2、トランジスタ103、データを記憶する機能を有する回路である記憶回路104を有
する。トランジスタ101のゲートは配線WWLと接続され、ソースまたはドレインの一
方は配線BLと接続され、他方は記憶回路104の第1の端子と接続されている。記憶回
路104の第2の端子はトランジスタ102のゲートと接続されている。トランジスタ1
02のソース又はドレインの一方は配線SLと接続され、他方はトランジスタ103のソ
ース又はドレインの一方と接続されている。トランジスタ103のゲートは配線CWLと
接続され、ソース又はドレインの他方は配線PLEINと接続されている。
ための信号を伝える機能を有する配線であり、具体的には、トランジスタ103の導通/
非導通を制御する信号を伝える機能を有する配線である。配線WWL[1]乃至[x]は
、複数のセル32のうち、特定の行のセル32を選択するための信号を伝える機能を有す
る配線であり、具体的には、トランジスタ101の導通/非導通を制御する信号を伝える
機能を有する配線である。配線BL[1]乃至[y]は、セル32に格納するデータに対
応する信号を伝える機能を有する配線である。配線SL[1]乃至[y]は、セル32に
格納されたデータに対応する信号を伝える機能を有する配線である。配線PLEINは、
PLEや入出力装置に入力される信号、またはPLEや入出力装置から出力される信号を
伝える機能を有する配線である。
のゲートは配線INITと接続され、ソースまたはドレインの一方は配線PLEINと接
続され、他方は所定の電位が供給される配線と接続されている。なお、当該所定の電位の
大きさは、0ボルトに限定されない。セルアレイ31を有する装置に電源電圧を投入した
直後の初期状態などにおいて、配線PLEINの電位がハイレベルとローレベルの間の中
間電位になってしまう場合がある。そして、中間電位が配線PLEINと接続されたPL
Eの入力端子に与えられると、当該PLEの入力端子と接続された回路素子において貫通
電流が生じやすくなる。しかし、トランジスタ105を導通状態とすることにより配線P
LEINの電位を初期化することができるので、電源が投入された直後などにおいてPL
Eの入力端子が中間電位になるのを防ぐことができ、PLEの入力端子に接続された回路
素子における貫通電流の発生を防止することができる。
チ回路106がインバータ107、トランジスタ108を有する構成例を示す。インバー
タ107の入力端子は配線PLEINと接続され、出力端子はトランジスタ108のゲー
トと接続されている。トランジスタ108のソースまたはドレインの一方は配線PLEI
Nと接続され、他方は所定の電位が供給される配線と接続されている。ラッチ回路106
は、配線PLEINの電位を保持する機能を有しており、配線PLEINがフロート状態
となることを防ぐことができる。したがって、PLEの入力端子が中間電位になるのを防
ぐことができ、当該入力端子に接続された回路素子における貫通電流の発生を防止するこ
とができる。
けるラッチ回路106は、インバータ109、110を有し、インバータ109の入力端
子は配線PLEINと接続され、出力端子はインバータ110の入力端子と接続されてい
る。また、インバータ110の出力端子は、配線PLEINと接続されている。このよう
な構成とすることにより、配線PLEINの電位がハイレベルであってもローレベルであ
ってもその電位を保持することができ、配線PLEINがフロート状態となることをより
効果的に防止することができる。
タ108と接続された所定の電位が供給される配線は、高電位電源線であっても低電位電
源線(接地線など)であってもよく、また、所定の電位の大きさは0ボルトに限定されな
い。また、図8においてはラッチ回路106がインバータ107、109、110を用い
た例を示したが、これに限られず、入力された信号の極性を反転させる機能を有する素子
であれば、これをインバータ107、109、110の代わりに用いることができる。
ランジスタ102、103がpチャネル型である場合を示すが、これに限られず、トラン
ジスタ101、102、103、105、108はそれぞれ、nチャネル型であってもp
チャネル型であってもよい。
、抵抗素子、容量素子、インダクタなどのその他の素子をさらに有していても良い。
回路12をテスト回路に再構成するためのコンフィギュレーションデータが格納される。
具体的には、まず、配線WWL[1]の電位を制御してセル32[1,1]乃至[1,y
]が有するトランジスタ101を導通状態とし、配線BL[1]乃至[y]の電位を記憶
回路104に供給することにより、セル32[1,1]乃至[1,y]にコンフィギュレ
ーションデータを格納する。次に、配線WWL[x]の電位を制御してセル32[x,1
]乃至[x,y]が有するトランジスタ101を導通状態とし、配線BL[1]乃至[y
]の電位を記憶回路104に供給することにより、セル32[x,1]乃至[x,y]に
コンフィギュレーションデータを格納する。そして、セル32[1,1]乃至[x,y]
に格納されたコンフィギュレーションデータに応じて、トランジスタ102の導通/非導
通が制御される。これにより、セル32[1,1]乃至[x,y]のうち配線CWL[1
]乃至[x]により選択された行のセル32の導通/非導通を制御することができ、配線
PLEINと配線SL[1]乃至[y]との間の導通/非導通を制御することができる。
ンデータを格納することにより、複数のPLE15間の導通/非導通、またはPLE15
と入出力装置との間の導通/非導通を制御し、回路12をテスト回路に再構成することが
できる。なお、セル32[1,1]乃至[x,y]に格納されたコンフィギュレーション
データを変更することにより、回路12において生成されるテストパターンの変更を容易
に行うことができる。
ためのコンフィギュレーションデータを格納する機能を有する場合、当該コンフィギュレ
ーションデータを変更してPLE15内部の回路構成を変更することにより、回路12を
テスト回路に再構成することもできる。
1,1]乃至[x,y]に回路11の動作に用いられるデータが格納される。そして、ト
ランジスタ105を導通状態として配線PLEINの電位をローレベルとした後、配線C
WL[1]乃至[x]の電位を制御してセル32[1,1]乃至[x,y]のうち特定の
行のセル32を選択することにより、当該特定の行のセル32に格納されたデータに対応
した信号が配線SL[1]乃至[y]に出力される。よって、セル32をデータの書き込
みおよび読み出しが可能な記憶装置として利用することができる。
ピーを格納する場合、セルアレイ31を回路11のキャッシュメモリとして用いることが
できる。この場合、セル32[1,1]乃至[1,y]をキャッシュメモリの1行目のラ
インとして機能させ、セル32[x,1]乃至[x,y]をキャッシュメモリのx行目の
ラインとして機能させることができ、セルアレイ31をライン数x、ビット数yのキャッ
シュメモリとして用いることができる。
ャネル形成領域が形成される半導体膜の材料として、シリコン、ゲルマニウム、シリコン
ゲルマニウム、酸化物半導体など様々な材料を用いることができる。
るため、オフ電流が著しく小さいトランジスタであることが好ましい。トランジスタ10
1のオフ電流が小さいと、記憶回路104に保持されている電荷のトランジスタ101を
介したリークを低減することができる。よって、セル32に格納されたコンフィギュレー
ションデータを長時間保持することができる。ここで、シリコン等よりもバンドギャップ
が広く、真性キャリア密度がシリコン等よりも低い半導体膜にチャネル形成領域が形成さ
れるトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ10
1として用いるのに好適である。このような半導体膜の材料としては、例えば、シリコン
の2倍以上の大きなバンドギャップを有する、酸化物半導体などが挙げられる。酸化物半
導体を有するトランジスタは、シリコンやゲルマニウムなど酸化物半導体以外の材料を用
いて形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よっ
て、酸化物半導体を有するトランジスタ101を用いることで、記憶回路104に保持さ
れている電荷のリークを効果的にと抑制することができる。
、103には大きな電流供給能力が求められる。また、配線PLEINの電位の初期化を
高速に行うため、トランジスタ105にも大きな電流供給能力が求められる。よって、ト
ランジスタ102、103、105には、酸化物半導体以外の材料、例えばシリコン等を
用いたトランジスタを用いることが好ましい。これによって、トランジスタ102、10
3、105の電流供給能力を向上させることができる。
ランジスタを組み合わせ、要求される機能に応じてトランジスタを使い分ける構成とする
ことにより、データの長期間の保持と回路の高速動作の両方を同時に実現することができ
る。
いたトランジスタと比較してpチャネル型のトランジスタの作製が容易である。よって、
トランジスタ101、102、103、105、108のうち、pチャネル型とするトラ
ンジスタは、酸化物半導体以外の材料を用いたトランジスタとすることが好ましい。これ
により、装置の作製における歩留まりの向上を図ることができる。
、セル32[1,1]乃至[x,y]それぞれの読み出し動作の際に行う必要があるため
、トランジスタ105の導通状態と非導通状態の切り替えは短期間に行えることが好まし
い。そのため、トランジスタ105には、トランジスタ102、103と比較して大きな
電流供給能力を有することが好ましい。従って、トランジスタ105のW(チャネル幅)
/L(チャネル長)は、トランジスタ102のW/Lよりも大きいことが好ましい。また
、トランジスタ105のW/Lは、トランジスタ103のW/Lよりも大きいことが好ま
しい。これにより、トランジスタ102のW/Lまたはトランジスタ103のW/Lを小
さくすることに伴うセルアレイ31のサイズの縮小と、トランジスタ105のW/Lを大
きくすることに伴う配線PLEINの初期化速度の向上の両立を図ることができる。
等の素子を設けてもよいし、スイッチの配置や配線の接続関係を変更してもよい。例えば
、図9(A)に示すように、トランジスタ103を配線SLとトランジスタ102との間
に設ける構成としてもよい。この場合、トランジスタ103のゲートは配線CWLと接続
され、ソースまたはドレインの一方は配線SLと接続され、他方はトランジスタ102の
ソースまたはドレインの一方と接続されている。このような構成とすることにより、図8
(A)におけるセル32の構成と比較して、配線CWLの電位の変動に起因して配線PL
EINに生じるノイズを抑制することができる。よって、配線PLEINと接続されたP
LEなどにおける誤動作を防止することができる。
ソース又はドレインの一方およびトランジスタ102のゲートと接続された構成としても
よい。また、図9(B)のセル32において、トランジスタ103を配線SLとトランジ
スタ102との間に設ける構成としてもよい(図9(C))。
構成することができる。インバータ111の出力端子はインバータ112の入力端子と接
続されており、インバータ112の出力端子はインバータ111の入力端子と接続されて
いる。また、図9(E)に示すように、インバータ111はトランジスタ113、114
を有し、インバータ112はトランジスタ115、116を有する構成とすることができ
る。ここで、トランジスタ113、115はpチャネル型であり、トランジスタ114、
116はnチャネル型トランジスタである。
たトランジスタの両方を用いて構成する場合、酸化物半導体を用いたトランジスタと酸化
物半導体以外の材料を用いたトランジスタとを積層した構成とすることが好ましい。例え
ば、酸化物半導体以外の材料を用いたトランジスタの上方に絶縁層を設け、当該絶縁層の
上方に酸化物半導体を用いたトランジスタを設ける構成とすることができる。この場合、
すべてのトランジスタが同一層に設けられている場合と比較して、セル32の面積を縮小
することができる。
ランジスタ101、114、116を酸化物半導体を用いたトランジスタとし、p型トラ
ンジスタであるトランジスタ102、103、113、115を酸化物半導体以外の材料
を用いたトランジスタとし、p型トランジスタであるトランジスタ102、103、11
3、115の上方にnチャネル型であるトランジスタ101、114、116が積層され
た構成とすることができる。この場合、トランジスタ101、114、116を同一の工
程で作製し、トランジスタ102、103、113、115を同一の工程で作製すること
ができるため、歩留まりの向上を図ることができる。さらに、トランジスタ102、10
3、113、115とトランジスタ101、114、116が積層された構成を有するた
め、セル32の面積を縮小することができる。
を積層した構成としては、実施の形態5、6に示す構成などを適用することができる。
は一例として、セル32を図8(A)に示す構成とし、記憶回路104を図9(D)に示
す構成とした場合について説明する。すなわち、トランジスタ101のソースまたはドレ
インの一方は、インバータ111の入力端子およびインバータ112の出力端子と接続さ
れ、トランジスタ102のゲートは、インバータ111の出力端子およびインバータ11
2の入力端子と接続されている。
て説明する。なお、図10では示していないが、回路12に電源を供給した直後に、全て
のセル32[1,1]乃至[x,y]にローレベルのデータを格納してもよい。具体的に
は、配線WWL[1]乃至[sx]の電位を全てハイレベルにし、配線BL[1]乃至[
y]の電位を全てローレベルとすることで、全てのセル32[1,1]乃至[x,y]に
格納されているデータをローレベルとすることができる。これにより、配線SL[1]乃
至[y]間で意図しない短絡が発生することを防止することができるため、配線PLEI
Nの電位が不定値となることを防止し、不要な消費電流を低減することができる。
ス信号と呼ぶ)を配線WADRから回路46に供給し、当該アドレス信号を回路46でデ
コードすることにより(図6参照)、配線WWL[1]の電位をハイレベルとする。そし
て、配線BL[1]の電位をハイレベルとし、配線BL[2]の電位をローレベルとする
。これにより、セル32[1,1]における記憶回路104(図8参照)にBL[1]の
電位が供給され、セル32[1,1]にハイレベルのデータが格納される。また、セル3
2[1,2]における記憶回路104にBL[2]の電位が供給され、セル32[1,2
]にローレベルのデータが格納される。
に示す構成を用いているため、セル32[1,1]、[1,2]におけるトランジスタ1
02のゲートには、セル32[1,1]、[1,2]に格納されているデータの反転信号
が供給される。具体的には、ハイレベルのデータが格納されたセル32[1,1]におけ
るトランジスタ102のゲートの電位はローレベルとなり、トランジスタ102は導通状
態となる。また、ローレベルのデータが格納されたセル32[1,2]におけるトランジ
スタ102のゲートの電位はハイレベルとなり、トランジスタ102は非導通状態となる
。
ドレス信号を回路46でデコードすることにより、配線WWL[x]の電位をハイレベル
とする。そして、配線BL[1]の電位をローレベルとし、配線BL[2]の電位をハイ
レベルとする。これにより、セル32[x,1]にローレベルのデータが格納され、セル
32[x,2]にハイレベルのデータが格納される。そして、ローレベルのデータが格納
されたセル32[x,1]におけるトランジスタ102のゲートの電位はハイレベルとな
り、トランジスタ102は非導通状態となる。また、ハイレベルのデータが格納されたセ
ル32[x,2]におけるトランジスタ102のゲートの電位はローレベルとなり、トラ
ンジスタ102は導通状態となる。
ドレス信号を回路46でデコードすることにより、配線WWL[(s−1)x+1]の電
位をハイレベルとする。そして、配線BL[1]の電位をハイレベルとし、配線BL[2
]の電位をローレベルとする。これにより、セル32[(s−1)x+1,1]にハイレ
ベルのデータが格納され、セル32[(s−1)x+1,2]にローレベルのデータが格
納される。
ドレス信号を回路46でデコードすることにより、配線WWL[sx]の電位をハイレベ
ルとする。そして、配線BL[1]の電位をローレベルとし、配線BL[2]の電位をハ
イレベルとする。これにより、セル32[sx,1]にローレベルのデータが格納され、
セル32[sx,2]にハイレベルのデータが格納される。
作について説明する。
のセルアレイ31の全てを選択する信号が回路44から配線47[1]乃至[s]を介し
て回路45に供給される。また、配線CONTEXT1の電位をハイレベル、配線CON
TEXTxの電位をローレベルの電位とすることにより、配線CONTEXT1と接続さ
れた配線CWL[1]、[(s−1)x+1]の電位がローレベルとなり、当該配線CW
Lと接続されたセル32[1,1]乃至[1,y]、セル32[(s−1)x+1,1]
乃至[(s−1)x+1,y]が選択される。そして、当該選択されたセル32の導通/
非導通が、当該選択されたセル32に格納されたデータによって決定され、回路12の再
構成が行われる。
XTxの電位をハイレベルとする。その結果、配線CONTEXTxと接続された配線C
WL[x]、配線CWL[sx]がローレベルとなり、当該配線CWLと接続されたセル
32[x,1]乃至[x,y]、セル32[sx,1]乃至[sx,y]が選択される。
そして、当該選択されたセル32の導通/非導通が、当該選択されたセル32に格納され
たデータによって決定され、回路12の再構成が行われる。
乃至T10における動作について説明する。
ス信号が供給されることにより、複数のセルアレイ31のうち特定のセルアレイ31(こ
こでは1行目のセルアレイ31)を選択する信号が回路44から配線47[1]乃至[s
]を介して回路45に供給される。また、配線CONTEXT1の電位をハイレベル、配
線CONTEXTxの電位をローレベルの電位とすることにより、1行目のセルアレイ3
1において、特に配線CONTEXT1と接続された配線CWL[1]の電位がローレベ
ルとなり、配線CWL[1]と接続されたセル32[1,1]乃至[1,y]が選択され
る。そして、当該選択されたセル32[1,1]乃至[1,y]において、データの読み
出し動作が行われる。
る。そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回
路44でデコードするとともに、配線CONTEXT1の電位をハイレベル、配線CON
TEXTxの電位をローレベルとすることにより(図6参照)、配線CWL[1]の電位
をローレベルとする。また、配線INIT(図8参照)の電位をハイレベルとすることに
より、配線PLEINの電位をローレベルとする。上記動作により、ハイレベルのデータ
が格納されたセル32[1,1]は導通状態となり、SL[1]の電位はローレベルとな
る。また、ローレベルのデータが格納されたセル32[1,2]は非導通状態となり、S
L[2]の電位はハイレベルを維持する。ここで、SL[1]乃至[y]にPLEが接続
されている場合は、その出力をハイインピーダンスとしておくことが好ましい。なお、図
10では、図8に示すトランジスタ105と接続された、所定の電位を供給する機能を有
する配線の電位がローレベルである場合のタイミングチャートを例示しているが、ハイレ
ベルであっても良い。
そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路4
4でデコードするとともに、配線CONTEXT1の電位をローレベル、配線CONTE
XTxの電位をハイレベルとすることにより、配線CWL[x]の電位をローレベルとす
る。また、配線INITの電位をハイレベルとすることで、配線PLEINの電位をロー
レベルとする。上記動作により、ローレベルのデータが格納されたセル32[x,1]は
非導通状態となり、SL[1]の電位はハイレベルを維持する。また、ハイレベルのデー
タが格納されたセル32[x,2]は導通状態となり、SL[2]の電位はローレベルと
なる。
そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路4
4でデコードするとともに、配線CONTEXT1の電位をハイレベル、配線CONTE
XTxの電位をローレベルとすることにより、配線CWL[(s−1)x+1]の電位を
ローレベルとする。また、配線INITの電位をハイレベルとすることで、配線PLEI
Nの電位をローレベルとする。上記動作により、ハイレベルのデータが格納されたセル3
2[(s−1)x+1,1]は導通状態となり、SL[1]の電位はローレベルとなる。
また、ローレベルのデータが格納されたセル32[(s−1)x+1,2]は非導通状態
となり、SL[2]の電位はハイレベルを維持する。
。そして、アドレス信号を配線CADRから回路44に供給し、当該アドレス信号を回路
44でデコードするとともに、配線CONTEXT1の電位をローレベル、配線CONT
EXTxの電位をハイレベルとすることにより、配線CWL[sx]の電位をローレベル
とする。また、配線INITの電位をハイレベルとすることで、配線PLEINの電位を
ローレベルとする。上記動作により、ローレベルのデータが格納されたセル32[sx,
1]は非導通状態となり、SL[1]の電位はハイレベルを維持する。また、ハイレベル
のデータが格納されたセル32[sx,2]は導通状態となり、SL[2]の電位はロー
レベルとなる。
]に供給されることにより、セル32に格納されたデータを読み出しが可能となる。よっ
て、セル32を書き込みおよび読み出しが可能な記憶装置として用いることができる。
ータの書き込み、およびパラレルデータの読み出しを行うことができる。そのため、期間
T1乃至T4に示す動作によって、セル32へのシリアルデータまたはパラレルデータの
書き込みを行うことができる。また、期間T7乃至T10に示す動作によって、セル32
からのパラレルデータの読み出しを行うことができる。
レイ31は、配線PLEINを複数有し(配線PLEIN[1]乃至[x])、PLEI
N[1]はセル32[1,1]乃至[1,y]と接続され、PLEIN[x]はセル32
[x,1]乃至[x,y]と接続されている。また、配線PLEIN[1]は、トランジ
スタ105[1]およびラッチ回路106[1]と接続され、配線PLEIN[x]はト
ランジスタ105[x]およびラッチ回路106[x]と接続されている。このように、
各行のセル32がそれぞれ別の配線PLEINと接続された構成をとる場合、セル32[
1,1]乃至[x,y]における読み出し動作は、トランジスタ105[1]乃至[x]
を用いて行毎に行うことができる。この場合、図8の構成と比較して配線PLEINの寄
生容量を低減できるため、トランジスタ105に要求される電流供給能力の条件を緩和す
ることができ、トランジスタ105のサイズや材料などの自由度を高めることができる。
して用いる場合を説明したが、これに限られず、回路12を仮想メモリにおけるTLBや
分岐予測回路として用いることもできる。
はセル32にテスト回路用のコンフィギュレーションデータを出力する機能を有し、回路
11の通常動作時においては、回路17は複数のセル32に回路11における処理に用い
られるデータを出力する機能、および、セル32に格納されたデータを読み出す機能を有
する。そのため、回路12に、テスト回路としての機能および拡張回路として機能を付与
することができる。よって、回路11の動作状態を試験する際にテスト回路として用いた
回路12を、回路11の通常動作時においてはキャッシュメモリなどの拡張回路として用
いることができ、装置10において回路11の通常の動作時に不要となる回路の面積規模
を縮小することができる。
ト回路を挙げたが、これに限られない。すなわち、回路11の通常動作時に不要となる任
意の回路を、回路12によって再構成することができる。この場合にも、回路11の通常
動作時に不要となる回路の面積規模を縮小することができる。
したが、これに限られない。例えば、回路12を仮想メモリにおけるTLBや分岐予測回
路として用いることもできる。また、回路12を乗算回路、積和演算回路などの演算回路
として用いることもできる。さらに、回路11の通常動作時、回路12において、キャッ
シュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことに
より、回路12をキャッシュメモリ兼演算回路として用いることもできる。
内容等の本明細書等に開示された内容と適宜組み合わせることができる。
本実施の形態では、図7に示す回路43の、より具体的な構成の一例について説明する。
択回路204乃至206と、ラッチ回路207乃至212を有するラインバッファと、ト
ランジスタ213乃至221と、イネーブルバッファ222乃至224を有する。
、配線SPから供給されるスタートパルスおよび配線CKから供給されるクロック信号が
入力される。また、ラッチ回路201の入力端子および出力端子はAND回路の入力端子
と接続され、当該AND回路の出力端子は配線SEL[1]と接続される。ラッチ回路2
02には、ラッチ回路201の出力信号および配線CKBから供給される反転クロック信
号が入力される。また、ラッチ回路202の入力端子および出力端子はAND回路の入力
端子と接続され、当該AND回路の出力端子は配線SEL[2]と接続される。同様に、
ラッチ回路203には、前段のラッチ回路の出力信号と、配線CKから供給されるクロッ
ク信号または配線CKBから供給される反転クロック信号(図12においてはクロック信
号)が入力される。また、ラッチ回路203の入力端子および出力端子はAND回路の入
力端子と接続され、当該AND回路の出力端子は配線SEL[y]と接続される。
ト回路として用いることを示す信号(例えば、ローレベルの信号)が供給される。そして
、配線SEL[1]に出力された信号はラッチ回路207のラッチ用信号として用いられ
、配線SEL[2]に出力された信号はラッチ回路208のラッチ用信号として用いられ
、配線SEL[y]に出力された信号はラッチ回路209のラッチ用信号として用いられ
る。
続することにより構成することができる。回路12を拡張回路、例えばキャッシュメモリ
として用いる場合、配線CENに回路12をキャッシュメモリとして用いることを示す信
号(例えば、ハイレベルの信号)が供給される。そして、配線WSEL[1]に出力され
た信号はラッチ回路207のラッチ用信号およびラッチ回路208等のラッチ用信号とし
て用いられ、配線WSEL[m]に出力された信号はラッチ回路209等のラッチ用信号
として用いられる。
ように接続することにより構成することができる。回路12をテスト回路として用いる場
合、配線DATAにシリアルデータが順次入力され、当該シリアルデータが選択回路20
4乃至206を介してラッチ回路207乃至209に順次格納される。また、回路12を
キャッシュメモリとして用いる場合、配線WDATA[1]乃至[n]にnビットのパラ
レルデータが入力され、当該パラレルデータが配線WSEL[1]によって選択された選
択回路204、205等を介してラッチ回路207、208等に格納され、さらに、配線
WDATA[1]乃至[n]にnビットのパラレルデータが入力され、当該パラレルデー
タが配線WSEL[m]によって選択された選択回路206等を介してラッチ回路209
に格納される。すなわち、パラレルデータをnビットずつラッチ回路に一括で格納する動
作をm回繰り返すことにより、ラッチ回路207乃至209にn×m=yビットのデータ
が格納される。この時、配線WENの電位を制御することにより、トランジスタ219乃
至221を導通させ、配線SL[1]乃至[y]の電位をローレベルとすることが好まし
い。これにより、セル32へのデータの書き込みの際、配線SLに接続されたセル32に
おけるトランジスタ102(図8参照)のソース又はドレインの一方の電位をローレベル
とすることができ、より安定したデータの書き込みが可能となる。
7乃至209から出力されたデータを格納する機能を有する。そして、ラッチ回路210
乃至212に格納されたデータは、配線BL[1]乃至[y]に供給される。
読み出し動作を行う際には、配線RENに供給する信号を制御することにより、トランジ
スタ213乃至215を導通状態とし、配線SL[1]乃至[y]とラッチ回路207乃
至209が接続された状態とする。このとき、配線SL[1]乃至[y]には、配線SL
[1]乃至[y]と接続されたセル32に格納されたデータに対応する信号が供給され、
当該信号がラッチ回路207乃至209に格納される。なお、データの読み出しを行うセ
ル32を選択する直前に、配線PCの電位を制御することにより、トランジスタ216乃
至218を導通させ、配線SL[1]乃至[y]をプリチャージすることが好ましい。こ
れにより、セル32に格納されたデータがハイレベルであってもローレベルであっても、
データの読み出しを正確に行うことができる。
ータは、配線RSEL[1]乃至[m]により供給される信号により選択されるイネーブ
ルバッファ222乃至イネーブルバッファ224を介して、nビットずつ、配線RDAT
A[1]乃至[n]に出力される。よって、セル32に格納されたデータを、パラレルデ
ータとして読み出すことができる。
チ回路210乃至212を介して配線BL[1]乃至[y]に供給することにより、特定
の行のセル32にデータを同時に書き込むことができる。すなわち、特定の行のセル32
に格納されるデータの更新を一括で行うことができる。
ラッチ回路207乃至209に格納した後、ラッチ回路207乃至209のうち一部に新
しいデータを格納してデータを上書きし、その後、ラッチ回路207乃至ラッチ回路20
9に格納されたデータをラッチ回路210乃至ラッチ回路212を介して配線BL[1]
乃至[y]に供給することにより、当該特定の行のセル32のうち、一部のセルのデータ
を書き換えることができる。すなわち、特定の行のセル32のうち一部のセルに格納され
たデータを部分的に更新することができる。
ラッチ回路207乃至209に格納した後、ラッチ回路210乃至212を介して配線B
L[1]乃至[y]に供給することにより、当該特定の行のセル32のデータをリフレッ
シュすることができる。これによって、セル32におけるトランジスタ102のゲートお
よび記憶回路104の電位が低下した場合に、元の電位に戻すことができる。
し用のラッチ回路としても用いることができる。よって、書き込み用のラッチ回路と読み
出し用のラッチ回路を別々に設ける必要がなくなるため、回路の規模を小さくし、回路の
面積を削減することができる。
32へのパラレルデータの書き込みと、セル32からのパラレルデータの読み出しを行う
ことができる。
イミングチャートである。なお、期間T1乃至11において、配線CENには、回路12
をテスト回路として用いる場合に対応するローレベルの信号が供給されている。
]の電位をハイレベルとし、配線BL[1]乃至[y]の電位をローレベルとすることに
より、セル32[1,1]乃至[x,y]のすべてにローレベルのデータを格納する。こ
れにより、配線SL[1]乃至[y]間で意図しない短絡が発生することを防止すること
ができるため、配線PLEINの電位が不定値となることを防止し、不要な消費電流を低
減することができる。
3において配線SEL[1]の電位がハイレベルとなり、期間T3における配線DATA
の電位に対応するハイレベルのデータがラッチ回路207に格納される。また、期間T4
において配線SEL[2]の電位がハイレベルとなり、期間T4における配線DATAの
電位に対応するローレベルのデータがラッチ回路208に格納される。なお、配線SPの
電位を図13に示すような電位に制御するために、ラッチ回路201の前段に、配線CK
Bから供給される反転クロック信号により制御されるラッチ回路をさらに追加してもよい
。
207乃至209に格納されたデータは、ラッチ回路210乃至212に格納されるとと
もに、配線BL[1]乃至[y]に出力される。よって、配線BL[1]の電位はハイレ
ベル、配線BL[2]の電位はローレベルとなる。
WWL[1]と接続されたセル32[1,1]乃至[1,y]が書き込み対象として選択
され、セル[1,1]には配線BL[1]の電位に対応したハイレベルのデータが格納さ
れ、セル[1,2]には配線BL[2]の電位に対応するローレベルのデータが格納され
る。
8において配線SEL[1]の電位がハイレベルとなり、期間T8における配線DATA
の電位に対応するローレベルのデータがラッチ回路207に格納される。また、期間T9
において配線SEL[2]の電位がハイレベルとなり、期間T9における配線DATAの
電位に対応するハイレベルのデータがラッチ回路208に格納される。
路207乃至209に格納されたデータは、ラッチ回路210乃至212に格納されると
ともに、配線BL[1]乃至[y]に出力される。よって、配線BL[1]の電位はロー
レベル、配線BL[2]の電位はハイレベルとなる。
線WWL[x]と接続されたセル32[x,1]乃至[x,y]が書き込み対象として選
択され、セル[x,1]には配線BL[1]の電位に対応したローレベルのデータが格納
され、セル[x,2]には配線BL[2]の電位に対応するハイレベルのデータが格納さ
れる。
1]乃至[sx,y]に書き込みが行われ、所定のデータが格納される。そして、当該デ
ータをコンフィギュレーションデータとして回路12がテスト回路に再構成され、回路1
2においてテストパターンの生成等が行われる。
る。
み出し動作を説明するタイミングチャートである。ここで、期間T12乃至T14は、セ
ル32へのデータの書き込み動作に相当する。また、期間T15は、セル32からのデー
タの読み出し動作に相当する。また、期間T16乃至T18は、セルに格納されたデータ
の一部を書き換える動作に相当する。また、期間T19、T20は、キャッシュメモリの
データのリフレッシュ動作に相当する。なお、期間T12乃至20において、配線CEN
には、回路12をキャッシュメモリとして用いる場合に対応するハイレベルの信号が供給
されている。
をハイレベルとし、配線WDATA[1]の電位をハイレベル、配線WDATA[2]の
電位をローレベルとする。これにより、ラッチ回路207にはハイレベルのデータが格納
され、ラッチ回路208にはローレベルのデータが格納される。
位をハイレベルとし(図示せず)、配線WDATA[1]の電位をローレベル、配線WD
ATA[2]の電位をハイレベルとすると、配線WSEL[m]および配線WDATA[
1]と接続されたラッチ回路(図示せず)にはローレベルのデータが格納され、配線WS
EL[m]および配線WDATA[2]と接続されたラッチ回路(図示せず)にはハイレ
ベルのデータが格納される。
レベル、配線WWL[1]の電位をハイレベルとする。この時、ラッチ回路207に格納
されているハイレベルのデータがラッチ回路210に格納されるとともに、配線BL[1
]に出力される。また、ラッチ回路208に格納されているローレベルのデータがラッチ
回路211に格納されるとともに、配線BL[2]に出力される。よって、配線BL[1
]の電位はハイレベル、配線BL[2]の電位はローレベルとなる。さらに、配線WWL
[1]と接続された1行目のセル32[1,1]乃至[1,y]が書き込み対象として選
択され、セル[1,1]には配線BL[1]の電位に対応したハイレベルのデータが格納
され、セル[1,2]には配線BL[2]の電位に対応するローレベルのデータが格納さ
れる。なお、期間T14において、配線WENの電位をハイレベルとすることにより、ト
ランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベル
とすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接
続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方
の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
電位をローレベルとすると、配線CWL[1]と接続された1行目のセル32[1,1]
乃至[1,y]が読み出し対象として選択され、配線SL[1]乃至[y]に、セル32
[1,1]乃至[1,y]に格納されたデータに対応する信号が出力される。具体的には
、配線CWL[1]の電位がローレベルとなることにより、セル32[1,1]、[1,
2]におけるトランジスタ103は導通状態となり、ハイレベルのデータが格納されたセ
ル32[1,1]におけるトランジスタ102は導通状態となり、ローレベルのデータが
格納されたセル32[1,2]におけるトランジスタ102は非導通状態となる。そのた
め、セル32[1,1]は導通状態、セル32[1,2]は非導通状態となり、配線SL
[1]の電位はローレベル、配線SL[2]の電位はハイレベルとなる。なお、ここでは
、セル32を図8(A)に示す構成とし、記憶回路104を図9(D)に示す構成として
いる。すなわち、トランジスタ101のソースまたはドレインの一方は、インバータ11
1の入力端子およびインバータ112の出力端子と接続され、トランジスタ102のゲー
トは、インバータ111の出力端子およびインバータ112の入力端子と接続されている
。
り、トランジスタ213乃至215が導通状態となり、配線SL[1]乃至[y]の電位
に対応するデータがラッチ回路207乃至209に格納される。具体的には、ラッチ回路
207にはハイレベルのデータが格納され、ラッチ回路208にはローレベルのデータが
格納される。なお、期間T15の初期において、配線PCの電位をローレベルとし、トラ
ンジスタ216乃至218を導通状態とすることにより、配線SL[1]乃至[y]をプ
リチャージしておく構成が好ましい。これによって、セル32に格納されたデータがハイ
レベルであってもローレベルであっても、データの読み出しを正確に行うことができる。
格納されたデータがイネーブルバッファ222を介して配線RDATA[1]に出力され
、ラッチ回路208に格納されたデータがイネーブルバッファ223を介して配線RDA
TA[2]に出力される。
電位をローレベルとすることにより、配線SL[1]乃至[y]にセル32[1,1]乃
至[1,y]に格納されたデータに対応する信号が出力される。そして、期間T15と同
様の動作により、配線SL[1]乃至[y]の電位に対応するデータがラッチ回路207
乃至209に格納される。ここでは、ラッチ回路207にハイレベルのデータが格納され
、ラッチ回路208にローレベルのデータが格納される。
TA[1]の電位をローレベルとし、配線WDATA[2]の電位をハイレベルとすると
、ラッチ回路207にローレベルのデータが格納され、ラッチ回路にハイレベルのデータ
が格納される。
レベル、配線WWL[1]の電位をハイレベルとする。この時、ラッチ回路207に格納
されているローレベルのデータがラッチ回路210に格納されるとともに、配線BL[1
]に出力される。また、ラッチ回路208に格納されているハイレベルのデータがラッチ
回路211に格納されるとともに、配線BL[2]に出力される。よって、配線BL[1
]の電位はローレベル、配線BL[2]の電位はハイレベルとなる。さらに、配線WWL
[1]と接続された1行目のセル32[1,1]乃至[1,y]が書き込み対象として選
択され、セル[1,1]には配線BL[1]の電位に対応したローレベルのデータが格納
され、セル[1,2]には配線BL[2]の電位に対応するハイレベルのデータが格納さ
れる。なお、期間T18において、配線WENの電位をハイレベルとすることにより、ト
ランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベル
とすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接
続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方
の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
電位をローレベルとすることにより、配線SL[1]乃至[y]にセル32[1,1]乃
至[1,y]に格納されたデータに対応する信号が出力される。そして、期間T16と同
様の動作により、配線SL[1]乃至[y]の電位に対応するデータがラッチ回路207
乃至209に格納される。ここでは、ラッチ回路207にローレベルのデータが格納され
、ラッチ回路208にハイレベルのデータが格納される。
レベル、配線WWL[1]の電位をハイレベルとする。この時、ラッチ回路207に格納
されているローレベルのデータがラッチ回路210に格納されるとともに、配線BL[1
]に出力される。また、ラッチ回路208に格納されているハイレベルのデータがラッチ
回路211に格納されるとともに、配線BL[2]に出力される。よって、配線BL[1
]の電位はローレベル、配線BL[2]の電位がハイレベルとなる。さらに、配線WWL
[1]と接続された1行目のセル32[1,1]乃至[1,y]が書き込み対象として選
択され、セル[1,1]には配線BL[1]の電位に対応したローレベルのデータが格納
され、セル[1,2]には配線BL[2]の電位に対応するハイレベルのデータが格納さ
れる。なお、期間T20において、配線WENの電位をハイレベルとすることにより、ト
ランジスタ219乃至221を導通させ、配線SL[1]乃至[y]の電位をローレベル
とすることが好ましい。これにより、セル32へのデータの書き込みの際、配線SLに接
続されたセル32におけるトランジスタ102(図8参照)のソース又はドレインの一方
の電位をローレベルとすることができ、より安定したデータの書き込みが可能となる。
して用いる場合を説明したが、本発明の一態様はこれに限られず、回路12を仮想メモリ
におけるTLBや分岐予測回路として用いることもできる。
はセル32にテスト回路用のコンフィギュレーションデータを出力する機能を有し、回路
11の通常動作時においては、回路17は複数のセル32に回路11における処理に用い
られるデータを出力する機能、および、セル32に格納されたデータを読み出す機能を有
する。そのため、回路12に、テスト回路としての機能および拡張回路として機能を付与
することができる。よって、回路11の動作状態を試験する際にテスト回路として用いた
回路12を、回路11の通常動作時においてはキャッシュメモリなどの拡張回路として用
いることができ、装置10において回路11の通常の動作時に不要となる回路の面積規模
を縮小することができる。
ト回路を挙げたが、これに限られない。すなわち、回路11の通常動作時に不要となる任
意の回路を、回路12によって再構成することができる。この場合にも、回路11の通常
動作時に不要となる回路の面積規模を縮小することができる。
したが、これに限られない。例えば、回路12を仮想メモリにおけるTLBや分岐予測回
路として用いることもできる。また、回路12を乗算回路、積和演算回路などの演算回路
として用いることもできる。さらに、回路11の通常動作時、回路12において、キャッ
シュメモリとして機能する構成と演算回路として機能する構成との切り替えを行うことに
より、回路12をキャッシュメモリ兼演算回路として用いることもできる。
内容等の本明細書等に開示された内容と適宜組み合わせることができる。
本実施の形態では、回路12(図1乃至5参照)に用いることができるPLDの構成の一
例について説明する。
図15に、回路12に用いることができるPLD400の構成の一部を例示する。PLD
400は、複数のPLE410(図1乃至5におけるPLE15に対応)と、複数のPL
E410の入力端子または出力端子に電気的に接続されている複数の配線420と、配線
420間の導通状態を制御する機能を有するSW(図1乃至5におけるSW16に対応)
とを有する。複数の配線420とSWとにより、PLE410間の導通状態が制御される
。
電気的に接続されている配線420に加えて、クロック信号や信号RESをPLE410
に供給する機能を有する配線が設けられていても良い。クロック信号は、例えば、PLE
410が有するフリップフロップからの信号の出力のタイミングを制御する動作に用いる
ことができる。また、信号RESは、例えば、PLE410が有するフリップフロップに
保持されているデータを、初期化するタイミングを制御する動作に用いることができる。
次いで、PLE410の構成例について説明する。
、LUT(ルックアップテーブル)430と、フリップフロップ440とを有する。LU
T430では、回路情報を含むデータに従って、入力端子450に入力される入力信号の
論理値に対する、出力信号の論理値が定められる。フリップフロップ440は、LUT4
30の出力信号に含まれるデータを保持し、クロック信号CLKに同期して当該データに
対応した出力信号を、出力端子460から出力する。
にしても良い。具体的には、回路情報を含むデータに従って、フリップフロップ440が
D型フリップフロップ、T型フリップフロップ、JK型フリップフロップ、またはSW型
フリップフロップのいずれかの機能を有するようにしても良い。
E410は、図16(A)に示したPLE410に、AND回路470が追加された構成
を有している。AND回路470には、フリップフロップ440からの信号が、正論理の
入力として与えられ、信号INITの電位が、負論理の入力として与えられている。上記
構成により、信号INITの電位に従って、出力端子460の電位を初期化することがで
きる。
E410は、図16(A)に示したPLE410に、マルチプレクサ480が追加された
構成を有している。また、図16(C)に示すPLE410は、記憶回路490を有して
いる。
論理値が定められる。また、マルチプレクサ480は、LUT430からの出力信号と、
フリップフロップ440からの出力信号とが入力されている。そして、マルチプレクサ4
80は、記憶回路490に格納されているデータに従って、上記2つの出力信号のいずれ
か一方を選択し、出力する機能を有する。マルチプレクサ480からの出力信号は、出力
端子460から出力される。
E410は、図16(C)に示したPLE410に、マルチプレクサ500が追加された
構成を有している。また、図16(D)に示すPLE410は、記憶回路510を有して
いる。
、他のPLE410が有するフリップフロップ440からの出力信号とが入力されている
。そして、マルチプレクサ500は、記憶回路510に格納されている回路情報を含むデ
ータに従って、上記2つの出力信号のいずれか一方を選択し、出力する機能を有する。
次いで、PLE410が有する、回路情報を記憶する機能を有する記憶回路の構成例につ
いて説明する。
に示す記憶回路490として、或いは、図16(D)に示す記憶回路490または記憶回
路510として用いることができる。また、記憶回路600は、LUT430が有する記
憶回路として用いることができる。
は、複数の回路610がm行n列で配置されている場合を例示している。そして、i列j
行目(iはn以下の自然数を意味し、jはm以下の自然数を意味する)の回路610は、
配線BL[i−1]、配線CL[1,0]、配線WL[2j−1,2j−2]、配線OL
[j−1]に電気的に接続されている。
0は、データを記憶する機能を有する複数の回路620と、複数の回路620からそれぞ
れ出力されるデータを選択する機能を有するマルチプレクサ630とを有する。具体的に
、図18(A)では、回路610が回路620a及び回路620bで示す2つの回路62
0を有する場合を例示している。
b[i−1]は、共に、回路620a及び回路620bに電気的に接続されている。配線
WL[2j−2]及び配線WL[2j−1]は、回路620a及び回路620bにそれぞ
れ電気的に接続されている。配線CL[0]及び配線CL[1]は、マルチプレクサ63
0に電気的に接続されている。回路620aから出力されるデータと、回路620bから
出力されるデータとは、マルチプレクサ630において、配線CL[0]及び配線CL[
1]から供給される信号に含まれるデータに従って、いずれかが選択される。
10に電気的に接続される配線WL及び配線CLの数も、回路620の数に合わせて調整
することが望ましい。また、回路610が有する回路620の数は、単数であっても良い
。この場合、配線WL及び配線CLの数も、回路620の数に合わせて調整することが望
ましい。さらに、回路610が有する回路620の数が単数である場合は、マルチプレク
サ630を回路610に設けず、回路620から出力されるデータを配線OL[j−1]
に入力するようにしても良い。
示す回路620は、トランジスタ640、650、660、670を少なくとも有する。
また、回路620は、図18(B)に示すように、容量素子680及び容量素子690を
有していても良い。
の供給を制御する機能を有する。具体的には、トランジスタ640が導通状態であるとき
、配線BL[i−1]に与えられたデータを含む第1信号の電位が、ノードND1に供給
される。また、トランジスタ640が非導通状態であるとき、ノードND1の電位が保持
される。容量素子680の一方の電極はノードND1に電気的に接続されており、容量素
子680は、ノードND1の電位を保持する機能を有する。容量素子680の他方の電極
は、例えば、一定の電位を供給することができる機能を有する配線に接続されている。例
えば、GND線に接続されている。ただし、その配線の電位は、0ボルトであることに限
定されない。
または配線WL[2j−2]に与えられる信号の電位に従って行われる。
ける導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ65
0が導通状態であるとき、配線700と配線720とが導通状態となる。また、トランジ
スタ650が非導通状態であるとき、配線700と配線720とは非導通状態となる。
の電位の供給を、制御する機能を有する。具体的には、トランジスタ660が導通状態で
あるとき、配線BLb[i−1]に与えられたデータを含む第2信号の電位が、ノードN
D2に供給される。また、トランジスタ660が非導通状態であるとき、ノードND2の
電位が保持される。容量素子690の一方の電極はノードND2に電気的に接続されてお
り、容量素子690は、ノードND2の電位を保持する機能を有する。容量素子690の
他方の電極は、例えば、一定の電位を供給することができる機能を有する配線に電気的に
接続されている。例えば、GND線に電気的に接続されている。ただし、その配線の電位
は、0ボルトであることに限定されない。なお、容量素子690の他方の電極は、容量素
子680の他方の電極と、電気的に接続されていてもよい。ただし、本発明の一態様は、
これに限定されない。
または配線WL[2j−2]に与えられる信号の電位に従って行われる。
ける導通状態と非導通状態とを切り替える機能を有する。具体的には、トランジスタ67
0が導通状態であるとき、配線710と配線720とが導通状態となる。また、トランジ
スタ670が非導通状態であるとき、配線710と配線720とは非導通状態となる。
電位VSSが与えられるものとする。そして、データを回路620に書き込むときには、
第1信号の電位と、第2信号の電位は、互いに極性が反転している、すなわち論理レベル
が反転している。よって、トランジスタ650とトランジスタ670とは、一方が導通状
態にあるとき、他方が非導通状態にある。また、トランジスタ650とトランジスタ67
0のうち、どちらが導通状態にあり、どちらが非導通状態にあるかは、第1信号と第2信
号の電位、すなわちデータによって定まる。そのため、データによって、配線720に与
えられる電位が、ハイレベルの電位VDDであるか、ローレベルの電位VSSであるかが
定まる。
クサ630に入力される。
60に用いられるトランジスタは、ノードND1及びノードND2の電位を保持する機能
を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコ
ンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チ
ャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さく
することができるので、トランジスタ640及びトランジスタ660に用いるのに好適で
ある。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップ
を有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するト
ランジスタをトランジスタ640及びトランジスタ660に用いることで、ノードND1
及びノードND2に保持されている電荷が、リークするのを防ぐことができる。
1を電位VSSにすることは容易であるが、ノードND1を電位VDDにすることは、上
記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ650にpチャ
ネル型のトランジスタが用いられていると、トランジスタ650を確実に非導通状態にす
ることが難しくなり、トランジスタ650を介して貫通電流が流れやすくなる。よって、
トランジスタ640にnチャネル型のトランジスタが用いられる場合、トランジスタ65
0には、nチャネル型のトランジスタを用いることが、貫通電流を防止するために望まし
い。トランジスタ660とトランジスタ670にも同様のことが言える。すなわち、トラ
ンジスタ660にnチャネル型のトランジスタが用いられる場合、トランジスタ670に
は、nチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。
1を電位VDDにすることは容易であるが、ノードND1を電位VSSにすることは、上
記トランジスタの閾値電圧を考慮すると難しい。そのため、トランジスタ650にnチャ
ネル型のトランジスタが用いられていると、トランジスタ650を確実に非導通状態にす
ることが難しくなり、トランジスタ650を介して貫通電流が流れやすくなる。よって、
トランジスタ640にpチャネル型のトランジスタが用いられる場合、トランジスタ65
0には、pチャネル型のトランジスタを用いることが、貫通電流を防止するために望まし
い。トランジスタ660とトランジスタ670にも同様のことが言える。すなわち、トラ
ンジスタ660にpチャネル型のトランジスタが用いられる場合、トランジスタ670に
は、pチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。
本実施の形態では、回路12(図1乃至5参照)に用いることができる再構成可能回路の
構成の一例について説明する。
図19に、図8に示したセル32を有する半導体装置の断面構造を、一例として示す。
Sトランジスタともいう)であるトランジスタ101が、単結晶のシリコン基板にチャネ
ル形成領域を有するトランジスタ(以下、Siトランジスタともいう)であるトランジス
タ102上に形成されている場合を例示している。なお、このようにSiトランジスタと
OSトランジスタが積層された構成は、図8、9におけるセル32に適宜用いることがで
きる。例えば、図8、9におけるpチャネル型トランジスタ102、103、115、1
16をSiトランジスタとして、図19におけるトランジスタ102のように単結晶のシ
リコン基板に作製し、図8、9におけるnチャネル型トランジスタ101、114、11
6をOSトランジスタとして、図19におけるトランジスタ101のように単結晶のシリ
コン基板に作製されたトランジスタの上方に設けることができる。
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ102は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ101はトランジスタ102上に
積層されていなくとも良く、トランジスタ101とトランジスタ102とは、同一の層に
形成されていても良い。
VD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリ
コンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いること
ができる。
ウム基板、シリコンゲルマニウム基板等を用いることができる。図19では、単結晶シリ
コン基板を半導体基板801として用いる場合を例示している。
して、選択酸化法(LOCOS法:Local Oxidation of Silic
on法)、トレンチ分離法(STI法:Shallow Trench Isolati
on)等を用いることができる。図19では、トレンチ分離法を用いてトランジスタ10
2を電気的に分離する場合を例示している。具体的に、図19では、半導体基板801に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域810により、トランジスタ102を素子分離さ
せる場合を例示している。
形成されている。そして、上記開口部には、トランジスタ102のソース及びドレインに
それぞれ電気的に接続されている導電膜825及び導電膜826と、トランジスタ102
のゲートに電気的に接続されている導電膜827とが、形成されている。
ており、導電膜826は、絶縁膜811上に形成された導電膜835に電気的に接続され
ており、導電膜827は、絶縁膜811上に形成された導電膜836に電気的に接続され
ている。
は開口部が形成されており、上記開口部に、導電膜836に電気的に接続された導電膜8
37が形成されている。そして、導電膜837は、絶縁膜812上に形成された導電膜8
51に、電気的に接続されている。
形成されており、上記開口部に、導電膜851に電気的に接続された導電膜852が形成
されている。そして、導電膜852は、絶縁膜813上に形成された導電膜853に、電
気的に接続されている。また、絶縁膜813上には、導電膜844が形成されている。
は、絶縁膜861上にトランジスタ101が形成されている。
体膜901上の、ソースまたはドレインとして機能する導電膜921及び導電膜922と
、半導体膜901、導電膜921及び導電膜922上のゲート絶縁膜862と、ゲート絶
縁膜862上に位置し、導電膜921と導電膜922の間において半導体膜901と重な
っているゲート電極931と、を有する。なお、導電膜922は、絶縁膜861に設けら
れた開口部において、導電膜853に電気的に接続されている。
と、ゲート電極931に重なる領域との間に、領域910が存在する。また、トランジス
タ101では、半導体膜901において、導電膜922に重なる領域と、ゲート電極93
1に重なる領域との間に、領域911が存在する。領域910及び領域911に、導電膜
921、導電膜922、及びゲート電極931をマスクとしてアルゴン、p型の導電型を
半導体膜901に付与する不純物、或いは、n型の導電型を半導体膜901に付与する不
純物を添加することで、半導体膜901のうちゲート電極931に重なる領域よりも、領
域910及び領域911の抵抗率を下げることができる。
側において少なくとも有していれば良いが、半導体膜901を間に挟んで存在する一対の
ゲート電極を有していても良い。
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ101は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成例について
説明する。
として示す。図20(A)には、トランジスタ90の上面図を示す。なお、図20(A)
では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している
。また、図20(A)に示した上面図の、一点鎖線A1−A2における断面図を図20(
B)に示し、一点鎖線A3−A4における断面図を図20(C)に示す。
順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜92
bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93
及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半導体
膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に位置
する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化
物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、基板
97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半
導体素子が形成された素子基板であってもよい。
は、トランジスタ90の上面図を示す。なお、図21(A)では、トランジスタ90のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図21(A)に示し
た上面図の、破線A1−A2における断面図を図21(B)に示し、破線A3−A4にお
ける断面図を図21(C)に示す。
半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、ゲ
ート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導電膜
94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上
において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する
。
cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。
ジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物半
導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜92bは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜9
5との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔して
いる酸化物半導体膜92bに、チャネル領域を形成することができる。
1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ90の電界効果移動度が高くなる。
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が変
動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金属
元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体
膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ90の閾値電圧等の電気的特性のばらつきを、低減することができる。
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度)することが好ましい。
または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に
気体が逆流しないようにしておくことが好ましい。
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがIn
−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半
導体膜92bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:
M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以
上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であること
が好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜92bとし
てCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例と
しては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92a、酸化物半
導体膜92cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:
M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は
、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を
1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜92cとしてCAA
C−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:
6、In:M:Zn=1:3:8等がある。
以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さは
、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ま
しくは3nm以上50nm以下である。
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与す
ることができるため、酸化物半導体膜92bは結晶質であることが好ましい。
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。
り形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物半
導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原
子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基
板温度を200℃とし、DC電力0.5kWとすればよい。
stalline Oxide Semiconductor)膜とする場合、酸化物半
導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原
子数比])を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜
ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4P
aとし、基板の温度300℃とし、DC電力0.5kWとすることができる。また、酸化
物半導体膜92bをCAAC−OS膜とする場合、酸化物半導体膜92bの成膜には、I
n−Ga−Zn酸化物(In:Ga:Zn=2:1:3[原子数比])をターゲットに用
いてもよい。このようなターゲットを用いて成膜されたCAAC−OS膜は、一定の範囲
におけるCAAC−OSの回折パターンが観測される領域の割合(CAAC化率ともいう
)を高くすることができるので、当該CAAC−OS膜にチャネル形成領域を有するトラ
ンジスタの周波数特性(f特)を高めることができる。
る。
素欠損が低減されることにより高純度化された酸化物半導体(purified Oxi
de Semiconductor)は、キャリア発生源が少ないため、i型(真性半導
体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
減されている。膜中のキャリア密度は、例えば、1×1017個/cm3以下、又は1×
1015個/cm3以下、又は1×1013個/cm3以下、又は8×1011個/cm
3以下、とすることができる。より好ましくは、キャリア密度を8×1011個/cm3
未満、1×1011個/cm3未満、さらに好ましくは1×1010個/cm3未満であ
り、且つ、1×10−9個/cm3以上とすることができる。
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
インジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
n−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg
酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも
表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化
物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In
−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−
Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化
物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In
−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−
Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−A
l−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物
、In−Hf−Al−Zn酸化物を用いることができる。
であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を
含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。
、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
膜を高純度化するために、加熱処理を行ってもよい。
燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定
した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、
好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体膜に加熱処理を施す。なお
、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含
有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが10ppm未満であ
り、その他、窒素または希ガスで充填された雰囲気をいう。
たは10%以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、酸化物半導体
膜の形成後であれば、いつ行ってもよい。例えば、酸化物半導体膜の選択的なエッチング
後に加熱処理を行ってもよい。
よい。処理時間は24時間以内とする。
短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理
時間を短縮することができる。
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されるこ
とで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ90を用いた半導体装置の高速動作を実現することができる。
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、T
i、Mo、Wなどが挙げられる。
型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが、
トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。
する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥が少ないこと
が好ましく、代表的には、ESR測定により得られる、シリコンのダングリングボンドに
由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であ
ることが好ましい。
する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化
マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマCVD(Ch
emical Vapor Deposition)法またはスパッタリング法等により
、形成することができる。
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換える
と、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電膜
96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、n型化しやすいやすい。しかし、図20及び図21に示すトランジ
スタ90では、導電膜93及び導電膜94とは重ならない酸化物半導体膜92bの端部と
、導電膜96とが重なるため、導電膜96の電位を制御することにより、当該端部にかか
る電界を制御することができる。よって、酸化物半導体膜92bの端部を介して導電膜9
3と導電膜94の間に流れる電流を、導電膜96に与える電位によって制御することがで
きる。このようなトランジスタ90の構造を、Surrounded Channel(
S−Channel)構造とよぶ。
導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電膜
93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑え
ることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。
電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重な
ることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い酸
化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲においてキ
ャリアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結果
、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従っ
て、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以
上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場
合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
単結晶酸化物半導体膜とは、CAAC−OS膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。
まずは、CAAC−OS膜について説明する。
ron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することが難しい。そのため、CAA
C−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
4(A)をさらに拡大した断面TEM像であり、理解を容易にするために原子配列を強調
表示している。
m)の局所的なフーリエ変換像である。図24(C)より、各領域においてc軸配向性が
確認できる。また、A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグレ
インであることが示唆される。また、A−O間では、c軸の角度が14.3°、16.6
°、30.9°のように少しずつ連続的に変化していることがわかる。同様に、O−A’
間では、c軸の角度が−18.3°、−17.6°、−11.3°と少しずつ連続的に変
化していることがわかる。
測される。例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の電
子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測され
る(図25(A)参照。)。
いることがわかる。
内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10n
m未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただ
し、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm2
以上または1000μm2以上となる結晶領域が観察される場合がある。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部
の割合が高くなることがある。また、不純物の添加されたCAAC−OS膜は、不純物が
添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成される
こともある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノー
マリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することが困難
な場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、
または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以
下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrysta
l)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxi
de Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、TEM
による観察像では、結晶粒界を明確に確認することが困難な場合がある。
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装
置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示
すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(
例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行う
と、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結
晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行う
と、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc
−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測
される場合がある(図25(B)参照。)。
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
が可能となる場合がある。
パターンが観測される場合がある。したがって、CAAC−OS膜の良否は、一定の範囲
におけるCAAC−OS膜の回折パターンが観測される領域の割合(CAAC化率ともい
う。)で表すことができる場合がある。例えば、良質なCAAC−OS膜であれば、CA
AC化率は、50%以上、好ましくは80%以上、さらに好ましくは90%以上、さらに
好ましくは95%以上となる。CAAC−OS膜と異なる回折パターンが観測される領域
の割合を非CAAC化率と表記する。
における450℃加熱処理後のCAAC−OS膜を有する各試料の上面に対し、スキャン
しながら透過電子回折パターンを取得した。ここでは、5nm/秒の速度で60秒間スキ
ャンしながら回折パターンを観測し、観測された回折パターンを0.5秒ごとに静止画に
変換することで、CAAC化率を導出した。なお、電子線としては、プローブ径が1nm
のナノビーム電子線を用いた。なお、同様の測定は6試料に対して行った。そしてCAA
C化率の算出には、6試料における平均値を用いた。
)であった。また、450℃加熱処理後のCAAC−OS膜のCAAC化率は85.3%
(非CAAC化率は14.7%)であった。成膜直後と比べて、450℃加熱処理後のC
AAC化率が高いことがわかる。即ち、高い温度(例えば400℃以上)における加熱処
理によって、非CAAC化率が低くなる(CAAC化率が高くなる)ことがわかる。また
、500℃未満の加熱処理においても高いCAAC化率を有するCAAC−OS膜が得ら
れることがわかる。
パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することがで
きなかった。したがって、加熱処理によって、nc−OS膜と同様の構造を有する領域が
、隣接する領域の構造の影響を受けて再配列し、CAAC化していることが示唆される。
M像であり、図25(D)は、450℃加熱処理後のCAAC−OS膜の平面TEM像で
ある。図25(C)と図25(D)とを比較することにより、450℃加熱処理後のCA
AC−OS膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理
によって、CAAC−OS膜の膜質が向上することがわかる。
なる場合がある。
本実施の形態では、図19とは異なる構造のセル32を有する半導体装置の構造の一例に
ついて説明する。
お、破線A1−A2で示す領域では、トランジスタ102及びトランジスタ101のチャ
ネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ1
02及びトランジスタ101のチャネル幅方向における構造を示している。ただし、本発
明の一態様では、トランジスタ102のチャネル長方向とトランジスタ101のチャネル
長方向とが、必ずしも一致していなくともよい。
方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して
垂直の方向を意味する。
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ102上に形成されてい
る場合を例示している。なお、このようにSiトランジスタとOSトランジスタが積層さ
れた構成は、図8、9におけるセル32に適宜用いることができる。例えば、図8、9に
おけるpチャネル型トランジスタ102、103、115、116をSiトランジスタと
して、図19におけるトランジスタ102のように単結晶のシリコン基板に作製し、図8
、9におけるnチャネル型トランジスタ101、114、116をOSトランジスタとし
て、図19におけるトランジスタ101のように単結晶のシリコン基板に作製されたトラ
ンジスタの上方に設けることができる。
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ102は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ101はトランジスタ102上に
積層されていなくとも良く、トランジスタ101とトランジスタ102とは、同一の層に
形成されていても良い。
VD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。
基板、シリコンゲルマニウム基板等を用いることができる。図22では、単結晶シリコン
基板を基板1000として用いる場合を例示している。
して、トレンチ分離法(STI法:Shallow Trench Isolation
)等を用いることができる。図22では、トレンチ分離法を用いてトランジスタ102を
電気的に分離する場合を例示している。具体的に、図22では、エッチング等により基板
1000に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該
絶縁物をエッチング等により部分的に除去することで形成される素子分離領域1001に
より、トランジスタ102を素子分離させる場合を例示している。
純物領域1002及び不純物領域1003と、不純物領域1002及び不純物領域100
3に挟まれたチャネル形成領域1004とが設けられている。さらに、トランジスタ10
2は、チャネル形成領域1004を覆う絶縁膜1005と、絶縁膜1005を間に挟んで
チャネル形成領域1004と重なるゲート電極1006とを有する。
ート電極1006とが絶縁膜1005を間に挟んで重なることで、チャネル形成領域10
04の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
102の基板上における専有面積を小さく抑えつつ、トランジスタ102におけるキャリ
アの移動量を増加させることができる。その結果、トランジスタ102は、オン電流が大
きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域1004におけ
る凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域1004における
凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高
い場合、キャリアが流れる範囲はより広くなるため、トランジスタ102のオン電流をよ
り大きくすることができ、電界効果移動度もより高められる。
上であることが望ましく、1以上であることがより望ましい。
部が形成されている。そして、上記開口部には、不純物領域1002、不純物領域100
3にそれぞれ電気的に接続されている導電膜1012、導電膜1013と、ゲート電極1
006に電気的に接続されている導電膜1014とが、形成されている。
続されており、導電膜1013は、絶縁膜1011上に形成された導電膜1017に電気
的に接続されており、導電膜1014は、絶縁膜1011上に形成された導電膜1018
に電気的に接続されている。
絶縁膜1020上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜1
021が設けられている。絶縁膜1021は、密度が高くて緻密である程、また未結合手
が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡
散を防ぐブロッキング効果を示す絶縁膜1021として、例えば、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の
拡散を防ぐブロッキング効果を示す絶縁膜1021として、例えば、窒化シリコン、窒化
酸化シリコン等を用いることができる。
ジスタ101が設けられている。
半導体膜1030に電気的に接続された、ソース電極またはドレイン電極として機能する
導電膜1032及び導電膜1033と、半導体膜1030を覆っているゲート絶縁膜10
31と、ゲート絶縁膜1031を間に挟んで半導体膜1030と重なるゲート電極103
4と、を有する。なお、絶縁膜1020乃至絶縁膜1022には開口部が設けられており
、導電膜1033は、上記開口部において導電膜1018に接続されている。
の片側において少なくとも有していれば良いが、絶縁膜1022を間に挟んで半導体膜1
030と重なるゲート電極を、さらに有していても良い。
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ101は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。
2上において順に積層された酸化物半導体膜1030a乃至酸化物半導体膜1030cを
有する場合を例示している。ただし、本発明の一態様では、トランジスタ101が有する
半導体膜1030が、単膜の金属酸化物膜で構成されていても良い。
上記実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプ
ラズマCVD法により形成することができるが、他の方法、例えば、熱CVD(Chem
ical Vapor Deposition)法により形成してもよい。熱CVD法の
例としてMOCVD(Metal Organic Chemical Vapor D
eposition)法やALD(Atomic Layer Deposition)
法を使っても良い。
されることが無いという利点を有する。
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原
料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第
2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後
、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の層を
成膜し、後から導入される第2の原料ガスと反応して、第2の層が第1の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なFETを作製する場合に適している。
導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Z
n−O膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、In(CH3)3である。ま
た、トリメチルガリウムの化学式は、Ga(CH3)3である。また、ジメチル亜鉛の化
学式は、Zn(CH3)2である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム(化学式Ga(C2H5)3)を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛(化学式Zn(C2H5)2)を用いることもでき
る。
ハフニウム前駆体化合物を含む液体(ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム(TDMAH))を気化させた原料ガスと、酸化剤としてオ
ゾン(O3)の2種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はHf[N(CH3)2]4である。また、他の材料液としては、テトラキス(エチ
ルメチルアミド)ハフニウムなどがある。
とアルミニウム前駆体化合物を含む液体(トリメチルアルミニウム(TMA)など)を気
化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はAl(CH3)3である。また、他の材料液としては、トリス(ジ
メチルアミド)アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス(2,
2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O2
、一酸化二窒素)のラジカルを供給して吸着物と反応させる。
スとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6
ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代え
てSiH4ガスを用いてもよい。
膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してIn−
O層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO層を形
成し、更にその後Zn(CH3)2ガスとO3ガスを同時に導入してZnO層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてIn−Ga
−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。な
お、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いて
も良いが、Hを含まないO3ガスを用いる方が好ましい。また、In(CH3)3ガスに
かえて、In(C2H5)3ガスを用いても良い。また、Ga(CH3)3ガスにかえて
、Ga(C2H5)3ガスを用いても良い。また、Zn(CH3)2ガスを用いても良い
。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレ
イ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプ
レイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図
23に示す。
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図23(A)に示した携帯型ゲーム機は、2つ
の表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。
5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体
5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部
5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接
続部5605により変更が可能である。第1表示部5603における映像を、接続部56
05における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構
成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。
5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。
03、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5
804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2
筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接
続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は
、接続部5806により変更が可能である。表示部5803における映像を、接続部58
06における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成
としても良い。
3、ライト5104等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各
種集積回路に用いることができる。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、
XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、
XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
、など)であるとする。
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変
換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続さ
れている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別
の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(
つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
る場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施
の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数
の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
記載されているとする。その場合、その回路が、第6のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとってい
るような第6のトランジスタを有していない、と規定して発明を構成することができる。
または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定
して発明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接続
されている第6のトランジスタを有していない、と発明を規定することが可能である。ま
たは、例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を有
していない、と発明を規定することが可能である。
ることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V
以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、
例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可
能である。なお、例えば、その電圧が、5V以上8V以下であると発明を規定することも
可能である。なお、例えば、その電圧が、概略9Vであると発明を規定することも可能で
ある。なお、例えば、その電圧が、3V以上10V以下であるが、9Vである場合を除く
と発明を規定することも可能である。なお、ある値について、「このような範囲であるこ
とが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても
、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」など
と記載されていたとしても、必ずしも、それらの記載には、限定されない。
である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下
である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある
電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。
記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く
、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶
縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、
その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。また
は、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可
能である。
設けられている」と記載されているとする。その場合、例えば、その膜が、4層以上の積
層膜である場合を除く、と発明を規定することが可能である。または、例えば、A膜とそ
の膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である
。
が出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例
えば、送受信システムの場合において、A社が送信機を製造および販売し、B社が受信機
を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有す
る発光装置の場合において、トランジスタが形成された半導体装置は、A社が製造および
販売する。そして、B社がその半導体装置を購入して、その半導体装置に発光素子を成膜
して、発光装置として完成させる、という場合がある。
の一態様を、構成することが出来る。つまり、A社のみが実施するような発明の一態様を
構成することが可能であり、別の発明の一態様として、B社のみが実施するような発明の
一態様を構成することが可能である。また、A社またはB社に対して、特許侵害を主張で
きるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出
来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみ
の場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成するこ
とができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様
は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては
、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成さ
れた半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明
細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を
構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することがで
き、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断すること
が出来る。
容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子な
ど)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子、
抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方
法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を
取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(Nは
整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個(
Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の一
態様を構成することは可能である。別の例としては、N個(Nは整数)の層を有して構成
される断面図から、M個(Mは整数で、M<N)の層を抜き出して、発明の一態様を構成
することは可能である。さらに別の例としては、N個(Nは整数)の要素を有して構成さ
れるフローチャートから、M個(Mは整数で、M<N)の要素を抜き出して、発明の一態
様を構成することは可能である。さらに別の例としては、「Aは、B、C、D、E、また
は、Fを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは、
BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」、
または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可能
である。
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
11 回路
12 回路
13 回路
14 回路
15 PLE
16 SW
17 回路
18 記憶装置
19 回路
20 プロセッサ
21 記憶領域
21a 記憶領域
21b 記憶領域
21c 記憶領域
22 タグフィールド
22a タグフィールド
22b タグフィールド
22c タグフィールド
23 データフィールド
23a データフィールド
23b データフィールド
23c データフィールド
24 比較回路
24a 比較回路
24b 比較回路
24c 比較回路
25 選択回路
26 信号
26a 信号
26b 信号
26c 信号
27 信号
28 信号
29 信号
30 セルアレイ
31 セルアレイ
32 セル
33 信号
41 回路
42 回路
43 回路
44 回路
45 回路
46 回路
47 配線
51 回路
52 回路
53 回路
90 トランジスタ
91 絶縁膜
92a 酸化物半導体膜
92b 酸化物半導体膜
92c 酸化物半導体膜
93 導電膜
94 導電膜
95 絶縁膜
96 導電膜
97 基板
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 記憶回路
105 トランジスタ
106 ラッチ回路
107 インバータ
108 トランジスタ
109 インバータ
110 インバータ
111 インバータ
112 インバータ
113 トランジスタ
114 トランジスタ
115 トランジスタ
116 トランジスタ
200 シフトレジスタ
201 ラッチ回路
202 ラッチ回路
203 ラッチ回路
204 選択回路
206 選択回路
207 ラッチ回路
208 ラッチ回路
209 ラッチ回路
210 ラッチ回路
211 ラッチ回路
212 ラッチ回路
213 トランジスタ
215 トランジスタ
216 トランジスタ
218 トランジスタ
219 トランジスタ
221 トランジスタ
222 イネーブルバッファ
223 イネーブルバッファ
224 イネーブルバッファ
400 PLD
410 PLE
420 配線
430 LUT
440 フリップフロップ
450 入力端子
460 出力端子
470 AND回路
480 マルチプレクサ
490 記憶回路
500 マルチプレクサ
510 記憶回路
520 端子
600 記憶回路
610 回路
620 回路
620a 回路
620b 回路
630 マルチプレクサ
640 トランジスタ
650 トランジスタ
660 トランジスタ
670 トランジスタ
680 容量素子
690 容量素子
700 配線
710 配線
720 配線
801 半導体基板
810 素子分離領域
811 絶縁膜
812 絶縁膜
813 絶縁膜
825 導電膜
826 導電膜
827 導電膜
834 導電膜
835 導電膜
836 導電膜
837 導電膜
844 導電膜
851 導電膜
852 導電膜
853 導電膜
861 絶縁膜
862 ゲート絶縁膜
863 絶縁膜
901 半導体膜
910 領域
911 領域
921 導電膜
922 導電膜
931 ゲート電極
1000 基板
1001 素子分離領域
1002 不純物領域
1003 不純物領域
1004 チャネル形成領域
1005 絶縁膜
1006 ゲート電極
1011 絶縁膜
1012 導電膜
1013 導電膜
1014 導電膜
1016 導電膜
1017 導電膜
1018 導電膜
1020 絶縁膜
1021 絶縁膜
1022 絶縁膜
1030 半導体膜
1030a 酸化物半導体膜
1030c 酸化物半導体膜
1031 ゲート絶縁膜
1032 導電膜
1033 導電膜
1034 ゲート電極
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5101 車体
5102 車輪
5103 ダッシュボード
5104 ライト
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (4)
- 第1の回路と、第2の回路と、を有し、
前記第2の回路は、複数の第3の回路と、複数の第4の回路と、第5の回路と、第6の回路と、第7の回路と、を有し、
前記第2の回路は、第1の期間において、前記第1の回路の動作状態を試験するための信号を生成する機能と、第2の期間において、前記第1の回路のキャッシュメモリとして動作する機能と、を有し、
前記第3の回路は、前記複数の第4の回路の少なくとも一つと接続され、
前記第4の回路は、第1のデータを記憶する機能と、第2のデータを記憶する機能と、を有し、
前記第5の回路は、前記第4の回路を選択するための信号を出力する機能を有し、
前記第6の回路は、前記第3の回路を介して、前記第1のデータの書き込みが行われる前記第4の回路を選択する機能と、前記第3の回路を介して、前記第2のデータの書き込みが行われる前記第4の回路を選択する機能と、を有し、
前記第7の回路は、前記第1の期間において、前記複数の第4の回路に前記第1のデータを書き込む機能を有し、
前記第7の回路は、前記第2の期間において、前記複数の第4の回路に前記第2のデータを書き込む機能と、前記複数の第4の回路から前記第2のデータを読み出す機能と、を有し、
前記第1のデータは、前記複数の第3の回路間の導通状態を制御するためのデータであり、
前記第2のデータは、前記キャッシュメモリの記憶領域に記憶されるデータであり、
前記複数の第4の回路の各々は、複数のセルを有し、
前記複数のセルの各々は、第1乃至第3のトランジスタと、記憶回路と、を有し、
前記記憶回路は、第4及び第5のトランジスタを有する第1のインバータと、第6及び第7のトランジスタを有する第2のインバータと、を有し、
前記第1のインバータの出力端子は、前記第2のインバータの入力端子と電気的に接続され、
前記第2のインバータの出力端子は、前記第1のインバータの入力端子と電気的に接続され、
前記第1のトランジスタのゲートは、第1の配線と電気的に接続され、
前記第1のトランジスタのソース及びドレインの一方は、第2の配線と電気的に接続され、
前記第1のトランジスタのソース及びドレインの他方は、前記記憶回路の第1の端子と電気的に接続され、
前記第2のトランジスタのゲートは、前記記憶回路の第2の端子と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、
前記第2のトランジスタのソース及びドレインの他方は、前記第3のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第3のトランジスタのゲートは、第4の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの他方は、第5の配線と電気的に接続され、
前記第1の配線および前記第4の配線の各々は、前記第3の回路と電気的に接続され、
前記第2の配線および前記第3の配線の各々は、前記第5の回路と電気的に接続される装置。 - 請求項1において、
第8及び第9のトランジスタと、第3のインバータと、を有し、
前記第8のトランジスタのソース及びドレインの一方は、前記第5の配線と電気的に接続され、
前記第8のトランジスタのゲートは、第6の配線と電気的に接続され、
前記第3のインバータの入力端子は、前記第5の配線と電気的に接続され、
前記第3のインバータの出力端子は、前記第9のトランジスタのゲートと電気的に接続され、
前記第9のトランジスタのソース及びドレインの一方は、前記第5の配線と電気的に接続され、
前記第5の配線は、前記第3の回路と電気的に接続される装置。 - 請求項1または請求項2において、
前記第1のトランジスタ、前記第5のトランジスタ、及び前記第7のトランジスタの各々は、酸化物半導体を有し、
前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ、及び前記第6のトランジスタの各々は、シリコンを有する装置。 - 請求項2または請求項3において、
前記第8のトランジスタのW/L(Wはチャネル幅、Lはチャネル長)は、前記第2のトランジスタのW/Lより大きく、かつ前記第3のトランジスタのW/Lより大きい装置。
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