JP6902087B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、記憶回路および増幅回路を有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、データの
高速な書き込み、読み出しが可能な揮発性メモリであり、様々な記憶装置に広く用いられ
ている。ＤＲＡＭには大容量化による低コスト化が求められており、メモリセルのレイア
ウトの変更やメモリセルを構成する素子の微細化などにより、大容量化を図る研究開発が
活発に行われている。
また、一般的なＤＲＡＭにおいては、メモリセルはセンスアンプと接続されている。そし
て、メモリセルに保持されている電荷をビット線に放出した際の微小な電圧の差をセンス
アンプによって増幅することにより、メモリセルに記憶されたデータを読み出すことがで
きる。
特許文献１には、複数のメモリセルアレイ領域の間にセンスアンプ領域が設けられた構成
において、チップの面積の縮小のため、センスアンプ領域の面積を縮小する技術が開示さ
れている。
特開２００４−２２１３７４号公報
ＤＲＡＭのメモリセルの寸法の縮小や素子の微細化には限界があり、これらの方法による
大容量化は技術的に困難になりつつある。また、ＤＲＡＭにはメモリセルの他にセンスア
ンプが設けられており、これが一定の面積を占めているため、メモリセルが設けられる領
域の面積が制限され、大容量化の妨げとなっている。
また、特許文献１には、センスアンプ領域の面積を縮小する技術が開示されているが、メ
モリセルアレイの間にセンスアンプが設けられている以上、メモリセルアレイを設置でき
る面積は制限され、一定以上の大容量化は困難である。
上記の技術的背景の下、本発明の一態様は、新規な半導体装置の提供を課題の一つとする
。また、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題の一つとする。
また、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題の一つとする
。また、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、絶縁層と、を有し
、第１の回路は、記憶回路を有し、第２の回路は、増幅回路を有し、絶縁層は、第１の回
路と第２の回路との間に設けられ、記憶回路は、第１のチャネル形成領域を有する第１の
トランジスタを有し、増幅回路は、第２のチャネル形成領域を有する第２のトランジスタ
を有し、第１のチャネル形成領域は、単結晶半導体を含み、第２のチャネル形成領域は、
酸化物半導体を含み、第１の回路と、第２の回路とは、互いに重なる領域を有する。
また、上記半導体装置において、第１のチャネル形成領域と、第２のチャネル形成領域と
は、互いに重なる領域を有していてもよい。
また、上記半導体装置において、第１のトランジスタのソース又はドレインの一方は、第
２のトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。
また、本発明の一態様にかかる別の半導体装置は、第１の回路と、第２の回路と、第３の
回路と、絶縁層と、を有し、第１の回路は、集積回路を有し、第２の回路は、記憶回路を
有し、第３の回路は、増幅回路を有し、絶縁層は、第１の回路と、第２の回路及び第３の
回路との間に設けられ、集積回路は、第１のチャネル形成領域を有する第１のトランジス
タを有し、記憶回路は、第２のチャネル形成領域を有する第２のトランジスタを有し、増
幅回路は、第３のチャネル形成領域を有する第３のトランジスタを有し、第１のチャネル
形成領域は、単結晶半導体を含み、第２のチャネル形成領域は、酸化物半導体を含み、第
３のチャネル形成領域は、酸化物半導体を含み、第１の回路と、第２の回路又は第３の回
路とは、互いに重なる領域を有する。
また、上記半導体装置において、第１のチャネル形成領域と、第２のチャネル形成領域又
は第３のチャネル形成領域とは、互いに重なる領域を有していてもよい。
また、上記半導体装置において、第１のトランジスタのソース又はドレインの一方は、第
３のトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。
また、上記半導体装置において、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ａｌ、Ｔ
ｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を含んでいてもよい。
本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態
様により、面積の縮小が可能な半導体装置を提供することができる。また、本発明の一態
様により、消費電力の低減が可能な半導体装置を提供することができる。また、本発明の
一態様により、高速な動作が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 タイミングチャート。 タイミングチャート。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様は、集積回路、表示装置、ＲＦタグを含むあらゆる装置が、その範
疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子
を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒ
ｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥ
Ｄ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を回路に有してい
る表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いる。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタなど）、配線、受動素子（容量素子など）、導電層
、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載され
た図面または文章において、その一部分を取り出して、発明の一態様を構成することが可
能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等
）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジス
タ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例とし
ては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部
の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」
、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」など
の発明の一態様を構成することは可能である。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
また、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。
図１（Ａ）に、本発明の一態様に係る半導体装置１０の構成の一例を示す。半導体装置１
０は、回路２０、回路３０を有する。
回路２０は、演算処理や他の回路の制御などを行う機能を有する。回路２０は、複数のト
ランジスタを有する集積回路によって構成することができる。また、回路２０は、順序回
路や組み合わせ回路などの各種の論理回路を有する構成とすることができる。回路２０は
、例えば中央処理装置（ＣＰＵ）として用いることができる。
回路３０は、回路２０や入出力装置（図示せず）などから入力されたデータを記憶する機
能を有する。また、回路３０は、回路３０に記憶されたデータを回路２０や入出力装置に
出力する機能を有する。回路３０は、キャッシュメモリ、主記憶装置、補助記憶装置など
の各種記憶装置として用いることができる。
回路３０は、回路３１、回路３２を有する。回路３１は、データを記憶する機能を有する
。なお、回路３１は、データを記憶する機能を有する回路（以下、記憶回路ともいう）を
複数個備えた、セルアレイを有する構成とすることができる。回路３１は、例えば、ＤＲ
ＡＭやＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性
メモリによって構成することができる。特に、回路３１をＤＲＡＭで構成すると、回路３
１を高速かつ小面積の記憶回路とすることができるため好ましい。なお、回路３０は、回
路３１の動作を制御するための駆動回路を有していてもよい。
回路３２は、入力された信号を増幅して出力する機能を有する回路（以下、増幅回路とも
いう）を有する。具体的には、増幅回路は、外部から入力されたデータを増幅して回路３
１に書き込む機能と、回路３１に記憶されたデータを増幅して出力する機能を有する。こ
れにより、外部から入力された信号が微弱であっても、これを増幅して記憶回路に書き込
むことができる。また、回路３１に記憶された信号が微弱であっても、これを増幅して読
み出すことができる。よって、データの書き込みおよび読み出しを正確に行うことができ
る。回路３２は、複数のセンスアンプを備えた構成とすることができる。なお、回路３０
は、回路３２の動作を制御するための駆動回路を有していてもよい。
図１（Ｂ）に、回路３０の断面構造の一例を示す。回路３０は、基板１００上の回路３１
と、回路３１上の絶縁層１０１と、絶縁層１０１上の回路３２を有する。絶縁層１０１は
開口部を有し、開口部には導電層１１１が設けられている。回路３２は、導電層１１１を
介して回路３１と接続されている。このように、回路３０は、回路３１と回路３２が積層
された構造を有する。なお、基板１００上に回路２０が設けられていてもよい。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例
えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係
以外のものも含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、
配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気
的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別
の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（
つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている
場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある
。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における接
続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、そ
の範疇に含める。
図１（Ｂ）において、回路３１は、絶縁層１０１を介して回路３２と重なる領域を有する
ように配置することができる。また、回路３１は、絶縁層１０１を介して回路３２の全面
と重なるように配置することができる。上記のいずれかの構成をとることにより、回路３
０の面積の増加を抑えつつ、回路３２を設けることができる。すなわち、回路３０の面積
の増加を抑えつつ、回路３０に増幅回路を搭載することができる。よって、半導体装置１
０の面積の縮小を図ることができる。
なお、図１（Ｃ）に示すように、回路３０は回路２０の内部に設けられていてもよい。こ
の場合、回路３０は、例えばキャッシュメモリとして用いることができる。また、図１（
Ｃ）において、半導体装置１０は、さらに回路４０を有していてもよい。回路４０は、回
路４１、回路４２を有する。回路４１は回路３１と同様の機能を有する回路であり、回路
４２は、回路３２と同様の機能を有する回路である。回路４１と回路４２は、回路３１と
回路３２と同様に、積層した構成とすることができる（図１（Ｂ）参照）。回路４０は、
例えば主記憶装置として用いることができる。
また、図２（Ａ）乃至（Ｃ）に示すように、半導体装置１０は、回路３０を回路２０上に
積層した構成とすることもできる。図２（Ａ）において、半導体装置１０は、基板１００
上の回路２０と、回路２０上の絶縁層１０１と、絶縁層１０１上の回路３１および回路３
２を有する。絶縁層１０１は開口部を有し、開口部には導電層１１２が設けられている。
回路３２は、導電層１１２を介して回路２０と接続されている。また、回路３２は、回路
３１と接続されている。このように、半導体装置１０は、回路２０と、回路３１および回
路３２とが積層された構造を有する。
回路３１は、回路２０と重なる領域を有するように配置することができる。また、回路３
２は、回路２０と重なる領域を有するように配置することができる。また、回路３１は、
回路２０の全面と重なる領域を有するように配置することができる。また、回路３２は、
回路２０の全面と重なる領域を有するように配置することができる。上記のいずれかの構
成をとることにより、半導体装置１０の面積の増加を抑えつつ、回路３２を設けることが
できる。すなわち、半導体装置１０の面積の増加を抑えつつ、回路３０に増幅回路を搭載
することができる。よって、半導体装置１０の面積の縮小を図ることができる。
また、図２（Ｂ）に示すように、回路３１と回路３２を積層した構成とすることもできる
。図２（Ｂ）において、半導体装置１０は、基板１００上の回路２０と、回路２０上の絶
縁層１０１と、絶縁層１０１上の回路３１と、回路３１上の絶縁層１０２と、絶縁層１０
２上の回路３２を有する。絶縁層１０１および絶縁層１０２は第１の開口部を有し、第１
の開口部には導電層１１２が設けられている。そして、回路３２は、導電層１１２を介し
て回路２０と接続されている。また、絶縁層１０２は第２の開口部を有し、第２の開口部
には導電層１１３が設けられている。そして、回路３２は、導電層１１３を介して回路３
１と接続されている。
回路３１は、回路２０と重なる領域を有するように配置することができる。また、回路３
１は、回路２０の全面と重なる領域を有するように配置することができる。また、回路３
２は、回路２０と重なる領域を有するように配置することができる。また、回路３２は、
回路２０の全面と重なる領域を有するように配置することができる。また、回路３１は、
回路３２と重なる領域を有するように配置することができる。また、回路３１は、回路３
２の全面と重なる領域を有するように配置することができる。上記のいずれかの構成をと
ることにより、半導体装置１０の面積の増加を抑えつつ、回路３２を設けることができる
。すなわち、半導体装置１０の面積の増加を抑えつつ、回路３０に増幅回路を搭載するこ
とができる。よって、半導体装置１０の面積の縮小を図ることができる。
なお、図２（Ｂ）においては、回路３１上に回路３２が設けられた構成を示したが、図２
（Ｃ）に示すように、回路３２上に回路３１が設けられた構成とすることもできる。ここ
で、絶縁層１０１は開口部を有し、絶縁層１０１の開口部には導電層１１２が設けられて
いる。そして、回路３２は、導電層１１２を介して回路２０と接続されている。また、絶
縁層１０２は開口部を有し、絶縁層１０２の開口部には導電層１１３が設けられている。
そして、回路３２は、導電層１１３を介して回路３１と接続されている。
回路３１は、回路３２と重なる領域を有するように配置することができる。また、回路３
１は、回路３２の全面と重なる領域を有するように配置することができる。上記のいずれ
かの構成をとることによっても、半導体装置１０の面積の縮小を図ることができる。
次に、半導体装置１０のより具体的な構成の一例を、図３を用いて説明する。
図３（Ａ）は、図１（Ａ）乃至（Ｃ）における回路３０の構成の一例を示す斜視図である
。回路３０は、基板１００上の回路３１、回路１２０、回路１３０、回路１４０と、回路
３１、回路１２０、回路１３０、回路１４０上の絶縁層１０１と、絶縁層１０１上の回路
３２を有する。ここでは図示しないが、回路３２は導電層を介して回路３１と接続されて
いる。なお、基板１００上に、回路２０（図１（Ａ）、（Ｃ）参照）が設けられていても
よい。
回路３１は、複数の回路２１０を有する。回路２１０は、データを記憶する機能を有する
回路（以下、記憶回路２１０と表記する）である。記憶回路２１０は、例えば、ＤＲＡＭ
やＳＲＡＭなどの揮発性メモリ、またはＮＡＮＤ型フラッシュメモリなどの不揮発性メモ
リによって構成することができる。特に、記憶回路２１０をＤＲＡＭで構成すると、回路
３１を高速かつ小面積の記憶回路とすることができるため好ましい。
回路３２は、複数の回路２２０を有する。回路２２０は、入力された信号を増幅して出力
する機能を有する回路（以下、増幅回路２２０と表記する）である。ここでは図示しない
が、複数の増幅回路２２０はそれぞれ、複数の記憶回路２１０のいずれかと接続されてい
る。増幅回路２２０は、外部（回路２０や入出力装置など）から入力されたデータを増幅
して、記憶回路２１０に書き込む機能を有する。また、増幅回路２２０は、記憶回路２１
０に記憶されたデータを増幅して外部に出力する機能を有する。
回路１２０は、複数の記憶回路２１０のうち特定の記憶回路２１０を選択するための信号
を供給する機能を有する駆動回路である。回路１３０は、記憶回路２１０へのデータの書
き込み、記憶回路２１０からのデータの読み出しを制御する機能を有する駆動回路である
。なお、回路１３０は、記憶回路２１０と接続された配線に所定の電位を供給（プリチャ
ージ）する機能を有していてもよい。回路１４０は、増幅回路２２０を制御するための信
号を供給する機能を有する駆動回路である。
ここで、基板１００は、単結晶半導体を有する基板とすることができる。このような基板
としては、単結晶シリコン基板、単結晶ゲルマニウム基板などを用いることができる。ま
た、記憶回路２１０、回路１２０、回路１３０、回路１４０は、基板１００の一部にチャ
ネル形成領域が形成されるトランジスタにより構成することができる。よって、記憶回路
２１０、回路１２０、回路１３０、回路１４０は、チャネル形成領域に単結晶半導体を有
するトランジスタによって構成することができる。このようなトランジスタを用いて記憶
回路２１０、回路１２０、回路１３０、回路１４０を構成することにより、これらの回路
の動作速度を向上させることができる。
一方、増幅回路２２０は、半導体膜にチャネル形成領域が形成されるトランジスタにより
構成することができる。例えば、増幅回路２２０は、チャネル形成領域に非単結晶半導体
を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質
シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニ
ウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用い
ることができる。また、増幅回路２２０は、チャネル形成領域に酸化物半導体を有するト
ランジスタ（以下、ＯＳトランジスタともいう）によって構成することもできる。
上記のような、半導体膜にチャネル形成領域が形成されるトランジスタは、絶縁層１０１
上に形成することが可能であるため、増幅回路２２０を絶縁層１０１上に形成することが
できる。これにより、図３（Ａ）に示すように、複数の記憶回路２１０上に絶縁層１０１
を設け、絶縁層１０１上に複数の増幅回路２２０を設けた構成とすることができる。すな
わち、記憶回路２１０と増幅回路２２０を積層した構成とすることができる。これにより
、回路３０の面積を縮小することができる。
ここで、増幅回路２２０は、特にＯＳトランジスタによって構成することが好ましい。酸
化物半導体は、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い。その
ため、ＯＳトランジスタはオフ電流が極めて小さい。従って、増幅回路２２０にＯＳトラ
ンジスタを用いることにより、オフ電流が小さく、消費電力が小さい増幅回路２２０を構
成することができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、増幅回路２
２０にＯＳトランジスタを用いることにより、増幅回路２２０の動作速度を向上させるこ
とができる。例えば、増幅回路２２０の動作速度を１０ｎｓ以下、より好ましくは５ｎｓ
以下、より好ましくは１ｎｓ以下とすることができる。ＯＳトランジスタのチャネル長は
、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ま
しくは３０ｎｍ以下とすることができる。
ここで、複数の増幅回路２２０のいずれかは、複数の記憶回路２１０のいずれかと重なる
領域を有するように配置することができる。また、複数の増幅回路２２０のいずれかは、
複数の記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができ
る。また、複数の増幅回路２２０の全ては、複数の記憶回路２１０のいずれかと重なる領
域を有するように配置することができる。また、複数の増幅回路２２０の全ては、複数の
記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができる。上
記のいずれかの構成をとることにより、回路３０の面積の増加を抑えつつ、回路３２を設
けることができる。すなわち、回路３０の面積の増加を抑えつつ、回路３０に増幅回路を
搭載することができる。よって、半導体装置１０の面積の縮小を図ることができる。なお
、増幅回路２２０は、回路１２０、回路１３０または回路１４０と重なる領域を有するよ
うに配置することもできる。
なお、ここでは回路１２０、回路１３０、回路１４０が基板１００上に設けられた構成を
示したが、回路１２０、回路１３０、回路１４０が絶縁層１０１上に設けられた構成とす
ることもできる。この場合、回路１２０、回路１３０、回路１４０が有するトランジスタ
は、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また
、当該トランジスタには、高速な動作が可能であるＯＳトランジスタを用いることが好ま
しい。
図３（Ｂ）は、図２（Ａ）における半導体装置１０の構成の一例を示す斜視図である。半
導体装置１０は、基板１００上の回路２０、回路１２０、回路１３０、回路１４０と、回
路２０、回路１２０、回路１３０、回路１４０上の絶縁層１０１と、絶縁層１０１上の回
路３１、回路３２を有する。ここで、回路３２は、回路２０および回路３１と接続されて
いる。また、複数の増幅回路２２０はそれぞれ、複数の記憶回路２１０のいずれかと接続
されている。
このように、回路２０を基板１００上に設け、回路３１および回路３２を絶縁層１０１上
に設け、回路２０と、回路３１および回路３２とを積層した構成とすることができる。こ
れにより、半導体装置１０の面積を縮小することができる。なお、この場合、回路３１に
設けられた複数の記憶回路２１０が有するトランジスタと、回路３２に設けられた複数の
増幅回路２２０が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトラ
ンジスタとすることが好ましい。また、当該トランジスタには、オフ電流が小さく高速な
動作が可能であるＯＳトランジスタを用いることが好ましい。
回路２０は、複数のトランジスタを有する集積回路によって構成することができる。また
、当該トランジスタは、基板１００の一部にチャネル形成領域が形成されるトランジスタ
により構成することができる。すなわち、回路２０は、チャネル形成領域に単結晶半導体
を有するトランジスタを有する集積回路によって構成することができる。これにより、回
路２０の動作速度を向上させることができる。
複数の記憶回路２１０のいずれかは、回路２０と重なる領域を有するように配置すること
ができる。また、複数の記憶回路２１０の全ては、回路２０と重なる領域を有するように
配置することができる。また、複数の増幅回路２２０のいずれかは、回路２０と重なる領
域を有するように配置することができる。また、複数の増幅回路２２０の全ては、回路２
０と重なる領域を有するように配置することができる。上記のいずれかの構成をとること
により、半導体装置１０の面積の増加を抑えつつ、回路３１および回路３２を設けること
ができる。すなわち、半導体装置１０の面積の増加を抑えつつ、半導体装置１０に記憶回
路および増幅回路を搭載することができる。よって、半導体装置１０の面積の縮小を図る
ことができる。なお、記憶回路２１０のいずれかは、回路１２０、回路１３０、または回
路１４０と重なる領域を有するように配置することもできる。また、増幅回路２２０のい
ずれかは、回路１２０、回路１３０、または回路１４０と重なる領域を有するように配置
することもできる。
なお、ここでは回路１２０、回路１３０、回路１４０が基板１００上に設けられた構成を
示したが、回路１２０、回路１３０、回路１４０が絶縁層１０１上に設けられた構成とす
ることもできる。この場合、回路１２０、回路１３０、回路１４０が有するトランジスタ
は、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また
、当該トランジスタには、高速な動作が可能であるＯＳトランジスタを用いることが好ま
しい。
また、図３（Ｂ）においては、回路３１と回路３２が同一の層に設けられている構成を示
したが、図４に示すように、回路３１と回路３２が積層された構成とすることもできる。
図４に示す半導体装置１０は、基板１００上の回路２０、回路１２０、回路１３０、回路
１４０と、回路２０、回路１２０、回路１３０、回路１４０上の絶縁層１０１と、絶縁層
１０１上の回路３１と、回路３１上の絶縁層１０２と、絶縁層１０２上の回路３２を有す
る。なお、回路３２は、回路２０および回路３１と接続されている。
ここで、複数の増幅回路２２０のいずれかは、複数の記憶回路２１０のいずれかと重なる
領域を有するように配置することができる。また、複数の増幅回路２２０のいずれかは、
複数の記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができ
る。また、複数の増幅回路２２０の全ては、複数の記憶回路２１０のいずれかと重なる領
域を有するように配置することができる。また、複数の増幅回路２２０の全ては、複数の
記憶回路２１０のいずれかの全面と重なる領域を有するように配置することができる。上
記のいずれかの構成をとることにより、半導体装置１０の面積の増加を抑えつつ、回路３
１および回路３２を設けることができる。すなわち、半導体装置１０の面積の増加を抑え
つつ、半導体装置１０に記憶回路および増幅回路を搭載することができる。よって、半導
体装置１０の面積の縮小を図ることができる。なお、記憶回路２１０のいずれかは、回路
１２０、回路１３０、または回路１４０と重なる領域を有するように配置することもでき
る。また、増幅回路２２０のいずれかは、回路１２０、回路１３０、または回路１４０と
重なる領域を有するように配置することもできる。
また、ここでは回路１２０、回路１３０、回路１４０が基板１００上に設けられた構成を
示したが、回路１２０、回路１３０、回路１４０が絶縁層１０１上、または絶縁層１０２
上に設けられた構成とすることもできる。この場合、回路１２０、回路１３０、回路１４
０が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトランジスタとす
ることが好ましい。また、当該トランジスタには、高速な動作が可能であるＯＳトランジ
スタを用いることが好ましい。
なお、図４においては、回路３１上に回路３２を設けた構成としたが、回路３２上に回路
３１を設けた構成とすることもできる。この場合、半導体装置１０は、絶縁層１０２上の
回路３２と、回路３２上の絶縁層１０１と、絶縁層１０１上の回路３１を有する構成とな
る。
以上の通り、本発明の一態様においては、記憶回路を有する回路３１と、増幅回路を有す
る回路３２が積層された構成、または、回路２０と、回路３１または回路３２とが積層さ
れた構成を有する半導体装置を実現することができる。これにより、半導体装置１０の面
積の増加を抑えつつ、半導体装置１０に記憶回路および増幅回路を搭載することができる
。よって、半導体装置１０の面積の縮小を図ることができる。
また、ＯＳトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ
高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置１
０の消費電力の低減および動作速度の向上が可能となる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の
内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる
内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うこと
が出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。
（実施の形態２）
本実施の形態では、本発明の一態様に係る構成の、より具体的な構成の一例について説明
する。
図５に、半導体装置１０の構成の一例を示す。半導体装置１０は、回路１２０、回路１３
０、回路１４０、回路２００を有する。また、回路２００は、複数の記憶回路２１０、複
数の増幅回路２２０を有する。なお、回路２００は、図１乃至４における回路３１および
回路３２を包含した回路に相当する。
回路１２０は、複数の配線３１０を介して複数の記憶回路２１０と接続されている。回路
１２０は、複数の記憶回路２１０のうち特定の行の記憶回路２１０を選択するための信号
を配線３１０に供給する機能を有する駆動回路である。
回路１３０は、複数の配線３２０または複数の配線３３０を介して、複数の増幅回路２２
０と接続されている。回路１３０は、記憶回路２１０に書き込むデータに対応する電位を
配線３２０または配線３３０に供給する機能と、配線３２０または配線３３０の電位から
、記憶回路２１０に記憶されたデータを読み出す機能を有する駆動回路である。また、回
路１３０は、配線３２０または配線３３０に所定の電位を供給（プリチャージ）する機能
を有していてもよい。
回路１４０は、複数の配線３４０を介して、複数の増幅回路２２０と接続されている。回
路１４０は、配線３４０を介して増幅回路２２０に制御信号を供給する機能を有する駆動
回路である。なお、配線３４０はそれぞれ、複数本の配線によって構成することもできる
。この場合、当該複数本の配線にはそれぞれ異なる信号を供給することができる。これに
より、回路１４０は、同一の増幅回路２２０に複数種類の信号を同時に供給することがで
きる。
回路２００において、同一の行に属する記憶回路２１０は、同一の配線３１０と接続され
ている。また、同一の列に属する所定の記憶回路２１０は、同一の増幅回路２２０と接続
されている。なお、ここでは、同一の列に属する４つの記憶回路２１０が、同一の増幅回
路２２０と接続されている例を示すが、これに限定されない。すなわち、１以上の任意の
個数の記憶回路２１０が同一の増幅回路２２０と接続された構成とすることができる。
増幅回路２２０は、それぞれ複数の記憶回路２１０と接続されている。増幅回路２２０は
、回路１３０から配線３２０または配線３３０に供給された電位を増幅して、記憶回路２
１０に書き込む機能を有する。また、増幅回路２２０は、記憶回路２１０に記憶されたデ
ータを増幅して、回路１３０に出力する機能を有する。
このように、回路２００は、１つの増幅回路２２０と、当該増幅回路２２０と接続された
複数個（図５においては４個）の記憶回路２１０を有する回路２４０が、複数設けられた
構成を有する。
なお、図５においては、説明の便宜上、回路２００を複数の記憶回路２１０と複数の増幅
回路２２０が重ならないように図示しているが、実際は、図３、４に示すように複数の記
憶回路２１０と複数の増幅回路２２０が積層された構成となっている。
また、回路２００は、回路２３０を有していてもよい。回路２３０は、記憶回路２１０と
同一工程で作製することができ、回路２１０と同様の構成を有する回路とすることができ
る。回路２３０は、増幅回路２２０と接続されておらず、データの書き込みや読み出しが
行われないダミー回路である。記憶回路２１０が形成されない領域に回路２３０を設ける
ことにより、回路２１０および回路２３０上に形成される絶縁層１０１（図３、４参照）
の平坦性を向上させることができる。なお、回路２００が複数の回路２３０を有する場合
、回路２３０同士が配線によって接続されていてもよい。
なお、増幅回路２２０は、回路２３０と重なる領域を有するように配置してもよい。これ
によって、回路２００の面積を縮小することができる。
次に、増幅回路２２０と、当該増幅回路２２０と接続された記憶回路２１０の具体的な構
成の一例を図６に示す。
増幅回路２２０は、回路４１０、回路４２０、回路４３０を有する。回路４１０は、増幅
回路２２０の選択、非選択を制御する選択回路としての機能を有する。回路４２０は、ノ
ードＡおよびノードＢの電位をプリチャージするプリチャージ回路としての機能を有する
。回路４３０は、ノードＡおよびノードＢの電位を増幅する増幅回路としての機能を有す
る。
回路４１０は、トランジスタ４１１、４１２を有する。トランジスタ４１１のゲートは配
線４０１と接続され、ソースまたはドレインの一方は配線３２０と接続され、ソースまた
はドレインの他方はノードＡと接続されている。トランジスタ４１２のゲートは配線４０
１と接続され、ソースまたはドレインの一方は配線３３０と接続され、ソースまたはドレ
インの他方はノードＢと接続されている。
配線４０１の電位を制御してトランジスタ４１１、４１２を導通状態とすることにより、
増幅回路２２０を選択することができる。
回路４２０は、トランジスタ４２１乃至４２３を有する。トランジスタ４２１のゲートは
配線４０２と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまた
はドレインの他方はノードＢと接続されている。トランジスタ４２２のゲートは配線４０
２と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレイ
ンの他方は配線４０３と接続されている。トランジスタ４２３のゲートは配線４０２と接
続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他
方は配線４０３と接続されている。
配線４０２の電位を制御してトランジスタ４２１乃至４２３を導通状態とすることにより
、ノードＡおよびノードＢの電位を配線４０３の電位にプリチャージすることができる。
回路４３０は、トランジスタ４３１乃至４３６、容量素子４３７、４３８を有する。トラ
ンジスタ４３１のゲートはノードＢと接続され、ソースまたはドレインの一方はノードＡ
と接続され、ソースまたはドレインの他方は配線４０７と接続されている。トランジスタ
４３２のゲートはノードＡと接続され、ソースまたはドレインの一方はノードＢと接続さ
れ、ソースまたはドレインの他方は配線４０７と接続されている。トランジスタ４３３の
ゲートは配線４０６と接続され、ソースまたはドレインの一方はノードＡと接続され、ソ
ースまたはドレインの他方はノードＣと接続されている。トランジスタ４３４のゲートは
配線４０６と接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまた
はドレインの他方はノードＤと接続されている。トランジスタ４３５のゲートはノードＣ
と接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたはドレイン
の他方は配線４０４と接続されている。トランジスタ４３６のゲートはノードＤと接続さ
れ、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレインの他方は
配線４０４と接続されている。容量素子４３７の一方の電極はノードＣと接続され、他方
の電極は配線４０５と接続されている。容量素子４３８の一方の電極はノードＤと接続さ
れ、他方の電極は配線４０５と接続されている。
回路４３０は、ノードＡの電位を増幅して、記憶回路２１０または配線３２０に供給する
機能を有する。また、回路４３０は、ノードＢの電位を増幅して、記憶回路２１０または
配線３３０に供給する機能を有する。
記憶回路２１０は、トランジスタ４４１、容量素子４４２を有する。トランジスタ４４１
のゲートは配線３１０と接続され、ソースまたはドレインの一方はノードＡと接続され、
ソースまたはドレインの他方はノードＥと接続されている。容量素子４４２の一方の電極
はノードＥと接続され、他方の電極は所定の電位を供給する機能を有する配線と接続され
ている。なお、所定の電位を供給する機能を有する配線は高電位電源線であっても低電位
電源線（接地線など）であってもよく、また、所定の電位は一定の電位であっても変動す
る電位であってもよい。また、所定の電位の大きさは０ボルトに限定されない。以上のよ
うに、記憶回路２１０はＤＲＡＭセルを構成している。なお、記憶回路２１０は、ＳＲＡ
Ｍセルなどにより構成することもできる。
記憶回路２１０において、配線３１０の電位を制御してトランジスタ４４１を導通状態と
することにより、ノードＡの電位をノードＥに供給することができる（データの書き込み
）。その後、配線３１０の電位を制御してトランジスタ４４１を非導通状態とすることに
より、ノードＥの電位を保持することができる（データの保持）。また、ノードＡを浮遊
状態にした上で、配線３１０の電位を制御してトランジスタ４４１を導通状態とすること
により、ノードＥの電位をノードＡに供給することができる（データの読み出し）。
なお、配線４０１乃至４０７は、複数の配線によって構成された配線３４０（図５参照）
に対応し、回路１４０と接続されている。そして配線４０１乃至４０７にはそれぞれ、回
路１４０から制御信号が供給される。
なお、上記において、トランジスタのソースとは、活性層として機能する半導体膜の一部
であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、ト
ランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体
膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与
えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トラン
ジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子が
ドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子
がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便
宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を
説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入
れ替わる。
トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６は、半導体膜にチャ
ネル形成領域が形成されるトランジスタにより構成することが好ましい。これにより、増
幅回路２２０を、記憶回路２１０や回路２０上に積層することができる（図３、４参照）
。これにより、半導体装置１０の面積を縮小することができる。なお、半導体膜の材料と
しては、実施の形態１に記載の材料を適宜用いることができる。
また、トランジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６は、ＯＳトラ
ンジスタとすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、トラ
ンジスタ４１１、４１２、４２１乃至４２３、４３１乃至４３６をＯＳトランジスタとす
ることにより、これらのトランジスタが非導通状態であるとき、ノードＡおよびノードＢ
への電荷のリークを極めて少なくすることができる。よって、ノードＡおよびノードＢの
意図しない電位の変動を極めて小さくすることができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジス
タ４１１、４１２、４２１乃至４２３、４３１乃至４３６をＯＳトランジスタによって構
成することにより、増幅回路２２０の動作速度を向上させることができる。この場合、増
幅回路２２０の動作速度を１０ｎｓ以下、好ましくは５ｎｓ以下、より好ましくは１ｎｓ
以下とすることができる。ＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましく
は６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とするこ
とができる。
トランジスタ４４１は、チャネル形成領域に単結晶半導体を有するトランジスタによって
構成することができる。具体的には、単結晶半導体を有する基板にチャネル形成領域が形
成されるトランジスタにより構成することができる。このようなトランジスタを用いて記
憶回路２１０を構成することにより、記憶回路２１０の動作速度を向上させることができ
る。なお、単結晶半導体の材料としては、実施の形態１に記載の材料を適宜用いることが
できる。
また、トランジスタ４４１は、半導体膜にチャネル形成領域が形成されるトランジスタに
より構成することができる。これにより、記憶回路２１０を、回路２０や増幅回路２２０
上に積層することができる。これにより、半導体装置１０の面積を縮小することができる
。なお、半導体膜の材料としては、実施の形態１に記載の材料を適宜用いることができる
。
また、トランジスタ４４１は、ＯＳトランジスタとすることができる。この場合、トラン
ジスタ４４１のオフ電流を極めて小さくすることができるため、データの保持期間におい
てノードＥの電位を長時間にわたって維持することができる。そのため、所定の周期で再
度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることができる。
また、ＯＳトランジスタは微細化により高速な動作が可能となる。そのため、トランジス
タ４４１をＯＳトランジスタによって構成することにより、記憶回路２１０の動作速度を
向上させることができる。この場合、記憶回路２１０の書き込み速度を１０ｎｓ以下、好
ましくは５ｎｓ以下、より好ましくは１ｎｓ以下とすることができる。ＯＳトランジスタ
のチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以
下、さらに好ましくは３０ｎｍ以下とすることができる。
なお、図６においてはここではトランジスタ４１１、４１２、４２１乃至４２３、４３１
乃至４３６、４４１がｎチャネル型である場合を示すが、これに限られず、トランジスタ
４１１、４１２、４２１乃至４２３、４３１乃至４３６、４４１はそれぞれｎチャネル型
であってもｐチャネル型であってもよい。
次に、図６に示す増幅回路２２０および記憶回路２１０の動作の一例を説明する。
＜記憶回路からの読み出し＞
まず、記憶回路２１０からデータを読み出す際の動作について、図７のタイミングチャー
トを用いて説明する。なお、ここでは一例として、記憶回路２１０にハイレベルのデータ
が記憶されている場合（ノードＥの電位がハイレベルである場合）について説明する。
まず、期間Ｔ１において、配線４０３の電位をハイレベルとローレベルの中間の電位（Ｖ
１）とした状態で、配線４０２の電位をハイレベルとし、トランジスタ４２１、４２２、
４２３を導通状態とする。これにより、ノードＡおよびノードＢの電位がＶ１にプリチャ
ージされる。なお、配線４０７はハイレベルとなっている。
次に、期間Ｔ２において、配線４０２の電位をローレベルとし、トランジスタ４２１、４
２２、４２３を非導通状態とする。これにより、Ｖ１にプリチャージされたノードＡおよ
びノードＢは浮遊状態となる。
次に、期間Ｔ３において、配線３１０の電位をハイレベルとし、トランジスタ４４１を導
通状態とする。これにより、ノードＥとノードＡが導通状態となり、ノードＡの電位は上
昇してＶ２となり、ノードＥの電位は下降してＶ２となる。一方、ノードＢの電位はＶ１
に維持されている。そのため、ノードＡの電位がノードＢの電位よりも高い状態となる。
また、ノードＡはトランジスタ４３１を介して配線４０７と接続されており、ノードＢは
トランジスタ４３２を介して配線４０７と接続されているため、ノードＡおよびノードＢ
の電位は配線４０７の電位（ローレベル）に近づく。ここで、ノードＢの電位はノードＡ
の電位よりも低いため、ノードＢの電位はノードＡの電位よりも早くローレベルに達する
。そして、ノードＢの電位がローレベルとなると、トランジスタ４３１のゲートの電位も
ローレベルとなり、トランジスタ４３１は非導通状態となる。その結果、ノードＡの電位
の下降が止まり、ノードＡの電位はノードＢの電位（ローレベル）よりも高いＶ３となる
（期間Ｔ４）。また、期間Ｔ４において、配線４０７の電位をローレベルとする。
次に、期間Ｔ５において、配線４０６の電位をハイレベルとし、トランジスタ４３３、４
３４を導通状態とする。これにより、ノードＡの電位がトランジスタ４３３を介してノー
ドＣに供給され、ノードＢの電位がトランジスタ４３４を介してノードＤに供給される。
その結果、ノードＣの電位はＶ３となり、ノードＤの電位はローレベルとなる。
次に、期間Ｔ６において、配線４０６の電位をローレベルとし、トランジスタ４３３、４
３４を非導通状態とする。これにより、ノードＣおよびノードＤは浮遊状態となる。
次に、期間Ｔ７において、配線４０４の電位をハイレベルとする。また、配線４０５の電
位をハイレベルとすることにより、ノードＣおよびノードＤの電位を上昇させる。これに
より、トランジスタ４３５は導通状態となり、ノードＡの電位は配線４０４の電位に近づ
く。この結果、ノードＡの電位はハイレベルとなる。
なお、ノードＤの電位の上昇に伴い、トランジスタ４３６も導通状態に近い状態となるこ
とがある。この場合、配線４０４の電位（ハイレベル）がトランジスタ４３６を介してノ
ードＢに供給され得る。しかしながら、この時、ノードＡの電位はハイレベルであるため
、トランジスタ４３２のゲートもハイレベルとなり、トランジスタ４３２は導通状態とな
る。その結果、ノードＢの電位は配線４０７の電位（ローレベル）に近づき、ノードＢの
電位はローレベルに維持される。
次に、期間Ｔ８において、配線４０１の電位をハイレベルとし、トランジスタ４１１、４
１２を導通状態とする。これにより、ノードＡの電位（ハイレベル）が配線３２０に供給
され、ノードＢの電位（ローレベル）が配線３３０に供給される。ここで、配線３２０の
電位は、記憶回路２１０に格納されていたデータ（ハイレベル）に対応する。従って、配
線３２０の電位を読み取ることにより、記憶回路２１０に格納されたデータの読み出しが
可能となる。
次に、期間Ｔ９において、配線４０１の電位をローレベルとする。これにより、ノードＡ
およびノードＢは浮遊状態となる。
次に、期間Ｔ１０において、配線３１０の電位をローレベルとすることにより、トランジ
スタ４４１を非導通状態とする。これにより、ノードＥにノードＡの電位（ハイレベル）
が保持される。このような動作により、読み出し前に記憶回路２１０に格納されていたデ
ータ（ハイレベル）のリフレッシュを行うことができる。
次に、期間Ｔ１１において、配線４０４、４０５の電位をローレベルとする。また、配線
４０２をハイレベルとし、ノードＡおよびノードＢの電位をＶ１にプリチャージする。ま
た、配線４０７の電位をハイレベルとする。
以上の動作により、記憶回路２１０から出力された電位を増幅して読み出すことができる
。
＜記憶回路への書き込み＞
次に、記憶回路２１０にデータを書き込む際の動作について、図８のタイミングチャート
を用いて説明する。なお、ここでは一例として、記憶回路２１０に記憶されているローレ
ベルのデータをハイレベルのデータに書き換える場合の動作について説明する。
まず、期間Ｔ２１において、配線４０３の電位をＶ１とした状態で、配線４０２の電位を
ハイレベルとし、トランジスタ４２１、４２２、４２３を導通状態とする。これにより、
ノードＡおよびノードＢの電位がＶ１にプリチャージされる。なお、配線４０７はハイレ
ベルとなっている。
次に、期間Ｔ２２において、配線４０２の電位をローレベルとし、トランジスタ４２１、
４２２、４２３を非導通状態とする。これにより、Ｖ１にプリチャージされたノードＡお
よびノードＢは浮遊状態となる。また、配線３２０の電位をハイレベルとする。配線３２
０の電位は、記憶回路２１０に書き込むデータに対応する。
次に、期間Ｔ２３において、配線３１０の電位をハイレベルとし、トランジスタ４４１を
導通状態とする。これにより、ノードＥとノードＡが導通状態となり、ノードＡの電位は
下降してＶ４となり、ノードＥの電位は上昇してＶ４となる。一方、ノードＢの電位はＶ
１に維持されている。そのため、ノードＡの電位がノードＢの電位よりも低い状態となる
。
また、ノードＡはトランジスタ４３１を介して配線４０７と接続されており、ノードＢは
トランジスタ４３２を介して配線４０７と接続されているため、ノードＡおよびノードＢ
の電位は配線４０７の電位（ローレベル）に近づく。ここで、ノードＡの電位はノードＢ
の電位よりも低いため、ノードＡの電位はノードＢの電位よりも早くローレベルに達する
。そして、ノードＡの電位がローレベルとなると、トランジスタ４３２のゲートの電位も
ローレベルとなり、トランジスタ４３２は非導通状態となる。その結果、ノードＢの電位
の下降が止まり、ノードＢの電位はノードＡの電位（ローレベル）よりも高いＶ５となる
（期間Ｔ２４）。また、期間Ｔ２４において、配線４０７の電位をローレベルとする。
次に、期間Ｔ２５において、配線４０６の電位をハイレベルとし、トランジスタ４３３、
４３４を導通状態とする。これにより、ノードＡの電位がトランジスタ４３３を介してノ
ードＣに供給され、ノードＢの電位がトランジスタ４３４を介してノードＤに供給される
。その結果、ノードＣの電位はローレベルとなり、ノードＤの電位はＶ５となる。
次に、期間Ｔ２６において、配線４０６の電位をローレベルとし、トランジスタ４３３、
４３４を非導通状態とする。これにより、ノードＣおよびノードＤは浮遊状態となる。
次に、期間Ｔ２７において、配線４０４の電位をハイレベルとする。また、配線４０５の
電位をハイレベルとすることにより、ノードＣおよびノードＤの電位を上昇させる。これ
により、トランジスタ４３６は導通状態となり、ノードＢの電位は配線４０４の電位に近
づく。この結果、ノードＢの電位はハイレベルとなる。
なお、ノードＣの電位の上昇に伴い、トランジスタ４３５も導通状態に近い状態となるこ
とがある。この場合、配線４０４の電位（ハイレベル）がトランジスタ４３５を介してノ
ードＡに供給され得る。しかしながら、この時、ノードＢの電位はハイレベルであるため
、トランジスタ４３１のゲートもハイレベルとなり、トランジスタ４３１は導通状態とな
る。その結果、ノードＡの電位は配線４０７の電位（ローレベル）に近づき、ノードＡの
電位はローレベルに維持される。
次に、期間Ｔ２８において、配線４０１の電位をハイレベルとし、トランジスタ４１１、
４１２を導通状態とする。これにより、配線３２０の電位（ハイレベル）がノードＡおよ
びノードＥに供給され、配線３３０の電位（ローレベル）がノードＢに供給される。なお
、配線３２０の電位（ハイレベル）は、記憶回路２１０に書き込むデータに対応する。
次に、期間Ｔ２９において、配線４０１の電位をローレベルとする。これにより、ノード
ＡおよびノードＢは浮遊状態となる。
次に、期間Ｔ３０において、配線３１０の電位をローレベルとすることにより、トランジ
スタ４４１を非導通状態とする。これにより、ノードＥにノードＡの電位（ハイレベル）
が保持される。このような動作により、記憶回路２１０にデータ（ハイレベル）を書き込
みことができる。
次に、期間Ｔ３１において、配線４０４、４０５の電位をローレベルとする。また、配線
４０２をハイレベルとし、ノードＡおよびノードＢの電位をＶ１にプリチャージする。ま
た、配線４０７の電位をハイレベルとする。
以上の動作により、記憶回路２１０に記憶されたデータの書き換えを行うことができる。
なお、増幅回路２２０の構成は、図６に限られない。例えば、増幅回路２２０を図９に示
す構成とすることもできる。図９における増幅回路２２０の構成は、回路４３０の構成が
異なる点を除いて、図６における増幅回路２２０と同様である。
図９における回路４３０は、トランジスタ５０１乃至５０４を有する。トランジスタ５０
１のゲートは配線５１１と接続され、ソースまたはドレインの一方は配線５１２と接続さ
れ、ソースまたはドレインの他方はノードＡと接続されている。トランジスタ５０２のゲ
ートは配線５１１と接続され、ソースまたはドレインの一方は配線５１２と接続され、ソ
ースまたはドレインの他方はノードＢと接続されている。トランジスタ５０３のゲートは
ノードＢと接続され、ソースまたはドレインの一方はノードＡと接続され、ソースまたは
ドレインの他方は配線５１３と接続されている。トランジスタ５０４のゲートはノードＡ
と接続され、ソースまたはドレインの一方はノードＢと接続され、ソースまたはドレイン
の他方は配線５１３と接続されている。
図９における回路４３０は、図６における回路４３０と同様、ノードＡに供給された電位
を増幅して、記憶回路２１０または配線３２０に供給する機能と、ノードＢに供給された
電位を増幅して、記憶回路２１０または配線３３０に供給する機能を有する。
なお、トランジスタ５０１乃至５０４には、トランジスタ４３１乃至４３６（図６参照）
と同様の材料を用いることができるが、特に、トランジスタ５０１乃至５０４はＯＳトラ
ンジスタとすることが好ましい。
また、半導体装置１０は、図１０に示す構成とすることもできる。図１０における半導体
装置１０は、回路２００の構成が異なる点を除いて、図５における半導体装置１０と同様
の構成を有する。
図１０における回路２００は、複数の記憶回路２１０ａ、複数の記憶回路２１０ｂ、複数
の増幅回路２２０を有する。ここで、記憶回路２１０ａは、奇数行奇数列に設けられた記
憶回路であり、記憶回路２１０ｂは、偶数行偶数列に設けられた記憶回路である。また、
記憶回路２１０ａは、奇数行の配線３１０ａと接続され、記憶回路２１０ｂは、偶数行の
配線３１０ｂと接続されている。
増幅回路２２０は、それぞれ複数の記憶回路２１０と接続されている。具体的には、増幅
回路２２０は、２列の記憶回路２１０と接続されている。ここでは、増幅回路２２０が、
奇数列の複数の記憶回路２１０ａおよび偶数列の複数の記憶回路２１０ｂと接続されてい
る例を示す。
上記の構成を有する回路２００においても、図５における回路２００と同様、配線３２０
または配線３３０に供給された電位を増幅して、記憶回路２１０ａまたは記憶回路２１０
ｂに書き込むことができる。また、記憶回路２１０ａまたは記憶回路２１０ｂに記憶され
たデータを増幅して読み出すことができる。
なお、ここでは、説明の便宜上、回路２００を、複数の増幅回路２２０が複数の記憶回路
２１０ａおよび複数の記憶回路２１０ｂと重ならないように図示しているが、実際は、図
３（Ａ）、４に示すように、複数の増幅回路２２０と、複数の記憶回路２１０ａおよび複
数の記憶回路２１０ｂとが積層された構成となっている。すなわち、複数の増幅回路２２
０は、絶縁層を介して複数の記憶回路２１０ａおよび複数の記憶回路２１０ｂ上に設けら
れている。
以上の通り、本発明の一態様においては、記憶回路を有する回路３１と、増幅回路を有す
る回路３２が積層された構成、または、回路２０と、回路３１または回路３２とが積層さ
れた構成を有する半導体装置を実現することができる。これにより、半導体装置１０の面
積の増加を抑えつつ、半導体装置１０に記憶回路および増幅回路を搭載することができる
。よって、半導体装置１０の面積の縮小を図ることができる。
また、ＯＳトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ
高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置１
０の消費電力の低減および動作速度の向上が可能となる。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、記憶回路や増幅回路などに用いることができるトランジスタの構成に
ついて説明する。
図１１に、トランジスタ６２０とトランジスタ６３０とを積層した構造を有する半導体装
置の作製方法の一例を示す。ここでは、トランジスタ６２０がチャネル形成領域に単結晶
半導体を有するトランジスタであり、トランジスタ６３０がＯＳトランジスタである場合
について説明する。
まず、半導体基板６００に、素子分離用の絶縁物６０１とＮ型のウェル６０２を形成する
（図１１（Ａ））。
次に、ゲート絶縁膜６０３とゲート電極６０４を形成し、また、ウェル６０２にＰ型の不
純物領域６０５を設ける。不純物領域６０５上には、不純物領域６０５よりも導電性の高
い材料（シリサイドなど）を有する層を積層してもよい。また、不純物領域６０５はエク
ステンション領域を有してもよい。
次に、絶縁層６０６を形成する。絶縁層６０６は単層でも多層でもよい。また、絶縁層６
０６は、絶縁層６０６の上に設けられる層へ酸素を供給する機能と、絶縁層６０６の下に
設けられた層から絶縁層６０６の上に設けられる層への水素や水の浸入を遮断する機能と
、を有する層であることが好ましい。
次に、絶縁層６０６上に酸化物半導体層６０７を形成する（図１１（Ｂ））。その後、ゲ
ート絶縁膜６０３および絶縁層６０６に、不純物領域６０５の一方に達するコンタクトホ
ールを形成する。
次に、導電性材料を堆積して、コンタクトホールに導電性材料を埋め込む。このとき、酸
化物半導体層６０７は、導電性材料で覆われる。導電性材料は、単層でも多層でもよい。
そして、導電性材料を選択的にエッチングして、配線６０８を形成する。なお、コンタク
トホールに不純物領域６０５の一方と接する導電層を形成し、当該導電層と配線６０８の
一方が接する構造としてもよい。
次に、配線６０８を覆うゲート絶縁膜６０９を形成する。さらに、ゲート絶縁膜６０９上
に導電性材料を堆積する。導電性材料は、単層でも多層でもよい。また、導電性材料は、
導電性材料の上に設けられる層から導電性材料の下に設けられた層への水素や水の浸入を
遮断する機能を有することが好ましい。そして、導電性材料を選択的にエッチングして、
ゲート電極６１０を形成する（図１１（Ｃ））。
次に、絶縁層６１１を堆積する。そして、ゲート絶縁膜６０９および絶縁層６１１に、配
線６０８の一方に達するコンタクトホールを形成し、当該コンタクトホールを導電性材料
で埋め、配線６１２を形成する（図１１（Ｄ））。なお、当該コンタクトホールに配線６
０８の一方と接する導電層を形成し、当該導電層と配線６１２が接する構造としてもよい
。また、配線６１２は、単層でも多層でもよい。
このようにして、チャネル形成領域に単結晶半導体を有するトランジスタ６２０と、ＯＳ
トランジスタであるトランジスタ６３０が積層された構成を有する半導体装置を作製する
ことができる。
なお、図１１（Ｄ）において、不純物領域６０５の一方と配線６０８の一方が接続されて
いる。すなわち、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３
０のソースまたはドレインの一方が接続されている。このような構成は、図６、９に示す
トランジスタに適用することができる。例えば、トランジスタ６２０は図６、９における
トランジスタ４４１などに対応し、トランジスタ６３０は図６におけるトランジスタ４１
１、４１２、４２１乃至４２３、４３１乃至４３６、図９におけるトランジスタ４１１、
４１２、４２１乃至４２３、５０１乃至５０４などに対応する。また、トランジスタ６２
０は、図１乃至４における回路２０（例えば、回路２０が有する集積回路など）に用いる
ことができる。
なお、トランジスタ６２０とトランジスタ６３０の接続関係は図１１に示すものに限られ
ない。例えば、図１２（Ａ）に示すように、不純物領域６０５の一方とゲート電極６１０
が配線６１２を介して接続された構成とすることもできる。これにより、トランジスタ６
２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続された構成を得
ることができる。例えば、図１２（Ａ）におけるトランジスタ６２０は図６、９における
トランジスタ４４１などに対応し、トランジスタ６３０は図６におけるトランジスタ４３
２、図９におけるトランジスタ５０４などに対応する。
また、図１２（Ｂ）に示すように、ゲート電極６０４と配線６０８の一方が接続された構
成とすることもできる。これにより、トランジスタ６２０のゲートとトランジスタ６３０
のソースまたはドレインの一方が接続された構成を得ることができる。
また、図１２（Ｃ）に示すように、ゲート電極６０４とゲート電極６１０が配線６１２を
介して接続された構成とすることもできる。これにより、トランジスタ６２０のゲートと
トランジスタ６３０のゲートが接続された構成を得ることができる。
なお、図１１（Ｄ）、図１２（Ａ）乃至（Ｃ）に示すように、トランジスタ６２０とトラ
ンジスタ６３０とは、絶縁層６０６を介して、互いに重なる領域を有していてもよい。例
えば、図１１（Ｄ）、図１２（Ａ）に示すように、トランジスタ６２０のチャネル形成領
域とトランジスタ６３０のチャネル形成領域とは、絶縁層６０６を介して、互いに重なる
領域を有していてもよい。また、図１１（Ｄ）、図１２（Ａ）に示すように、トランジス
タ６２０のゲート電極６０４とトランジスタ６３０のゲート電極６１０とは、絶縁層６０
６を介して、互いに重なる領域を有していてもよい。これにより、トランジスタ６２０お
よびトランジスタ６３０を有する回路の面積を縮小することができる。
なお、図１１（Ｄ）及び図１２（Ａ）乃至（Ｃ）に示すトランジスタの積層構造は、図１
乃至６、９、１０に示す各種の回路に適宜用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成に
ついて説明する。
＜半導体装置の断面構造の例＞
図１３に、トランジスタ６２０、６３０の構成の一例を示す。なお、図１３では、ＯＳト
ランジスタであるトランジスタ６３０が、単結晶のシリコン基板にチャネル形成領域を有
するトランジスタ（以下、Ｓｉトランジスタともいう）であるトランジスタ６２０上に形
成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジス
タが積層された構成は、図１乃至６、９、１０に示す各回路が有するトランジスタに適宜
用いることができる。なお、本実施の形態では、図１１（Ｄ）と同様に、トランジスタ６
２０のソースまたはドレインの一方とトランジスタ６３０のソースまたはドレインの一方
が接続された構成を示すが、これに限られない。トランジスタ６２０のソースまたはドレ
インの一方とトランジスタ６３０のゲートが接続されていてもよいし（図１２（Ａ）参照
）、トランジスタ６２０のゲートとトランジスタ６３０のソースまたはドレインの一方が
接続されていてもよいし（図１２（Ｂ）参照）、トランジスタ６２０のゲートとトランジ
スタ６３０のゲートが接続されていてもよい（図１２（Ｃ）参照）。
トランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６２０上に
積層されていなくとも良く、トランジスタ６３０とトランジスタ６２０とは、同一の層に
形成されていても良い。
シリコンの薄膜を用いてトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若し
くはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射す
る等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を
注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ６２０が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリ
コン基板を半導体基板８０１として用いる場合を例示している。
また、トランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ６２
０を電気的に分離する場合を例示している。具体的に、図１３では、半導体基板８０１に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域８１０により、トランジスタ６２０を素子分離さ
せる場合を例示している。
トランジスタ６２０上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が
形成されている。そして、上記開口部には、トランジスタ６２０のソースまたはドレイン
にそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ６２
０のゲートに電気的に接続されている導電膜８２７とが、形成されている。
そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続され
ており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続され
ており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続され
ている。
導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２に
は開口部が形成されており、上記開口部に、導電膜８３４に電気的に接続された導電膜８
３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８
５１に、電気的に接続されている。
また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が
形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成
されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電
気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。
導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１３で
は、絶縁膜８６１上にトランジスタ６３０が形成されている。
トランジスタ６３０は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導
体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と
、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜８６２と、ゲート絶
縁膜８６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重な
っているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けら
れた開口部において、導電膜８５３に電気的に接続されている。
そして、トランジスタ６３０では、半導体膜９０１において、導電膜９２１に重なる領域
と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジス
タ６３０では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３
１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜
９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を
半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不
純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領
域９１０及び領域９１１の抵抗率を下げることができる。
そして、トランジスタ６３０上に、絶縁膜８６３が設けられている。
なお、図１３において、トランジスタ６３０は、ゲート電極９３１を半導体膜９０１の片
側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対の
ゲート電極を有していても良い。
トランジスタ６３０が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１３では、トランジスタ６３０が、一のゲート電極９３１に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。
＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。
図１４に、ＯＳトランジスタであるトランジスタ９０の構成を、一例として示す。図１４
（Ａ）には、トランジスタ９０の上面図を示す。なお、図１４（Ａ）では、トランジスタ
９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１４（Ａ
）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１４（Ｂ）に示し、一点鎖
線Ａ３−Ａ４における断面図を図１４（Ｃ）に示す。
図１４に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において
順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２
ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３
及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体
膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置
する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化
物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板
９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半
導体素子が形成された素子基板であってもよい。
また、トランジスタ９０の、具体的な構成の別の一例を、図１５に示す。図１５（Ａ）に
は、トランジスタ９０の上面図を示す。なお、図１５（Ａ）では、トランジスタ９０のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図１５（Ａ）に示し
た上面図の、破線Ａ１−Ａ２における断面図を図１５（Ｂ）に示し、破線Ａ３−Ａ４にお
ける断面図を図１５（Ｃ）に示す。
図１５に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物
半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲ
ート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜
９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上
において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する
。
なお、図１３及び図１４では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２
ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトラン
ジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半
導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９
５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔して
いる酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも
１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変
動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属
元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体
膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ）することが好ましい。また
は、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体
が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ
−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）
の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以
下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上
６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半
導体膜９２ｂとしてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌ
ｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲッ
トの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚ
ｎ＝３：１：２等がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは
、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、酸化物半導体膜
９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であっ
て、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。な
お、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９
２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の
代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ
：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ
以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは
、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与す
ることができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法によ
り形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半
導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原
子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基
板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする場合、酸化物半
導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜
ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐ
ａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化
物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用
いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲
におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう
）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトラ
ンジスタの周波数特性（ｆ特）を高めることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができ
る。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも
表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ
−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−
Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化
物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ
−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物
、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味
であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を
含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら
、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されるこ
とで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ
型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、
トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９
２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が
少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリン
グボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ
３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９
２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニ
ウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化
ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸
化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣ
ＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
なお、図１４及び図１５に示すトランジスタ９０は、チャネル領域が形成される酸化物半
導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換える
と、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜
９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、ｎ型化しやすい。しかし、図１４及び図１５に示すトランジスタ９
０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電
膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界
を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導
電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。
このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃ
ｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を
導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜
９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑え
ることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような
電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重な
ることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸
化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキ
ャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果
、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。
＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従っ
て、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以
上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場
合も含まれる。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方
晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、図１３とは異なる構造を有する半導体装置の構造の一例について説明
する。
図１６に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域
では、トランジスタ６２０及びトランジスタ６３０のチャネル長方向における構造を示し
ており、破線Ａ３−Ａ４で示す領域では、トランジスタ６２０及びトランジスタ６３０の
チャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ
６２０のチャネル長方向とトランジスタ６３０のチャネル長方向とが、必ずしも一致して
いなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の領域間に
おいて、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な
面内において、チャネル長方向に対して垂直の方向を意味する。
なお、図１６では、ＯＳトランジスタであるトランジスタ６３０が、Ｓｉトランジスタで
あるトランジスタ６２０上に形成されている場合を例示している。このようにＳｉトラン
ジスタとＯＳトランジスタが積層された構成は、図１乃至６、９、１０に示す各回路が有
するトランジスタに適宜用いることができる。なお、本実施の形態では、図１１（Ｄ）と
同様に、トランジスタ６２０のソースまたはドレインの一方とトランジスタ６３０のソー
スまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ６
２０のソースまたはドレインの一方とトランジスタ６３０のゲートが接続されていてもよ
いし（図１２（Ａ）参照）、トランジスタ６２０のゲートとトランジスタ６３０のソース
またはドレインの一方が接続されていてもよいし（図１２（Ｂ）参照）、トランジスタ６
２０のゲートとトランジスタ６３０のゲートが接続されていてもよい（図１２（Ｃ）参照
）。
トランジスタ６２０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ６２０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ６３０はトランジスタ６２０上に
積層されていなくとも良く、トランジスタ６３０とトランジスタ６２０とは、同一の層に
形成されていても良い。
シリコンの薄膜を用いてトランジスタ６２０を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。
トランジスタ６２０が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム
基板、シリコンゲルマニウム基板等を用いることができる。図１６では、単結晶シリコン
基板を基板１０００として用いる場合を例示している。
また、トランジスタ６２０は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法等を用いることができる。図１６では、トレンチ分離法を用いてト
ランジスタ６２０を電気的に分離する場合を例示している。具体的に、図１６では、エッ
チング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を
埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子
分離領域１００１により、トランジスタ６２０を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ６２０の不
純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００
３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ６２
０は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んで
チャネル形成領域１００４と重なるゲート電極１００６とを有する。
トランジスタ６２０では、チャネル形成領域１００４における凸部の側部及び上部と、ゲ
ート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１０
０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
６２０の基板上における専有面積を小さく抑えつつ、トランジスタ６２０におけるキャリ
アの移動量を増加させることができる。その結果、トランジスタ６２０は、オン電流が大
きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４におけ
る凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における
凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高
い場合、キャリアが流れる範囲はより広くなるため、トランジスタ６２０のオン電流をよ
り大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ６２０の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。
トランジスタ６２０上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口
部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００
３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１
００６に電気的に接続されている導電膜１０１４とが、形成されている。
そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接
続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気
的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８
に電気的に接続されている。
導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、
絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１
０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手
が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡
散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の
拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化
酸化シリコン等を用いることができる。
絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トラン
ジスタ６３０が設けられている。
トランジスタ６３０は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、
半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する
導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０
３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３
４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており
、導電膜１０３３は、上記開口部において導電膜１０１７に接続されている。
なお、図１６において、トランジスタ６３０は、ゲート電極１０３４を半導体膜１０３０
の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１
０３０と重なるゲート電極を、さらに有していても良い。
トランジスタ６３０が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。
また、図１６では、トランジスタ６３０が、一のゲート電極１０３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ６３０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１６に示すように、トランジスタ６３０は、半導体膜１０３０が、絶縁膜１０２
２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを
有する場合を例示している。ただし、本発明の一態様では、トランジスタ６３０が有する
半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプ
ラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形
成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。ま
た、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化
学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもでき
る。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルア
ミドハフニウム（ＴＤＭＡＨ）などのハウニウムアミド）を気化させた原料ガスと、酸化
剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラ
キス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ
−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。な
お、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いて
も良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに
かえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて
、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い
。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図
１７に示す。
図１７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図１７（Ａ）に示した携帯型ゲーム機は、２つ
の表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。
図１７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体
５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部
５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接
続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６
０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構
成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
図１７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。
図１７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。
図１７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。
図１７（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各
種集積回路に用いることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１０ 半導体装置
２０ 回路
３０ 回路
３１ 回路
３２ 回路
４０ 回路
４１ 回路
４２ 回路
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ 基板
１０１ 絶縁層
１０２ 絶縁層
１１１ 導電層
１１２ 導電層
１１３ 導電層
１２０ 回路
１３０ 回路
１４０ 回路
２００ 回路
２１０ 回路
２１０ａ 記憶回路
２１０ｂ 記憶回路
２２０ 回路
２３０ 回路
２４０ 回路
３１０ 配線
３１０ａ 配線
３１０ｂ 配線
３２０ 配線
３３０ 配線
３４０ 配線
４０１ 配線
４０２ 配線
４０３ 配線
４０４ 配線
４０５ 配線
４０６ 配線
４０７ 配線
４１０ 回路
４１１ トランジスタ
４１２ トランジスタ
４２０ 回路
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４３０ 回路
４３１ トランジスタ
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ トランジスタ
４３６ トランジスタ
４３７ 容量素子
４３８ 容量素子
４４１ トランジスタ
４４２ 容量素子
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５１１ 配線
５１２ 配線
５１３ 配線
６００ 半導体基板
６０１ 絶縁物
６０２ ウェル
６０３ ゲート絶縁膜
６０４ ゲート電極
６０５ 不純物領域
６０６ 絶縁層
６０７ 酸化物半導体層
６０８ 配線
６０９ ゲート絶縁膜
６１０ ゲート電極
６１１ 絶縁層
６１２ 配線
６２０ トランジスタ
６３０ トランジスタ
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
８６２ ゲート絶縁膜
８６３ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (1)

  1. 集積回路と、
    前記集積回路上に第１の絶縁層を介して重なる増幅回路と、
    前記増幅回路上に第２の絶縁層を介して重なる記憶回路及びダミー回路と、を有し、
    前記集積回路と前記増幅回路とは、前記第１の絶縁層の開口部に設けられた第１導電層を介して接続され、
    前記記憶回路と前記増幅回路とは、前記第２の絶縁層の開口部に設けられた第２導電層を介して接続され、
    前記第２導電層は、前記第１導電層と重なる位置に設けられ、
    前記増幅回路は、前記ダミー回路と接続されておらず、
    前記記憶回路は、酸化物半導体を含む第１のチャネル形成領域を有する第１のトランジスタを有し、
    前記増幅回路は、酸化物半導体を含む第２のチャネル形成領域を有する第２のトランジスタを有し、
    前記ダミー回路は、酸化物半導体を含む第３のチャネル形成領域を有する第３のトランジスタを有し、
    前記集積回路は、単結晶半導体を含む第４のチャネル形成領域を有する第４のトランジスタを有し、
    前記ダミー回路には、前記ダミー回路以外の回路は接続されていない半導体装置。
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