JP4416409B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、微細化を図るとともに特性の向上を図ることが可能な半導体装置に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの半導体記憶装置が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載された半導体記憶装置では、マトリックス状に配置されたメモリアレイの構成において、メモリアレイのワード線方向に（メモリアレイの間に）分散配置されるサブワードドライバと、メモリアレイのデータ線方向に（メモリアレイの間に）分散配置されるセンスアンプとの複数の交点領域（ワード線方向にメモリアレイの間を区切る帯状の領域と、データ線方向にメモリアレイの間を区切る帯状の領域との交点領域）に、センスアンプを駆動するためのセンスアンプ駆動回路およびセンスアンプからのデータを出力するためのＩ／Ｏ制御回路を配置している。このようにすれば、交点領域にセンスアンプ駆動回路などを集中配置することにより、メモリアレイやサブワードドライバ、センスアンプなどが配置された領域のトータル面積を効果的に削減できると考えられる。
【０００４】
【特許文献１】
特開平９−６４３０８号公報
【０００５】
【発明が解決しようとする課題】
しかし、半導体装置のさらなる微細化に伴い、サブワードドラバが配置される領域の幅は狭くなってきている。さらに、メモリセルアレイ内のメモリセルを構成する素子材料の改良などに伴って、ワード線方向での分割数（メモリセルアレイの数）も減少する傾向にある。そのため、センスアンプ駆動回路を構成する素子のすべてを交点領域に配置することが困難になってきている。
【０００６】
このため、センスアンプ駆動回路を構成する素子の一部をセンスアンプが配置された領域（センスアンプを構成する素子が形成された領域）に配置することも考えられる。この場合、トータル面積を極力小さくするために、センスアンプを構成する素子やウェル固定のためのコンタクトホールなどの構成要素をできるだけ隙間無く配置する必要がある。このようにすれば、充分にセンスアンプ駆動回路を構成する素子を配置することができるとともに、トータル面積をある程度削減できる。ところが、上述のようにセンスアンプが配置された領域において構成要素を効率的に配置した結果、Ｐチャネル型ＭＯＳトランジスタやＮチャネル型ＭＯＳトランジスタなどの素子を配置するために必要なＮウェルやＰウェルの形状が複雑化する場合があった。この結果、センスアンプを構成する複数のトランジスタ（素子）とウェル境界部との間の距離がばらつく。ここで、発明者は、後述するようにウェル境界部とトランジスタとの距離がある程度小さい場合、ウェル境界部とトランジスタとの間の距離によりトランジスタのしきい値電圧が変化するという知見を得た。このため、上述のように複数のトランジスタ（素子）とウェル境界部との間の距離がばらつくと、センスアンプを構成するトランジスタの特性（しきい値電圧）がばらつくことになる。したがって、半導体記憶装置の特性が劣化する恐れがあった。
【０００７】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、特性の劣化を防止しながらチップ面積（素子を形成するために必要な面積）の低減を図ることが可能な半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明に従った半導体記憶装置は、複数のメモリセルアレイ領域とセンスアンプ領域とサブデコーダ領域と交差領域とセンスアンプドライバ用素子とを備える。複数のメモリセルアレイ領域は、半導体基板上に、行方向と列方向とにそれぞれ間隔を隔ててマトリックス状に配置される。複数のセンスアンプ領域は、列方向におけるメモリセルアレイ領域の間の隙間にそれぞれ配置される。センスアンプ領域にはセンスアンプを構成する素子が配置される。複数のサブデコーダ領域は、行方向におけるメモリセルアレイ領域の間の隙間にそれぞれ配置される。複数の交差領域は、複数のセンスアンプ領域の並びと複数のサブデコーダ領域の並びとのそれぞれの交点に位置する。複数のセンスアンプドライバ用素子は、サブデコーダ領域に配置され、センスアンプの動作に用いられる（センスアンプを駆動する）。
【０００９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１０】
図１は、本発明による半導体記憶装置としてのＤＲＡＭのチップの平面模式図である。図２は、図１に示したチップの領域ＩＩを示す部分拡大模式図である。図３は、図１に示したチップのメモリセルアレイ領域の間に配置されるセンスアンプの回路図である。図４は、図２に示したチップの部分拡大模式図の一部分を示す拡大模式図である。図５は、図４の線分Ｖ−Ｖにおける断面模式図である。図１〜図５を参照して、本発明による半導体記憶装置の実施の形態を説明する。
【００１１】
図１に示すように、本発明による半導体記憶装置としてのＤＲＡＭは分散ワード線駆動方式（または階層ワード線方式）のＤＲＡＭであって、そのチップ上には、複数のメモリセルマット２と、周辺回路が形成された領域とが配置されている。図１に示したＤＲＡＭチップ１ではメモリセルマット２の数は４つとなっているが、メモリセルマットの数は４つ以外の任意の数であってもよい。このメモリセルマット２は、具体的には図２に示すように格子状（マトリックス状）に配置された複数のメモリセルアレイ領域３によって構成されている。それぞれのメモリセルアレイ領域３は、図２における垂直方向においてはセンスアンプ帯（以下ＳＡ帯という）によって互いに分離されている。また、メモリセルアレイ領域３は、図２における水平方向についてはサブデコーダ帯（以下ＳＷＤ帯という）により互いに分離されている。このため、メモリセルアレイ領域３の間には、センスアンプ領域４と、サブデコーダ領域５と、ＳＡ帯とＳＷＤ帯との交差した領域である十字領域６とが配置されている。
【００１２】
このメモリセルアレイ領域３の間に位置するセンスアンプ領域４、サブデコーダ領域５および十字領域６に、メモリセルアレイ領域３に配置されたメモリセルのビット線対の間の電位差を拡大するための複数のセンスアンプおよびそのセンスアンプを駆動するための複数のセンスアンプドライバトランジスタが配置されている。図３には、上述したセンスアンプおよびセンスアンプドライバトランジスタが示されている。
【００１３】
図３に示すように、センスアンプドライバトランジスタであるＳ２Ｐドライバトランジスタ８は、センスアンプ活性化信号／ＳＯＰに応じて導通する。Ｓ２Ｐドライバトランジスタ８はＰチャネル型ＭＯＳトランジスタである。また、センスアンプドライバトランジスタであるＳ２Ｎドライバトランジスタ７は、センスアンプ活性化信号ＳＯＮに応じて導通するトランジスタである。Ｓ２Ｎドライバトランジスタ７はＮチャネル型ＭＯＳトランジスタである。センスアンプ回路は、Ｓ２Ｐドライバトランジスタ８が接続されたノード３５とＳ２Ｎドライバトランジスタ７が接続されたノード３６との間に直列に接続され、ともにゲートがノード３８に接続されるＰチャネル型トランジスタ９とＮチャネル型トランジスタ１０とを備える。さらに、センスアンプ回路は、ノード３５とノード３６との間に直列に接続され、ともにゲートがノード３７に接続されるＰチャネル型トランジスタ１１とＮチャネル型トランジスタ１２とを含む。
【００１４】
センスアンプ回路は、ビット線対（たとえばＢＬとＺＢＬ）の間に設けられる。ノード３８はたとえば一方のビット線であるＢＬに接続される。また、ノード３７は、他方のビット線であるＺＢＬに接続される。センスアンプ回路は、活性化されると上述したビット線対の間の電位差を拡大する。
【００１５】
上述したセンスアンプ回路およびＳ２Ｐドライバトランジスタ８、Ｓ２Ｎドライバトランジスタ７は、具体的には図４に示すような配置となっている。
【００１６】
図４には、メモリセルアレイ領域３と、メモリセルアレイ領域３の間に位置するセンスアンプ領域４、サブデコーダ領域５および十字領域６が示されている。図４からもわかるように、センスアンプ領域４、サブデコーダ領域５および十字領域６においては、それぞれ半導体基板の所定の領域にＮ型の導電性不純物を注入することによってＮウェル１３が形成されている。また、センスアンプ領域４、サブデコーダ領域５および十字領域６において、Ｎウェル１３以外の領域はＰウェル１４となっている。
【００１７】
そして、図３に示したセンスアンプ回路を構成するＰチャネル型トランジスタ９、１１（Ｐチャネル型ＭＯＳトランジスタ）は、ＰＭＯＳ−ＳＡと表示された領域１５に集中して配置されている。また、図３に示したセンスアンプ回路を構成するＮチャネル型トランジスタ１０、１２（Ｎチャネル型ＭＯＳトランジスタ）は、図４におけるＮＭＯＳ−ＳＡと表示された領域１６に集中的に配置される。
【００１８】
センスアンプドライバである複数のＳ２Ｐドライバトランジスタ８（図３参照）は、十字領域６のＮウェル１３に位置する集中Ｓ２Ｐ領域１７に集中的に配置される。また、センスアンプドライバである複数のＳ２Ｎドライバトランジスタ７（図３参照）は、十字領域６のＰウェル１４に位置するＳ２Ｎ領域１８と、十字領域６を挟むように配置された２つのサブデコーダ領域５のＰウェル１４にそれぞれ配置された分散Ｓ２Ｎ領域１９、２０とに分散して配置される。
【００１９】
サブデコーダ領域５においては、Ｎウェル１３上にＶDDS固定部２１が配置されている。メモリセルアレイ領域３のダミー配線部においては、ＶBB固定部２２が配置されている。また、図４に示すように、ＳＷＤ帯の延在方向に沿って、サブデコーダ領域５および十字領域６上にＳ２Ｎ線２３およびＧＮＤ線２４が配置されている。また、ＳＡ帯の延在方向に沿うように、センスアンプ領域４および十字領域６上にＺＳ２Ｐ線２５およびＶDDS線２６が配置されている。
【００２０】
図５からもわかるように、サブデコーダ領域５におけるＮウェル１３は、メモリセルアレイ領域（図４参照）におけるボトムＮウェル３０と接続された状態となっている。このＮウェル１３に接続するように、ＶDDS固定部２１を構成する導電体プラグ３３が配置されている。図示していないが、半導体基板２９の主表面上には層間絶縁膜が形成されている。導電体プラグ３３は、この層間絶縁膜に形成されたコンタクトホールの内部に配置されている。導電体プラグ３３は、半導体基板２９の主表面上に位置する上層の配線と接続されている。
【００２１】
また、ＶBB固定部２２を構成する導電体プラグ３４は、ｐウェル３１と半導体基板２９の表面において接触するように配置されている。導電体プラグ３４は、図示していない層間絶縁膜に形成されたコンタクトホール内を充填するように配置されている。導電体プラグ３４は、半導体基板２９の主表面上に位置する上層の配線と電気的に接続されている。そして、サブデコーダ領域５の分散Ｓ２Ｎ領域１９（図４参照）には、図５に示すようにＳ２ＮドライバトランジスタであるＮチャネル型ＭＯＳトランジスタ３２が配置されている。
【００２２】
図４および図５からもわかるように、本発明による半導体記憶装置では、センスアンプ領域にはセンスアンプ回路を構成するセンスアンプトランジスタを配置する一方、Ｓ２Ｎドライバトランジスタが形成されたＳ２Ｎ領域１８および分散Ｓ２Ｎ領域１９、２０、またＳ２Ｐドライバトランジスタが形成された集中Ｓ２Ｐ領域１７を十字領域６およびサブデコーダ領域５に配置している。また、ＶDDS固定部２１およびＶBB固定部２２もセンスアンプ領域４以外の領域（サブデコーダ領域５およびメモリセルアレイ領域３の端部）に配置している。つまり、センスアンプ領域４には、センスアンプドライバトランジスタもウェル固定部であるＶDDS固定部２１およびＶBB固定部２２も配置されていない。このため、センスアンプ領域４の面積を削減することができる。
【００２３】
また、センスアンプ領域４においては、Ｎウェル１３とＰウェル１４との境界部であるウェル境界６０ａと、Ｐチャネル型のセンスアンプトランジスタが配置された領域１５の外周部６１ａとの間の距離が領域１５の全体についてほぼ均一となるように、センスアンプトランジスタを配置することができる。また、同様に、ウェル境界６０ｂと、領域１５の外周部６１ｂとの間の距離も、領域１５の全体についてほぼ均一にすることができる。同様に、センスアンプトランジスタのうちＮチャネル型のセンスアンプトランジスタが形成された領域１６の外周部６２とウェル境界６０ｂとの間の距離も、領域１６の全体についてほぼ均一にすることができる。領域１５、１６においては、ウェル境界６０ａ、６０ｂの延びる方向にほぼ平行に、複数のセンスアンプトランジスタを配置することができる。この結果、センスアンプを構成するセンスアンプトランジスタとウェル境界６０ａ、６０ｂとの間の距離（すなわち、センスアンプトランジスタのチャネル領域とウェル境界６０ａ、６０ｂとの間の距離）を複数のセンスアンプトランジスタについてほぼ均一にすることができる。このため、上記距離のばらつきによりセンスアンプトランジスタの特性が変動することを抑制できる。
【００２４】
また、図５に示すように、ＶDDS固定部２１は、ボトムＮウェル３０の壁に当たる部分がサブデコーダ領域５において半導体基板２９の表面に露出している部分（Ｎウェル１３）に形成されている。サブデコーダ領域５におけるＮウェル１３はＶDDS固定部２１の存在とは関係無く形成される。このため、ＶDDS固定部２１の配置場所を確保するために、サブデコーダ領域５の面積を大きくする必要はない。つまり、従来とほぼ同等の面積のサブデコーダ領域５にＶDDS固定部２１を配置することができる。
【００２５】
なお、サブデコーダ領域５におけるＳ２Ｎドライバトランジスタなどの配置例としては、たとえば図６に示したような配置が考えられる。図６は、図４に示した半導体記憶装置のサブデコーダ領域における素子の配置を示す模式図である。図６に示すように、本発明による半導体記憶装置のサブデコーダ領域５は、Ｎウェル１３とＰウェル１４とに分かれている。Ｎウェル１３ではＶDDS固定部２１が形成されている。Ｐウェル１４では、分散Ｓ２Ｎ領域１９とＧＮＤウェル固定部８８とＶPPウェル固定部８９とが形成されている。分散Ｓ２Ｎ領域１９には、半導体基板の主表面にＧＮＤノード８７とＳ２Ｎノード８６とが形成されている。ＧＮＤノード８７とＳ２Ｎノード８６とは半導体基板の主表面に形成された導電性不純物拡散領域であり、Ｓ２Ｎドライバトランジスタのソース／ドレイン領域として作用する。ＧＮＤノード８７とＳ２Ｎノード８６との一部は、互いに対向して平行に延びるように形成されている。ＧＮＤノード８７とＳ２Ｎノード８６の上記互いに対向する部分に交差するように、Ｓ２Ｎドライバトランジスタのゲート電極８５が形成されている。ゲート電極８５下には図示していないがゲート絶縁膜が形成されている。ゲート電極８５とゲート絶縁膜とソース／ドレイン領域としてのＧＮＤノード８７およびＳ２Ｎノード８６とからＳ２Ｎドライバトランジスタが構成される。
【００２６】
ここで、ＤＲＡＭなどの半導体記憶装置におけるセンスアンプドライバトランジスタ（Ｓ２Ｎ領域１８、分散Ｓ２Ｎ領域１９、２０および集中Ｓ２Ｐ領域１７に配置されるＳ２Ｎドライバトランジスタ７（図３参照）やＳ２Ｐドライバトランジスタ８（図３参照））の配置は、半導体記憶装置の微細化に対応してさまざまなパターンが考えられる。具体的に、図１２〜図１４を参照しながら説明する。図１２〜図１４は、センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。なお、図１２〜図１４は図４に対応する。
【００２７】
１つ目の配置パターンは、図１２に示すように、センスアンプ領域４に、センスアンプトランジスタが配置された領域１５、１６とともに、Ｓ２Ｐドライバトランジスタが形成される分散Ｓ２Ｐ領域８０およびＳ２Ｎドライバトランジスタが形成される分散Ｓ２Ｎ領域４３を配置するというものである。また、ＶDDS固定部２１およびＶBB固定部２２もセンスアンプ領域４に配置されている。このため、センスアンプ領域４の面積を縮小するには限界があった。
【００２８】
２つ目の配置パターンは、図１３に示すように、十字領域６に、Ｓ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタをすべて集中配置するというものである。図１３に示した半導体記憶装置では、十字領域６に集中Ｓ２Ｐ領域１７および集中Ｓ２Ｎ領域８１が形成されている。また、図１３に示した半導体記憶装置では、センスアンプ領域４にＶDDS固定部２１およびＶBB固定部２２が配置されている。
【００２９】
３つ目の配置パターンは、図１４に示すように、十字領域６にはＳ２Ｎドライバトランジスタが形成された集中Ｓ２Ｎ領域８１を配置する一方、分散Ｓ２Ｐ領域８０をセンスアンプ領域４に配置することにより、Ｓ２Ｐドライバトランジスタをセンスアンプ領域４に分散配置するというものである。この場合、ＶDDS固定部２１およびＶBB固定部２２はセンスアンプ領域４において分散Ｓ２Ｐ領域８０の間の領域（領域９０で示した部分）に配置されている。
【００３０】
上述した３つのパターンの中で、最もセンスアンプのレイアウトの面積が小さくできるのは、２つめの配置パターン（すなわち、図１３に示すように十字領域６にＳ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタを集中配置するパターン）である。
【００３１】
しかし、半導体記憶装置を構成するトランジスタにおけるポリメタルゲート電極の適用やタングステンポリサイド膜の改良により、ゲート電極の低抵抗化が近年図られている。このため、ワード線（ＷＬ）方向の分割数が低減される傾向にある。また、ＳＷＤ帯（サブデコーダ領域５）もＮウェルなどのシャロー化によって、その幅が狭くなってきている。したがって、現在量産中あるいは開発中の半導体記憶装置においては、十字領域６のトータル面積が小さくなってきている。したがって、十字領域６だけに必要なセンスアンプドライバトランジスタ（Ｓ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタ）をすべて配置することは難しくなってきている。
【００３２】
また、通常、センスアンプ領域４には、センスアンプトランジスタ、Ｉ／Ｏゲート、ＢＬＩトランジスタ、ＢＬＥＱトランジスタなどが主な構成部品として配置されている。センスアンプ領域４においては、これらの部品がピッチ方向に詰って配置されている。したがって、センスアンプ領域４に余分なトランジスタなどの部品をこれ以上配置することは通常困難である。
【００３３】
また、図１３に示した２つ目の配置パターン（十字領域６にドライバトランジスタを集中配置するパターン）では、センスアンプ領域４に、ウェル固定部であるＶDDS固定部２１およびＶBB固定部２２を配置していた。つまり、図１３に示した半導体記憶装置では、センスアンプ領域４においてこれらのＶDDS固定部２１およびＶBB固定部２２を配置するためにセンスアンプ領域４の面積が大きくなっていた。
【００３４】
一方、図１４に示した３つ目の配置パターンでは、ウェル固定部の数を削減するとともに、ＶBB（センスアンプおよびメモリセルのバックバイアス）Ｐウェル固定（ＶBB固定部２２）、ＶDDSＮウェル固定（ＶDDS固定部２１）、Ｓ２Ｐセンスアンプドライバトランジスタ（分散Ｓ２Ｐ領域８０）という順番にセンスアンプ帯（ＳＡ帯）の延びる方向に沿って並ぶように配置している。このようにすれば、トランジスタ１個分もしくはウェル固定部１個分だけの幅（ＳＡ帯の伸びる方向に垂直な方向における幅）を確保することによって、メモリセルおよびセンスアンプで必要なウェル固定をすべてセンスアンプ領域４に配置するとともに、センスアンプドライバを配置するための十分な領域を確保できる。
【００３５】
しかし、図１４に示したような配置パターンを採用した場合には、図１４の領域９０に示すようにセンスアンプ領域４においてＮウェル固定部（ＶDDS固定部２１）とＰウェル固定部（ＶBB固定部２２）とが隣接することになる。このため、領域９０においてはウェルの境界部の形状が凹凸形状となる。
【００３６】
ここで、センスアンプトランジスタは、特にビット線対（ＢＬ、ＺＢＬ）にそれぞれ接続されたトランジスタのペアの間で、しきい値電圧を等しくしておく必要がある。しかし、研究の結果、ウェル境界から複数のトランジスタのチャネル領域までの距離が２μｍ以下であって、かつその距離がトランジスタ毎に異なる場合、各トランジスタのしきい値電圧がずれてしまう（変動する）という知見を発明者は得た。以下具体的に説明する。
【００３７】
図７は、上述したしきい値電圧とウェル境界からチャネル領域までの距離との関係を説明するための平面模式図である。図８は、ウェル境界からチャネル領域までの距離ｄ（μｍ）としきい値電圧：Ｖth（ｍＶ）の変動量（ΔＶth）の関係を示すグラフを示す図である。図８はＮチャネル型ＭＯＳトランジスタの場合についてのデータを示している。また、図９は、ウェル境界からチャネル領域までの距離ｄ（μｍ）と、しきい値電圧：Ｖth（ｍＶ）の変動量（ΔＶth）との関係を示すグラフを示す図である。図９は、Ｐチャネル型ＭＯＳトランジスタの場合についてのデータを示している。
【００３８】
図７に示すように、ウェル境界４０に隣接するようにゲート電極４１を含む電界効果トランジスタが形成されている場合を考える。この電界効果トランジスタのチャネル領域４２とウェル境界４０との間の距離をｄとする。そして、この距離ｄを変えると、図８および図９に示すように、しきい値電圧が変動する。図８および図９において、横軸はウェル境界４０（図７参照）からチャネル領域４２（図７参照）までの距離ｄを示す。この距離ｄの単位はμｍである。また、図８および図９に示したグラフの縦軸は、しきい値電圧の変動量ΔＶthを示している。このしきい値電圧の変動量の単位はｍＶである。それぞれのグラフにおける黒丸で示されたグラフと、黒い四角で示された折れ線グラフとは、それぞれ条件の異なるトランジスタにおける結果を示している。図８および図９からわかるように、ウェル境界からチャネル領域までの距離ｄを変動させることによって、トランジスタのしきい値電圧が変動する。
【００３９】
ここで、図８に示した折れ線グラフのデータは、ゲート長Ｌ＝０．２７μｍ、ゲート幅Ｗ＝２μｍ、ソース／ドレイン領域における導電性不純物としてはヒ素（Ａｓ）を用いた電界効果トランジスタについてのものである。なお、ソース／ドレイン領域は、ヒ素を１回目の注入工程（注入エネルギーを７０ＫｅＶ（１．１２×１０-14Ｊ）、ドーズ量を４．３×１０12／ｃｍ2とした注入工程）および２回目の注入工程（注入エネルギーを１５ＫｅＶ（２．４０×１０-15Ｊ）、ドーズ量を１×１０12／ｃｍ2とした注入工程）により半導体基板の主表面に注入することにより形成した。
【００４０】
また、図９に示した折れ線グラフのデータは、ゲート長Ｌ＝０．２７μｍ、ゲート幅Ｗ＝２μｍ、ソース／ドレイン領域における導電性不純物としてはホウ素（Ｂ）を用いた電界効果トランジスタについてのものである。なお、ソース／ドレイン領域は、注入条件として、注入エネルギーを１５ＫｅＶ（２．４０×１０-15Ｊ）、ドーズ量を１．１×１０13／ｃｍ2という条件を用いて、半導体基板の主表面にホウ素を注入することにより形成した。
【００４１】
なお、Ｎチャネル型のセンスアンプトランジスタに関しては、その配置を変更することにより、つまりＰチャネル型のセンスアンプトランジスタとの間にＩ／Ｏゲートを挿入することにより、上述の問題を回避することは可能である。しかし、Ｐチャネル型のセンスアンプトランジスタについては上述のような回避方法を採用することは難しい。そして、このようなしきい値電圧の変動は、特に動作電圧が１．８Ｖあるいは１．５Ｖなど低電圧動作化したＤＲＡＭなどの半導体記憶装置において特に問題となる。
【００４２】
ここで、上述のような配置パターンの半導体装置とは異なり、すでに述べたように、本発明による半導体記憶装置としてのＤＲＡＭでは、十字領域６の面積を拡大することなくすべてのドライバトランジスタを配置する領域の面積を確保するため、図４に示すようにサブデコーダ領域５と十字領域６とにそれぞれ分散Ｓ２Ｎ領域１９、２０およびＳ２Ｎ領域１８を分散配置している。この結果、センスアンプ領域４の面積、さらにはＤＲＡＭ全体のチップ面積を縮小できる。
【００４３】
また、本発明によるＤＲＡＭでは、センスアンプ領域４にドライバトランジスタやウェル固定部を配置していないので、図４に示すようにウェル境界６０ａ、６０ｂからＰＭＯＳ−ＳＡと表示された領域１５に形成された複数のセンスアンプトランジスタ（のチャネル領域）までの距離をそれぞれほぼ等しくできる。また、ウェル境界６０ｂからＮＭＯＳ−ＳＡと表示された領域１６に形成された複数のセンスアンプトランジスタ（のチャネル領域）までの距離をそれぞれほぼ等しくできる。この結果、上述のようなしきい値電圧の変動といった問題の発生を抑制できる。つまり、ウェル境界６０ａ、６０ｂとセンスアンプトランジスタのチャネル領域との間の距離の変動によるしきい値電圧（センスアンプを構成するセンスアンプトランジスタのしきい値電圧）のばらつきの発生を抑制することができる。このため、半導体記憶装置のチップ面積の低減を図る一方、特性の劣化を防止するとともに低電圧動作を可能とすることができる。
【００４４】
また、図４および図５に示した半導体記憶装置では、センスアンプドライバ（すなわち集中Ｓ２Ｐ領域１７、Ｓ２Ｎ領域１８および分散Ｓ２Ｎ領域１９、２０）だけでなくＶDDS固定部２１およびＶBB固定部２２をセンスアンプ領域４以外の領域、つまりサブデコーダ領域５およびメモリセルアレイ領域３の端部に配置しているので、センスアンプ領域４のサイズを上述した３つのパターンよりも小さくすることができる。なお、ＶBB固定部２２をサブデコーダ領域５の内部に配置してもよい。
【００４５】
また、図４および図５に示した半導体記憶装置では、サブデコーダ領域５に分散Ｓ２Ｎ領域１９、２０を配置している。この発明による半導体記憶装置において分散Ｓ２Ｎ領域１９、２０が配置された領域は、ボトムＮウェル３０（図５参照）の近傍である。このように、ボトムＮウェル３０の近傍には、従来はトランジスタを配置していなかった。従来、このような場所にはデカップルキャパシタを配置することが多かった。
【００４６】
しかし、本発明による半導体記憶装置では、分散Ｓ２Ｎ領域１９、２０に形成されるＳ２ＮドライバトランジスタのＮ型の導電性不純物を注入したソース／ドレイン領域について、不純物の注入エネルギーを低くしてそのソース／ドレイン領域の深さを浅くしている。この結果、ボトムＮウェル３０と上述のＳ２Ｎドライバトランジスタのソース／ドレイン領域の間のショートマージンを向上させることができた。ここで、たとえば導電性不純物としてはリン（Ｐ）を用い、注入エネルギーとしては１５ＫｅＶ、ドーズ量を１．７×１０13／ｃｍ2とすれば、半導体基板の主表面からソース／ドレイン領域下部までの深さを０．３μｍとすることができる。
【００４７】
この結果、従来よりボトムＮウェル３０（図５参照）から２μｍ程度という隣接した場所にＳ２Ｎドライバトランジスタ（分散Ｓ２Ｎ領域１９、２０）を配置することができた。このように、従来配置していたデカップルキャパシタの代わりにＳ２Ｎドライバトランジスタ（分散Ｓ２Ｎ領域１９、２０）を配置するので、サブデコーダ領域５においてＳ２Ｎドライバトランジスタを配置することによるこの領域の面積増加を実質的に抑制することができた。この結果、本発明によるＤＲＡＭではトータルでのチップサイズを（例えば図１４に示したようは配置パターンのＤＲＡＭより）小さくすることができる。なお、発明者の試算によれば、前提条件などにもよるが、本発明によるＤＲＡＭでは図１４に示したような配置パターンのＤＲＡＭよりチップ面積を約０．５％程度縮小できると考えられる。
【００４８】
また、センスアンプ領域４以外の領域にセンスアンプドライバトランジスタ（Ｓ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタ）を配置しているので、センスアンプ領域４内部の構成が単純化されることになる。したがって、図３のノード３７、３８にドライバトランジスタなどからのノイズが不均一に乗ってセンスマージンが小さくなるといった問題の発生を抑制できる。
【００４９】
ここで、図１４に示したようにセンスアンプ領域４にＳ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタなどを分散配置した場合、トランジスタの配置によってはドライバトランジスタのドレイン側がＳ２ノードになる。このため、図３に示したドライバトランジスタに隣接したノード３８（ＳＡノード）あるいはノード３７（／ＳＡノード）のみにカップリングノイズが作用することになる。このようなノイズによる影響の発生を抑制するためには、ノード３７、３８に対して対称になるようにセンスアンプドライバトランジスタをレイアウトすることが考えられる。
【００５０】
しかし、このようにセンスアンプドライバトランジスタの配置を行なうためには、トランジスタを配置するための領域の面積を大きくする必要があるため、チップ面積の増大といった問題が発生する。また、チップ面積を大きくせずに上述のようなレイアウトを実現するためには、プロセスマージンを小さくする必要がある。具体的には、ビット線対の配線間に配線コンタクトを配置するというように、より配線やコンタクトホールの間の距離を小さくする必要が出てくる。
【００５１】
また、図１０に示すように、本発明による半導体記憶装置としてのＤＲＡＭでは、１つのサブデコーダ領域５には２つの分散Ｓ２Ｎ領域１９が配置され、それぞれ両側のセンスアンプ領域４に配置されたセンスアンプに接続されている。図１０は、本発明によるＤＲＡＭのメモリセルマットの端部を示す部分模式図である。メモリセルマット端部７０では、メモリセルマットの中央部などと比べて十字領域６からメモリセルマットの外側にはサブデコーダ領域５がないため、メモリセルマットの中央部と同様に分散Ｓ２Ｎ領域１９を配置することは難しい。したがって、不足するＳ２Ｎドライバトランジスタは、十字領域６におけるＳ２Ｎ領域１８（図４参照）の大きさを大きくする、あるいは図１０に示すようにメモリセルマット端部においてメモリセルマットの外側に分散Ｓ２Ｎ領域４３をＳＡ帯と同じ方向に延びるように配置するといったことにより、必要な数のＳ２Ｎドライバトランジスタを確保することができる。
【００５２】
なお、サブデコーダ領域５に１つだけ大きな分散Ｓ２Ｎ領域１９を配置して、サブデコーダ領域５の両端の十字領域６のうちの一方のみにその分散Ｓ２Ｎ領域１９を接続してもよい。ただしこの場合、十字領域６から見た場合に分散Ｓ２Ｎ領域１９の最も遠い位置までの配線長が長くなる。そのため、十字領域６からＳ２Ｎ領域１９へと延びる上層メタル配線の寄生抵抗が、図４に示した場合のように十字領域６の両端に分散して分散Ｓ２Ｎ領域１９を配置した場合よりも大きくなる。
【００５３】
また、図４および図５に示したＶBB固定部２２については、メモリセルアレイ領域３（図４参照）におけるメモリセルのダミー部やサブデコーダ領域５にこのＶBB固定部２２を配置した場合、少なくともこのＶBB固定部２２をセンスアンプ領域４に配置した場合と同じだけメモリセルアレイ領域３やサブデコーダ領域５の面積を大きくすることになる。また、トレンチ分離絶縁膜４６を形成する際のパターニングのための最小面積を確保しつつ、ワード線を配置することが困難になる。したがって、図１１に示すように、トレンチ分離絶縁膜４６の間の距離Ｌをワード線４７の間の距離よりも充分大きくすることにより、ＶBB固定部２２をワード線４７の間に配置する。ここで、図１１は、図４に示したＶBB固定部を示す部分断面模式図である。
【００５４】
図１１に示すように、半導体基板２９の主表面には距離Ｌを隔ててトレンチ分離絶縁膜４６が形成されている。トレンチ分離絶縁膜４６の間には、半導体基板２９の主表面に形成されたＰウェル４９が露出した状態となっている。半導体基板２９の主表面上には所定の間隔を隔ててワード線４７が紙面に垂直方向に互いにほぼ平行な方向に延びるように形成されている。ワード線４７の間には、Ｐウェル４９においてＰ型の導電性不純物拡散領域４８が形成されている。また、ワード線４７を覆うように絶縁膜５２が形成されている。絶縁膜５２上には層間絶縁膜５０が形成されている。層間絶縁膜５０には、ワード線４７の間に位置する領域にコンタクトホール５１が形成されている。コンタクトホール５１は、ワード線４７の間に位置するＰ型の導電性不純物拡散領域４８にまで到達するように形成されている。コンタクトホール５１の内部は導電体プラグ３４によって充填されている。導電体プラグ３４は、層間絶縁膜５０上に形成されたＶBB配線４５と電気的に接続されている。
【００５５】
このようにして、ＶBB固定部２２を形成することができる。そして、このようなウェル固定方法を行なうと、ワード線４７はアキュミュレーションキャパシタ（ＭＯＳキャパシタと形状は同じであるが、ソース／ドレイン領域がウェルと同電位であって、反転層を作らずにウェルとゲートとの間に容量を持たせることが可能なキャパシタのこと）を寄生素子として持つことになる。しかし、ワード線４７全体の容量を考えれば、このアキュミュレーションキャパシタの容量は相対的に極めて小さく、全く問題のないレベルである。また、センスアンプ方向とサブデコーダ方向との分割数は２：１程度である。そのため、このようにワード線４７の間にＶBB固定部２２を配置することにより、チップ全体では１．５％程度の面積の縮小を図ることができる。なお、この１．５％程度という縮小率は、以下のような計算式により導出されたものである。以下、メモリセル１ｍａｔについて計算する。
【００５６】
まず、比較例としての従来のＤＲＡＭについて、そのメモリセルのサイズを２００μｍ×１００μｍ、図２に示したＳＡ帯の幅（図２の垂直方向における幅）を１９μｍ、図２に示したＳＷＤ帯の幅（図２の水平方向における幅）を２０μｍであると仮定する。したがって、ＳＡ帯およびＳＷＤ帯を考慮したメモリセルの１ピッチ分の面積Ｓ0は、（２００＋２０）×（１００＋１９）＝２６１８０（μｍ2）となる。一方、上述した本発明によるＤＲＡＭでは、そのメモリセルのサイズを２００μｍ×１００μｍとした場合、図２に示したＳＡ帯の幅は１６．２μｍ、ＳＷＤ帯の幅は２０．３４μｍとなる。したがって、ＳＡ帯およびＳＷＤ帯を考慮したメモリセルの１ピッチ分の面積Ｓ1は、（２００＋２０．３４）×（１００＋１６．２）＝２５６０４（μｍ2）となる。このため、比較例のＤＲＡＭについての１ピッチ分の面積Ｓ0から見て本発明によるＤＲＡＭの１ピッチ分の面積Ｓ1の縮小率は、（Ｓ0−Ｓ1）／Ｓ0×１００＝２．２％となる。さらに、セル占有率を６６％と仮定すると、ＤＲＡＭのチップ全体の面積の縮小率は２．２％×０．６６＝１．５％となる。
【００５７】
なお、図４に示したＤＲＡＭでは、Ｓ２Ｐドライバトランジスタ８（図３参照）を十字領域６に集中配置する一方、Ｓ２Ｎドライバトランジスタ７（図３参照）を２つのサブデコーダ領域５に分散配置しているが、Ｓ２Ｐドライバトランジスタ８とＳ２Ｎドライバトランジスタ７との配置を入れ替えてもよい。つまり、Ｓ２Ｎドライバトランジスタ７を十字領域６に集中配置する一方、Ｓ２Ｐドライバトランジスタ８をサブデコーダ領域５に分散配置してもよい。この場合も同様の効果を得ることができる。
【００５８】
上述した本発明に従った半導体記憶装置の一例としてのＤＲＡＭの特徴的な構成を要約すれば、本発明に従った半導体記憶装置としてのＤＲＡＭは、図４に示すように、半導体基板２９（図５参照）の主表面に形成されたメモリセルアレイ領域３と、センスアンプ領域４と、サブデコーダ領域５と、交差領域としての十字領域６とを備える。センスアンプ領域４は、メモリセルアレイ領域３に隣接して配置され、内部にセンスアンプを構成する複数の素子であるＰチャネル型トランジスタ９、１１（図３参照）およびＮチャネル型トランジスタ１０、１２（図３参照）が配置される。つまり、センスアンプ領域４にはＰチャネル型トランジスタ９、１１が形成された領域１５とＮチャネル型トランジスタ１０、１２が形成された領域１６とが配置される。サブデコーダ領域５は、メモリセルアレイ領域３に隣接して配置され、センスアンプ領域４とは異なる領域である。つまり、サブデコーダ領域５は、メモリセルアレイ領域３に隣接するとともにメモリセルアレイ領域３から見てセンスアンプ領域４とは異なる方向に位置する。十字領域６は、メモリセルアレイ領域３に隣接するとともに、センスアンプ領域４とサブデコーダ領域５とを接続するように配置される。サブデコーダ領域５には、複数のセンスアンプドライバ用素子としての複数のＳ２Ｎドライバトランジスタ７（図３参照）およびＳ２Ｐドライバトランジスタ８（図３参照）が形成されている（つまり、サブデコーダ領域５には上述したセンスアンプドライバ用素子が形成された分散Ｓ２Ｎ領域１９、２０が配置されている）。Ｓ２Ｎドライバトランジスタ７およびＳ２Ｐドライバトランジスタ８はセンスアンプの動作に用いられる（センスアンプを駆動する）。
【００５９】
このようにすれば、すでに述べたようにセンスアンプドライバ用素子を配置する領域としてサブデコーダ領域５を利用するので、センスアンプドライバ用素子をセンスアンプ領域４においてセンスアンプを構成する素子とともに配置する場合（例えば図１２に示した半導体記憶装置のようなレイアウトの場合）より、センスアンプ領域４の面積を小さくできる。この結果、ＤＲＡＭのチップサイズを縮小できる。
【００６０】
また、センスアンプ領域４以外の領域（サブデコーダ領域５）にセンスアンプドライバ用素子を配置するので、センスアンプ領域４におけるセンスアンプを構成する素子の配置の自由度を大きくできる。このため、すでに述べたようにセンスアンプを構成する複数の素子（領域１５、１６に形成された素子）について、Ｎウェル１３とＰウェル１４とのウェル境界６０ａ、６０ｂと複数の素子との間の距離をほぼ等しくすることができる。
【００６１】
本発明に従った上記ＤＲＡＭは、図２から分かるように半導体基板２９（図５参照）の主表面に形成されたメモリセルアレイ領域３とセンスアンプ領域４とサブデコーダ領域５と十字領域６とをそれぞれ複数個備えていてもよい。半導体基板２９の主表面において、複数のメモリセルアレイ領域３は、行方向（ＳＡ帯の延びる方向）と列方向（ＳＷＤ帯の延びる方向）とにそれぞれ間隔を隔ててマトリックス状に配置されていてもよい。複数のセンスアンプ領域４は、複数のメモリセルアレイ領域３を列方向において隔てる複数の隙間にそれぞれ配置されていてもよい。複数のサブデコーダ領域５は、複数のメモリセルアレイ領域３を行方向において隔てる複数の隙間にそれぞれ配置されていてもよい。複数の十字領域は、複数のメモリセルアレイ領域３を列方向において隔てる隙間の連なり（ＳＷＤ帯）と、複数のメモリセルアレイ領域３を行方向において隔てる隙間の連なり（ＳＡ帯）との複数の交点領域のそれぞれに配置されていてもよい。
【００６２】
図１０に示すように、メモリセルアレイ領域３がマトリックス状に配置されたメモリセルマット２（図１参照）の列方向（ＳＷＤ帯の延びる方向）における端部（図１０のメモリセルマット端部７０）では、センスアンプドライバ用素子（分散Ｓ２Ｎ領域１９、４３に形成されている、Ｓ２Ｎドライバトランジスタ７（図３参照））が、メモリセルマット端部７０に隣接するサブデコーダ領域５と、メモリセルマット領域の外側の領域（メモリセルマット端部７０に位置する十字領域６から見てサブデコーダ領域５とは反対側の領域）とに分散配置されていてもよい。
【００６３】
この場合、メモリセルマット端部７０に位置するセンスアンプについても、センスアンプドライバ用素子（つまりＳ２Ｎドライバトランジスタ７）をセンスアンプ領域４以外の部分において分散配置することができるので、センスアンプ領域４の面積を確実に小さくすることができる。
【００６４】
また、この発明に従ったＤＲＡＭは、図２に示すように、メモリセルアレイ領域３とセンスアンプ領域４とサブデコーダ領域５と交差領域としての十字領域６とをそれぞれ複数備えている。複数のメモリセルアレイ領域３は、半導体基板上に、行方向（ＳＡ帯が延びる方向）と列方向（ＳＷＤ帯が延びる方向）とにそれぞれ間隔を隔ててマトリックス状に配置される。複数のセンスアンプ領域４は、列方向における複数のメモリセルアレイ領域３の間にそれぞれ配置される。センスアンプ領域４にはセンスアンプを構成する素子（図３に示したＰチャネル型トランジスタ９、１１およびＮチャネル型トランジスタ１０、１２）が配置される。センスアンプ領域４には複数のセンスアンプが配置されていてもよい。複数のサブデコーダ領域５は、行方向におけるメモリセルアレイ領域３の間の隙間にそれぞれ配置される。複数の十字領域６は、複数のセンスアンプ領域４の並び（ＳＡ帯）と複数のサブデコーダ領域５の並び（ＳＷＤ帯）とのそれぞれの交点に位置する。本発明によるＤＲＡＭは、サブデコーダ領域５に配置され、センスアンプの動作に用いる複数のセンスアンプドライバ用素子（図４に示した分散Ｓ２Ｎ領域１９、２０に形成されている、Ｓ２Ｎドライバトランジスタ７（図３参照））を備える。
【００６５】
また、本発明に従ったＤＲＡＭにおいて、複数のメモリセルアレイ領域３が配置された領域（図１におけるメモリセルマット２）の列方向（図１０におけるＳＷＤ帯の延びる方向）における端部（図１０のメモリセルマット端部７０）では、センスアンプドライバ用素子（図１０に示した分散Ｓ２Ｎ領域１９、４３に形成されている、Ｓ２Ｎドライバトランジスタ７（図３参照））が、端部（メモリセルマット端部７０）に隣接するサブデコーダ領域５と、複数のメモリセルアレイ領域が配置された領域（メモリセルマット２）の外側の領域（メモリセルマット端部７０において十字領域６から見てサブデコーダ領域５と反対側に位置する領域）とに分散配置されていてもよい。具体的には、センスアンプドライバ用素子は、メモリセルマット端部７０に隣接するサブデコーダ領域５の分散Ｓ２Ｎ領域１９と、十字領域６から見て分散Ｓ２Ｎ領域１９と反対側に位置する分散Ｓ２Ｎ領域４３とに分散配置されていてもよい。
【００６６】
上記ＤＲＡＭにおいて、センスアンプドライバ用素子（Ｓ２Ｎ領域１８および分散Ｓ２Ｎ領域１９、２０に形成されたＳ２Ｎドライバトランジスタ７と、集中Ｓ２Ｐ領域１７に形成されたＳ２Ｐドライバトランジスタ８）は、サブデコーダ領域５と十字領域６とに分散配置されていてもよい。この場合、Ｓ２Ｎドライバトランジスタ７およびＳ２Ｐドライバトランジスタ８などのセンスアンプドライバ用素子を形成するための領域の面積を十分確保することができる。
【００６７】
上記ＤＲＡＭは、半導体基板に形成された導電性不純物拡散領域としてのＮウェル１３およびＰウェル１４と、ＶDDS固定部２１およびＶBB固定部２２をそれぞれ構成する電位固定用導電体としての導電体プラグ３３、３４とを備えていてもよい。Ｎウェル１３およびＰウェル１４は、図５に示すようにサブデコーダ領域５において半導体基板の主表面に露出する部分を含んでいてもよい。導電体プラグ３３は、サブデコーダ領域５において露出したＮウェル１３の部分に接続されていてもよい。導電体プラグ３３は、Ｎウェル１３の電位を決定するためのものであってもよい。また、導電体プラグ３４も、サブデコーダ領域５において露出しているＰウェル１４の表面の部分に接続されていてもよい。
【００６８】
この場合、Ｎウェル１３の電位を固定するための導電体プラグ３３（つまりＶDDS固定部２１）をサブデコーダ領域５に配置するので、センスアンプ領域４にＶDDS固定部２１を配置する場合よりセンスアンプ領域４の面積を小さくできる。また、図１４に示したようにセンスアンプ領域４においてＶDDS固定部２１を配置する場合、ＶDDS固定部２１やその他の素子の配置によってはセンスアンプ領域４のＮウェル１３およびＰウェル１４の境界部と、センスアンプを構成する複数の素子（領域１５、１６に形成されたセンスアンプを構成するＰチャネル型トランジスタ９、１１およびＮチャネル型トランジスタ１０、１２）との間の距離が、素子毎に異なることになる。この結果、既に述べたようにセンスアンプを構成する素子の特性がばらつく危険性があった。しかし、本発明によるＤＲＡＭでは、ＶDDS固定部２１をサブデコーダ領域５に形成し、また、ＶBB固定部２２をサブデコーダ領域５またはメモリセルアレイ領域３の端部に形成するので、上述のような問題の発生を回避することができる。
【００６９】
また、図４および図１０に示すように、本発明に従ったＤＲＡＭにおいて、複数のセンスアンプ領域４の内の１つに形成されたセンスアンプの動作に用いるセンスアンプドライバ用素子（Ｓ２Ｎドライバトランジスタ７）は、センスアンプ領域４の内の１つに隣接する十字領域６を挟むように位置する２つのサブデコーダ領域５に分散配置されていてもよい（複数のＳ２Ｎドライバトランジスタ７は２つのサブデコーダ領域５に分散配置された分散Ｓ２Ｎ領域１９、２０にそれぞれ形成されている）。
【００７０】
この場合、十字領域６を挟むように位置する２つのサブデコーダ領域５の一方にのみ、十字領域６と接続されるＳ２Ｎドライバトランジスタをすべて配置した分散Ｓ２Ｎ領域を形成する場合より、当該十字領域６からもっとも遠くに位置する分散Ｓ２Ｎ領域の端部のドライバトランジスタから十字領域６までの距離を短くすることができる。このため、十字領域６からもっとも遠くに位置するＳ２Ｎドライバトランジスタと十字領域６との間の配線長さを、上記２つのサブデコーダ領域５の内の一方にすべてのＳ２Ｎドライバトランジスタを配置する場合より短くできる。この結果、上記２つのサブデコーダ領域５の一方にすべてのＳ２Ｎドライバトランジスタを配置する場合より上記配線に関する寄生抵抗を低減できる。
【００７１】
また、図４に示すように上記ＤＲＡＭでは、センスアンプ領域４において半導体基板の主表面が第１導電型領域（Ｎウェル１３）と第２導電型領域（Ｐウェル１４）とからなっていてもよい。センスアンプを構成する複数の素子のうち、第１導電型領域および第２導電型領域のいずれか一方に形成された複数の特定素子（たとえば、図４のＮＭＯＳ−ＳＡと表示された領域１６に形成された複数のＮチャネル型トランジスタ１０、１２（図３参照））について、第１導電型領域（Ｎウェル１３）と第２導電型領域（Ｐウェル１４）との境界部（ウェル境界６０ｂ）から、領域１６に形成された特定素子としてのＮチャネル型トランジスタ１０、１２までのそれぞれ距離はほぼ等しくなっていてもよい。つまり、Ｎチャネル型トランジスタ１０、１２が形成された領域１６の外周部６２とウェル境界６０ｂとが互いにほぼ平行に配置されることにより、外周部６２とウェル境界６０ｂとの間の距離がほぼ一定となっていてもよい。このようにすれば、図７〜図９を用いて説明したように、Ｎチャネル型トランジスタ１０、１２についてしきい値電圧などの電気的特性がばらつく危険性を低減できる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７３】
【発明の効果】
このように、本発明によれば、サブデコーダ領域にセンスアンプを駆動するためのセンスアンプドライバトランジスタを配置するので、センスアンプドライバトランジスタを配置する領域の面積を充分に確保するとともに、特性の劣化を防止すると共にチップ面積を小さくすることができる半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明による半導体記憶装置としてのＤＲＡＭのチップの平面模式図である。
【図２】 図１に示したチップの領域ＩＩを示す部分拡大模式図である。
【図３】 図１に示したチップのメモリセルアレイ領域の間に配置されるセンスアンプの回路図である。
【図４】 図２に示したチップの部分拡大模式図の一部分を示す拡大模式図である
【図５】 図４の線分Ｖ−Ｖにおける断面模式図である。
【図６】 図４に示した半導体記憶装置のサブデコーダ領域における素子の配置を示す模式図である。
【図７】 上述したしきい値電圧とウェル境界からチャネル領域までの距離との関係を説明するための平面模式図である。
【図８】 ウェル境界からチャネル領域までの距離ｄ（μｍ）としきい値電圧：Ｖth（ｍＶ）の変動量（ΔＶth）の関係を示すグラフを示す図である。
【図９】 ウェル境界からチャネル領域までの距離ｄと、しきい値電圧の変動量（ΔＶth）との関係を示すグラフを示す図である。
【図１０】 本発明によるＤＲＡＭのメモリセルマットの端部を示す部分模式図である。
【図１１】 図４に示したＶBB固定部を示す部分断面模式図である。
【図１２】 センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。
【図１３】 センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。
【図１４】 センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。
【符号の説明】
１ ＤＲＡＭチップ、２ メモリセルマット、３ メモリセルアレイ領域、４センスアンプ領域、５ サブデコーダ領域、６ 十字領域、７ Ｓ２Ｎドライバトランジスタ、８ Ｓ２Ｐドライバトランジスタ、９，１１ Ｐチャネル型トランジスタ、１０，１２ Ｎチャネル型トランジスタ、１３ Ｎウェル、１４ Ｐウェル、１５，１６ 領域、１７ 集中Ｓ２Ｐ領域、１８ Ｓ２Ｎ領域、１９，２０，４３ 分散Ｓ２Ｎ領域、２１ ＶDDS固定部、２２ ＶBB固定部、２３Ｓ２Ｎ線、２４ ＧＮＤ線、２５ ＺＳ２Ｐ線、２６ ＶDDS線、２９ 半導体基板、３０ ボトムＮウェル、３１，４９ Ｐウェル、３２ トランジスタ、３３，３４ 導電体プラグ、３５〜３８ ノード、４０ ウェル境界、４１，８５ ゲート電極、４２ チャネル領域、４５ ＶBB配線、４６ トレンチ分離絶縁膜、４７ ワード線、４８ 導電性不純物拡散領域、５０ 層間絶縁膜、５１コンタクトホール、５２ 絶縁膜、６０ａ，６０ｂ ウェル境界、６１ａ，６１ｂ，６２ 外周部、７０ メモリセルマット端部、８０ 分散Ｓ２Ｐ領域、８１ 集中Ｓ２Ｎ領域、８６ Ｓ２Ｎノード、８７ ＧＮＤノード、８８ ＧＮＤウェル固定部、８９ ＶPPウェル固定部、９０ 領域。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、微細化を図るとともに特性の向上を図ることが可能な半導体装置に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）などの半導体記憶装置が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載された半導体記憶装置では、マトリックス状に配置されたメモリアレイの構成において、メモリアレイのワード線方向に（メモリアレイの間に）分散配置されるサブワードドライバと、メモリアレイのデータ線方向に（メモリアレイの間に）分散配置されるセンスアンプとの複数の交点領域（ワード線方向にメモリアレイの間を区切る帯状の領域と、データ線方向にメモリアレイの間を区切る帯状の領域との交点領域）に、センスアンプを駆動するためのセンスアンプ駆動回路およびセンスアンプからのデータを出力するためのＩ／Ｏ制御回路を配置している。このようにすれば、交点領域にセンスアンプ駆動回路などを集中配置することにより、メモリアレイやサブワードドライバ、センスアンプなどが配置された領域のトータル面積を効果的に削減できると考えられる。
【０００４】
【特許文献１】
特開平９−６４３０８号公報
【０００５】
【発明が解決しようとする課題】
しかし、半導体装置のさらなる微細化に伴い、サブワードドラバが配置される領域の幅は狭くなってきている。さらに、メモリセルアレイ内のメモリセルを構成する素子材料の改良などに伴って、ワード線方向での分割数（メモリセルアレイの数）も減少する傾向にある。そのため、センスアンプ駆動回路を構成する素子のすべてを交点領域に配置することが困難になってきている。
【０００６】
このため、センスアンプ駆動回路を構成する素子の一部をセンスアンプが配置された領域（センスアンプを構成する素子が形成された領域）に配置することも考えられる。この場合、トータル面積を極力小さくするために、センスアンプを構成する素子やウェル固定のためのコンタクトホールなどの構成要素をできるだけ隙間無く配置する必要がある。このようにすれば、充分にセンスアンプ駆動回路を構成する素子を配置することができるとともに、トータル面積をある程度削減できる。ところが、上述のようにセンスアンプが配置された領域において構成要素を効率的に配置した結果、Ｐチャネル型ＭＯＳトランジスタやＮチャネル型ＭＯＳトランジスタなどの素子を配置するために必要なＮウェルやＰウェルの形状が複雑化する場合があった。この結果、センスアンプを構成する複数のトランジスタ（素子）とウェル境界部との間の距離がばらつく。ここで、発明者は、後述するようにウェル境界部とトランジスタとの距離がある程度小さい場合、ウェル境界部とトランジスタとの間の距離によりトランジスタのしきい値電圧が変化するという知見を得た。このため、上述のように複数のトランジスタ（素子）とウェル境界部との間の距離がばらつくと、センスアンプを構成するトランジスタの特性（しきい値電圧）がばらつくことになる。したがって、半導体記憶装置の特性が劣化する恐れがあった。
【０００７】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、特性の劣化を防止しながらチップ面積（素子を形成するために必要な面積）の低減を図ることが可能な半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明に従った半導体記憶装置は、複数のメモリセルアレイ領域とセンスアンプ領域とサブデコーダ領域と交差領域とセンスアンプドライバ用素子とを備える。複数のメモリセルアレイ領域は、半導体基板上に、行方向と列方向とにそれぞれ間隔を隔ててマトリックス状に配置される。複数のセンスアンプ領域は、列方向におけるメモリセルアレイ領域の間の隙間にそれぞれ配置される。センスアンプ領域にはセンスアンプを構成する素子が配置される。複数のサブデコーダ領域は、行方向におけるメモリセルアレイ領域の間の隙間にそれぞれ配置される。複数の交差領域は、複数のセンスアンプ領域の並びと複数のサブデコーダ領域の並びとのそれぞれの交点に位置する。複数のセンスアンプドライバ用素子は、サブデコーダ領域に配置され、センスアンプの動作に用いられる（センスアンプを駆動する）。
【０００９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１０】
図１は、本発明による半導体記憶装置としてのＤＲＡＭのチップの平面模式図である。図２は、図１に示したチップの領域ＩＩを示す部分拡大模式図である。図３は、図１に示したチップのメモリセルアレイ領域の間に配置されるセンスアンプの回路図である。図４は、図２に示したチップの部分拡大模式図の一部分を示す拡大模式図である。図５は、図４の線分Ｖ−Ｖにおける断面模式図である。図１〜図５を参照して、本発明による半導体記憶装置の実施の形態を説明する。
【００１１】
図１に示すように、本発明による半導体記憶装置としてのＤＲＡＭは分散ワード線駆動方式（または階層ワード線方式）のＤＲＡＭであって、そのチップ上には、複数のメモリセルマット２と、周辺回路が形成された領域とが配置されている。図１に示したＤＲＡＭチップ１ではメモリセルマット２の数は４つとなっているが、メモリセルマットの数は４つ以外の任意の数であってもよい。このメモリセルマット２は、具体的には図２に示すように格子状（マトリックス状）に配置された複数のメモリセルアレイ領域３によって構成されている。それぞれのメモリセルアレイ領域３は、図２における垂直方向においてはセンスアンプ帯（以下ＳＡ帯という）によって互いに分離されている。また、メモリセルアレイ領域３は、図２における水平方向についてはサブデコーダ帯（以下ＳＷＤ帯という）により互いに分離されている。このため、メモリセルアレイ領域３の間には、センスアンプ領域４と、サブデコーダ領域５と、ＳＡ帯とＳＷＤ帯との交差した領域である十字領域６とが配置されている。
【００１２】
このメモリセルアレイ領域３の間に位置するセンスアンプ領域４、サブデコーダ領域５および十字領域６に、メモリセルアレイ領域３に配置されたメモリセルのビット線対の間の電位差を拡大するための複数のセンスアンプおよびそのセンスアンプを駆動するための複数のセンスアンプドライバトランジスタが配置されている。図３には、上述したセンスアンプおよびセンスアンプドライバトランジスタが示されている。
【００１３】
図３に示すように、センスアンプドライバトランジスタであるＳ２Ｐドライバトランジスタ８は、センスアンプ活性化信号／ＳＯＰに応じて導通する。Ｓ２Ｐドライバトランジスタ８はＰチャネル型ＭＯＳトランジスタである。また、センスアンプドライバトランジスタであるＳ２Ｎドライバトランジスタ７は、センスアンプ活性化信号ＳＯＮに応じて導通するトランジスタである。Ｓ２Ｎドライバトランジスタ７はＮチャネル型ＭＯＳトランジスタである。センスアンプ回路は、Ｓ２Ｐドライバトランジスタ８が接続されたノード３５とＳ２Ｎドライバトランジスタ７が接続されたノード３６との間に直列に接続され、ともにゲートがノード３８に接続されるＰチャネル型トランジスタ９とＮチャネル型トランジスタ１０とを備える。さらに、センスアンプ回路は、ノード３５とノード３６との間に直列に接続され、ともにゲートがノード３７に接続されるＰチャネル型トランジスタ１１とＮチャネル型トランジスタ１２とを含む。
【００１４】
センスアンプ回路は、ビット線対（たとえばＢＬとＺＢＬ）の間に設けられる。ノード３８はたとえば一方のビット線であるＢＬに接続される。また、ノード３７は、他方のビット線であるＺＢＬに接続される。センスアンプ回路は、活性化されると上述したビット線対の間の電位差を拡大する。
【００１５】
上述したセンスアンプ回路およびＳ２Ｐドライバトランジスタ８、Ｓ２Ｎドライバトランジスタ７は、具体的には図４に示すような配置となっている。
【００１６】
図４には、メモリセルアレイ領域３と、メモリセルアレイ領域３の間に位置するセンスアンプ領域４、サブデコーダ領域５および十字領域６が示されている。図４からもわかるように、センスアンプ領域４、サブデコーダ領域５および十字領域６においては、それぞれ半導体基板の所定の領域にＮ型の導電性不純物を注入することによってＮウェル１３が形成されている。また、センスアンプ領域４、サブデコーダ領域５および十字領域６において、Ｎウェル１３以外の領域はＰウェル１４となっている。
【００１７】
そして、図３に示したセンスアンプ回路を構成するＰチャネル型トランジスタ９、１１（Ｐチャネル型ＭＯＳトランジスタ）は、ＰＭＯＳ−ＳＡと表示された領域１５に集中して配置されている。また、図３に示したセンスアンプ回路を構成するＮチャネル型トランジスタ１０、１２（Ｎチャネル型ＭＯＳトランジスタ）は、図４におけるＮＭＯＳ−ＳＡと表示された領域１６に集中的に配置される。
【００１８】
センスアンプドライバである複数のＳ２Ｐドライバトランジスタ８（図３参照）は、十字領域６のＮウェル１３に位置する集中Ｓ２Ｐ領域１７に集中的に配置される。また、センスアンプドライバである複数のＳ２Ｎドライバトランジスタ７（図３参照）は、十字領域６のＰウェル１４に位置するＳ２Ｎ領域１８と、十字領域６を挟むように配置された２つのサブデコーダ領域５のＰウェル１４にそれぞれ配置された分散Ｓ２Ｎ領域１９、２０とに分散して配置される。
【００１９】
サブデコーダ領域５においては、Ｎウェル１３上にＶDDS固定部２１が配置されている。メモリセルアレイ領域３のダミー配線部においては、ＶBB固定部２２が配置されている。また、図４に示すように、ＳＷＤ帯の延在方向に沿って、サブデコーダ領域５および十字領域６上にＳ２Ｎ線２３およびＧＮＤ線２４が配置されている。また、ＳＡ帯の延在方向に沿うように、センスアンプ領域４および十字領域６上にＺＳ２Ｐ線２５およびＶDDS線２６が配置されている。
【００２０】
図５からもわかるように、サブデコーダ領域５におけるＮウェル１３は、メモリセルアレイ領域（図４参照）におけるボトムＮウェル３０と接続された状態となっている。このＮウェル１３に接続するように、ＶDDS固定部２１を構成する導電体プラグ３３が配置されている。図示していないが、半導体基板２９の主表面上には層間絶縁膜が形成されている。導電体プラグ３３は、この層間絶縁膜に形成されたコンタクトホールの内部に配置されている。導電体プラグ３３は、半導体基板２９の主表面上に位置する上層の配線と接続されている。
【００２１】
また、ＶBB固定部２２を構成する導電体プラグ３４は、ｐウェル３１と半導体基板２９の表面において接触するように配置されている。導電体プラグ３４は、図示していない層間絶縁膜に形成されたコンタクトホール内を充填するように配置されている。導電体プラグ３４は、半導体基板２９の主表面上に位置する上層の配線と電気的に接続されている。そして、サブデコーダ領域５の分散Ｓ２Ｎ領域１９（図４参照）には、図５に示すようにＳ２ＮドライバトランジスタであるＮチャネル型ＭＯＳトランジスタ３２が配置されている。
【００２２】
図４および図５からもわかるように、本発明による半導体記憶装置では、センスアンプ領域にはセンスアンプ回路を構成するセンスアンプトランジスタを配置する一方、Ｓ２Ｎドライバトランジスタが形成されたＳ２Ｎ領域１８および分散Ｓ２Ｎ領域１９、２０、またＳ２Ｐドライバトランジスタが形成された集中Ｓ２Ｐ領域１７を十字領域６およびサブデコーダ領域５に配置している。また、ＶDDS固定部２１およびＶBB固定部２２もセンスアンプ領域４以外の領域（サブデコーダ領域５およびメモリセルアレイ領域３の端部）に配置している。つまり、センスアンプ領域４には、センスアンプドライバトランジスタもウェル固定部であるＶDDS固定部２１およびＶBB固定部２２も配置されていない。このため、センスアンプ領域４の面積を削減することができる。
【００２３】
また、センスアンプ領域４においては、Ｎウェル１３とＰウェル１４との境界部であるウェル境界６０ａと、Ｐチャネル型のセンスアンプトランジスタが配置された領域１５の外周部６１ａとの間の距離が領域１５の全体についてほぼ均一となるように、センスアンプトランジスタを配置することができる。また、同様に、ウェル境界６０ｂと、領域１５の外周部６１ｂとの間の距離も、領域１５の全体についてほぼ均一にすることができる。同様に、センスアンプトランジスタのうちＮチャネル型のセンスアンプトランジスタが形成された領域１６の外周部６２とウェル境界６０ｂとの間の距離も、領域１６の全体についてほぼ均一にすることができる。領域１５、１６においては、ウェル境界６０ａ、６０ｂの延びる方向にほぼ平行に、複数のセンスアンプトランジスタを配置することができる。この結果、センスアンプを構成するセンスアンプトランジスタとウェル境界６０ａ、６０ｂとの間の距離（すなわち、センスアンプトランジスタのチャネル領域とウェル境界６０ａ、６０ｂとの間の距離）を複数のセンスアンプトランジスタについてほぼ均一にすることができる。このため、上記距離のばらつきによりセンスアンプトランジスタの特性が変動することを抑制できる。
【００２４】
また、図５に示すように、ＶDDS固定部２１は、ボトムＮウェル３０の壁に当たる部分がサブデコーダ領域５において半導体基板２９の表面に露出している部分（Ｎウェル１３）に形成されている。サブデコーダ領域５におけるＮウェル１３はＶDDS固定部２１の存在とは関係無く形成される。このため、ＶDDS固定部２１の配置場所を確保するために、サブデコーダ領域５の面積を大きくする必要はない。つまり、従来とほぼ同等の面積のサブデコーダ領域５にＶDDS固定部２１を配置することができる。
【００２５】
なお、サブデコーダ領域５におけるＳ２Ｎドライバトランジスタなどの配置例としては、たとえば図６に示したような配置が考えられる。図６は、図４に示した半導体記憶装置のサブデコーダ領域における素子の配置を示す模式図である。図６に示すように、本発明による半導体記憶装置のサブデコーダ領域５は、Ｎウェル１３とＰウェル１４とに分かれている。Ｎウェル１３ではＶDDS固定部２１が形成されている。Ｐウェル１４では、分散Ｓ２Ｎ領域１９とＧＮＤウェル固定部８８とＶPPウェル固定部８９とが形成されている。分散Ｓ２Ｎ領域１９には、半導体基板の主表面にＧＮＤノード８７とＳ２Ｎノード８６とが形成されている。ＧＮＤノード８７とＳ２Ｎノード８６とは半導体基板の主表面に形成された導電性不純物拡散領域であり、Ｓ２Ｎドライバトランジスタのソース／ドレイン領域として作用する。ＧＮＤノード８７とＳ２Ｎノード８６との一部は、互いに対向して平行に延びるように形成されている。ＧＮＤノード８７とＳ２Ｎノード８６の上記互いに対向する部分に交差するように、Ｓ２Ｎドライバトランジスタのゲート電極８５が形成されている。ゲート電極８５下には図示していないがゲート絶縁膜が形成されている。ゲート電極８５とゲート絶縁膜とソース／ドレイン領域としてのＧＮＤノード８７およびＳ２Ｎノード８６とからＳ２Ｎドライバトランジスタが構成される。
【００２６】
ここで、ＤＲＡＭなどの半導体記憶装置におけるセンスアンプドライバトランジスタ（Ｓ２Ｎ領域１８、分散Ｓ２Ｎ領域１９、２０および集中Ｓ２Ｐ領域１７に配置されるＳ２Ｎドライバトランジスタ７（図３参照）やＳ２Ｐドライバトランジスタ８（図３参照））の配置は、半導体記憶装置の微細化に対応してさまざまなパターンが考えられる。具体的に、図１２〜図１４を参照しながら説明する。図１２〜図１４は、センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。なお、図１２〜図１４は図４に対応する。
【００２７】
１つ目の配置パターンは、図１２に示すように、センスアンプ領域４に、センスアンプトランジスタが配置された領域１５、１６とともに、Ｓ２Ｐドライバトランジスタが形成される分散Ｓ２Ｐ領域８０およびＳ２Ｎドライバトランジスタが形成される分散Ｓ２Ｎ領域４３を配置するというものである。また、ＶDDS固定部２１およびＶBB固定部２２もセンスアンプ領域４に配置されている。このため、センスアンプ領域４の面積を縮小するには限界があった。
【００２８】
２つ目の配置パターンは、図１３に示すように、十字領域６に、Ｓ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタをすべて集中配置するというものである。図１３に示した半導体記憶装置では、十字領域６に集中Ｓ２Ｐ領域１７および集中Ｓ２Ｎ領域８１が形成されている。また、図１３に示した半導体記憶装置では、センスアンプ領域４にＶDDS固定部２１およびＶBB固定部２２が配置されている。
【００２９】
３つ目の配置パターンは、図１４に示すように、十字領域６にはＳ２Ｎドライバトランジスタが形成された集中Ｓ２Ｎ領域８１を配置する一方、分散Ｓ２Ｐ領域８０をセンスアンプ領域４に配置することにより、Ｓ２Ｐドライバトランジスタをセンスアンプ領域４に分散配置するというものである。この場合、ＶDDS固定部２１およびＶBB固定部２２はセンスアンプ領域４において分散Ｓ２Ｐ領域８０の間の領域（領域９０で示した部分）に配置されている。
【００３０】
上述した３つのパターンの中で、最もセンスアンプのレイアウトの面積が小さくできるのは、２つめの配置パターン（すなわち、図１３に示すように十字領域６にＳ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタを集中配置するパターン）である。
【００３１】
しかし、半導体記憶装置を構成するトランジスタにおけるポリメタルゲート電極の適用やタングステンポリサイド膜の改良により、ゲート電極の低抵抗化が近年図られている。このため、ワード線（ＷＬ）方向の分割数が低減される傾向にある。また、ＳＷＤ帯（サブデコーダ領域５）もＮウェルなどのシャロー化によって、その幅が狭くなってきている。したがって、現在量産中あるいは開発中の半導体記憶装置においては、十字領域６のトータル面積が小さくなってきている。したがって、十字領域６だけに必要なセンスアンプドライバトランジスタ（Ｓ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタ）をすべて配置することは難しくなってきている。
【００３２】
また、通常、センスアンプ領域４には、センスアンプトランジスタ、Ｉ／Ｏゲート、ＢＬＩトランジスタ、ＢＬＥＱトランジスタなどが主な構成部品として配置されている。センスアンプ領域４においては、これらの部品がピッチ方向に詰って配置されている。したがって、センスアンプ領域４に余分なトランジスタなどの部品をこれ以上配置することは通常困難である。
【００３３】
また、図１３に示した２つ目の配置パターン（十字領域６にドライバトランジスタを集中配置するパターン）では、センスアンプ領域４に、ウェル固定部であるＶDDS固定部２１およびＶBB固定部２２を配置していた。つまり、図１３に示した半導体記憶装置では、センスアンプ領域４においてこれらのＶDDS固定部２１およびＶBB固定部２２を配置するためにセンスアンプ領域４の面積が大きくなっていた。
【００３４】
一方、図１４に示した３つ目の配置パターンでは、ウェル固定部の数を削減するとともに、ＶBB（センスアンプおよびメモリセルのバックバイアス）Ｐウェル固定（ＶBB固定部２２）、ＶDDSＮウェル固定（ＶDDS固定部２１）、Ｓ２Ｐセンスアンプドライバトランジスタ（分散Ｓ２Ｐ領域８０）という順番にセンスアンプ帯（ＳＡ帯）の延びる方向に沿って並ぶように配置している。このようにすれば、トランジスタ１個分もしくはウェル固定部１個分だけの幅（ＳＡ帯の伸びる方向に垂直な方向における幅）を確保することによって、メモリセルおよびセンスアンプで必要なウェル固定をすべてセンスアンプ領域４に配置するとともに、センスアンプドライバを配置するための十分な領域を確保できる。
【００３５】
しかし、図１４に示したような配置パターンを採用した場合には、図１４の領域９０に示すようにセンスアンプ領域４においてＮウェル固定部（ＶDDS固定部２１）とＰウェル固定部（ＶBB固定部２２）とが隣接することになる。このため、領域９０においてはウェルの境界部の形状が凹凸形状となる。
【００３６】
ここで、センスアンプトランジスタは、特にビット線対（ＢＬ、ＺＢＬ）にそれぞれ接続されたトランジスタのペアの間で、しきい値電圧を等しくしておく必要がある。しかし、研究の結果、ウェル境界から複数のトランジスタのチャネル領域までの距離が２μｍ以下であって、かつその距離がトランジスタ毎に異なる場合、各トランジスタのしきい値電圧がずれてしまう（変動する）という知見を発明者は得た。以下具体的に説明する。
【００３７】
図７は、上述したしきい値電圧とウェル境界からチャネル領域までの距離との関係を説明するための平面模式図である。図８は、ウェル境界からチャネル領域までの距離ｄ（μｍ）としきい値電圧：Ｖth（ｍＶ）の変動量（ΔＶth）の関係を示すグラフを示す図である。図８はＮチャネル型ＭＯＳトランジスタの場合についてのデータを示している。また、図９は、ウェル境界からチャネル領域までの距離ｄ（μｍ）と、しきい値電圧：Ｖth（ｍＶ）の変動量（ΔＶth）との関係を示すグラフを示す図である。図９は、Ｐチャネル型ＭＯＳトランジスタの場合についてのデータを示している。
【００３８】
図７に示すように、ウェル境界４０に隣接するようにゲート電極４１を含む電界効果トランジスタが形成されている場合を考える。この電界効果トランジスタのチャネル領域４２とウェル境界４０との間の距離をｄとする。そして、この距離ｄを変えると、図８および図９に示すように、しきい値電圧が変動する。図８および図９において、横軸はウェル境界４０（図７参照）からチャネル領域４２（図７参照）までの距離ｄを示す。この距離ｄの単位はμｍである。また、図８および図９に示したグラフの縦軸は、しきい値電圧の変動量ΔＶthを示している。このしきい値電圧の変動量の単位はｍＶである。それぞれのグラフにおける黒丸で示されたグラフと、黒い四角で示された折れ線グラフとは、それぞれ条件の異なるトランジスタにおける結果を示している。図８および図９からわかるように、ウェル境界からチャネル領域までの距離ｄを変動させることによって、トランジスタのしきい値電圧が変動する。
【００３９】
ここで、図８に示した折れ線グラフのデータは、ゲート長Ｌ＝０．２７μｍ、ゲート幅Ｗ＝２μｍ、ソース／ドレイン領域における導電性不純物としてはヒ素（Ａｓ）を用いた電界効果トランジスタについてのものである。なお、ソース／ドレイン領域は、ヒ素を１回目の注入工程（注入エネルギーを７０ＫｅＶ（１．１２×１０-14Ｊ）、ドーズ量を４．３×１０12／ｃｍ2とした注入工程）および２回目の注入工程（注入エネルギーを１５ＫｅＶ（２．４０×１０-15Ｊ）、ドーズ量を１×１０12／ｃｍ2とした注入工程）により半導体基板の主表面に注入することにより形成した。
【００４０】
また、図９に示した折れ線グラフのデータは、ゲート長Ｌ＝０．２７μｍ、ゲート幅Ｗ＝２μｍ、ソース／ドレイン領域における導電性不純物としてはホウ素（Ｂ）を用いた電界効果トランジスタについてのものである。なお、ソース／ドレイン領域は、注入条件として、注入エネルギーを１５ＫｅＶ（２．４０×１０-15Ｊ）、ドーズ量を１．１×１０13／ｃｍ2という条件を用いて、半導体基板の主表面にホウ素を注入することにより形成した。
【００４１】
なお、Ｎチャネル型のセンスアンプトランジスタに関しては、その配置を変更することにより、つまりＰチャネル型のセンスアンプトランジスタとの間にＩ／Ｏゲートを挿入することにより、上述の問題を回避することは可能である。しかし、Ｐチャネル型のセンスアンプトランジスタについては上述のような回避方法を採用することは難しい。そして、このようなしきい値電圧の変動は、特に動作電圧が１．８Ｖあるいは１．５Ｖなど低電圧動作化したＤＲＡＭなどの半導体記憶装置において特に問題となる。
【００４２】
ここで、上述のような配置パターンの半導体装置とは異なり、すでに述べたように、本発明による半導体記憶装置としてのＤＲＡＭでは、十字領域６の面積を拡大することなくすべてのドライバトランジスタを配置する領域の面積を確保するため、図４に示すようにサブデコーダ領域５と十字領域６とにそれぞれ分散Ｓ２Ｎ領域１９、２０およびＳ２Ｎ領域１８を分散配置している。この結果、センスアンプ領域４の面積、さらにはＤＲＡＭ全体のチップ面積を縮小できる。
【００４３】
また、本発明によるＤＲＡＭでは、センスアンプ領域４にドライバトランジスタやウェル固定部を配置していないので、図４に示すようにウェル境界６０ａ、６０ｂからＰＭＯＳ−ＳＡと表示された領域１５に形成された複数のセンスアンプトランジスタ（のチャネル領域）までの距離をそれぞれほぼ等しくできる。また、ウェル境界６０ｂからＮＭＯＳ−ＳＡと表示された領域１６に形成された複数のセンスアンプトランジスタ（のチャネル領域）までの距離をそれぞれほぼ等しくできる。この結果、上述のようなしきい値電圧の変動といった問題の発生を抑制できる。つまり、ウェル境界６０ａ、６０ｂとセンスアンプトランジスタのチャネル領域との間の距離の変動によるしきい値電圧（センスアンプを構成するセンスアンプトランジスタのしきい値電圧）のばらつきの発生を抑制することができる。このため、半導体記憶装置のチップ面積の低減を図る一方、特性の劣化を防止するとともに低電圧動作を可能とすることができる。
【００４４】
また、図４および図５に示した半導体記憶装置では、センスアンプドライバ（すなわち集中Ｓ２Ｐ領域１７、Ｓ２Ｎ領域１８および分散Ｓ２Ｎ領域１９、２０）だけでなくＶDDS固定部２１およびＶBB固定部２２をセンスアンプ領域４以外の領域、つまりサブデコーダ領域５およびメモリセルアレイ領域３の端部に配置しているので、センスアンプ領域４のサイズを上述した３つのパターンよりも小さくすることができる。なお、ＶBB固定部２２をサブデコーダ領域５の内部に配置してもよい。
【００４５】
また、図４および図５に示した半導体記憶装置では、サブデコーダ領域５に分散Ｓ２Ｎ領域１９、２０を配置している。この発明による半導体記憶装置において分散Ｓ２Ｎ領域１９、２０が配置された領域は、ボトムＮウェル３０（図５参照）の近傍である。このように、ボトムＮウェル３０の近傍には、従来はトランジスタを配置していなかった。従来、このような場所にはデカップルキャパシタを配置することが多かった。
【００４６】
しかし、本発明による半導体記憶装置では、分散Ｓ２Ｎ領域１９、２０に形成されるＳ２ＮドライバトランジスタのＮ型の導電性不純物を注入したソース／ドレイン領域について、不純物の注入エネルギーを低くしてそのソース／ドレイン領域の深さを浅くしている。この結果、ボトムＮウェル３０と上述のＳ２Ｎドライバトランジスタのソース／ドレイン領域の間のショートマージンを向上させることができた。ここで、たとえば導電性不純物としてはリン（Ｐ）を用い、注入エネルギーとしては１５ＫｅＶ、ドーズ量を１．７×１０13／ｃｍ2とすれば、半導体基板の主表面からソース／ドレイン領域下部までの深さを０．３μｍとすることができる。
【００４７】
この結果、従来よりボトムＮウェル３０（図５参照）から２μｍ程度という隣接した場所にＳ２Ｎドライバトランジスタ（分散Ｓ２Ｎ領域１９、２０）を配置することができた。このように、従来配置していたデカップルキャパシタの代わりにＳ２Ｎドライバトランジスタ（分散Ｓ２Ｎ領域１９、２０）を配置するので、サブデコーダ領域５においてＳ２Ｎドライバトランジスタを配置することによるこの領域の面積増加を実質的に抑制することができた。この結果、本発明によるＤＲＡＭではトータルでのチップサイズを（例えば図１４に示したようは配置パターンのＤＲＡＭより）小さくすることができる。なお、発明者の試算によれば、前提条件などにもよるが、本発明によるＤＲＡＭでは図１４に示したような配置パターンのＤＲＡＭよりチップ面積を約０．５％程度縮小できると考えられる。
【００４８】
また、センスアンプ領域４以外の領域にセンスアンプドライバトランジスタ（Ｓ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタ）を配置しているので、センスアンプ領域４内部の構成が単純化されることになる。したがって、図３のノード３７、３８にドライバトランジスタなどからのノイズが不均一に乗ってセンスマージンが小さくなるといった問題の発生を抑制できる。
【００４９】
ここで、図１４に示したようにセンスアンプ領域４にＳ２ＮドライバトランジスタおよびＳ２Ｐドライバトランジスタなどを分散配置した場合、トランジスタの配置によってはドライバトランジスタのドレイン側がＳ２ノードになる。このため、図３に示したドライバトランジスタに隣接したノード３８（ＳＡノード）あるいはノード３７（／ＳＡノード）のみにカップリングノイズが作用することになる。このようなノイズによる影響の発生を抑制するためには、ノード３７、３８に対して対称になるようにセンスアンプドライバトランジスタをレイアウトすることが考えられる。
【００５０】
しかし、このようにセンスアンプドライバトランジスタの配置を行なうためには、トランジスタを配置するための領域の面積を大きくする必要があるため、チップ面積の増大といった問題が発生する。また、チップ面積を大きくせずに上述のようなレイアウトを実現するためには、プロセスマージンを小さくする必要がある。具体的には、ビット線対の配線間に配線コンタクトを配置するというように、より配線やコンタクトホールの間の距離を小さくする必要が出てくる。
【００５１】
また、図１０に示すように、本発明による半導体記憶装置としてのＤＲＡＭでは、１つのサブデコーダ領域５には２つの分散Ｓ２Ｎ領域１９が配置され、それぞれ両側のセンスアンプ領域４に配置されたセンスアンプに接続されている。図１０は、本発明によるＤＲＡＭのメモリセルマットの端部を示す部分模式図である。メモリセルマット端部７０では、メモリセルマットの中央部などと比べて十字領域６からメモリセルマットの外側にはサブデコーダ領域５がないため、メモリセルマットの中央部と同様に分散Ｓ２Ｎ領域１９を配置することは難しい。したがって、不足するＳ２Ｎドライバトランジスタは、十字領域６におけるＳ２Ｎ領域１８（図４参照）の大きさを大きくする、あるいは図１０に示すようにメモリセルマット端部においてメモリセルマットの外側に分散Ｓ２Ｎ領域４３をＳＡ帯と同じ方向に延びるように配置するといったことにより、必要な数のＳ２Ｎドライバトランジスタを確保することができる。
【００５２】
なお、サブデコーダ領域５に１つだけ大きな分散Ｓ２Ｎ領域１９を配置して、サブデコーダ領域５の両端の十字領域６のうちの一方のみにその分散Ｓ２Ｎ領域１９を接続してもよい。ただしこの場合、十字領域６から見た場合に分散Ｓ２Ｎ領域１９の最も遠い位置までの配線長が長くなる。そのため、十字領域６からＳ２Ｎ領域１９へと延びる上層メタル配線の寄生抵抗が、図４に示した場合のように十字領域６の両端に分散して分散Ｓ２Ｎ領域１９を配置した場合よりも大きくなる。
【００５３】
また、図４および図５に示したＶBB固定部２２については、メモリセルアレイ領域３（図４参照）におけるメモリセルのダミー部やサブデコーダ領域５にこのＶBB固定部２２を配置した場合、少なくともこのＶBB固定部２２をセンスアンプ領域４に配置した場合と同じだけメモリセルアレイ領域３やサブデコーダ領域５の面積を大きくすることになる。また、トレンチ分離絶縁膜４６を形成する際のパターニングのための最小面積を確保しつつ、ワード線を配置することが困難になる。したがって、図１１に示すように、トレンチ分離絶縁膜４６の間の距離Ｌをワード線４７の間の距離よりも充分大きくすることにより、ＶBB固定部２２をワード線４７の間に配置する。ここで、図１１は、図４に示したＶBB固定部を示す部分断面模式図である。
【００５４】
図１１に示すように、半導体基板２９の主表面には距離Ｌを隔ててトレンチ分離絶縁膜４６が形成されている。トレンチ分離絶縁膜４６の間には、半導体基板２９の主表面に形成されたＰウェル４９が露出した状態となっている。半導体基板２９の主表面上には所定の間隔を隔ててワード線４７が紙面に垂直方向に互いにほぼ平行な方向に延びるように形成されている。ワード線４７の間には、Ｐウェル４９においてＰ型の導電性不純物拡散領域４８が形成されている。また、ワード線４７を覆うように絶縁膜５２が形成されている。絶縁膜５２上には層間絶縁膜５０が形成されている。層間絶縁膜５０には、ワード線４７の間に位置する領域にコンタクトホール５１が形成されている。コンタクトホール５１は、ワード線４７の間に位置するＰ型の導電性不純物拡散領域４８にまで到達するように形成されている。コンタクトホール５１の内部は導電体プラグ３４によって充填されている。導電体プラグ３４は、層間絶縁膜５０上に形成されたＶBB配線４５と電気的に接続されている。
【００５５】
このようにして、ＶBB固定部２２を形成することができる。そして、このようなウェル固定方法を行なうと、ワード線４７はアキュミュレーションキャパシタ（ＭＯＳキャパシタと形状は同じであるが、ソース／ドレイン領域がウェルと同電位であって、反転層を作らずにウェルとゲートとの間に容量を持たせることが可能なキャパシタのこと）を寄生素子として持つことになる。しかし、ワード線４７全体の容量を考えれば、このアキュミュレーションキャパシタの容量は相対的に極めて小さく、全く問題のないレベルである。また、センスアンプ方向とサブデコーダ方向との分割数は２：１程度である。そのため、このようにワード線４７の間にＶBB固定部２２を配置することにより、チップ全体では１．５％程度の面積の縮小を図ることができる。なお、この１．５％程度という縮小率は、以下のような計算式により導出されたものである。以下、メモリセル１ｍａｔについて計算する。
【００５６】
まず、比較例としての従来のＤＲＡＭについて、そのメモリセルのサイズを２００μｍ×１００μｍ、図２に示したＳＡ帯の幅（図２の垂直方向における幅）を１９μｍ、図２に示したＳＷＤ帯の幅（図２の水平方向における幅）を２０μｍであると仮定する。したがって、ＳＡ帯およびＳＷＤ帯を考慮したメモリセルの１ピッチ分の面積Ｓ0は、（２００＋２０）×（１００＋１９）＝２６１８０（μｍ2）となる。一方、上述した本発明によるＤＲＡＭでは、そのメモリセルのサイズを２００μｍ×１００μｍとした場合、図２に示したＳＡ帯の幅は１６．２μｍ、ＳＷＤ帯の幅は２０．３４μｍとなる。したがって、ＳＡ帯およびＳＷＤ帯を考慮したメモリセルの１ピッチ分の面積Ｓ1は、（２００＋２０．３４）×（１００＋１６．２）＝２５６０４（μｍ2）となる。このため、比較例のＤＲＡＭについての１ピッチ分の面積Ｓ0から見て本発明によるＤＲＡＭの１ピッチ分の面積Ｓ1の縮小率は、（Ｓ0−Ｓ1）／Ｓ0×１００＝２．２％となる。さらに、セル占有率を６６％と仮定すると、ＤＲＡＭのチップ全体の面積の縮小率は２．２％×０．６６＝１．５％となる。
【００５７】
なお、図４に示したＤＲＡＭでは、Ｓ２Ｐドライバトランジスタ８（図３参照）を十字領域６に集中配置する一方、Ｓ２Ｎドライバトランジスタ７（図３参照）を２つのサブデコーダ領域５に分散配置しているが、Ｓ２Ｐドライバトランジスタ８とＳ２Ｎドライバトランジスタ７との配置を入れ替えてもよい。つまり、Ｓ２Ｎドライバトランジスタ７を十字領域６に集中配置する一方、Ｓ２Ｐドライバトランジスタ８をサブデコーダ領域５に分散配置してもよい。この場合も同様の効果を得ることができる。
【００５８】
上述した本発明に従った半導体記憶装置の一例としてのＤＲＡＭの特徴的な構成を要約すれば、本発明に従った半導体記憶装置としてのＤＲＡＭは、図４に示すように、半導体基板２９（図５参照）の主表面に形成されたメモリセルアレイ領域３と、センスアンプ領域４と、サブデコーダ領域５と、交差領域としての十字領域６とを備える。センスアンプ領域４は、メモリセルアレイ領域３に隣接して配置され、内部にセンスアンプを構成する複数の素子であるＰチャネル型トランジスタ９、１１（図３参照）およびＮチャネル型トランジスタ１０、１２（図３参照）が配置される。つまり、センスアンプ領域４にはＰチャネル型トランジスタ９、１１が形成された領域１５とＮチャネル型トランジスタ１０、１２が形成された領域１６とが配置される。サブデコーダ領域５は、メモリセルアレイ領域３に隣接して配置され、センスアンプ領域４とは異なる領域である。つまり、サブデコーダ領域５は、メモリセルアレイ領域３に隣接するとともにメモリセルアレイ領域３から見てセンスアンプ領域４とは異なる方向に位置する。十字領域６は、メモリセルアレイ領域３に隣接するとともに、センスアンプ領域４とサブデコーダ領域５とを接続するように配置される。サブデコーダ領域５には、複数のセンスアンプドライバ用素子としての複数のＳ２Ｎドライバトランジスタ７（図３参照）およびＳ２Ｐドライバトランジスタ８（図３参照）が形成されている（つまり、サブデコーダ領域５には上述したセンスアンプドライバ用素子が形成された分散Ｓ２Ｎ領域１９、２０が配置されている）。Ｓ２Ｎドライバトランジスタ７およびＳ２Ｐドライバトランジスタ８はセンスアンプの動作に用いられる（センスアンプを駆動する）。
【００５９】
このようにすれば、すでに述べたようにセンスアンプドライバ用素子を配置する領域としてサブデコーダ領域５を利用するので、センスアンプドライバ用素子をセンスアンプ領域４においてセンスアンプを構成する素子とともに配置する場合（例えば図１２に示した半導体記憶装置のようなレイアウトの場合）より、センスアンプ領域４の面積を小さくできる。この結果、ＤＲＡＭのチップサイズを縮小できる。
【００６０】
また、センスアンプ領域４以外の領域（サブデコーダ領域５）にセンスアンプドライバ用素子を配置するので、センスアンプ領域４におけるセンスアンプを構成する素子の配置の自由度を大きくできる。このため、すでに述べたようにセンスアンプを構成する複数の素子（領域１５、１６に形成された素子）について、Ｎウェル１３とＰウェル１４とのウェル境界６０ａ、６０ｂと複数の素子との間の距離をほぼ等しくすることができる。
【００６１】
本発明に従った上記ＤＲＡＭは、図２から分かるように半導体基板２９（図５参照）の主表面に形成されたメモリセルアレイ領域３とセンスアンプ領域４とサブデコーダ領域５と十字領域６とをそれぞれ複数個備えていてもよい。半導体基板２９の主表面において、複数のメモリセルアレイ領域３は、行方向（ＳＡ帯の延びる方向）と列方向（ＳＷＤ帯の延びる方向）とにそれぞれ間隔を隔ててマトリックス状に配置されていてもよい。複数のセンスアンプ領域４は、複数のメモリセルアレイ領域３を列方向において隔てる複数の隙間にそれぞれ配置されていてもよい。複数のサブデコーダ領域５は、複数のメモリセルアレイ領域３を行方向において隔てる複数の隙間にそれぞれ配置されていてもよい。複数の十字領域は、複数のメモリセルアレイ領域３を列方向において隔てる隙間の連なり（ＳＷＤ帯）と、複数のメモリセルアレイ領域３を行方向において隔てる隙間の連なり（ＳＡ帯）との複数の交点領域のそれぞれに配置されていてもよい。
【００６２】
図１０に示すように、メモリセルアレイ領域３がマトリックス状に配置されたメモリセルマット２（図１参照）の列方向（ＳＷＤ帯の延びる方向）における端部（図１０のメモリセルマット端部７０）では、センスアンプドライバ用素子（分散Ｓ２Ｎ領域１９、４３に形成されている、Ｓ２Ｎドライバトランジスタ７（図３参照））が、メモリセルマット端部７０に隣接するサブデコーダ領域５と、メモリセルマット領域の外側の領域（メモリセルマット端部７０に位置する十字領域６から見てサブデコーダ領域５とは反対側の領域）とに分散配置されていてもよい。
【００６３】
この場合、メモリセルマット端部７０に位置するセンスアンプについても、センスアンプドライバ用素子（つまりＳ２Ｎドライバトランジスタ７）をセンスアンプ領域４以外の部分において分散配置することができるので、センスアンプ領域４の面積を確実に小さくすることができる。
【００６４】
また、この発明に従ったＤＲＡＭは、図２に示すように、メモリセルアレイ領域３とセンスアンプ領域４とサブデコーダ領域５と交差領域としての十字領域６とをそれぞれ複数備えている。複数のメモリセルアレイ領域３は、半導体基板上に、行方向（ＳＡ帯が延びる方向）と列方向（ＳＷＤ帯が延びる方向）とにそれぞれ間隔を隔ててマトリックス状に配置される。複数のセンスアンプ領域４は、列方向における複数のメモリセルアレイ領域３の間にそれぞれ配置される。センスアンプ領域４にはセンスアンプを構成する素子（図３に示したＰチャネル型トランジスタ９、１１およびＮチャネル型トランジスタ１０、１２）が配置される。センスアンプ領域４には複数のセンスアンプが配置されていてもよい。複数のサブデコーダ領域５は、行方向におけるメモリセルアレイ領域３の間の隙間にそれぞれ配置される。複数の十字領域６は、複数のセンスアンプ領域４の並び（ＳＡ帯）と複数のサブデコーダ領域５の並び（ＳＷＤ帯）とのそれぞれの交点に位置する。本発明によるＤＲＡＭは、サブデコーダ領域５に配置され、センスアンプの動作に用いる複数のセンスアンプドライバ用素子（図４に示した分散Ｓ２Ｎ領域１９、２０に形成されている、Ｓ２Ｎドライバトランジスタ７（図３参照））を備える。
【００６５】
また、本発明に従ったＤＲＡＭにおいて、複数のメモリセルアレイ領域３が配置された領域（図１におけるメモリセルマット２）の列方向（図１０におけるＳＷＤ帯の延びる方向）における端部（図１０のメモリセルマット端部７０）では、センスアンプドライバ用素子（図１０に示した分散Ｓ２Ｎ領域１９、４３に形成されている、Ｓ２Ｎドライバトランジスタ７（図３参照））が、端部（メモリセルマット端部７０）に隣接するサブデコーダ領域５と、複数のメモリセルアレイ領域が配置された領域（メモリセルマット２）の外側の領域（メモリセルマット端部７０において十字領域６から見てサブデコーダ領域５と反対側に位置する領域）とに分散配置されていてもよい。具体的には、センスアンプドライバ用素子は、メモリセルマット端部７０に隣接するサブデコーダ領域５の分散Ｓ２Ｎ領域１９と、十字領域６から見て分散Ｓ２Ｎ領域１９と反対側に位置する分散Ｓ２Ｎ領域４３とに分散配置されていてもよい。
【００６６】
上記ＤＲＡＭにおいて、センスアンプドライバ用素子（Ｓ２Ｎ領域１８および分散Ｓ２Ｎ領域１９、２０に形成されたＳ２Ｎドライバトランジスタ７と、集中Ｓ２Ｐ領域１７に形成されたＳ２Ｐドライバトランジスタ８）は、サブデコーダ領域５と十字領域６とに分散配置されていてもよい。この場合、Ｓ２Ｎドライバトランジスタ７およびＳ２Ｐドライバトランジスタ８などのセンスアンプドライバ用素子を形成するための領域の面積を十分確保することができる。
【００６７】
上記ＤＲＡＭは、半導体基板に形成された導電性不純物拡散領域としてのＮウェル１３およびＰウェル１４と、ＶDDS固定部２１およびＶBB固定部２２をそれぞれ構成する電位固定用導電体としての導電体プラグ３３、３４とを備えていてもよい。Ｎウェル１３およびＰウェル１４は、図５に示すようにサブデコーダ領域５において半導体基板の主表面に露出する部分を含んでいてもよい。導電体プラグ３３は、サブデコーダ領域５において露出したＮウェル１３の部分に接続されていてもよい。導電体プラグ３３は、Ｎウェル１３の電位を決定するためのものであってもよい。また、導電体プラグ３４も、サブデコーダ領域５において露出しているＰウェル１４の表面の部分に接続されていてもよい。
【００６８】
この場合、Ｎウェル１３の電位を固定するための導電体プラグ３３（つまりＶDDS固定部２１）をサブデコーダ領域５に配置するので、センスアンプ領域４にＶDDS固定部２１を配置する場合よりセンスアンプ領域４の面積を小さくできる。また、図１４に示したようにセンスアンプ領域４においてＶDDS固定部２１を配置する場合、ＶDDS固定部２１やその他の素子の配置によってはセンスアンプ領域４のＮウェル１３およびＰウェル１４の境界部と、センスアンプを構成する複数の素子（領域１５、１６に形成されたセンスアンプを構成するＰチャネル型トランジスタ９、１１およびＮチャネル型トランジスタ１０、１２）との間の距離が、素子毎に異なることになる。この結果、既に述べたようにセンスアンプを構成する素子の特性がばらつく危険性があった。しかし、本発明によるＤＲＡＭでは、ＶDDS固定部２１をサブデコーダ領域５に形成し、また、ＶBB固定部２２をサブデコーダ領域５またはメモリセルアレイ領域３の端部に形成するので、上述のような問題の発生を回避することができる。
【００６９】
また、図４および図１０に示すように、本発明に従ったＤＲＡＭにおいて、複数のセンスアンプ領域４の内の１つに形成されたセンスアンプの動作に用いるセンスアンプドライバ用素子（Ｓ２Ｎドライバトランジスタ７）は、センスアンプ領域４の内の１つに隣接する十字領域６を挟むように位置する２つのサブデコーダ領域５に分散配置されていてもよい（複数のＳ２Ｎドライバトランジスタ７は２つのサブデコーダ領域５に分散配置された分散Ｓ２Ｎ領域１９、２０にそれぞれ形成されている）。
【００７０】
この場合、十字領域６を挟むように位置する２つのサブデコーダ領域５の一方にのみ、十字領域６と接続されるＳ２Ｎドライバトランジスタをすべて配置した分散Ｓ２Ｎ領域を形成する場合より、当該十字領域６からもっとも遠くに位置する分散Ｓ２Ｎ領域の端部のドライバトランジスタから十字領域６までの距離を短くすることができる。このため、十字領域６からもっとも遠くに位置するＳ２Ｎドライバトランジスタと十字領域６との間の配線長さを、上記２つのサブデコーダ領域５の内の一方にすべてのＳ２Ｎドライバトランジスタを配置する場合より短くできる。この結果、上記２つのサブデコーダ領域５の一方にすべてのＳ２Ｎドライバトランジスタを配置する場合より上記配線に関する寄生抵抗を低減できる。
【００７１】
また、図４に示すように上記ＤＲＡＭでは、センスアンプ領域４において半導体基板の主表面が第１導電型領域（Ｎウェル１３）と第２導電型領域（Ｐウェル１４）とからなっていてもよい。センスアンプを構成する複数の素子のうち、第１導電型領域および第２導電型領域のいずれか一方に形成された複数の特定素子（たとえば、図４のＮＭＯＳ−ＳＡと表示された領域１６に形成された複数のＮチャネル型トランジスタ１０、１２（図３参照））について、第１導電型領域（Ｎウェル１３）と第２導電型領域（Ｐウェル１４）との境界部（ウェル境界６０ｂ）から、領域１６に形成された特定素子としてのＮチャネル型トランジスタ１０、１２までのそれぞれ距離はほぼ等しくなっていてもよい。つまり、Ｎチャネル型トランジスタ１０、１２が形成された領域１６の外周部６２とウェル境界６０ｂとが互いにほぼ平行に配置されることにより、外周部６２とウェル境界６０ｂとの間の距離がほぼ一定となっていてもよい。このようにすれば、図７〜図９を用いて説明したように、Ｎチャネル型トランジスタ１０、１２についてしきい値電圧などの電気的特性がばらつく危険性を低減できる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７３】
【発明の効果】
このように、本発明によれば、サブデコーダ領域にセンスアンプを駆動するためのセンスアンプドライバトランジスタを配置するので、センスアンプドライバトランジスタを配置する領域の面積を充分に確保するとともに、特性の劣化を防止すると共にチップ面積を小さくすることができる半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明による半導体記憶装置としてのＤＲＡＭのチップの平面模式図である。
【図２】 図１に示したチップの領域ＩＩを示す部分拡大模式図である。
【図３】 図１に示したチップのメモリセルアレイ領域の間に配置されるセンスアンプの回路図である。
【図４】 図２に示したチップの部分拡大模式図の一部分を示す拡大模式図である
【図５】 図４の線分Ｖ−Ｖにおける断面模式図である。
【図６】 図４に示した半導体記憶装置のサブデコーダ領域における素子の配置を示す模式図である。
【図７】 上述したしきい値電圧とウェル境界からチャネル領域までの距離との関係を説明するための平面模式図である。
【図８】 ウェル境界からチャネル領域までの距離ｄ（μｍ）としきい値電圧：Ｖth（ｍＶ）の変動量（ΔＶth）の関係を示すグラフを示す図である。
【図９】 ウェル境界からチャネル領域までの距離ｄと、しきい値電圧の変動量（ΔＶth）との関係を示すグラフを示す図である。
【図１０】 本発明によるＤＲＡＭのメモリセルマットの端部を示す部分模式図である。
【図１１】 図４に示したＶBB固定部を示す部分断面模式図である。
【図１２】 センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。
【図１３】 センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。
【図１４】 センスアンプドライバトランジスタの配置パターンを説明するための参考例としての半導体記憶装置の模式図である。
【符号の説明】
１ ＤＲＡＭチップ、２ メモリセルマット、３ メモリセルアレイ領域、４センスアンプ領域、５ サブデコーダ領域、６ 十字領域、７ Ｓ２Ｎドライバトランジスタ、８ Ｓ２Ｐドライバトランジスタ、９，１１ Ｐチャネル型トランジスタ、１０，１２ Ｎチャネル型トランジスタ、１３ Ｎウェル、１４ Ｐウェル、１５，１６ 領域、１７ 集中Ｓ２Ｐ領域、１８ Ｓ２Ｎ領域、１９，２０，４３ 分散Ｓ２Ｎ領域、２１ ＶDDS固定部、２２ ＶBB固定部、２３Ｓ２Ｎ線、２４ ＧＮＤ線、２５ ＺＳ２Ｐ線、２６ ＶDDS線、２９ 半導体基板、３０ ボトムＮウェル、３１，４９ Ｐウェル、３２ トランジスタ、３３，３４ 導電体プラグ、３５〜３８ ノード、４０ ウェル境界、４１，８５ ゲート電極、４２ チャネル領域、４５ ＶBB配線、４６ トレンチ分離絶縁膜、４７ ワード線、４８ 導電性不純物拡散領域、５０ 層間絶縁膜、５１コンタクトホール、５２ 絶縁膜、６０ａ，６０ｂ ウェル境界、６１ａ，６１ｂ，６２ 外周部、７０ メモリセルマット端部、８０ 分散Ｓ２Ｐ領域、８１ 集中Ｓ２Ｎ領域、８６ Ｓ２Ｎノード、８７ ＧＮＤノード、８８ ＧＮＤウェル固定部、８９ ＶPPウェル固定部、９０ 領域。
Claims (5)
- 半導体基板上に、行方向と列方向とにそれぞれ間隔を隔ててマトリックス状に配置された複数のメモリセルアレイ領域と、
前記列方向における前記メモリセルアレイ領域の間の隙間にそれぞれ配置され、センスアンプを構成する素子が配置される複数のセンスアンプ領域と、
前記行方向における前記メモリセルアレイ領域の間の隙間にそれぞれ配置された複数のサブデコーダ領域と、
前記複数のセンスアンプ領域の並びと前記複数のサブデコーダ領域の並びとのそれぞれの交点に位置する複数の交差領域と、
前記サブデコーダ領域に配置され、前記センスアンプの動作に用いる複数のセンスアンプドライバ用素子とを備える、半導体記憶装置。 - 前記複数のメモリセルアレイ領域が配置された領域の前記列方向における端部では、前記センスアンプドライバ用素子が、前記端部に隣接する前記サブデコーダ領域と、前記複数のメモリセルアレイ領域が配置された領域の外側の領域とに分散配置されている、請求項１に記載の半導体記憶装置。
- 前記センスアンプドライバ用素子は、前記サブデコーダ領域と前記交差領域とに分散配置されている、請求項１または２に記載の半導体記憶装置。
- 前記半導体基板に形成され、前記サブデコーダ領域において前記半導体基板の主表面に露出する部分を含む導電性不純物拡散領域と、
前記サブデコーダ領域において露出した前記部分に接続され、前記導電性不純物拡散領域の電位を決定するための電位固定用導電体とを備える、請求項１〜３のいずれか１項に記載の半導体記憶装置。 - 複数の前記センスアンプ領域の内の１つに形成されたセンスアンプの動作に用いる前記センスアンプドライバ用素子は、前記センスアンプ領域の内の１つに隣接する前記交差領域を挟むように位置する２つの前記サブデコーダ領域に分散配置されている、請求項１〜４のいずれか１項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007787A JP4416409B2 (ja) | 2003-01-16 | 2003-01-16 | 半導体記憶装置 |
| US10/603,745 US6879539B2 (en) | 2003-01-16 | 2003-06-26 | Semiconductor memory device with sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007787A JP4416409B2 (ja) | 2003-01-16 | 2003-01-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004221374A JP2004221374A (ja) | 2004-08-05 |
| JP4416409B2 true JP4416409B2 (ja) | 2010-02-17 |
Family
ID=32709136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003007787A Expired - Fee Related JP4416409B2 (ja) | 2003-01-16 | 2003-01-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6879539B2 (ja) |
| JP (1) | JP4416409B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073143A (ja) * | 2005-09-07 | 2007-03-22 | Elpida Memory Inc | 半導体記憶装置 |
| KR100854499B1 (ko) | 2006-09-19 | 2008-08-26 | 삼성전자주식회사 | 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법 |
| JP5486172B2 (ja) | 2008-08-07 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5710945B2 (ja) * | 2010-11-25 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| JP5715716B2 (ja) * | 2014-01-16 | 2015-05-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP6635670B2 (ja) | 2014-04-11 | 2020-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964308A (ja) | 1995-08-29 | 1997-03-07 | Hitachi Ltd | 半導体記憶装置 |
| JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2000022108A (ja) | 1998-07-02 | 2000-01-21 | Hitachi Ltd | 半導体記憶装置 |
| US6226208B1 (en) * | 1999-12-06 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with hierarchical control signal lines |
-
2003
- 2003-01-16 JP JP2003007787A patent/JP4416409B2/ja not_active Expired - Fee Related
- 2003-06-26 US US10/603,745 patent/US6879539B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040141349A1 (en) | 2004-07-22 |
| JP2004221374A (ja) | 2004-08-05 |
| US6879539B2 (en) | 2005-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131204 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |