TW201740381A - 半導體記憶裝置 - Google Patents

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Yuichiro Ishii
Shinji Tanaka
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Renesas Electronics Corp
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Abstract

本發明提供一種半導體記憶裝置，具備：複數之記憶體單元，配置成行列狀；字元線，與記憶體單元列對應而設置；虛擬字元線，形成在與形成有字元線之金屬配線層鄰接的金屬配線層；虛擬字元線，形成於金屬配線層，該金屬配線層與形成有該字元線之金屬配線層鄰接；字元線驅動電路，驅動字元線；以及虛擬字元線驅動電路，根據字元線與虛擬字元線之間的線間電容，將字元線升壓。

Description

半導體記憶裝置
本揭露係關於一種半導體記憶裝置，特別是關於升壓電路。
一般而言，升壓電路，產生超過被給予之電源電壓位準的升壓電壓，因而在半導體積體電路裝置之各式各樣的電路中使用。
在專利文獻1中，前人提出可應用在動態隨機存取記憶體(Dynamic Random Access Memory，下稱「DRAM」)、靜態隨機存取記憶體(Static Random Access Memory，下稱「SRAM」)等半導體記憶體之升壓電路。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開平6-187788號公報
[本發明所欲解決的問題] 另一方面，在依循專利文獻1之方式中，為了將字元線升壓而必須設置另外升壓用之電容大的電容元件，具有必須在其配置下工夫等問題。
本發明之目的在於提供一種半導體記憶裝置，解決上述問題，而可藉由簡易的方式有效率地將字元線升壓。 [解決問題之技術手段]
若依一實施例，則本發明之半導體記憶裝置，具備：複數之記憶體單元，配置成行列狀；字元線，與記憶體單元列對應而設置；虛擬字元線，形成在與形成有字元線之金屬配線層鄰接的金屬配線層；字元線驅動電路，驅動字元線；以及虛擬字元線驅動電路，根據字元線與虛擬字元線之間的線間電容，將字元線升壓。
其他問題與新特徵，應可自本說明書之記載內容與附圖明瞭。 [本發明之效果]
若依一實施例，則可根據字元線與虛擬字元線之間的線間電容，而藉由簡易的方式將字元線升壓。
茲就實施形態，參考附圖並詳細地予以說明。另，對於圖中同一或相當之部分給予同一符號，不重複其說明。
(實施形態1) 圖1為，根據實施形態1之半導體記憶裝置的外觀構造圖。
如圖1所示，半導體記憶裝置，包含驅動器&解碼器17、記憶體陣列MA、控制部19、及I/O電路群2。另，解碼器，係位址解碼器之簡稱。
控制部19，控制半導體記憶裝置之各功能區塊。具體而言，控制部19，根據位址訊號之輸入，而將列位址訊號往驅動器&解碼器17輸出。此外，控制部19，輸出用於驅動I/O電路群2之各種訊號。
記憶體陣列MA，具有配置成行列狀之複數之記憶體單元。記憶體陣列MA之記憶體單元，設置為可複寫。
在本例中，設置：複數字元線WL，與記憶體單元列分別對應而設置；以及複數虛擬字元線DWL，與複數字元線WL平行設置。
驅動器&解碼器17，驅動字元線WL及虛擬字元線DWL，該字元線WL及虛擬字元線DWL，與記憶體陣列MA之配置成行列狀的記憶體單元之記憶體單元列分別對應而設置。
I/O電路群2，係以複數I/O電路構成，設置作為施行往記憶體陣列MA之資料讀出或資料寫入的輸出入電路。
圖2為，說明根據實施形態1之記憶體陣列MA及周邊電路的構造之圖。
如圖2所示，在本例中，對於記憶體陣列MA、及驅動設置於記憶體陣列MA之字元線WL與虛擬字元線DWL的驅動器之構造予以說明。
記憶體陣列MA，具有配置成行列狀之複數之記憶體單元MC。各記憶體單元MC，於後述內容將予以描述，其係藉由驅動電晶體、傳送電晶體及負載元件構成之靜態型記憶體單元。
在本例中，作為一例，顯示2列4行之記憶體單元MC。與記憶體陣列MA之記憶體單元列分別對應，而設置複數字元線WL。
此外，與記憶體陣列MA之記憶體單元列分別對應而設置複數虛擬字元線D WL。
作為驅動器&解碼器17之構造，設置有：字元線驅動器WD，與字元線WL對應而設置；虛擬字元線驅動器DWD，與虛擬字元線DWL對應而設置；以及位址解碼器20。
位址解碼器20，將把列位址訊號解碼之解碼訊號，往字元線驅動器WD輸出。 字元線驅動器WD，使依循根據列位址訊號之解碼訊號而選擇出的字元線WL活性化。
控制部19，往虛擬字元線驅動器DWD，輸出用於將字元線WL升壓之控制訊號BST。
位址解碼器20，將把列位址訊號解碼之解碼訊號，往虛擬字元線驅動器DWD輸出。虛擬字元線驅動器DWD，依循根據列位址訊號之解碼訊號與控制訊號BS T，而驅動虛擬字元線DWL。
與記憶體陣列MA之記憶體單元行分別對應，而設置複數位元線對BL、/BL。 在本例中，顯示4行之記憶體單元行。設置有4個位元線對，其等與4行記憶體單元行對應而設置。
I/O電路群2，包含：選擇4行中之1行的選擇電路、讀出放大器、寫入驅動器、及位元線預充電路等。
圖3為，說明根據實施形態1之記憶體陣列MA的構造之圖。 於圖3，顯示記憶體單元MC的構造。記憶體單元MC，係由2個傳送電晶體AT0與AT1、驅動電晶體NT0與NT1、及負載電晶體PT0與PT1(負載元件)構成。
傳送電晶體AT0、AT1，與對應之字元線WL電性連接。傳送電晶體AT0、AT1，係依循在實行記憶體單元MC的資料讀出或資料寫入時被活性化之字元線WL而導通。
此外，虛擬字元線DWL，與字元線WL平行配置。 圖4為，說明根據實施形態1之周邊電路的電路構造之圖。
如圖4所示，此處，顯示字元線驅動器WD、虛擬字元線驅動器DWD、及位址解碼器20。
位址解碼器20，包含NAND電路21及反相器22。 NAND電路21，接收列位址訊號XU、XL、XG之輸入，將其NANDN邏輯運算結果作為解碼訊號WLN而輸出。
位址解碼器20，將通過反相器22之解碼訊號WLN的反相訊號，往虛擬字元線驅動器DWD及字元線驅動器WD輸出。
字元線驅動器WD，包含：NAND電路35、反相器36、P通道MOS電晶體37、及N通道MOS電晶體38。
P通道MOS電晶體37及N通道MOS電晶體38，設置在電源電壓VDD與接地電壓VSS之間，其連接節點，與字元線WL相連接。
P通道MOS電晶體37之閘極，接收NAND電路35的輸出訊號之輸入。N通道MOS電晶體38之閘極，通過反相器22及36而接收解碼訊號WLN之輸入。NAND電路35，接收通過反相器30之控制訊號BST的反相訊號、及通過反相器22之解碼訊號WLN的反相訊號之輸入，而將其NAND邏輯運算結果往P通道MOS電晶體37之閘極輸出。
虛擬字元線驅動器DWD，包含：反相器30與31、NAND電路32、P通道MOS電晶體33、N通道MOS電晶體34、及電容元件6。
反相器30，接收控制訊號BST之輸入，將其反相訊號往反相器31及NAND電路35之一方的輸入節點輸出。
NAND電路32，接收通過反相器30、31的控制訊號BST之輸入、及通過反相器22之解碼訊號WLN的反相訊號之輸入，而輸出其NAND邏輯運算結果。
P通道MOS電晶體33及N通道MOS電晶體34，設置在電源電壓VDD與接地電壓VSS之間，其連接節點，與虛擬字元線DWL相連接。P通道MOS電晶體33及N通道MOS電晶體34之閘極，接收NAND電路32的輸出訊號之輸入。
電容元件6，係由N通道MOS電晶體構成。N通道MOS電晶體之源極及汲極，與字元線WL相連接。閘極與虛擬字元線DWL相連接。此外，亦可由P通道MOS電晶體構成。
在初始狀態中，解碼訊號WLN，係設定為「H」位準。 因此，N通道MOS電晶體38之閘極，設定為「H」位準。N通道MOS電晶體38，成為ON狀態，而字元線WL，與接地電壓VSS相連接。
此外，控制訊號BST，係設定為「L」位準。因此，NAND電路32，輸出「H」位準的訊號。伴隨於此，N通道MOS電晶體34，成為ON狀態，而虛擬字元線DW L，與接地電壓VSS相連接。
另一方面，伴隨著將列位址訊號XU、XL、XG設定為「H」位準，而NAND電路21，將解碼訊號WLN設定為「L」位準。伴隨於此，N通道MOS電晶體38之閘極，設定為「L」位準。因此，N通道MOS電晶體38，成為OFF狀態。NAND電路35，根據通過反相器22之解碼訊號WLN的反相訊號、及通過反相器30之控制訊號BST的反相訊號，將「L」位準的訊號往P通道MOS電晶體37輸出。伴隨於此，P通道MOS電晶體37，成為ON狀態，而字元線WL，與電源電壓VDD相連接。亦即，使字元線WL活性化。
接著，伴隨著將控制訊號BST設定為「H」位準，而NAND電路35，輸出「H」位準。伴隨於此，P通道MOS電晶體37，成為OFF狀態，而字元線WL，成為高阻抗狀態(Hi-z)。
此外，NAND電路32，輸出「L」位準。伴隨於此，P通道MOS電晶體33，成為ON狀態。伴隨於此，電源電壓VDD，與虛擬字元線DWL相連接。亦即，使虛擬字元線DWL活性化。
在虛擬字元線DWL與字元線WL之間，設置電容元件6。此外，如同上述，虛擬字元線DWL與字元線WL平行配置，具有配線間電容。因此，在根據電容元件6及配線間電容使虛擬字元線DWL活性化之情況，字元線WL升壓(boost，增壓)。
藉由將字元線WL升壓，而可提高寫入邊限及讀出邊限。
另，在本例中，雖對於在根據電容元件6及配線間電容使虛擬字元線DWL活性化之情況將字元線WL升壓(增壓)的構造予以說明，但亦可使其為未設置電容元件6而僅有虛擬字元線DWL的構造。
圖5為，說明將根據實施形態1之字元線WL活性化的時序圖之圖。
如圖5所示，伴隨著在時刻T1將列位址訊號XU、XL、XG設定為「H」位準，而使字元線WL活性化。接著，伴隨著在時刻T2將控制訊號BST設定為「H」位準，將字元線WL增壓而使其升壓。
伴隨著在時刻T3將列位址訊號XU、XL、XG設定為「L」位準，而使字元線WL不活性化。
圖6為，說明根據實施形態1使用平面電晶體的情況之記憶體陣列MA的記憶體單元MC之配置構造(其一)的圖。
於圖6(A)，顯示以配線(第1層)、接觸洞、多結晶矽(多晶矽)、及擴散區構成之記憶體單元MC的基盤區域之配置構造。
記憶體單元MC，於中央部形成P通道MOS電晶體。此外，於其兩側形成N通道MOS電晶體。
驅動電晶體NT0、NT1，形成為N通道MOS電晶體。此外，負載電晶體PT0、PT1，形成為P通道MOS電晶體。傳送電晶體AT0、AT1，形成為N通道MOS電晶體。
驅動電晶體NT0，具有由N型擴散區100構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極128。成為驅動電晶體NT0之源極的N型擴散區100，藉由接觸洞110而與配線111耦合。配線111，藉由上層之金屬配線層而與接地電壓VSS電性耦合。
傳送電晶體AT0，具有由N型擴散區100構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極134。此一閘極，藉由接觸洞112而與配線113耦合。配線113，藉由上層之金屬配線層而與字元線WL電性耦合。此外，成為傳送電晶體AT0之源極的N型擴散區100，藉由接觸洞115而與配線114電性耦合。配線114，藉由上層之金屬配線層而與位元線BL電性耦合。
成為驅動電晶體NT0及傳送電晶體AT0之共通汲極的N型擴散區100，藉由接觸洞116而與配線117電性耦合。配線117，藉由局部配線118而與負載電晶體PT1之閘極119電性耦合。此外，局部配線118，亦與成為負載電晶體PT0之汲極的P型擴散區102電性耦合。
傳送電晶體AT1，具有由N型擴散區106構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極135。此一閘極135，藉由接觸洞122而與配線123耦合。配線123，藉由上層之金屬配線層而與字元線WL電性耦合。此外，成為傳送電晶體AT1之源極的N型擴散區106，藉由接觸洞124而與配線125電性耦合。配線125藉由上層之金屬配線層而與位元線/BL電性耦合。
驅動電晶體NT1，具有由N型擴散區106構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極119。成為N通道MOS電晶體NT1之源極的N型擴散區106，藉由接觸洞121而與配線120電性耦合。配線120，藉由上層之金屬配線層而與接地電壓VSS電性耦合。
成為驅動電晶體NT1及傳送電晶體AT1之共通汲極的N型擴散區106，藉由接觸洞131而與配線130電性耦合。配線130，藉由局部配線129而與負載電晶體PT0之閘極128電性耦合。此外，局部配線129，亦與成為負載電晶體PT1之汲極的P型擴散區104電性耦合。
負載電晶體PT1，具有由P型擴散區104構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極119。閘極119，與驅動電晶體NT1共用。成為負載電晶體PT1之源極的P型擴散區104，藉由接觸洞132而與配線133耦合。配線133藉由上層之金屬配線層而與電源電壓VDD電性耦合。
負載電晶體PT0，具有由P型擴散區102構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極128。閘極128，與驅動電晶體NT0共用。成為負載電晶體PT0之源極的P型擴散區102，藉由接觸洞126而與配線127耦合。配線127，藉由上層之金屬配線層而與電源電壓VDD電性耦合。
於圖6(B)，顯示以配線(第2層)及通孔構成之記憶體單元MC的配置構造。
沿著X方向設置形成位元線BL之配線144。配線144，藉由通孔145而與配線114相連接。
沿著X方向設置形成位元線/BL之配線150。配線150，藉由通孔149而與配線125相連接。
沿著X方向，設置供給電源電壓VDD之配線148。配線148，藉由通孔146、147而與配線127、133分別連接。
沿著X方向設置配線142。配線142，藉由通孔143而與配線113相連接。配線142，藉由上層之金屬配線層而與字元線WL相連接。
沿著X方向設置配線140。配線140，藉由通孔141而與配線111相連接。配線140，藉由上層之金屬配線層而與接地電壓VSS相連接。
沿著X方向設置配線152。配線152，藉由通孔151而與配線123相連接。配線152，藉由上層之金屬配線層而與字元線WL相連接。
沿著X方向設置配線154。配線154，藉由通孔153而與配線120相連接。配線154，藉由上層之金屬配線層而與接地電壓VSS相連接。
圖7為，說明根據實施形態1之記憶體陣列MA的記憶體單元MC之配置構造(其二)的圖。
於圖7(A)，顯示以配線(第3層)及通孔構成之記憶體單元MC的配置構造。
沿著Y方向設置供給接地電壓VSS之配線160。配線160，藉由通孔161而與配線140相連接。
沿著Y方向設置形成字元線WL之配線162。配線162，藉由通孔163、164而與配線142、152分別連接。
沿著Y方向設置供給接地電壓VSS之配線165。配線165，藉由通孔166而與配線154相連接。
於圖7(B)，顯示以配線(第4層)及通孔構成之記憶體單元MC的配置構造。
沿著Y方向設置供給接地電壓之配線170、176。 配線170，藉由通孔171、172而與配線160電性耦合。
配線176，藉由通孔175、177而與配線165電性耦合。 此外，沿著Y方向設置形成虛擬字元線DWL之配線174。
配線174，配置於配線162之上層。 藉由該構成，而可在配線162與配線174之間的配線間產生配線間電容。
圖8為，說明根據實施形態1之finFET的3維構造之圖。 根據實施形態1，說明使用鰭式電晶體(finFET)的情況之記憶體陣列MA的記憶體單元MC#之構造。
如圖8所示，finFET，例如包含設置於P型半導體基板SUB上之複數鰭F1、F 2。各鰭F1、F2，沿著基板平面而於X方向延伸。各鰭F1、F2，係藉由選擇性地蝕刻半導體基板SUB之表面而形成。在相鄰的鰭F之間(未形成鰭F1、F2的部分)，例如，將使用CVD(Chemical Vapor Deposition，化學氣相沉積)法形成之氧化矽膜作為元件分離膜而設置。
閘極電極G，形成為隔著閘極絕緣膜GI覆蓋各鰭F1、F2之頂面及側面。閘極電極G，往係與鰭F1、F2交叉之方向的Y方向延伸。於閘極電極G，例如，使用如多結晶矽等半導體、如氮化鈦等導電性化合物、如鎢等單體金屬、或其等之任一的疊層膜等。
在形成閘極電極G後，將閘極電極G作為遮罩而往鰭F注入雜質，藉以在被閘極電極G包圍之通道區以外的部分，形成源極區域及汲極區域(未圖示)。此處，在製作PMOS(P-channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體之情況，於N型井上形成鰭F，並往鰭F注入P型雜質。在製作NMOS(N-channel MOS)電晶體之情況，於P型基板或P型井上形成鰭F，並往鰭F注入N型雜質。
以與此等源極區域及汲極區域之頂面及側面歐姆接觸的方式，例如使用鎢等金屬，形成往Y方向延伸之局部配線(LIC：Local Inter-Connect，局部內互連) LA。亦即，局部配線LA，分別作為源極電極或汲極電極而作用。閘極配線G、源極電極或汲極電極，進一步，與往X方向延伸之局部配線(未圖示)直接連接，或藉由形成在未圖示的層間絕緣層之貫通孔而與上層之金屬配線層(未圖示)相連接。
圖9為，說明根據實施形態1使用finFET的情況之記憶體陣列MA的記憶體單元MC#之配置構造(其一)的圖。
於圖9(A)，顯示以配線(第1層)、通孔與局部配線、多結晶矽(多晶矽)、及鰭構成之記憶體單元MC#的基盤區域之配置構造。
記憶體單元MC#，於中央部形成P通道MOS電晶體。此外，於其兩側形成N通道MOS電晶體。
驅動電晶體NT0，具有鰭200及201。 鰭200及201，與閘極電極同樣地形成為立體地豎立之狀態。驅動電晶體NT0， 具有源極與汲極、及配置於其等之間的以多晶矽形成之閘極220。鰭200及201，與成為驅動電晶體NT0之源極的局部配線206耦合。局部配線206，藉由通孔219而與配線214電性耦合。配線214，藉由上層之金屬配線層而與接地電壓VSS電性耦合。
傳送電晶體AT0，與驅動電晶體NT0共用鰭200及201。傳送電晶體AT0，具有源極及汲極、及配置於其等之間的以多晶矽形成之閘極221。成為傳送電晶體AT0之源極的鰭200、201，與局部配線211耦合。局部配線211，藉由通孔223而與形成位元線BL之配線215電性耦合。閘極221，藉由通孔222而與配線231耦合。配線231，藉由上層之金屬配線層而與字元線WL電性耦合。
成為驅動電晶體NT0及傳送電晶體AT0之共通汲極的鰭200、201，與局部配線209電性耦合。局部配線209，藉由局部配線301而與負載電晶體PT1之閘極229電性耦合。局部配線209，亦與成為負載電晶體PT0之汲極的鰭205電性耦合。
傳送電晶體AT1，具有鰭203及204。 鰭203及204，與閘極電極同樣地形成為立體地豎立之狀態。傳送電晶體AT1， 具有源極及汲極、及配置於其等之間的以多晶矽形成之閘極228。成為傳送電晶體AT1之源極的鰭203、204，與局部配線208耦合。局部配線208，藉由通孔226而與形成位元線/BL之配線217電性耦合。
驅動電晶體NT1，與傳送電晶體AT1共用鰭203及204。驅動電晶體NT1，具有源極及汲極、及配置於其等之間的以多晶矽形成之閘極229。成為驅動電晶體NT1之源極的鰭203、204，與局部配線213耦合。局部配線213，藉由通孔230而與配線232電性耦合。配線232，藉由上層之金屬配線層而與接地電壓VSS電性耦合。
成為驅動電晶體NT1及傳送電晶體AT1之共通汲極的鰭203、204，與局部配線210電性耦合。局部配線210，藉由局部配線302而與負載電晶體PT0之閘極220電性耦合。局部配線210，亦與成為負載電晶體PT1之汲極的鰭202電性耦合。
負載電晶體PT0，具有由鰭205構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極220。閘極220，與驅動電晶體NT0共用。成為負載電晶體PT0之源極的鰭205，與局部配線207電性耦合。局部配線207，藉由通孔225而與接收電源電壓VDD的供給之配線216電性耦合。
負載電晶體PT1，具有由鰭202構成之源極與汲極、及配置於其等之間的以多晶矽形成之閘極229。閘極229，與驅動電晶體NT1共用。成為負載電晶體PT1之源極的鰭202，與局部配線212電性耦合。局部配線212，藉由通孔224而與接收電源電壓VDD的供給之配線216電性耦合。
圖10為，說明根據實施形態1使用finFET的情況之記憶體陣列MA的記憶體單元MC#之配置構造(其二)的圖。
於圖10(A)，顯示以配線(第2層)及通孔構成之記憶體單元MC#的配置構造。
沿著Y方向設置供給接地電壓之配線240、244。 配線240，藉由通孔241而與配線214電性耦合。
配線244，藉由通孔245而與配線232電性耦合。 沿著Y方向，設置形成字元線WL之配線246。
配線246，藉由通孔242而與配線231電性耦合。此外，配線246，藉由通孔243而與配線218電性耦合。
藉由該構成，在使用圖7之記憶體單元MC#的情況，相較於圖6之記憶體單元MC，可藉由少1層之金屬配線層的配置而形成。
於圖10(B)，顯示以配線(第3層)及通孔構成之記憶體單元MC的配置構造。
沿著Y方向設置供給接地電壓之配線250、256。 配線250，藉由通孔251、252而與配線240電性耦合。
配線256，藉由通孔255、257而與配線244電性耦合。 此外，沿著Y方向設置形成虛擬字元線DWL之配線254。
配線254，配置於配線246之上層。 藉由該構成，而在配線246與配線254之間的配線間產生配線間電容。
圖11為，說明根據實施形態1之記憶體單元MC及MC#的剖面構造(X方向)之圖。
圖11(A)及圖11(B)為，說明使用finFET之情況的記憶體單元MC#之剖面構造(X方向)的圖。
圖11(C)及圖11(D)為，說明使用平面電晶體之情況的記憶體單元MC之剖面構造(X方向)的圖。
圖11(A)，與圖9(A)的配置構造相同，故不重複其詳細說明。
參考圖11(B)，顯示圖11(A)的P-P#線之X方向的剖面構造。
在使用finFET之情況的記憶體單元MC#之情況，使用配線(第1層)形成位元線BL，使用配線(第2層)形成字元線WL及供給接地電壓VSS之配線。此外，使用配線(第3層)形成虛擬字元線DWL。
圖11(C)，與圖6(A)的配置構造相同，故不重複其詳細說明。
參考圖11(D)，顯示圖11(C)的Q-Q#線之X方向的剖面構造。
在使用平面電晶體之情況的記憶體單元MC之情況，使用配線(第2層)形成位元線BL，使用配線(第3層)形成字元線(WL)及供給接地電壓VSS之配線。此外，使用配線(第4層)形成虛擬字元線DWL。
圖12為，說明根據實施形態1之記憶體單元MC及MC#的剖面構造(Y方向)之圖。
圖12(A)及圖12(B)為，說明使用finFET之情況的記憶體單元MC#之剖面構造(Y方向)的圖。
圖12(C)及圖12(D)為，說明使用平面電晶體之情況的記憶體單元MC之剖面構造(Y方向)的圖。
圖12(A)，與圖9(A)的配置構造相同，故不重複其詳細說明。
參考圖12(B)，顯示圖12(A)的R-R#線之Y方向的剖面構造。
在使用finFET之情況的記憶體單元MC#之情況，使用配線(第1層)形成位元線BL及供給電源電壓VDD之配線，使用配線(第2層)形成字元線(WL)。此外，使用配線(第3層)形成虛擬字元線DWL。
圖12(C)，與圖6(A)的配置構造相同，故不重複其詳細說明。
參考圖12(D)，顯示圖12(C)的S-S#線之Y方向的剖面構造。
在使用平面電晶體之情況的記憶體單元MC之情況，使用配線(第2層)形成位元線BL及供給電源電壓VDD之配線，使用配線(第3層)形成字元線(WL)及供給接地電壓VSS之配線。此外，使用配線(第4層)形成虛擬字元線DWL。
使用平面電晶體的情況之記憶體單元MC中，配線111、117、114等係使用第1層，相對於此，使用finFET的情況之記憶體單元MC#中，對應之配線206、209、211等，係使用在第1層之下方與閘極並排配置的局部配線。
藉此，記憶體單元MC#可使用第1層之配線形成位元線BL及供給電源電壓VDD之配線。
因此，在使用finFET之情況的記憶體單元MC#之構成的情況，相較於使用平面電晶體之情況的記憶體單元MC，可減少配線層之數目。
圖13為，說明根據實施形態1之金屬配線層的關係之概略圖。 如圖13所示，將圖1之半導體記憶裝置列舉為例而予以說明。
驅動器&解碼器17、控制部19、I/O電路群2，係使用直至第3層(M3)為止之金屬配線層的配置而形成。
在利用記憶體單元MC#之情況，記憶體陣列MA，可使用直至第3層(M3)為止之金屬配線層的配置而形成。
在實施形態1中，作為一例，使用第3層(M3)之金屬配線層形成虛擬字元線DWL。
藉由該構成，即便為形成本實施形態1的虛擬字元線DWL之情況，在使用記憶體單元MC#製作之場合，仍能夠以不增加配線層數目的方式形成。
(變形例1) 圖14為，對於根據實施形態1的變形例之配線(第2層~第4層)的記憶體單元M C#之配置構造予以說明的圖。
如圖14所示，在沿著Y方向形成字元線WL之配線(第2層)246的上方，於金屬配線層(第3層)設置形成虛擬字元線DWL之配線(第3層)346。沿著Y方向形成虛擬字元線DWL之配線346，與形成字元線WL之配線平行配置。
藉由將虛擬字元線DWL與字元線平行地鄰接配置，而可使線間電容增大。
藉由該構成，能夠以不在半導體記憶裝置全體進一步追加金屬配線層的方式，配置虛擬字元線DWL。
與配線346交互而沿著Y方向設置供給接地電壓VSS之配線(第3層)340、344。 將此等配線設置於供給接地電壓VSS之配線(第2層)240、244的上方。該配線340、 344，藉由配線通孔VIA而與第2層之配線240、244電性耦合。此外，於金屬配線層(第4層)沿著X方向設置供給接地電壓VSS之配線400、402。該配線400、402，藉由配線通孔VIA而與第3層之配線340、344等電性耦合。
藉由與字元線WL及虛擬字元線DWL交互地設置供給接地電壓VSS之配線， 而使字元線WL及虛擬字元線DWL，成為被沿著Y方向配置的供給接地電壓VSS之配線包圍的構造。
藉此，可將字元線WL及虛擬字元線DWL從干擾(雜訊)屏蔽，而使其穩定地動作。
(變形例2) 圖15為，對於根據實施形態1的變形例2之配線(第2層~第4層)的記憶體單元MC#之配置構造予以說明的圖。
如圖15所示，顯示相較於圖14的構造，改變虛擬字元線DWL的配線長度之情況。
具體而言，顯示對於配線346，將其分割為配線346A、配線346B之情況。
藉由調整虛擬字元線DWL的配線長度，而可調整字元線WL之間的線間電容。
(變形例3) 圖16為，對於根據實施形態1的變形例3之配線(第2層~第4層)的記憶體單元MC#之配置構造予以說明的圖。
如圖16所示，顯示相較於圖14的構造，改變虛擬字元線DWL的配線寬度之情況。
具體而言，顯示對於配線346，將其改變為配線346C之情況。 具體而言，配線346C，具有配線寬度粗的區域、及細的區域。藉由在配置下功夫以使配線寬度不為一定，盡可能地將配線寬度增寬，藉而可調整字元線WL之間的線間電容。
(變形例4) 圖17為，說明根據實施形態1的變形例4之周邊電路的電路構造之圖。
如圖17所示，此處，顯示字元線驅動器WD#、虛擬字元線驅動器DWD#、及位址解碼器20#。
位址解碼器20，包含NAND電路21。 NAND電路21，接收列位址訊號XU、XL、XG之輸入，將其NANDN邏輯運算結果作為解碼訊號WLN輸出。
位址解碼器20，將解碼訊號WLN的反相訊號往虛擬字元線驅動器DWD#及字元線驅動器WD#輸出。
字元線驅動器WD#，包含：P通道MOS電晶體37與39、及N通道MOS電晶體38。
P通道MOS電晶體39與37，及N通道MOS電晶體38，在電源電壓VDD與接地電壓VSS之間串聯設置，P通道MOS電晶體37與N通道MOS電晶體38之間的連接節點，與字元線WL相連接。
P通道MOS電晶體37與N通道MOS電晶體38之閘極，接收解碼訊號WLN之輸入。
P通道MOS電晶體39之閘極，接收NOR電路41的輸出訊號之輸入。
虛擬字元線驅動器DWD#，包含：NOR電路41、反相器40、P通道MOS電晶體33、N通道MOS電晶體34、及電容元件6。
在初始狀態中，解碼訊號WLN，係設定為「H」位準。 因此，N通道MOS電晶體38之閘極，設定為「H」位準。N通道MOS電晶體38，成為ON狀態，而字元線WL，與接地電壓VSS相連接。
此外，控制訊號BSTN，係設定為「H」位準。因此，NOR電路41，輸出係其反相訊號之「L」位準的訊號。伴隨於此，P通道MOS電晶體39，成為ON狀態。另一方面，反相器40，輸出「H」位準的訊號。因此，虛擬字元線DWL，與接地電壓VSS相連接。
另一方面，伴隨著將列位址訊號XU、XL、XG設定為「H」位準，而NAND電路21，將解碼訊號WLN設定為「L」位準。伴隨於此，P通道MOS電晶體37，成為ON狀態。伴隨於此，字元線WL，與電源電壓VDD相連接。亦即，使字元線WL活性化。
接著，伴隨著將控制訊號BSTN設定為「L」位準，而NOR電路41，輸出「H」位準。伴隨於此，反相器40，輸出「L」位準。伴隨於此，P通道MOS電晶體33，成為ON狀態。伴隨於此，電源電壓VDD，與虛擬字元線DWL相連接。亦即，使虛擬字元線DWL活性化。此外，P通道MOS電晶體39，成為OFF狀態，而字元線WL，成為高阻抗狀態(Hi-z)。
在虛擬字元線DWL與字元線WL之間，設置電容元件6。此外，如同上述，虛擬字元線DWL與字元線WL平行配置，具有配線間電容。因此，在根據電容元件6及配線間電容使虛擬字元線DWL活性化之情況，字元線WL升壓(增壓)。
藉由將字元線WL升壓，而可提高寫入邊限及讀出邊限。
若與圖4的構造比較，則可減少NAND電路及反相器等。因此，可減少零件數量而縮小配置面積。
(實施形態2) 上述實施形態1中，對於對字元線WL使用虛擬字元線DWL實行正的升壓(增壓)之情況予以說明，而在實施形態2中，對於降壓之情況予以說明。
圖18為，說明根據實施形態2之周邊電路的電路構造之圖。 如圖18所示，根據實施形態2之周邊電路，相較於圖4的構造，在將虛擬字元線驅動器DWD置換為虛擬字元線驅動器DWDP的點上相異。
虛擬字元線驅動器DWDP，相較於虛擬字元線驅動器DWD，在進一步追加反相器60的點上相異。關於其他構造因與上述構造相同，故對於其詳細說明不再重複。
具體而言，反相器60，接收NAND電路32之輸出，將其反相訊號往P通道MOS電晶體33與N通道MOS電晶體34之閘極輸出。
在初始狀態中，解碼訊號WLN，係設定為「H」位準。 因此，N通道MOS電晶體38之閘極，設定為「H」位準。N通道MOS電晶體38，成為ON狀態，而字元線WL，與接地電壓VSS相連接。
此外，控制訊號BST，係設定為「L」位準。因此，對NAND電路35，輸出係其反相訊號之「H」位準的訊號。此外，NAND電路32，輸出「H」位準的訊號。反相器60，輸出「L」位準的訊號。伴隨於此，P通道MOS電晶體33，成為ON狀態，而虛擬字元線DWL，與電源電壓VDD相連接。
另一方面，伴隨著將列位址訊號XU、XL、XG設定為「H」位準，而NAND電路21，將解碼訊號WLN設定為「L」位準。伴隨於此，N通道MOS電晶體38之閘極，設定為「L」位準。因此，N通道MOS電晶體38，成為OFF狀態。NAND電路35，根據通過反相器22之解碼訊號WLN的反相訊號、及通過反相器30之控制訊號BST的反相訊號，將「L」位準的訊號往P通道MOS電晶體37輸出。伴隨於此，P通道MOS電晶體37，成為ON狀態，而字元線WL，與電源電壓VDD相連接。亦即，使字元線WL活性化。
接著，伴隨著將控制訊號BST設定為「H」位準，而NAND電路35，輸出「H」位準。伴隨於此，P通道MOS電晶體37，成為OFF狀態，而字元線WL，成為高阻抗狀態(Hi-z)。
此外，NAND電路32，輸出「L」位準。反相器60，輸出「H」位準的訊號。伴隨於此，N通道MOS電晶體34，成為ON狀態。伴隨於此，接地電壓VSS，與虛擬字元線DWL相連接。
在虛擬字元線DWL與字元線WL之間，設置電容元件6。此外，如同上述，虛擬字元線DWL與字元線WL平行配置，具有配線間電容。因此，在根據電容元件6及配線間電容使虛擬字元線DWL活性化之情況，藉由電源電壓VDD將字元線WL降壓。
圖19為，說明將根據實施形態2之字元線WL活性化的時序圖之圖。
如圖19所示，伴隨著在時刻T1將列位址訊號XU、XL、XG設定為「H」位準，而使字元線WL活性化。
此外，虛擬字元線DWL，係設定為「H」位準。 接著，伴隨著在時刻T4將控制訊號BST設定為「H」位準，而使字元線WL降壓。
伴隨著在時刻T5將列位址訊號XU、XL、XG設定為「L」位準，而使字元線WL不活性化。
藉由該方式，可藉由將字元線WL降壓而改善記憶體單元之資料保持邊限。
(實施形態3) 圖20為，說明根據實施形態3之周邊電路的電路構造之圖。
如圖20所示，此處，顯示在每個記憶體單元列設置字元驅動單元WDU之情況。字元驅動單元WDU，由以下元件構成：字元線驅動器WDQ，驅動字元線W L；虛擬字元線驅動器DWDQ，驅動虛擬字元線DWL；以及位址解碼器20。
位址解碼器20，包含NAND電路21與反相器22。 NAND電路21，接收列位址訊號XU、XL、XG之輸入，將其NANDN邏輯運算結果作為解碼訊號WLN輸出。反相器22，將解碼訊號WLN的反相訊號往字元線驅動器WDQ及虛擬字元線驅動器DWDQ輸出。
字元線驅動器WDQ，包含：反相器36、P通道MOS電晶體37、及N通道MOS電晶體38。
P通道MOS電晶體37及N通道MOS電晶體38，在電源電壓VDD與接地電壓V SS之間串聯設置，P通道MOS電晶體37與N通道MOS電晶體38之間的連接節點，與字元線WL相連接。P通道MOS電晶體37與N通道MOS電晶體38之閘極，接收通過反相器22及36的解碼訊號WLN之輸入。
P通道MOS電晶體37之源極，與電源線LCVDD相連接。 虛擬字元線驅動器DWDQ，包含NAND電路32、P通道MOS電晶體33、N通道MOS電晶體34、及電容元件6。
NAND電路32，接收控制訊號BST之輸入、及通過反相器22之解碼訊號WLN的反相訊號之輸入，而將其NAND邏輯運算結果輸出。
P通道MOS電晶體33及N通道MOS電晶體34，設置在電源電壓VDD與接地電壓VSS之間，其連接節點，與虛擬字元線DWL相連接。P通道MOS電晶體33與N通道MOS電晶體34之閘極，接收NAND電路32的輸出訊號之輸入。
電容元件6，係以N通道MOS電晶體構成。N通道MOS電晶體之源極及汲極，與字元線WL相連接。閘極與虛擬字元線DWL相連接。此外，亦可由P通道MOS電晶體構成。
電源線LCVDD，與電源電路50相連接。 電源電路50，包含P通道MOS電晶體43與電容器44。
P通道MOS電晶體43，設置在電源電壓VDD與電源線LCVDD之間，其閘極，接收控制訊號BST之輸入。電容器44，連接在P通道MOS電晶體43的閘極及汲極之間。電容器44，係作為使電源線LCVDD之電位安定的安定化電容而設置。
電源線LCVDD，係對於在各個記憶體單元列設置之字元驅動單元WDU共通設置。
在初始狀態中，解碼訊號WLN，係設定為「H」位準。 因此，N通道MOS電晶體38之閘極，設定為「H」位準。N通道MOS電晶體38，成為ON狀態，而字元線WL，與接地電壓VSS相連接。
此外，控制訊號BST，係設定為「L」位準。P通道MOS電晶體43，成為ON狀態，而電源線LCVDD，與電源電壓VDD相連接。
另一方面，伴隨著將列位址訊號XU、XL、XG設定為「H」位準，而NAND電路21，將解碼訊號WLN設定為「L」位準。伴隨於此，P通道MOS電晶體37，成為ON狀態。伴隨於此，字元線WL，與電源電壓VDD相連接。亦即，使字元線WL活性化。
接著，伴隨著將控制訊號BST設定為「H」位準，而使P通道MOS電晶體43為OFF。藉此，將電源線LCVDD與電源電壓VDD斷開，字元線WL成為高阻抗狀態(Hi-z)。
此外，NAND電路32，輸出「L」位準。伴隨於此，P通道MOS電晶體33，成為ON狀態。伴隨於此，虛擬字元線DWL，與電源電壓VDD相連接。亦即，使虛擬字元線DWL活性化。
在虛擬字元線DWL與字元線WL之間，設置電容元件6。此外，如同上述，虛擬字元線DWL與字元線WL平行配置，具有配線間電容。因此，在根據電容元件6及配線間電容使虛擬字元線DWL活性化之情況，字元線WL升壓(增壓)。
藉由將字元線WL升壓，而可提高寫入邊限及讀出邊限。
若與圖4的構造比較，則可減少NAND電路及反相器等。因此，可減少零件數量而縮小配置面積。
圖21為，根據實施形態4之半導體裝置CHIP的外觀構造圖。 參考圖21，半導體裝置CHIP包含記憶體陣列MA1、MA2而構成。省略記憶體陣列之周邊電路。
記憶體陣列MA1，包含：記憶體單元，配置成K列L行；以及複數字元線WL1及虛擬字元線DWL1，與記憶體單元列分別對應而設置。
記憶體陣列MA2，包含：記憶體單元，配置成M列N行；以及複數字元線WL2及虛擬字元線DWL2，與記憶體單元列分別對應而設置。
一般而言，搭載於SoC或微電腦等之嵌入式記憶體，係因應必要的記憶體尺寸而以記憶體編譯器產生。
分別產生記憶體陣列MA1中與L行之記憶體單元相應的長度之字元線WL1、 及記憶體陣列MA2中與N行之記憶體單元相應的長度之字元線WL2。
藉由將虛擬字元線定義為與字元線平行配置之配線，而可藉由記憶體編譯器產生虛擬字元線。
虛擬字元線DWL1產生為與L行之記憶體單元相應的長度。N較L更小之情況，虛擬字元線DWL2因應N行之記憶體單元，產生為較DWL1更短的長度。
藉此，可使用記憶體編譯器，而產生與字元線的長度相應之配線間電容。
以上，雖根據實施形態具體說明本案發明人所提出之發明，但本發明並未限定於上述實施形態，自然可在不脫離其要旨之範圍進行各種變更。
2‧‧‧I/O電路群
6‧‧‧電容元件
17‧‧‧驅動器&解碼器
19‧‧‧控制部
20、20#‧‧‧位址解碼器
21、32、35‧‧‧NAND電路
22、30、31、36、40、60‧‧‧反相器
33、37、39、43‧‧‧P通道MOS電晶體
34、38、NT1‧‧‧N通道MOS電晶體
41‧‧‧NOR電路
44‧‧‧電容器
50‧‧‧電源電路
100、106‧‧‧N型擴散區
102、104‧‧‧P型擴散區
111、113、114、117、120、123、125、127、130、133、140、142、144、148、150、152、154、160、162、165、170、174、176、214、215、216、217、218、231、232、240、244、246、250、254、256、340、344、346、346A、346B、346C、400、402‧‧‧配線
110、112、115、116、121、122、124、126、131、132‧‧‧接觸洞
141、143、145、146、147、149、151、153、161、163、164、166、171、172、175、177、219、222、223、224、225、226、230、240、241、242、243、245、251、252、255、257‧‧‧通孔
118、129、206、207、208、209、210、211、212、213、301、302、LA‧‧‧局部配線
200、201、202、203、204、205、F、F1、F2‧‧‧鰭
119、128、134、135、220、221、228、229‧‧‧閘極
VIA‧‧‧配線通孔
AT0、AT1‧‧‧傳送電晶體
BL、/BL‧‧‧位元線
BST‧‧‧控制訊號
CHIP‧‧‧半導體裝置
DWD、DWD#、DWDP、DWDQ‧‧‧虛擬字元線驅動器
DWL、DWL1、DWL2‧‧‧虛擬字元線
G‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
LCVDD‧‧‧電源線
M3‧‧‧第3層配線
MA、MA1、MA2‧‧‧記憶體陣列
MC、MC#‧‧‧記憶體單元
NT0、NT1‧‧‧驅動電晶體
PT0、PT1‧‧‧負載電晶體
SUB‧‧‧半導體基板
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
WD、WD#、WDQ‧‧‧字元線驅動器
WDU‧‧‧字元驅動單元
WL、WL1、WL2‧‧‧字元線
WLN‧‧‧解碼訊號
XU、XL、XG‧‧‧列位址訊號
【圖1】係根據實施形態1之半導體記憶裝置的外觀構造圖。 【圖2】係說明根據實施形態1之記憶體陣列MA及周邊電路的構造之圖。 【圖3】係說明根據實施形態1之記憶體陣列MA的構造之圖。 【圖4】係說明根據實施形態1之周邊電路的電路構造之圖。 【圖5】係說明將根據實施形態1之字元線WL活性化的時序圖之圖。 【圖6】(A)、(B)係說明根據實施形態1使用平面電晶體的情況之記憶體陣列MA的記憶體單元MC之配置構造(其一)的圖。 【圖7】(A)、(B)係說明根據實施形態1之記憶體陣列MA的記憶體單元MC之配置構造(其二)的圖。 【圖8】係說明根據實施形態1之finFET(鰭式電晶體)的3維構造之圖。 【圖9】(A)、(B)係說明根據實施形態1使用finFET的情況之記憶體陣列MA的記憶體單元MC#之配置構造(其一)的圖。 【圖10】(A)、(B)係說明根據實施形態1使用finFET的情況之記憶體陣列MA的記憶體單元MC#之配置構造(其二)的圖。 【圖11】(A)~(D)係說明根據實施形態1之記憶體單元MC及MC#的剖面構造(X方向)之圖。 【圖12】(A)~(D)係說明根據實施形態1之記憶體單元MC及MC#的剖面構造(Y方向)之圖。 【圖13】係說明根據實施形態1之金屬配線層的關係之概略圖。 【圖14】係對於根據實施形態1的變形例之配線(第2層~第4層)的記憶體單元MC#之配置構造予以說明的圖。 【圖15】係對於根據實施形態1的變形例2之配線(第2層~第4層)的記憶體單元MC#之配置構造予以說明的圖。 【圖16】係對於根據實施形態1的變形例3之配線(第2層~第4層)的記憶體單元MC#之配置構造予以說明的圖。 【圖17】係說明根據實施形態1的變形例4之周邊電路的電路構造之圖。 【圖18】係說明根據實施形態2之周邊電路的電路構造之圖。 【圖19】係說明將根據實施形態2之字元線WL活性化的時序圖之圖。 【圖20】係說明根據實施形態3之周邊電路的電路構造之圖。 【圖21】係根據實施形態4之半導體裝置CHIP的外觀構造圖。
6‧‧‧電容元件
20‧‧‧位址解碼器
21、32、35‧‧‧NAND電路
22、30、31、36‧‧‧反相器
33、37‧‧‧P通道MOS電晶體
34、38‧‧‧N通道MOS電晶體
BST‧‧‧控制訊號
DWD‧‧‧虛擬字元線驅動器
DWL‧‧‧虛擬字元線
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
WD‧‧‧字元線驅動器
WL‧‧‧字元線
WLN‧‧‧解碼訊號
XU、XL、XG‧‧‧列位址訊號

Claims (10)

  1. 一種半導體記憶裝置，具備： 複數之記憶體單元，配置成行列狀； 字元線，與記憶體單元列對應而設置； 虛擬字元線，形成在「與形成有該字元線之金屬配線層鄰接的金屬配線層」； 字元線驅動電路，驅動該字元線；以及 虛擬字元線驅動電路，根據該字元線與該虛擬字元線之間的線間電容，將該字元線升壓。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中， 該虛擬字元線驅動電路，更包含設置在該字元線與該虛擬字元線之間的電容元件。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中， 該虛擬字元線，與該字元線平行配置。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中， 該虛擬字元線與該字元線的長度相異。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中， 該虛擬字元線之至少一部分的寬度，形成為較該字元線的寬度更寬。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中， 該虛擬字元線，在未驅動該字元線之情況係設定為固定電壓。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中， 該記憶體單元，係SRAM(Static Random Access Memory，靜態隨機存取記憶體)單元。
  8. 如申請專利範圍第7項之半導體記憶裝置，其中， 該SRAM單元，係以鰭式電晶體構成。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中， 該字元線驅動電路，在將該字元線升壓之情況，係將該字元線設定為高阻抗狀態。
  10. 一種半導體記憶裝置，具備： 複數之記憶體單元，配置成行列狀； 字元線，與記憶體單元列對應而設置； 虛擬字元線，形成在「與形成有該字元線之金屬配線層鄰接的金屬配線層」； 字元線驅動電路，根據第1及第2控制訊號而驅動該字元線；以及 虛擬字元線驅動電路，根據該第1及第2控制訊號，並根據該字元線與該虛擬字元線之間的線間電容，將該字元線升壓。
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