JPWO2017145453A1 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JPWO2017145453A1 JPWO2017145453A1 JP2018500988A JP2018500988A JPWO2017145453A1 JP WO2017145453 A1 JPWO2017145453 A1 JP WO2017145453A1 JP 2018500988 A JP2018500988 A JP 2018500988A JP 2018500988 A JP2018500988 A JP 2018500988A JP WO2017145453 A1 JPWO2017145453 A1 JP WO2017145453A1
- Authority
- JP
- Japan
- Prior art keywords
- word line
- wiring
- dummy word
- channel mos
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
図1は、実施形態1に基づく半導体記憶装置の外観構成図である。
メモリアレイMAのメモリセル行にそれぞれ対応して複数のワード線WLが設けられる。
図3には、メモリセルMCの構成が示されている。メモリセルMCは、2つの転送トランジスタAT0,AT1と、駆動トランジスタNT0,NT1と、負荷トランジスタPT0,PT1(負荷素子)とから構成される。
図4は、実施形態1に基づく周辺回路の回路構成を説明する図である。
NAND回路21は、ロウアドレス信号XU,XL,XGの入力を受けて、そのNANDN論理演算結果をデコード信号WLNとして出力する。
したがって、NチャネルMOSトランジスタ38のゲートは、「H」レベルに設定される。NチャネルMOSトランジスタ38は、オン状態となり、ワード線WLは、接地電圧VSSと接続される。
配線170は、ビア171,172を介して配線160と電気的に結合される。
また、Y方向に沿ってダミーワード線DWLを形成する配線174が設けられる。
当該構成により配線162と配線174との間の配線間に配線間容量が生じることになる。
実施形態1に基づき、フィントランジスタ(フィンFET)を用いた場合のメモリアレイMAのメモリセルMC#の構造を説明する。
フィン200および201は、ゲート電極と同様に立体的に立てた状態となるように形成される。駆動トランジスタNT0は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート220とを有している。フィン200および201は、駆動トランジスタNT0のソースとなるローカル配線206と結合されている。ローカル配線206は、ビア219を介して配線214と電気的に結合される。配線214は、上層の金属配線層を介して接地電圧VSSと電気的に結合される。
フィン203および204は、ゲート電極と同様に立体的に立てた状態となるように形成される。転送トランジスタAT1は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート228とを有している。転送トランジスタAT1のソースとなるフィン203,204は、ローカル配線208と結合されている。ローカル配線208は、ビア226を介してビット線/BLを形成する配線217と電気的に結合される。
配線240は、ビア241を介して配線214と電気的に結合される。
Y方向に沿って、ワード線WLを形成する配線246が設けられる。
配線250は、ビア251,252を介して配線240と電気的に結合される。
また、Y方向に沿ってダミーワード線DWLを形成する配線254が設けられる。
当該構成により配線246と配線254との間の配線間に配線間容量が生じることになる。
図13に示されるように、図1の半導体記憶装置を例に挙げて説明する。
図14は、実施形態1の変形例に基づく配線(第2層〜第4層)のメモリセルMC#のレイアウト構成について説明する図である。
図15は、実施形態1の変形例2に基づく配線(第2層〜第4層)のメモリセルMC#のレイアウト構成について説明する図である。
図16は、実施形態1の変形例3に基づく配線(第2層〜第4層)のメモリセルMC#のレイアウト構成について説明する図である。
具体的には、配線346Cは、配線幅の太い領域と、細い領域とを有する。レイアウトを工夫することにより配線幅を一定ではなく、可能な限り配線幅を太くすることにより、ワード線WLとの間の線間容量を調整することが可能である。
図17は、実施形態1の変形例4に基づく周辺回路の回路構成を説明する図である。
NAND回路21は、ロウアドレス信号XU,XL,XGの入力を受けて、そのNANDN論理演算結果をデコード信号WLNとして出力する。
したがって、NチャネルMOSトランジスタ38のゲートは、「H」レベルに設定される。NチャネルMOSトランジスタ38は、オン状態となり、ワード線WLは、接地電圧VSSと接続される。
上記の実施形態1においては、ワード線WLに対してダミーワード線DWLを用いて正の昇圧(ブースト)を実行する場合について説明したが、実施形態2においては、降圧する場合について説明する。
図18に示されるように、実施形態2に基づく周辺回路は、図4の構成と比較してダミーワード線ドライバDWDをダミーワード線ドライバDWDPに置換した点が異なる。
したがって、NチャネルMOSトランジスタ38のゲートは、「H」レベルに設定される。NチャネルMOSトランジスタ38は、オン状態となり、ワード線WLは、接地電圧VSSと接続される。
次に時刻T4に制御信号BSTが「H」レベルに設定されることに伴い、ワード線WLが降圧される。
図20は、実施形態3に基づく周辺回路の回路構成を説明する図である。
NAND回路21は、ロウアドレス信号XU,XL,XGの入力を受けて、そのNANDN論理演算結果をデコード信号WLNとして出力する。インバータ22は、デコード信号WLNの反転信号をワード線ドライバWDQおよびダミーワード線ドライバDWDQに出力する。
ダミーワード線ドライバDWDQは、NAND回路32と、PチャネルMOSトランジスタ33と、NチャネルMOSトランジスタ34と、容量素子6とを含む。
電源回路50は、PチャネルMOSトランジスタ43と、キャパシタ44とを含む。
したがって、NチャネルMOSトランジスタ38のゲートは、「H」レベルに設定される。NチャネルMOSトランジスタ38は、オン状態となり、ワード線WLは、接地電圧VSSと接続される。
図21を参照して、半導体装置CHIPはメモリアレイMA1,MA2を含んで構成される。メモリアレイの周辺回路は省略されている。
Claims (10)
- 行列状に配置された複数のメモリセルと、
メモリセル行に対応して設けられたワード線と、
前記ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワード線と前記ダミーワード線との間の線間容量に基づいて前記ワード線を昇圧するダミーワードドライバ回路とを備える、半導体記憶装置。 - 前記ダミーワードドライバ回路は、前記ワード線と前記ダミーワード線と間に設けられた容量素子をさらに含む、請求項1記載の半導体記憶装置。
- 前記ダミーワード線は、前記ワード線と並行に配置される、請求項1記載の半導体記憶装置。
- 前記ダミーワード線と前記ワード線との長さは異なる、請求項1記載の半導体記憶装置。
- 前記ダミーワード線の少なくとも一部の幅は、前記ワード線の幅よりも太く形成される、請求項1記載の半導体記憶装置。
- 前記ダミーワード線は、前記ワード線を駆動しない場合には固定電圧に設定される、請求項1記載の半導体記憶装置。
- 前記メモリセルは、SRAM(Static Random Access Memory)セルである、請求項1記載の半導体記憶装置。
- 前記SRAMセルは、フィントランジスタで構成される、請求項7記載の半導体記憶装置。
- 前記ワードドライバ回路は、前記ワード線を昇圧する場合には、前記ワード線をハイインピーダンス状態に設定する、請求項1記載の半導体記憶装置。
- 行列状に配置された複数のメモリセルと、
メモリセル行に対応して設けられたワード線と、
前記ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、
第1および第2の制御信号に基づいて前記ワード線を駆動するワードドライバ回路と、
前記第1および第2の制御信号に基づいて前記ワード線と前記ダミーワード線との間の線間容量に基づいて前記ワード線を昇圧するダミーワードドライバ回路とを備える、半導体記憶装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2016/055563 WO2017145312A1 (ja) | 2016-02-25 | 2016-02-25 | 半導体記憶装置 |
JPPCT/JP2016/055563 | 2016-02-25 | ||
PCT/JP2016/083675 WO2017145453A1 (ja) | 2016-02-25 | 2016-11-14 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017145453A1 true JPWO2017145453A1 (ja) | 2018-11-01 |
JP6687719B2 JP6687719B2 (ja) | 2020-04-28 |
Family
ID=59685001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018500988A Active JP6687719B2 (ja) | 2016-02-25 | 2016-11-14 | 半導体記憶装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US10658028B2 (ja) |
EP (1) | EP3422350B1 (ja) |
JP (1) | JP6687719B2 (ja) |
KR (1) | KR102555677B1 (ja) |
CN (1) | CN108431894B (ja) |
TW (1) | TW201740381A (ja) |
WO (2) | WO2017145312A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7086795B2 (ja) * | 2018-09-03 | 2022-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10943670B1 (en) * | 2019-08-29 | 2021-03-09 | Arm Limited | Dummy wordline design techniques |
US11189336B2 (en) * | 2019-10-30 | 2021-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driving device for minimizing RC delay |
US11170830B2 (en) * | 2020-02-11 | 2021-11-09 | Taiwan Semiconductor Manufacturing Company Limited | Word line driver for low voltage operation |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004241058A (ja) * | 2003-02-07 | 2004-08-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US20150085568A1 (en) * | 2013-09-26 | 2015-03-26 | Qualcomm Incorporated | Read/write assist for memories |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2709783B2 (ja) | 1992-12-17 | 1998-02-04 | 三菱電機株式会社 | 昇圧回路 |
JPH10154393A (ja) * | 1996-11-22 | 1998-06-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
KR101274205B1 (ko) * | 2007-07-13 | 2013-06-14 | 삼성전자주식회사 | 비휘발성 메모리 소자의 동작 방법 |
US20140112062A1 (en) | 2012-10-23 | 2014-04-24 | Lsi Corporation | Method and system for an adaptive negative-boost write assist circuit for memory architectures |
US9245602B2 (en) | 2013-12-10 | 2016-01-26 | Broadcom Corporation | Techniques to boost word-line voltage using parasitic capacitances |
US9607685B2 (en) * | 2015-07-30 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory array with strap cells |
US9552854B1 (en) * | 2015-11-10 | 2017-01-24 | Intel Corporation | Register files including distributed capacitor circuit blocks |
-
2016
- 2016-02-25 WO PCT/JP2016/055563 patent/WO2017145312A1/ja active Application Filing
- 2016-11-14 US US16/062,571 patent/US10658028B2/en active Active
- 2016-11-14 WO PCT/JP2016/083675 patent/WO2017145453A1/ja active Application Filing
- 2016-11-14 JP JP2018500988A patent/JP6687719B2/ja active Active
- 2016-11-14 EP EP16891609.6A patent/EP3422350B1/en active Active
- 2016-11-14 CN CN201680076894.XA patent/CN108431894B/zh active Active
- 2016-11-14 KR KR1020187017713A patent/KR102555677B1/ko active IP Right Grant
-
2017
- 2017-02-08 TW TW106104005A patent/TW201740381A/zh unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004241058A (ja) * | 2003-02-07 | 2004-08-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US20150085568A1 (en) * | 2013-09-26 | 2015-03-26 | Qualcomm Incorporated | Read/write assist for memories |
Also Published As
Publication number | Publication date |
---|---|
US20180366184A1 (en) | 2018-12-20 |
WO2017145312A1 (ja) | 2017-08-31 |
KR20180118601A (ko) | 2018-10-31 |
CN108431894B (zh) | 2022-10-28 |
EP3422350B1 (en) | 2022-01-05 |
EP3422350A1 (en) | 2019-01-02 |
JP6687719B2 (ja) | 2020-04-28 |
US10658028B2 (en) | 2020-05-19 |
EP3422350A4 (en) | 2019-10-23 |
TW201740381A (zh) | 2017-11-16 |
CN108431894A (zh) | 2018-08-21 |
KR102555677B1 (ko) | 2023-07-17 |
WO2017145453A1 (ja) | 2017-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4427847B2 (ja) | ダイナミック型ramと半導体装置 | |
JP3853513B2 (ja) | ダイナミック型ram | |
US6891742B2 (en) | Semiconductor memory device | |
JP3085455B2 (ja) | スタティックram | |
US7729195B2 (en) | Semiconductor memory device having split word line driver circuit with layout patterns that provide increased integration density | |
JP4149170B2 (ja) | 半導体記憶装置 | |
TWI774018B (zh) | 半導體記憶裝置 | |
US11133057B2 (en) | Memory array with bit-lines connected to different sub-arrays through jumper structures | |
JP6687719B2 (ja) | 半導体記憶装置 | |
WO2001073846A1 (en) | Semiconductor device | |
JP4079522B2 (ja) | 半導体集積回路装置 | |
US10706902B2 (en) | Semiconductor device | |
US6677633B2 (en) | Semiconductor device | |
JPH11163291A (ja) | 半導体集積回路装置 | |
JP4125540B2 (ja) | 半導体装置 | |
US10706917B2 (en) | Semiconductor memory device | |
JP4949451B2 (ja) | ダイナミック型ramと半導体装置 | |
JP2005064165A (ja) | 半導体集積回路装置 | |
US8422326B2 (en) | Semiconductor device having sense amplifier | |
JP2940175B2 (ja) | デコーダ回路 | |
JPH1154726A (ja) | ダイナミック型ram | |
JPH08139204A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190820 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191018 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200310 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200402 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6687719 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |