JPH08139204A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ワード線駆動電圧を常時供給する回路と基板
電圧発生回路を備えるＤＲＡＭとその他の回路とを混載
できる半導体集積回路を提供する。 【構成】Ｐ型半導体基板１のＮ型ウェル領域２に包含さ
れたＰ型ウェル領域５、Ｎ型ウェル領域３，４を供え、
ウェル領域５は接地電圧以下の電圧ＶＢＢでバイアスさ
れ、ウェル領域３は電源電圧以上の電圧ＶＣＨでバイア
スされる。ＤＲＡＭのメモリセルはウェル領域２を用い
て構成され基板効果によるトランジスタＱ２１のしきい
値電圧変動が抑止される。ワードドライバはウェル領域
３を用いて構成されトランジスタＱ２３は電圧ＶＣＨを
ワード線駆動電圧としてワード線に供給する。混載され
るその他の回路はウェル領域４及び半導体基板１に形成
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に係り、
例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）と共にＳＲＡＭ（スタティック・ランダム・ア
クセス・メモリ）などのその他のメモリやＣＰＵ（セン
トラル・プロセッシング・ユニット）などの論理回路を
単一の半導体基板に形成して成る半導体集積回路に適用
して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭにおけるメモリセルはその高密
度化を実現するために面積が小さくされなければならな
い。例えばＤＲＡＭの概略的なデバイス構造を示す図５
の（Ａ）に示されるように、１トランジスタ型のメモリ
セルの蓄積容量Ｃｓ、そして当該蓄積容量Ｃｓを選択的
に図示しないデータ線に接続するための選択ＭＯＳトラ
ンジスタＱ１などの素子は微細化されている。このと
き、上記選択ＭＯＳトランジスタＱ１としては、ゲート
幅に対するドレイン電流の比がＰチャンネル型ＭＯＳト
ランジスタに比べて大きなＮチャンネル型ＭＯＳトラン
ジスタが採用されてメモリセルを高集積化できるように
している。さらに、該選択ＭＯＳトランジスタＱ１に対
する基板効果若しくはショートチャネル効果を補償する
ためにメモリセルの基板電圧ＶＢＢは接地電圧ＶＳＳよ
りも低い電圧にすることが行われている。所謂負極性の
基板バイアス電圧が加えられている。すなわち、Ｎチャ
ンネル型の選択ＭＯＳトランジスタＱ１においてそのソ
ース領域，ドレイン領域と半導体基板との間に形成され
るＰＮ接合における容量を減少させてＭＯＳトランジス
タのしきい値電圧を所望の値に制御するために当該選択
ＭＯＳトランジスタＱ１を形成したＰ型半導体基板にＰ
Ｎ接合を逆バイアスさせるような極性の基板バイアス電
圧、例えば負極性の基板バイアス電圧ＶＢＢが加えられ
る。これにより、選択ＭＯＳトランジスタＱ１を介して
蓄積容量Ｃｓの電荷がデータ線にリークする事態を防止
している。Ｑ２はＤＲＡＭのセンスアンプを構成するＰ
チャンネル型ＭＯＳトランジスタなどのＰチャンネル型
ＭＯＳトランジスタを代表的に示すものであり、バイア
ス電圧を電源電圧ＶＣＣとするＮ型ウェル領域に構成さ
れる。なお、ＤＲＡＭのメモリセルについて記載された
文献の例としては昭和６２年９月２９日株式会社日刊工
業新聞社発行の「ＣＭＯＳデバイスハンドブック」第３
７９〜３８１頁がある。また、基板バイアス発生回路に
ついて記載された文献の例としては特開昭５９−１９３
０５６号公報がある。

【０００３】図５の（Ｂ）にはＣＭＯＳ半導体論理集積
回路の概略的なデバイス構造が示される。Ｑ３はＰ型半
導体基板に形成されたＮチャンネル型ＭＯＳトランジス
タ、Ｑ４はＮ型ウェル領域に形成されたＰチャンネル型
ＭＯＳトランジスタである。ＣＭＯＳ半導体論理集積回
路においてＮチャンネル型ＭＯＳトランジスタＱ３はＰ
チャンネル型ＭＯＳトランジスタＱ４との相補動作によ
って論理動作を行うということを考慮しなければならな
いため、その基板電圧は動作速度低下防止のために接地
電圧ＶＳＳにすることが一般的である。Ｐチャンネル型
ＭＯＳトランジスタＱ４のゲートバックバイアス電圧は
電源電圧ＶＣＣとされる。ゲートバックバイアス電圧と
は、ＭＯＳトランジスタのゲート直下の半導体領域に与
えられるバイアス電圧であり、半導体基板のバイアス電
（基板バイアス電圧）やウェル領域のバイアス電圧（ウ
ェル電圧）がこれに相当する。

【０００４】

【発明が解決しようとする課題】このようにＤＲＡＭと
ＣＭＯＳ半導体論理集積回路とに代表されるように半導
体集積回路にはその機能若しくは回路構成上夫々に固有
の基板電圧若しくはゲートバックバイアス電圧を与えて
回路動作を最適化しているものがあり、それらは別個の
チップに形成されている。したがって、ＣＭＯＳ半導体
論理集積回路としてのマイクロプロセッサとＤＲＡＭな
どを用いてシステムを構成するときに夫々パッケージさ
れたマイクロプロセッサチップとＤＲＡＭチップとを用
いる場合には、実装回路基板上に夫々別々にパッケージ
された半導体集積回路を実装するため、実装面積が大き
くなり、実装基板上での配線容量も大きくなるため、マ
イクロプロセッサによるＤＲＡＭのアクセス速度を速く
するには限界がある。さらに実装回路基板上の配線を駆
動するため大きな駆動回路が必要になるため消費電力が
増大する。また、夫々のチップがボンディングパッドを
持つため、その分だけチップ面積が大きくなってチップ
単価も高くなるなどの問題点がある。本発明者はＤＲＡ
Ｍとそれに付随しない機能を持つ回路としてのＣＭＯＳ
型の論理回路ユニット例えばマイクロプロセッサとを同
一の半導体基板に形成することについて検討した。

【０００５】例えばＤＲＡＭを上記ＣＭＯＳ論理集積回
路と同一のＰ型半導体基板に形成する場合には、基板電
圧を接地電圧よりも低い電圧又は接地電圧のどちらかに
統一する必要があり、そのようにした場合には、既存の
設計データを流用できず、しかもＤＲＡＭ又は論理集積
回路のどちらかの性能を低下させることになる。そこで
Ｎ型半導体基板を用いることが考えられる。図５の
（Ｃ）には半導体基板をＮ型にして、異なるゲートバッ
クバイアス電圧のＮチャンネル型ＭＯＳトランジスタを
同一半導体基板に形成する例を示す。この構造において
は、ゲートバックバイアス電圧の異なるＮチャンネル型
ＭＯＳトランジスタＱ１，Ｑ３を形成するために相互に
異なるウェル電圧ＶＢＢ，ＶＳＳが印加されたＰ型ウェ
ル領域を同一のＮ型半導体基板に形成する。Ｐチャンネ
ル型ＭＯＳトランジスタＱ２，Ｑ４はＮ型半導体基板に
形成される。

【０００６】しかしながらこの構造では、Ｐチャンネル
型ＭＯＳトランジスタＱ２，Ｑ４に対しては単一の基板
電圧ＶＣＣが許されるだけであり、電源電圧ＶＣＣより
もレベルの高い電圧をワード線駆動電圧とする場合など
に不都合のあることが本発明者によって明らかにされ
た。例えば図４にはワード線駆動電圧ＶＣＨを常時発生
する回路を備えるＤＲＡＭにおけるワード線の駆動回路
（ワードドライバ）の一部が例示される。ワード線駆動
電圧ＶＣＨは電源電圧ＶＣＣを昇圧して得られた電圧で
ある。Ｓ−ＤＥＣ１，Ｓ−ＤＥＣ２はＸ系アドレス信号
の所定ビットをデコードして得られるデコード信号であ
る。デコード信号Ｓ−ＤＥＣ１がハイレベル、Ｓ−ＤＥ
Ｃ２がローレベルにされたとき、クロック信号ＷＰＨの
ハイレベルに同期してノードＮ１がローレベルにされる
期間に呼応してワード線ＷＬにはワード線駆動電圧ＶＣ
ＨがＭＯＳトランジスタＱ１２を介して供給される。例
示された図４の回路部分いおいてＰチャンネル型ＭＯＳ
トランジスタＱ１０，Ｑ１１，Ｑ１２のゲートバックバ
イアス電圧は、ワード線駆動電圧ＶＣＨと等しい電圧に
されることになる。ＣＭＯＳタイプのＤＲＡＭにおいて
Ｐチャンネル型ＭＯＳトランジスタは上記ワード線駆動
回路以外にも用いられるのでＰチャンネル型ＭＯＳトラ
ンジスタについても複数のゲートバックバイアス電圧を
用いることを考慮しなければならない。仮に図５の
（Ｃ）に例示されるようにＰチャンネル型ＭＯＳトラン
ジスタの基板電圧を一種類に統一しようとすれば、昇圧
電圧によるワード線駆動方式を採用しないようにする
か、又はＮチャンネル型ＭＯＳトランジスタのみを用い
てＸ系制御信号から発生するパルスをワード線容量とブ
ートストラップ容量のチャージシェアにより昇圧する方
式をとらざるを得なくなる。これによってワード線駆動
電圧ＶＣＨを常時供給する回路を採用する既存の設計を
流用できず、また、ワード線容量の変動に対するＤＲＡ
Ｍの動作余裕が少なくなるという問題を生ずる虞があ
る。特に、ＤＲＡＭと論理集積回路を同一の製造工程を
介して製造するわけであるから、ワード線容量をＤＲＡ
Ｍの最適値に合わせ込むことが必ずしも可能ではないと
いう問題点もある。以上の問題は、ＤＲＡＭとアナログ
集積回路、あるいはＤＲＡＭとＳＲＡＭを同一の半導体
基板上に形成する場合でも同様である。

【０００７】本発明の目的は、相互に異なるゲートバッ
クバイアス電圧が設定された複数個のＮチャンネル型Ｍ
ＯＳトランジスタと相互に異なるゲートバックバイアス
電圧が設定された複数個のＰチャンネル型ＭＯＳトラン
ジスタとを単一の半導体基板に形成できる半導体集積回
路を提供することにある。即ち、ゲートバックバイアス
電圧が接地電圧とされるＮチャンネル型ＭＯＳトランジ
スタ、ゲートバックバイアス電圧が接地電圧より低い電
圧とされるＮチャンネル型ＭＯＳトランジスタ、ゲート
バックバイアス電圧が電源電圧とされるＰチャンネル型
ＭＯＳトランジスタ、そしてゲートバックバイアス電圧
が電源電圧より高い電圧とされるＰチャンネル型ＭＯＳ
トランジスタを夫々同一半導体基板上に混載可能な半導
体集積回路を提供することにある。本発明の別の目的
は、ワード線駆動電圧を常時供給する回路と基板電圧発
生回路を備えるＤＲＡＭと、ＤＲＡＭに直接的に付随し
ない機能を持つ回路換言すればＤＲＡＭとは別チップで
形成可能な回路とを同一半導体基板に形成できる半導体
集積回路を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】図１に示されるＰ型半導体基板を用いた構
造を代表例とすれば、本願発明に係る半導体集積回路
は、Ｐ型の半導体基板（１）と、半導体基板に形成され
たＮ型の第１ウェル領域（２）と、第１ウェル領域に包
含されて設けられたＰ型の第２ウェル領域（５）と、半
導体基板に設けられたＮ型の第３ウェル領域（３）と、
半導体基板に設けられたＮ型の第４ウェル領域（４）と
を供え、半導体基板と第１乃至第４ウェル領域とは夫々
のＰＮ接合部分が逆方向バイアス状態とされるものであ
って、半導体基板（１）と第２のウェル領域（５）の夫
々にはＮチャンネル型の複数個のＭＯＳトランジスタ
（Ｑ２０，Ｑ２１）が形成され、第３及び第４ウェル領
域（３，４）の夫々にはＰチャンネル型の複数個のＭＯ
Ｓトランジスタ（Ｑ２２，Ｑ２３）が形成され、第２ウ
ェル領域（５）は接地電圧以下の電圧（ＶＢＢ）によっ
てバイアスされ、第３ウェル領域（３）は電源電圧以上
の電圧（ＶＣＨ）によってバイアスされる。

【００１１】この半導体集積回路は、ダイナミック・ラ
ンダム・アクセス・メモリ（１０）とその他の回路（１
１）が混載される。このとき、上記第２ウェル領域
（５）は選択端子がワード線に結合されデータ入出力端
子がデータ線に結合されたダイナミック型メモリセルを
マトリクス配置したダイナミック・ランダムアクセス・
メモリのメモリセルアレイ（ＭＡＲＹ）を含み、第３ウ
ェル領域（３）は上記ワード線を駆動するワードドライ
バ（ＷＤ）を構成するためのＰチャンネル型ＭＯＳトラ
ンジスタを含み当該Ｐチャンネル型ＭＯＳトランジスタ
は電源電圧よりもレベルの高い当該第３ウェル領域のバ
イアス電圧（ＶＣＨ）をワード線駆動電圧としてワード
線に供給する経路に配置される。そして、上記その他の
回路を構成するためのＣＭＯＳ回路は第４ウェル領域
（４）及び半導体基板（１）に形成される。ダイナミッ
ク・ランダム・アクセス・メモリは電源電圧よりもレベ
ルの高いワード線駆動電圧（ＶＣＨ）の発生回路（ＶＣ
ＨＧＥＮ）と接地電圧（ＶＳＳ）よりもレベルの低い基
板バイアス電圧（ＶＢＢ）の発生回路（ＶＢＢＧＥＮ）
を備えて成る。

【００１２】

【作用】上記した手段によれば、半導体基板と同一導電
型の三重ウェル構造にて成る第２ウェル領域（５）を採
用することが、相互に異なるゲートバックバイアス電圧
が設定された複数個のＮチャンネル型ＭＯＳトランジス
タ（Ｑ２１，Ｑ２０）と相互に異なるゲートバックバイ
アス電圧が設定された複数個のＰチャンネル型ＭＯＳト
ランジスタ（Ｑ２２，Ｑ２３）とを単一の半導体基板に
形成することを可能にする。

【００１３】これにより、Ｎチャンネル型ＭＯＳトラン
ジスタに関しては、接地電圧（ＶＳＳ）よりも低くされ
たゲートバックバイアス電圧（ＶＢＢ）が印加されるＭ
ＯＳトランジスタ（Ｑ２１）をメモリセルアレイ（ＭＡ
ＲＹ）におけるメモリセルの選択トランジスタとして基
板効果による当該トランジスタのしきい値電圧の上昇を
抑えることと、ゲートバックバイアス電圧が接地電圧
（ＶＳＳ）とされるＭＯＳトランジスタ（Ｑ２０）をそ
の他の回路（１１）に採用して当該回路（１１）におい
ては動作の高速化を優先させることの双方を両立させ
る。即ち同一半導体基板に混載されるＤＲＡＭ（１０）
とその他の回路（１１）との夫々に用いるトランジスタ
の設計を最適化することができ、ＤＲＡＭ（１０）とそ
の他の回路（１１）とを同一半導体基板に搭載した回路
の高性能化を実現する。

【００１４】Ｐチャンネル型ＭＯＳトランジスタに関し
ては、電源電圧（ＶＣＣ）よりもレベルの高いゲートバ
ックバイアス電圧（ＶＣＨ）が印加されるＭＯＳトラン
ジスタ（Ｑ２３）をワード線駆動電圧（ＶＣＨ）の供給
経路に採用することが、Ｎチャンネル型ＭＯＳトランジ
スタを用いワード線容量とブートストラップ容量のチャ
ージシェアによってワード線駆動電圧を昇圧形成する回
路を利用しなくてもメモリセルの選択ＭＯＳトランジス
タのコンダクタンスを大きくすることができる。これ
が、そのようなチャージシェア昇圧形式の回路において
問題とされるプロセスばらつきによるワード線容量の変
動に起因して動作余裕が少なくなる事態を根本から解消
する。さらにその他の回路（１１）との関係から必ずし
もワード線容量をＤＲＡＭの最適値に合わせ込むことが
不可能な場合もあるという事態に対処できる。すなわ
ち、ワード線駆動方式として、プロセス依存性の少な
い、ワード線駆動電圧を常時供給する方式を採用でき、
プロセスマージンが拡大し、ＤＲＡＭとその他の回路
（１１）とを混載しても、加工条件の合せ込みによる電
気的特性の最適化が容易になる。

【００１５】

【実施例】図１には本発明の一実施例に係るＣＭＯＳ型
の半導体集積回路のデバイス構造断面図が示される。同
図にはゲートバックバイアス電圧が接地電圧ＶＳＳとさ
れるＮチャンネル型ＭＯＳトランジスタＱ２０、ゲート
バックバイアス電圧が接地電圧より低い電圧とされるＮ
チャンネル型ＭＯＳトランジスタＱ２１、ゲートバック
バイアス電圧が電源電圧とされるＰチャンネル型ＭＯＳ
トランジスタＱ２２、そしてゲートバックバイアス電圧
が電源電圧より高い電圧とされるＰチャンネル型ＭＯＳ
トランジスタＱ２３を夫々代表的に１個づつ示してあ
る。実際にはＭＯＳ各トランジスタは複数個存在し、そ
れらによって所定の回路が構成されている。同図におい
て１はＰ型半導体基板であり、当該半導体基板１とは異
なる導電型の拡散層領域にて成るＮ型ウェル領域２，
３，４が夫々半導体基板１に形成される。一つのウェル
領域２には、当該ウェル領域２としての拡散層領域に包
含され半導体基板１と同一導電型のＰ型拡散層領域にて
Ｐ型ウェル領域５が形成され、三重ウェル構造とされ
る。

【００１６】半導体基板１には基板電圧として接地電圧
ＶＳＳが与えられ、ＭＯＳトランジスタＱ２０が形成さ
れている。Ｎ型ウェル領域４は電源電圧ＶＣＣにバイア
スされＭＯＳトランジスタＱ２２が形成されている。

【００１７】上記Ｐ型ウェル領域５は少なくともＤＲＡ
Ｍのメモリセルアレイの領域とされ、図１に代表的に示
された蓄積容量Ｃｓとそれに直列接続されたＮチャンネ
ル型ＭＯＳトランジスタＱ２１が形成される。ＭＯＳト
ランジスタＱ２１はその他の用途にも適用することがで
き、その場合には蓄積容量Ｃｓとの接続は行われない。
当該ＭＯＳトランジスタＱ２１のソース領域又はドレイ
ン領域Ｓ／Ｄの一方は図示しないデータ線に、他方は蓄
積容量Ｃｓの一方の蓄積電極に接続され、当該ＭＯＳト
ランジスタＱ２１のゲートＧは図示しないワード線に結
合される。上記Ｎ型ウェル領域２は接地電圧ＶＳＳにバ
イアスされ、Ｐ型ウェル領域５は接地電圧ＶＳＳよりも
レベルの低い負電圧ＶＢＢにバイアスされている。負電
圧ＶＢＢは基板電圧発生回路ＶＢＢＧＥＮにて発生さ
れ、回路の動作中は常に接地電圧ＶＳＳよりも低い電圧
ＶＢＢがゲートバックバイアス電圧としてＭＯＳトラン
ジスタＱ２１に与えられる。

【００１８】上記Ｎチャンネル型ＭＯＳトランジスタＱ
２０のゲートバックバイアス電圧は、接地電圧ＶＳＳと
される。Ｐチャンネル型ＭＯＳトランジスタＱ２２はＮ
型ウェル領域４に形成され、当該ウェル領域４は電源電
圧ＶＣＣにバイアスされ、これは当該ＭＯＳトランジス
タＱ２２のゲートバックバイアス電圧とされる。Ｐチャ
ンネル型ＭＯＳトランジスタＱ２３はウェル領域４から
電気的に分離されたウェル領域３に形成され、例えば当
該ＭＯＳトランジスタＱ２３はワード線駆動回路に含ま
れ、当該ウェル領域３はワード線を駆動する電源電圧よ
り高い電圧すなわちワード線駆動電圧ＶＣＨにバイアス
され、それが当該ＭＯＳトランジスタＱ２３のゲートバ
ックバイアス電圧とされる。夫々のＭＯＳトランジスタ
Ｑ２０，Ｑ２２，Ｑ２３においてＧはゲート、Ｓ／Ｄは
ソース領域又はドレイン領域である。

【００１９】ＶＣＨＧＥＮはワード線駆動電圧ＶＣＨの
発生回路である。ワード線駆動電圧ＶＣＨの発生回路Ｖ
ＣＨＧＥＮは、特に制限されないが公知のチャージポン
プを利用した昇圧回路によって実現でき、常時昇圧され
たワード線駆動電圧を発生する。同様に上記基板バイア
ス電圧ＶＢＢの発生回路ＶＢＢＧＥＮも公知のチャージ
ポンプを利用した降圧回路によって実現でき、常時負電
圧に降圧された基板バイアス電圧ＶＢＢを発生する。

【００２０】上記ウェル領域５は少なくともメモリセル
アレイの領域とされる。ここでメモリセルアレイとは複
数個のメモリセルがマトリクス配置され、同一列に配置
されたメモリセルの選択端子がワード線に、同一行に配
置されたメモリセルのデータ入出力端子がデータ線に結
合されて成る回路部分を含む領域とされる。また、図５
にその一部が示される電源電圧ＶＣＣ以上のレベルを有
するワード線駆動電圧ＶＣＨにてワード線を選択レベル
に駆動するワードドライバを構成するためのＰチャンネ
ル型ＭＯＳトランジスタはウェル領域３のＭＯＳトラン
ジスタＱ２３によって構成される。ＤＲＡＭを構成する
その他の周辺回路、例えばＤＲＡＭの書込み及び読出し
制御に関与する、ロウアドレスデコーダ、センスアン
プ、カラムスイッチ回路、カラムアドレスデコーダ、読
出し及び書込みデータを増幅するメインアンプのような
増幅回路、内部タイミング発生回路、リフレッシュ制御
回路、及び不良アドレスを救済するための冗長プログラ
ム回路などは、上記ＭＯＳトランジスタＱ２０，Ｑ２２
を利用して構成し、或いはＭＯＳトランジスタＱ２１，
Ｑ２２を利用して構成することができる。

【００２１】本実施例の半導体集積回路は同一半導体基
板１にＤＲＡＭと論理回路ユニットを内蔵する。論理回
路ユニットはＤＲＡＭに直接付随しない機能を有するそ
の他の回路すなわちＤＲＡＭとは別チップで形成可能な
回路であり、例えば論理回路ユニットとしてＣＰＵ（セ
ントラル・プロセッシング・ユニット）、キャッシュメ
モリ、アドレス変換バッファ、レジスタ、及びランダム
ロジックなどを含むマイクロプロセッサユニット、或い
はディジタル信号処理ユニットなどを挙げることができ
る。キャッシュメモリ、アドレス変換バッファ、又はレ
ジスタなどを含む場合、それはＳＲＡＭによって構成す
ることができる。ＳＲＡＭそれ自体については既に公知
であるのでその詳細な説明は省略するが、例えば６個の
ＭＯＳトランジスタを用いたＣＭＯＳスタティックラッ
チ回路にて１個のメモリセルが構成され、それが複数個
マトリクス配置されてメモリセルアレイが構成される。

【００２２】そのようなＣＭＯＳ論理回路ユニットは、
動作速度の高速化という観点からＮチャンネル型ＭＯＳ
トランジスタ（接地電圧ＶＳＳにてゲートバックバイア
ス）Ｑ２０とＰチャンネル型ＭＯＳトランジスタＱ２２
（電源電圧ＶＣＣにてゲートバックバイアス）を利用し
て構成される。尚、ＣＭＯＳ型の論理回路ユニットには
半導体集積回路全体のオンチップテスト回路や初期化回
路などを含めることが可能である。

【００２３】ＤＲＡＭにおいて上記その他の周辺回路を
構成するためのＮチャンネル型ＭＯＳトランジスタとし
て三重ウェル構造のウェル領域５に形成されたトランジ
スタＱ２１（電圧ＶＢＢにてゲートバックバイアス）を
利用するか半導体基板１に形成されたトランジスタＱ２
０（接地電圧ＶＳＳにてゲートバックバイアス）を利用
するかは回路設計やレイアウト設計の変更に伴う手間と
動作速度の高速化とのトレードオフを勘案して決定され
る設計的な事項である。例えば、トランジスタＱ２１
（電圧ＶＢＢにてゲートバックバイアス）を利用する場
合には既存のＤＲＡＭの回路設計資産を最大限に活用で
きる。一方、ＣＭＯＳ論理回路ユニットと同様にトラン
ジスタＱ２０（電圧ＶＳＳにてゲートバックバイアス）
を利用する場合にはＤＲＡＭの周辺回路の動作を高速化
できるが既存ＤＲＡＭの回路に対して比較的大きな変更
を要する。

【００２４】図２には本実施例の半導体集積回路全体に
おける上記ＭＯＳトランジスタＱ２０〜Ｑ２３の詳細な
利用形態の一例が示される。同図においてＰＷＥＬＬ
（ＶＢＢ）は上記ウェル領域５、ＰＳＵＢ（ＶＳＳ）は
半導体基板１、ＮＷＥＬＬ（ＶＣＨ）はウェル領域３、
ＮＷＥＬＬ（ＶＣＣ）はウェル領域４、にそれぞれ対応
される。図２において１０はＤＲＡＭ、１１は上記論理
回路ユニットであり上述のような適宜の論理回路（ＬＯ
Ｇ）やレジスタ（ＳＲＡＭ）などを含んで構成される。

【００２５】ＭＡＲＹは図１に示される１トランジスタ
型のダイナミック型メモリセルがマトリクス配置された
メモリセルアレイであり、同一列に配置されたメモリセ
ルの選択端子は列毎に図示しないワード線に結合され、
同一行に配置されたメモリセルのデータ入出力端子は行
毎に図示しないデータ線に結合される。ＳＡはセンスア
ンプ回路であり左右のメモリセルアレイＭＡＲＹ，ＭＡ
ＲＹに共有され、センスアンプ回路ＳＡを挟んだ左右の
メモリセルアレイはシェアードデータ線構造とされる。
すなわち本実施例においてデータ線は折り返しデータ線
構造とされ、センスアンプ回路ＳＡは相補データ線毎に
設けられたＣＭＯＳセンスアンプを備えると共に、デー
タ線のプリチャージ回路、イコライズ回路、及びカラム
スイッチ回路も含んでおり、センスアンプ回路ＳＡを左
右何れのメモリセルアレイＭＡＲＹに接続すかを制御す
るために左右夫々のデータ線は図示しないデータ線シェ
アードスイッチを介してセンスアンプ回路ＳＡに接続さ
れる。

【００２６】ＹＤＥＣはカラムアドレス信号をデコード
してデータ線を選択するカラムデコーダである。例え
ば、センスアンプ回路ＳＡに含まれるカラムスイッチ回
路の選択信号を形成し、カラムアドレス信号に応ずるカ
ラムスイッチを介してデータ線を図示しない共通データ
線に導通させる。

【００２７】ＷＤはワード線を選択レベルに駆動するた
めのワードドライバである。ＸＤＥＣはロウアドレス信
号をデコードしてワード線選択信号を形成するロウデコ
ーダである。例えば図１のＤＲＡＭが外部に対して４ビ
ット単位でデータを入出力するものである場合（×４）
ロウアドレス信号の下位１ビットは夫々のセンスアンプ
回路ＳＡを介して左右何れのメモリアレイＭＡＲＹを選
択するかを指示するための信号とみなされる。このとき
ロウアドレス信号の下位１ビットのデコード信号はロウ
デコーダＸＤＥＣからセンスアンプ回路ＳＡのデータ線
シェアードスイッチに供給され、ロウアドレス信号の残
りのビットに関するデコード信号はロウデコーダＸＤＥ
ＣからワードドライバＷＤに供給され夫々のメモリセル
アレイＭＡＲＹにおいて１本のワード線が選択レベルに
駆動される。

【００２８】ＶＢＢＧＥＮは半導体基板１をバイアスす
るための負電圧ＶＢＢを形成する基板電圧発生回路であ
る。ＰＥＬはＤＲＡＭのその他周辺回路であり、論理回
路ユニット１１などから供給されるアドレス信号を内部
相補アドレス信号に変換するアドレスバッファ、選択さ
れたデータ線から共通データ線に導かれた読出しデータ
を増幅しまた書込みデータによって共通データ線を駆動
するメインアンプのような増幅回路、外部からのアクセ
ス制御信号を受けて内部タイミング信号を形成するタイ
ミング発生回路、リフレッシュ制御回路、不良アドレス
を救済するための冗長プログラム回路などが形成され
る。

【００２９】図２のＤＲＡＭ１０においてはワードドラ
イバＷＤを構成するＰチャンネル型ＭＯＳトランジスタ
はＮＷＥＬＬ（ＶＣＨ）の領域即ち図１のウェル領域３
に形成されたトランジスタＱ２３が利用され、Ｎチャン
ネル型ＭＯＳトランジスタはＰＷＥＬＬ（ＶＢＢ）の領
域即ち図１のウェル領域５に形成されたトランジスタＱ
２１が利用される。ワード線駆動電圧ＶＣＨを発生する
回路ＶＣＨＧＥＮもＮＷＥＬＬ（ＶＣＨ），ＰＷＥＬＬ
（ＶＢＢ）に形成されたＣＭＯＳ回路にて構成すること
ができる。例えば回路ＶＣＨＧＥＮはＰＥＬで示される
周辺回路領域に配置されている。ＤＲＡＭ１０における
その他の回路部分においては、Ｐチャンネル型ＭＯＳト
ランジスタはＮＷＥＬＬ（ＶＣＣ）の領域即ち図１のウ
ェル領域４に形成されたトランジスタＱ２４が利用さ
れ、Ｎチャンネル型ＭＯＳトランジスタはＰＷＥＬＬ
（ＶＢＢ）の領域即ち図１のウェル領域５に形成された
トランジスタＱ２１が利用される。すなわち、ＸＤＥ
Ｃ，ＰＥＬ，ＳＡなどの周辺回路の動作速度の向上より
も既存のＤＲＡＭの回路設計資産を最大限に活用するこ
とを優先させた構成とされる。

【００３０】特に図示はしないが、ＤＲＡＭにおける動
作速度の高速化を優先させたい場合には、ＸＤＥＣ，Ｐ
ＥＬ，ＳＡ，ＹＤＥＣ，ＶＢＢＧＥＮなどのＤＲＡＭの
周辺回路についてはＰチャンネル型ＭＯＳトランジスタ
としてＮＷＥＬＬ（ＶＣＣ）の領域即ち図１のウェル領
域４に形成されたトランジスタＱ２２を採用し、Ｎチャ
ンネル型ＭＯＳトランジスタとしてＰＳＵＢ（ＶＳＳ）
の領域即ち図１の半導体基板１に形成されたトランジス
タＱ２０を採用することができる。上記ＤＲＡＭの周辺
回路の一部だけをそのように構成することもできる。例
えば、メモリアレイＭＡＲＹに密接に若しくは近接して
配置されるセンスアンプ回路ＳＡについてはメモリアレ
イＭＡＲＹと同じＮチャンネル型ＭＯＳトランジスタＱ
２１を採用し、その他の周辺回路に対してＮチャンネル
型ＭＯＳトランジスタＱ２０を採用してもよい。また、
特定の周辺回路に対してだけＰ型半導体基板上のＮチャ
ンネル型ＭＯＳトランジスタを採用するようにできる。

【００３１】論理回路ユニット１１においてはＰチャン
ネル型ＭＯＳトランジスタとしてＮＷＥＬＬ（ＶＣＣ）
の領域即ち図１のウェル領域４に形成されたトランジス
タＱ２２を採用し、Ｎチャンネル型ＭＯＳトランジスタ
としてＰＳＵＢ（ＶＳＳ）の領域即ち図１の半導体基板
１に形成されたトランジスタＱ２０を採用して、その動
作速度を最優先にしてある。

【００３２】尚、ＤＲＡＭ１０及び論理回路ユニット１
１を備えた半導体集積回路におけるゲートバックバイア
ス電圧はＶＢＢ，ＶＣＨ，ＶＣＣ，ＶＳＳの４種類を代
表的に説明したが、その他に異電位ウェル領域における
ゲートバックバイアス電圧などが存在する。例えばドレ
インを自らのゲートに接続して当該ドレインにクランプ
電圧を得るためのＰチャンネル型ＭＯＳトランジスタを
電源電圧ＶＣＣと接地電圧ＶＳＳとの間に配置する回路
を必要とする場合に自らのソース電位をゲートバックバ
イアス電圧とするために形成される異電位ウェル領域が
存在する。

【００３３】図３にはＮ型半導体基板を用いた場合にお
ける本発明の一実施例に係るＣＭＯＳ型の半導体集積回
路のデバイス構造断面図が示される。同図において２１
はＮ型半導体基板であり、当該半導体基板２１とは異な
る導電型の拡散層領域にて成るＰ型ウェル領域２２，２
３，２４が夫々半導体基板２１に形成される。一つのウ
ェル領域２２（第１のウェル領域）には、当該ウェル領
域２２としての拡散層領域に包含され半導体基板２１と
同一導電型のＮ型拡散層領域にてＮ型ウェル領域２５
（第２のウェル領域）が形成され、三重ウェル構造とさ
れる。同図においてゲートバックバイアス電圧が接地電
圧ＶＳＳとされるＮチャンネル型ＭＯＳトランジスタＱ
２０はＰ型ウェル領域２３（第４のウェル領域）に形成
され、ゲート下の基板電圧が接地電圧より低い電圧とさ
れるＮチャンネル型ＭＯＳトランジスタＱ２１はＰ型ウ
ェル領域２４（第３のウェル領域）に形成され、ゲート
バックバイアス電圧が電源電圧とされるＰチャンネル型
ＭＯＳトランジスタＱ２２はＮ型半導体基板２１に形成
され、そしてゲートバックバイアス電圧が電源電圧ＶＣ
Ｃより高い電圧とされるＰチャンネル型ＭＯＳトランジ
スタＱ２３はＮ型ウェル領域２５に形成される。斯るデ
バイス構造においても図１及び図２に基づいて説明した
と同様のトランジスタ割り当てが行われる。その詳細に
ついては上記と同様であるので説明を省略する。

【００３４】上記実施例によれば以下の作用効果が有
る。（１）図１のようにＰ型半導体基板１を持つ半導体
集積回路においては三重ウェル構造のＰ型ウェル領域５
を採用することにより、また図のようにＮ型半導体基板
２１を持つ半導体集積回路においては三重ウェル構造の
Ｎ型ウェル領域２５を採用することにより、相互に異な
るゲートバックバイアス電圧が設定された複数個のＮチ
ャンネル型ＭＯＳトランジスタＱ２１，Ｑ２０と相互に
異なるゲートバックバイアス電圧が設定された複数個の
Ｐチャンネル型ＭＯＳトランジスタＱ２２，Ｑ２３とを
単一の半導体基板に形成することができる。即ち、ゲー
トバックバイアス電圧が接地電圧ＶＳＳとされるＮチャ
ンネル型ＭＯＳトランジスタＱ２０、ゲートバックバイ
アス電圧が接地電圧ＶＳＳより低い電圧ＶＢＢとされる
Ｎチャンネル型ＭＯＳトランジスタＱ２１、ゲートバッ
クバイアス電圧が電源電圧ＶＣＣとされるＰチャンネル
型ＭＯＳトランジスタＱ２２、そしてゲートバックバイ
アス電圧が電源電圧より高い電圧ＶＣＨとされるＰチャ
ンネル型ＭＯＳトランジスタＱ２３を夫々同一半導体基
板に混載することができる。

【００３５】（２）上記により、Ｎチャンネル型ＭＯＳ
トランジスタに関しては、ＭＯＳトランジスタＱ２１
（ゲートバックバイアス電圧＝ＶＢＢ＜ＶＳＳ）をメモ
リセルアレイＭＡＲＹにおけるメモリセルの選択トラン
ジスタとすることにより基板効果による当該トランジス
タのしきい値電圧の上昇を抑えることができ、且つ、Ｍ
ＯＳトランジスタＱ２０（ゲートバックバイアス電圧＝
ＶＳＳ）を論理回路ユニット１１に採用することにより
論理回路ユニット１１における回路の高速動作を優先さ
せることができる。即ち同一半導体基板に混載されるＤ
ＲＡＭ１０と論理回路ユニット１１との夫々に用いるト
ランジスタの設計を最適化することができ、ＤＲＡＭ１
０と論理回路ユニット１１とを同一半導体基板に搭載し
た回路の高性能化を実現できる。

【００３６】（３）Ｐチャンネル型ＭＯＳトランジスタ
に関しては、ＭＯＳトランジスタＱ２３（ゲートバック
バイアス電圧＝ＶＣＨ≧ＶＣＣ）をワードドライバＷＤ
のワード線駆動電圧ＶＣＨの供給経路に採用することに
より、Ｎチャンネル型ＭＯＳトランジスタを用いワード
線容量とブートストラップ容量とのチャージシェアによ
ってワード線駆動電圧を昇圧形成する回路を用いること
なく、ワード線駆動電圧ＶＣＨを常時発生する回路ＶＣ
ＨＧＥＮの出力を利用して、メモリセルの選択ＭＯＳト
ランジスタのコンダクタンスを大きくすることができ
る。これにより、そのようなチャージシェア昇圧形式の
回路において問題とされるプロセスばらつきによるワー
ド線容量の変動に起因して動作余裕が少なくなる事態を
根本から解消することができる。さらにその他の回路
（１１）との関係から必ずしもワード線容量をＤＲＡＭ
の最適値の合わせ込むことが不可能な場合もあるという
事態に対処できる。すなわち、ワード線駆動方式とし
て、プロセス依存性の少ない、ワード線駆動電圧を常時
供給する方式を採用でき、プロセスマージンが拡大し、
ＤＲＡＭ１０と論理回路ユニット１１とを同一半導体基
板に混載しても、加工条件の合せ込みによる電気的特性
の最適化が容易になる。換言すれば、ワード線駆動方式
として常時昇圧されたワード線駆動電圧ＶＣＨを用い
（ワード線とのチャージシェアを用いない）且つ基板電
圧発生回路ＶＢＢＧＥＮを備えるＤＲＡＭと、ＤＲＡＭ
とは別チップで形成可能な論理回路ユニット１１とを同
一プロセスにて同一の半導体基板に構成するに際し、ワ
ード線駆動電圧の点に関し、製造時のワード線の寸法や
絶縁膜の膜厚寸法の変動に対する動作余裕を確保でき
る。

【００３７】（４）既存のＤＲＡＭチップ及び、論理集
積回路チップのなどの夫々の設計データを用いてそれら
を１チップ化する場合にも、トランジスタの特性をそれ
ぞれの既存チップに近くできるため、より少しの設計変
更で両者を同一半導体基板上に配置することができる。

【００３８】（５）ＤＲＡＭと、それに付随しない機能
を持つその他の回路とを同一の半導体基板上に形成する
ことによって、チップ間の長大な配線が不要になり、ボ
ンディングパッドを共用できるため、半導体集積回路の
実装面積を小さくできる。実装基板上の配線容量も小さ
くなるため動作速度が向上する。長大な配線を駆動する
ための大きな駆動回路も不要になるためシステム全体と
しての消費電力も減少させることができる。

【００３９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
ＤＲＡＭと一著に搭載される回路は論理回路ユニットに
限定されず、オペアンプ回路やＡＤコンバータ、ＤＡコ
ンバータなどのアナログ値を扱う回路としてもよい。さ
らに、ＤＲＡＭと一緒にＳＲＡＭを組み込む場合、ＳＲ
ＡＭのメモリセルとして負荷抵抗をトランジスタで構成
する６トランジスタ形式とする事により、ＤＲＡＭや論
理回路とのプロセス整合性から見て、特別な高抵抗配線
層を用いなくてもよいので適していると考えられる。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを備えた半導体集積回路に適用した場合について説明
したが、本発明はそれに限定されるものではなく、例え
ばＤＲＡＭのメモリセルアレイにおけるＮチャンネル型
ＭＯＳトランジスタに対するのと同様の考慮を、小信号
振幅のバスに結合されるバスドライバやバスレシーバを
含む回路のように半導体基板経由のノイズの影響に弱い
と考えられるような回路に対して適用してもよい。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】半導体基板と同一導電型の三重ウェル構造
にて成る第２ウェル領域を採用することにより、相互に
異なるゲートバックバイアス電圧が設定された複数個の
Ｎチャンネル型ＭＯＳトランジスタ（Ｑ２１，Ｑ２０）
と相互に異なるゲートバックバイアス電圧が設定された
複数個のＰチャンネル型ＭＯＳトランジスタ（Ｑ２２，
Ｑ２３）とを単一の半導体基板に形成することができ
る。

【００４３】上記により、Ｎチャンネル型ＭＯＳトラン
ジスタに関しては、接地電圧（ＶＳＳ）よりも低くされ
たゲートバックバイアス電圧（ＶＢＢ）が印加されるＭ
ＯＳトランジスタ（Ｑ２１）をメモリセルアレイ（ＭＡ
ＲＹ）におけるメモリセルの選択トランジスタとして基
板効果による当該トランジスタのしきい値電圧の上昇を
抑えることと、ゲートバックバイアス電圧が接地電圧
（ＶＳＳ）とされるＭＯＳトランジスタ（Ｑ２０）をそ
の他の回路（１１）に採用して当該回路（１１）におい
ては動作の高速化を優先させることの双方を両立させる
ことができる。したがって、同一半導体基板に混載され
るＤＲＡＭ（１０）とその他の回路（１１）との夫々に
用いるトランジスタの設計を最適化することができ、Ｄ
ＲＡＭ（１０）とその他の回路（１１）とを同一半導体
基板に搭載した回路の高性能化を実現できる。

【００４４】上記により、Ｐチャンネル型ＭＯＳトラン
ジスタに関しては、電源電圧（ＶＣＣ）よりもレベルの
高いゲートバックバイアス電圧（ＶＣＨ）が印加される
ＭＯＳトランジスタ（Ｑ２３）をワード線駆動電圧（Ｖ
ＣＨ）の供給経路に採用することによ、Ｎチャンネル型
ＭＯＳトランジスタを用いワード線容量とブートストラ
ップ容量のチャージシェアによってワード線駆動電圧を
昇圧形成する回路を利用しなくてもメモリセルの選択Ｍ
ＯＳトランジスタのコンダクタンスを大きくすることが
できる。したがって、そのようなチャージシェア昇圧形
式の回路において問題とされるプロセスばらつきによる
ワード線容量の変動に起因して動作余裕が少なくなる事
態を根本から解消できる。さらにその他の回路（１１）
との関係から必ずしもワード線容量をＤＲＡＭの最適値
に合わせ込むことが不可能な場合もあるという事態に対
処できる。すなわち、ワード線駆動方式として、プロセ
ス依存性の少ない、ワード線駆動電圧を常時供給する方
式を採用でき、プロセスマージンが拡大し、ＤＲＡＭと
それに直接付随しない機能を備えたその他の回路とを混
載しても、加工条件の合せ込みによる電気的特性の最適
化が容易になる。換言すれば、ワード線駆動方式として
常時昇圧されたワード線駆動電圧（ＶＣＨ）を用い（ワ
ード線とのチャージシェアを用いない）且つ基板電圧発
生回路（ＶＢＢＧＥＮ）を備えるＤＲＡＭと、ＤＲＡＭ
とは別チップで形成可能なその他の回路（１１）とを同
一プロセスにて同一の半導体基板に構成するに際し、ワ
ード線駆動電圧の点に関し、製造時のワード線の寸法や
絶縁膜の膜厚寸法の変動に対する動作余裕を確保でき
る。

【図面の簡単な説明】

【図１】Ｐ型半導体基板に三重ウェル構造を採用した本
発明の一実施例に係る半導体集積回路の概略的なデバイ
ス構造断面図である。

【図２】ＤＲＡＭ及び論理回路ユニットが形成され図１
のデバイス構造が採用されて成るＣＭＯＳ型の半導体集
積回路の全体的な一例説明図である。

【図３】Ｎ型半導体基板に三重ウェル構造を採用した本
発明の一実施例に係る半導体集積回路の概略的なデバイ
ス構造断面図である。

【図４】ワード線駆動電圧を常時供給する経路にＰチャ
ンネル型ＭＯＳトランジスタを備えて成るワードドライ
バの部分回路図である。

【図５】ＤＲＡＭの一般的なデバイス断面構造を（Ａ）
によって示し、ＣＭＯＳ論理半導体集積回路のデバイス
断面構造を（Ｂ）によって示し、双方のデバイス構造を
１個の半導体基板に実現するためのデバイス断面構造を
（Ｃ）によって示す説明図である。

【符号の説明】

１ Ｐ型半導体基板 ２，３，４ Ｎ型ウェル領域 ５ Ｐ型ウェル領域 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧 ＶＢＢ 接地電圧ＶＳＳよりもレベルの低い電圧（基板
バイアス電圧） ＶＣＨ 電源電圧ＶＣＣよりもレベルの高い電圧（ワー
ド線駆動電圧） Ｑ２０ ゲートバックバイアス電圧をＶＳＳとするＮチ
ャンネル型ＭＯＳトランジスタ Ｑ２１ ゲートバックバイアス電圧をＶＢＢとするＮチ
ャンネル型ＭＯＳトランジスタ（メモリセルの選択ＭＯ
Ｓトランジスタ） Ｑ２２ ゲートバックバイアス電圧をＶＣＣとするＰチ
ャンネル型ＭＯＳトランジスタ Ｑ２３ ゲートバックバイアス電圧をＶＣＨとするＰチ
ャンネル型ＭＯＳトランジスタ Ｃｓ 蓄積容量 １０ ＤＲＡＭ ＭＡＲＹ メモリセルアレイ ＳＡ センスアンプ回路 ＹＤＥＣ カラムデコーダ ＷＤ ワードドライバ ＸＤＥＣ ロウデコーダ ＶＢＢＧＥＮ 基板バイアス電圧の発生回路 ＶＣＨＧＥＮ ワード線駆動電圧の発生回路 １１ 論理回路ユニット ２１ Ｎ型半導体基板 ２２，２３，２４ Ｐ型ウェル領域 ２５ Ｎ型ウェル領域 ＷＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 27/108 21/8242 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｅ 7735−4Ｍ ６８１ Ｆ (72)発明者 山村 雅宏 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 Ｐ型の半導体基板と、上記半導体基板に
   形成されたＮ型の第１ウェル領域と、第１ウェル領域に
   包含されて設けられたＰ型の第２ウェル領域と、半導体
   基板に設けられたＮ型の第３ウェル領域と、半導体基板
   に設けられたＮ型の第４ウェル領域とを供え、半導体基
   板と第１乃至第４ウェル領域とは夫々のＰＮ接合部分が
   逆方向バイアス状態とされるものであって、半導体基板
   と第２のウェル領域の夫々にはＮチャンネル型の複数個
   のＭＯＳトランジスタが形成され、第３及び第４ウェル
   領域の夫々にはＰチャンネル型の複数個のＭＯＳトラン
   ジスタが形成され、第２ウェル領域は接地電圧以下の電
   圧によってバイアスされ、第３ウェル領域は電源電圧以
   上の電圧によってバイアスされるものであることを特徴
   とする半導体集積回路。
2. 【請求項２】 Ｎ型の半導体基板と、半導体基板に形成
   されたＰ型の第１ウェル領域と、第１ウェル領域に包含
   されて設けられたＮ型の第２ウェル領域と、半導体基板
   に設けられたＰ型の第３ウェル領域と、半導体基板に設
   けられたＰ型の第４ウェル領域とを供え、半導体基板と
   第１乃至第４ウェル領域とは夫々のＰＮ接合部分が逆方
   向バイアス状態とされるものであって、半導体基板と第
   ２のウェル領域の夫々にはＰチャンネル型の複数個のＭ
   ＯＳトランジスタが形成され、第３及び第４ウェル領域
   の夫々にはＮチャンネル型の複数個のＭＯＳトランジス
   タが形成され、第２ウェル領域は電源電圧以上の電圧に
   よってバイアスされ、第３ウェル領域は接地電圧以下の
   電圧によってバイアスされるものであることを特徴とす
   る半導体集積回路。
3. 【請求項３】 ダイナミック・ランダム・アクセス・メ
   モリとその他の回路が混載され、上記第２ウェル領域は
   選択端子がワード線に結合されデータ入出力端子がデー
   タ線に結合されたダイナミック型メモリセルをマトリク
   ス配置したダイナミック・ランダムアクセス・メモリの
   メモリセルアレイを含み、 第３ウェル領域は上記ワード線を駆動するワードドライ
   バを構成するためのＰチャンネル型ＭＯＳトランジスタ
   を含み当該Ｐチャンネル型ＭＯＳトランジスタは電源電
   圧よりもレベルの高い当該第３ウェル領域のバイアス電
   圧をワード線駆動電圧としてワード線に供給する経路に
   配置され、 上記その他の回路を構成するためのＣＭＯＳ回路は第４
   ウェル領域及び半導体基板に形成されて成るものである
   ことを特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】 ダイナミック・ランダム・アクセス・メ
   モリとその他の回路が混載され、上記第３ウェル領域は
   選択端子がワード線に結合されデータ入出力端子がデー
   タ線に結合されたダイナミック型メモリセルをマトリク
   ス配置したダイナミック・ランダムアクセス・メモリの
   メモリセルアレイを含み、 第２ウェル領域は上記ワード線を駆動するワードドライ
   バを構成するためのＰチャンネル型ＭＯＳトランジスタ
   を含み当該Ｐチャンネル型ＭＯＳトランジスタは電源電
   圧よりもレベルの高い当該第２ウェル領域のバイアス電
   圧をワード線駆動電圧としてワード線に供給する経路に
   配置され、 上記その他の回路を構成するためのＣＭＯＳ回路は第４
   ウェル領域及び半導体基板に形成されて成るものである
   ことを特徴とする請求項２記載の半導体集積回路。
5. 【請求項５】 ダイナミック・ランダム・アクセス・メ
   モリは電源電圧よりもレベルの高いワード線駆動電圧の
   発生回路と接地電圧よりもレベルの低い基板バイアス電
   圧の発生回路を備えて成るものであることを特徴とする
   請求項３又は４記載の半導体集積回路。