JPH1131385A

JPH1131385A - 半導体装置

Info

Publication number: JPH1131385A
Application number: JP9197755A
Authority: JP
Inventors: Yosuke Tanaka; 洋介田中; Seiji Narui; 誠司成井; Masayuki Nakamura; 正行中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-07-08
Filing date: 1997-07-08
Publication date: 1999-02-02

Abstract

(57)【要約】（修正有）【課題】スタンバイ電流低減（ＳＣＲＣ）方式を採る
ダイナミック型ＲＡＭ等の高速化を図り、チップサイズ
を縮小してその低コスト化を図る。【解決手段】電源電圧ＶＣＣを伝達するメイン電源電
圧供給線ＭＶＣＹ等と、ＶＣＣ又はＶＣＣより所定値だ
け小さな第１の電圧を選択的に伝達するサブ電源電圧供
給線ＳＶＣＹ等と、接地電位ＶＳＳを伝達するメイン接
地電位供給線ＭＶＳＹ等と、ＶＳＳ又はＶＳＳより所定
値だけ大きな第２の電圧を選択的に伝達するサブ接地電
位供給線ＳＶＳＹ等とを具備するダイナミック型ＲＡＭ
等において、メイン電源電圧供給線ＭＶＣＹ等とサブ電
源電圧供給線ＳＶＣＹ等との間、あるいはメイン接地電
位供給線ＭＶＳＹ等とサブ接地電位供給線ＳＶＳＹ等と
の間にそれぞれ複数のスイッチ回路を設け、これらのス
イッチ回路を半導体基板面ＣＨＩＰ上にそれぞれ分散し
て配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、ＣＭＯＳ論理ゲートを基本素子としかつス
タンバイ電流低減（ＳＣＲＣ）方式を採るダイナミック
型ＲＡＭならびにその高速化及びチップサイズ縮小に利
用して特に有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ（相補型ＭＯＳ）論理ゲートがある。また、このよ
うなＣＭＯＳ論理ゲートをその基本素子とするダイナミ
ック型ＲＡＭ（ランダムアクセスメモリ）等の半導体装
置がある。

【０００３】一方、ＣＭＯＳ論理ゲートを基本素子とす
るダイナミック型ＲＡＭ等に、電源電圧ＶＣＣを伝達す
るメイン電源電圧供給線（メイン電源線）と、アクティ
ブ状態時は電源電圧ＶＣＣをスタンバイ状態時には電源
電圧ＶＣＣより所定値だけ低い電圧Ｖ１を伝達するサブ
電源電圧供給線（サブ電源線）と、接地電位ＶＳＳを伝
達するメイン接地電位供給線（メイン電源線）と、アク
ティブ状態時は接地電位ＶＳＳをスタンバイ状態時には
接地電位ＶＳＳより所定値だけ高い電圧Ｖ２を伝達する
サブ接地電位供給線（サブ電源線）とを設け、ＣＭＯＳ
論理ゲートの電源電圧供給ノード及び接地電位供給ノー
ドを、その入力信号のスタンバイ時の論理レベルに応じ
て選択的にメイン電源電圧供給線又はサブ電源電圧供給
線あるいはメイン接地電位供給線又はサブ接地電位供給
線に結合することで、オフ状態にあるＰチャンネル又は
ＮチャンネルＭＯＳＦＥＴのサブスレッショルド電流を
抑制し、スタンバイ状態時におけるダイナミック型ＲＡ
Ｍ等の動作電流を削減するいわゆるスタンバイ電流低減
方式が、例えば、１９９３シンポジウム・オン・ＶＬＳ
Ｉ・サーキット、ダイジェスト・オブ・テクニカル・ペ
ーパーズの第４７頁〜第４８頁ならびに第８４頁〜第８
４頁に記載されている。

【０００４】

【発明が解決しようとする課題】スタンバイ電流低減方
式を採る従来のダイナミック型ＲＡＭにおいて、メイン
電源電圧供給線とサブ電源電圧供給線との間には、ダイ
ナミック型ＲＡＭがアクティブ状態とされサブ電源電圧
供給線に電源電圧ＶＣＣが供給されるべきとき選択的に
オン状態とされるＰチャンネル型のスイッチＭＯＳＦＥ
Ｔが設けられ、メイン接地電位供給線とサブ接地電位供
給線との間には、ダイナミック型ＲＡＭがアクティブ状
態とされサブ接地電位供給線に接地電位ＶＳＳが供給さ
れるべきとき選択的にオン状態とされるＮチャンネル型
のスイッチＭＯＳＦＥＴが設けられる。これらのスイッ
チＭＯＳＦＥＴは、ダイナミック型ＲＡＭがスタンバイ
状態とされるときサブ電源電圧供給線又はサブ接地電位
供給線に供給すべき電圧Ｖ１又はＶ２を形成する内部電
圧発生回路の近くに集中配置される。このため、半導体
基板面に分散配置されたダイナミック型ＲＡＭの各部の
ＣＭＯＳ回路からみたサブ電源電圧供給線及びサブ接地
電位供給線のインピーダンスが大きくなり、ダイナミッ
ク型ＲＡＭの高速化が制約を受ける。

【０００５】一方、半導体装置では金属配線層の多層化
が進み、マイクロコンピュータ等の論理集積回路装置は
例えば５〜６層の金属配線層を有するが、スタンバイ電
流低減方式を採る従来のダイナミック型ＲＡＭでは、未
だ３層の金属配線層しか備えないものが多い。このた
め、比較的長い配線距離と比較的大きな配線幅とを要と
するメイン電源電圧供給線，サブ電源電圧供給線，メイ
ン接地電位供給線ならびにサブ接地電位供給線が、同一
層の金属配線層を用いて平行配置されることが多く、こ
れによってこれらの供給線のレイアウト所要面積が増大
し、ダイナミック型ＲＡＭのチップサイズが増大して、
その低コスト化が阻害される。

【０００６】この発明の目的は、スタンバイ電流低減方
式を採るダイナミック型ＲＡＭ等の高速化ならびにその
チップサイズの縮小を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタンバイ電流低減方式を採
り、かつ第１の電源電圧を伝達する第１のメイン電源電
圧供給線と、第１の電源電圧又はその絶対値が第１の電
源電圧より所定値だけ小さな第１の電圧を選択的に伝達
する第１のサブ電源電圧供給線と、第２の電源電圧を伝
達する第２のメイン電源電圧供給線と、第２の電源電圧
又はその絶対値が第２の電源電圧より所定値だけ大きな
第２の電圧を選択的に伝達する第２のサブ電源電圧供給
線とを具備するダイナミック型ＲＡＭ等において、第１
のメイン電源電圧供給線と第１のサブ電源電圧供給線と
の間、あるいは第２のメイン電源電圧供給線と第２のサ
ブ電源電圧供給線との間にそれぞれ複数のスイッチＭＯ
ＳＦＥＴを設け、これらのＭＯＳＦＥＴを半導体基板面
上にそれぞれ分散して配置する。また、第１及び第２の
サブ電源電圧供給線を、その全部又は一部が第１又は第
２のメイン電源電圧供給線とは異なる金属配線層を用い
て、かつその投影面上で互いに重なるべく形成する。

【０００９】上記した手段によれば、サブ電源電圧供給
線及びサブ接地電位供給線のインピーダンスを低くし、
ダイナミック型ＲＡＭ等の高速化を図ることができると
ともに、メイン電源電圧供給線，サブ電源電圧供給線，
メイン接地電位供給線ならびにサブ接地電位供給線のレ
イアウト所要面積を縮小して、ダイナミック型ＲＡＭ等
のチップサイズを縮小し、その低コスト化を図ることが
できる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のダイナミック
型ＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＣＭＯＳ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、８個のメモリマットＭＡＴ０〜ＭＡＴ７を
備え、これらのメモリマットのそれぞれは、図のメモリ
マットＭＡＴ０に代表して示されるように、レイアウト
面積の大半を占めて配置されるメモリアレイＭＡＲＹ
と、その直接周辺回路となるＸアドレスデコーダＸＤ，
センスアンプＳＡならびにＹアドレスデコーダＹＤとを
備える。

【００１２】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とをそれぞれ含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミ
ック型メモリセルがそれぞれ格子状に配置される。

【００１３】メモリマットＭＡＴ０〜ＭＡＴ７の各メモ
リアレイＭＡＲＹを構成するワードは、その下方におい
て対応するＸアドレスデコーダＸＤに結合され、それぞ
れ択一的に選択状態とされる。メモリマットＭＡＴ０〜
ＭＡＴ７の各ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０
〜Ｘｉが共通に供給され、タイミング発生回路ＴＧから
内部制御信号ＸＤＧが共通に供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉを
介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給
され、タイミング発生回路ＴＧから内部制御信号ＸＬが
供給される。

【００１４】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬ
に従って取り込み、保持するとともに、これらのＸアド
レス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し
て、メモリマットＭＡＴ０〜ＭＡＴ７の各Ｘアドレスデ
コーダＸＤに供給する。メモリマットＭＡＴ０〜ＭＡＴ
７の各ＸアドレスデコーダＸＤは、内部制御信号ＸＤＧ
のハイレベルを受けてそれぞれ選択的に動作状態とさ
れ、内部アドレス信号Ｘ０〜Ｘｉをデコードして、各メ
モリアレイＭＡＲＹの対応するワード線を択一的にハイ
レベルの選択状態とする。

【００１５】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
各メモリアレイＭＡＲＹを構成する相補ビット線は、そ
の左方において対応するセンスアンプＳＡに結合され、
これを介して相補共通データ線ＣＤ０＊〜ＣＤ７＊（こ
こで、例えば非反転共通データ線ＣＤ０及び反転共通デ
ータ線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊
のように＊を付して表す。また、それが有効とされると
き選択的にロウレベルとされるいわゆる反転信号等につ
いては、その名称の末尾にＢを付して表す。以下同様）
にそれぞれ択一的に接続される。メモリマットＭＡＴ０
〜ＭＡＴ７の各センスアンプＳＡには、対応するＹアド
レスデコーダＹＤから所定数のビット線選択信号がそれ
ぞれ供給され、タイミング発生回路ＴＧから内部制御信
号ＰＡが共通に供給される。また、メモリマットＭＡＴ
０〜ＭＡＴ７の各ＹアドレスデコーダＹＤには、Ｙアド
レスバッファＹＢから内部アドレス信号Ｙ０〜Ｙｉが共
通に供給され、タイミング発生回路ＴＧから内部制御信
号ＹＤＧが共通に供給される。ＹアドレスバッファＹＢ
には、外部のアクセス装置からアドレス入力端子Ａ０〜
Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的
に供給されるとともに、タイミング発生回路ＴＧから内
部制御信号ＹＬが供給される。

【００１６】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成し、メモリマットＭＡＴ０
〜ＭＡＴ７の各ＹアドレスデコーダＹＤに供給する。メ
モリマットＭＡＴ０〜ＭＡＴ７の各Ｙアドレスデコーダ
ＹＤは、内部制御信号ＹＤＧのハイレベルを受けてそれ
ぞれ選択的に動作状態とされ、内部アドレス信号Ｙ０〜
Ｙｉをデコードして、その出力信号たるビット線選択信
号の対応するビットをそれぞれ択一的にハイレベルの選
択状態とする。

【００１７】メモリマットＭＡＴ０〜ＭＡＴ７の各セン
スアンプＳＡは、対応するメモリアレイＭＡＲＹの各相
補ビット線に対応して設けられる所定数の単位回路をそ
れぞれ含む。これらの単位回路は、一対のＣＭＯＳイン
バータが交差結合されてなる単位増幅回路と、一対のス
イッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単
位回路の単位増幅回路は、内部制御信号ＰＡがハイレベ
ルとされることで選択的にかつ一斉に動作状態とされ、
対応するメモリアレイＭＡＲＹの選択されたワード線に
結合される所定数のメモリセルから対応する相補ビット
線を介して出力される微小読み出し信号をそれぞれ増幅
して、ハイレベル又はロウレベルの２値読み出し信号と
する。また、各単位回路のスイッチＭＯＳＦＥＴ対は、
ビット線選択信号の対応するビットがハイレベルとされ
ることでそれぞれ選択的にオン状態とされ、各メモリア
レイＭＡＲＹの対応する１組の相補ビット線と相補共通
データ線ＣＤ０＊〜ＣＤ７＊との間をそれぞれ選択的に
接続状態とする。

【００１８】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯの各単位回路は、図示されな
いライトアンプ及びメインアンプならびにデータ入力バ
ッファ及びデータ出力バッファをそれぞれ含む。このう
ち、各単位回路のライトアンプの出力端子及びメインア
ンプの入力端子は、対応する相補共通データ線ＣＤ０＊
〜ＣＤ７＊にそれぞれ共通結合される。また、各単位回
路のライトアンプの入力端子は、対応するデータ入力バ
ッファの出力端子に結合され、各単位回路のデータ入力
バッファの入力端子は、対応するデータ入出力端子Ｄ０
〜Ｄ７に結合される。

【００１９】一方、データ入出力回路ＩＯの各単位回路
のメインアンプの出力端子は、対応するデータ出力バッ
ファの入力端子に結合され、各単位回路のデータ出力バ
ッファの出力端子は、対応するデータ入出力端子Ｄ０〜
Ｄ７に結合される。

【００２０】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
７を介して供給される書き込みデータの対応するビット
を取り込み、対応するライトアンプに伝達する。これら
の書き込みデータは、各単位回路のライトアンプによっ
て所定の相補書き込み信号とされた後、相補共通データ
線ＣＤ０＊〜ＣＤ７＊を介してメモリマットＭＡＴ０〜
ＭＡＴ７の各メモリアレイＭＡＲＹの選択されたそれぞ
れ１個、合計８個のメモリセルに書き込まれる。

【００２１】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリマットＭＡＴ０〜
ＭＡＴ７の選択された合計８個のメモリセルから相補共
通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される２値
読み出し信号をさらに増幅して、対応するデータ出力バ
ッファにそれぞれ伝達する。これらの読み出しデータ
は、各単位回路のデータ出力バッファからデータ入出力
端子Ｄ０〜Ｄ７を介して出力される。

【００２２】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号を選択的に形成して、ダイ
ナミック型ＲＡＭの各部に供給する。

【００２３】この実施例のダイナミック型ＲＡＭは、さ
らに、内部電圧発生回路ＶＧを備える。内部電圧発生回
路ＶＧは、電源電圧ＶＣＣ（第１の電源電圧）及び接地
電位ＶＳＳ（第２の電源電圧）をもとに所定のサブ電源
電圧ＶＣＴ及びサブ接地電位ＶＳＴを形成し、その電位
をタイミング発生回路ＴＧから供給される反転内部信号
Ｒ０Ｂに従って選択的に切り換える。すなわち、内部電
圧発生回路ＶＧは、ダイナミック型ＲＡＭがアクティブ
状態とされ反転内部信号Ｒ０Ｂがロウレベルとされると
き、サブ電源電圧ＶＣＴを電源電圧ＶＣＣと同電位と
し、サブ接地電位ＶＳＴを接地電位ＶＳＳと同電位とす
る。また、ダイナミック型ＲＡＭがスタンバイ状態とさ
れ反転内部信号Ｒ０Ｂがハイレベルとされるときは、サ
ブ電源電圧ＶＣＴを電源電圧ＶＣＣより所定電位だけ低
い第１の電圧Ｖ１とし、サブ接地電位ＶＳＴを接地電位
ＶＳＳより所定電位だけ高い第２の電圧Ｖ２とする。

【００２４】内部電圧発生回路ＶＧにより形成されるサ
ブ電源電圧ＶＣＴは、サブ電源電圧供給線ＳＶＣ（第１
のサブ電源電圧供給線）を介してダイナミック型ＲＡＭ
の各部に供給され、サブ接地電位ＶＳＴは、サブ接地電
位供給線ＳＶＳ（第２のサブ電源電圧供給線）を介して
各部に供給される。また、電源電圧ＶＣＣは、メイン電
源電圧供給線ＭＶＣ（第１のメイン電源電圧供給線）を
介してダイナミック型ＲＡＭの各部に供給され、接地電
位ＶＳＳは、メイン接地電位供給線ＭＶＳ（第２のメイ
ン電源電圧供給線）を介して各部に供給される。

【００２５】この実施例において、ダイナミック型ＲＡ
Ｍは、メイン電源電圧供給線ＭＶＣ及びサブ電源電圧供
給線ＳＶＣ間に設けられる複数のスイッチ手段つまりＰ
チャンネルＭＯＳＦＥＴと、メイン接地電位供給線ＭＶ
Ｓ及びサブ接地電位供給線ＳＶＳ間に設けられる複数の
スイッチ手段つまりＮチャンネルＭＯＳＦＥＴとを含
む。これらのスイッチＭＯＳＦＥＴは、半導体基板面上
にそれぞれ分散して配置される。また、ダイナミック型
ＲＡＭがアクティブ状態とされるとき選択的にオン状態
とされ、メイン電源電圧供給線ＭＶＣ又はメイン接地電
位供給線ＭＶＳを介して供給される電源電圧ＶＣＣ又は
接地電位ＶＳＳを対応するサブ電源電圧供給線ＳＶＣ又
はサブ接地電位供給線ＳＶＳにそれぞれ伝達する。な
お、スイッチＭＯＳＦＥＴの具体的構造等については、
後で詳細に説明する。

【００２６】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図により、図
１のダイナミック型ＲＡＭの基板配置の概要とその特徴
を説明する。なお、メモリマットＭＡＴ０〜ＭＡＴ７に
関する以下の説明は、メモリマットＭＡＴ０を例に進め
る。また、図２では、半導体基板ＣＨＩＰの長辺方向及
び短辺方向をもってそれぞれＹ軸又はＸ軸方向と称し、
以下の記述では、同図の位置関係をもって半導体基板Ｃ
ＨＩＰ面での上下左右を表す。さらに、同図には、細い
二本線をもってメイン電源電圧供給線ＭＶＣＹ及びＭＶ
ＣＸ，サブ電源電圧供給線ＳＶＣＹ及びＳＶＣＸ，メイ
ン接地電位供給線ＭＶＳＹ及びＭＶＳＸならびにサブ接
地電位供給線ＳＶＳＹ及びＳＶＳＸが一括して示され、
細線の四角をもって各メイン電源電圧供給線及びサブ電
源電圧供給線間あるいは各メイン接地電位供給線及びサ
ブ接地電位供給線間のスイッチ回路が示される。

【００２７】図２において、ダイナミック型ＲＡＭは、
いわゆるＬＯＣ（リードオンチップ）パッケージ方式を
採り、ボンディングパッドは、半導体基板ＣＨＩＰのＹ
軸方向の中心線に沿って列状に集中して配置される。こ
れらのボンディングパッドの近傍には、静電保護回路を
含む入力回路（入力バッファ）及び出力回路（出力バッ
ファ）や、これを含むＸアドレスバッファＸＢ，Ｙアド
レスバッファＹＢならびにタイミング発生回路ＴＧ等の
間接周辺回路が配置される。

【００２８】半導体基板ＣＨＩＰのＹ軸方向の中央部分
に配置された間接周辺回路の両側には、第２又は第３層
の金属配線層からなるメイン電源電圧供給線ＭＶＣＹ，
サブ電源電圧供給線ＳＶＣＹ，メイン接地電位供給線Ｍ
ＶＳＹならびにサブ接地電位供給線ＳＶＳＹが配置され
る。また、メモリマットＭＡＴ０及びＭＡＴ１の上部な
らびにメモリマットＭＡＴ６及びＭＡＴ７の下部には、
半導体基板ＣＨＩＰの上辺又は下辺に沿ってメイン電源
電圧供給線ＭＶＣＸ，サブ電源電圧供給線ＳＶＣＸ，メ
イン接地電位供給線ＭＶＳＸならびにサブ接地電位供給
線ＳＶＳＸがそれぞれ配置され、メモリマットＭＡＴ０
及びＭＡＴ２つまりＭＡＴ１及びＭＡＴ３間，メモリマ
ットＭＡＴ２及びＭＡＴ４つまりＭＡＴ３及びＭＡＴ５
間ならびにメモリマットＭＡＴ４及びＭＡＴ６つまりＭ
ＡＴ５及びＭＡＴ７間には、それぞれメイン電源電圧供
給線ＭＶＣＸ，サブ電源電圧供給線ＳＶＣＸ，メイン接
地電位供給線ＭＶＳＸならびにサブ接地電位供給線ＳＶ
ＳＸが配置される。

【００２９】半導体基板ＣＨＩＰのＹ軸方向の中心線の
左側には、メモリマットＭＡＴ０，ＭＡＴ２，ＭＡＴ４
ならびにＭＡＴ６が配置され、その右側には、メモリマ
ットＭＡＴ１，ＭＡＴ３，ＭＡＴ５ならびにＭＡＴ７が
配置される。

【００３０】ここで、メモリマットＭＡＴ０〜ＭＡＴ７
のそれぞれは、前述のように、メモリアレイＭＡＲＹを
備え、このメモリアレイＭＡＲＹは、メモリマットＭＡ
Ｔ０に例示されるように、ＸアドレスデコーダＸＤをは
さむべく８対のサブメモリアレイに分割される。また、
この実施例では、メイン電源電圧供給線ＭＶＣＹ及びＭ
ＶＣＸとサブ電源電圧供給線ＳＶＣＹ及びＳＶＣＸとの
間、ならびにメイン接地電位供給線ＭＶＳＹ及びＭＶＳ
Ｘとサブ接地電位供給線ＳＶＳＹ又はＳＶＳＸとの間を
接続するためのスイッチ回路Ｓ１等が、半導体基板ＣＨ
ＩＰの各部に分散して配置され、これによって各供給線
のインピーダンスの低減が図られる。このことの具体的
内容と効果については、後で詳細に説明する。

【００３１】図３には、図１のダイナミック型ＲＡＭに
含まれるタイミング発生回路ＴＧの一実施例の部分的な
回路図が示され、図４には、図３のタイミング発生回路
ＴＧの点線で囲まれた部分の一実施例の部分的な接続図
が示されている。また、図５には、図１のダイナミック
型ＲＡＭのスイッチ回路が集中配置される場合の一実施
例の等価回路図が示され、図６には、スイッチ回路が分
散配置される場合の一実施例の等価回路図が示されてい
る。これらの図をもとに、この実施例のタイミング発生
回路ＴＧの部分的回路構成，動作ならびに接続形態の概
要と本発明の特徴について説明する。なお、図４には、
スイッチ回路Ｓ１の接続図が併記されている。また、以
下の回路図等において、そのチャネル（バックゲート）
部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であ
って、矢印の付されないＮチャンネルＭＯＳＦＥＴと区
別して示される。

【００３２】図３において、タイミング発生回路ＴＧ
は、特に制限されないが、ロウアドレスストローブ信号
ＲＡＳＢを受ける入力回路ＩＢを含む。この入力回路Ｉ
Ｂの出力信号つまり反転内部信号Ｒ０Ｂは、前述のよう
に、内部電圧発生回路ＶＧに供給されるとともに、ＣＭ
ＯＳ型のナンド（ＮＡＮＤ）ゲートＮＡ１の一方の入力
端子に供給される。ナンドゲートＮＡ１の他方の入力端
子には、反転内部信号Ｒ０ＢのＣＭＯＳインバータＶ１
〜Ｖ４による遅延信号Ｄ４が供給される。反転内部信号
Ｒ０Ｂは、ＣＭＯＳインバータＶ６を経て内部信号Ｒ２
となり、さらにＣＭＯＳインバータＶ７を経て反転内部
信号Ｒ２Ｂとなる。

【００３３】インバータＶ１の出力信号は、内部信号Ｄ
１となり、インバータＶ２，Ｖ３ならびにＶ４の出力信
号は、それぞれ内部信号Ｄ２，Ｄ３ならびにＤ４とな
る。また、ナンドゲートＮＡ１の出力信号は、内部信号
Ｒ１となり、この内部信号Ｒ１は、上記反転内部信号Ｒ
０Ｂ及びインバータＶ４の出力信号つまり内部信号Ｄ４
がともにハイレベルとされるとき、選択的にロウレベル
とされる。内部信号Ｒ１は、ＣＭＯＳインバータＶ５を
経て反転内部信号Ｒ１Ｂとなる。

【００３４】ここで、ロウアドレスストローブ信号ＲＡ
ＳＢは、ダイナミック型ＲＡＭがスタンバイ状態つまり
非選択状態とされるとき、電源電圧ＶＣＣのようなハイ
レベルとされ、ダイナミック型ＲＡＭがアクティブ状態
つまり選択状態とされるときには、接地電位ＶＳＳのよ
うなロウレベルとされる。

【００３５】ロウアドレスストローブ信号ＲＡＳＢがハ
イレベルとされダイナミック型ＲＡＭがスタンバイ状態
とされるとき、タイミング発生回路ＴＧでは、反転内部
信号Ｒ０Ｂならびに内部信号Ｄ２及びＤ４がハイレベル
とされ、内部信号Ｄ１及びＤ３はロウレベルとされる。
また、ナンドゲートＮＡ１の出力信号つまり内部信号Ｒ
１が、反転内部信号Ｒ０Ｂ及び内部信号Ｄ４のハイレベ
ルを受けてロウレベルとされ、反転内部信号Ｒ１Ｂはハ
イレベルとされる。このとき、内部電圧発生回路ＶＧで
は、前述のように、反転内部信号Ｒ０Ｂのハイレベルを
受けて、サブ電源電圧ＶＣＴが電源電圧ＶＣＣより所定
値だけ低い電圧Ｖ１とされ、サブ接地電位ＶＳＴは接地
電位ＶＳＳより所定値だけ高い電圧Ｖ２とされる。

【００３６】一方、ロウアドレスストローブ信号ＲＡＳ
Ｂがロウレベルとされダイナミック型ＲＡＭがアクティ
ブ状態とされると、タイミング発生回路ＴＧでは、まず
反転内部信号Ｒ０Ｂがロウレベルとされた後、インバー
タＶ１〜Ｖ４からなる遅延回路の遅延時間が経過した時
点で内部信号Ｄ４がロウレベルとされる。ナンドゲート
ＮＡ１の出力信号つまり内部信号Ｒ１は、反転内部信号
Ｒ０Ｂのロウレベルを受けてハイレベルに変化される。
このとき、内部電圧発生回路ＶＧでは、反転内部信号Ｒ
０Ｂのロウレベルを受けて、サブ電源電圧ＶＣＴが電源
電圧ＶＣＣと同電位とされ、サブ接地電位ＶＳＴは接地
電位ＶＳＳと同電位とされる。

【００３７】ロウアドレスストローブ信号ＲＡＳＢがハ
イレベルに戻されダイナミック型ＲＡＭがスタンバイ状
態に戻されると、タイミング発生回路ＴＧでは、まず反
転内部信号Ｒ０Ｂがハイレベルに戻され、続いてインバ
ータＶ１〜Ｖ４からなる遅延回路の遅延時間が経過した
時点で内部信号Ｄ４がハイレベルに戻される。ナンドゲ
ートＮＡ１の出力信号つまり内部信号Ｒ１は、反転内部
信号Ｒ０Ｂがハイレベルに戻されかつ内部信号Ｄ４がハ
イレベルに戻されたのを受けてロウレベルに戻される。
サブ電源電圧ＶＣＴは、反転内部信号Ｒ０Ｂのハイレベ
ルを受けて電圧Ｖ１に戻され、サブ接地電位ＶＳＴは電
圧Ｖ２に戻される。

【００３８】ところで、図３のタイミング発生回路ＴＧ
を構成するインバータＶ１は、図４に示されるように、
一対のＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネル
ＭＯＳＦＥＴＮ２からなり、インバータＶ２，Ｖ３なら
びにＶ４も、それぞれ一対のＰチャンネルＭＯＳＦＥＴ
Ｐ３及びＮチャンネルＭＯＳＦＥＴＮ３，Ｐチャンネル
ＭＯＳＦＥＴＰ４及びＮチャンネルＭＯＳＦＥＴＮ４な
らびにＰチャンネルＭＯＳＦＥＴＰ５及びＮチャンネル
ＭＯＳＦＥＴＮ５からなる。

【００３９】タイミング発生回路ＴＧを構成するインバ
ータＶ１の入力端子つまりＭＯＳＦＥＴＰ２及びＮ２の
共通結合されたゲートには、入力回路ＩＢの出力信号つ
まり反転内部信号Ｒ０Ｂが供給され、インバータＶ２の
入力端子つまりＭＯＳＦＥＴＰ３及びＮ３の共通結合さ
れたゲートには、前段のインバータＶ１の出力信号つま
り内部信号Ｄ１が供給される。また、インバータＶ３の
入力端子つまりＭＯＳＦＥＴＰ４及びＮ４の共通結合さ
れたゲートには、インバータＶ２の出力信号つまり内部
信号Ｄ２が供給され、インバータＶ４の入力端子つまり
ＭＯＳＦＥＴＰ５及びＮ５の共通結合されたゲートに
は、インバータＶ３の出力信号つまり内部信号Ｄ３が供
給される。インバータＶ４の出力信号つまり内部信号Ｄ
４は、タイミング発生回路ＴＧの図示されない後段回路
の入力端子に供給される。

【００４０】一方、スイッチ回路Ｓ１は、特に制限され
ないが、メイン電源電圧供給線ＭＶＣＹ及びサブ電源電
圧供給線ＳＶＣＹ間に設けられるスイッチ手段つまりＰ
チャンネルＭＯＳＦＥＴＰ１と、メイン接地電位供給線
ＭＶＳＹ及びサブ接地電位供給線ＳＶＳＹ間に設けられ
るもう一つのスイッチ手段つまりＮチャンネルＭＯＳＦ
ＥＴＮ１とを含む。このうち、ＭＯＳＦＥＴＰ１のゲー
トには、タイミング発生回路ＴＧの図示されない回路か
ら反転内部制御信号ＳＣＰＢが供給され、ＭＯＳＦＥＴ
Ｎ１のゲートには、内部制御信号ＳＣＮが供給される。
なお、この内部制御信号ＳＣＮは、ダイナミック型ＲＡ
Ｍがアクティブ状態とされるとき選択的にハイレベルと
され、反転内部制御信号ＳＣＰＢは、ダイナミック型Ｒ
ＡＭがアクティブ状態とされるとき選択的にロウレベル
とされる。

【００４１】スイッチ回路Ｓ１では、さらに、Ｙ軸方向
に走るメイン電源電圧供給線ＭＶＣＹが、Ｘ軸方向に走
るメイン電源電圧供給線ＭＶＣＸと直接結合され、サブ
電源電圧供給線ＳＶＣＹも、Ｘ軸方向に走るサブ電源電
圧供給線ＳＶＣＸと結合される。同様に、Ｙ軸方向に走
るメイン接地電位供給線ＭＶＳＹは、Ｘ軸方向に走るメ
イン接地電位供給線ＭＶＳＸと直接結合され、サブ接地
電位供給線ＳＶＳＹもＸ軸方向に走るサブ接地電位供給
線ＳＶＳＸと結合される。

【００４２】ダイナミック型ＲＡＭがスタンバイ状態と
されるとき、タイミング発生回路ＴＧのインバータＶ１
の入力信号つまり反転内部信号Ｒ０Ｂの論理レベルは、
前記のように、ハイレベル（Ｈ）とされ、インバータＶ
２の入力信号つまり内部信号Ｄ１の論理レベルはロウレ
ベル（Ｌ）とされる。また、インバータＶ３の入力信号
つまり内部信号Ｄ２の論理レベルはハイレベルとされ、
インバータＶ４の入力信号つまり内部信号Ｄ３ならびに
インバータＶ４の出力信号つまり内部信号Ｄ４の論理レ
ベルは、それぞれロウレベル及びハイレベルとされる。

【００４３】このとき、サブ電源電圧供給線ＳＶＣＹを
介して供給されるサブ電源電圧ＶＣＴは、前述のよう
に、電源電圧ＶＣＣより所定値だけ低い電圧Ｖ１とさ
れ、サブ接地電位供給線ＳＶＳＹを介して供給されるサ
ブ接地電位ＶＳＴは、接地電位ＶＳＳより所定値だけ高
い電圧Ｖ２とされる。また、スイッチ回路Ｓ１では、ス
イッチＭＯＳＦＥＴＰ１が反転内部制御信号ＳＣＰＢの
ハイレベルを受けてオフ状態とされ、スイッチＭＯＳＦ
ＥＴＮ１は、内部制御信号ＳＣＮのロウレベルを受けて
オフ状態とされる。この結果、その入力信号つまり反転
内部信号Ｒ０Ｂ又は内部信号Ｄ２の論理レベルがハイレ
ベルとされるインバータＶ１及びＶ３では、Ｎチャンネ
ル型のＭＯＳＦＥＴＮ１及びＮ３がオン状態となり、Ｐ
チャンネル型のＭＯＳＦＥＴＰ１及びＰ３はオフ状態と
なる。

【００４４】周知のように、オフ状態にあるＰチャンネ
ルＭＯＳＦＥＴＰ１及びＰ３は、そのソースつまり電源
電圧供給ノードに反転内部信号Ｒ０Ｂ及び内部信号Ｄ２
のハイレベルと同電位の電源電圧ＶＣＣが供給される場
合、そのゲート・ソース間電圧がゼロとなって所定のサ
ブスレッショルド電流を流す。しかし、この実施例のよ
うに、そのソースつまり電源電圧供給ノードにサブ電源
電圧ＶＣＴつまり電源電圧ＶＣＣより所定値だけ低い電
圧Ｖ１が供給される場合、ＰチャンネルＭＯＳＦＥＴＰ
１及びＰ３は、そのゲート・ソース間電圧が逆向きとさ
れるため完全なオフ状態となり、サブスレッショルド電
流はほぼゼロとなる。

【００４５】同様に、ダイナミック型ＲＡＭがスタンバ
イ状態とされるとき、その入力信号つまり内部信号Ｄ１
又はＤ３の論理レベルがロウレベルとされるインバータ
Ｖ２及びＶ４では、Ｐチャンネル型のＭＯＳＦＥＴＰ２
及びＰ４がオン状態となり、Ｎチャンネル型のＭＯＳＦ
ＥＴＮ２及びＮ４はオフ状態となる。

【００４６】オフ状態にあるＮチャンネルＭＯＳＦＥＴ
Ｎ２及びＮ４は、そのソースつまり接地電位供給ノード
に内部信号Ｄ２及びＤ４のロウレベルと同電位の接地電
位ＶＳＳが供給される場合、そのゲート・ソース間電圧
がゼロとなって所定のサブスレッショルド電流を流す。
しかし、この実施例のように、そのソースつまり接地電
位供給ノードに接地電位ＶＳＳより所定値だけ高い電圧
Ｖ２つまりサブ接地電位ＶＳＴが供給される場合には、
ＮチャンネルＭＯＳＦＥＴＮ２及びＮ４は、そのゲート
・ソース間電圧が逆向きとされることで完全なオフ状態
となり、これによってサブスレッショルド電流はほぼゼ
ロとなる。

【００４７】次に、ダイナミック型ＲＡＭがアクティブ
状態とされるとき、サブ電源電圧供給線ＳＶＣＹを介し
て供給されるサブ電源電圧ＶＣＴは、前述のように、電
源電圧ＶＣＣと同電位とされ、サブ接地電位供給線ＳＶ
ＳＹを介して供給されるサブ接地電位ＶＳＴは、接地電
位ＶＳＳと同電位とされる。スイッチ回路Ｓ１では、Ｍ
ＯＳＦＥＴＰ１が反転内部制御信号ＳＣＰＢのロウレベ
ルを受けてオン状態とされ、ＭＯＳＦＥＴＮ１は内部制
御信号ＳＣＮのハイレベルを受けてオン状態とされる。
このため、インバータＶ１〜Ｖ４の出力信号つまり内部
信号Ｄ１〜Ｄ４は、電源電圧ＶＣＣ及び接地電位ＶＳＳ
間をフルスィングされる形で高速にハイレベル又はロウ
レベルに変化され、これによってタイミング発生回路Ｔ
Ｇつまりはダイナミック型ＲＡＭの動作が通常速度で高
速に行われる。

【００４８】なお、ＣＭＯＳ論理ゲートに関する以上の
ような対策は、図３の部分を除くタイミング発生回路Ｔ
Ｇの各部ならびにダイナミック型ＲＡＭのタイミング発
生回路ＴＧを除く他の各ブロックでも同様に行われる。
この結果、ダイナミック型ＲＡＭのスタンバイ状態時に
おけるサブスレッショルド電流が全体的に抑制され、そ
のスタンバイ電流が低減されるものとなる。

【００４９】一方、この実施例のダイナミック型ＲＡＭ
では、上記Ｓ１に代表される多数のスイッチ回路が半導
体基板面の各部に分散配置されることで、サブ電源電圧
供給線及びサブ接地電位供給線の実質的なインピーダン
スが低減され、ダイナミック型ＲＡＭの動作がさらに高
速化される。以下、このことについて、スイッチ回路が
集中配置される場合と比較しながら詳細な説明を加え
る。

【００５０】図５に例示されるように、メイン電源電圧
供給線ＭＶＣ及びサブ電源電圧供給線ＳＶＣ間ならびに
メイン接地電位供給線ＭＶＳ及びサブ接地電位供給線Ｓ
ＶＳ間のスイッチ回路つまりＭＯＳＦＥＴＰ０及びＰ１
ならびにＭＯＳＦＥＴＮ０及びＮ１が例えば内部電圧発
生回路ＶＧに近接して集中配置される場合、サブ電源電
圧供給線ＳＶＣのノードｎａにおける電源側のインピー
ダンスつまり抵抗Ｒｃａは、ＭＯＳＦＥＴＰ０及びＰ１
の直流抵抗値をＲｓとし、サブ電源電圧供給線ＳＶＣの
単位抵抗値をＲ₁とするとき、Ｒｃａ＝Ｒ₁＋Ｒｓ／２ …………………………………………………（１）となり、ノードｎｃにおける電源側のインピーダンスつ
まり抵抗Ｒｃｃは、Ｒｃｃ＝３Ｒ₁＋Ｒｓ／２ ………………………………………………（２）となる。

【００５１】一方、図６に例示されるように、スイッチ
回路つまりＭＯＳＦＥＴＰ０及びＰ１ならびにＭＯＳＦ
ＥＴＮ０及びＮ１が半導体基板面上に分散配置される場
合、サブ電源電圧供給線ＳＶＣのノードｎａにおける電
源側のインピーダンスつまり抵抗Ｒｄａは、メイン電源
電圧供給線ＭＶＣの単位抵抗値をＲ₂とするとき、Ｒｄａ＝（Ｒ₁＋Ｒｓ）（Ｒ₁＋２Ｒ₂＋Ｒｓ）／２
（Ｒ₁＋Ｒ₂＋Ｒｓ）となり、ノードｎｃにおける電源側のインピーダンスつ
まり抵抗Ｒｄｃは、その後段のスイッチ回路を考慮に入
れない場合でも、Ｒｄｃ＝Ｒ₁＋（２Ｒ₁＋Ｒｓ）（２Ｒ₂＋Ｒｓ）／２
（Ｒ₁＋Ｒ₂＋Ｒｓ）となる。

【００５２】ここで、例えばメイン電源電圧供給線ＭＶ
Ｃ及びサブ電源電圧供給線ＳＶＣが同一幅・同一厚の金
属配線層により形成され、その単位抵抗値Ｒ₁及びＲ₂
が、Ｒ₁＝Ｒ₂であるとするとき、上記２式は、Ｒｄａ＝（Ｒ₁＋Ｒｓ）（３Ｒ₁＋Ｒｓ）／２（２Ｒ₁＋Ｒｓ）……（３）Ｒｄｃ＝Ｒ₁＋（２Ｒ₁＋Ｒｓ）（２Ｒ₁＋Ｒｓ）／２（２Ｒ₁＋Ｒｓ）＝Ｒ₁＋（２Ｒ₁＋Ｒｓ）／２＝２Ｒ₁＋Ｒｓ／２ ………………………………………………（４）となる。

【００５３】上記（１）式及び（３）式から、Ｒｃａ−Ｒｄａ＝Ｒ₁ ²／２（Ｒ₁＋Ｒｓ）であり、Ｒｃａ＝Ｒｄａ＋Ｒ₁ ²／２（Ｒ₁＋Ｒｓ）となって、スイッチ回路集中配置時における抵抗値Ｒｃ
ａは、スイッチ回路分散配置時における抵抗値Ｒｄａよ
りもＲ₁ ²／２（Ｒ₁＋Ｒｓ）だけ大きな抵抗値となる。
また、上記（２）式及び（４）式から、Ｒｃｃ−Ｒｄｃ＝Ｒ₁ であり、Ｒｃｃ＝Ｒｄｃ＋Ｒ₁ となって、スイッチ回路集中配置時における抵抗値Ｒｃ
ｃは、スイッチ回路分散配置時における抵抗値Ｒｄｃよ
りＲ₁だけ大きな抵抗値となる。

【００５４】つまり、スイッチ回路の分散配置が行われ
るこのダイナミック型ＲＡＭでは、サブ電源電圧供給線
ＳＶＣのノードｎａ及びｎｃからみた抵抗値Ｒｄａ及び
Ｒｄｃが、スイッチ回路集中配置時における抵抗値Ｒｃ
ａ又はＲｃｃよりも必ずや小さくなる訳であって、ノー
ドｎａ及びｎｃにおける電源電圧ＶＣＣのレベル低下が
抑制され、各インバータを構成するＭＯＳＦＥＴの動作
が高速化される。このことは、サブ接地電位供給線ＳＶ
Ｓにおいても同様であり、これによってダイナミック型
ＲＡＭのさらなる高速化が図られるものとなる。

【００５５】図７には、図１のダイナミック型ＲＡＭの
一実施例の部分的な拡大配置図が示され、図８には、そ
の一実施例のＡ−Ｂ断面構造図が示されている。両図を
もとに、ダイナミック型ＲＡＭの配線構造とその特徴に
ついて説明する。なお、図７には、前記図４のスイッチ
回路Ｓ１とタイミング発生回路ＴＧのインバータＶ１及
びＶ２とに関する部分が例示されている。また、最上層
つまり第３層の金属配線層Ｍ３を用いた配線が太い一点
鎖線枠で、第２層の金属配線層Ｍ２を用いた配線が太い
実線枠で、第１層の金属配線層Ｍ１を用いた配線が斜線
付きの細い実線枠でそれぞれ示され、例えばポリシリコ
ン層からなるゲート層ＦＧが網付きの細い実線枠で示さ
れている。特に制限されないが、第３層の金属配線層Ｍ
３及び第２層の金属配線層Ｍ２は、例えばアルミニウム
等を材料に形成され、第１層の金属配線層Ｍ１は、例え
ばタングステン等を材料に形成される。

【００５６】図７において、第３層の金属配線層Ｍ３か
らなりＹ軸方向に走るメイン電源電圧供給線ＭＶＣＹ
は、スイッチ回路Ｓ１の領域内で、第２層の金属配線層
Ｍ２からなりＸ軸方向に走るメイン電源電圧供給線ＭＶ
ＣＸと例えば１４個のスルーホールＴＨ２を介して結合
される。また、同じく第３層の金属配線層Ｍ３からなり
Ｙ軸方向に走るメイン接地電位供給線ＭＶＳＹは、スイ
ッチ回路Ｓ１の領域内において、第２層の金属配線層Ｍ
２からなりＸ軸方向に走るメイン接地電位供給線ＭＶＳ
Ｘと例えば１４個のスルーホールＴＨ２を介して結合さ
れる。

【００５７】一方、第２層の金属配線層Ｍ２からなりメ
イン電源電圧供給線ＭＶＣＹの下層をＹ軸方向に平行し
て走るサブ電源電圧供給線ＳＶＣＹは、スイッチ回路Ｓ
１の領域内で、例えば７個のスルーホールＴＨ１を介し
て第１層の金属配線層Ｍ１に移行された後、さらに１４
個のスルーホールＴＨ１を介して第２層の金属配線層Ｍ
２からなりＸ軸方向に走るサブ電源電圧供給線ＳＶＣＸ
と結合される。サブ電源電圧供給線ＳＶＣＹは、さらに
スイッチ回路Ｓ１の領域下端部で、例えば７個のスルー
ホールＴＨ１を介して第２層の金属配線層Ｍ２に戻され
る。

【００５８】同様に、第２層の金属配線層Ｍ２からなり
メイン接地電位供給線ＭＶＳＹの下層をＹ軸方向に平行
して走るサブ接地電位供給線ＳＶＳＹは、スイッチ回路
Ｓ１の領域内で、例えば７個のスルーホールＴＨ１を介
して第１層の金属配線層Ｍ１に移行された後、さらに１
４個のスルーホールＴＨ１を介して第２層の金属配線層
Ｍ２からなりＸ軸方向に走るサブ接地電位供給線ＳＶＳ
Ｘと結合される。サブ接地電位供給線ＳＶＳＹは、さら
にスイッチ回路Ｓ１の領域下端部で、７個のスルーホー
ルＴＨ１を介して第２層の金属配線層Ｍ２に戻される。

【００５９】なお、ともに第２層の金属配線層Ｍ２から
なりＸ軸方向に走るメイン電源電圧供給線ＭＶＣＸ，サ
ブ電源電圧供給線ＳＶＣＸ，メイン接地電位供給線ＭＶ
ＳＸならびにサブ接地電位供給線ＳＶＳＸは、特に制限
されないが、その両側の図示されない部分で対をなすい
ずれか一方が第３層の金属配線層Ｍ３に移行され、その
投影面上で互いに重なるべく配置される形とされる。

【００６０】スイッチ回路Ｓ１を構成するＭＯＳＦＥＴ
Ｐ１の一対のゲートは、Ｙ軸方向に走るゲート層ＦＧと
例えば２個のコンタクトとを介して、第１層の金属配線
層Ｍ１からなり反転内部制御信号ＳＣＰＢが伝達される
配線と結合される。また、ＭＯＳＦＥＴＰ１の一対のソ
ースは、それぞれ１０個のコンタクトを介して第１層の
金属配線層Ｍ１に結合された後、さらに例えばそれぞれ
１個のスルーホールＴＨ１及びＴＨ２を経て、第３層の
金属配線層Ｍ３からなるメイン電源電圧供給線ＭＶＣＹ
に結合される。さらに、一対のゲートにはさまれたＭＯ
ＳＦＥＴＰ１のドレインは、例えば８個のコンタクトを
介して第１層の金属配線層Ｍ１に結合された後、さらに
２個のスルーホールＴＨ１を介して第２層の金属配線層
Ｍ２からなるサブ電源電圧供給線ＳＶＣＹに結合され
る。

【００６１】一方、スイッチ回路Ｓ１を構成するＭＯＳ
ＦＥＴＮ１の一対のゲートは、Ｙ軸方向に走るゲート層
ＦＧと例えば２個のコンタクトとを介して、第１層の金
属配線層Ｍ１からなり内部制御信号ＳＣＮが伝達される
配線と結合される。また、ＭＯＳＦＥＴＮ１の一対のソ
ースは、それぞれ４個のコンタクトを介して第１層の金
属配線層Ｍ１に結合された後、さらに例えばそれぞれ１
個のスルーホールＴＨ１及びＴＨ２を経て、第３層の金
属配線層Ｍ３からなるメイン接地電位供給線ＭＶＳＹに
結合される。さらに、一対のゲートにはさまれたＭＯＳ
ＦＥＴＮ１のドレインは、例えば３個のコンタクトを介
して第１層の金属配線層Ｍ１に結合された後、さらに２
個のスルーホールＴＨ１を介して第２層の金属配線層Ｍ
２からなるサブ接地電位供給線ＳＶＳＹに結合される。

【００６２】次に、タイミング発生回路ＴＧのインバー
タＶ１を構成するＭＯＳＦＥＴＰ２及びＮ２の共通結合
されたゲートは、例えば２個のコンタクトを介して、反
転内部信号Ｒ０Ｂを伝達する第１層の金属配線層Ｍ１に
結合される。また、ＭＯＳＦＥＴＰ２のソースは、例え
ば５個のコンタクトを介して第１層の金属配線層Ｍ１に
結合された後、例えば２個のスルーホールＴＨ１を介し
て第２層の金属配線層Ｍ２からなるサブ電源電圧供給線
ＳＶＣＹに結合され、ＭＯＳＦＥＴＮ２のソースは、３
個のコンタクトを介して第１層の金属配線層Ｍ１に結合
された後、さらに例えばそれぞれ１個のスルーホールＴ
Ｈ１及びＴＨ２を介して第３層の金属配線層Ｍ３からな
るメイン接地電位供給線ＭＶＳＹに結合される。ＭＯＳ
ＦＥＴＰ２及びＮ２の共通結合されたドレインは、５個
又は３個のコンタクトを介して第１層の金属配線層Ｍ１
に結合された後、２個のコンタクトを介してインバータ
Ｖ２のＭＯＳＦＥＴＰ３及びＮ３の一対のゲート層ＦＧ
に結合される。

【００６３】インバータＶ２を構成するＭＯＳＦＥＴＰ
３の一対のソースは、それぞれ例えば１０個のコンタク
トを介して第１層の金属配線層Ｍ１に結合された後、さ
らにそれぞれ１個のスルーホールＴＨ１及びＴＨ２を介
して第３層の金属配線層Ｍ３からなるメイン電源電圧供
給線ＭＶＣＹに結合される。また、ＭＯＳＦＥＴＮ３の
ソースは、それぞれ例えば４個のコンタクトを介して第
１層の金属配線層Ｍ１に結合された後、さらにそれぞれ
１個のスルーホールＴＨ１を介して第２層の金属配線層
Ｍ２からなるサブ接地電位供給線ＳＶＳＹに結合され
る。これらのＭＯＳＦＥＴＰ３及びＮ３の共通結合され
たドレインは、それぞれ１０個又は５個のコンタクトを
介して第１層の金属配線層Ｍ１に結合された後、その出
力信号Ｄ２を伝達する図示されない金属配線層に結合さ
れる。

【００６４】図８からも明らかなように、この実施例の
ダイナミック型ＲＡＭでは、スタンバイ電流低減方式を
実現するための例えばメイン電源電圧供給線ＭＶＣＹ及
びサブ電源電圧供給線ＳＶＣＹならびにメイン接地電位
供給線ＭＶＳＹ及びサブ接地電位供給線ＳＶＳＹが、そ
れぞれ異なる金属配線層を用いて、かつその投影面上で
互いに重なるべく形成される。言い換えるならば、サブ
電源電圧供給線ＳＶＣＹ及びサブ接地電位供給線ＳＶＳ
Ｙは、対応するメイン電源電圧供給線ＭＶＣＹ又はメイ
ン接地電位供給線ＭＶＳＹの下層を平行して配置される
訳であって、その平面的なレイアウト所要面積はゼロと
なる。この結果、スタンバイ電流低減方式に関する配線
のレイアウト所要面積を大幅に縮小し、ダイナミック型
ＲＡＭのチップサイズを縮小して、その低コスト化を図
ることができる。また、レイアウト所要面積の縮小の必
要性が小さい場合は、逆にこれらの供給線の配線厚みを
大きくしてそのインピーダンスをさらに低減することが
できるため、ダイナミック型ＲＡＭのさらなる高速化を
図ることができるものとなる。

【００６５】図９には、この発明が適用されたダイナミ
ック型ＲＡＭの第２の実施例の部分的な断面構造図が示
されている。なお、この実施例のダイナミック型ＲＡＭ
は、通常のＣＭＯＳ論理ゲートが組み合わされてなるロ
ジック部とともに搭載され、いわゆる論理機能付きメモ
リ集積回路を構成する。

【００６６】図９において、この実施例のダイナミック
型ＲＡＭ（ＤＲＡＭ）が含まれるメモリ集積回路のロジ
ック部は、一般的な論理集積回路装置と同様に例えば４
層の金属配線層Ｍ１〜Ｍ４を備える。これらの金属配線
層は、所定の条件のもとにセル内又はセル間信号配線の
形成に供され、必要に応じてコンタクトＣＯＮＴあるい
はスルーホールＴＨ１〜ＴＨ３を介して互いに結合され
る。

【００６７】一方、メモリ集積回路のＤＲＡＭ部は、ロ
ジック部と同様に、４層の金属配線層Ｍ１〜Ｍ４を備え
る。このうち、最上層の金属配線層Ｍ４は、例えばスタ
ンバイ電流低減方式を実現するためのメイン電源電圧供
給線及びメイン接地電位供給線の配置に供され、第３層
の金属配線層Ｍ３は、サブ電源電圧供給線及びサブ接地
電位供給線の配置に供される。また、第２層の金属配線
層Ｍ２は、ＤＲＡＭ部のワード線又はビット線等の配置
に供され、第１層の金属配線層Ｍ１は、そのセル内又は
セル間配線等の配置に供される。

【００６８】周知のように、ロジック部に対応する各種
論理集積回路装置等では、４層又は５層の多層配線が一
般的とされ、ＤＲＡＭ部に対応するメモリ集積回路等で
は、これまで例えば３層程度の金属配線層しか設けられ
なかった。近年における半導体集積回路の微細化・高集
積化技術の進展は著しく、ＤＲＡＭ部のメモリセル周辺
のデバイス構造の平坦化にともなって金属配線層の多層
化が可能となりつつある。本実施例のように、ＤＲＡＭ
部の金属配線層の層数とロジック部の金属配線層の層数
とを一致させ、プロセスの共通化を図ることで、ダイナ
ミック型ＲＡＭの生産工数が削減されるとともに、前記
図１ないし図８の実施例と同様な効果を得ることがで
き、ダイナミック型ＲＡＭの高速化を図ることができ
る。

【００６９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）スタンバイ電流低減方式を採り、かつ第１の電源
電圧を伝達する第１のメイン電源電圧供給線と、第１の
電源電圧又はその絶対値が第１の電源電圧より所定値だ
け小さな第１の電圧を選択的に伝達する第１のサブ電源
電圧供給線と、第２の電源電圧を伝達する第２のメイン
電源電圧供給線と、第２の電源電圧又はその絶対値が第
２の電源電圧より所定値だけ大きな第２の電圧を選択的
に伝達する第２のサブ電源電圧供給線とを具備するダイ
ナミック型ＲＡＭ等において、第１のメイン電源電圧供
給線と第１のサブ電源電圧供給線との間、あるいは第２
のメイン電源電圧供給線と第２のサブ電源電圧供給線と
の間にそれぞれ複数のスイッチＭＯＳＦＥＴを設け、こ
れらのＭＯＳＦＥＴを半導体基板面上にそれぞれ分散し
て配置することで、サブ電源電圧供給線及びサブ接地電
位供給線のインピーダンスを低くすることができるとい
う効果が得られる。（２）上記（１）項により、ダイナミック型ＲＡＭ等の
高速化を図ることができるという効果が得られる。

【００７０】（３）上記（１）項及び（２）項におい
て、第１及び第２のサブ電源電圧供給線を、その全部又
は一部が第１又は第２のメイン電源電圧供給線とは異な
る金属配線層を用いて、かつその投影面上で互いに重な
るべく形成することで、メイン電源電圧供給線，サブ電
源電圧供給線，メイン接地電位供給線ならびにサブ接地
電位供給線のレイアウト所要面積を縮小できるという効
果が得られる。（４）上記（３）項により、ダイナミック型ＲＡＭ等の
チップサイズを縮小し、その低コスト化を図ることがで
きるという効果が得られる。

【００７１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、サブ電源電圧ＶＣＴ及びサブ接地電
位ＶＳＴは、第１の電圧Ｖ１及び第２の電圧Ｖ２を電源
電圧ＶＣＣ及び接地電位ＶＳＳと同様に外部から供給
し、これらを内部電圧発生回路ＶＧにより選択的に切り
換えることにより生成してもよい。また、ダイナミック
型ＲＡＭは、任意数のメモリマットを備えることができ
るし、そのビット構成も任意である。メモリマットＭＡ
Ｔ０〜ＭＡＴ７の各メモリアレイＭＡＲＹは、任意数の
冗長素子を含むことができる。さらに、ダイナミック型
ＲＡＭは、アドレスマルチプレックス方式を採ることを
必須条件としないし、そのブロック構成や起動制御信
号，アドレス信号及び内部制御信号等の組み合わせなら
びに電源電圧の極性等は、種々の実施形態を採りうる。

【００７２】図２において、半導体基板ＣＨＩＰ面上に
設けられるスイッチ回路の数やその配置位置等は、任意
に設定できる。また、メイン電源電圧供給線，サブ電源
電圧供給線，メイン接地電位供給線ならびにサブ接地電
位供給線は、例えば半導体基板ＣＨＩＰの左右の端に各
長辺に沿って配置してもよいし、その全体的な配置も任
意である。半導体基板ＣＨＩＰの形状やメモリマットＭ
ＡＴ０〜ＭＡＴ７の配置順序ならびに各部の具体的配置
は、本発明の主旨に影響を与えない。

【００７３】図３において、タイミング発生回路ＴＧの
部分的な回路構成は、この発明の主旨を説明するための
簡素な一例であって、ダイナミック型ＲＡＭの機能に影
響を与えない。図４において、Ｓ１に代表されるスイッ
チ回路は、Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴ
のいずれか一方だけを含むものであってもよいし、その
両方をそれぞれ複数個ずつ含むものであってもよい。

【００７４】図７〜図９において、ＭＯＳＦＥＴ及び供
給線等具体的形状及び配置位置は任意に設定できるし、
その結合方法等も同様である。また、金属配線層に余裕
がある場合、必ずしもメイン電源電圧供給線及びサブ電
源電圧供給線あるいはメイン接地電位供給線及びサブ接
地電位供給線を異なる配線層とすることはないし、重な
るように配置する必要もない。ダイナミック型ＲＡＭに
は、任意数層の金属配線層を用意できるし、その材料に
ついても任意に選定できる。

【００７５】以上の実施例では、本発明を電源電圧ＶＣ
Ｃ及びサブ電源電圧ＶＣＴならびに接地電位及びサブ接
地電位ＶＳＴを動作電源とするＣＭＯＳ論理回路に応用
した場合について説明してきたが、同様な方法は、例え
ばその絶対値が電源電圧ＶＣＣより所定値だけ大きなワ
ード線選択用の高電位ＶＣＨを主たる動作電源とするＣ
ＭＯＳ論理回路にも応用できるし、例えば電源電圧ＶＣ
Ｃを降圧した内部電源電圧ＶＣＬを主たる動作電源とす
るＣＭＯＳ論理回路にも応用できる。

【００７６】さらに、以上の説明では、主として本発明
者によってなされた発明をその背景となった利用分野で
あるダイナミック型ＲＡＭに適用した場合について説明
したが、それに限定されるものではなく、例えば、スタ
ティック型ＲＡＭ等の各種メモリ集積回路やマイクロコ
ンピュータ等の各種デジタル集積回路装置にも適用でき
る。この発明は、少なくともスタンバイ電流低減方式を
採る半導体装置ならびにこのような半導体装置を含む装
置又はシステムに広く適用できる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタンバイ電流低減方式を
採り、かつ第１の電源電圧を伝達する第１のメイン電源
電圧供給線と、第１の電源電圧又はその絶対値が第１の
電源電圧より所定値だけ小さな第１の電圧を選択的に伝
達する第１のサブ電源電圧供給線と、第２の電源電圧を
伝達する第２のメイン電源電圧供給線と、第２の電源電
圧又はその絶対値が第２の電源電圧より所定値だけ大き
な第２の電圧を選択的に伝達する第２のサブ電源電圧供
給線とを具備するダイナミック型ＲＡＭ等において、第
１のメイン電源電圧供給線と第１のサブ電源電圧供給線
との間、あるいは第２のメイン電源電圧供給線と第２の
サブ電源電圧供給線との間にそれぞれ複数のスイッチＭ
ＯＳＦＥＴを設け、これらのＭＯＳＦＥＴを半導体基板
面上にそれぞれ分散して配置するとともに、第１及び第
２のサブ電源電圧供給線を、その全部又は一部が第１又
は第２のメイン電源電圧供給線とは異なる金属配線層を
用いて、かつその投影面上で互いに重なるべく形成する
ことで、サブ電源電圧供給線及びサブ接地電位供給線の
インピーダンスを低くし、ダイナミック型ＲＡＭ等の高
速化を図ることができるとともに、メイン電源電圧供給
線，サブ電源電圧供給線，メイン接地電位供給線ならび
にサブ接地電位供給線のレイアウト所要面積を縮小し、
ダイナミック型ＲＡＭ等のチップサイズを縮小して、そ
の低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な回路図である。

【図４】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な接続図である。

【図５】図１のダイナミック型ＲＡＭのスイッチ回路を
集中配置した場合の一実施例を示す等価回路図である。

【図６】図１のダイナミック型ＲＡＭのスイッチ回路を
分散配置した場合の一実施例を示す等価回路図である。

【図７】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な拡大配置図である。

【図８】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な断面構造図である。

【図９】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す部分的な断面構造図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＭＡＲＹ……メ
モリアレイ、ＸＤ……Ｘアドレスデコーダ、ＳＡ……セ
ンスアンプ、ＹＤ……Ｙアドレスデコーダ、ＸＢ……Ｘ
アドレスバッファ、ＹＢ……Ｙアドレスバッファ、ＩＯ
……データ入出力回路、ＶＧ……内部電圧発生回路、Ｔ
Ｇ……タイミング発生回路。Ｄ０〜Ｄ７……入力又は出
力データあるいはその入出力端子、ＲＡＳＢ……ロウア
ドレスストローブ信号又はその入力端子、ＣＡＳＢ……
カラムアドレスストローブ信号又はその入力端子、ＷＥ
Ｂ……ライトイネーブル信号又はその入力端子、Ａ０〜
Ａｉ……アドレス信号又はその入力端子、ＶＣＣ……電
源電圧又はその入力端子、ＶＳＳ……接地電位又はその
入力端子、ＶＣＴ……サブ電源電圧、ＶＳＴ……サブ接
地電位。ＣＨＩＰ……半導体基板、Ｓ１……スイッチ回
路、ＭＶＣ，ＭＶＣＸ，ＭＶＣＹ……メイン電源電圧供
給線、ＳＶＣ，ＳＶＣＸ，ＳＶＣＹ……サブ電源電圧供
給線、ＭＶＳ，ＭＶＳＸ，ＭＶＳＹ……メイン接地電位
供給線、ＳＶＳ，ＳＶＳＸ，ＳＶＳＹ……サブ接地電位
供給線。ＩＢ……入力回路、Ｖ１〜Ｖ７，Ｖｘ……ＣＭ
ＯＳインバータ、ＮＡ１……ＣＭＯＳナンド（ＮＡＮ
Ｄ）ゲート、Ｐ０〜Ｐ５，Ｐｘ……ＰチャンネルＭＯＳ
ＦＥＴ、Ｎ０〜Ｎ５，Ｎｘ……ＮチャンネルＭＯＳＦＥ
Ｔ。Ｒ₁〜Ｒ₂……抵抗、ｎａ〜ｎｃ……内部ノード。
Ｍ１……第１層金属配線層、Ｍ２……第２層金属配線
層、Ｍ３……第３層金属配線層、Ｍ４……第４層金属配
線層、ＣＯＮＴ……コンタクト、ＴＨ１〜ＴＨ３……ス
ルーホール、ＦＧ……ゲート層。ＰＳＵＢ……Ｐ型半導
体基板、ＮＷＥＬＬ……Ｎ型ウェル領域、Ｐ⁺……Ｐ型
拡散層、Ｎ⁺……Ｎ型拡散層。

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧を伝達する第１のメイン
電源電圧供給線と、上記第１の電源電圧又はその絶対値が上記第１の電源電
圧より所定値だけ小さな第１の電圧を選択的に伝達する
第１のサブ電源電圧供給線と、第２の電源電圧を伝達する第２のメイン電源電圧供給線
と、上記第２の電源電圧又はその絶対値が上記第２の電源電
圧より所定値だけ大きな第２の電圧を選択的に伝達する
第２のサブ電源電圧供給線と、上記第１のメイン電源電圧供給線と第１のサブ電源電圧
供給線との間、あるいは上記第２のメイン電源電圧供給
線と第２のサブ電源電圧供給線との間にそれぞれ設けら
れ、半導体基板面上にそれぞれ分散して配置される複数
のスイッチ手段とを具備することを特徴とする半導体装
置。
【請求項２】請求項１において、上記第１のサブ電源電圧供給線には、上記半導体装置が
アクティブ状態にあるとき上記第１の電源電圧が伝達さ
れ、スタンバイ状態にあるとき上記第１の電圧が伝達さ
れるものであり、上記第２のサブ電源電圧供給線には、上記半導体装置が
アクティブ状態にあるとき上記第２の電源電圧が伝達さ
れ、スタンバイ状態にあるとき上記第２の電圧が伝達さ
れるものであって、上記スイッチ手段は、上記半導体装置がアクティブ状態
にあるとき、選択的にオン状態とされるものであること
を特徴とする半導体装置。
【請求項３】請求項１又は請求項２において、上記第１のサブ電源電圧供給線は、その全部又は一部が
上記第１のメイン電源電圧供給線とは異なる金属配線層
を用いて、かつその投影面上で互いに重なるべく形成さ
れるものであり、上記第２のサブ電源電圧供給線は、その全部又は一部が
上記第２のメイン電源電圧供給線とは異なる金属配線層
を用いて、かつその投影面上で互いに重なるべく形成さ
れるものであることを特徴とする半導体装置。
【請求項４】第１の電源電圧を伝達する第１のメイン
電源電圧供給線と、上記第１の電源電圧又はその絶対値が上記第１の電源電
圧より所定値だけ小さな第１の電圧を選択的に伝達する
第１のサブ電源電圧供給線と、第２の電源電圧を伝達する第２のメイン電源電圧供給線
と、上記第２の電源電圧又はその絶対値が上記第２の電源電
圧より所定値だけ大きな第２の電圧を選択的に伝達する
第２のサブ電源電圧供給線とを具備し、上記第１のサブ電源電圧供給線が、上記第１のメイン電
源電圧供給線とは異なる金属配線層を用いて、かつその
投影面上で互いに重なるべく形成され、上記第２のサブ電源電圧供給線が、上記第２のメイン電
源電圧供給線とは異なる金属配線層を用いて、かつその
投影面上で互いに重なるべく形成されることを特徴とす
る半導体装置。
【請求項５】請求項４において、上記半導体装置は、上記第１のメイン電源電圧供給線と
第１のサブ電源電圧供給線との間、あるいは上記第２の
メイン電源電圧供給線と第２のサブ電源電圧供給線との
間にそれぞれ設けられ、半導体基板上にそれぞれ分散し
て配置される複数のスイッチ手段を具備するものである
ことを特徴とする半導体装置。
【請求項６】請求項４又は請求項５において、上記第１のサブ電源電圧供給線には、上記半導体装置が
アクティブ状態にあるとき上記第１の電源電圧が伝達さ
れ、スタンバイ状態にあるとき上記第１の電圧が伝達さ
れるものであり、上記第２のサブ電源電圧供給線には、上記半導体装置が
アクティブ状態にあるとき上記第２の電源電圧が伝達さ
れ、スタンバイ状態にあるとき上記第２の電圧が伝達さ
れるものであって、上記スイッチ手段は、上記半導体装置がアクティブ状態
にあるとき、選択的にオン状態とされるものであること
を特徴とする半導体装置。