JPH10208465A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタンバイ電流低減方式を採るダイナミック
型ＲＡＭ等のレイアウト設計を効率化し、その設計工数
を削減する。 【解決手段】 ダイナミック型ＲＡＭ等において、イン
バータ等のＣＭＯＳ論理ゲートの電源電圧供給ノード又
は接地電位供給ノードとなる金属配線層を、メイン電源
電圧供給線ＭＶＣＳ，サブ電源電圧供給線ＳＶＣＳ，メ
イン接地電位供給線ＭＶＳＳならびにサブ接地電位供給
線ＳＶＳＳと交差させて配置し、マスタースライスによ
り選択的にコンタクトＣＯＮ１１〜ＣＯＮ４１ならびに
ＣＯＮ１２〜ＣＯＮ４２を形成して、いずれの電源電圧
供給線又は接地電位供給線とも容易に結合できるように
することで、共通のセルパターンをもって、スタンバイ
電流低減に必要な結合形態の異なる各種ＣＭＯＳ論理ゲ
ートを実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、ＣＭＯＳ論理ゲートをその基本構成素子と
しかつスタンバイ電流低減方式を採るダイナミック型Ｒ
ＡＭならびにその配置設計の効率化に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ（相補型ＭＯＳ）論理ゲートがある。また、このよ
うなＣＭＯＳ論理ゲートをその基本構成素子とするダイ
ナミック型ＲＡＭ（ランダムアクセスメモリ）等の半導
体装置がある。

【０００３】一方、ＣＭＯＳ論理ゲートを基本構成素子
とするダイナミック型ＲＡＭ等に、電源電圧ＶＣＣを伝
達するメイン電源電圧供給線（メイン電源線）と、アク
ティブ状態時は電源電圧ＶＣＣを伝達しスタンバイ状態
時には電源電圧ＶＣＣより所定値だけ低い電位を伝達す
るサブ電源電圧供給線（サブ電源線）と、接地電位ＶＳ
Ｓを伝達するメイン接地電位供給線（メイン電源線）
と、アクティブ状態時は接地電位ＶＳＳを伝達しスタン
バイ状態時には接地電位ＶＳＳより所定値だけ高い電位
を伝達するサブ接地電位供給線（サブ電源線）とを設
け、ＣＭＯＳ論理ゲートの電源電圧供給ノード及び接地
電位供給ノードを、その入力信号のスタンバイ時の論理
レベルに応じて選択的にメイン電源電圧供給線又はサブ
電源電圧供給線あるいはメイン接地電位供給線又はサブ
接地電位供給線に結合することで、オフ状態にあるＰチ
ャンネル又はＮチャンネルＭＯＳＦＥＴのサブスレッシ
ョルド電流を抑制し、スタンバイ状態時におけるダイナ
ミック型ＲＡＭ等の動作電流を削減するいわゆるスタン
バイ電流低減方式が、例えば、１９９３シンポジウム・
オン・ＶＬＳＩ・サーキット、ダイジェスト・オブ・テ
クニカル・ペーパーズの第４７頁〜第４８頁ならびに第
８４頁〜第８４頁に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記スタンバイ電流低減方式を採るダ
イナミック型ＲＡＭを開発しようとして、次のような問
題点に直面した。すなわち、このダイナミック型ＲＡＭ
において、ＣＭＯＳ論理ゲートの電源電圧供給ノード及
び接地電位供給ノードは、前述のように、その入力信号
の論理レベルに応じて選択的にメイン電源電圧供給線又
はサブ電源電圧供給線あるいはメイン接地電位供給線又
はサブ接地電位供給線に結合されるが、これらのＣＭＯ
Ｓ論理ゲートは、その電源電圧供給線又は接地電位供給
線との結合形態に応じて個別のセルパターンをもって形
成されるため、ＣＭＯＳ論理ゲートの論理機能ごとに少
なくとも２種類のセルパターンが必要となる。この結
果、ダイナミック型ＲＡＭ等の所要セルパターン数が増
大するとともに、ダイナミック型ＲＡＭ等のレイアウト
設計が思うように効率化されず、その設計工数が増大す
る。

【０００５】この発明の目的は、スタンバイ電流低減方
式を採るダイナミック型ＲＡＭ等のレイアウト設計を効
率化し、その設計工数を削減することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メイン電源電圧供給線及びサ
ブ電源電圧供給線ならびにメイン接地電位供給線及びサ
ブ接地電位供給線を設け、ＣＭＯＳ論理ゲートの電源電
圧供給ノード及び接地電位供給ノードを、その入力信号
のスタンバイ状態時における論理レベルに応じて選択的
にメイン電源電圧供給線又はサブ電源電圧供給線あるい
はメイン接地電位供給線又はサブ接地電位供給線に結合
することで、サブスレッショルド電流を削減するスタン
バイ電流低減方式を採るダイナミック型ＲＡＭ等におい
て、ＣＭＯＳ論理ゲートの電源電圧供給ノード又は接地
電位供給ノードとなる金属配線層を、メイン電源電圧供
給線及びサブ電源電圧供給線あるいはメイン接地電位供
給線及びサブ接地電位供給線と交差させて配置し、マス
タースライスにより選択的にコンタクトを形成して、い
ずれの電源電圧供給線又は接地電位供給線とも容易に結
合できるようにする。

【０００８】上記した手段によれば、共通のセルパター
ンをもって、その電源電圧供給ノード及び接地電位供給
ノードをメイン電源電圧供給線又はサブ電源電圧供給線
あるいはメイン接地電位供給線又はサブ接地電位供給線
のいずれにも選択的にかつ容易に結合しうるＣＭＯＳ論
理ゲートを実現できる。この結果、セルパターンの所要
数を削減して、スタンバイ電流低減方式を採るダイナミ
ック型ＲＡＭ等のレイアウト設計を効率化し、その設計
工数を削減することができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のダイナミック
型ＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定数組の相補ビット線とを含む。これらのワード線及
び相補ビット線の交点には、情報蓄積キャパシタ及びア
ドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型
メモリセルが格子状に配置される。

【００１１】メモリアレイＭＡＲＹを構成するワード
は、その下方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。このＸアドレスデコー
ダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビット
の内部アドレス信号Ｘ０〜Ｘｉが供給され、タイミング
発生回路ＴＧから内部制御信号ＸＤＧが供給される。ま
た、ＸアドレスバッファＸＢには、アドレス入力端子Ａ
０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分
割的に供給され、タイミング発生回路ＴＧから内部制御
信号ＸＬが供給される。

【００１２】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。また、ＸアドレスデコーダＸＤは、内
部制御信号ＸＤＧのハイレベルを受けて選択的に動作状
態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線を択一的
にハイレベルの選択状態とする。

【００１３】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その左方においてセンスアンプＳＡに結
合され、これを介して相補共通データ線ＣＤ＊に択一的
に接続される。センスアンプＳＡには、Ｙアドレスデコ
ーダＹＤから所定数のビット線選択信号が供給され、タ
イミング発生回路ＴＧから内部制御信号ＰＡが供給され
る。また、ＹアドレスデコーダＹＤには、Ｙアドレスバ
ッファＹＢから内部アドレス信号Ｙ０〜Ｙｉが供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＹＤＧが
供給される。さらに、ＹアドレスバッファＹＢには、ア
ドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ
０〜ＡＹｉが時分割的に供給され、タイミング発生回路
ＴＧから内部制御信号ＹＬが供給される。

【００１４】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＤＧがハイレベルとされることで選択的に
動作状態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコー
ドして、ビット線選択信号の対応するビットを択一的に
ハイレベルの選択状態とする。

【００１５】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられるｎ＋１個の単
位回路を含む。これらの単位回路は、一対のＣＭＯＳイ
ンバータが交差結合されてなる単位増幅回路と、一対の
スイッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各
単位回路の単位増幅回路は、内部制御信号ＰＡがハイレ
ベルとされることで選択的にかつ一斉に動作状態とさ
れ、メモリアレイＭＡＲＹの選択されたワード線に結合
される所定数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号を増幅して、ハイレ
ベル又はロウレベルの２値読み出し信号とする。また、
各スイッチＭＯＳＦＥＴ対は、対応するビット線選択信
号がハイレベルとされることで選択的にオン状態とさ
れ、メモリアレイＭＡＲＹの対応する１組の相補ビット
線と相補共通データ線ＣＤ＊つまりはデータ入出力回路
ＩＯとの間を選択的に接続状態とする。

【００１６】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、図示
されないライトアンプ及びメインアンプならびにデータ
入力バッファ及びデータ出力バッファを含む。このう
ち、ライトアンプの出力端子及びメインアンプの入力端
子は、相補共通データ線ＣＤ＊に共通結合される。ライ
トアンプの入力端子は、データ入力バッファの出力端子
に結合され、データ入力バッファの入力端子は、データ
入力端子Ｄｉｎに結合される。また、メインアンプの出
力端子は、データ出力バッファの入力端子に結合され、
データ出力バッファの出力端子は、データ出力端子Ｄｏ
ｕｔに結合される。

【００１７】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされた後、相補共通データ線ＣＤ
＊を介してメモリアレイＭＡＲＹの選択された１個のメ
モリセルに書き込まれる。一方、データ入出力回路ＩＯ
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたメモリセルから相補共通データ線ＣＤ＊を介
して出力される２値読み出し信号をさらに増幅して、デ
ータ出力バッファに伝達する。この読み出しデータは、
データ出力バッファからデータ出力端子Ｄｏｕｔを介し
て外部送出される。

【００１８】タイミング発生回路ＴＧは、特に制限され
ないが、外部から起動制御信号として供給されるロウア
ドレスストローブ信号ＲＡＳＢ（ここで、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号等については、その名称の末尾にＢを伏して表す。以
下同様），カラムアドレスストローブ信号ＣＡＳＢなら
びにライトイネーブル信号ＷＥＢをもとに上記各種の内
部制御信号を選択的に形成し、ダイナミック型ＲＡＭの
各部に供給する。

【００１９】この実施例において、タイミング発生回路
ＴＧを含むダイナミック型ＲＡＭの周辺回路は、ＣＭＯ
Ｓ論理ゲートをその基本構成素子として構成され、各Ｃ
ＭＯＳ論理ゲートの電源電圧供給ノード及び接地電位供
給ノードは、その入力信号の論理レベルに応じて対応す
るコンタクトの位置をマスタースライスにより変更する
だけで、選択的にメイン電源電圧供給線又はサブ電源電
圧供給線あるいはメイン接地電位供給線又はサブ接地電
位供給線に結合できる構成とされる。これにより、共通
のセルパターンをもとに、その電源電圧供給ノード及び
接地電位供給ノードがメイン電源電圧供給線又はサブ電
源電圧供給線あるいはメイン接地電位供給線又はサブ接
地電位供給線に結合されたＣＭＯＳ論理ゲートを容易に
実現できる。この結果、セルパターンの所要数を削減し
て、ダイナミック型ＲＡＭのレイアウト設計を効率化
し、その設計工数を削減することができる。

【００２０】この実施例のダイナミック型ＲＡＭは、さ
らに、内部電圧発生回路ＶＧを備える。この内部電圧発
生回路ＶＧは、電源電圧ＶＣＣ及び接地電位ＶＳＳをも
とに所定のサブ電源電圧ＶＣＴ及びサブ接地電位ＶＳＴ
を形成し、その電位をタイミング発生回路ＴＧから供給
される反転内部信号Ｒ０Ｂに従って選択的に切り換え
る。すなわち、内部電圧発生回路ＶＧは、ダイナミック
型ＲＡＭがアクティブ状態とされ反転内部信号Ｒ０Ｂが
ロウレベルとされるとき、サブ電源電圧ＶＣＴを電源電
圧ＶＣＣと同電位とし、サブ接地電位ＶＳＴを接地電位
ＶＳＳと同電位とする。また、ダイナミック型ＲＡＭが
スタンバイ状態とされ反転内部信号Ｒ０Ｂがハイレベル
とされるときには、サブ電源電圧ＶＣＴを、電源電圧Ｖ
ＣＣより所定電位だけ低い第１の電位Ｖ１とし、サブ接
地電位ＶＳＴを、接地電位ＶＳＳより所定電位だけ高い
第２の電位Ｖ２とする。

【００２１】内部電圧発生回路ＶＧにより形成されるサ
ブ電源電圧ＶＣＴは、サブ電源電圧供給線ＳＶＣＳを介
してダイナミック型ＲＡＭの各部に供給され、サブ接地
電位ＶＳＴは、サブ接地電位供給線ＳＶＳＳを介してダ
イナミック型ＲＡＭの各部に供給される。なお、電源電
圧ＶＣＣは、メイン電源電圧供給線ＭＶＣＳを介してダ
イナミック型ＲＡＭの各部に供給され、接地電位ＶＳＳ
は、メイン接地電位供給線ＭＶＳＳを介してダイナミッ
ク型ＲＡＭの各部に供給される。

【００２２】図２には、図１のダイナミック型ＲＡＭに
含まれるタイミング発生回路ＴＧの一実施例の部分的な
回路図が示され、図３には、その一実施例の信号波形図
が示されている。これらの図をもとに、タイミング発生
回路ＴＧの部分的な回路構成とその動作の概要について
説明する。

【００２３】図２において、タイミング発生回路ＴＧ
は、特に制限されないが、ロウアドレスストローブ信号
ＲＡＳＢを受ける入力回路ＩＢを含む。この入力回路Ｉ
Ｂの出力信号つまり反転内部信号Ｒ０Ｂは、前述のよう
に、内部電圧発生回路ＶＧに供給されるとともに、ＣＭ
ＯＳ型のナンド（ＮＡＮＤ）ゲートＮＡ１の一方の入力
端子に供給される。ナンドゲートＮＡ１の他方の入力端
子には、反転内部信号Ｒ０ＢのＣＭＯＳインバータＶ１
〜Ｖ４による遅延信号が供給される。さらに、反転内部
信号Ｒ０Ｂは、ＣＭＯＳインバータＶ６を経て内部信号
Ｒ２となり、さらにＣＭＯＳインバータＶ７を経て反転
内部信号Ｒ２Ｂとなる。

【００２４】インバータＶ１の出力信号は、内部信号Ｄ
１となり、インバータＶ２，Ｖ３ならびにＶ４の出力信
号は、それぞれ内部信号Ｄ２，Ｄ３ならびにＤ４とな
る。また、ナンドゲートＮＡ１の出力信号は、内部信号
Ｒ１となり、この内部信号Ｒ１は、上記反転内部信号Ｒ
０Ｂ及びインバータＶ４の出力信号つまり内部信号Ｄ４
がともにハイレベルとされるとき、選択的にロウレベル
とされる。内部信号Ｒ１は、ＣＭＯＳインバータＶ５を
経て反転内部信号Ｒ１Ｂとなる。

【００２５】ここで、ロウアドレスストローブ信号ＲＡ
ＳＢは、図３に示されるように、ダイナミック型ＲＡＭ
がスタンバイ状態とされるとき電源電圧ＶＣＣのような
ハイレベル（Ｈ）とされ、ダイナミック型ＲＡＭがアク
ティブ状態とされるときには接地電位ＶＳＳのようなロ
ウレベル（Ｌ）とされる。

【００２６】ロウアドレスストローブ信号ＲＡＳＢがハ
イレベルとされダイナミック型ＲＡＭがスタンバイ状態
とされるとき、タイミング発生回路ＴＧでは、反転内部
信号Ｒ０Ｂならびに内部信号Ｄ２及びＤ４がハイレベル
とされ、内部信号Ｄ１及びＤ３ならびに内部信号Ｒ１が
ロウレベルとされる。内部電圧発生回路ＶＧでは、反転
内部信号Ｒ０Ｂのハイレベルを受けて、サブ電源電圧Ｖ
ＣＴが電源電圧ＶＣＣより所定電位だけ低い第１の電位
Ｖ１とされ、サブ接地電位ＶＳＴは接地電位ＶＳＳより
所定電位だけ高い第２の電位Ｖ２とされる。

【００２７】次に、ロウアドレスストローブ信号ＲＡＳ
Ｂがロウレベルとされダイナミック型ＲＡＭがアクティ
ブ状態とされると、タイミング発生回路ＴＧでは、まず
反転内部信号Ｒ０Ｂがロウレベルとされた後、インバー
タＶ１〜Ｖ４からなる遅延回路の遅延時間が経過した時
点で内部信号Ｄ４がロウレベルとされる。ナンドゲート
ＮＡ１の出力信号つまり内部信号Ｒ１は、反転内部信号
Ｒ０Ｂのロウレベルを受けてハイレベルに変化される。
また、内部電圧発生回路ＶＧでは、反転内部信号Ｒ０Ｂ
のロウレベルを受けて、サブ電源電圧ＶＣＴが電源電圧
ＶＣＣと同電位とされ、サブ接地電位ＶＳＴは接地電位
ＶＳＳと同電位とされる。

【００２８】一方、ロウアドレスストローブ信号ＲＡＳ
Ｂがハイレベルに戻されダイナミック型ＲＡＭがスタン
バイ状態に戻されると、タイミング発生回路ＴＧでは、
まず反転内部信号Ｒ０Ｂがハイレベルに戻され、続いて
インバータＶ１〜Ｖ４からなる遅延回路の遅延時間が経
過した時点で内部信号Ｄ４がハイレベルに戻される。ナ
ンドゲートＮＡ１の出力信号つまり内部信号Ｒ１は、反
転内部信号Ｒ０Ｂがハイレベルに戻されかつ内部信号Ｄ
４がハイレベルに戻されたのを受けてロウレベルに戻さ
れる。また、内部電圧発生回路ＶＧでは、反転内部信号
Ｒ０Ｂのハイレベルを受けて、サブ電源電圧ＶＣＴが第
１の電位Ｖ１に戻され、サブ接地電位ＶＳＴが第２の電
位Ｖ２に戻される。

【００２９】図４には、図２のタイミング発生回路ＴＧ
の点線で囲まれた部分の一実施例の接続図が示され、図
５には、その一実施例の拡大配置図が示されている。こ
れらの図をもとに、ダイナミック型ＲＡＭの周辺回路を
構成するＣＭＯＳ論理ゲートの具体的構成，接続形態及
びレイアウトならびにその特徴について説明する。な
お、図４には、各内部信号の名称の後に、そのスタンバ
イ状態時における論理レベルＨ又はＬが括弧を付して示
されている。また、図５に関する記述では、同図の位置
関係をもって半導体基板面での上下左右を表す。以下の
回路図において、そのチャネル（バックゲート）部に矢
印が付されるＭＯＳＦＥＴはＰチャンネル型であり、矢
印の付されないＭＯＳＦＥＴはＮチャンネル型である。

【００３０】図４において、タイミング発生回路ＴＧの
インバータＶ１は、一対のＰチャンネルＭＯＳＦＥＴＰ
１及びＮチャンネルＭＯＳＦＥＴＮ１からなり、インバ
ータＶ２，Ｖ３ならびにＶ４も、それぞれ一対のＰチャ
ンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴ
Ｎ２，ＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネル
ＭＯＳＦＥＴＮ３ならびにＰチャンネルＭＯＳＦＥＴＰ
４及びＮチャンネルＭＯＳＦＥＴＮ４からなる。インバ
ータＶ１の入力端子つまりＭＯＳＦＥＴＰ１及びＮ１の
共通結合されたゲートには、入力回路ＩＢの出力信号つ
まり反転内部信号Ｒ０Ｂが供給され、インバータＶ２の
入力端子つまりＭＯＳＦＥＴＰ２及びＮ２の共通結合さ
れたゲートには、前段のインバータＶ１の出力信号つま
り内部信号Ｄ１が供給される。また、インバータＶ３の
入力端子つまりＭＯＳＦＥＴＰ３及びＮ３の共通結合さ
れたゲートには、インバータＶ２の出力信号つまり内部
信号Ｄ２が供給され、インバータＶ４の入力端子つまり
ＭＯＳＦＥＴＰ４及びＮ４の共通結合されたゲートに
は、インバータＶ３の出力信号つまり内部信号Ｄ３が供
給される。インバータＶ４の出力信号つまり内部信号Ｄ
４は、タイミング発生回路ＴＧの図示されない後段回路
の入力端子に供給される。

【００３１】この実施例において、ダイナミック型ＲＡ
Ｍのスタンバイ状態時におけるインバータＶ１の入力信
号つまり反転内部信号Ｒ０Ｂの論理レベルは、前記図３
に示したように、ハイレベル（Ｈ）とされ、インバータ
Ｖ２の入力信号つまり内部信号Ｄ１の論理レベルは、ロ
ウレベル（Ｌ）とされる。また、インバータＶ３の入力
信号つまり内部信号Ｄ２のスタンバイ時の論理レベル
は、ハイレベル（Ｈ）とされ、インバータＶ４の入力信
号つまり内部信号Ｄ３の論理レベルは、ロウレベル
（Ｌ）とされる。さらに、インバータＶ４の出力信号つ
まり内部信号Ｄ４のスタンバイ時の論理レベルは、ハイ
レベル（Ｈ）とされる。

【００３２】ここで、インバータＶ１〜Ｖ４を構成する
ＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４は、図５に示され
るように、半導体基板上に形成されたＰ型拡散層をその
ソース又はドレイン領域とし、ＮチャンネルＭＯＳＦＥ
ＴＮ１〜Ｎ４は、Ｎ型拡散層をそのソース又はドレイン
領域とする。対応するＰ型拡散層及びＮ型拡散層は、そ
の中央部を縦に走るポリシリコン（ＰｏｌｙＳｉ）のゲ
ート層を介してそれぞれ結合され、各インバータの入力
端子となる。図５から明らかなように、各Ｐ型拡散層及
びＮ型拡散層のゲート層の左側は、それぞれＭＯＳＦＥ
ＴＰ１〜Ｐ４あるいはＮ１〜Ｎ４のソースとなり、ゲー
ト層の右側は、それぞれＭＯＳＦＥＴＰ１〜Ｐ４あるい
はＮ１〜Ｎ４のドレインとなる。

【００３３】インバータＶ１の入力端子つまりＭＯＳＦ
ＥＴＰ１及びＮ１の共通結合されたゲートは、対応する
第１層の金属配線層を介して入力回路ＩＢの出力端子に
結合される。また、インバータＶ２の入力端子つまりＭ
ＯＳＦＥＴＰ２及びＮ２の共通結合されたゲートは、対
応する第１層の金属配線層を介して前段のインバータＶ
１の出力端子つまりＭＯＳＦＥＴＰ１及びＮ１の共通結
合されたドレインに結合され、インバータＶ３の入力端
子つまりＭＯＳＦＥＴＰ３及びＮ３の共通結合されたゲ
ートは、対応する第１層の金属配線層を介して前段のイ
ンバータＶ２の出力端子つまりＭＯＳＦＥＴＰ２及びＮ
２の共通結合されたドレインに結合される。さらに、イ
ンバータＶ４の入力端子つまりＭＯＳＦＥＴＰ４及びＮ
４の共通結合されたゲートは、対応する第１層の金属配
線層を介して前段のインバータＶ３の出力端子つまりＭ
ＯＳＦＥＴＰ３及びＮ３の共通結合されたドレインに結
合され、インバータＶ４の出力端子つまりＭＯＳＦＥＴ
Ｐ４及びＮ４の共通結合されたドレインは、対応する第
１層の金属配線層を介してタイミング発生回路ＴＧの図
示されない後段回路の入力端子に結合される。

【００３４】一方、インバータＶ１〜Ｖ４を構成するＰ
チャンネルＭＯＳＦＥＴＰ１〜Ｐ４のソースは、特に制
限されないが、それぞれ１個のコンタクトを介して対応
する第１層の金属配線層に結合され、各インバータの第
１の電源供給ノードつまり電源電圧供給ノードとなる。
これらの第１層の金属配線層の上層には、第２層の金属
配線層からなるメイン電源電圧供給線ＭＶＣＳ（第１の
メイン電源電圧供給線）及びサブ電源電圧供給線ＳＶＣ
Ｓ（第１のサブ電源電圧供給線）が、横方向に平行して
配置される。このうち、メイン電源電圧供給線ＭＶＣＳ
には、前述のように、内部電圧発生回路ＶＧから電源電
圧ＶＣＣ（第１の電源電圧）が常に伝達され、サブ電源
電圧供給線ＳＶＣＳには、サブ電源電圧ＶＣＴが伝達さ
れる。すでに記述したように、サブ電源電圧ＶＣＴは、
ダイナミック型ＲＡＭがアクティブ状態とされるとき電
源電圧ＶＣＣと同電位とされ、スタンバイ状態時には電
源電圧ＶＣＣより所定値だけ低い第１の電位Ｖ１とされ
る。

【００３５】同様に、インバータＶ１〜Ｖ４を構成する
ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４のソースは、それ
ぞれ１個のコンタクトを介して対応する第１層の金属配
線層に結合され、各インバータの第２の電源供給ノード
つまり接地電位供給ノードとなる。これらの金属配線層
の上層には、第２層の金属配線層からなるメイン接地電
位供給線ＭＶＳＳ（第２のメイン電源電圧供給線）及び
サブ接地電位供給線ＳＶＳＳ（第２のサブ電源電圧供給
線）が平行して配置される。このうち、メイン接地電位
供給線ＭＶＳＳには、内部電圧発生回路ＶＧから接地電
位ＶＳＳ（第２の電源電圧）が定常的に伝達され、サブ
接地電位供給線ＳＶＳＳには、サブ接地電位ＶＳＴが伝
達される。サブ接地電位ＶＳＴは、ダイナミック型ＲＡ
Ｍがアクティブ状態とされるとき接地電位ＶＳＳと同電
位とされ、スタンバイ状態時には接地電位ＶＳＳより所
定値だけ高い第２の電位Ｖ２とされる。

【００３６】この実施例において、その入力信号つまり
反転内部信号Ｒ０Ｂ又は内部信号Ｄ２のスタンバイ状態
時における論理レベルがハイレベルとされるインバータ
Ｖ１及びＶ３では、その電源電圧供給ノードとなるＭＯ
ＳＦＥＴＰ１又はＰ３のソースつまり対応する第１の金
属配線層が、対応する第１のコンタクトＣＯＮ１１又は
ＣＯＮ３１を介してサブ電源電圧供給線ＳＶＣＳに結合
され、その接地電位供給ノードとなるＭＯＳＦＥＴＮ１
又はＮ３のソースつまり対応する第１の金属配線層は、
対応する第２のコンタクトＣＯＮ１２又はＣＯＮ３２を
介してメイン接地電位供給線ＭＶＳＳに結合される。一
方、その入力信号つまり内部信号Ｄ１又はＤ３のスタン
バイ状態時における論理レベルがロウレベルとされるイ
ンバータＶ２及びＶ４では、その電源電圧供給ノードと
なるＭＯＳＦＥＴＰ２又はＰ４のソースつまり対応する
第１の金属配線層が、対応する第１のコンタクトＣＯＮ
２１又はＣＯＮ４１を介してメイン電源電圧供給線ＭＶ
ＣＳに結合され、その接地電位供給ノードとなるＭＯＳ
ＦＥＴＮ２又はＮ４のソースつまり対応する第１の金属
配線層は、対応する第２のコンタクトＣＯＮ２２又はＣ
ＯＮ４２を介してサブ接地電位供給線ＳＶＳＳに結合さ
れる。

【００３７】ダイナミック型ＲＡＭがスタンバイ状態と
されるとき、その入力信号つまり反転内部信号Ｒ０Ｂ又
は内部信号Ｄ２の論理レベルがハイレベルとされるイン
バータＶ１及びＶ３では、Ｎチャンネル型のＭＯＳＦＥ
ＴＮ１及びＮ３がオン状態となり、Ｐチャンネル型のＭ
ＯＳＦＥＴＰ１及びＰ３はオフ状態となる。周知のよう
に、オフ状態にあるＰチャンネルＭＯＳＦＥＴＰ１及び
Ｐ３は、そのソースつまり電源電圧供給ノードが従来の
ように反転内部信号Ｒ０Ｂ及び内部信号Ｄ２のハイレベ
ルと同電位の電源電圧ＶＣＣに結合される場合、そのゲ
ート・ソース間電圧がゼロとなって所定のサブスレッシ
ョルド電流を流す。しかし、この実施例のように、その
電源電圧供給ノードが電源電圧ＶＣＣより所定値だけ低
い第１の電位Ｖ１つまりサブ電源電圧供給線ＳＶＣＳに
結合される場合、ＰチャンネルＭＯＳＦＥＴＰ１及びＰ
３は、そのゲート・ソース間電圧が逆向きとされること
で完全なオフ状態となり、サブスレッショルド電流が抑
制される。

【００３８】同様に、ダイナミック型ＲＡＭがスタンバ
イ状態とされるとき、その入力信号つまり内部信号Ｄ１
又はＤ３の論理レベルがロウレベルとされるインバータ
Ｖ２及びＶ４では、Ｐチャンネル型のＭＯＳＦＥＴＰ２
及びＰ４がオン状態となり、Ｎチャンネル型のＭＯＳＦ
ＥＴＮ２及びＮ４はオフ状態となる。周知のように、オ
フ状態にあるＮチャンネルＭＯＳＦＥＴＮ２及びＮ４
は、そのソースつまり接地電位供給ノードが従来のよう
に内部信号Ｄ２及びＤ４のロウレベルと同電位の接地電
位ＶＳＳに結合される場合、そのゲート・ソース間電圧
がゼロとなって所定のサブスレッショルド電流を流す。
しかし、この実施例のように、その接地電位供給ノード
が接地電位ＶＳＳより所定値だけ高い第２の電位Ｖ２つ
まりサブ接地電位供給線ＳＶＳＳに結合される場合に
は、ＮチャンネルＭＯＳＦＥＴＮ２及びＮ４は、そのゲ
ート・ソース間電圧が逆向きとされることで完全なオフ
状態となり、サブスレッショルド電流が抑制される。

【００３９】なお、ＣＭＯＳ論理ゲートに関する以上の
ような対策は、図３の部分を除くタイミング発生回路Ｔ
Ｇの各部ならびにダイナミック型ＲＡＭのタイミング発
生回路ＴＧを除く各ブロックでも同様に行われる。この
結果、この実施例では、ダイナミック型ＲＡＭのスタン
バイ状態時におけるサブスレッショルド電流が全体的に
抑制され、そのスタンバイ電流が低減されるものとな
る。

【００４０】一方、この実施例のダイナミック型ＲＡＭ
では、図５に例示したように、ＣＭＯＳインバータＶ１
〜Ｖ４がすべて同一のセルパターンをもとに形成され、
その電源電圧供給ノード及び接地電位供給ノードは、対
応する第１層の金属配線層に対する第１又は第２のコン
タクトの位置がマスタースライスによって選択的に変更
されることで、メイン電源電圧供給線ＭＶＣＳ又はサブ
電源電圧供給線ＳＶＣＳあるいはメイン接地電位供給線
ＭＶＳＳ又はサブ接地電位供給線ＳＶＳＳと選択的に結
合される。つまり、この実施例では、共通のセルパター
ンをもって、サブスレッショルド電流を抑制するための
各種結合形態のＣＭＯＳ論理ゲートが容易に実現できる
訳であって、これによってセルパターンの所要数を削減
することができるとともに、ダイナミック型ＲＡＭのレ
イアウト設計を効率化し、その設計工数を削減すること
ができるものである。

【００４１】ところで、以上の実施例では、各ＣＭＯＳ
論理ゲートの電源電圧供給ノード又は接地電位供給ノー
ドの一方がメイン電源電圧供給線ＭＶＣＳ又はメイン接
地電位供給線ＭＶＳＳに結合され、その他方がサブ電源
電圧供給線ＳＶＣＳ又はサブ接地電位供給線ＳＶＳＳに
結合されるものとしているが、上記共通のセルパターン
は、その電源電圧供給ノード及び接地電位供給ノードが
ともに第１及び第２のメイン電源供給線つまりメイン電
源電圧供給線ＭＶＣＳ及びメイン接地電位供給線ＭＶＳ
Ｓにそれぞれ結合され、かつスタンバイ電流低減方式を
採らない通常のＣＭＯＳ論理ゲートの構成にも使用する
ことができる。

【００４２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）メイン電源電圧供給線及びサブ電源電圧供給線な
らびにメイン接地電位供給線及びサブ接地電位供給線を
設け、ＣＭＯＳ論理ゲートの電源電圧供給ノード及び接
地電位供給ノードを、その入力信号のスタンバイ時の論
理レベルに応じて選択的にメイン電源電圧供給線又はサ
ブ電源電圧供給線あるいはメイン接地電位供給線又はサ
ブ接地電位供給線に結合し、サブスレッショルド電流を
削減するスタンバイ電流低減方式のダイナミック型ＲＡ
Ｍ等において、ＣＭＯＳ論理ゲートの電源電圧供給ノー
ド又は接地電位供給ノードとなる金属配線層を、メイン
電源電圧供給線及びサブ電源電圧供給線あるいはメイン
接地電位供給線及びサブ接地電位供給線と交差させて配
置し、マスタースライスにより選択的にコンタクトを形
成して、いずれの電源電圧供給線又は接地電位供給線と
も容易に結合できるようにすることで、共通のセルパタ
ーンをもって、その電源電圧供給ノード及び接地電位供
給ノードをメイン電源電圧供給線又はサブ電源電圧供給
線あるいはメイン接地電位供給線又はサブ接地電位供給
線のいずれにも選択的にかつ容易に結合しうるＣＭＯＳ
論理ゲートを実現できるという効果が得られる。

【００４３】（２）上記（１）項により、スタンバイ電
流低減方式を採るダイナミック型ＲＡＭ等のセルパター
ンの所要数を削減できるという効果が得られる。 （３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等のレイアウト設計を効率化し、その設計工数
を削減できるという効果が得られる。

【００４４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、サブ電源電圧ＶＣＴ及びサブ接地電
位ＶＳＴは、第１の電位Ｖ１及び第２の電位Ｖ２を電源
電圧ＶＣＣ及び接地電位ＶＳＳと同様に外部から供給
し、これらを内部電圧発生回路ＶＧにより選択的に切り
換えることで生成してもよい。また、ダイナミック型Ｒ
ＡＭは、複数ビットの記憶データを同時に入力又は出力
するいわゆる多ビット構成を採ることができる。メモリ
アレイＭＡＲＹは、任意数の冗長素子を含むことがてき
るし、その周辺回路を含めて複数のメモリマットに分割
することもできる。さらに、ダイナミック型ＲＡＭは、
アドレスマルチプレックス方式を採ることを必須条件と
しないし、そのブロック構成や起動制御信号及びアドレ
ス信号の組み合わせならびに電源電圧の極性等は、種々
の実施形態を採りうる。言うまでもなく、例えばダイナ
ミック型ＲＡＭの電源電圧が負電位とされる場合、サブ
電源電圧ＶＣＴは、その絶対値が電源電圧ＶＣＣより小
さな負電位となり、サブ接地電位ＶＳＴは、さらに小さ
な絶対値の負電位となる。

【００４５】図２において、タイミング発生回路ＴＧの
構成は、この発明の主旨を説明するための簡素な一例で
あって、ダイナミック型ＲＡＭの機能に影響を与えな
い。図３において、各内部信号の具体的なタイミング関
係やサブ電源電圧ＶＣＴ及びサブ接地電位ＶＳＴの具体
的な電位等は、種々の実施形態を採りうる。

【００４６】図５において、インバータＶ１〜Ｖ４とな
るセルパターンの具体的形状は、任意に設定できるし、
その結合方法等も同様である。また、各インバータの電
源電圧供給ノード又は接地電位供給ノードとなる各Ｐチ
ャンネルＭＯＳＦＥＴ又はＮチャンネルＭＯＳＦＥＴの
ソース領域と対応する第１の金属配線層との間、ならび
にこれらの第１の金属配線層とメイン電源電圧供給線Ｍ
ＶＣＳ又はサブ電源電圧供給線ＳＶＣＳあるいはメイン
接地電位供給線ＭＶＳＳ又はサブ接地電位供給線ＳＶＳ
Ｓとの間は、複数のコンタクトを介して結合することも
できる。ダイナミック型ＲＡＭの配線配置には、３層以
上の金属配線層を使用することができるし、その材料に
ついても任意に選定することができる。

【００４７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ等の各種メモリ集積回路やゲートアレイ集積回
路ならびにこれを含むデジタルシステム等にも適用でき
る。この発明は、少なくともＣＭＯＳ論理ゲートをその
基本構成素子とする半導体装置ならびにこれを含む装置
又はシステムに広く適用できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メイン電源電圧供給線及び
サブ電源電圧供給線ならびにメイン接地電位供給線及び
サブ接地電位供給線を設け、ＣＭＯＳ論理ゲートの電源
電圧供給ノード及び接地電位供給ノードを、その入力信
号のスタンバイ状態時における論理レベルに応じて選択
的にメイン電源電圧供給線又はサブ電源電圧供給線ある
いはメイン接地電位供給線又はサブ接地電位供給線に結
合することで、サブスレッショルド電流を削減するスタ
ンバイ電流低減方式を採るダイナミック型ＲＡＭ等にお
いて、ＣＭＯＳ論理ゲートの電源電圧供給ノード又は接
地電位供給ノードとなる金属配線層を、メイン電源電圧
供給線及びサブ電源電圧供給線あるいはメイン接地電位
供給線及びサブ接地電位供給線と交差させて配置し、マ
スタースライスによって選択的にコンタクトを形成し
て、いずれの電源電圧供給線又は接地電位供給線とも容
易に結合できるようにすることで、共通のセルパターン
をもって、その電源電圧供給ノード及び接地電位供給ノ
ードをメイン電源電圧供給線又はサブ電源電圧供給線あ
るいはメイン接地電位供給線又はサブ接地電位供給線の
いずれにも選択的にかつ容易に結合しうるＣＭＯＳ論理
ゲートを実現することができる。この結果、セルパター
ンの所要数を削減できるとともに、スタンバイ電流低減
方式を採るダイナミック型ＲＡＭ等のレイアウト設計を
効率化し、その設計工数を削減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるタイミ
ング発生回路の一実施例を示す部分的な回路図である。

【図３】図２のタイミング発生回路の一実施例を示す信
号波形図である。

【図４】図２のタイミング発生回路の点線で囲まれた部
分の一実施例を示す部分的な接続図である。

【図５】図２のタイミング発生回路の点線で囲まれた部
分の一実施例を示す部分的な拡大配置図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアン
プ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＩＯ……データ入出力回路、ＶＧ……内部電
圧発生回路、ＴＧ……タイミング発生回路。ＩＢ……入
力回路、Ｖ１〜Ｖ７……ＣＭＯＳインバータ、ＮＡ１…
…ＣＭＯＳナンド（ＮＡＮＤ）ゲート。ＲＡＳＢ……ロ
ウアドレスストローブ信号、Ｒ０Ｂ，Ｄ１〜Ｄ４，Ｒ１
……内部信号、ＶＣＣ……電源電圧、ＶＣＴ……サブ電
源電圧、ＶＳＳ……接地電位、ＶＳＴ……サブ接地電
位。Ｐ１〜Ｐ４……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜
Ｎ４……ＮチャンネルＭＯＳＦＥＴ、ＣＯＮ１１〜ＣＯ
Ｎ１２，ＣＯＮ２１〜ＣＯＮ２２，ＣＯＮ３１〜ＣＯＮ
３２，ＣＯＮ４１〜ＣＯＮ４２……コンタクト。ＭＶＣ
Ｓ……メイン電源電圧供給線、ＳＶＣＳ……サブ電源電
圧供給線、ＭＶＳＳ……メイン接地電位供給線、ＳＶＳ
Ｓ……サブ接地電位供給線。

フロントページの続き (72)発明者 久保内 修一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 長谷川 雅俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮岡 修一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧を伝達する第１のメイン
   電源電圧供給線と、上記第１の電源電圧又はその絶対値
   が上記第１の電源電圧より所定値だけ小さな第１の電圧
   を選択的に伝達する第１のサブ電源電圧供給線と、 第２の電源電圧を伝達する第２のメイン電源電圧供給線
   と、 上記第２の電源電圧又はその絶対値が上記第２の電源電
   圧より所定値だけ大きな第２の電圧を選択的に伝達する
   第１のサブ電源電圧供給線と、 その第１の電源供給ノードが、第１のコンタクトの位置
   をマスタースライスによって変更するだけで選択的に、
   上記第１のメイン電源電圧供給線又は第１のサブ電源電
   圧供給線に結合され、その第２の電源供給ノードが、第
   ２のコンタクトの位置をマスタースライスによって変更
   するだけで選択的に、上記第２のメイン電源電圧供給線
   又は第２のサブ電源電圧供給線に結合されるＣＭＯＳ論
   理ゲートとを具備することを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 上記第１のサブ電源電圧供給線には、上記半導体装置が
   アクティブ状態にあるとき上記第１の電源電圧が伝達さ
   れ、スタンバイ状態にあるとき上記第１の電圧が伝達さ
   れるものであり、 上記第２のサブ電源電圧供給線には、上記半導体装置が
   アクティブ状態にあるとき上記第２の電源電圧が伝達さ
   れ、スタンバイ状態にあるとき上記第２の電圧が伝達さ
   れるものであることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は請求項２において、 上記第１の電源供給ノードは、対応する上記ＣＭＯＳ論
   理ゲートの入力信号のスタンバイ状態時におけるレベル
   がハイレベルである場合に選択的に上記第１のサブ電源
   電圧供給線に結合されるものであり、 上記第２の電源供給ノードは、対応する上記ＣＭＯＳ論
   理ゲートの入力信号のスタンバイ状態時におけるレベル
   がロウレベルである場合に選択的に上記第２のサブ電源
   電圧供給線に結合されるものであって、 上記第１及び第２の電源供給ノードに対する結合形態の
   異なる各種の上記ＣＭＯＳ論理ゲートは、共通のセルパ
   ターンをもって形成されるものであることを特徴とする
   半導体装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体装置は、ダイナミック型ＲＡＭであって、 上記ＣＭＯＳ論理ゲートは、上記ダイナミック型ＲＡＭ
   のタイミング発生回路を含む周辺回路を構成するもので
   あることを特徴とする半導体装置。