JP2788980B2 - 半導体集積回路装置と半導体記憶装置 - Google Patents
半導体集積回路装置と半導体記憶装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置と半導体記憶装置に関するもので、例えば、バイポ
ーラ・ＣＭＯＳ型のランダム・アクセス・メモリ（以
下、バイポーラ・ＣＭＯＳ型ＲＡＭという）等に利用し
て有効な技術に関するものである。 【０００２】 【従来の技術】ＥＣＬ（Emitter Coupled Logic)回路と
の互換性を持ついわゆるＥＣＬインターフェイスのバイ
ポーラ・ＣＭＯＳ型ＲＡＭがある。これらのバイポーラ
・ＣＭＯＳ型ＲＡＭでは、そのメモリアレイを例えば高
抵抗負荷型のＮチャンネルＭＯＳＦＥＴメモリセル（ｎ
ＭＯＳメモリセル）により構成し、その周辺回路をバイ
ポーラトランジスタ及びＣＭＯＳ複合回路により構成す
ることで、動作の高速化と低消費電力化をあわせて実現
している。 【０００３】一方、上記のようなバイポーラ・ＣＭＯＳ
型ＲＡＭにおいて、各相補データ線と回路のハイレベル
側電源電圧との間に、定常的にオン状態とされる第１の
ＰチャンネルＭＯＳＦＥＴ及び書き込み動作時に選択的
にオフ状態とされる第２ＰチャンネルＭＯＳＦＥＴが並
列接続されてなる可変インピーダンス負荷回路を設ける
ことで、書き込み動作を高速に行いつつソフトエラー率
を低下させる方法が提案されている。可変インピーダン
ス負荷回路を用いたバイポーラ・ＣＭＯＳ型ＲＡＭにつ
いては、例えば１９８７年度、アイ・エス・エス・シー
・シー（ISSCC:International Solid-State Circuits C
onference ）の論文集(Digest Of Technical Paprers）
第１３２頁〜第１３３頁に記載されている。 【０００４】 【発明が解決しようとする課題】図８には、上記に記載
されるバイポーラ・ＣＭＯＳ型ＲＡＭの配置図の一例が
示されている。同図において、バイポーラ・ＣＭＯＳ型
ＲＡＭは、半導体基板ＳＵＢの中央部に大半を占有して
配置される４個のメモリマットＭＡＴ１〜ＭＡＴ４を含
む。各メモリマットは、８個のメモリアレイと、これら
のメモリアレイに対応して設けられる８個の可変インピ
ーダンス負荷回路ＬＣ１〜ＬＣ８を含む。負荷回路ＣＬ
１〜ＣＬ８は、前述のように、比較的小さなコンダクタ
ンスを持つように設計され定常的にオン状態とされる第
１のＰチャンネルＭＯＳＦＥＴと、比較的大きなコンダ
クンタスを持つように設計され書き込み動作時において
対応する選択タイミング信号ｓｗ１１〜ｓｗ１８ないし
ｓｗ４１〜ｓｗ４８は、タイミング発生回路ＴＧにおい
て、ライトイネーブル信号／ＷＥ（ここで、／はオーバ
ーバーを表している）に従って形成される所定の書き込
み制御信号と所定のアドレス信号を組み合わせることに
より形成され、対応する供給経路を介して対応する可変
インピーダンス負荷回路にそれぞれ供給される。 【０００５】ところが、図８のバイポーラ・ＣＭＯＳ型
ＲＡＭには、次のような問題点があることが、本願発明
者等によって明らかとなった。すなわち、選択タイミン
グ信号ｓｗ１１〜ｓｗ１８ないしｓｗ４１〜ｓｗ４８
は、半導体基板ＳＵＢの一方に配置されるタイミング発
生回路ＴＧによって形成され、配線長の異なる複数の供
給経路を介して対応する可変インピーダンス負荷回路に
伝達される。したがって、タイミング発生回路ＴＧから
出力される選択タイミング信号が各負荷回路に到達する
までの所要時間は、比較的大きなバラツキを呈する。こ
のため、書き込み終了後、可変インピーダンス負荷回路
の上記第２のＰチャンネルＭＯＳＦＥＴがオン状態とな
り対応する相補データ線のレベルが安定したハイレベル
に達するまでの時間すなわちリカバリィタイムのバラツ
キが大きくなり、バイポーラ・ＣＭＯＳ型ＲＡＭのサイ
クルタイムの高速化が制限されるものである。 【０００６】この発明の目的は、可変インピーダンス負
荷回路のリカバリィタイムのバラツキを少なくし、可変
インピーダンス負荷回路を有するバイポーラ・ＣＭＯＳ
型ＲＡＭ等のサイクルタイムを高速化することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。 【０００７】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、上記複数のワード線のうち
の一つのワード線とデータ線対に結合されるように、上
記複数のワード線と上記データ線対に結合された複数の
スタティック型メモリセル及び上記データ線対に設けら
れ、データ読み出しモードにおけるそのインピーダンス
の値と比較してデータ書き込みモードにおけるそのイン
ピーダンス値が相対的に高くなるように制御される可変
インピーダンス回路と、上記データ書き込みモード時に
動作状態にされ、上記データ線対のうちの一方の電位を
上記第２電位と実質的に等しい電位に変化させるための
手段を有するデータ入力回路及び上記データ読み出しモ
ード時に動作状態にされるデータ出力回路を備え、上記
データ書き込みモード時、上記書き込みデータ線対を上
記データ線対にそれぞれ結合させるためのＮチャンネル
ＭＯＳＦＥＴ対と、上記データ読み出しモード時、上記
データ線対を上記読み出しデータ線対にそれぞれ結合さ
せるためのＰチャンネルＭＯＳＦＥＴ対を設ける。 【０００８】上記のように書き込みデータ線対と読み出
しデータ線対を分離して設けるという構成により、デー
タ書き込みモードとデータ読み出しモードを交互に行う
ような場合でも、大振幅の書き込み信号をプリチャージ
レベルに戻すために比較的長時間を必要とするライトリ
カバリィ動作を待たずに読み出し動作を直ちに実行でき
るからメモリサイクルの高速化が可能になる。 【０００９】 【発明の実施の形態】図１と図２には、この発明が適用
されたバイポーラ・ＣＭＯＳ型ＲＡＭの一実施例のブロ
ック図が示されている。図１と図２の各ブロックを構成
する回路素子は、公知のバイポーラ・ＣＭＯＳ集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。
図３には、上記図１と図２の関係を説明するための説明
図が示されている。 【００１０】この実施例のバイポーラ・ＣＭＯＳ型ＲＡ
Ｍは、そのメモリアレイがｎＭＯＳメモリセルを基本構
成とすることで、回路の高集積化と低消費電力化が図ら
れ、またその周辺回路がバイポーラ・ＣＭＯＳ複合回路
を基本構成とすることで、動作の高速化が図られる。さ
らに、この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭで
は、後述するように、各相補データ線と回路の接地電位
（第１の電源電圧）との間に可変インピーダンス負荷回
路が設けられ、書き込み動作の高速性を保持しつつα線
等によるソフトエラー率の低下が図られる。 【００１１】特に制限されないが、この実施例のバイポ
ーラ・ＣＭＯＳ型ＲＡＭには、４個のメモリマットＭＡ
Ｔ１〜ＭＡＴ４が設けられる。各メモリマットは、ワー
ド線の延長方向に配置される８個のメモリアレイと、各
メモリアレイに対応して設けられる８個の可変インピー
ダンス負荷回路を含む。これらのメモリアレイ及び可変
インピーダンス負荷回路は、対応するワード線駆動回路
ＤＷＤ１〜ＤＷＤ８をはさんで左右に分割され、メモリ
アレイＡＲＹ１Ｌ・ＡＲＹ１Ｒ〜ＡＲＹ８Ｌ・ＡＲＹ８
Ｒ及び負荷回路ＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ８Ｌ・ＬＣ８
Ｒとされる。 【００１２】各対の負荷回路ＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ
８Ｌ・ＬＣ８Ｒの中間には、インピーダンス切り換え用
の選択タイミング信号を形成する切り換え信号発生回路
（信号発生回路）Ｗ１〜Ｗ８が設けられる。これらの切
り換え信号発生回路には、対応するアレイ選択信号発生
回路Ｓ１〜Ｓ８からアレイ選択信号が供給され、タイミ
ング発生回路ＴＧから書き込み制御信号バッファ（信号
中継回路）ＷＢ１又はＷＢ２を介して、書き込み制御信
号が供給される。タイミング発生回路ＴＧと各書き込み
制御信号バッファとの間に設けられる供給経路は、等価
的に同長とされる。これらのことから、各可変インピー
ダンス負荷回路のリカバリィタイムのバラツキが少なく
されるとともに、選択タイミング信号の供給経路が全体
的に短縮され、等価的にバイポーラ・ＣＭＯＳ型ＲＡＭ
のサイクルタイムが高速化される。 【００１３】図４及び図５には、上記図１及び図２のバ
イポーラ・ＣＭＯＳ型ＲＡＭのメモリマットＭＡＴ１の
一実施例の回路図が示されている。図６には、図４と図
５の関係を説明するための説明図が示されている。バイ
ポーラ・ＣＭＯＳ型ＲＡＭのメモリマットＭＡＴ２は、
このメモリマットＭＡＴ１と対称的な構成とされ、メモ
リマットＭＡＴ３及びＭＡＴ４は、メモリマットＭＡＴ
１及びＭＡＴ２と同様な対構造とされる。図１及び図２
のブロック図及び図４及び図５の回路図に従って、この
実施例のバイポーラ・ＣＭＯＳ型ＲＡＭの構成と動作の
概要を説明する。なお、以下の説明は、メモリマットＭ
ＡＴ１及びメモリマットＭＴ１のメモリアレイＡＲＹ１
を例にして、具体的に展開される。他のメモリマットＭ
ＡＴ２〜ＭＡＴ４あるいはメモリアレイＡＲＹ２〜ＡＲ
Ｙ８については、類推されたい。また、図４及び図５に
おいて、チャンネル（バックゲート）部に矢印が付加さ
れたＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、
矢印の付加されないＮチャンネルＭＯＳＦＥＴと区別し
て表示される。 【００１４】図４及び図５において、メモリマットＭＡ
Ｔ１は、特に制限されないが、８個のメモリアレイＡＲ
Ｙ１〜ＡＲＹ８と、各メモリアレイに対応して設けられ
る８個の負荷回路ＬＣ１〜ＬＣ８及びワード線駆動回路
ＤＷＤ１〜ＤＷＤ８を含む。各メモリアレイ及び可変イ
ンピーダンス負荷回路は、前述のように、対応するワー
ド線駆動回路ＤＷＤ１〜ＤＷＤ８をはさんで左右に分割
され、メモリアレイＡＲＹ１Ｌ・ＡＲＹ１Ｒ〜ＡＲＹ８
Ｌ・ＡＲＹ８Ｒ及びＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ８Ｌ・Ｌ
Ｃ８Ｒとされる。 【００１５】特に制限されないが、メモリアレイＡＲＹ
１Ｌ〜ＡＲＬ８Ｌは、メモリアレイＡＲＹ１Ｌに代表し
て示されるように、図４及び図５の水平方向に配置され
る１２８本のワード線Ｗ０〜Ｗ１２７と、垂直方向に配
置される３２組の相補データ線Ｄ０・／Ｄ０〜Ｄ３１・
／Ｄ３１及びこれらのワード線と相補データ線の交点に
配置される１２８×３２個のスタティック型メモリセル
ＭＣとにより構成される。本明細書では便宜上、図面に
付された論理記号のオーバーバーを／により表してい
る。同様に、メモリアレイＡＲＹ１Ｒ〜ＡＲＹ８Ｒは、
図４及び図５の水平方向に配置される１２８本のワード
線Ｗ０〜Ｗ１２７と、垂直方向に配置される３２組の相
補データ線Ｄ３２・／Ｄ３２〜Ｄ６３・／Ｄ６３及びこ
れらのワード線と相補データ線の交点に配置される１２
８×３２個のスタティック型メモリセルＭＣとにより構
成される。つまり、メモリセルアレイＡＲＹ１Ｒ〜ＡＲ
Ｙ８Ｒは、対応する上記メモリアレイＡＲＹ１Ｌ〜ＡＲ
Ｙ８Ｌと対称的な構成とされ、ワード線Ｗ０〜Ｗ１２７
は、対をなすメモリアレイＡＲＹ１Ｌ及びＡＲＹ１Ｒな
いしＡＲＹ８Ｌ及びＡＲＹ８Ｒの両方にわたって貫通さ
れる。 【００１６】各メモリセルＭＣは、図４及び図５に例示
的に示されているように、Ｎチャンネル型の駆動ＭＯＳ
ＦＥＴＱ２１及びＱ２２を含む。これらの駆動ＭＯＳＦ
ＥＴＱ２１及びＱ２２のゲート及びドレインは、互いに
交差接続される。駆動ＭＯＳＦＥＴＱ２１及びＱ２２の
ドレインと回路の接地電位との間には、特に制限されな
いが、ポリシリコン（多結晶シリコン）層からなる負荷
抵抗Ｒ１及びＲ２がそれぞれ設けられる。駆動ＭＯＳＦ
ＥＴＱ２１及びＱ２２のソースは、回路の電源電圧Ｖee
に結合される。電源電圧Ｖeeは、特に制限されないが、
例えば−５．２Ｖの負の電源電圧とされる。これによ
り、駆動ＭＯＳＦＥＴＱ２１及びＱ２２は、負荷抵抗Ｒ
１及びＲ２とともに、バイポーラ・ＣＭＯＳ型ＲＡＭの
記憶素子となるフリップフロップを構成する。 【００１７】フリップフロップの入出力ノードとされる
駆動ＭＯＳＦＥＴＱ２１及びＱ２２のドレインは、Ｎチ
ャンネル型の伝送ゲートＭＯＳＦＥＴＱ２３及びＱ２４
を介して、対応する相補データ線の非反転信号線及び反
転信号線にそれぞれ結合される。また、これらの伝送ゲ
ートＭＯＳＦＥＴＱ２３及びＱ２４のゲートは、対応す
るワード線に共通結合される。 【００１８】各メモリセルＭＣの負荷抵抗Ｒ１及びＲ２
は、それぞれ対応する駆動ＭＯＳＦＥＴＱ２２又はＱ２
３がオン状態とされるとき、そのゲート電圧がドレイン
リーク電流によってしきい値電圧以下とならないように
その電荷を補充できる程度の高抵抗値とされる。これら
の負荷抵抗Ｒ１及びＲ２は、ポリシリコン層に代えて、
ＰチャンネルＭＯＳＦＥＴを用いるものであってもよ
い。 【００１９】メモリアレイＡＲＹ１Ｌ及びＡＲＹ１Ｒを
構成する各相補データ線と回路の接地電位との間には、
図４及び図５に例示的に示されるように、Ｐチャンネル
型の負荷ＭＯＳＦＥＴＱ１・Ｑ５及びＱ２・Ｑ６ないし
Ｑ３・Ｑ７及びＱ４・Ｑ８からなる可変インピーダンス
負荷回路ＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ８Ｌ・ＬＣ８Ｒがそ
れぞれ設けられる。 【００２０】各可変インピーダンス負荷回路において、
内側の負荷ＭＯＳＦＥＴＱ５・Ｑ６ないしＱ７・Ｑ８
（第１のＰチャンネルＭＯＳＦＥＴ）は、比較的小さな
コンダクタンスを持つように設計され、そのゲートには
回路の電源電圧Ｖeeが供給される。また、外側の二つの
負荷ＭＯＳＦＥＴＱ１・Ｑ２ないしＱ３・Ｑ４（第２の
ＰチャンネルＭＯＳＦＥＴ）は、比較的大きなコンダク
タンスを持つように設計され、そのゲートには対応する
選択タイミング信号ｓｗ１１が供給される。選択タイミ
ング信号ｓｗ１１は、対をなす可変インピーダンス負荷
回路ＬＣ１Ｌ及びＬＣ１Ｒに共通に供給される。また、
選択タイミング信号ｓｗ１１は、後述するように、通常
ロウレベルとされ、バイポーラ・ＣＭＯＳ型ＲＡＭが書
き込み動作モードで選択状態とされライトアンプＷＡが
動作状態とされる直前にハイレベルとされ、さらに書き
込み動作が終了し、ライトアンプＷＡが非動作状態とさ
れる直後にロウレベルに戻される。 【００２１】負荷ＭＯＳＦＥＴＱ１・Ｑ２〜Ｑ３・Ｑ４
は、書き込み動作時において選択的にオフ状態とされ、
負荷回路のインピーダンスは比較的大きくされる。この
ため、各相補データ線には、ライトアンプＷＡから供給
される書き込み信号に従って所定の信号振幅が得られ、
バイポーラ・ＣＭＯＳ型ＲＡＭの書き込み動作が高速化
される。一方、バイポーラ・ＣＭＯＳ型ＲＡＭが書き込
み動作状態にないときは、すべての負荷ＭＯＳＦＥＴＱ
１〜Ｑ８が一斉にオン状態となり、負荷回路のインピー
ダンスは比較的小さくされる。このため、各相補データ
線には比較的高いバイアス電圧が与えられ、このバイア
ス電圧を中心とした読み出し信号が得られる。これによ
り、バイポーラ・ＣＭＯＳ型ＲＡＭのα線等に起因する
ソフトエラーの発生率が低下されるものとなる。 【００２２】切り換え信号発生回路Ｗ１は、特に制限さ
れないが、アンドゲート回路ＡＧ１及びナンドゲート回
路ＮＡＧ１を含む。ナンドゲート回路ＮＡＧ１の一対の
入力端子には、対応するアレイ選択信号発生回路Ｓ１か
ら、反転内部選択信号／ｓ０及び／ｓ１が供給される。
これらの反転内部選択信号／ｓ０及び／ｓ１は、後述す
るように、アレイ選択信号Ａ１とプリデコード信号Ｘ０
０又はＸ０１がともにハイレベルとされるとき、それぞ
れ選択的にロウレベルとされる。プリデコード信号Ｘ０
０及びＸ０１は、最下位ビットのＸアドレス信号ＡＸ０
をもとに、選択的にかつ相補的に形成される。これによ
り、ナンドゲート回路ＮＡＧ１は、非反転内部選択信号
ｓ０及びｓ１に対するアンドゲート回路として機能す
る。つまり、ナンドゲート回路ＮＡＧ１の出力信号は、
アレイ選択信号Ａ１にほかならない。 【００２３】ナンドゲート回路ＮＡＧ１の出力信号は、
アンドゲート回路ＡＧ１の一方の入力端子に供給され
る。アンドゲート回路ＡＧ１の他方の入力端子には、書
き込み制御信号バッファＷＢ１から書き込み制御信号φ
ｗ１が供給される。これにより、アンドゲート回路ＡＧ
１の出力信号すなわち選択タイミング信号ｓｗ１１は、
書き込み制御信号φｗ１及びアレイ選択信号Ａ１が共に
ハイレベルとされるとき、言い換えるとメモリアレイＡ
ＲＹ１が指定された状態でバイポーラ・ＣＭＯＳ型ＲＡ
Ｍの書き込み動作が行われるとき、選択的にハイレベル
とされる。前述のように、選択タイミング信号ｓｗ１１
がハイレベルとされることで、対応する可変インピーダ
ンス負荷回路ＬＣ１Ｌ及びＬＣ１Ｒの負荷ＭＯＳＦＥＴ
Ｑ１〜Ｑ４は、一斉にオフ状態となる。 【００２４】ところで、この実施例のバイポーラ・ＣＭ
ＯＳ型ＲＡＭにおいて、書き込み制御信号バッファＷＢ
１及びＷＢ２（信号中継回路）は、例えば図４及び図５
に例示的に示されているように、各メモリマットに対応
して設けられる２個のＣＭＯＳインバータ回路Ｎ３を含
む。インバータ回路Ｎ３の入力端子には、タイミング発
生回路ＴＧから、反転タイミング信号／φｗが供給され
る。 【００２５】この実施例のバイポーラ・ＣＭＯＳ型ＲＡ
Ｍにおいて、書き込み制御信号バッファＷＢ１は、メモ
リマットＭＡＴ１及びＭＡＴ２の中間位置に配置され、
書き込み制御バッファＷＢ２は、メモリマットＭＡＴ３
及びＭＡＴ４の中間位置に配置される。これらの書き込
み制御信号バッファとタイミング発生回路ＴＧとの間に
設けられる供給経路は、例えば遅延回路等を挿入するこ
とによってその信号伝播時間が同じくなるように設計さ
れ、等価的に同長とされる。このことは、各書き込み制
御信号バッファＷＢ１及びＷＢ２から切り換え信号発生
回路Ｗ１〜Ｗ８までの距離が短縮されることもあいまっ
て、可変インピーダンス負荷回路のリカバリィタイムの
バラツキを少なくし、等価的に起動制御信号に対する書
き込み制御信号の相対的な遅延時間を短縮させる効果を
持つ。これにより、バイポーラ・ＣＭＯＳ型ＲＡＭのサ
イクルタイムが、さらに高速化される。 【００２６】メモリアレイＡＲＹ１Ｌ及びＡＲＹ１Ｒを
構成するワード線Ｗ０〜Ｗ１２７は、特に制限されない
が、対応するワード線駆動回路ＤＷＤ１の対応するノア
ゲート回路ＮＯＧ１ないしＮＯＧ４の出力端子にそれぞ
れ結合される。ワード線駆動回路ＤＷＤ１は、各ワード
線に対応して設けられる１２８個のノアゲート回路を含
む。各ノアゲート回路は、それぞれ２個ずつ１対とさ
れ、各対のノアゲート回路ＮＯＧ１・ＮＯＧ２ないしＮ
ＯＧ３・ＮＯＧ４の一方の入力端子は、対応する反転メ
インワード線／ＭＷ０〜／ＭＷ６３にそれぞれ共通結合
される。各対の一方のノアゲート回路ＮＯＧ１ないしＮ
ＯＧ３の他方の入力端子には、上述の反転内部選択信号
／ｓ０が共通に供給される。また、各対の他方のノアゲ
ート回路ＮＯＧ２ないしＮＯＧ４の他方の入力端子に
は、上述の反転内部選択信号／ｓ１が共通に供給され
る。これにより、ノアゲート回路ＮＯＧ１ないしＮＯＧ
４の出力信号すなわちワード線Ｗ０〜Ｗ１２７は、対応
する反転メインワード線／ＭＷ０〜／ＭＷ６３がロウレ
ベルの選択状態とされ、同時に対応する反転内部選択信
号／ｓ０及び／ｓ１がロウレベルとれるとき、選択的に
ハイレベルの選択状態にされる。 【００２７】反転メインワード線／ＭＷ０〜／ＭＷ６３
は、メインワード線駆動回路ＭＷＤ１の対応するナンド
ゲート回路ＮＡＧ１〜ＮＡＧ５の出力端子にそれぞれ結
合される。メインワード線駆動回路ＭＷＤ１は、上記反
転メインワード線／ＭＷ０〜／ＭＷ６３に対応して設け
られる６４個の４入力ナンドゲート回路を含む。ナンド
ゲート回路ＮＡＧ４〜ＮＡＧ５の第１の入力端子には、
対応するマット選択信号Ｍ１が共通に供給され、第２〜
第４の入力端子には、プリデコード信号Ｘ１０〜Ｘ１３
ないしＸ５０〜Ｘ５３がそれぞれ所定の組み合わせをも
って供給される。 【００２８】マット選択信号Ｍ１は、マット選択信号Ｍ
２〜Ｍ４とともに、マット選択回路ＭＳＬにおいて、最
上位ビットのＸアドレス信号ＡＸ７及びＹアドレス信号
ＡＹ９をデコードすることにより、形成される。また、
プリデコード信号Ｘ１０〜Ｘ１３ないしＸ５０〜Ｘ５３
は、後述するように、プリデコーダＸＤＰにおいて、Ｘ
アドレス信号ＡＸ１とＡＸ２，ＡＸ３とＡＸ４又はＡＸ
５とＡＸ６をそれぞれ２ビットずつ組み合わせてデコー
ドすることにより形成される。 【００２９】メインワード線駆動回路ＭＷＤ１のナンド
ゲート回路ＮＡＧ４〜ＮＡＧ５の出力信号すなわち反転
メインワード線／ＭＷ０〜／ＭＷ６３は、対応するマッ
ト選択信号Ｍ１がハイレベルとされ、プリデコード信号
Ｘ１０〜Ｘ１３ないしＸ５０〜Ｘ５３が対応する組み合
わせで同時にハイレベルとされるとき、選択的にロウレ
ベルとされる。前述のように、これらの反転メインワー
ド線／ＭＷ０〜／ＭＷ６３は、メモリマットＭＡＴ１の
ワード線駆動回路ＤＷＤ１〜ＤＷＤ８の対応する１対の
ノアゲート回路ＮＯＧ１・ＮＯＧ２ないしＮＯＧ３・Ｎ
ＯＧ４の一方の入力端子に結合される。 【００３０】プリデコーダＸＤＰには、タイミング発生
回路ＴＧからタイミング信号φｃｓが供給される。ま
た、後述するＸアドレスバッファＸＡＢから、最上位ビ
ットを除く相補内部アドレス信号ａｘ０〜ａｘ６（ここ
で、例えば非反転内部アドレス信号ａｘ０と反転内部ア
ドレス信号／ａｘ０をあわせて相補内部アドレス信号ａ
ｘ０のように表す。以下、同じ）が供給される。 【００３１】プリデコーダＸＤＰは、上記タイミング信
号φｃｓに従って、選択的に動作状態とされる。この動
作状態において、プリデコーダＸＤＰは、上記相補内部
アドレス信号ａｘ０，ａｘ１とａｘ２，ａｘ３とａｘ４
及びａｘ５とａｘ６を１ビット又は２ビットずつ組み合
わせてデコードすることにより、上記プリデコード信号
Ｘ００〜Ｘ０１，Ｘ１０〜Ｘ１３，Ｘ３０〜Ｘ３３及び
Ｘ５０〜Ｘ５３をそれぞれ形成する。 【００３２】ＸアドレスバッファＸＡＢは、特に制限さ
れないが、外部端子ＡＸ０〜ＡＸ７に対応して瀬受けら
れる８個のレベル判定回路と、これらのレベル判定回路
に対応して２個ずつ設けられる計１６個のＥＣＬ・ＣＭ
ＯＳレベル変換回路を含む。これらのレベル判定回路及
びレベル変換回路は、バイポーラ・ＣＭＯＳ複合回路を
基本構成とする。 【００３３】ＸアドレスバッファＸＡＢのレベル判定回
路は、外部端子ＡＸ０〜ＡＸ７から対応する入力エミッ
タフォロア回路を介してＥＣＬレベルで入力されるＸア
ドレス信号ＡＸ０〜ＡＸ７のレベルを、所定の参照電位
に従って判定し、相補内部信号を形成する。これらの相
補内部信号は、ＸアドレスバッファＸＡＢの対応するレ
ベル変換回路によってＣＭＯＳレベルに変換され、上記
相補内部アドレス信号ａｘ０〜ａｘ７とされる。前述の
ように、相補内部アドレス信号ａｘ０〜ａｘ６は、上記
プリデコーダＸＤＰに供給され、最上位ビットの相補内
部アドレス信号ａｘ７は、マット選択回路ＭＳＬに供給
される。 【００３４】一方、メモリアレイＡＲＹ１Ｌを構成する
相補データ線Ｄ０・／Ｄ０〜Ｄ３１・／Ｄ３１は、対応
するカラムスイッチＣＳ１Ｌの対応するスイッチＭＯＳ
ＦＥＴＱ９・Ｑ２５及びＱ１０・Ｑ２６ないしＱ１１・
Ｑ２７及びＱ１２・Ｑ２８に結合される。カラムスイッ
チＣＳ１ＬのＰチャンネル型のスイッチＭＯＳＦＥＴＱ
９〜Ｑ１２の他方は、対応する読み出し用相補共通デー
タ線ＲＤ１Ｌ（ここで、例えば非反転共通データ線ＲＤ
１Ｌと反転共通データ線／ＲＤ１Ｌをあわせて相補共通
データ線ＲＤ１Ｌのように表す。以下同じ）に共通結合
される。また、カラムスイッチＣＳ１ＬのＮチャンネル
型のスイッチＭＯＳＦＥＴＱ２５〜Ｑ２８の他方は、対
応する書き込み用相補共通データ線ＷＤ１Ｌに共通結合
される。 【００３５】カラムスイッチＣＳ１ＬのＰチャンネルＭ
ＯＳＦＥＴＱ９・Ｑ１０ないしＱ１１・Ｑ１２のゲート
はそれぞれ共通接続され、さらに対応するインバータ回
路Ｎ１〜Ｎ２の出力端子に結合される。また、Ｎチャン
ネルＭＯＳＦＥＴＱ２５・Ｑ２６ないしＱ２７・Ｑ２８
のゲートはそれぞれ共通結合され、さらに対応する上記
インバータ回路Ｎ１〜Ｎ２の入力端子に結合される。イ
ンバータ回路Ｎ１〜Ｎ２の入力端子には、対応するカラ
ムアドレスデコーダＣＤ１Ｌから対応するデータ線選択
信号Ｙ０〜Ｙ３１がそれぞれ供給される。 【００３６】カラムスイッチＣＳ１ＬのスイッチＭＯＳ
ＦＥＴＱ９・Ｑ２５及びＱ１０・Ｑ２６ないしＱ１１・
Ｑ２７及びＱ１２・Ｑ２８は、対応する上記データ線選
択信号Ｙ０〜Ｙ３１が択一的にハイレベルとされること
でそれぞれ同時にオン状態となり、対応する相補データ
線Ｄ０・／Ｄ０〜Ｄ３１・／Ｄ３１と書き込み用相補共
通データ線ＷＤ１Ｌ及び読み出し用相補共通データ線Ｒ
Ｄ１Ｌを選択的に接続する。 【００３７】同様に、カラムスイッチＣＳ１Ｒは、メモ
リアレイＡＲＹ１Ｒの相補データ線Ｄ３２・／Ｄ３２〜
Ｄ６３・／Ｄ６３に対応して設けられる３２組のスイッ
チＭＯＳＦＥＴを含む。カラムスイッチＣＳ１Ｒは、対
応するカラムアドレスデコーダＣＤ１Ｒから供給される
データ線選択信号Ｙ３２〜Ｙ６３に従って、メモリアレ
イＡＲＹ１Ｒの相補データ線Ｄ３２・／Ｄ３２〜Ｄ６３
・／Ｄ６３と書き込み用相補共通データ線ＷＤ１Ｒ及び
読み出し用相補共通データ線ＲＤ１Ｒを選択的に接続す
る。 【００３８】カラムアドレスデコーダＣＤ１Ｌ及びＣＤ
１Ｒには、マット選択回路ＭＳＬから上述のマット選択
信号Ｍ１が供給され、プリデコーダＹＰＤからプリデコ
ード信号Ｙ００〜Ｙ０３，Ｙ２０〜Ｙ２３及びＹ４０〜
Ｙ４１が供給される。また、上記プリデコーダＹＰＤか
ら、さらに、対応するアレイ選択信号Ａ１と、左右選択
信号ＳＬ及びＳＲがそれぞれ供給される。特に制限され
ないが、プリデコード信号Ｙ００〜Ｙ０３，Ｙ２０〜Ｙ
２３及びＹ４０〜Ｙ４１は、後述するように、Ｙアドレ
ス信号ＡＹ０とＡＹ１，ＡＹ２とＡＹ３及びＡＹ４をそ
れぞれ１ビット又は２ビットずつ組み合わせてデコード
することにより形成される。また、アレイ選択信号Ａ１
は、アレイ選択信号Ａ２〜Ａ８とともに、３ビットのＹ
アドレス信号ＡＹ６〜ＡＹ８をデコードすることにより
形成され、左右選択信号ＳＬ及びＳＲは、Ｙアドレス信
号ＡＹ５をデコードすることにより形成される。 【００３９】カラムアドレスデコーダＣＤ１Ｌ及びＣＤ
１Ｒは、上記アレイ選択信号Ａ１及び左右選択信号ＳＬ
及びＳＲに従って、選択的に動作状態とされる。この動
作状態において、カラムアドレスデコーダＣＤ１Ｌ及び
ＣＤ１Ｒは、上記プリデコード信号Ｙ００〜Ｙ０３，Ｙ
２０〜Ｙ２３及びＹ４０〜Ｙ４１に従って、対応するデ
ータ線選択信号Ｙ０〜Ｙ３１又はＹ３２〜Ｙ６３を択一
的にハイレベルの選択状態とする。 【００４０】プリデコーダＹＰＤは、タイミング発生回
路ＴＧから上述のタイミング信号φｃｓが供給され、ま
たＹアドレスバッファＹＡＢから最上位ビットを除く９
ビットの相補内部アドレス信号ａｙ０〜ａｙ８が供給さ
れる。プリデコーダＹＰＤは、上記タイミング信号φｃ
ｓに従って、選択的に動作状態とされる。この動作状態
において、プリデコーダＹＰＤは、上記相補内部アドレ
ス信号ａｙ０とａｙ１，ａｙ２とａｙ３及びａｙ４を１
ビット又は２ビットずつ組み合わせてデコードすること
で、プリデコード信号Ｙ００〜Ｙ０３，Ｙ２０〜Ｙ２３
及びＹ４０〜Ｙ４１をそれぞれ選択的に形成する。ま
た、相補内部アドレス信号ａｙ６〜ａｙ８に従って、ア
レイ選択信号Ａ１〜Ａ８を択一的に形成するとともに、
上記相補内部アドレス信号ａｙ５に従って、左右選択信
号ＳＬ及びＳＲを選択的に形成する。 【００４１】ＹアドレスバッファＹＡＢは、上述のＸア
ドレスバッファＸＡＢと同様な構成とされ、外部端子Ａ
Ｙ０〜ＡＹ９を介して供給される１０ビットのＹアドレ
ス信号ＡＹ０〜ＡＹ９をもとに、相補内部アドレス信号
ａｙ０〜ａｙ９を形成する。このうち、最上位ビットを
除く９ビットの相補内部アドレス信号ａｙ０〜ａｙ８
は、上記プリデコーダＹＰＤに供給される。最上位ビッ
トの相補内部アドレス信号ａｙ９は、マット選択回路Ｍ
ＳＬに供給される。 【００４２】マット選択回路ＭＳＬは、上記Ｘアドレス
バッファＸＡＢから最上位ビットの相補内部アドレス信
号ａｘ７が供給され、上記ＹアドレスバッファＹＡＢか
ら最上位ビットの相補内部アドレス信号ａｙ９が供給さ
れる。マット選択回路ＭＳＬは、上記相補内部アドレス
信号ａｘ７及びａｙ９をデコードして、マット選択信号
Ｍ１〜Ｍ４を択一的にハイレベルとする。これらのマッ
ト選択信号Ｍ１〜Ｍ４は、対応するメモリマットＭＡＴ
１〜ＭＡＴ４に供給される。 【００４３】対応するメモリアレイの相補データ線Ｄ０
・／Ｄ０〜Ｄ６３・／Ｄ６３が選択的に接続される書き
込み用相補共通データ線ＷＤ１Ｌ，ＷＤ１ＲないしＷＤ
８Ｌ，ＷＤ８Ｒは、対応するライトアンプＷＡの出力端
子に結合される。これらのライトアンプＷＡの入力端子
は、すべて相補信号線ｗ・／ｗに共通結合され、さらに
データ入力バッファＤＩＢの出力端子に結合される。デ
ータ入力バッファＤＩＢには、タイミング発生回路ＴＧ
からタイミング信号φｗｅが供給される。データ入力バ
ッファＤＩＢの入力端子は、データ入力端子Ｄｉｎに結
合される。 【００４４】データ入力バッファＤＩＢは、バイポーラ
・ＣＭＯＳ型ＲＡＭの書き込み動作モードにおいて、上
記タイミング信号φｗｅに従って選択的に動作状態とさ
れる。この動作状態において、データ入力バッファＤＩ
Ｂは、データ入力端子Ｄｉｎを介して外部から供給され
るＥＣＬレベルの書き込みデータをＭＯＳレベルの相補
書き込み信号とし、相補信号ｗ・／ｗを介して、すべて
のライトアンプＷＡに共通に伝達する。 【００４５】ライトアンプＷＡは、アレイ選択信号Ａ１
〜Ａ８と左右選択信号ＳＬ及びＳＲが対応する組み合わ
せで同時にハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
は、データ入力バッファＤＩＢから相補信号線ｗ・／ｗ
を介して供給される相補書き込み信号に従った書き込み
電流を、対応する書き込み用相補共通データ線ＷＤ１Ｌ
又はＷＤ１Ｒに選択的に送出する。 【００４６】一方、対応するメモリアレイの相補データ
線Ｄ０・／Ｄ０〜Ｄ６３・／Ｄ６３が選択的に接続され
る読み出し用相補共通データ線ＲＤ１Ｌ，ＲＤ１Ｒない
しＲＤ８Ｌ，ＲＤ８Ｒは、対応するセンスアンプＳＡの
入力端子に結合される。これらのセンスアンプＳＡの出
力端子は、すべて相補信号線ｒ・／ｒに共通結合され、
さらにデータ出力バッファＤＯＢの入力端子に結合され
る。データ出力バッファＤＯＢには、タイミング発生回
路ＴＧからタイミング信号φｏｅが供給される。データ
出力バッファＤＯＢの出力端子は、データ出力端子Ｄｏ
ｕｔに結合される。 【００４７】センスアンプＳＡは、上記アレイ選択信号
Ａ１〜Ａ８及び左右選択信号ＳＬ及びＳＲが対応する組
み合わせで同時にハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、センスアン
プＳＡは、対応するメモリアレイの選択されたメモリセ
ルＭＣから読み出し用相補共通データ線ＲＤ１Ｌ，ＲＤ
１ＲないしＲＤ８Ｌ，ＲＤ８Ｒを介して伝達される小振
幅の読み出し信号を増幅し、論理レベルの相補読み出し
信号とする。これらの相補読み出し信号は、相補信号線
ｒ・／ｒを介して、データ出力バッファＤＯＢに伝達さ
れる。 【００４８】データ出力バッファＤＯＢは、バイポーラ
・ＣＭＯＳ型ＲＡＭの読み出し動作モードにおいて、上
記タイミング信号φｏｅに従って選択的に動作状態とさ
れる。この動作状態において、データ出力バッファＤＯ
Ｂは、センスアンプＳＡから相補信号線ｒ・／ｒを介し
て伝達される相補読み出し信号をＥＣＬレベルに変換
し、オープンエミッタの出力トランジスタを介して、デ
ータ出力端子Ｄｏｕｔから外部の装置に送出する。 【００４９】タイミング発生回路ＴＧは、外部から制御
信号として供給されるチップ選択信号／ＣＳ及びライト
イネーブル信号／ＷＥをもとに、上記各種タイミング信
号を形成し、各回路に供給する。 【００５０】図７には、図１及び図２のバイポーラ・Ｃ
ＭＯＳ型ＲＡＭの一実施例の配置図が示されている。図
７において、バイポーラ・ＣＭＯＳ型ＲＡＭは、特に制
限されないが、単結晶シリコンからなる１個の半導体基
板ＳＵＢ上に形成される。半導体基板ＳＵＢの中央部に
は、４個のメモリマットＭＡＴ１〜ＭＡＴ４が配置さ
れ、その外側には、各アドレスバっファやプリデコーダ
等を含む周辺回路ＰＣ１及びＰＣ２がそれぞれ配置され
る。特に制限されないが、周辺回路ＰＣ１には、タイミ
ング発生回路ＴＧが含まれる。 【００５１】各メモリマットのメモリアレイＡＲＹ１〜
ＡＲＹ８に対応して設けられる可変インピーダンス負荷
回路ＬＣ１Ｌ，ＬＣ１ＲないしＬＣ８Ｌ，ＬＣ８Ｒは、
対応するメモリマットＭＡＴ１〜ＭＡＴ４の最も外側に
それぞれ配置される。メモリマットＭＡＴ１及びＭＡＴ
２の中間には、書き込み制御信号バッファＷＢ１が近接
して配置される。同様に、メモリマットＭＡＴ３及びＭ
ＡＴ４の中間には、書き込み制御信号バッファＷＢ２が
近接して配置される。 【００５２】これにより、各書き込み制御信号バッファ
と切り換え信号発生回路間及び切り換え信号発生回路と
可変インピーダンス負荷回路間の距離が、全体的に短縮
される。また、タイミング発生回路ＴＧと書き込み制御
信号バッファＷＢ１及びＷＢ２との間に設けられる供給
経路の長さは、実際には異なるが、例えばタイミング発
生回路ＴＧに設けられる遅延回路の段数を調整すること
で、等価的に同長となるように設計される。このため、
書き込み動作終了後の可変インピーダンス負荷回路のリ
カバリィタイムのバラツキが少なくされ、これにともな
って起動制御信号に対する書き込み制御信号の相対的な
遅延時間が短縮される。 【００５３】以上のように、この実施例のバイポーラ・
ＣＭＯＳ型ＲＡＭは、４個のメモリマットＭＡＴ１〜Ｍ
ＡＴ４を含む。各メモリマットは、それぞれワード線方
向に配置される８個のメモリアレイＡＲＹ１〜ＡＲＹ８
と、これらのメモリアレイに対応して設けられる８個の
可変インピーダンス負荷回路ＬＣ１〜ＬＣ８を含む。各
可変インピーダンス負荷回路は、対応するメモリアレイ
の相補データ線に対応して設けられ６４対のＰチャンネ
ルＭＯＳＦＥＴを含む。このうち、一方のＰチャンネル
ＭＯＳＦＥＴは、定常的にオン状態とされ、他方のＰチ
ャンネルＭＯＳＦＥＴは書き込み動作時において対応す
る選択タイミング信号に従って選択的にオフ状態とされ
る。 【００５４】各可変インピーダンス負荷回路の中央部に
は、対応するアレイ選択信号Ａ１〜Ａ８と書き込み制御
信号φｗ１〜φｗ４をもとに上記選択タイミング信号を
形成する切り換え信号発生回路Ｗ１〜Ｗ８が設けられ
る。また、メモリマットＭＡＴ１及びＭＡＴ２及びＭＡ
Ｔ３及びＭＡＴ４の中央部には、対応するメモリマット
の切り換え信号発生回路Ｗ１〜Ｗ８に、上記書き込み制
御信号φｗ１〜φｗ４を伝達する書き込み制御信号バッ
ファＷＢ１及びＷＢ２が設けられる。 【００５５】これらの書き込み制御信号バッファとタイ
ミング発生回路ＴＧとの間に設けられる供給経路は、例
えばその伝達遅延時間が同じになるように設計すること
で、等価的に同長とされる。このため、各切り換え信号
発生回路と可変インピーダンス負荷回路間の距離が全体
的に短縮されるのとあいまって、可変インピーダンス負
荷回路のリカバリィタイムのバラツキが少なくされ、等
価的にバイポーラ・ＣＭＯＳ型ＲＡＭのサイクルタイム
が高速化されるものである。 【００５６】以上の本実施例にしめされるように、この
発明を可変インピーダンス負荷回路を有するバイポーラ
・ＣＭＯＳ型ＲＡＭ等の半導体記憶装置に適用した場
合、次のような効果が得られる。すなわち、 （１）各メモリアレイに対応して、所定の書き込み制御
信号及び対応するアレイ選択信号に従って選択タイミン
グ信号を形成し対応する複数の可変インピーダンス負荷
回路に供給する信号発生回路を設け、所定数の上記信号
発生回路に対応して、タイミング発生回路により形成さ
れる上記書き込み制御信号を伝達する信号中継回路を設
けることで、タイミング発生回路と各信号中継回路との
間に設けられる供給経路を等価的に同長とすることが容
易になるという効果が得られる。 【００５７】（２）上記（１）項により、各信号発生回
路と可変インピーダンス負荷回路との間の距離を、全体
的に短縮できるという効果が得られる。 【００５８】（３）上記（１）項及び（２）項により、
書き込み動作後における可変インピーダンス負荷回路の
リカバリィタイムのバラツキを、少なくできるという効
果が得られる。 【００５９】（４）上記（１）項〜（３）項により、起
動制御信号に対する書き込み制御信号の相対的な遅延時
間を短縮し、可変インピーダンス負荷回路を有するバイ
ポーラ・ＣＭＯＳ型ＲＡＭ等のサイクルタイムを高速化
できるという効果が得られる。 【００６０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、この願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
１及び図２のブロック図において、メモリマット数や各
メモリマット内のメモリアレイ数は、この実施例によっ
て制限されない。また、この実施例では、同一のメモリ
マット内の８個のメモリアレイに対応して１個のメイン
ワード線駆動回路ＭＷＤ１〜ＭＷＤ４を設けているが、
これらのメインワード線駆動回路は、例えばメモリアレ
イごとに設けられるものであってもよい。 【００６１】Ｘアドレスデコーダ及びＹアドレスデコー
ダは、プリデコーダ方式を採らなくてもよいし、一部の
みをプリデコーダ方式としてもよい。また、書き込み制
御バッファは、メモリマットごとに設けられてもよい。
いずれの場合も、タイミング発生回路ＴＧと各書き込み
制御信号バッファとの間に設けられる供給経路は、等価
的に同長とされることが望ましい。切り換え信号発生回
路は、複数のメモリアレイに対応して設けられてもよい
し、各メモリアレイごとに複数個設けられてもよい。図
４及び図５の回路図において、各メモリセルＭＣを構成
する抵抗Ｒ１及びＲ２は、ポリシリコン層に代えてＰチ
ャンネルＭＯＳＦＥＴを用いるものであってもよい。ま
た、書き込み用相補共通データ線及び読み出し用相補共
通データ線は、共通の相補データ線を共用するものであ
ってもよい。 【００６２】図７の配置図において、各可変インピーダ
ンス負荷回路は、対応するメモリマットの内側に配置さ
れてもよい。この場合、書き込み制御信号バッファＷＢ
１及びＷＢ２等も、同様にメモリマットの内側に配置す
ることが効果的である。また、タイミング発生回路ＴＧ
は、半導体基板ＳＵＢの反対側に設けられるものであっ
てもよいし、各メモリマットは、図７の縦軸及び横軸を
置き換えて配置されることもよい。さらに、図１及び図
２に示されるバイポーラ・ＣＭＯＳ型ＲＡＭのブロック
構成や図４及び図５に示されるメモリマットの具体的な
回路構成及び図７に示されるレイアウト、ならびに制御
信号やアドレス信号及びプリデコード信号等の組み合わ
せなど、種々の実施形態を採りうる。 【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバイポ
ーラ・ＣＭＯＳ型ＲＡＭに適用した場合について説明し
たが、それに限定されるものではなく、例えば、その周
辺回路がＣＭＯＳを基本構成とするＣＭＯＳスタティッ
ク型ＲＡＭ等の各種半導体記憶装置にも適用できる。本
発明は、少なくとも可変インピーダンス負荷回路を有す
る半導体記憶装置及びこのような半導体記憶装置を含む
ディジタル装置に広く適用できる。 【００６４】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、可変インピーダンス負荷回
路を有するバイポーラ・ＣＭＯＳ型ＲＡＭ等の各メモリ
アレイに対応して、所定の書き込み制御信号及び対応す
るアレイ選択信号に従って選択タイミング信号を形成し
対応する複数の可変インピーダンス負荷回路に供給する
信号発生回路を設けるとともに、所定数の上記信号発生
回路に対応して、タイミング発生回路により形成される
上記書き込み制御信号を伝達する信号中継回路を設ける
ことで、タイミング発生回路と各信号中継回路との間に
設けられる供給経路を等価的に同長とし、書き込み動作
後における可変インピーダンス負荷回路のリカバリィタ
イムのバラツキを少なくできるために、実質的にバイポ
ーラ・ＣＭＯＳ型ＲＡＭ等のサイクルタイムをさらに高
速化できるものである。
装置と半導体記憶装置に関するもので、例えば、バイポ
ーラ・ＣＭＯＳ型のランダム・アクセス・メモリ（以
下、バイポーラ・ＣＭＯＳ型ＲＡＭという）等に利用し
て有効な技術に関するものである。 【０００２】 【従来の技術】ＥＣＬ（Emitter Coupled Logic)回路と
の互換性を持ついわゆるＥＣＬインターフェイスのバイ
ポーラ・ＣＭＯＳ型ＲＡＭがある。これらのバイポーラ
・ＣＭＯＳ型ＲＡＭでは、そのメモリアレイを例えば高
抵抗負荷型のＮチャンネルＭＯＳＦＥＴメモリセル（ｎ
ＭＯＳメモリセル）により構成し、その周辺回路をバイ
ポーラトランジスタ及びＣＭＯＳ複合回路により構成す
ることで、動作の高速化と低消費電力化をあわせて実現
している。 【０００３】一方、上記のようなバイポーラ・ＣＭＯＳ
型ＲＡＭにおいて、各相補データ線と回路のハイレベル
側電源電圧との間に、定常的にオン状態とされる第１の
ＰチャンネルＭＯＳＦＥＴ及び書き込み動作時に選択的
にオフ状態とされる第２ＰチャンネルＭＯＳＦＥＴが並
列接続されてなる可変インピーダンス負荷回路を設ける
ことで、書き込み動作を高速に行いつつソフトエラー率
を低下させる方法が提案されている。可変インピーダン
ス負荷回路を用いたバイポーラ・ＣＭＯＳ型ＲＡＭにつ
いては、例えば１９８７年度、アイ・エス・エス・シー
・シー（ISSCC:International Solid-State Circuits C
onference ）の論文集(Digest Of Technical Paprers）
第１３２頁〜第１３３頁に記載されている。 【０００４】 【発明が解決しようとする課題】図８には、上記に記載
されるバイポーラ・ＣＭＯＳ型ＲＡＭの配置図の一例が
示されている。同図において、バイポーラ・ＣＭＯＳ型
ＲＡＭは、半導体基板ＳＵＢの中央部に大半を占有して
配置される４個のメモリマットＭＡＴ１〜ＭＡＴ４を含
む。各メモリマットは、８個のメモリアレイと、これら
のメモリアレイに対応して設けられる８個の可変インピ
ーダンス負荷回路ＬＣ１〜ＬＣ８を含む。負荷回路ＣＬ
１〜ＣＬ８は、前述のように、比較的小さなコンダクタ
ンスを持つように設計され定常的にオン状態とされる第
１のＰチャンネルＭＯＳＦＥＴと、比較的大きなコンダ
クンタスを持つように設計され書き込み動作時において
対応する選択タイミング信号ｓｗ１１〜ｓｗ１８ないし
ｓｗ４１〜ｓｗ４８は、タイミング発生回路ＴＧにおい
て、ライトイネーブル信号／ＷＥ（ここで、／はオーバ
ーバーを表している）に従って形成される所定の書き込
み制御信号と所定のアドレス信号を組み合わせることに
より形成され、対応する供給経路を介して対応する可変
インピーダンス負荷回路にそれぞれ供給される。 【０００５】ところが、図８のバイポーラ・ＣＭＯＳ型
ＲＡＭには、次のような問題点があることが、本願発明
者等によって明らかとなった。すなわち、選択タイミン
グ信号ｓｗ１１〜ｓｗ１８ないしｓｗ４１〜ｓｗ４８
は、半導体基板ＳＵＢの一方に配置されるタイミング発
生回路ＴＧによって形成され、配線長の異なる複数の供
給経路を介して対応する可変インピーダンス負荷回路に
伝達される。したがって、タイミング発生回路ＴＧから
出力される選択タイミング信号が各負荷回路に到達する
までの所要時間は、比較的大きなバラツキを呈する。こ
のため、書き込み終了後、可変インピーダンス負荷回路
の上記第２のＰチャンネルＭＯＳＦＥＴがオン状態とな
り対応する相補データ線のレベルが安定したハイレベル
に達するまでの時間すなわちリカバリィタイムのバラツ
キが大きくなり、バイポーラ・ＣＭＯＳ型ＲＡＭのサイ
クルタイムの高速化が制限されるものである。 【０００６】この発明の目的は、可変インピーダンス負
荷回路のリカバリィタイムのバラツキを少なくし、可変
インピーダンス負荷回路を有するバイポーラ・ＣＭＯＳ
型ＲＡＭ等のサイクルタイムを高速化することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。 【０００７】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、上記複数のワード線のうち
の一つのワード線とデータ線対に結合されるように、上
記複数のワード線と上記データ線対に結合された複数の
スタティック型メモリセル及び上記データ線対に設けら
れ、データ読み出しモードにおけるそのインピーダンス
の値と比較してデータ書き込みモードにおけるそのイン
ピーダンス値が相対的に高くなるように制御される可変
インピーダンス回路と、上記データ書き込みモード時に
動作状態にされ、上記データ線対のうちの一方の電位を
上記第２電位と実質的に等しい電位に変化させるための
手段を有するデータ入力回路及び上記データ読み出しモ
ード時に動作状態にされるデータ出力回路を備え、上記
データ書き込みモード時、上記書き込みデータ線対を上
記データ線対にそれぞれ結合させるためのＮチャンネル
ＭＯＳＦＥＴ対と、上記データ読み出しモード時、上記
データ線対を上記読み出しデータ線対にそれぞれ結合さ
せるためのＰチャンネルＭＯＳＦＥＴ対を設ける。 【０００８】上記のように書き込みデータ線対と読み出
しデータ線対を分離して設けるという構成により、デー
タ書き込みモードとデータ読み出しモードを交互に行う
ような場合でも、大振幅の書き込み信号をプリチャージ
レベルに戻すために比較的長時間を必要とするライトリ
カバリィ動作を待たずに読み出し動作を直ちに実行でき
るからメモリサイクルの高速化が可能になる。 【０００９】 【発明の実施の形態】図１と図２には、この発明が適用
されたバイポーラ・ＣＭＯＳ型ＲＡＭの一実施例のブロ
ック図が示されている。図１と図２の各ブロックを構成
する回路素子は、公知のバイポーラ・ＣＭＯＳ集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。
図３には、上記図１と図２の関係を説明するための説明
図が示されている。 【００１０】この実施例のバイポーラ・ＣＭＯＳ型ＲＡ
Ｍは、そのメモリアレイがｎＭＯＳメモリセルを基本構
成とすることで、回路の高集積化と低消費電力化が図ら
れ、またその周辺回路がバイポーラ・ＣＭＯＳ複合回路
を基本構成とすることで、動作の高速化が図られる。さ
らに、この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭで
は、後述するように、各相補データ線と回路の接地電位
（第１の電源電圧）との間に可変インピーダンス負荷回
路が設けられ、書き込み動作の高速性を保持しつつα線
等によるソフトエラー率の低下が図られる。 【００１１】特に制限されないが、この実施例のバイポ
ーラ・ＣＭＯＳ型ＲＡＭには、４個のメモリマットＭＡ
Ｔ１〜ＭＡＴ４が設けられる。各メモリマットは、ワー
ド線の延長方向に配置される８個のメモリアレイと、各
メモリアレイに対応して設けられる８個の可変インピー
ダンス負荷回路を含む。これらのメモリアレイ及び可変
インピーダンス負荷回路は、対応するワード線駆動回路
ＤＷＤ１〜ＤＷＤ８をはさんで左右に分割され、メモリ
アレイＡＲＹ１Ｌ・ＡＲＹ１Ｒ〜ＡＲＹ８Ｌ・ＡＲＹ８
Ｒ及び負荷回路ＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ８Ｌ・ＬＣ８
Ｒとされる。 【００１２】各対の負荷回路ＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ
８Ｌ・ＬＣ８Ｒの中間には、インピーダンス切り換え用
の選択タイミング信号を形成する切り換え信号発生回路
（信号発生回路）Ｗ１〜Ｗ８が設けられる。これらの切
り換え信号発生回路には、対応するアレイ選択信号発生
回路Ｓ１〜Ｓ８からアレイ選択信号が供給され、タイミ
ング発生回路ＴＧから書き込み制御信号バッファ（信号
中継回路）ＷＢ１又はＷＢ２を介して、書き込み制御信
号が供給される。タイミング発生回路ＴＧと各書き込み
制御信号バッファとの間に設けられる供給経路は、等価
的に同長とされる。これらのことから、各可変インピー
ダンス負荷回路のリカバリィタイムのバラツキが少なく
されるとともに、選択タイミング信号の供給経路が全体
的に短縮され、等価的にバイポーラ・ＣＭＯＳ型ＲＡＭ
のサイクルタイムが高速化される。 【００１３】図４及び図５には、上記図１及び図２のバ
イポーラ・ＣＭＯＳ型ＲＡＭのメモリマットＭＡＴ１の
一実施例の回路図が示されている。図６には、図４と図
５の関係を説明するための説明図が示されている。バイ
ポーラ・ＣＭＯＳ型ＲＡＭのメモリマットＭＡＴ２は、
このメモリマットＭＡＴ１と対称的な構成とされ、メモ
リマットＭＡＴ３及びＭＡＴ４は、メモリマットＭＡＴ
１及びＭＡＴ２と同様な対構造とされる。図１及び図２
のブロック図及び図４及び図５の回路図に従って、この
実施例のバイポーラ・ＣＭＯＳ型ＲＡＭの構成と動作の
概要を説明する。なお、以下の説明は、メモリマットＭ
ＡＴ１及びメモリマットＭＴ１のメモリアレイＡＲＹ１
を例にして、具体的に展開される。他のメモリマットＭ
ＡＴ２〜ＭＡＴ４あるいはメモリアレイＡＲＹ２〜ＡＲ
Ｙ８については、類推されたい。また、図４及び図５に
おいて、チャンネル（バックゲート）部に矢印が付加さ
れたＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、
矢印の付加されないＮチャンネルＭＯＳＦＥＴと区別し
て表示される。 【００１４】図４及び図５において、メモリマットＭＡ
Ｔ１は、特に制限されないが、８個のメモリアレイＡＲ
Ｙ１〜ＡＲＹ８と、各メモリアレイに対応して設けられ
る８個の負荷回路ＬＣ１〜ＬＣ８及びワード線駆動回路
ＤＷＤ１〜ＤＷＤ８を含む。各メモリアレイ及び可変イ
ンピーダンス負荷回路は、前述のように、対応するワー
ド線駆動回路ＤＷＤ１〜ＤＷＤ８をはさんで左右に分割
され、メモリアレイＡＲＹ１Ｌ・ＡＲＹ１Ｒ〜ＡＲＹ８
Ｌ・ＡＲＹ８Ｒ及びＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ８Ｌ・Ｌ
Ｃ８Ｒとされる。 【００１５】特に制限されないが、メモリアレイＡＲＹ
１Ｌ〜ＡＲＬ８Ｌは、メモリアレイＡＲＹ１Ｌに代表し
て示されるように、図４及び図５の水平方向に配置され
る１２８本のワード線Ｗ０〜Ｗ１２７と、垂直方向に配
置される３２組の相補データ線Ｄ０・／Ｄ０〜Ｄ３１・
／Ｄ３１及びこれらのワード線と相補データ線の交点に
配置される１２８×３２個のスタティック型メモリセル
ＭＣとにより構成される。本明細書では便宜上、図面に
付された論理記号のオーバーバーを／により表してい
る。同様に、メモリアレイＡＲＹ１Ｒ〜ＡＲＹ８Ｒは、
図４及び図５の水平方向に配置される１２８本のワード
線Ｗ０〜Ｗ１２７と、垂直方向に配置される３２組の相
補データ線Ｄ３２・／Ｄ３２〜Ｄ６３・／Ｄ６３及びこ
れらのワード線と相補データ線の交点に配置される１２
８×３２個のスタティック型メモリセルＭＣとにより構
成される。つまり、メモリセルアレイＡＲＹ１Ｒ〜ＡＲ
Ｙ８Ｒは、対応する上記メモリアレイＡＲＹ１Ｌ〜ＡＲ
Ｙ８Ｌと対称的な構成とされ、ワード線Ｗ０〜Ｗ１２７
は、対をなすメモリアレイＡＲＹ１Ｌ及びＡＲＹ１Ｒな
いしＡＲＹ８Ｌ及びＡＲＹ８Ｒの両方にわたって貫通さ
れる。 【００１６】各メモリセルＭＣは、図４及び図５に例示
的に示されているように、Ｎチャンネル型の駆動ＭＯＳ
ＦＥＴＱ２１及びＱ２２を含む。これらの駆動ＭＯＳＦ
ＥＴＱ２１及びＱ２２のゲート及びドレインは、互いに
交差接続される。駆動ＭＯＳＦＥＴＱ２１及びＱ２２の
ドレインと回路の接地電位との間には、特に制限されな
いが、ポリシリコン（多結晶シリコン）層からなる負荷
抵抗Ｒ１及びＲ２がそれぞれ設けられる。駆動ＭＯＳＦ
ＥＴＱ２１及びＱ２２のソースは、回路の電源電圧Ｖee
に結合される。電源電圧Ｖeeは、特に制限されないが、
例えば−５．２Ｖの負の電源電圧とされる。これによ
り、駆動ＭＯＳＦＥＴＱ２１及びＱ２２は、負荷抵抗Ｒ
１及びＲ２とともに、バイポーラ・ＣＭＯＳ型ＲＡＭの
記憶素子となるフリップフロップを構成する。 【００１７】フリップフロップの入出力ノードとされる
駆動ＭＯＳＦＥＴＱ２１及びＱ２２のドレインは、Ｎチ
ャンネル型の伝送ゲートＭＯＳＦＥＴＱ２３及びＱ２４
を介して、対応する相補データ線の非反転信号線及び反
転信号線にそれぞれ結合される。また、これらの伝送ゲ
ートＭＯＳＦＥＴＱ２３及びＱ２４のゲートは、対応す
るワード線に共通結合される。 【００１８】各メモリセルＭＣの負荷抵抗Ｒ１及びＲ２
は、それぞれ対応する駆動ＭＯＳＦＥＴＱ２２又はＱ２
３がオン状態とされるとき、そのゲート電圧がドレイン
リーク電流によってしきい値電圧以下とならないように
その電荷を補充できる程度の高抵抗値とされる。これら
の負荷抵抗Ｒ１及びＲ２は、ポリシリコン層に代えて、
ＰチャンネルＭＯＳＦＥＴを用いるものであってもよ
い。 【００１９】メモリアレイＡＲＹ１Ｌ及びＡＲＹ１Ｒを
構成する各相補データ線と回路の接地電位との間には、
図４及び図５に例示的に示されるように、Ｐチャンネル
型の負荷ＭＯＳＦＥＴＱ１・Ｑ５及びＱ２・Ｑ６ないし
Ｑ３・Ｑ７及びＱ４・Ｑ８からなる可変インピーダンス
負荷回路ＬＣ１Ｌ・ＬＣ１Ｒ〜ＬＣ８Ｌ・ＬＣ８Ｒがそ
れぞれ設けられる。 【００２０】各可変インピーダンス負荷回路において、
内側の負荷ＭＯＳＦＥＴＱ５・Ｑ６ないしＱ７・Ｑ８
（第１のＰチャンネルＭＯＳＦＥＴ）は、比較的小さな
コンダクタンスを持つように設計され、そのゲートには
回路の電源電圧Ｖeeが供給される。また、外側の二つの
負荷ＭＯＳＦＥＴＱ１・Ｑ２ないしＱ３・Ｑ４（第２の
ＰチャンネルＭＯＳＦＥＴ）は、比較的大きなコンダク
タンスを持つように設計され、そのゲートには対応する
選択タイミング信号ｓｗ１１が供給される。選択タイミ
ング信号ｓｗ１１は、対をなす可変インピーダンス負荷
回路ＬＣ１Ｌ及びＬＣ１Ｒに共通に供給される。また、
選択タイミング信号ｓｗ１１は、後述するように、通常
ロウレベルとされ、バイポーラ・ＣＭＯＳ型ＲＡＭが書
き込み動作モードで選択状態とされライトアンプＷＡが
動作状態とされる直前にハイレベルとされ、さらに書き
込み動作が終了し、ライトアンプＷＡが非動作状態とさ
れる直後にロウレベルに戻される。 【００２１】負荷ＭＯＳＦＥＴＱ１・Ｑ２〜Ｑ３・Ｑ４
は、書き込み動作時において選択的にオフ状態とされ、
負荷回路のインピーダンスは比較的大きくされる。この
ため、各相補データ線には、ライトアンプＷＡから供給
される書き込み信号に従って所定の信号振幅が得られ、
バイポーラ・ＣＭＯＳ型ＲＡＭの書き込み動作が高速化
される。一方、バイポーラ・ＣＭＯＳ型ＲＡＭが書き込
み動作状態にないときは、すべての負荷ＭＯＳＦＥＴＱ
１〜Ｑ８が一斉にオン状態となり、負荷回路のインピー
ダンスは比較的小さくされる。このため、各相補データ
線には比較的高いバイアス電圧が与えられ、このバイア
ス電圧を中心とした読み出し信号が得られる。これによ
り、バイポーラ・ＣＭＯＳ型ＲＡＭのα線等に起因する
ソフトエラーの発生率が低下されるものとなる。 【００２２】切り換え信号発生回路Ｗ１は、特に制限さ
れないが、アンドゲート回路ＡＧ１及びナンドゲート回
路ＮＡＧ１を含む。ナンドゲート回路ＮＡＧ１の一対の
入力端子には、対応するアレイ選択信号発生回路Ｓ１か
ら、反転内部選択信号／ｓ０及び／ｓ１が供給される。
これらの反転内部選択信号／ｓ０及び／ｓ１は、後述す
るように、アレイ選択信号Ａ１とプリデコード信号Ｘ０
０又はＸ０１がともにハイレベルとされるとき、それぞ
れ選択的にロウレベルとされる。プリデコード信号Ｘ０
０及びＸ０１は、最下位ビットのＸアドレス信号ＡＸ０
をもとに、選択的にかつ相補的に形成される。これによ
り、ナンドゲート回路ＮＡＧ１は、非反転内部選択信号
ｓ０及びｓ１に対するアンドゲート回路として機能す
る。つまり、ナンドゲート回路ＮＡＧ１の出力信号は、
アレイ選択信号Ａ１にほかならない。 【００２３】ナンドゲート回路ＮＡＧ１の出力信号は、
アンドゲート回路ＡＧ１の一方の入力端子に供給され
る。アンドゲート回路ＡＧ１の他方の入力端子には、書
き込み制御信号バッファＷＢ１から書き込み制御信号φ
ｗ１が供給される。これにより、アンドゲート回路ＡＧ
１の出力信号すなわち選択タイミング信号ｓｗ１１は、
書き込み制御信号φｗ１及びアレイ選択信号Ａ１が共に
ハイレベルとされるとき、言い換えるとメモリアレイＡ
ＲＹ１が指定された状態でバイポーラ・ＣＭＯＳ型ＲＡ
Ｍの書き込み動作が行われるとき、選択的にハイレベル
とされる。前述のように、選択タイミング信号ｓｗ１１
がハイレベルとされることで、対応する可変インピーダ
ンス負荷回路ＬＣ１Ｌ及びＬＣ１Ｒの負荷ＭＯＳＦＥＴ
Ｑ１〜Ｑ４は、一斉にオフ状態となる。 【００２４】ところで、この実施例のバイポーラ・ＣＭ
ＯＳ型ＲＡＭにおいて、書き込み制御信号バッファＷＢ
１及びＷＢ２（信号中継回路）は、例えば図４及び図５
に例示的に示されているように、各メモリマットに対応
して設けられる２個のＣＭＯＳインバータ回路Ｎ３を含
む。インバータ回路Ｎ３の入力端子には、タイミング発
生回路ＴＧから、反転タイミング信号／φｗが供給され
る。 【００２５】この実施例のバイポーラ・ＣＭＯＳ型ＲＡ
Ｍにおいて、書き込み制御信号バッファＷＢ１は、メモ
リマットＭＡＴ１及びＭＡＴ２の中間位置に配置され、
書き込み制御バッファＷＢ２は、メモリマットＭＡＴ３
及びＭＡＴ４の中間位置に配置される。これらの書き込
み制御信号バッファとタイミング発生回路ＴＧとの間に
設けられる供給経路は、例えば遅延回路等を挿入するこ
とによってその信号伝播時間が同じくなるように設計さ
れ、等価的に同長とされる。このことは、各書き込み制
御信号バッファＷＢ１及びＷＢ２から切り換え信号発生
回路Ｗ１〜Ｗ８までの距離が短縮されることもあいまっ
て、可変インピーダンス負荷回路のリカバリィタイムの
バラツキを少なくし、等価的に起動制御信号に対する書
き込み制御信号の相対的な遅延時間を短縮させる効果を
持つ。これにより、バイポーラ・ＣＭＯＳ型ＲＡＭのサ
イクルタイムが、さらに高速化される。 【００２６】メモリアレイＡＲＹ１Ｌ及びＡＲＹ１Ｒを
構成するワード線Ｗ０〜Ｗ１２７は、特に制限されない
が、対応するワード線駆動回路ＤＷＤ１の対応するノア
ゲート回路ＮＯＧ１ないしＮＯＧ４の出力端子にそれぞ
れ結合される。ワード線駆動回路ＤＷＤ１は、各ワード
線に対応して設けられる１２８個のノアゲート回路を含
む。各ノアゲート回路は、それぞれ２個ずつ１対とさ
れ、各対のノアゲート回路ＮＯＧ１・ＮＯＧ２ないしＮ
ＯＧ３・ＮＯＧ４の一方の入力端子は、対応する反転メ
インワード線／ＭＷ０〜／ＭＷ６３にそれぞれ共通結合
される。各対の一方のノアゲート回路ＮＯＧ１ないしＮ
ＯＧ３の他方の入力端子には、上述の反転内部選択信号
／ｓ０が共通に供給される。また、各対の他方のノアゲ
ート回路ＮＯＧ２ないしＮＯＧ４の他方の入力端子に
は、上述の反転内部選択信号／ｓ１が共通に供給され
る。これにより、ノアゲート回路ＮＯＧ１ないしＮＯＧ
４の出力信号すなわちワード線Ｗ０〜Ｗ１２７は、対応
する反転メインワード線／ＭＷ０〜／ＭＷ６３がロウレ
ベルの選択状態とされ、同時に対応する反転内部選択信
号／ｓ０及び／ｓ１がロウレベルとれるとき、選択的に
ハイレベルの選択状態にされる。 【００２７】反転メインワード線／ＭＷ０〜／ＭＷ６３
は、メインワード線駆動回路ＭＷＤ１の対応するナンド
ゲート回路ＮＡＧ１〜ＮＡＧ５の出力端子にそれぞれ結
合される。メインワード線駆動回路ＭＷＤ１は、上記反
転メインワード線／ＭＷ０〜／ＭＷ６３に対応して設け
られる６４個の４入力ナンドゲート回路を含む。ナンド
ゲート回路ＮＡＧ４〜ＮＡＧ５の第１の入力端子には、
対応するマット選択信号Ｍ１が共通に供給され、第２〜
第４の入力端子には、プリデコード信号Ｘ１０〜Ｘ１３
ないしＸ５０〜Ｘ５３がそれぞれ所定の組み合わせをも
って供給される。 【００２８】マット選択信号Ｍ１は、マット選択信号Ｍ
２〜Ｍ４とともに、マット選択回路ＭＳＬにおいて、最
上位ビットのＸアドレス信号ＡＸ７及びＹアドレス信号
ＡＹ９をデコードすることにより、形成される。また、
プリデコード信号Ｘ１０〜Ｘ１３ないしＸ５０〜Ｘ５３
は、後述するように、プリデコーダＸＤＰにおいて、Ｘ
アドレス信号ＡＸ１とＡＸ２，ＡＸ３とＡＸ４又はＡＸ
５とＡＸ６をそれぞれ２ビットずつ組み合わせてデコー
ドすることにより形成される。 【００２９】メインワード線駆動回路ＭＷＤ１のナンド
ゲート回路ＮＡＧ４〜ＮＡＧ５の出力信号すなわち反転
メインワード線／ＭＷ０〜／ＭＷ６３は、対応するマッ
ト選択信号Ｍ１がハイレベルとされ、プリデコード信号
Ｘ１０〜Ｘ１３ないしＸ５０〜Ｘ５３が対応する組み合
わせで同時にハイレベルとされるとき、選択的にロウレ
ベルとされる。前述のように、これらの反転メインワー
ド線／ＭＷ０〜／ＭＷ６３は、メモリマットＭＡＴ１の
ワード線駆動回路ＤＷＤ１〜ＤＷＤ８の対応する１対の
ノアゲート回路ＮＯＧ１・ＮＯＧ２ないしＮＯＧ３・Ｎ
ＯＧ４の一方の入力端子に結合される。 【００３０】プリデコーダＸＤＰには、タイミング発生
回路ＴＧからタイミング信号φｃｓが供給される。ま
た、後述するＸアドレスバッファＸＡＢから、最上位ビ
ットを除く相補内部アドレス信号ａｘ０〜ａｘ６（ここ
で、例えば非反転内部アドレス信号ａｘ０と反転内部ア
ドレス信号／ａｘ０をあわせて相補内部アドレス信号ａ
ｘ０のように表す。以下、同じ）が供給される。 【００３１】プリデコーダＸＤＰは、上記タイミング信
号φｃｓに従って、選択的に動作状態とされる。この動
作状態において、プリデコーダＸＤＰは、上記相補内部
アドレス信号ａｘ０，ａｘ１とａｘ２，ａｘ３とａｘ４
及びａｘ５とａｘ６を１ビット又は２ビットずつ組み合
わせてデコードすることにより、上記プリデコード信号
Ｘ００〜Ｘ０１，Ｘ１０〜Ｘ１３，Ｘ３０〜Ｘ３３及び
Ｘ５０〜Ｘ５３をそれぞれ形成する。 【００３２】ＸアドレスバッファＸＡＢは、特に制限さ
れないが、外部端子ＡＸ０〜ＡＸ７に対応して瀬受けら
れる８個のレベル判定回路と、これらのレベル判定回路
に対応して２個ずつ設けられる計１６個のＥＣＬ・ＣＭ
ＯＳレベル変換回路を含む。これらのレベル判定回路及
びレベル変換回路は、バイポーラ・ＣＭＯＳ複合回路を
基本構成とする。 【００３３】ＸアドレスバッファＸＡＢのレベル判定回
路は、外部端子ＡＸ０〜ＡＸ７から対応する入力エミッ
タフォロア回路を介してＥＣＬレベルで入力されるＸア
ドレス信号ＡＸ０〜ＡＸ７のレベルを、所定の参照電位
に従って判定し、相補内部信号を形成する。これらの相
補内部信号は、ＸアドレスバッファＸＡＢの対応するレ
ベル変換回路によってＣＭＯＳレベルに変換され、上記
相補内部アドレス信号ａｘ０〜ａｘ７とされる。前述の
ように、相補内部アドレス信号ａｘ０〜ａｘ６は、上記
プリデコーダＸＤＰに供給され、最上位ビットの相補内
部アドレス信号ａｘ７は、マット選択回路ＭＳＬに供給
される。 【００３４】一方、メモリアレイＡＲＹ１Ｌを構成する
相補データ線Ｄ０・／Ｄ０〜Ｄ３１・／Ｄ３１は、対応
するカラムスイッチＣＳ１Ｌの対応するスイッチＭＯＳ
ＦＥＴＱ９・Ｑ２５及びＱ１０・Ｑ２６ないしＱ１１・
Ｑ２７及びＱ１２・Ｑ２８に結合される。カラムスイッ
チＣＳ１ＬのＰチャンネル型のスイッチＭＯＳＦＥＴＱ
９〜Ｑ１２の他方は、対応する読み出し用相補共通デー
タ線ＲＤ１Ｌ（ここで、例えば非反転共通データ線ＲＤ
１Ｌと反転共通データ線／ＲＤ１Ｌをあわせて相補共通
データ線ＲＤ１Ｌのように表す。以下同じ）に共通結合
される。また、カラムスイッチＣＳ１ＬのＮチャンネル
型のスイッチＭＯＳＦＥＴＱ２５〜Ｑ２８の他方は、対
応する書き込み用相補共通データ線ＷＤ１Ｌに共通結合
される。 【００３５】カラムスイッチＣＳ１ＬのＰチャンネルＭ
ＯＳＦＥＴＱ９・Ｑ１０ないしＱ１１・Ｑ１２のゲート
はそれぞれ共通接続され、さらに対応するインバータ回
路Ｎ１〜Ｎ２の出力端子に結合される。また、Ｎチャン
ネルＭＯＳＦＥＴＱ２５・Ｑ２６ないしＱ２７・Ｑ２８
のゲートはそれぞれ共通結合され、さらに対応する上記
インバータ回路Ｎ１〜Ｎ２の入力端子に結合される。イ
ンバータ回路Ｎ１〜Ｎ２の入力端子には、対応するカラ
ムアドレスデコーダＣＤ１Ｌから対応するデータ線選択
信号Ｙ０〜Ｙ３１がそれぞれ供給される。 【００３６】カラムスイッチＣＳ１ＬのスイッチＭＯＳ
ＦＥＴＱ９・Ｑ２５及びＱ１０・Ｑ２６ないしＱ１１・
Ｑ２７及びＱ１２・Ｑ２８は、対応する上記データ線選
択信号Ｙ０〜Ｙ３１が択一的にハイレベルとされること
でそれぞれ同時にオン状態となり、対応する相補データ
線Ｄ０・／Ｄ０〜Ｄ３１・／Ｄ３１と書き込み用相補共
通データ線ＷＤ１Ｌ及び読み出し用相補共通データ線Ｒ
Ｄ１Ｌを選択的に接続する。 【００３７】同様に、カラムスイッチＣＳ１Ｒは、メモ
リアレイＡＲＹ１Ｒの相補データ線Ｄ３２・／Ｄ３２〜
Ｄ６３・／Ｄ６３に対応して設けられる３２組のスイッ
チＭＯＳＦＥＴを含む。カラムスイッチＣＳ１Ｒは、対
応するカラムアドレスデコーダＣＤ１Ｒから供給される
データ線選択信号Ｙ３２〜Ｙ６３に従って、メモリアレ
イＡＲＹ１Ｒの相補データ線Ｄ３２・／Ｄ３２〜Ｄ６３
・／Ｄ６３と書き込み用相補共通データ線ＷＤ１Ｒ及び
読み出し用相補共通データ線ＲＤ１Ｒを選択的に接続す
る。 【００３８】カラムアドレスデコーダＣＤ１Ｌ及びＣＤ
１Ｒには、マット選択回路ＭＳＬから上述のマット選択
信号Ｍ１が供給され、プリデコーダＹＰＤからプリデコ
ード信号Ｙ００〜Ｙ０３，Ｙ２０〜Ｙ２３及びＹ４０〜
Ｙ４１が供給される。また、上記プリデコーダＹＰＤか
ら、さらに、対応するアレイ選択信号Ａ１と、左右選択
信号ＳＬ及びＳＲがそれぞれ供給される。特に制限され
ないが、プリデコード信号Ｙ００〜Ｙ０３，Ｙ２０〜Ｙ
２３及びＹ４０〜Ｙ４１は、後述するように、Ｙアドレ
ス信号ＡＹ０とＡＹ１，ＡＹ２とＡＹ３及びＡＹ４をそ
れぞれ１ビット又は２ビットずつ組み合わせてデコード
することにより形成される。また、アレイ選択信号Ａ１
は、アレイ選択信号Ａ２〜Ａ８とともに、３ビットのＹ
アドレス信号ＡＹ６〜ＡＹ８をデコードすることにより
形成され、左右選択信号ＳＬ及びＳＲは、Ｙアドレス信
号ＡＹ５をデコードすることにより形成される。 【００３９】カラムアドレスデコーダＣＤ１Ｌ及びＣＤ
１Ｒは、上記アレイ選択信号Ａ１及び左右選択信号ＳＬ
及びＳＲに従って、選択的に動作状態とされる。この動
作状態において、カラムアドレスデコーダＣＤ１Ｌ及び
ＣＤ１Ｒは、上記プリデコード信号Ｙ００〜Ｙ０３，Ｙ
２０〜Ｙ２３及びＹ４０〜Ｙ４１に従って、対応するデ
ータ線選択信号Ｙ０〜Ｙ３１又はＹ３２〜Ｙ６３を択一
的にハイレベルの選択状態とする。 【００４０】プリデコーダＹＰＤは、タイミング発生回
路ＴＧから上述のタイミング信号φｃｓが供給され、ま
たＹアドレスバッファＹＡＢから最上位ビットを除く９
ビットの相補内部アドレス信号ａｙ０〜ａｙ８が供給さ
れる。プリデコーダＹＰＤは、上記タイミング信号φｃ
ｓに従って、選択的に動作状態とされる。この動作状態
において、プリデコーダＹＰＤは、上記相補内部アドレ
ス信号ａｙ０とａｙ１，ａｙ２とａｙ３及びａｙ４を１
ビット又は２ビットずつ組み合わせてデコードすること
で、プリデコード信号Ｙ００〜Ｙ０３，Ｙ２０〜Ｙ２３
及びＹ４０〜Ｙ４１をそれぞれ選択的に形成する。ま
た、相補内部アドレス信号ａｙ６〜ａｙ８に従って、ア
レイ選択信号Ａ１〜Ａ８を択一的に形成するとともに、
上記相補内部アドレス信号ａｙ５に従って、左右選択信
号ＳＬ及びＳＲを選択的に形成する。 【００４１】ＹアドレスバッファＹＡＢは、上述のＸア
ドレスバッファＸＡＢと同様な構成とされ、外部端子Ａ
Ｙ０〜ＡＹ９を介して供給される１０ビットのＹアドレ
ス信号ＡＹ０〜ＡＹ９をもとに、相補内部アドレス信号
ａｙ０〜ａｙ９を形成する。このうち、最上位ビットを
除く９ビットの相補内部アドレス信号ａｙ０〜ａｙ８
は、上記プリデコーダＹＰＤに供給される。最上位ビッ
トの相補内部アドレス信号ａｙ９は、マット選択回路Ｍ
ＳＬに供給される。 【００４２】マット選択回路ＭＳＬは、上記Ｘアドレス
バッファＸＡＢから最上位ビットの相補内部アドレス信
号ａｘ７が供給され、上記ＹアドレスバッファＹＡＢか
ら最上位ビットの相補内部アドレス信号ａｙ９が供給さ
れる。マット選択回路ＭＳＬは、上記相補内部アドレス
信号ａｘ７及びａｙ９をデコードして、マット選択信号
Ｍ１〜Ｍ４を択一的にハイレベルとする。これらのマッ
ト選択信号Ｍ１〜Ｍ４は、対応するメモリマットＭＡＴ
１〜ＭＡＴ４に供給される。 【００４３】対応するメモリアレイの相補データ線Ｄ０
・／Ｄ０〜Ｄ６３・／Ｄ６３が選択的に接続される書き
込み用相補共通データ線ＷＤ１Ｌ，ＷＤ１ＲないしＷＤ
８Ｌ，ＷＤ８Ｒは、対応するライトアンプＷＡの出力端
子に結合される。これらのライトアンプＷＡの入力端子
は、すべて相補信号線ｗ・／ｗに共通結合され、さらに
データ入力バッファＤＩＢの出力端子に結合される。デ
ータ入力バッファＤＩＢには、タイミング発生回路ＴＧ
からタイミング信号φｗｅが供給される。データ入力バ
ッファＤＩＢの入力端子は、データ入力端子Ｄｉｎに結
合される。 【００４４】データ入力バッファＤＩＢは、バイポーラ
・ＣＭＯＳ型ＲＡＭの書き込み動作モードにおいて、上
記タイミング信号φｗｅに従って選択的に動作状態とさ
れる。この動作状態において、データ入力バッファＤＩ
Ｂは、データ入力端子Ｄｉｎを介して外部から供給され
るＥＣＬレベルの書き込みデータをＭＯＳレベルの相補
書き込み信号とし、相補信号ｗ・／ｗを介して、すべて
のライトアンプＷＡに共通に伝達する。 【００４５】ライトアンプＷＡは、アレイ選択信号Ａ１
〜Ａ８と左右選択信号ＳＬ及びＳＲが対応する組み合わ
せで同時にハイレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
は、データ入力バッファＤＩＢから相補信号線ｗ・／ｗ
を介して供給される相補書き込み信号に従った書き込み
電流を、対応する書き込み用相補共通データ線ＷＤ１Ｌ
又はＷＤ１Ｒに選択的に送出する。 【００４６】一方、対応するメモリアレイの相補データ
線Ｄ０・／Ｄ０〜Ｄ６３・／Ｄ６３が選択的に接続され
る読み出し用相補共通データ線ＲＤ１Ｌ，ＲＤ１Ｒない
しＲＤ８Ｌ，ＲＤ８Ｒは、対応するセンスアンプＳＡの
入力端子に結合される。これらのセンスアンプＳＡの出
力端子は、すべて相補信号線ｒ・／ｒに共通結合され、
さらにデータ出力バッファＤＯＢの入力端子に結合され
る。データ出力バッファＤＯＢには、タイミング発生回
路ＴＧからタイミング信号φｏｅが供給される。データ
出力バッファＤＯＢの出力端子は、データ出力端子Ｄｏ
ｕｔに結合される。 【００４７】センスアンプＳＡは、上記アレイ選択信号
Ａ１〜Ａ８及び左右選択信号ＳＬ及びＳＲが対応する組
み合わせで同時にハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、センスアン
プＳＡは、対応するメモリアレイの選択されたメモリセ
ルＭＣから読み出し用相補共通データ線ＲＤ１Ｌ，ＲＤ
１ＲないしＲＤ８Ｌ，ＲＤ８Ｒを介して伝達される小振
幅の読み出し信号を増幅し、論理レベルの相補読み出し
信号とする。これらの相補読み出し信号は、相補信号線
ｒ・／ｒを介して、データ出力バッファＤＯＢに伝達さ
れる。 【００４８】データ出力バッファＤＯＢは、バイポーラ
・ＣＭＯＳ型ＲＡＭの読み出し動作モードにおいて、上
記タイミング信号φｏｅに従って選択的に動作状態とさ
れる。この動作状態において、データ出力バッファＤＯ
Ｂは、センスアンプＳＡから相補信号線ｒ・／ｒを介し
て伝達される相補読み出し信号をＥＣＬレベルに変換
し、オープンエミッタの出力トランジスタを介して、デ
ータ出力端子Ｄｏｕｔから外部の装置に送出する。 【００４９】タイミング発生回路ＴＧは、外部から制御
信号として供給されるチップ選択信号／ＣＳ及びライト
イネーブル信号／ＷＥをもとに、上記各種タイミング信
号を形成し、各回路に供給する。 【００５０】図７には、図１及び図２のバイポーラ・Ｃ
ＭＯＳ型ＲＡＭの一実施例の配置図が示されている。図
７において、バイポーラ・ＣＭＯＳ型ＲＡＭは、特に制
限されないが、単結晶シリコンからなる１個の半導体基
板ＳＵＢ上に形成される。半導体基板ＳＵＢの中央部に
は、４個のメモリマットＭＡＴ１〜ＭＡＴ４が配置さ
れ、その外側には、各アドレスバっファやプリデコーダ
等を含む周辺回路ＰＣ１及びＰＣ２がそれぞれ配置され
る。特に制限されないが、周辺回路ＰＣ１には、タイミ
ング発生回路ＴＧが含まれる。 【００５１】各メモリマットのメモリアレイＡＲＹ１〜
ＡＲＹ８に対応して設けられる可変インピーダンス負荷
回路ＬＣ１Ｌ，ＬＣ１ＲないしＬＣ８Ｌ，ＬＣ８Ｒは、
対応するメモリマットＭＡＴ１〜ＭＡＴ４の最も外側に
それぞれ配置される。メモリマットＭＡＴ１及びＭＡＴ
２の中間には、書き込み制御信号バッファＷＢ１が近接
して配置される。同様に、メモリマットＭＡＴ３及びＭ
ＡＴ４の中間には、書き込み制御信号バッファＷＢ２が
近接して配置される。 【００５２】これにより、各書き込み制御信号バッファ
と切り換え信号発生回路間及び切り換え信号発生回路と
可変インピーダンス負荷回路間の距離が、全体的に短縮
される。また、タイミング発生回路ＴＧと書き込み制御
信号バッファＷＢ１及びＷＢ２との間に設けられる供給
経路の長さは、実際には異なるが、例えばタイミング発
生回路ＴＧに設けられる遅延回路の段数を調整すること
で、等価的に同長となるように設計される。このため、
書き込み動作終了後の可変インピーダンス負荷回路のリ
カバリィタイムのバラツキが少なくされ、これにともな
って起動制御信号に対する書き込み制御信号の相対的な
遅延時間が短縮される。 【００５３】以上のように、この実施例のバイポーラ・
ＣＭＯＳ型ＲＡＭは、４個のメモリマットＭＡＴ１〜Ｍ
ＡＴ４を含む。各メモリマットは、それぞれワード線方
向に配置される８個のメモリアレイＡＲＹ１〜ＡＲＹ８
と、これらのメモリアレイに対応して設けられる８個の
可変インピーダンス負荷回路ＬＣ１〜ＬＣ８を含む。各
可変インピーダンス負荷回路は、対応するメモリアレイ
の相補データ線に対応して設けられ６４対のＰチャンネ
ルＭＯＳＦＥＴを含む。このうち、一方のＰチャンネル
ＭＯＳＦＥＴは、定常的にオン状態とされ、他方のＰチ
ャンネルＭＯＳＦＥＴは書き込み動作時において対応す
る選択タイミング信号に従って選択的にオフ状態とされ
る。 【００５４】各可変インピーダンス負荷回路の中央部に
は、対応するアレイ選択信号Ａ１〜Ａ８と書き込み制御
信号φｗ１〜φｗ４をもとに上記選択タイミング信号を
形成する切り換え信号発生回路Ｗ１〜Ｗ８が設けられ
る。また、メモリマットＭＡＴ１及びＭＡＴ２及びＭＡ
Ｔ３及びＭＡＴ４の中央部には、対応するメモリマット
の切り換え信号発生回路Ｗ１〜Ｗ８に、上記書き込み制
御信号φｗ１〜φｗ４を伝達する書き込み制御信号バッ
ファＷＢ１及びＷＢ２が設けられる。 【００５５】これらの書き込み制御信号バッファとタイ
ミング発生回路ＴＧとの間に設けられる供給経路は、例
えばその伝達遅延時間が同じになるように設計すること
で、等価的に同長とされる。このため、各切り換え信号
発生回路と可変インピーダンス負荷回路間の距離が全体
的に短縮されるのとあいまって、可変インピーダンス負
荷回路のリカバリィタイムのバラツキが少なくされ、等
価的にバイポーラ・ＣＭＯＳ型ＲＡＭのサイクルタイム
が高速化されるものである。 【００５６】以上の本実施例にしめされるように、この
発明を可変インピーダンス負荷回路を有するバイポーラ
・ＣＭＯＳ型ＲＡＭ等の半導体記憶装置に適用した場
合、次のような効果が得られる。すなわち、 （１）各メモリアレイに対応して、所定の書き込み制御
信号及び対応するアレイ選択信号に従って選択タイミン
グ信号を形成し対応する複数の可変インピーダンス負荷
回路に供給する信号発生回路を設け、所定数の上記信号
発生回路に対応して、タイミング発生回路により形成さ
れる上記書き込み制御信号を伝達する信号中継回路を設
けることで、タイミング発生回路と各信号中継回路との
間に設けられる供給経路を等価的に同長とすることが容
易になるという効果が得られる。 【００５７】（２）上記（１）項により、各信号発生回
路と可変インピーダンス負荷回路との間の距離を、全体
的に短縮できるという効果が得られる。 【００５８】（３）上記（１）項及び（２）項により、
書き込み動作後における可変インピーダンス負荷回路の
リカバリィタイムのバラツキを、少なくできるという効
果が得られる。 【００５９】（４）上記（１）項〜（３）項により、起
動制御信号に対する書き込み制御信号の相対的な遅延時
間を短縮し、可変インピーダンス負荷回路を有するバイ
ポーラ・ＣＭＯＳ型ＲＡＭ等のサイクルタイムを高速化
できるという効果が得られる。 【００６０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、この願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
１及び図２のブロック図において、メモリマット数や各
メモリマット内のメモリアレイ数は、この実施例によっ
て制限されない。また、この実施例では、同一のメモリ
マット内の８個のメモリアレイに対応して１個のメイン
ワード線駆動回路ＭＷＤ１〜ＭＷＤ４を設けているが、
これらのメインワード線駆動回路は、例えばメモリアレ
イごとに設けられるものであってもよい。 【００６１】Ｘアドレスデコーダ及びＹアドレスデコー
ダは、プリデコーダ方式を採らなくてもよいし、一部の
みをプリデコーダ方式としてもよい。また、書き込み制
御バッファは、メモリマットごとに設けられてもよい。
いずれの場合も、タイミング発生回路ＴＧと各書き込み
制御信号バッファとの間に設けられる供給経路は、等価
的に同長とされることが望ましい。切り換え信号発生回
路は、複数のメモリアレイに対応して設けられてもよい
し、各メモリアレイごとに複数個設けられてもよい。図
４及び図５の回路図において、各メモリセルＭＣを構成
する抵抗Ｒ１及びＲ２は、ポリシリコン層に代えてＰチ
ャンネルＭＯＳＦＥＴを用いるものであってもよい。ま
た、書き込み用相補共通データ線及び読み出し用相補共
通データ線は、共通の相補データ線を共用するものであ
ってもよい。 【００６２】図７の配置図において、各可変インピーダ
ンス負荷回路は、対応するメモリマットの内側に配置さ
れてもよい。この場合、書き込み制御信号バッファＷＢ
１及びＷＢ２等も、同様にメモリマットの内側に配置す
ることが効果的である。また、タイミング発生回路ＴＧ
は、半導体基板ＳＵＢの反対側に設けられるものであっ
てもよいし、各メモリマットは、図７の縦軸及び横軸を
置き換えて配置されることもよい。さらに、図１及び図
２に示されるバイポーラ・ＣＭＯＳ型ＲＡＭのブロック
構成や図４及び図５に示されるメモリマットの具体的な
回路構成及び図７に示されるレイアウト、ならびに制御
信号やアドレス信号及びプリデコード信号等の組み合わ
せなど、種々の実施形態を採りうる。 【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバイポ
ーラ・ＣＭＯＳ型ＲＡＭに適用した場合について説明し
たが、それに限定されるものではなく、例えば、その周
辺回路がＣＭＯＳを基本構成とするＣＭＯＳスタティッ
ク型ＲＡＭ等の各種半導体記憶装置にも適用できる。本
発明は、少なくとも可変インピーダンス負荷回路を有す
る半導体記憶装置及びこのような半導体記憶装置を含む
ディジタル装置に広く適用できる。 【００６４】 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、可変インピーダンス負荷回
路を有するバイポーラ・ＣＭＯＳ型ＲＡＭ等の各メモリ
アレイに対応して、所定の書き込み制御信号及び対応す
るアレイ選択信号に従って選択タイミング信号を形成し
対応する複数の可変インピーダンス負荷回路に供給する
信号発生回路を設けるとともに、所定数の上記信号発生
回路に対応して、タイミング発生回路により形成される
上記書き込み制御信号を伝達する信号中継回路を設ける
ことで、タイミング発生回路と各信号中継回路との間に
設けられる供給経路を等価的に同長とし、書き込み動作
後における可変インピーダンス負荷回路のリカバリィタ
イムのバラツキを少なくできるために、実質的にバイポ
ーラ・ＣＭＯＳ型ＲＡＭ等のサイクルタイムをさらに高
速化できるものである。
【図面の簡単な説明】
【図１】この発明が適用されたバイポーラ・ＣＭＯＳ型
ＲＡＭの一実施例を示す左半分のブロック図である。 【図２】この発明が適用されたバイポーラ・ＣＭＯＳ型
ＲＡＭの一実施例を示す右半分のブロック図である。 【図３】上記図１と図２の関係を説明するための説明図
である。 【図４】上記図１及び図２に示されたバイポーラ・ＣＭ
ＯＳ型ＲＡＭのメモリマットの一実施例を示す左半分の
回路図である。 【図５】上記図１及び図２に示されたバイポーラ・ＣＭ
ＯＳ型ＲＡＭのメモリマットの一実施例を示す右半分の
回路図である。 【図６】上記図４と図５の関係を説明するための説明図
である。 【図７】図１及び図２に示されたバイポーラ・ＣＭＯＳ
型ＲＡＭのメモリマットの一実施例を示す配置図であ
る。 【図８】従来のバイポーラ・ＣＭＯＳ型ＲＡＭのメモリ
マットの一例を示す配置図である。 【符号の説明】 ＭＡＴ１〜ＭＡＴ４…メモリマット、ＡＲＹ１Ｌ〜ＡＲ
Ｙ８Ｌ，ＡＲＹ１Ｒ〜ＡＲＹ８Ｒ…メモリアレイ、ＬＣ
１Ｌ〜ＬＣ８Ｌ，ＬＣ１Ｒ〜ＬＣ８Ｒ…可変インピーダ
ンス負荷回路、ＤＷＤ１〜ＤＷＤ８…ワード線駆動回
路、ＭＷＤ１〜ＭＷＤ４…メインワード線駆動回路、Ｃ
Ｓ１Ｌ〜ＣＳ８Ｌ，ＣＳ１Ｒ〜ＣＳ８Ｒ…カラムスイッ
チ、Ｗ１〜Ｗ８…切り換え信号発生回路、Ｓ１〜Ｓ８…
アレイ選択信号発生回路、ＷＢ１，ＷＢ２…書き込み制
御信号バッファ、ＣＤ１Ｌ〜ＣＤ８Ｌ，ＣＤ１Ｒ〜ＣＤ
８Ｒ…カラムアドレスデコーダ、ＸＰＤ，ＹＰＤ…プリ
デコーダ、ＭＳＬ…マット選択回路、ＸＡＢ…Ｘアドレ
スバッファ、ＹＡＢ…Ｙアドレスバッファ、ＷＡ…ライ
トアンプ、ＳＡ…センスアンプ、ＤＩＢ…データ入力バ
ッファ、ＤＯＢ…データ出力バッファ、ＴＧ…タイミン
グ発生回路、ＭＣ…メモリセル、Ｑ１〜Ｑ１２…Ｐチャ
ンネルＭＯＳＦＥＴ、Ｑ２１〜Ｑ２８…ＮチャンネルＭ
ＯＳＦＥＴ、Ｒ１〜Ｒ２…抵抗、Ｎ１〜Ｎ３…インバー
タ回路、ＡＧ１…アンドゲート回路、ＮＡＧ１〜ＮＡＧ
５…ナンドゲート回路、ＮＯＧ１〜ＮＯＧ４…ノアゲー
ト回路、ＳＵＢ…半導体基板、ＰＣ１，ＰＣ２…周辺回
路。
ＲＡＭの一実施例を示す左半分のブロック図である。 【図２】この発明が適用されたバイポーラ・ＣＭＯＳ型
ＲＡＭの一実施例を示す右半分のブロック図である。 【図３】上記図１と図２の関係を説明するための説明図
である。 【図４】上記図１及び図２に示されたバイポーラ・ＣＭ
ＯＳ型ＲＡＭのメモリマットの一実施例を示す左半分の
回路図である。 【図５】上記図１及び図２に示されたバイポーラ・ＣＭ
ＯＳ型ＲＡＭのメモリマットの一実施例を示す右半分の
回路図である。 【図６】上記図４と図５の関係を説明するための説明図
である。 【図７】図１及び図２に示されたバイポーラ・ＣＭＯＳ
型ＲＡＭのメモリマットの一実施例を示す配置図であ
る。 【図８】従来のバイポーラ・ＣＭＯＳ型ＲＡＭのメモリ
マットの一例を示す配置図である。 【符号の説明】 ＭＡＴ１〜ＭＡＴ４…メモリマット、ＡＲＹ１Ｌ〜ＡＲ
Ｙ８Ｌ，ＡＲＹ１Ｒ〜ＡＲＹ８Ｒ…メモリアレイ、ＬＣ
１Ｌ〜ＬＣ８Ｌ，ＬＣ１Ｒ〜ＬＣ８Ｒ…可変インピーダ
ンス負荷回路、ＤＷＤ１〜ＤＷＤ８…ワード線駆動回
路、ＭＷＤ１〜ＭＷＤ４…メインワード線駆動回路、Ｃ
Ｓ１Ｌ〜ＣＳ８Ｌ，ＣＳ１Ｒ〜ＣＳ８Ｒ…カラムスイッ
チ、Ｗ１〜Ｗ８…切り換え信号発生回路、Ｓ１〜Ｓ８…
アレイ選択信号発生回路、ＷＢ１，ＷＢ２…書き込み制
御信号バッファ、ＣＤ１Ｌ〜ＣＤ８Ｌ，ＣＤ１Ｒ〜ＣＤ
８Ｒ…カラムアドレスデコーダ、ＸＰＤ，ＹＰＤ…プリ
デコーダ、ＭＳＬ…マット選択回路、ＸＡＢ…Ｘアドレ
スバッファ、ＹＡＢ…Ｙアドレスバッファ、ＷＡ…ライ
トアンプ、ＳＡ…センスアンプ、ＤＩＢ…データ入力バ
ッファ、ＤＯＢ…データ出力バッファ、ＴＧ…タイミン
グ発生回路、ＭＣ…メモリセル、Ｑ１〜Ｑ１２…Ｐチャ
ンネルＭＯＳＦＥＴ、Ｑ２１〜Ｑ２８…ＮチャンネルＭ
ＯＳＦＥＴ、Ｒ１〜Ｒ２…抵抗、Ｎ１〜Ｎ３…インバー
タ回路、ＡＧ１…アンドゲート回路、ＮＡＧ１〜ＮＡＧ
５…ナンドゲート回路、ＮＯＧ１〜ＮＯＧ４…ノアゲー
ト回路、ＳＵＢ…半導体基板、ＰＣ１，ＰＣ２…周辺回
路。
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フロントページの続き
(72)発明者 新井 寿和
東京都小平市上水本町1479番地 日立マ
イクロコンピュータエンジニアリング株
式会社内
(72)発明者 樋口 浩
秋田県南秋田郡天王町字長沼64 アキタ
電子株式会社内
(72)発明者 小高 雅則
東京都青梅市今井2326番地 株式会社
日立製作所 デバイス開発センタ内
(58)調査した分野(Int.Cl.6，ＤＢ名)
G11C 11/414
G11C 11/41
Claims (1)
- (57)【特許請求の範囲】 １．第１電圧を受けるための第１端子と、 上記第１電圧よりも小さな電圧値を有する第２電圧を受
けるための第２電圧端子と、 複数のワード線と、 データ線対と、 その各々が上記複数のワード線のうちの一つのワード線
とデータ線対に結合されるように、上記複数のワード線
と上記データ線対に結合された複数のスタティック型メ
モリセルと、 上記第１端子と上記データ線対との間に結合され、デー
タ読み出しモードにおけるそのインピーダンスの値と比
較してデータ書き込みモードにおけるそのインピーダン
ス値が相対的に高くなるように制御される可変インピー
ダンス回路と、 上記データ書き込みモード時に動作状態にされ、上記デ
ータ線対のうちの一方の電位を上記第２電位と実質的に
等しい電位に変化させるための手段を有するデータ入力
回路と、 上記データ読み出しモード時に動作状態にされるデータ
出力回路と、 上記データ入力回路の一対の出力にそれぞれ結合された
書き込みデータ線対と、 上記データ出力回路の一対の入力にそれぞれ結合された
読み出しデータ線対と、 上記データ書き込みモード時、上記書き込みデータ線対
を上記データ線対にそれぞれ結合させるためのＮチャン
ネルＭＯＳＦＥＴ対と、 上記データ読み出しモード時、上記データ線対を上記読
み出しデータ線対にそれぞれ結合させるための第１Ｐチ
ャンネルＭＯＳＦＥＴ対とを含み、 上記可変インピーダンス回路は、 上記第１端子と上記データ線対との間にそれぞれ結合さ
れたソース−ドレイン経路と、上記第２端子に結合され
たゲートとを有し、上記第１及び第２端子への上記第１
及び第２電圧の供給に応答して導通状態とされる第２Ｐ
チャンネルＭＯＳＦＥＴ対と、 上記第１端子と上記データ線対との間にそれぞれ結合さ
れたソース−ドレイン経路と、制御信号を受けるように
結合されたゲートとを有し、上記データ読み出しモード
時に導通状態とされ、上記データ書き込みモード時に非
導通状態とされる第３ＰチャンネルＭＯＳＦＥＴ対とを
有することを特徴とする半導体集積回路装置。 ２．特許請求の範囲第１項において、 上記複数のメモリセルの各々は、その一方のゲートとド
レインがその他方のドレインとゲートとにそれぞれ交差
接続された一対のＭＯＳＦＥＴと、上記一対のＭＯＳＦ
ＥＴのドレインにそれぞれ結合された一対の負荷素子
と、一対の伝送ゲートＭＯＳＦＥＴとを含み、 上記一対の伝送ゲートＭＯＳＦＥＴの各々は、上記一対
のＭＯＳＦＥＴの対応するドレインと上記データ線対の
対応するデータ線との間に結合されたソース−ドレイン
経路を有し、 上記一対の伝送ゲートＭＯＳＦＥＴの各ゲートは、上記
複数のワード線の対応するワード線に結合されることを
特徴とする半導体集積回路装置。 ３．特許請求の範囲第２項において、 上記負荷素子は、多結晶シリコンを含むことを特徴とす
る半導体集積回路装置。 ４．特許請求の範囲第３項において、 上記半導体集積回路装置は、バイポーラ・ＣＭＯＳ型メ
モリ装置であることを特徴とする半導体集積回路装置。 ５．特許請求の範囲第４項において、 上記バイポーラ・ＣＭＯＳ型メモリ装置は、エミッタ
カップルド ロジック回路の信号レベルと互換性を有す
ることを特徴とする半導体集積回路装置。 ６．特許請求の範囲第３項において、 上記可変インピーダンス回路の上記第２ＰチャンネルＭ
ＯＳＦＥＴ対は、上記第３ＰチャンネルＭＯＳＦＥＴ対
のコンダクタンスよりも小さいコンダクタンスを有する
ことを特徴とする半導体集積回路装置。 ７．特許請求の範囲第６項において、 上記第２電圧は、負電圧であることを特徴とする半導体
集積回路装置。 ８．特許請求の範囲第７項において、 上記第１電圧は、実質的に接地電位であることを特徴と
する半導体集積回路装置。 ９．特許請求の範囲第８項において、 上記複数のメモリセルのそれぞれに含まれる、上記一対
のＭＯＳＦＥＴと、上記一対の伝送ゲートＭＯＳＦＥＴ
のそれぞれは、Ｎチャンネル型であることを特徴とする
半導体集積回路装置。 １０．特許請求の範囲第１項において、 上記第２電圧は、負電圧であることを特徴とする半導体
集積回路装置。 １１．第１電圧を受けるための第１端子と、 上記第１電圧よりも小さな電圧値を有する第２電圧を受
けるための第２電圧端子と、 複数のワード線と、 複数の相補データ線対と、 その各々が上記複数の相補データ線対のうちの一対と複
数のワード線のうちの一本に結合されるように、上記複
数のワード線と上記複数の相補データ線対に結合された
複数のスタティック型メモリセルと、 上記第１端子と上記複数の相補データ線対との間に結合
され、且つ、データ書き込みモードのとき、そのインピ
ーダンスが第１の値から上記第１の値よりも大きい第２
の値とされるように選択的に制御される複数の可変イン
ピーダンス回路と、 上記データ書き込みモード時に動作状態にされ、且つ、
相補データ線対のうちのいずれか一方の電位を上記第２
電位と実質的に等しい電位に変化させるための手段を有
するデータ入力回路と、 データ読み出しモード時に動作状態にされるデータ出力
回路と、 上記データ入力回路の一対の出力にそれぞれ結合された
書き込みデータ線対と、 上記データ出力回路の一対の入力にそれぞれ結合された
読み出しデータ線対と、 上記複数の相補データ線対と、上記書き込みデータ線対
及び読み出しデータ線対との間に結合された複数のスイ
ッチ回路とを含み、 上記複数の可変インピーダンス回路の各々は、 上記第１端子と上記複数の相補データ線対の対応する一
対との間にそれぞれ結合されたソース−ドレイン経路
と、上記第２端子に結合されたゲートとを有し、上記第
１及び第２端子への上記第１及び第２電圧の供給に応答
して導通状態とされる第１ＰチャンネルＭＯＳＦＥＴ対
と、 上記第１端子と上記複数の相補データ線対の対応する一
対との間にそれぞれ結合されたソース−ドレイン経路
と、制御信号を受けるように共通に結合されたゲートと
を有し、上記データ読み出しモード時に導通状態とさ
れ、上記データ書き込みモード時に非導通状態とされる
第２ＰチャンネルＭＯＳＦＥＴ対とを含み、 上記複数のスイッチ回路の各々は、 上記データ書き込みモード時に、上記データ入力回路を
上記書き込みデータ線対を介して上記複数の相補データ
線対の対応する一対に選択的に結合させるための第１Ｎ
チャンネルＭＯＳＦＥＴ対と、 上記データ読み出しモード時に、上記複数の相補データ
線対の対応する一対を上記読み出しデータ線対を介して
上記データ出力回路に選択的に結合させるための第３Ｐ
チャンネルＭＯＳＦＥＴとを含む基板上の半導体記憶装
置。 １２．特許請求の範囲第１１項において、 上記複数のメモリセルの各々は、 その一方のゲートとドレインがその他方のドレインとゲ
ートとにそれぞれ交差接続された一対のＭＯＳＦＥＴ
と、 上記一対のＭＯＳＦＥＴのドレインにそれぞれ結合され
た一対の負荷素子と、 一対の伝送ゲートＭＯＳＦＥＴとを含み、 上記一対の伝送ゲートＭＯＳＦＥＴの各々は、上記一対
のＭＯＳＦＥＴの対応するドレインと上記複数の相補デ
ータ線対の対応する相補データ線対との間に結合された
ソース−ドレイン経路を有し、 上記一対の伝送ゲートＭＯＳＦＥＴの各ゲートは、上記
複数のワード線の対応するワード線に結合されることを
特徴とする半導体記憶装置。 １３．特許請求の範囲第１２項において、 上記負荷素子は、ポリクリスタライン シリコンを含む
ことを特徴とする半導体記憶装置。 １４．特許請求の範囲第１３項において、 上記半導体記憶装置は、バイポーラ・ＣＭＯＳ型の記憶
装置であることを特徴とする半導体集積回路装置。 １５．特許請求の範囲第１４項において、 上記バイポーラ・ＣＭＯＳ型の記憶装置は、エミッタ
カップルド ロジック回路の信号レベルと互換性を有す
ることを特徴とする半導体記憶装置。 １６．特許請求の範囲第１４項において、 上記第２電圧は、負電圧であることを特徴とする半導体
記憶装置。上記可変インピーダンス回路の上記第２Ｐチ
ャンネルＭＯＳＦＥＴ対は、上記第３ＰチャンネルＭＯ
ＳＦＥＴ対のコンダクタンスよりも小さいコンダクタン
スを有することを特徴とする半導体集積回路装置。 １７．特許請求の範囲第１６項において、 上記第１電圧は、実質的に接地電位であることを特徴と
する半導体記憶装置。 １８．特許請求の範囲第１７項において、 上記第１ＰチャンネルＭＯＳＦＥＴ対は、上記第２Ｐチ
ャンネルＭＯＳＦＥＴ対のコンダクタンスよりも小さい
コンダクタンスを有することを特徴とする半導体記憶装
置。 １９．特許請求の範囲第１１項において、 上記第１ＰチャンネルＭＯＳＦＥＴ対は、上記第２Ｐチ
ャンネルＭＯＳＦＥＴ対のコンダクタンスよりも小さい
コンダクタンスを有することを特徴とする半導体記憶装
置。 ２０．第１電圧を受けるための第１端子と、 上記第１電圧よりも小さな電圧値を有する第２電圧を受
けるための第２電圧端子と、 複数のワード線と、 データ線対と、 その各々が上記複数のワード線のうちの一つのワード線
とデータ線対に結合されるように、上記複数のワード線
と上記データ線対に結合された複数のスタティック型メ
モリセルと、 上記第１端子と上記データ線対との間に結合され、デー
タ読み出しモードにおけるそのインピーダンスの値に比
較してデータ書き込みモードにおけるそのインピーダン
ス値が相対的に高くなるように制御される可変インピー
ダンス回路と、 上記データ書き込みモード時に動作状態にされ、上記デ
ータ線対のうちの一方の電位を上記第２電位と実質的に
等しい電位に変化させるための手段を有するデータ入力
回路と、 上記データ読み出しモード時に動作状態にされるデータ
出力回路と、 上記データ入力回路の一対の出力にそれぞれ結合された
書き込みデータ線対と、 上記データ出力回路の一対の入力にそれぞれ結合された
読み出しデータ線対と、 上記データ書き込みモード時、上記データ入力回路を上
記書き込みデータ線対を介して上記データ線対に結合さ
せるための第１ＭＯＳＦＥＴ対と、 上記第１ＭＯＳＦＥＴ対と相補的なチャンネル型を有
し、上記データ読み出しモード時、上記データ線対を上
記読み出しデータ線対を介して上記データ出力回路に結
合させるための第２ＭＯＳＦＥＴ対を含み、 上記可変インピーダンス回路は、 上記第１端子と上記データ線対との間にそれぞれ結合さ
れた主電流経路と、上記第２端子に結合された制御端子
とを有する第１トランジスタ対と、 上記第１端子と上記データ線対との間にそれぞれ結合さ
れた主電流経路と、制御信号を受けるように結合された
制御端子とを有する第２トランジスタ対とを有し、 上記第１トランジスタ対は、上記第１端子及び第２端子
に対して上記第１及び第２電圧が供給されることに応答
して導通状態とされ、 上記第２トランジスタ対は、上記データ読み出しモード
時に導通状態とされ、上記データ書き込みモード時に非
導通状態にされることを特徴とする半導体集積回路装
置。 ２１．特許請求の範囲第２０項において、 上記第１トランジスタ対が導通状態とされる時、上記第
１トランジスタ対のコンダクタンスは、上記第２トラン
ジスタ対が導通状態とされるときの上記第２トランジス
タ対のコンダクタンスよりも小さいことを特徴とする半
導体集積回路装置。 ２２．特許請求の範囲第２０項において、 上記可変インピーダンス回路の上記第１及び第２トラン
ジスタ対のそれぞれのトランジスタは、上記主電流経路
とされるソース−ドレイン経路と、上記制御端子とされ
るゲートとを有するＭＯＳＦＥＴであることを特徴とす
る半導体集積回路装置。 ２３．特許請求の範囲第２２項において、 上記第１及び第２トランジスタ対に対応する複数のＭＯ
ＳＦＥＴは、同一チャンネル型とされることを特徴とす
る半導体集積回路装置。 ２４．特許請求の範囲第２３項において、 上記第１ＭＯＳＦＥＴ対は、複数のＮチャンネルＭＯＳ
ＦＥＴを含み、 上記第２ＭＯＳＦＥＴ対は、Ｐチャンネル型とされるこ
とを特徴とする半導体集積回路装置。 ２５．特許請求の範囲第２３項において、 上記第１及び第２トランジスタ対とされる上記複数のＭ
ＯＳＦＥＴは、Ｐチャンネル型とされることを特徴とす
る半導体集積回路装置。 ２６．特許請求の範囲第２５項において、 上記第１電圧は、実質的に接地電位であり、 上記第２電圧は、負電圧であることを特徴とする半導体
集積回路装置。 ２７．特許請求の範囲第２６項において、 上記複数のメモリセルの各々は複数のＭＯＳＦＥＴを含
むことを特徴とする半導体集積回路装置。 ２８．特許請求の範囲第２７項において、 上記半導体集積回路装置はバイポーラ・ＣＭＯＳ型の記
憶装置であることを特徴とする半導体集積回路装置。 ２９．特許請求の範囲第２７項において、 上記第１トランジスタ対とされる上記複数のＭＯＳＦＥ
Ｔは、上記第２トランジスタ対とされる上記複数のＭＯ
ＳＦＥＴのコンダクタンスよりも小さいコンダクタンス
を有することを特徴とする半導体集積回路装置。 ３０．特許請求の範囲第２０項において、 少なくとも上記可変インピーダンス回路の上記第１トラ
ンジスタ対は、そのソース−ドレイン経路が上記主電流
経路とされ、そのゲートが上記制御端子とされるＭＯＳ
ＦＥＴ対を含むことを特徴とする半導体集積回路装置。 ３１．特許請求の範囲第３０項において、 上記第１トランジスタ対とされる上記ＭＯＳＦＥＴ対
は、Ｐチャンネル型とされることを特徴とする半導体集
積回路装置。 ３２．特許請求の範囲第３０項において、 上記第１ＭＯＳＦＥＴ対は、Ｎチャンネル型とされ、 上記第２ＭＯＳＦＥＴ対は、Ｐチャンネル型とされるこ
とを特徴とする半導体集積回路装置。 ３３．特許請求の範囲第３２項において、 上記第１電圧は、実質的に接地電位であり、 上記第２電圧は、負電圧であることを特徴とする半導体
集積回路装置。 ３４．特許請求の範囲第３３項において、 上記複数のメモリセルの各々は複数のＭＯＳＦＥＴを含
むことを特徴とする半導体集積回路装置。 ３５．特許請求の範囲第３２項において、上記第２トラ
ンジスタ対は、ＰチャンネルＭＯＳＦＥＴを含むことを
特徴とする半導体集積回路装置。 ３６．第１電圧を受けるための第１端子と、 上記第１電圧よりも小さな電圧値を有する第２電圧を受
けるための第２電圧端子と、 複数のワード線と、 複数対の相補データ線と、 その各々が上記複数対の相補データ線対のうちの一対の
相補データ線対と複数のワード線のうちの一本のワード
線に結合されるように、上記複数のワード線と上記複数
対の相補データ線に結合された複数のスタティック型メ
モリセルと、 上記第１端子と上記複数対の相補データ線との間に結合
され、且つ、データ書き込みモードのとき、そのインピ
ーダンスが第１の値から上記第１の値よりも大きい第２
の値とされるように選択的に制御される複数の可変イン
ピーダンス回路と、 上記データ書き込みモード時に動作状態にされ、且つ、
一対の相補データ線のうちのいずれか一方のデータ線の
電位を上記第２電位に近似する電位に変化させるための
手段を有するデータ入力回路と、 データ読み出しモード時に動作状態にされるデータ出力
回路と、 上記データ入力回路の一対の出力に結合された一対の書
き込みデータ線と、 上記データ出力回路の一対の入力に結合された一対の読
み出しデータ線と、 上記複数対の相補データ線と、上記一対の書き込みデー
タ線及び上記一対の読み出しデータ線との間に結合され
た複数のスイッチ回路とを含み、 上記複数の可変インピーダンス回路の各々は、 上記第１端子と上記複数対の相補データ線の対応する一
対の相補データ線との間にそれぞれ結合されたソース−
ドレイン経路と、上記第２端子に結合されたゲートとを
それぞれ有し、上記第１及び第２端子に対して上記第１
及び第２電圧の供給されることに応答して導通状態とさ
れる一対の第１ＭＯＳＦＥＴと、 上記第１端子と上記複数対の相補データ線の対応する一
対の相補データ線との間にそれぞれ結合された主電流経
路と、制御信号を受けるように結合された制御端子とを
有し、上記データ読み出しモード時に導通状態とされ、
上記データ書き込みモード時に非導通状態とされる一対
のトランジスタとを含み、 上記複数のスイッチ回路の各々は、 上記データ書き込みモード時に、上記データ入力回路を
上記一対の書き込みデータ線を介して上記複数対の相補
データ線の対応する一対の相補データ線に選択的に結合
させるための一対の第２ＭＯＳＦＥＴと、 上記第２ＭＯＳＦＥＴのチャンネル型と相補的なチャン
ネル型を有し、上記データ読み出しモード時に、上記複
数対の相補データ線のうちの対応する一対の相補データ
線を上記一対の読み出しデータ線を介して上記データ出
力回路に選択的に結合させるための第３ＭＯＳＦＥＴと
を含む基板上の半導体記憶装置。 ３７．特許請求の範囲第３６項において、 上記一対の第１ＭＯＳＦＥＴは、Ｐチャンネル型である
ことを特徴とする半導体記憶装置。 ３８．特許請求の範囲第３７項において、 上記一対の第２ＭＯＳＦＥＴは、Ｎチャンネル型であ
り、 上記第３ＭＯＳＦＥＴは、Ｐチャンネル型であることを
特徴とする半導体記憶装置。 ３９．特許請求の範囲第３８項において、 上記第１電圧は、実質的に接地電位であり、 上記第２電圧は、負電圧であることを特徴とする半導体
記憶装置。 ４０．特許請求の範囲第３８項において、 上記一対のトランジスタの各々は、ＰチャンネルＭＯＳ
ＦＥＴであることを特徴とする半導体記憶装置。 ４１．特許請求の範囲第３６項において、 上記一対の第１ＭＯＳＦＥＴは、上記一対のトランジス
タのコンダクタンスよりも小さいコンダクタンスを有す
ることを特徴とする半導体記憶装置。 ４２．特許請求の範囲第４１項において、 上記一対の第１ＭＯＳＦＥＴは、Ｐチャンネル型であ
り、 上記一対のトランジスタの各々は、ＰチャンネルＭＯＳ
ＦＥＴであることを特徴とする半導体記憶装置。 ４３．特許請求の範囲第３６項において、 上記複数のメモリセルの各々は、複数のＭＯＳＦＥＴを
含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9025963A JP2788980B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体集積回路装置と半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9025963A JP2788980B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体集積回路装置と半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09245481A JPH09245481A (ja) | 1997-09-19 |
| JP2788980B2 true JP2788980B2 (ja) | 1998-08-20 |
Family
ID=12180402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9025963A Expired - Lifetime JP2788980B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体集積回路装置と半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788980B2 (ja) |
-
1997
- 1997-01-24 JP JP9025963A patent/JP2788980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09245481A (ja) | 1997-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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