JPH0760598B2

JPH0760598B2 - 半導体記憶装置

Info

Publication number: JPH0760598B2
Application number: JP60282872A
Authority: JP
Inventors: 万亀夫内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-18
Filing date: 1985-12-18
Publication date: 1995-06-28
Anticipated expiration: 2010-06-28
Also published as: JPS62143289A

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶回路に関するもので、例えばデ
ィジタル集積回路に内蔵されるスタティック型RAM（ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。

〔背景技術〕

MOSスタティック型RAMにおけるメモリセルは、例えばゲ
ート・ドレインが交差結合された一対の駆動MOSFETとそ
の負荷素子とからなるスタティック型フリップフロップ
回路と一対の伝送ゲートMOSFETとから構成される。メモ
リアレイは、マトリックス配置される複数のメモリセル
とともに複数対の相補データ線を含み、それぞれの相補
データ線には、それと対応されるべきメモリセルの入出
力端子が結合される。

ところで、ディジタル集積回路にスタティック型RAMを
内蔵させ、レジスタと同様な動作を行わせることが考え
られている。このようなRAMの動作の高速化等のため、
メモリサイクルの終了時に発生される１ショットパルス
によってメモリセルの入出力端子が結合された相補デー
タ線のプリチャージを行うことが考えられる。このよう
なプリチャージ方式の採用によって、メモリアクセスと
同時にその読み出し／書き込みが行われるものとなる。

しかしながら、上記プリチャージ方式におていは、RAM
が比較的長い期間にわたってメモリ保持状態にされる
と、上記相補データ線のプリチャージ電位が、それに結
合されるMOSFETのソース、ドレインリーク電流等によっ
て自然放電されてしまう。したがって、このような長時
間にわたるメモリ保持状態の後のメモリアクセスに際し
て、上記プリチャージ動作を行うためのダミーサイクル
が必要となってしまう。このダミーサイクルにおては、
通常のメモリサイクルのようにワード線を選択状態にす
ると、相補データ線の自然放電によるロウレベルによっ
て、メモリセルの記憶情報が破壊されてしまう虞れがあ
る。

なお、スタティック型RAMに関しては、例えば特開昭57
−198594号公報参、。

〔発明の目的〕

この発明の１つの目的は、簡単な構成によりワード線の
全非選択状態の作り出すこのできる半導体記憶装置を提
供することにある。

この発明の他の目的は、高速動作化を実現したスタティ
ック型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、所
定の制御信号により特定の１ないし複数ビットの内部相
補アドレス信号を共に非選択レベルとするアドレス入力
回路の出力信号と、残りのアドレス信号を受けるアドレ
スデコーダ回路の出力信号との組み合わせにより１つの
ワード線の選択信号を形成するものとし、上記所定の制
御信号によって全ワード線を非選択状態にするものであ
る。

〔実施例〕

第１図には、この発明が適用されたスタティック型RAM
の一実施例の回路図が示されている。特に制限されない
が、同図のRAMは、公知のCMOS（相補型MOS）集積回路技
術によって単結晶シリコンからなるような１個の半導体
基板上に形成される。

各MOSFETは、ポリシリコンからなるようなゲート電極を
一種の不純物導入マスクとするいわゆるセルフアライン
技術によって製造される。メモリセルを構成するMOSFET
は、Ｎチャンネル型とされ、Ｎ型半導体基板上に形成さ
れたＰ型ウェル領域上に形成される。ＰチャンネルMOSF
ETは、Ｎ型半導体基板上に形成される。Ｎチャンネル型
MOSFETの基板ゲートとしてのＰ型ウェル領域は、回路の
接地端子に結合され、Ｐチャンネル型MOSFETの共通の基
板ゲートとしてのＮ型半導体基板は、回路の電源端子に
結合される。なお、メモリセルを構成するMOSFETをウェ
ル領域に形成する構成は、α線等によって引き起こされ
るメモリセルの蓄積情報の誤った反転を防止する上で効
果的である。

メモリアレイＭ−ARYは、代表として例示的に示されて
いるマトリックス配置された複数のメモリセルMC、ポリ
シリコン層からなるワード線W0,W1ないしWn及び相補デ
ータ線D0,D0から構成されている。

メモリセルMCのそれぞれは、互いに同じ構成にされ、そ
の１つの具体的回路が代表として示されているように、
ゲートとドレインが互いに交差結線されかつソースが回
路の接地点に結合された記憶MOSFET Q1,Q2と、上記MOSF
ET Q1,Q2のドレインと電源端子Vccとの間に設けられた
ポリ（多結晶）シリコン層からなる高抵抗R1,R2とを含
んでいる。そして、上記MOSFET Q1,Q2の共通接続点と相
補データ線D0,０との間に伝送ゲートMOSFET Q3,Q4が
設けられている。同じ行に配置されたメモリセルの伝送
ゲートMOSFET Q3,Q4等のゲートは、それぞれ例示的に示
された対応するワード線W0、W1及びWn等に共通に接続さ
れ、同じ列に配置されたメモリセルの入出力端子は、そ
れぞれ例示的に示された対応する一対の相補データ線
（ビット線又はディジット線）D0,０に接続される。

メモリセルにおいて、MOSFET Q1,Q2及び抵抗R1,R2は、
一種のフリップフロップ回路を構成しているが、情報保
持状態における動作点は、普通の意味でのフリップフロ
ップ回路のそれと随分異なる。すなわち、上記メモリセ
ルMCにおいて、それを低消費電力にさせるため、その抵
抗R1は、MOSFET Q1がオフ状態にされているときのMOSFE
T Q2のゲート電圧をそのしきい値電圧よりも若干高い電
圧に維持させることができる程度の著しく高い抵抗値に
される。同様に抵抗R2も高抵抗値にされる。言い換える
と、上記抵抗R1、R2は、MOSFET Q1、Q2のドレインリー
ク電流を補償できる程度の高抵抗にされる。抵抗R1、R2
は、MOSFET Q2のゲート容量（図示しない）に蓄積され
ている情報電荷が放電させられてしまうのを防ぐ程度の
電流供給能力を持つ。

この実施例に従うと、RAMがCMOS−IC技術によって製造
されるにもかかわらず、上記のようにメモリセルMCはＮ
チャンネルMOSFETとポリシリコン抵抗素子とから構成さ
れる。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルMOSFETを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動MOSFET Q1又はQ2の
ゲート電極と積み重ねて形成できるとともに、それ自体
のサイズを小型化できる。そして、ＰチャンネルMOSFET
を用いたときのように、駆動MOSFET Q1,Q2から比較的大
きな距離を持って離さなければならないことがないので
無駄な空白部分が生じない。

同図において、ワード線W0,W1ないしWnは、全非選択状
態を作り出すために、次のアドレス選択回路が用いられ
る。この実施例では、全ワード線の非選択状態を作り出
すために、アドレス信号A0を受けるアドレス入力回路が
利用される。すなわち、アドレス信号A0は、Ｐチャンネ
ルMOSFET Q12とＮチャンネルMOSFET Q13からなるCMOSイ
ンバータ回路の入力端子に供給される。このCMOSインバ
ータ回路（Q12,Q13）の出力信号は、ＰチャンネルMOSFE
T Q14とＮチャンネルMOSFET Q15からなるCMOSインバー
タ回路に入力される。上記２つのCMOSインバータ回路の
出力信号は、それぞれCMOSインバータ回路N3とN2に供給
され、それぞれの出力端子から非反転の内部アドレス信
号a0と反転の内部アドレス信号０が出力される。

上記非反転のアドレス信号a0と反転のアドレス信号a0か
らなる相補アドレス信号を共に非選択レベルにするた
め、上記CMOSインバータ回路を構成するＮチャンネルMO
SFET Q13及びQ15には、通常のCMOSインバータ回路N2,N3
等とは異なり、ダミーサイクル制御信号▲▼を受
けるCMOSインバータ回路N1の出力信号が供給される。す
なわち、通常の動作状態においてソース電極として作用
する上記ＮチャンネルMOSFET Q13及びQ15の電極には、
上記ダミーサイクル制御信号▲▼を受けるCMOSイ
ンバータ回路N1によって形成される電源電圧Vccのよう
なハイレベル又は回路の接地電位のようなロウレベルの
信号dumが供給される。

上記インバータ回路N2出力から得られる反転のアドレス
信号０は、ＰチャンネルMOSFET Q16とＮチャンネルMO
SFET Q17とからなるCMOSインバータ回路の動作電圧端子
に供給される。このCMOSインバータ回路の出力端子は、
ワード線W0に結合される。また、上記インバータ回路N3
出力から得られる非反転のアドレス信号a0は、Ｐチャン
ネルMOSFET Q18とＮチャンネルMOSFET Q19とからなるCM
OSインバータ回路の動作電圧端子に供給される。このCM
OSインバータ回路の出力端子は、ワード線W1に結合され
る。これらのCMOSインバータ回路の入力には、残りのア
ドレス信号A1ないしAmを受けるアドレスデコーダ回路DC
Rにより形成された１つの選択信号d1が共通に供給され
る。

他のワード線に対しても、上記インバータ回路N2,N3と
同様なインバータ回路N4等によって形成される相補アド
レス信号a0,０を動作電圧とし、その入力にアドレス
デコーダ回路DCRの出力信号di等を受けるＰチャンネルM
OSFET Q20とＮチャンネルMOSFET Q21等からなる選択駆
動回路が設けられる。

上記メモリアレイにおける一対の相補データ線D0,０
は、特に制限されないが、差動型のセンスアンプの入力
端子に直接結合される。すなわち、相補データ線D0,
０は、Ｎチャンネル型の差動増幅MOSFET Q7,Q8のゲート
にそれぞれ結合される。これらの差動MOSFET Q7,Q8のド
レインには、電流ミラー形態にされたＰチャンネル型の
MOSFET Q9,Q10からなるアクティブ負荷回路が設けられ
る。上記差動増幅MOSFET Q7,Q8は、その共通ソースと回
路の接地電位点との間に設けられ、センスアンプ動作タ
イミング信号sacによってオン状態にされるＮチャンネ
ル型のパワースイッチMOSFET Q11によって動作状態にさ
れる。図示しない他の相補データ線にも上記同様なセン
スアンプが設けられる。上記センスアンプの増幅出力信
号は、制御信号Ｒによってその増幅出力信号を出力する
読み出し回路RA0に伝えるられる。この読み出し回路RA0
は、メモリ保持状態又は書き込み状態のときにその一対
の出力端子を高インピーダンス状態もしくはフローティ
ング状態にする。

また、上記相補データ線D0,０には、書き込み回路WA0
の出力端子が結合される。この書き込み回路WA0は、制
御信号Ｗによってその動作が制御され、動作状態にされ
ているとき、言い換えるならば、書き込み動作のときに
その書き込み信号と対応する相補データ信号を相補デー
タ線D0,０に出力する。書き込み回路WA0は、それが非
動作状態、言い換えれば、メモリ保持状態又は読み出し
状態にされているときにその一対の出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。

この実施例においては、相補データ線D0,０には、次
のようなプリチャージ回路が設けられる。一対の相補デ
ータ線D0と０は、特に制限されないが、プリチャージ
信号φｐによって制御されるＮチャンネルMOSFET Q5とQ
6を介してそれぞれ電源電圧Vccが供給される。図示しな
い他の相補データ線にも上記同様のプリチャージMOSFET
が設けられる。なお、プリチャージMOSFETは、上記Ｎチ
ャンネルMOSFET Q5,Q6等に代えて、ＰチャンネルMOSFET
を用いるものとしてもよい。この場合には、反転のプリ
チャージ信号ｐを供給するものとすればよい。

制御回路CONTは、チップ選択信号CE、読み出し／書き込
み制御信号R/W、及び上記インバータ回路N1の出力信号d
umを受けて、上記プリチャージ信号φｐ、センスアンプ
動作タイミング信号sac、書き込み信号Ｗ、読み出し信
号Ｒ及びアドレスデコーダDCRの動作タイミング信号φ
等を形成する。

次に、第２図に示したタイミング図を参照して、上記ス
タティック型RAMの動作の一例を説明する。

図示しないが、チップ選択信号CEがロウレベルにされる
と、タイミング信号φがロウレベルにされ、アドレスデ
コーダDCRは、全出力をハイレベルにして全ワード線を
非選択状態にする。それに同期して１ショットのプリチ
ャージ信号φｐが発生され、プリチャージMOSFET Q5,Q6
等がオン状態にされ、相補データ線D0,０等をハイレ
ベル（Vcc−Vth）にプリチャージする。ここで、VthはM
OSFET Q5,Q6等のしきい値電圧である。

上記チップ選択信号CEが比較的長時間にわたってロウレ
ベルのままにされると、言い換えるならば、メモリ保持
状態が比較的長時間にわたって継続させられると、上記
相補データ線D0,０等のプリチャージ電位が、その自
然放電によって徐々に低下してしまう。

このような比較的長時間にわたるメモリ保持状態の後の
メモリアクセスにあたっては、チップ選択信号CEのハイ
レベルへの立ち上がりとほゞ同期して、ダミーサイクル
制御信号▲▼をロウレベルにする。これによっ
て、インバータ回路N1の出力信号dumがハイレベルにさ
れるため、アドレス信号A0がハイレベルなら、それを受
ける初段回路は、そのＮチャンネルMOSFET Q13を介した
インバータ回路N1の出力信号dumのハイレベルがその出
力ノードに伝えられる。この出力ノードのハイレベルに
よって次段回路のＮチャンネルMOSFET Q15がオン状態に
されるため、上記出力信号dumのハイレベルによりその
出力ノードもハイレベルにされる。また、アドレス信号
A0がロウレベルなら、初段回路のＰチャンネルMOSFET Q
12を介してその出力ノードがハイレベルにされる。この
出力ノードのハイレベルによって次段回路のＮチャンネ
ルMOSFET Q15がオン状態にされるため、上記信号dumの
ハイレベルによりその出力ノードもハイレベルにされ
る。この結果、インバータ回路N2,N3の出力信号、言い
換えるならば、内部相補アドレス信号a0,０は、アド
レス信号A0のレベルに無関係に上記ダミーサイクル制御
信号▲▼のロウレベルに従って共にロウレベルの
非選択レベルにされる。

このため、ワード線駆動用のCMOSインバータ回路には、
動作電圧が供給されないため、全てのワード線W0ないし
Wnはロウレベルの非選択レベルとされる。

制御回路CONTは、上記内部ダミーサイクル制御信号dum
のハイレベルに従って、ハイレベルのプリチャージ信号
φｐを形成する。これにより、上記リーク電流によって
自然放電された相補データ線D0,０等は、上記ハイレ
ベルにプリチャージにされる。

以上のプリチャージ動作と並行して、言い換えるなら
ば、チップ選択信号CEのハイレベルによって形成される
動作タイミング信号φによりアドレスデコーダ回路DCR
は、その時に入力されたアドレス信号A1ないしAmを解読
を行い、その動作時間Tdの後に例えば１つの選択信号d1
を形成する。これらのアドレス信号A1ないしAmの解読に
要する動作時間Tdの経過の前に、上記ダミーサイクル制
御信号▲▼はハイレベルにされる。これによっ
て、アドレス信号A0を受ける２つのCMOSインバータ回路
には、内部信号dumのロウレベルが与えられるため、内
部相補アドレス信号a0,０は、上記アドレス信号A0の
レベルに従ったハイレベルとロウレベルにされる。上記
アドレス信号A0がハイレベルなら、非反転の内部アドレ
ス信号a0がハイレベルにされ、上記アドレスデコーダ回
路DCRの出力信号d1のロウレベルによってオン状態にさ
れるＰチャンネルMOSFET Q16を通してワード線W0がハイ
レベルの選択レベルにされる。なお、ワード線W1は、上
記デコード出力信号d1のロウレベルによってＰチャンネ
ルMOSFET Q18がオン状態にされるが、反転の内部アドレ
ス信号０のロウレベルによってロウレベルの非選択レ
ベルのままに維持される。

この実施例では、上記ワード線の選択動作の前に、相補
データ線D0,０等のプリチャージが行われるため、必
要なら直ちに書き込み／読み出し動作を行うことができ
る。なお、この動作サイクルをダミーサイクルとする場
合には、センスアンプの動作タイミング信号sac等の発
生が停止される。この場合、ダミーサイクル期間を短く
設定できる。

そして、チップ選択信号CEをロウレベルにすると、これ
に同期して１ショットのプリチャージ信号φｐが形成さ
れ、相補データ線D0,０等のプリチャージ動作が再び
行われる。

この後、短い時間の後にチップ選択信号CEをハイレベル
にすると、メモリセルの選択動作が直ちに開始され、書
き込み／又は読み出し動作が行われる。

〔効果〕

（１）特定の１ないし複数ビットの相補アドレス信号を
共に非選択レベルにするという簡単な構成によって、全
ワード線を非選択状態にすることができるという効果が
得られる。

（２）上記（１）により、残りのビットのアドレス信号
のデコード時間を利用して、メモリセルが結合されたデ
ータ線のプリチャージを行うことができる。これによ
り、特別なプリチャージ期間を設けることなく、メモリ
セルのアクセスを行うことができるから、メモリサイク
ルを短くできる、言い換えるならば、動作の高速化を図
ることができるという効果が得られる。

（３）データ線のプリチャージ動作をメモリアクセス終
了時に行うとともに、比較的長時間にわたるメモリ保持
状態からメモリアクセスを行う場合、上記（２）によ
り、短い時間に簡単にデータ線のプリチャージを行うダ
ミーサイクルを挿入できるという効果が得られる。

（４）アドレス信号を受ける縦列形態のCMOSインバータ
回路の一方の動作電圧端子に、制御信号に従ったレベル
の電圧を供給するという簡単な構成によって、内部相補
アドレス信号を共に同じレベルの信号とすることができ
る。これによって、全メモリセルの非選択状態を作り出
すことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

また、スタティック型RAMとしてのメモリセルは、Ｐチ
ャンネルMOSFETとＮチャンネルMOSFETとを組合せて構成
されたスタティック型フリップフロップ回路を用いるも
のであってもよい。また、相補データ線には、カラム選
択回路を設けて、複数の相補データ線の中から一対の相
補データ線を選んでセンスアンプや書き込み回路に結合
させるものであってもよい。

また、メモリセルは記憶情報に従ってワード線の選択レ
ベルより高いしきい値電圧か低いしきい値電圧を持つよ
うにされた記憶素子、いわゆるマスクROM（リード・オ
ンリー・メモリ）又はEPROM（エレクトリカリ・プログ
ラムROM）により構成されてもよい。このようなROMにお
いて、データ線をプリチャージしてその読み出し信号を
得る場合、同様なアドレス選択回路を用いることによっ
て、低消費電力化と高速読み出しが可能にされる。

〔利用分野〕

以上の説明では主として、本願発明者によってなされた
発明をその背景となった技術分野であるディジタル集積
回路に内蔵されるスタティック型RAMに適用した場合を
例にして説明したが、これに限定されるものではなく、
例えば１チップマイクロコンピュータに内蔵されるスタ
ティック型RAM、プリチャージ／ディスチャージによる
読み出しが行われるROM或いは外部記憶装置としての同
様な半導体記憶装置にも利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型RAMの
一実施例を示す回路図、第２図は、その動作の一例を示すタイミング図、であ
る。Ｍ−ARY……メモリアレイ、DCR……アドレスデコーダ回
路、MC……メモリセル、WA……書込み回路、RA……読み
出し回路、CONT……制御回路

Claims

【特許請求の範囲】

【請求項１】マトリクス配置されたメモリセルのデータ
端子がデータ線に、選択端子がワード線に結合され、デ
ータ線にはプリチャージ回路が結合されて成る、ディジ
タル集積回路に内蔵された半導体記憶装置であって、所定１ビットのアドレス信号とダミーサイクル制御信号
を受け、ダミーサイクル制御信号の第１の状態に呼応し
て上記所定１ビットのアドレス信号の内部相補アドレス
信号を生成し、ダミーサイクル制御信号の第２の状態に
呼応して上記内部相補アドレス信号を共に非選択レベル
にするアドレス入力回路と、残りのアドレス信号を受け、半導体記憶装置に対する動
作選択状態において当該残りのアドレス信号に応じた一
つが選択レベルとされ、半導体記憶装置に対する動作非
選択状態において全てが非選択レベルとされる、デコー
ド出力を形成するアドレスデコーダ回路と、半導体記憶装置に対する動作非選択状態において上記全
て非選択レベルとされたデコード出力によって全てのワ
ード線を非選択とし、半導体記憶装置に対する動作選択
状態においてダミーサイクル制御信号が第１の状態のと
き上記一つが選択レベルにされたデコード出力と上記所
定１ビットのアドレス信号の内部相補アドレス信号とに
よって一つのワード線を選択し、半導体記憶装置に対す
る動作選択状態においてダミーサイクル制御信号が第２
の状態のとき上記共に非選択レベルにされた内部相補ア
ドレス信号によって全てのワード線を非選択とする、ワ
ード線選択回路と、半導体記憶装置に対する動作非選択状態と、半導体記憶
装置に対する動作選択状態における上記ダミーサイクル
制御信号の第２の状態と、の夫々に呼応してプリチャー
ジ回路によるプリチャージ動作を指示する制御回路とを
備え、上記ワード線選択回路は、ワード線と一対一対応で対応
ワード線に出力端子が結合されたワード線の駆動用CMOS
インバータを含み、上記所定１ビットのアドレス信号に
対応される内部相補アドレス信号の一方は一つの駆動用
CMOSインバータの電源端子に出力が接続された電源切換
え用CMOSインバータの入力とされ、当該内部相補アドレ
ス信号の他方は残りの駆動用CMOSインバータの電源端子
に出力が接続された電源切換え用CMOSインバータの共通
入力とされ、各駆動用CMOSインバータの入力にはアドレ
スデコーダ回路の対応するデコード出力が供給されて成
るものであることを特徴とする半導体記憶装置。