JPH081753B2

JPH081753B2 - Ｍｏｓ増幅回路

Info

Publication number: JPH081753B2
Application number: JP60078363A
Authority: JP
Inventors: 陽一佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-15
Filing date: 1985-04-15
Publication date: 1996-01-10
Anticipated expiration: 2011-01-10
Also published as: JPS61237291A

Description

【発明の詳細な説明】〔技術分野〕この発明は、MOSFET（絶縁ゲート型電界効果トランジ
スタ）により構成された増幅回路に関するもので、例え
ばディジタル集積回路に内蔵されるスタティック型RAM
（ランダム・アクセス・メモリ）に用いられるセンスア
ンプに利用して有効な技術に関するものである。

〔背景技術〕

MOSスタティック型RAMにおけるメモリセルは、例えば
ゲート・ドレインが交差結合された一対の駆動MOSFETと
その負荷素子とからなるスタティック型フリップフロッ
プ回路と一対の伝送ゲートMOSFETとから構成される。メ
モリアレイは、マトリックス配置される複数のメモリセ
ルとともに複数対の相補データ線を含み、それぞれの相
補データ線には、それと対応されるべきメモリセルの入
出力端子が結合される。

ところで、ディジタル集積回路にスタティック型RAM
を内蔵させ、レジスタと同様な動作を行わせることが考
えられている。このようなRAMに用いられるセンスアン
プとして、例えば第４図に示したように、Ｎチャンネル
型の差動MOSFETQ31,Q32と、電流ミラー形態にされたＰ
チャンネルMOSFETQ33,Q34により構成されたアクティブ
負荷回路と、上記差動MOSFETQ31,Q32の共通ソースと回
路の接地電位との間に設けられたワパースイッチMOSFET
Q35からなる回路形式の差動増幅回路を用いると、次の
ような問題が生じる。センスアンプの動作タイミング信
号sacがハイレベルにされたセンスアンプの動作状態に
おいて、直流電流が流れるため消費電流が大きくなる。
特に、上記のような内部記憶回路として用いる場合に
は、例えば×32ビットのような多ビットのデータをパラ
レルに読み出すので、それに従ってセンスアンプの数も
多くなり、全体の消費電流が大きくなるものである。ま
た、上記回路形式の差動増幅回路にあっては、その利得
が比較的小さいため、動作の高速化が図れない。

なお、スタティック型RAMに関しては、例えば特開昭5
7-198594号公報参照。MOS増幅回路に関しては、例えば1
977年11月20日に（株）エレクトロダイジェストより発
行された『MOS/LSI設計と応用』の頁259〜頁261参照。

〔発明の目的〕

この発明の目的は、低消費電力で高感度のMOS増幅回
路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
CMOSインバータ形態にされたＰチャンネルMOSFETQ12,Q1
6とＮチャンネルMOSFETQ11,Q15とからなる一対の入力部
のそれぞれのＮチャンネルMOSFETQ11,Q15とＰチャンネ
ルMOSFETQ12,Q16に直列形態にされ、そのゲートが互い
に他方のCMOSインバータ形態のMOSFETの接続点に結合さ
れたＮチャンネルMOSFETQ13,Q17とＰチャンネルMOSFETQ
14,Q18からなる帰還部を設け、上記ＮチャンネルMOSFET
Q13,Q17又はＰチャンネルMOSFETQ14,Q18の共通化された
ソースとそれに対応する電源端子との間に動作タイミン
グ信号を受けるＮチャンネルMOSFET又はＰチャンネルMO
SFETを設けて、その動作制御を行うとともに、上記一対
のCMOSインバータ形態のMOSFETの接続点から出力信号を
得るものである。

〔実施例〕

第１図には、この発明が適用されたスタティック型RA
Mの一実施例の回路図が示されている。特に制限されな
いが、同図のRAMは、公知のCMOS（相補型−金属−絶縁
物−半導体）集積回路（IC）技術によって単結晶シリコ
ンからなるような１個の半導体基板上に形成される。各
MOSFETは、ポリシリコンからなるようなゲート電極を一
種の不純物導入マスクとするいわゆるセルフアライン技
術によって製造される。

メモリセルを構成するMOSFETは、Ｎチャンネル型とさ
れ、Ｎ型半導体基板上に形成されたＰ型ウェル領域上に
形成される。ＰチャンネルMOSFETは、Ｎ型半導体基板上
に形成される。Ｎチャンネル型MOSFETの基体ゲートとし
てのＰ型ウェル領域は、回路の接地端子に結合され、Ｐ
チャンネル型MOSFETの共通の基体ゲートとしてのＮ型半
導体基板は、回路の電源端子に結合される。なお、メモ
リセルを構成するMOSFETをウェル領域に形成する構成
は、α線等によって引き起こされるメモリセルの蓄積情
報の誤った反転を防止する上で効果的である。

メモリアレイM-ARYは、代表として例示的に示されて
いるマトリックス配置された複数のメモリセルMC、ポリ
シリコン層からなるワード線W0ないしWn及び相補データ
線D0,０ないしD1,１から構成されている。

メモリセルMCのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点に結合された記憶MOSFETQ1,Q2と、上記M
OSFETQ1,Q2のドレインと電源端子Vccとの間に設けられ
たポリ（多結晶）シリコン層からなる高抵抗R1,R2とを
含んでいる。そして、上記MOSFETQ1,Q2の共通接続点と
相補データ線D0,０との間に伝送ゲートMOSFETQ3,Q4が
設けられている。同じ行に配置されたメモリセルの伝送
ゲートMOSFETQ3,Q4等のゲートは、それぞれ例示的に示
された対応するワード線W0及びWn等に共通に接続され、
同じ列に配置されたメモリセルの入出力端子は、それぞ
れ例示的に示された対応する一対の相補データ（又はビ
ット）線D0,０及びD1,１等に接続されている。

メモリセルにおいて、MOSFETQ1,Q2及び抵抗R1,R2は、
一種のフリップフロップ回路を構成しているが、情報保
持状態における動作点は、普通の意味でのフリップフロ
ップ回路のそれと随分異なる。すなわち、上記メモリセ
ルMCにおいて、それを低消費電力にさせるため、その抵
抗R1は、MOSFETQ1がオフ状態にされているときのMOSFET
Q2のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗R2も高抵抗値にされる。言い換える
と、上記抵抗R1、R2は、MOSFETQ1、Q2のドレインリーク
電流を補償できる程度の高抵抗にされる。抵抗R1、R2
は、MOSFETQ2のゲート容量（図示しない）に蓄積されて
いる情報電荷が放電させられてしまうのを防ぐ程度の電
流供給能力を持つ。

この実施例に従うと、RAMがCMOS-IC技術によって製造
されるにもかかわらず、上記のようにメモリセルMCはＮ
チャンネルMOSFETとポリシリコン抵抗素子とから構成さ
れる。

この実施例のメモリセル及びメモリアレイは、上記ポ
リシリコン抵抗素子に代えてＰチャンネルMOSFETを用い
る場合に比べ、その大きさを小さくできる。すなわち、
ポリシリコン抵抗を用いた場合、駆動MOSFETQ1又はQ2の
ゲート電極と一体的に形成できるとともに、それ自体の
サイズを小型化できる。そして、ＰチャンネルMOSFETを
用いたときのように、駆動MOSFETQ1,Q2から比較的大き
な距離を持って離さなければならないことがないので無
駄な空白部分が生じない。

同図において、ワード線W0は、ＸアドレスデコーダX-
DCRを構成するノア（NOR）ゲート回路G1で形成された出
力信号によって選択される。このことは、他のワード線
Wnについても同様である。上記ＸアドレスデコーダX-DC
Rは、相互において類似のノアゲート回路G1,G2等により
構成される。これらのノアゲート回路G1,G2等の入力端
子には、複数ビットからなる相補アドレス信号が所定の
組合せをもって供給される。ＸアドレスデコーダXDCR
は、上記相補アドレス信号を解読して、１本のワード線
を選択状態にさせる。

この実施例においては、特に制限されないが、それぞ
れ対とされた相補データ線D0,０及びD1,１に次のよ
うなプリチャージ回路が設けられる。

一対の相補データ線D0と０は、第１のタイミング信
号φ１によって制御されるＮチャンネルMOSFETQ5とQ6を
介してそれぞれ電源電圧Vccと回路の接地電位GNDが供給
される。他の相補データ線D1,１等にも上記類似のMOS
FETQ7,Q8が設けられる。

また、上記相補データ線D0,０間には、第２のタイ
ミング信号φ２を受けるＮチャンネルMOSFETQ9が設けら
れる。他の相補データ線D1,１等にも上記類似のMOSFE
TQ10が設けられる。

このプリチャージ回路の動作の概略は、次の通りであ
る。

メモリアクセスに先立って一定期間第１のタイミング
信号φ１がハイレベルにされる。これに応じて、MOSFET
Q5〜Q8はオン状態にされ、データ線D0とD1をVcc-Vth
（ここで、Vthは、MOSFETQ5,Q7のしきい値電圧である）
のようなハイレベルにする。また、データ線０と１
は、回路の接地電位のようなロウレベルにされる。これ
らのMOSFETQ5〜Q8は、上記タイミング信号φ１がロウレ
ベルにされると全てオフ状態にされる。この結果、相補
データ線D0,０及びD1,１はそれぞれフローティング
状態で上記レベルを保持する。

この後、第２のタイミング信号φ２がハイレベルにさ
れ、上記MOSFETQ9,Q10等が全てオン状態にされる。これ
に応じて、相補データ線D0,０は、（Vcc-Vth）/2のよ
うな中間レベルにプリチャージされるものである。

この実施例のプリチャージ回路は、前の動作サイクル
により残っている相補データ線の電位をリセットして、
同じほゞ中間レベルにプリチャージさせるので、メモリ
セルからの読み出し動作を高速にできるとともに、後述
するようにセンスアンプを最も感度の高い動作点で動作
させることができる。また、書き込み動作にあっては、
相補データ線を書き込み信号に従って高速にハイレベル
とロウレベルにさせることができる。また、相補データ
線には、同じ導電型のMOSFETが結合されるので、その浮
遊容量値が等しくできるとともに比較的狭いピッチで上
記プリチャージMOSFETを配置できるから、メモリアレイ
のレイアウトが高密度のもとで容易にできる。

上記メモリアレイにおける一対の相補データ線D0,
０及びD1,１には、次のMOS増幅回路がセンスアンプと
して結合される。

ＮチャンネルMOSFETQ11とＰチャンネルMOSFETQ12は、
直列接続されることによってCMOSインバータ形態にされ
る。これらのMOSFETQ11,Q12のゲートは、一方のデータ
線D0に結合される。同様にＮチャンネルMOSFETQ15とＰ
チャンネルMOSFETQ16もCMOSインバータ形成にされる。
これらのMOSFETQ15,Q16のゲートは、他方のデータ線
０に結合される。上記一対のCMOSインバータ形態にされ
たＰチャンネルMOSFETQ12,Q16にはそれぞれ直列形態に
ＰチャンネルMOSFETQ14,Q18が設けられる。これらのMOS
FETQ14,Q18のソースは、電源電圧Vccに結合される。上
記一対のCMOSインバータ形態にされたＮチャンネルMOSF
ETQ11,Q15にはそれぞれ直列形態にされたＮチャンネルM
OSFETQ13,Q17が設けられる。これらのMOSFETQ13,Q17の
共通化されたソースと回路の接地電位点との間には、セ
ンスアンプの動作タイミング信号sacを受けるＮチャン
ネルMOSFETQ20が設けられる。上記一対のCMOSインバー
タ形態のMOSFETにそれぞれ直列に挿入されたＰチャンネ
ルMOSFETQ14とＮチャンネルMOSFETQ13及びＰチャンネル
MOSFETQ18とＮチャンネルMOSFETQ17のゲートは、それぞ
れ互いに他方のCMOSインバータ形態のMOSFETQ15,Q16及
びMOSFETQ11,Q12の接続点に交差的に結合されることに
よって正帰還回路を構成する。

また、上記両CMOS形態のMOSFETQ11,Q12及びQ15,Q16の
接続点は、出力端子とされる。この出力端子の出力信号
０′,d0′は、出力回路を構成するCMOSインバータ回
路N1,N2を通して出力される。また、上記両接続点間に
は、特に制限されないが、上記センスアンプの動作タイ
ミング信号sacを受けるＰチャンネルMOSFETQ19が設けら
れる。更に、MOSFETQ11,Q12及びMOSFETQ15,Q16の接続点
である上記それぞれの出力端子と電源端子Vccとの間に
はタイミング信号sacのロウレベルによってオン状態に
されるＰチャンネルMOSFETQ40が設けられている。

他の代表として例示的に示されている相補データ線D
1,１に対しても、MOSFETQ21〜Q29及びQ50からなる上
記類似のMOS増幅回路がセンスアンプとして配置され
る。このセンスアンプの一対の出力信号は、上記類似の
出力回路を構成するCMOSインバータ回路N3,N4を通して
出力される。

なお、上記相補データ線D0,０及びD1,１は、図示
しないが書き込み回路出力端子にも結合される。これら
の書き込み回路は、制御信号によってその動作が制御さ
れ、動作状態にされているとき、言い換えるならば、書
き込み動作のときにその書き込み信号と対応する相補デ
ータ信号を相補データ線D0,０及びD1,１にそれぞれ
に出力する。書き込み回路は、それが非動作状態のと
き、言い換えれば、情報保持状態又は読み出し状態にさ
れているときにその一対の出力端子を高インピーダンス
状態もしくはフローティング状態にする。

次に、第２図に示した動作波形図を参照して、上記セ
ンスアンプの増幅動作を説明する。

タイミング信号sacがロウレベルにされている期間、
Ｎチャンネル型のパワースイッチMOSFETQ20等はオフ状
態にされ、ＰチャンネルMOSFETQ19等はオン状態にされ
ている。これにより、センスアンプの非動作期間におい
ては、MOSFETQ13,Q14及びQ17,Q18のゲート電位、言い換
えるならばセンスアンプの出力端子の電位は等しくされ
ている。また、上記タイミング信号sacのロウレベルに
よってオン状態されるＰチャンネルMOSFETQ40,Q50が設
けられることにより第２図に示されるように、上記出力
端子の電位はほゞ電源電圧Vccのようなハイレベルにプ
リチャージされている。

上記タイミング信号sacは、１つのメモリセルが選択
状態にされて相補データ線D0,０等に選択されたメモ
リセルの記憶情報に従って電位差が現れた後にハイレベ
ルにされる。これに応じて、上記MOSFETQ19等はオフ状
態に、パワースイッチMOSFETQ20等はオン状態に切り換
えられる。上記MOSFETQ20等のオン状態によって上記の
直列MOSFETには動作電流が流れる。もしも相補データ線
D0,０に図示のような微少電圧差が現れていると、ハ
イレベル側のデータ線D0に結合されたＮチャンネルMOSF
ETQ11はロウレベル側のデータ線０に結合されたＮチ
ャンネルMOSFETQ15に比べてコンダクタンスが大きくさ
れるので、上記出力端子のプリチャージレベルをより速
くロウレベルに引き抜く。この出力端子の信号レベル差
は、上記帰還用MOSFETのゲートに伝えられ、上記レベル
差を助長させるように作用する。すなわち、上記ロウレ
ベルに速く引き抜かれる出力信号０′を受けるＰチャ
ンネルMOSFETQ18がオン状態にされて一端落ち込んだ他
方の出力信号d0′をハイレベルに持ち上げるように作用
し、これと対をなすＮチャンネルMOSFETQ17はオフ状態
にされ上記出力信号d0′の落ち込みを阻止するように作
用する。

一方、上記ハイレベルに持ち上げられる出力信号d0′
を受けるＮチャンネルMOSFETQ13はオン状態に、Ｐチャ
ンネルMOSFETQ14はオフ状態にされるので、上記ロウレ
ベルに引き抜かれる出力信号０′は急峻にロウレベル
に変化して最終的にはほゞ回路の接地電位のようなロウ
レベルにされる。他方の出力信号d0′は、最終的には電
源電圧Vccのようなハイレベルに持ち上げられる。

この実施例では、上記相補データD0,０は、約Vcc/2
にプリチャージされている。これにより、上記CMOSイン
バータ形態のMOSFETの動作点は、第３図に示したその入
出力伝達特性における最も感度が高くされた動作点Ｐの
ように設定される。したがって、上記センスアンプの入
力部を構成するCMOSインバータ形態の増幅MOSFETは、最
も感度が高くされた増幅領域により上記相補データ線の
微少電位差を増幅するものとなる。これによって、この
実施例のMOS増幅回路は、上記帰還回路の動作と相俟っ
て高感度、高速動作のもとで相補データ線に現れた読み
出し信号のセンス動作を行うものとなる。

〔効果〕

（１）CMOSインバータ形態の増幅MOSFETと、それに直列
形態にされたＰチャンネルMOSFETとＮチャンネルMOSFET
のゲートに、他方のCMOSインバータ形態の増幅MOSFETを
帰還させることによって、正帰還ループの作用と上記相
補型MOSFET回路による相補動作により、その動作期間に
おいて直流電流が発生しない。これにより、低消費電力
化を図ることができるという効果が得られる。

（２）上記帰還用MOSFETによる正帰還動作によって、高
感度と高速動作化を実現できるという効果が得られる。

（３）CMOSインバータ形態の増幅MOSFETの動作点をほゞ
電源電圧/2に設定することによって、最も感度の高い領
域で動作させることができる。これにより、上記（２）
と相俟って高感度化を図ることができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、センスアン
プの動作を規定するパワースイッチMOSFETは、Ｐチャン
ネルMOSFETをＰチャンネルMOSFETQ14,Q18のソースと電
源電圧Vccとの間に挿入するものであっもよい。また、
両出力端子間を短絡させるMOSFETは、ＮチャンネルMOSF
ETを用いるものであってもよい。さらに、出力回路を構
成するCMOSインバータ回路は、特に必要とされるもので
はない。さらに、電源電圧の極性は、負の電源電圧を用
いるものであってもよい。この場合は、MOSFETの導電型
を逆に構成すればよい。

また、スタティック型RAMとしてのメモリセルは、Ｐ
チャンネルMOSFETとＮチャンネルMOSFETとを組合せて構
成されたスタティック型フリップフロップ回路を用いる
ものであってもよい。また、相補データ線には、カラム
選択回路を設けて、複数の相補データ線の中から一対の
相補データ線を選んでセンスアンプや書き込み回路に結
合させるものであってもよい。

〔利用分野〕

以上の説明では主として、本願発明者によってなされ
た発明をその背景となった技術分野であるディジタル集
積回路に内蔵されるRAMにおけるセンスアンプに適用し
た場合を例にして説明したが、これに限定されるもので
はなく、MOS増幅回路として各種半導体集積回路装置に
広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明をスタティック型RAMに適用した場
合の一実施例を示す回路図、第２図は、そのセンスアンプの増幅動作の一例を示す波
形図、第３図は、その増幅動作を説明するための入出力伝達特
性図、第４図は、この発明に先立って考えられているセンスア
ンプの一例を示す回路図である。 M-ARY……メモリアレイ、X-DCR……Ｘアドレスデコー
ダ、Y-DCR……Ｙアドレスデコーダ、MC……メモリセ
ル、N1〜N4……CMOSインバータ回路

フロントページの続き (56)参考文献特開昭57−113483（ＪＰ，Ａ) 特開昭52−14423（ＪＰ，Ａ) 特開昭59−186191（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】一対の電源電圧の概ね中間のレベルにプリ
チャージされた非反転信号線と反転信号線に形成される
当該プリチャージレベル近傍での電位差を検出して、こ
れを増幅した出力を得るMOS増幅回路であって、直列接続したＰチャンネルMOSFETとＮチャンネルMOSFET
との共通ゲートに非反転信号線が結合された第１のCMOS
インバータと、直列接続したＰチャンネルMOSFETとＮチャンネルMOSFET
との共通ゲートに反転信号線が結合された第２のCMOSイ
ンバータと、上記第１のCMOSインバータに含まれるＰチャンネルMOSF
ETに直列接続されたＰチャンネルMOSFETと当該CMOSイン
バータに含まれるＮチャンネルMOSFETに直列接続された
ＮチャンネルMOSFETとを含み、双方のMOSFETの共通ゲー
トを第２のCMOSインバータの出力に結合した第１の帰還
回路と、上記第２のCMOSインバータに含まれるＰチャンネルMOSF
ETに直列接続されたＰチャンネルMOSFETと当該CMOSイン
バータに含まれるＮチャンネルMOSFETに直列接続された
ＮチャンネルMOSFETとを含み、双方のMOSFETの共通ゲー
トを第１のCMOSインバータの出力に結合した第２の帰還
回路と、上記第１のCMOSインバータの出力と第２のCMOSインバー
タの出力を選択的に短絡させるMOSFETと、上記選択的に短絡させるMOSFETのオン状態に呼応して、
上記一対のCMOSインバータの出力を高電位側の電源電圧
レベルにプリチャージするためのMOSFETと、上記選択的に短絡させるMOSFETのオフ状態に呼応して、
上記第１のCMOSインバータ及び第１の帰還回路に含まれ
るMOSFETの直列回路と、上記第２のCMOSインバータ及び
第２の帰還回路に含まれるMOSFETの直列回路とに、その
動作電源として上記電源電圧を供給するためのパワース
イッチMOSFETとを備え、当該パワースイッチMOSFETのオン状態に呼応して上記非
反転信号線と反転信号線に形成される電位差を増幅した
出力を上記一対のCMOSインバータの出力端子に得るもの
であることを特徴とするMOS増幅回路。
【請求項２】上記非反転信号線及び反転信号線は、スタ
ティック型のメモリセルの一対の入出力端子が結合され
た相補データ線であることを特徴とする特許請求の範囲
第１項記載のMOS増幅回路。