JPH03148877A - フローティングゲート型メモリー素子 - Google Patents
フローティングゲート型メモリー素子Info
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- JPH03148877A JPH03148877A JP1288392A JP28839289A JPH03148877A JP H03148877 A JPH03148877 A JP H03148877A JP 1288392 A JP1288392 A JP 1288392A JP 28839289 A JP28839289 A JP 28839289A JP H03148877 A JPH03148877 A JP H03148877A
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- Japan
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- write
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- Pending
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- 239000004065 semiconductor Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野］
本発明は、フローティングゲート型メモリー素子の構成
に関する。
に関する。
【従来の技術ｌ
従来、メモリー部が、半導体基板上に設けられた電荷蓄
積用フローティングゲートに対し、データ書き込み用端
子として、前記半導体基板と極性の異なる半導体領域を
１つのみ持つ様なメモリー素子の回路構成は、第２図に
示されるように、書き込み制御用トランジスタ１３とメ
モリー部１１が直接接続されており、データ書き込み時
は、書き込み制御用トランジスタ１３がＯＮされ、書き
込み制御用トランジスタ１３を通してメモリー部１１に
書き込み電圧が印加されていた。そして非書き込み時に
は、書き込み制御用トランジスタ１３がＯＦＦされ、メ
モリー部１１には書き込み電圧が印加されないようにな
っていた。
積用フローティングゲートに対し、データ書き込み用端
子として、前記半導体基板と極性の異なる半導体領域を
１つのみ持つ様なメモリー素子の回路構成は、第２図に
示されるように、書き込み制御用トランジスタ１３とメ
モリー部１１が直接接続されており、データ書き込み時
は、書き込み制御用トランジスタ１３がＯＮされ、書き
込み制御用トランジスタ１３を通してメモリー部１１に
書き込み電圧が印加されていた。そして非書き込み時に
は、書き込み制御用トランジスタ１３がＯＦＦされ、メ
モリー部１１には書き込み電圧が印加されないようにな
っていた。
しかし、従来のものは、書き込み制御用トランジスタと
メモリー部が直接接続されているため、非書き込み時に
書き込み制御用トランジスタがＯＦＦされているにも係
わらず、ノイズ等が書き込み制御用トランジスタを通し
てメモリー部に印加され、誤ってデータが書き込まれる
可能性が強かった。また。書き込み電圧が高い場合も、
書き込み制御用トランジスタがＯＦＦＬ、ているにも係
わらず、書き込み制御用トランジスタのソース、ドレイ
ン間降伏により誤ったデータが書き込まれる可能性が強
かったため、書き込み電圧を上げて安定した書き込み動
作を得るということが困難であった・ そこで本発明では、メモリー部と書き込み制御用トラン
ジスタの間に、ＭＯＳ型トランジスタのゲート電極を電
荷蓄積用フローティングゲートとし、ソース、もしくは
ドレインをデータ書き込み用端子とするメモリー素子を
疑似的なメモリートランジスタとして直列に挿入し、非
書き込み時に於て、ＯＦＦされている書き込み制御用ト
ランジスタを通してノイズや高電圧が伝搬された場合で
も、疑似メモリー素子に吸収させることにより直接メモ
リー部にそれらノイズや高電圧が印加されることが無い
ようにし、誤書き込み動作を減少させ、書き込み電圧を
上げることによる書き込み動作の安定性を図ろうとする
ものである。
メモリー部が直接接続されているため、非書き込み時に
書き込み制御用トランジスタがＯＦＦされているにも係
わらず、ノイズ等が書き込み制御用トランジスタを通し
てメモリー部に印加され、誤ってデータが書き込まれる
可能性が強かった。また。書き込み電圧が高い場合も、
書き込み制御用トランジスタがＯＦＦＬ、ているにも係
わらず、書き込み制御用トランジスタのソース、ドレイ
ン間降伏により誤ったデータが書き込まれる可能性が強
かったため、書き込み電圧を上げて安定した書き込み動
作を得るということが困難であった・ そこで本発明では、メモリー部と書き込み制御用トラン
ジスタの間に、ＭＯＳ型トランジスタのゲート電極を電
荷蓄積用フローティングゲートとし、ソース、もしくは
ドレインをデータ書き込み用端子とするメモリー素子を
疑似的なメモリートランジスタとして直列に挿入し、非
書き込み時に於て、ＯＦＦされている書き込み制御用ト
ランジスタを通してノイズや高電圧が伝搬された場合で
も、疑似メモリー素子に吸収させることにより直接メモ
リー部にそれらノイズや高電圧が印加されることが無い
ようにし、誤書き込み動作を減少させ、書き込み電圧を
上げることによる書き込み動作の安定性を図ろうとする
ものである。
〔課題を解決するための手段Ｊ
本発明のフローティングゲート型メモリー素子は、
８）半導体基板上に設けられた電荷蓄積用フローティン
グゲートを備１え、データ書き込み用端子として、前記
半導体基板と極性の異なる半導体領域を１つのみ持つメ
モリー部と、前記メモリー部の書き込みを制御するため
のＭＯＳ型トランジスタを備えるフローティングゲート
型メモリー素子に於て、 ｂ）前記メモリー部と書き込み制御用トランジスタの間
に、ＭＯＳ型トランジスタのゲート電極を電荷蓄積用フ
ローティングゲートとし−、ソース、もしくはドレイン
をデータ書き込み用端子とするメモリー素子が、疑似的
なメモリー素子として位置することを特徴とする特 ＊作 用］ 本発明は以上の構成を有するもので、フローティングゲ
ート型メモリー素子の誤書き込みを減少させ、安定した
書き込み動作を可能なものとする。
グゲートを備１え、データ書き込み用端子として、前記
半導体基板と極性の異なる半導体領域を１つのみ持つメ
モリー部と、前記メモリー部の書き込みを制御するため
のＭＯＳ型トランジスタを備えるフローティングゲート
型メモリー素子に於て、 ｂ）前記メモリー部と書き込み制御用トランジスタの間
に、ＭＯＳ型トランジスタのゲート電極を電荷蓄積用フ
ローティングゲートとし−、ソース、もしくはドレイン
をデータ書き込み用端子とするメモリー素子が、疑似的
なメモリー素子として位置することを特徴とする特 ＊作 用］ 本発明は以上の構成を有するもので、フローティングゲ
ート型メモリー素子の誤書き込みを減少させ、安定した
書き込み動作を可能なものとする。
〔実 施 例１
以下、本発明に付いて実施例に基づいて詳細に説明する
。
。
第１図は本発明の実施例を示す単一書き込み端子型フロ
ーティングゲートメモリー素子を用いた書き込み回路で
ある。
ーティングゲートメモリー素子を用いた書き込み回路で
ある。
ｌは半導体基板上（本例ではＮ−型基板）に設けられた
電荷蓄積用フローティングゲートを備えデータ書き込み
用端子として、前記半導体基板と極性の異なる半導体領
域（本例ではＰ十型半導体領域］を１つのみ持つメモリ
ー部（単一書き込み端子型フローティングゲートメモリ
ー）、３はＭＯＳ型トランジスタ（本例ではＰチャンネ
ル型ＭＯＳトランジスタ）のゲートをフローティングと
した疑似フローティングゲート型メモリー、２はメモリ
ー部１への書き込み信号ライン、５は書き込み制御用Ｐ
チャンネルＭＯＳトランジスタＳ４は書き込み制御用ト
ランジスタ５の出力信号ライン、６は書き込み制御用Ｐ
チャンネルＭＯＳトランジスタ５のゲート端子で、ＬＯ
ＷレベルでＯＮされる。７は書き込み電圧印加端子であ
る。
電荷蓄積用フローティングゲートを備えデータ書き込み
用端子として、前記半導体基板と極性の異なる半導体領
域（本例ではＰ十型半導体領域］を１つのみ持つメモリ
ー部（単一書き込み端子型フローティングゲートメモリ
ー）、３はＭＯＳ型トランジスタ（本例ではＰチャンネ
ル型ＭＯＳトランジスタ）のゲートをフローティングと
した疑似フローティングゲート型メモリー、２はメモリ
ー部１への書き込み信号ライン、５は書き込み制御用Ｐ
チャンネルＭＯＳトランジスタＳ４は書き込み制御用ト
ランジスタ５の出力信号ライン、６は書き込み制御用Ｐ
チャンネルＭＯＳトランジスタ５のゲート端子で、ＬＯ
ＷレベルでＯＮされる。７は書き込み電圧印加端子であ
る。
第１図に於て、書き込み時、非書き込み時についての動
作を説明する。まず書き込み時には、ゲート端子６にし
ＯＷレベルを与え、書き込み制御用トランジスタ５をＯ
Ｎさせ、端子７に書き込み電圧を印加すると疑似メモリ
ートランジスタ３にデータが書き込まれ端子７から信号
ライン２までが導通状態となる。この状態で再度書き込
み電圧を端子７に印加すると、メモリー部ｌにデータが
書き込まれることになる。この様に２回書き込み電圧を
端子７に印加することにより書き込み動作を完了する。
作を説明する。まず書き込み時には、ゲート端子６にし
ＯＷレベルを与え、書き込み制御用トランジスタ５をＯ
Ｎさせ、端子７に書き込み電圧を印加すると疑似メモリ
ートランジスタ３にデータが書き込まれ端子７から信号
ライン２までが導通状態となる。この状態で再度書き込
み電圧を端子７に印加すると、メモリー部ｌにデータが
書き込まれることになる。この様に２回書き込み電圧を
端子７に印加することにより書き込み動作を完了する。
次に非書き込み時には、ゲート端子６にＨＩＧＨレベル
を与え、書き込み制御用トランジスタ５をＯＦＦさせる
。通常この状態では端子７と信号ライン４．及び２は非
導通状態であるので電圧が端子７に印加されても信号ラ
イン４以降には伝搬されないはずであるが、ノイズもし
くは、制御用トランジスタ５のチャンネル間降伏等によ
り信号ライン４に電圧が印加された場合でも疑似メモリ
ートランジスタ３があるため、メモリー部１には直接そ
れらが伝わることはなく誤書き込みを起こす心配が無い
、また疑似メモリートランジスタ３自体の書き込み電圧
をメモリートランジスタ１の書き込み電圧より高くして
おけば、さらに誤書き込み率を低下させることは出来る
。この様に疑似メモリートランジスタ１つで、誤書き込
みの発生を防ぎ、また書き込み電圧を高くして書き込み
動作の安定性を図ることが可能となる。
を与え、書き込み制御用トランジスタ５をＯＦＦさせる
。通常この状態では端子７と信号ライン４．及び２は非
導通状態であるので電圧が端子７に印加されても信号ラ
イン４以降には伝搬されないはずであるが、ノイズもし
くは、制御用トランジスタ５のチャンネル間降伏等によ
り信号ライン４に電圧が印加された場合でも疑似メモリ
ートランジスタ３があるため、メモリー部１には直接そ
れらが伝わることはなく誤書き込みを起こす心配が無い
、また疑似メモリートランジスタ３自体の書き込み電圧
をメモリートランジスタ１の書き込み電圧より高くして
おけば、さらに誤書き込み率を低下させることは出来る
。この様に疑似メモリートランジスタ１つで、誤書き込
みの発生を防ぎ、また書き込み電圧を高くして書き込み
動作の安定性を図ることが可能となる。
第１図では制御用トランジスタ５．疑似メモリートラン
ジスタ３、メモリー部ｌを何れもＰチャンネル型とした
が、これらはＮチャンネル型でも構成可能である。
ジスタ３、メモリー部ｌを何れもＰチャンネル型とした
が、これらはＮチャンネル型でも構成可能である。
第３図は、本発明を応用した。ＭＯＳ型フローティング
ゲートメモリーの書き込み・読み出し回路である。第３
図に於て、２１は書き込み電圧印加端子、２２は書き込
み制御用ＰチャンネルＭＯＳトランジスタ、２３は書き
込み制御用トランジスタ２２の出力信号ライン、２４は
本発明の疑似メモリートランジスタ、２６はメモリー部
（単一書き込み端子型フローティングゲートメモリー）
、２５はメモリー部２６への書き込み信号ライン、２７
は接地電位（ＧＮＤ）、２８は読み出し用フローティン
グゲートＭＯＳ型トランジスタで、そのゲート端子はメ
モリートランジスタ２６のゲート端子と接続されている
が、外部的には接続されていないのでフローティングと
なっている。３１はプルダウン用Ｎチヤンネル型デプリ
ーション（常時ＯＮ型）ＭＯＳトランジスタで、そのゲ
ート端子は接地電位に接続されているので常に一定電流
を保ちながら出カライン３０をＬＯＷレベルにバイアス
している。プルダウントランジスタ３１と読み出し用ト
ランジスタ２８の電流駆動能力は読みだし用トランジス
タ２８の方が十分大きもいのとする。２９はインバータ
で出カライン３０のレベルを反転し、読みだし信号ライ
ン３２に出力をる。３３ｉｆＨＩＧＨ側の電源（ＶＤＤ
）である。
ゲートメモリーの書き込み・読み出し回路である。第３
図に於て、２１は書き込み電圧印加端子、２２は書き込
み制御用ＰチャンネルＭＯＳトランジスタ、２３は書き
込み制御用トランジスタ２２の出力信号ライン、２４は
本発明の疑似メモリートランジスタ、２６はメモリー部
（単一書き込み端子型フローティングゲートメモリー）
、２５はメモリー部２６への書き込み信号ライン、２７
は接地電位（ＧＮＤ）、２８は読み出し用フローティン
グゲートＭＯＳ型トランジスタで、そのゲート端子はメ
モリートランジスタ２６のゲート端子と接続されている
が、外部的には接続されていないのでフローティングと
なっている。３１はプルダウン用Ｎチヤンネル型デプリ
ーション（常時ＯＮ型）ＭＯＳトランジスタで、そのゲ
ート端子は接地電位に接続されているので常に一定電流
を保ちながら出カライン３０をＬＯＷレベルにバイアス
している。プルダウントランジスタ３１と読み出し用ト
ランジスタ２８の電流駆動能力は読みだし用トランジス
タ２８の方が十分大きもいのとする。２９はインバータ
で出カライン３０のレベルを反転し、読みだし信号ライ
ン３２に出力をる。３３ｉｆＨＩＧＨ側の電源（ＶＤＤ
）である。
第３図に於て、２１〜２６までの書き込み回路の構成は
第１図と同じであるので、読みだし動作について説明す
る。まずメモリー部２６にデータが書き込みまれている
場合、メモリー部２６のゲートに蓄えられた電荷Ｃ本例
の場合マイナス電荷）は読みだし用フローティングゲー
トＭＯＳ型トランジスタ２８のゲートにも伝えられるの
でトランジスタ２８はＯＮされる。電流駆動能力は読み
だし用トランジスタ２８の方が十分大きいので出カライ
ン３０はＨＩＧ）Ｉに変化する。そしてインバーター２
９を通してレベルは反転されるので、読みだし信号ライ
ン３２にはＬＯＷレベルが出力される。
第１図と同じであるので、読みだし動作について説明す
る。まずメモリー部２６にデータが書き込みまれている
場合、メモリー部２６のゲートに蓄えられた電荷Ｃ本例
の場合マイナス電荷）は読みだし用フローティングゲー
トＭＯＳ型トランジスタ２８のゲートにも伝えられるの
でトランジスタ２８はＯＮされる。電流駆動能力は読み
だし用トランジスタ２８の方が十分大きいので出カライ
ン３０はＨＩＧ）Ｉに変化する。そしてインバーター２
９を通してレベルは反転されるので、読みだし信号ライ
ン３２にはＬＯＷレベルが出力される。
次にデータが書き込まれていない場合、読みだしトラン
ジスタ２８もＯＦＦされているので出カライン３０は、
プルダウントランジスタ３１によりＬＯＷにバイアスさ
れたままである。そして読みだし信号ライン３２には、
インバーター２９を通してＨＩＧＨレベルが出力される
。第３図においても書き込み回路部はすべてＰチャンネ
ル型暑したが、Ｎチャンネル型でもよく、その場合読み
だし回路におけるプルダウントランジスタがプルアップ
トランジスタに変わる。
ジスタ２８もＯＦＦされているので出カライン３０は、
プルダウントランジスタ３１によりＬＯＷにバイアスさ
れたままである。そして読みだし信号ライン３２には、
インバーター２９を通してＨＩＧＨレベルが出力される
。第３図においても書き込み回路部はすべてＰチャンネ
ル型暑したが、Ｎチャンネル型でもよく、その場合読み
だし回路におけるプルダウントランジスタがプルアップ
トランジスタに変わる。
このように本発明によれば、誤書き込みを減少させ、安
定した書き込み動作を提供することが可能になる。
定した書き込み動作を提供することが可能になる。
【発明の効果１
以上に述べたように本発明によれば、疑似メモリートラ
ンジスタを書き込、み制御用トランジスタと単一書き込
み端子型フローティングゲートメモリー素子の間に挿入
することにより、誤書き込みの要因となるノイズなどが
前記疑似メモリーに吸収されるため、フローティングゲ
ート型メモリー素子の誤書き込みが減少され、安定した
書き込み動作を可能なものとした。
ンジスタを書き込、み制御用トランジスタと単一書き込
み端子型フローティングゲートメモリー素子の間に挿入
することにより、誤書き込みの要因となるノイズなどが
前記疑似メモリーに吸収されるため、フローティングゲ
ート型メモリー素子の誤書き込みが減少され、安定した
書き込み動作を可能なものとした。
第１図は、本発明を適用したＭＯＳ型フローティングゲ
ートメモリー素子を用いた書き込み回路図である。 第２図は、従来のＭＯＳ型フローティングゲートメモリ
ー素子を用いた書き込み回路図である。 第３図は、本発明を応用したＭＯＳ型フローティングゲ
ートメモリーの書き込み−読みだし回路図である。 ｌ・・単一書き込み端子型フローティングゲートメモリ
ー ２・・書き込み信号ライン ３・・疑似ＭＯＳ型フローティングゲートメモリー ４−・書き込み信号ライン ５・・書き込み制御用ＭＯＳ）ランジスタロ・・ゲート
端子 ７・・書き込み電圧印加端子 １１・・ＭＯＳ型フローティングゲートメモリー １２・−書き込み信号ライン １３・・書き込み制御用ＭＯＳＩ−ランジスタ１４・・
書き込み電圧印加端子 ２１・・書き込み電圧印加端子 ２２・−書き込み制御用ＭＯＳＩ−ランジスタ２３・・
書き込み信号ライン ２４・−疑似ＭＯＳ型フローティングゲートメモリー ２５・・書き込み信号ライン ２６・・単一書き込み端子型フローテインクゲートメモ
リー ２７・・接地電位（ＧＮＤ） ２８・−読みだし用ＭＯＳ型フローティングゲートトラ
ンジスタ ２９・−インバーター ３０・・出カライン ３１・・プルダウントランジスタ ３２−一読みだし信号ライン ３３−−ＨＩＧｉ−１側電源（ＶＩ）Ｄ）以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）６：３ ｅ７・７ ／ １、′４ ｌ ｌ へ１ 第２図
ートメモリー素子を用いた書き込み回路図である。 第２図は、従来のＭＯＳ型フローティングゲートメモリ
ー素子を用いた書き込み回路図である。 第３図は、本発明を応用したＭＯＳ型フローティングゲ
ートメモリーの書き込み−読みだし回路図である。 ｌ・・単一書き込み端子型フローティングゲートメモリ
ー ２・・書き込み信号ライン ３・・疑似ＭＯＳ型フローティングゲートメモリー ４−・書き込み信号ライン ５・・書き込み制御用ＭＯＳ）ランジスタロ・・ゲート
端子 ７・・書き込み電圧印加端子 １１・・ＭＯＳ型フローティングゲートメモリー １２・−書き込み信号ライン １３・・書き込み制御用ＭＯＳＩ−ランジスタ１４・・
書き込み電圧印加端子 ２１・・書き込み電圧印加端子 ２２・−書き込み制御用ＭＯＳＩ−ランジスタ２３・・
書き込み信号ライン ２４・−疑似ＭＯＳ型フローティングゲートメモリー ２５・・書き込み信号ライン ２６・・単一書き込み端子型フローテインクゲートメモ
リー ２７・・接地電位（ＧＮＤ） ２８・−読みだし用ＭＯＳ型フローティングゲートトラ
ンジスタ ２９・−インバーター ３０・・出カライン ３１・・プルダウントランジスタ ３２−一読みだし信号ライン ３３−−ＨＩＧｉ−１側電源（ＶＩ）Ｄ）以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）６：３ ｅ７・７ ／ １、′４ ｌ ｌ へ１ 第２図
Claims (1)
- 【特許請求の範囲】 １）ａ）半導体基板上に設けられた電荷蓄積用フローテ
ィングゲートを備え、データ書き込み用端子として、前
記半導体基板と極性の異なる半導体領域を１つのみ持つ
メモリー部（以下、単一書き込み端子型フローティング
ゲートメモリーとする。）と、前記メモリー部の書き込
みを制御するためのＭＯＳ型トランジスタを備えるフロ
ーティングゲート型メモリー素子に於て、 ｂ）前記メモリー部と書き込み制御用トランジスタの間
に、ＭＯＳ型トランジスタのゲート電極を電荷蓄積用フ
ローティングゲートとし、ソース、もしくはドレインを
データ書き込み用端子とするメモリー素子が、疑似的な
メモリー素子として位置することを特徴とするフローテ
ィングゲート型メモリー素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288392A JPH03148877A (ja) | 1989-11-06 | 1989-11-06 | フローティングゲート型メモリー素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288392A JPH03148877A (ja) | 1989-11-06 | 1989-11-06 | フローティングゲート型メモリー素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148877A true JPH03148877A (ja) | 1991-06-25 |
Family
ID=17729609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288392A Pending JPH03148877A (ja) | 1989-11-06 | 1989-11-06 | フローティングゲート型メモリー素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452836B1 (en) | 2001-03-09 | 2002-09-17 | Micron Technology, Inc. | Non-volatile memory device with erase cycle register |
| US6490202B2 (en) * | 2001-04-06 | 2002-12-03 | Micron Technology, Inc. | Non-volatile memory device with erase register |
| US6549467B2 (en) | 2001-03-09 | 2003-04-15 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
-
1989
- 1989-11-06 JP JP1288392A patent/JPH03148877A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452836B1 (en) | 2001-03-09 | 2002-09-17 | Micron Technology, Inc. | Non-volatile memory device with erase cycle register |
| US6549467B2 (en) | 2001-03-09 | 2003-04-15 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US6646921B2 (en) | 2001-03-09 | 2003-11-11 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US6654289B2 (en) | 2001-03-09 | 2003-11-25 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US6657900B2 (en) | 2001-03-09 | 2003-12-02 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US6788582B2 (en) | 2001-03-09 | 2004-09-07 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US6862222B2 (en) | 2001-03-09 | 2005-03-01 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US7057933B2 (en) | 2001-03-09 | 2006-06-06 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US7221593B2 (en) | 2001-03-09 | 2007-05-22 | Micron Technology, Inc. | Non-volatile memory device with erase address register |
| US6490202B2 (en) * | 2001-04-06 | 2002-12-03 | Micron Technology, Inc. | Non-volatile memory device with erase register |
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