KR930011433A - 반도체 집적회로장치 - Google Patents
반도체 집적회로장치 Download PDFInfo
- Publication number
- KR930011433A KR930011433A KR1019920020557A KR920020557A KR930011433A KR 930011433 A KR930011433 A KR 930011433A KR 1019920020557 A KR1019920020557 A KR 1019920020557A KR 920020557 A KR920020557 A KR 920020557A KR 930011433 A KR930011433 A KR 930011433A
- Authority
- KR
- South Korea
- Prior art keywords
- field effect
- transistor
- effect element
- control
- potential
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
입력신호의 "H"레벨의 결정을 허용하는 최저전압치와 전원전압에 의존하는 입력신호의 "L"레벨의 결정을 허용하는 최고전압치의 요동은 동작마진을 확대하기 위해 억제된다. 반도체 집적회로장치는 CM0S인버터를 구성하는 P채널 트랜지스터(1a)와 N채널 트랜지스터(1b)와, N채널 트랜지스터(1b)에 병렬로 접속되는 N채널 트랜지스터(2b)와, 그리고 n채널 트랜지스터(2b)의 게이트 전극에 전원전압을 강하하여 제공되는 전압을 적용하는 복수의 n채널 트랜지스터(3b)를 포함하고, 그리고 복수의 n채널 트랜지스터(3b)는 직렬로 접속된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 또다른 실시예를 표시하는 약도.
제4도는 본 발명의 더욱 다른 실시예를 표시하는 약도.
제5도는 본 발명의 배경을 설명하는 DRAM의 입력부의 구성을 표시하는 블록도.
Claims (17)
- 다른형의 도전성의 직렬로 접속되는 제1과 제2전계효과소자(1b,1a)를 가지는 CMOS인버터를 포함하는 반도체 집적회로장치에 있어서, 상기 제1전계효과소자(1b)와 같은 도전성형을 가지고 그리고 상기 제1전계효과소자(1b)에 병렬로 접속되는 제3전계효과소자(2b)와, 그리고 규정된 전위로 전원 전압(Vcc)을 강하하여 제공되는 전압을 발생하고 그리고 강하된 전원전압(Vcc)을 그곳의 도전성을 제어하는 상기 제3전계효과소자(2b)에 공급하는 제어수단(3)을 포함하는 반도체 집적회로장치.
- 제1항에 있어서, 선택된 규정전위의 전원전압을 강하하여 제공되는 상기 전압은 상기 제3전계효과소자(2b)를 활성상태에 실질적으로 가져오는 반도체 집적회로장치.
- 제1항에 있어서, 상기 제3전계효과소자(2b)는 2개의 도전단자와 1개의 제어단자를 포함하고, 상기 제어단자는 상기 제어수단(3)에 의해 발생되는 전압을 받는 반도체 집적회로장치.
- 제3항에 있어서, 상기 제어수단(3)은 상기 제3전계효과소자(2b)의 제어단자와 전원단자(Vcc)사이에 접속되는 전압강하수단(3b)을 포함하는 반도체 집적회로장치.
- 제4항에 있어서, 상기 전압강하수단(3b)은 전계효과소자(3b)를 포함하고, 상기 전계효과소자는 그의 제어단자와 공통으로 접속되는 하나의 도전단자와 전계효과소자중 인접한 것의 한 도전단자에 접속되는 다른 하나의 도전단자를 가지는 반도체 집적회로장치.
- 제4항에 있어서, 상기 전압강하수단은 레지스트 또는 수단(3R)을 포함하는 반도체 집적회로장치.
- 제1항에 있어서, 상기 전원전압을 상기 제3효과소자(2b)에 공급하는 공급수단(5a)를 더욱 포함하는 반도체 집적회로장치.
- 제1도전성형의 제1과 제2전계효과소자(1b,2b)의 병렬결합과, 상기 병렬결합과 직렬로 접속되는 제2도전성형의 제3전계효과소자(1a)와, 반전출력신호를 공급하는 상기 제3전계효과소자(1a)와 상기 병렬결합사이의 노드와 입력신호를 받기위해 공통으로 접속되는 상기 제1과 제3전계효과소자(1b,1a)의 게이트전극과, 전원전압레벨에 응답하고 상기 제29(2b)의 게이트에 제어전위를 공급하는 제어수단(3)을 포함하는 인버터.
- 제8항에 있어서, 상기 제어수단(3)은 상기 제2도전성형의 복수의 직렬로 접속되는 전계효과소자(b)를 포함하는 인버터.
- 제8항에 있어서, 상기 제어수단은 레지스터(3R)을 포함하는 인버터.
- 제8항에 있어서, 상기 전원전압(Vcc)을 상기 제3전계효과소자(la)에 공급하는 공급수단(5a)을 더욱 포함하는 인버터.
- 제1전위노드(Vcc)와 출력노드(N2) 사이에 접속되는 제1트랜지스터(1a)와, 제2전위노드와 출력노드(N2)사이에 접속되는 제2트랜지스터(1b)와, 입력신호를 받는 상기 제2트랜지스터(1b)의 제어전극과, 상기 제2전위노드와 상기 출력노드(N2)사이에 접속되는 제3트랜지스터(2b)와, 그리고 상기 제2전위노드에서 공급된 전위보다 낮은 전위를 상기 제3트랜지스터(2b)의 제어전극에 공급하는 상기 제3트랜지스터(2b)의 제어전극과 상기 제1전위노드사이에 접속되는 제어수단(3)을 포함하는 반도체 집적회로장치.
- 제12항에 있어서, 상기 제어수단(3)은 상기 제3트랜지스터(2b)의 제어전극과 상기 제2전위노드사이에 직렬로 접속되는 복수의 트랜지스터(3b)를 포함하는 반도체 집적회로장치.
- 제12항에 있어서, 상기 제어수단(3)은 상기 제3트랜지스터(2b)의 제어전극과 상기 제2전위노드사이에 직렬로 접속되는 복수의 다이오드소자(3b)를 포함하는 반도체 집적회로장치.
- 제12항에 있어서, 상기 제1트랜지스터(1a)는 P형 MOS트랜지스터이고, 상기 제2와 제3트랜지스터(1b,2b)는 N형 MOS트랜지스터이고, 상기 제1전위노드는 전원전위노드(Vcc)이고, 그리고 상기 제2전위는 접지전위 노드인 반도체 집적회로장치.
- 제1전위노드와 출력노드(N2) 사이에 접속되는 제1트랜지스터(1a)와, 제2전위노드와 상기 출력노드(N2)사이에 접속되는 제2트랜지스터(1b)와, 입력신호를 받는 상기 제2트랜지스터(1b)의 제어전극과, 상기 제2전위노드와 상기 출력노드(N2)사이에 접속되는 제3트랜지스터(2b)와, 그리고 제3트랜지스터(2b)의 제어전극과 상기 제1전위노드사이에 접속되는 제어수단(3)과, 상기 제1전위노드에서 적용된 전위에 응답하는 상기 제어수단(3)의 저항을 포함하는 반도체 집적회로장치.
- 기억상태를 제어하는 신호를 수신하는 상태제어신호 수신 수단(100)과, 외부에서 발생된 어드레스신호를 수신하는 어드레스 신호 수신수단(100)과, 기록제어신호를 수신하는 기록제어신호 수신수단(100)과, 판독제어신호를 수신하는 판독제어신호 수신수단(100)과, 그리고 입력데이터를 수신하는 입력데이터 수신수단(100)을 포함하는 DRAM장치의 입력부에 있어서, 적어도 하나의 상기 상태제어신호 수신수산(100)과, 어드레스신호 수신수단(100)과, 기록제어신호 수신수단(100)과 그리고 판독제어신호 수신수단(100)는 상호 대향하는 도전성형의 제1과 제2전계효과소자를 가지는 CMOS인버터를 포함하고, 상기 입력부는, 상기 제1전계효과소자와 같은 도전성형을 가지고 그리고 상기 제1전계효과소자에 병렬로 접속되는 제3전계효과소자와, 그리고 발생된 사용하는 상기 제3전계효과소자의 전류공급의 가능출력을 제어하는 규정된 전위의 전원전압을 강하하여 제공되는 전압을 발생하는 제어수단을 포함하는 DRAM장치의 입력부.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290183A JP2769653B2 (ja) | 1991-11-06 | 1991-11-06 | 反転回路 |
| JP91-290183 | 1991-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011433A true KR930011433A (ko) | 1993-06-24 |
| KR960000896B1 KR960000896B1 (ko) | 1996-01-13 |
Family
ID=17752827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920020557A KR960000896B1 (ko) | 1991-11-06 | 1992-11-03 | 반도체 집적회로장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5416366A (ko) |
| JP (1) | JP2769653B2 (ko) |
| KR (1) | KR960000896B1 (ko) |
| DE (1) | DE4237001C2 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4434775A1 (de) * | 1994-09-29 | 1996-04-04 | Beiersdorf Ag | Dermatologische Zubereitungen mit einem Gehalt an Fettsäureglyceriden gegen Superinfektionen |
| US5554942A (en) * | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
| US5578941A (en) * | 1995-08-23 | 1996-11-26 | Micron Technology, Inc. | Voltage compensating CMOS input buffer circuit |
| GB2340682B (en) * | 1998-08-10 | 2003-11-05 | Sgs Thomson Microelectronics | Variable threshold inverter |
| US6184704B1 (en) * | 1999-02-08 | 2001-02-06 | Tritech Microelectronics | Design method for compensation of process variation in CMOS digital input circuits |
| JP2006329814A (ja) * | 2005-05-26 | 2006-12-07 | Denso Corp | ボード上に実装された回路の検査方法 |
| US20090093824A1 (en) * | 2007-10-04 | 2009-04-09 | Hasan Jafar S | Wound closure fasteners and device for tissue approximation and fastener application |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4410813A (en) * | 1981-08-14 | 1983-10-18 | Motorola, Inc. | High speed CMOS comparator circuit |
| US4595844A (en) * | 1984-01-16 | 1986-06-17 | Itt Corporation | CMOS high current output driver |
| KR910005609B1 (ko) * | 1988-07-19 | 1991-07-31 | 삼성전자 주식회사 | 복수전압 ic용 입력신호 로직 판별회로 |
| KR910004736B1 (ko) * | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | 스테이틱 메모리장치의 전원전압 조절회로 |
| CA2008749C (en) * | 1989-06-30 | 1999-11-30 | Frank Wanlass | Noise rejecting ttl to cmos input buffer |
| US5041741A (en) * | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
-
1991
- 1991-11-06 JP JP3290183A patent/JP2769653B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-02 DE DE4237001A patent/DE4237001C2/de not_active Expired - Fee Related
- 1992-11-03 US US07/971,186 patent/US5416366A/en not_active Expired - Fee Related
- 1992-11-03 KR KR1019920020557A patent/KR960000896B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129922A (ja) | 1993-05-25 |
| DE4237001C2 (de) | 1993-12-02 |
| DE4237001A1 (en) | 1993-05-13 |
| KR960000896B1 (ko) | 1996-01-13 |
| JP2769653B2 (ja) | 1998-06-25 |
| US5416366A (en) | 1995-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3284782A (en) | Memory storage system | |
| US3995172A (en) | Enhancement-and depletion-type field effect transistors connected in parallel | |
| KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
| KR940018864A (ko) | 반도체 장치 | |
| US5382847A (en) | Output buffer circuits including voltage compensation | |
| KR930024162A (ko) | 반도체 기억 장치 | |
| KR950006850A (ko) | 선택기 회로 | |
| KR940008091A (ko) | 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치 | |
| KR860000659A (ko) | M0s 스태틱형 ram | |
| US4653029A (en) | MOS amplifier and semiconductor memory using the same | |
| KR940008227A (ko) | 개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치 | |
| JP3810220B2 (ja) | 内部電源供給発生器を有する集積回路半導体メモリ装置 | |
| KR880008340A (ko) | Cmos 게이트 어레이의 고밀도 rom | |
| US4023149A (en) | Static storage technique for four transistor IGFET memory cell | |
| KR960038997A (ko) | 반도체 메모리장치의 전류센스앰프회로 | |
| KR930011433A (ko) | 반도체 집적회로장치 | |
| KR970069467A (ko) | 페이지 액세스 모드를 갖는 단일-칩 메모리 시스템 | |
| JPS5855597B2 (ja) | 双安定半導体メモリセル | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| KR100282761B1 (ko) | I/o 클램프 회로를 구비한 반도체 메모리 장치 | |
| KR950001773A (ko) | 반도체 메모리 장치 | |
| KR950012703A (ko) | 반도체 메모리 장치의 데이타 입력 버퍼 | |
| US4780853A (en) | Memory device | |
| KR920001521A (ko) | 반도체기억장치 | |
| KR0150227B1 (ko) | 입력 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20000104 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |