JPH0217872B2 - - Google Patents
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- JPH0217872B2 JPH0217872B2 JP56190370A JP19037081A JPH0217872B2 JP H0217872 B2 JPH0217872 B2 JP H0217872B2 JP 56190370 A JP56190370 A JP 56190370A JP 19037081 A JP19037081 A JP 19037081A JP H0217872 B2 JPH0217872 B2 JP H0217872B2
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- JP
- Japan
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- bit line
- potential
- transistor
- sense amplifier
- voltage
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリセルの読出し時のビツト線電圧
に悪影響を生ぜしめないアクテイブリストア回路
を備えたダイナミツク型半導体記憶装置に関す
る。
に悪影響を生ぜしめないアクテイブリストア回路
を備えたダイナミツク型半導体記憶装置に関す
る。
前記アクテイブリストア回路は、ダイナミツク
メモリにおいてセンス増幅器の動作直後に、高電
位側のビツト線を電源電圧Vccにプルアツプする
ことによりメモリセルからの情報検出をより確実
にするためのものである。
メモリにおいてセンス増幅器の動作直後に、高電
位側のビツト線を電源電圧Vccにプルアツプする
ことによりメモリセルからの情報検出をより確実
にするためのものである。
しかしながら、かかるアクテイブリストア回路
を設けることにより以下に示す様な問題が生じて
いる。
を設けることにより以下に示す様な問題が生じて
いる。
従来のアクテイブリストア回路を有するダイナ
ミツクメモリは、第４図に示される如き構成にな
つている。図中、１，２はメモリセル、３はアク
テイブリストア回路、５，６はダミーセル、７は
電源線、８はセンス増幅器、９はMOSキヤパシ
タ、１２はビツト線プルアツプトランジスタ、
BL，はビツト線、WLはワード線、DWLはダ
ミーワード線、WLS，DWLSは選択されたワー
ド線、ダミーワード線である。
ミツクメモリは、第４図に示される如き構成にな
つている。図中、１，２はメモリセル、３はアク
テイブリストア回路、５，６はダミーセル、７は
電源線、８はセンス増幅器、９はMOSキヤパシ
タ、１２はビツト線プルアツプトランジスタ、
BL，はビツト線、WLはワード線、DWLはダ
ミーワード線、WLS，DWLSは選択されたワー
ド線、ダミーワード線である。
以下、第５図に示すタイムチヤートを参照しな
がら動作を説明する。
がら動作を説明する。
メモリセル１，２からの記憶情報の読出しに際
しては、動作制御入力４へ入力されるクロツク信
号φ0が高レベルとなり、トランジスタＱ３，Ｑ
４がオンに転じられ、節点N1，N2を高レベルに
プリチヤージする。また、トランジスタＱ１０，
Ｑ１１もクロツク信号φ0によりオンに転じられ
てもビツト線BL，もプリチヤージされる。
しては、動作制御入力４へ入力されるクロツク信
号φ0が高レベルとなり、トランジスタＱ３，Ｑ
４がオンに転じられ、節点N1，N2を高レベルに
プリチヤージする。また、トランジスタＱ１０，
Ｑ１１もクロツク信号φ0によりオンに転じられ
てもビツト線BL，もプリチヤージされる。
そして、例えばメモリセル１の情報を読み出す
にはワード線WLS及びダミーワード線DWLSを
第５図に示すように高レベルにしてメモリセル１
からそこに記憶された情報を読み出す。ビツト線
BLの電位はビツト線BLとメモリセル１との電荷
の分配で、ビツト線の電位はビツト線とダ
ミーセル６との電荷の分配で変化するので、メモ
リセル１の情報が“０”であれば、ビツト線BL
の電位はビツト線の電位よりも降下する。次
いで、クロツク信号φ1を高レベルにしてセンス
増幅器８を動作させる。この時ビツト線BLの電
位と節点N1の電位は接地電位Vssまで降下する。
次に端子１０に供給するクロツク信号φ2を立ち
上げると容量カツプリングにより節点N2の電位
がVccよりも高いレベルとなりビツト線プルアツ
プ用のトランジスタＱ２をオンさせ、ビツト線
BLの電位をVccに引き上げて確実な情報検出を行
なう様にしている。
にはワード線WLS及びダミーワード線DWLSを
第５図に示すように高レベルにしてメモリセル１
からそこに記憶された情報を読み出す。ビツト線
BLの電位はビツト線BLとメモリセル１との電荷
の分配で、ビツト線の電位はビツト線とダ
ミーセル６との電荷の分配で変化するので、メモ
リセル１の情報が“０”であれば、ビツト線BL
の電位はビツト線の電位よりも降下する。次
いで、クロツク信号φ1を高レベルにしてセンス
増幅器８を動作させる。この時ビツト線BLの電
位と節点N1の電位は接地電位Vssまで降下する。
次に端子１０に供給するクロツク信号φ2を立ち
上げると容量カツプリングにより節点N2の電位
がVccよりも高いレベルとなりビツト線プルアツ
プ用のトランジスタＱ２をオンさせ、ビツト線
BLの電位をVccに引き上げて確実な情報検出を行
なう様にしている。
アクテイブリストア回路を有するダイナミツク
メモリの動作は前述の如きものであるが、前記ア
クテイブリストア回路を設けることにより以下の
様な問題が生じている。
メモリの動作は前述の如きものであるが、前記ア
クテイブリストア回路を設けることにより以下の
様な問題が生じている。
すなわちメモリセル１の情報が“０”である場
合には、ワード線WLSが駆動されてメモリセル
１が選ばれるとビツト線BLの電位は降下しよう
とするが、上述した如く節点N1，N2は高レベル
の電位にプリチヤージされているから、ビツト線
BLの電位が降下し、トランジスタＱ１のゲー
ト・ソース間電圧がこのトランジスタＱ１のスレ
ツシヨールド電圧Vthを超えると、このトランジ
スタＱ１がオンして電源線７からビツト線BLへ
電荷が供給され、ビツト線BLの電圧降下を妨げ、
ビツト線BLとビツト線の電位差が小さくなつ
てしまう（第２図参照）。
合には、ワード線WLSが駆動されてメモリセル
１が選ばれるとビツト線BLの電位は降下しよう
とするが、上述した如く節点N1，N2は高レベル
の電位にプリチヤージされているから、ビツト線
BLの電位が降下し、トランジスタＱ１のゲー
ト・ソース間電圧がこのトランジスタＱ１のスレ
ツシヨールド電圧Vthを超えると、このトランジ
スタＱ１がオンして電源線７からビツト線BLへ
電荷が供給され、ビツト線BLの電圧降下を妨げ、
ビツト線BLとビツト線の電位差が小さくなつ
てしまう（第２図参照）。
ビツト線BLとビツト線の電位差は微少なも
のであるから、この電位差の減少によりセンス増
幅器８による情報検出を不確実にして記憶情報の
読出しを誤らせる結果となることがある。
のであるから、この電位差の減少によりセンス増
幅器８による情報検出を不確実にして記憶情報の
読出しを誤らせる結果となることがある。
本発明は、斯かる問題点に鑑みて創作されたも
ので、読出し時にビツト線に必要以外の電荷を供
給せず、読出しを確実にするアクテイブリストア
回路を有するダイナミツクメモリを提供すること
をその目的とする。
ので、読出し時にビツト線に必要以外の電荷を供
給せず、読出しを確実にするアクテイブリストア
回路を有するダイナミツクメモリを提供すること
をその目的とする。
〔課題を解決するための手段〕
本発明は、センス増幅器に接続される２本のビ
ツト線のそれぞれと高電位側電源線間に並列に接
続されたビツト線プルアツプ用トランジスタを含
んで成り、該センス増幅器の動作直後に高電位側
のビツト線に接続されている該ビツト線プルアツ
プトランジスタをオンし該高電位側のビツト線を
プルアツプする様に該ビツト線プルアツプトラン
ジスタのゲートに容量を介して制御信号を加える
アクテイブリストア回路と、ワード線駆動から該
センス増幅器の動作開始までの期間、該制御信号
を接地電位よりも低電位に保持するバイアス電圧
発生回路とを具備して構成される。
ツト線のそれぞれと高電位側電源線間に並列に接
続されたビツト線プルアツプ用トランジスタを含
んで成り、該センス増幅器の動作直後に高電位側
のビツト線に接続されている該ビツト線プルアツ
プトランジスタをオンし該高電位側のビツト線を
プルアツプする様に該ビツト線プルアツプトラン
ジスタのゲートに容量を介して制御信号を加える
アクテイブリストア回路と、ワード線駆動から該
センス増幅器の動作開始までの期間、該制御信号
を接地電位よりも低電位に保持するバイアス電圧
発生回路とを具備して構成される。
メモリセル及びこれに対するダミーセルの記憶
情報の読出しにおいて、そのためのワード線駆動
から、該ワード線対応のメモリセル及びダミーセ
ルの出力を伝達して来ている２本のビツト線の電
圧状態をセンスするセンス増幅器の動作開始まで
の期間、前記２本のビツト線対応のビツト線プル
アツプトランジスタのゲートへ容量を介して印加
される制御信号は、接地電位より低電位に保持さ
れる。
情報の読出しにおいて、そのためのワード線駆動
から、該ワード線対応のメモリセル及びダミーセ
ルの出力を伝達して来ている２本のビツト線の電
圧状態をセンスするセンス増幅器の動作開始まで
の期間、前記２本のビツト線対応のビツト線プル
アツプトランジスタのゲートへ容量を介して印加
される制御信号は、接地電位より低電位に保持さ
れる。
この制御信号の低電位への保持により、前記ビ
ツト線プルアツプトランジスタのオンへの切り換
わりは、前記期間の間生じない。従つて、前記両
ビツト線間の電位差の縮小化は防止され得て前記
メモリセルの記憶情報の確実な読出しを行なうこ
とができる。
ツト線プルアツプトランジスタのオンへの切り換
わりは、前記期間の間生じない。従つて、前記両
ビツト線間の電位差の縮小化は防止され得て前記
メモリセルの記憶情報の確実な読出しを行なうこ
とができる。
本発明の実施例を示す具体的回路構成は第４図
に示す従来回路と同じであり、そのMOSキヤパ
シタ９の入力端子１０へ供給されるクロツク信号
φ2の電位を第１図に示すように、ダイナミツク
メモリのワード線WLS及びダミーセルのダミー
ワード線DWLSの駆動からセンス増幅器８の動
作開始、即ちその動作制御入力１１へ供給される
クロツク信号φ1が立ち上がるまでアクテイブリ
ストア回路３が動作しない、すなわちトランジス
タＱ１，Ｑ２がオンしない様にクロツク信号φ2
のレベルを接地電位Vssより低いレベルに設定し
ている点においてのみ相違する。
に示す従来回路と同じであり、そのMOSキヤパ
シタ９の入力端子１０へ供給されるクロツク信号
φ2の電位を第１図に示すように、ダイナミツク
メモリのワード線WLS及びダミーセルのダミー
ワード線DWLSの駆動からセンス増幅器８の動
作開始、即ちその動作制御入力１１へ供給される
クロツク信号φ1が立ち上がるまでアクテイブリ
ストア回路３が動作しない、すなわちトランジス
タＱ１，Ｑ２がオンしない様にクロツク信号φ2
のレベルを接地電位Vssより低いレベルに設定し
ている点においてのみ相違する。
そして、このクロツク信号φ2を発生する回路
が第２図に示されている。この回路は電源線l1と
l2との間にトランジスタＱ６とトランジスタＱ７
とが直列に接続され、これと並列にトランジスタ
Ｑ８とトランジスタＱ９とが直列に接続されるの
に加えて、トランジスタＱ６とトランジスタＱ７
との節点Ｎ４と、トランジスタＱ８とトランジス
タＱ９の節点Ｎ３との間にキヤパシタＣが接続さ
れて成り、節点Ｎ４に発生する電圧が上述したク
ロツク信号φ2として取り出される。また、各ト
ランジスタのゲート入力１２，１３，１４，１５
には第３図に示される如き電圧波形の信号φ3〜
φ6が供給される。
が第２図に示されている。この回路は電源線l1と
l2との間にトランジスタＱ６とトランジスタＱ７
とが直列に接続され、これと並列にトランジスタ
Ｑ８とトランジスタＱ９とが直列に接続されるの
に加えて、トランジスタＱ６とトランジスタＱ７
との節点Ｎ４と、トランジスタＱ８とトランジス
タＱ９の節点Ｎ３との間にキヤパシタＣが接続さ
れて成り、節点Ｎ４に発生する電圧が上述したク
ロツク信号φ2として取り出される。また、各ト
ランジスタのゲート入力１２，１３，１４，１５
には第３図に示される如き電圧波形の信号φ3〜
φ6が供給される。
次に、上述構成の本発明回路の動作を説明す
る。
る。
先ず、クロツク信号φ2の発生を説明すると、
この回路のゲート１３，１４にクロツク信号φ4，
φ5が入力され高レベルとなるとトランジスタＱ
７，Ｑ８はオンに転じて節点Ｎ４を電圧Vss（接地
電圧）、節点Ｎ３を電圧（Vcc―Vth）（Vthはトラ
ンジスタＱ８のしきい値電圧で、Vccは電源線l1
の電圧）になる。次にクロツク信号φ4，φ5を低
レベル、すなわちVss（接地電位）にしてトランジ
スタＱ７，Ｑ８をオフにする。次いで、トランジ
スタＱ９のゲート１５に入力されるクロツク信号
φ6を高レベルとして節点Ｎ３を電圧Vssにする。
従つて、キヤパシタＣの容量結合により節点Ｎ４
の電圧は第５図のφ2に示す如く接地電位Vssより
低い値となる。
この回路のゲート１３，１４にクロツク信号φ4，
φ5が入力され高レベルとなるとトランジスタＱ
７，Ｑ８はオンに転じて節点Ｎ４を電圧Vss（接地
電圧）、節点Ｎ３を電圧（Vcc―Vth）（Vthはトラ
ンジスタＱ８のしきい値電圧で、Vccは電源線l1
の電圧）になる。次にクロツク信号φ4，φ5を低
レベル、すなわちVss（接地電位）にしてトランジ
スタＱ７，Ｑ８をオフにする。次いで、トランジ
スタＱ９のゲート１５に入力されるクロツク信号
φ6を高レベルとして節点Ｎ３を電圧Vssにする。
従つて、キヤパシタＣの容量結合により節点Ｎ４
の電圧は第５図のφ2に示す如く接地電位Vssより
低い値となる。
このクロツク信号φ2が第１図に示す様にMOS
キヤパシタ９の入力１０に、ワード線WLSの駆
動からセンス増幅器８の動作開始（φ1の立ち上
がり）までVssより低い値が供給される。この電
圧はアクテイブリストア回路３のビツト線プルア
ツプトランジスタ１２の動作を生ぜしめないよう
に、節点Ｎ１，Ｎ２の電位を降下させる。その結
果として、ビツト線BLの電圧降下が第１図に示
すように大きくなり、このビツト線BLの電位と
ビツト線の電位の電位差がセンス増幅器８に
よつて確実に検出されるから、従来回路では上記
電位差が小幅化されて記憶情報の読出しを誤らし
めていたのを防止しうる。
キヤパシタ９の入力１０に、ワード線WLSの駆
動からセンス増幅器８の動作開始（φ1の立ち上
がり）までVssより低い値が供給される。この電
圧はアクテイブリストア回路３のビツト線プルア
ツプトランジスタ１２の動作を生ぜしめないよう
に、節点Ｎ１，Ｎ２の電位を降下させる。その結
果として、ビツト線BLの電圧降下が第１図に示
すように大きくなり、このビツト線BLの電位と
ビツト線の電位の電位差がセンス増幅器８に
よつて確実に検出されるから、従来回路では上記
電位差が小幅化されて記憶情報の読出しを誤らし
めていたのを防止しうる。
尚、上記説明ではビツト線BL側のメモリセル
１を選択する場合を述べたが、ビツト線側の
メモリセル２を選択する場合についても同様の効
果を奏する。
１を選択する場合を述べたが、ビツト線側の
メモリセル２を選択する場合についても同様の効
果を奏する。
上述したところから明らかなように本発明によ
れば、記憶情報の読出し時にビツト線電圧が降下
しても、アクテイブリストア回路ビツト線プルア
ツプトランジスタはワード線の駆動からセンス増
幅器の動作開始まで、動作させず、そのビツト線
電圧の電位差の検出を確実に為し得るようにして
いるから、従来回路では生じてしまつていた不具
合即ち記憶情報の誤つた読出しを防止しうる。
れば、記憶情報の読出し時にビツト線電圧が降下
しても、アクテイブリストア回路ビツト線プルア
ツプトランジスタはワード線の駆動からセンス増
幅器の動作開始まで、動作させず、そのビツト線
電圧の電位差の検出を確実に為し得るようにして
いるから、従来回路では生じてしまつていた不具
合即ち記憶情報の誤つた読出しを防止しうる。
第１図は第４図回路を本発明の下で動作させる
各種信号波形図、第２図はバイアス電圧発生回路
図、第３図は第２図回路からクロツク信号φ2を
発生するための信号波形図、第４図は従来回路を
示す図、第５図は第４図回路を動作させる各種信
号波形図である。 第４図において、BL，はビツト線、WL，
WLSはワード線、DWL，DWLSはダミーワード
線、３はアクテイブリストア回路、８はセンス増
幅器、９はMOSキヤパシタ、１２はビツト線プ
ルアツプ用トランジスタである。
各種信号波形図、第２図はバイアス電圧発生回路
図、第３図は第２図回路からクロツク信号φ2を
発生するための信号波形図、第４図は従来回路を
示す図、第５図は第４図回路を動作させる各種信
号波形図である。 第４図において、BL，はビツト線、WL，
WLSはワード線、DWL，DWLSはダミーワード
線、３はアクテイブリストア回路、８はセンス増
幅器、９はMOSキヤパシタ、１２はビツト線プ
ルアツプ用トランジスタである。
Claims (1)
- １ センス増幅器に接続される２本のビツト線の
それぞれと高電位側電源線間に並列に接続された
ビツト線プルアツプ用トランジスタを含んで成
り、該センス増幅器の動作直後に高電位側のビツ
ト線に接続されている該ビツト線プルアツプトラ
ンジスタをオンし該高電位側のビツト線をプルア
ツプする様に該ビツト線プルアツプトランジスタ
のゲートに容量を介して制御信号を加えるアクテ
イブリストア回路と、ワード線駆動から該センス
増幅器の動作開始までの期間、該制御信号を接地
電位よりも低電位に保持するバイアス電圧発生回
路とを具備することを特徴とするダイナミツク型
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190370A JPS5894189A (ja) | 1981-11-27 | 1981-11-27 | ダイナミツク型半導体記憶装置 |
| US06/444,487 US4481610A (en) | 1981-11-27 | 1982-11-24 | Dynamic Semiconductor memory device |
| DE8282402139T DE3278866D1 (en) | 1981-11-27 | 1982-11-24 | Dynamic semiconductor memory device |
| EP82402139A EP0080936B1 (en) | 1981-11-27 | 1982-11-24 | Dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190370A JPS5894189A (ja) | 1981-11-27 | 1981-11-27 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5894189A JPS5894189A (ja) | 1983-06-04 |
| JPH0217872B2 true JPH0217872B2 (ja) | 1990-04-23 |
Family
ID=16257044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190370A Granted JPS5894189A (ja) | 1981-11-27 | 1981-11-27 | ダイナミツク型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4481610A (ja) |
| EP (1) | EP0080936B1 (ja) |
| JP (1) | JPS5894189A (ja) |
| DE (1) | DE3278866D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| US5122914A (en) * | 1984-01-17 | 1992-06-16 | Norand Corporation | Disk drive system with transportable carrier and mounting assembly |
| JPS6122494A (ja) * | 1984-07-10 | 1986-01-31 | Nec Corp | アクテイブプルアツプ回路 |
| JPH0612612B2 (ja) * | 1987-03-06 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| JPH0715952B2 (ja) * | 1988-04-13 | 1995-02-22 | 株式会社東芝 | 半導体記憶装置 |
| US5270967A (en) * | 1991-01-16 | 1993-12-14 | National Semiconductor Corporation | Refreshing ferroelectric capacitors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109187A (en) * | 1980-12-25 | 1982-07-07 | Mitsubishi Electric Corp | Re-charging circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1576970A (en) * | 1977-12-22 | 1980-10-15 | Signetics Corp | Sense and refresh amplifier |
| US4363111A (en) * | 1980-10-06 | 1982-12-07 | Heightley John D | Dummy cell arrangement for an MOS memory |
-
1981
- 1981-11-27 JP JP56190370A patent/JPS5894189A/ja active Granted
-
1982
- 1982-11-24 DE DE8282402139T patent/DE3278866D1/de not_active Expired
- 1982-11-24 US US06/444,487 patent/US4481610A/en not_active Expired - Fee Related
- 1982-11-24 EP EP82402139A patent/EP0080936B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109187A (en) * | 1980-12-25 | 1982-07-07 | Mitsubishi Electric Corp | Re-charging circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0080936A2 (en) | 1983-06-08 |
| DE3278866D1 (en) | 1988-09-08 |
| JPS5894189A (ja) | 1983-06-04 |
| US4481610A (en) | 1984-11-06 |
| EP0080936B1 (en) | 1988-08-03 |
| EP0080936A3 (en) | 1985-11-06 |
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