JPS6146978B2 - - Google Patents
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- JPS6146978B2 JPS6146978B2 JP58076460A JP7646083A JPS6146978B2 JP S6146978 B2 JPS6146978 B2 JP S6146978B2 JP 58076460 A JP58076460 A JP 58076460A JP 7646083 A JP7646083 A JP 7646083A JP S6146978 B2 JPS6146978 B2 JP S6146978B2
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- Japan
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- semiconductor substrate
- memory cell
- transistor
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- 239000000758 substrate Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000011159 matrix material Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、
特に、高密度の混成MOS回路で構成された大容
量ダイナミツクメモリに適用されるものである。
特に、高密度の混成MOS回路で構成された大容
量ダイナミツクメモリに適用されるものである。
半導体記憶装置を大別すると、ROM（読み出
し専用メモリ）とRAM（書き込み読み出しメモ
リ）とに分けられる。RAMにはメモリセルがフ
リツプフロツプによつて構成されているスタテイ
ツクRAMと、メモリセルが１個の選択用トラン
ジスタと１個の記憶用キヤパシタとによつて構成
されたダイナミツクRAMとがある。
し専用メモリ）とRAM（書き込み読み出しメモ
リ）とに分けられる。RAMにはメモリセルがフ
リツプフロツプによつて構成されているスタテイ
ツクRAMと、メモリセルが１個の選択用トラン
ジスタと１個の記憶用キヤパシタとによつて構成
されたダイナミツクRAMとがある。
上記ダイナミツクRAMは、１ビツト当りの占
有面積が小さくビツト単価が安くできるので、電
子計算機の記憶装置などに広く利用されている。
有面積が小さくビツト単価が安くできるので、電
子計算機の記憶装置などに広く利用されている。
ところで、従来のダイナミツクRAMは、製造
コストが安くできるＮチヤネル形のMOSトラン
ジスタおよびMOSキヤパシタで構成している
が、高集積化が進むにつれて種々の問題が生じて
いる。まず第１に、微細な寸法のMOS形素子に
高電界が印加されることによつて発生するホツト
エレクトロンが、ゲート酸化膜にトラツプされて
生ずる誤動作の問題がある。この問題は特に五極
管動作するＮチヤネル形のMOSトランジスタで
は深刻なものとなつている。
コストが安くできるＮチヤネル形のMOSトラン
ジスタおよびMOSキヤパシタで構成している
が、高集積化が進むにつれて種々の問題が生じて
いる。まず第１に、微細な寸法のMOS形素子に
高電界が印加されることによつて発生するホツト
エレクトロンが、ゲート酸化膜にトラツプされて
生ずる誤動作の問題がある。この問題は特に五極
管動作するＮチヤネル形のMOSトランジスタで
は深刻なものとなつている。
第２に、プリチヤージしたビツト線にメモリセ
ルからの信号を読み出すダイナミツクセンス方式
を採用しているため、メモリセルの選択用MOS
トランジスタが五極管動作になり、ワード線の立
ち上がり時間の遅れやトランジスタのチヤネル導
電率の低下によつてデータの読み出し時間が長く
なる欠点がある。
ルからの信号を読み出すダイナミツクセンス方式
を採用しているため、メモリセルの選択用MOS
トランジスタが五極管動作になり、ワード線の立
ち上がり時間の遅れやトランジスタのチヤネル導
電率の低下によつてデータの読み出し時間が長く
なる欠点がある。
第３に、微細化に伴なつてキヤパシタの容量が
低下するため、メモリセルの記憶信号容量の減少
を招いてしまう。
低下するため、メモリセルの記憶信号容量の減少
を招いてしまう。
上記第１、第２の問題点を解決する一つの手段
としてメモリセルのCMOS回路化が揚げられる。
すなわち、CMOS回路化によつて五極管動作の多
いＮチヤネル形の負荷MOSトランジスタをＰチ
ヤネル形のMOSトランジスタにおきかえ、これ
によつてホツトエレクトロンの問題を回避すると
ともに、ビツト線のプリチヤージ電位をワード線
のスタンドバイ電位と等しく設定することによ
り、選択されたワード線の電位が立ち上がると高
速に選択用MOSトランジスタがオン状態とな
り、三極管動作で信号を伝達する。例えば、第１
図に示すように各メモリセルをＰチヤネル形の
MOSトランジスタQ1とキヤパシタＣとによつて
形成し、トランジスタQ1の一端にビツト線BLを
接続するとともに、ゲートにワード線WLを接続
する。そして、ビツト線BLの電位をＶCC（5V）
レベルにプリチヤージするとともに、ワード線
WLのスタンドバイ時の電位をＶCCレベル、選択
されたワード線のみＶSS（0V）レベルに抵下さ
せて高速化を計るものである。
としてメモリセルのCMOS回路化が揚げられる。
すなわち、CMOS回路化によつて五極管動作の多
いＮチヤネル形の負荷MOSトランジスタをＰチ
ヤネル形のMOSトランジスタにおきかえ、これ
によつてホツトエレクトロンの問題を回避すると
ともに、ビツト線のプリチヤージ電位をワード線
のスタンドバイ電位と等しく設定することによ
り、選択されたワード線の電位が立ち上がると高
速に選択用MOSトランジスタがオン状態とな
り、三極管動作で信号を伝達する。例えば、第１
図に示すように各メモリセルをＰチヤネル形の
MOSトランジスタQ1とキヤパシタＣとによつて
形成し、トランジスタQ1の一端にビツト線BLを
接続するとともに、ゲートにワード線WLを接続
する。そして、ビツト線BLの電位をＶCC（5V）
レベルにプリチヤージするとともに、ワード線
WLのスタンドバイ時の電位をＶCCレベル、選択
されたワード線のみＶSS（0V）レベルに抵下さ
せて高速化を計るものである。
しかし、上記のような構成では、メモリセルに
ＶSSレベルからＶCCレベルまでの5Vの振幅の電
位を書き込むことはできない。これは、キヤパシ
タに書き込まれる電位が選択用のMOSトランジ
スタQ1のしきい値電圧Ｖth1だけ低下するため
で、第３の問題として揚げたメモリセルの信号容
量の減少に対処するためには、同一容量のキヤパ
シタではメモリセルに電源電圧いつぱいの振幅を
書き込めるようにした方が有利である。このた
め、従来のＮチヤネル形ダイナミツクRAMにお
いては、ワード線電位を「ＶCC＋Ｖth1」以上に
ブートストラツプする手法が用いられている。し
かしながら、これを実現するためにはワード線選
択用のMOSトランジスタのしきい値電圧による
低下を考慮する必要があるため「ＶCC＋２×Ｖth
１」以上に昇圧されたノードができ、微細化され
たMOSトランジスタに高電界がかかるという点
から好ましくない。
ＶSSレベルからＶCCレベルまでの5Vの振幅の電
位を書き込むことはできない。これは、キヤパシ
タに書き込まれる電位が選択用のMOSトランジ
スタQ1のしきい値電圧Ｖth1だけ低下するため
で、第３の問題として揚げたメモリセルの信号容
量の減少に対処するためには、同一容量のキヤパ
シタではメモリセルに電源電圧いつぱいの振幅を
書き込めるようにした方が有利である。このた
め、従来のＮチヤネル形ダイナミツクRAMにお
いては、ワード線電位を「ＶCC＋Ｖth1」以上に
ブートストラツプする手法が用いられている。し
かしながら、これを実現するためにはワード線選
択用のMOSトランジスタのしきい値電圧による
低下を考慮する必要があるため「ＶCC＋２×Ｖth
１」以上に昇圧されたノードができ、微細化され
たMOSトランジスタに高電界がかかるという点
から好ましくない。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ホツトエレク
トロンの発生を防止できるとともに高速動作が可
能であり、かつメモリセルの記憶信号の減少も防
止できる高集積化された半導体記憶装置を提供す
ることである。
もので、その目的とするところは、ホツトエレク
トロンの発生を防止できるとともに高速動作が可
能であり、かつメモリセルの記憶信号の減少も防
止できる高集積化された半導体記憶装置を提供す
ることである。
すなわち、この発明においては、半導体基板と
逆導電形のウエル領域に形成される複数のワード
線とこれに交差する複数のビツト線との各交差位
置に、情報を記憶するメモリセルを配設してメモ
リセルアレーを形成し、このメモリセルアレー
を、第１電位を供給する第１の電位供給源および
第２電位を供給する第２電位供給源によつて駆動
する。さらに上記第１、第２電位供給源から供給
される第１、第２電位に基づいて第３電位を発生
する基板バイアス発生回路を設け、この基板バイ
アス発生回路の出力電位を半導体基板に印加する
とともに、この電位を選択されたワード線に印加
し、選択されたメモリセルへの情報の書き込みお
よび読み出しのいずれかを行なうように構成した
ものである。
逆導電形のウエル領域に形成される複数のワード
線とこれに交差する複数のビツト線との各交差位
置に、情報を記憶するメモリセルを配設してメモ
リセルアレーを形成し、このメモリセルアレー
を、第１電位を供給する第１の電位供給源および
第２電位を供給する第２電位供給源によつて駆動
する。さらに上記第１、第２電位供給源から供給
される第１、第２電位に基づいて第３電位を発生
する基板バイアス発生回路を設け、この基板バイ
アス発生回路の出力電位を半導体基板に印加する
とともに、この電位を選択されたワード線に印加
し、選択されたメモリセルへの情報の書き込みお
よび読み出しのいずれかを行なうように構成した
ものである。
以下、この発明の一実施例について図面を参照
して説明する。第２図において、１１は第１導電
形（Ｐ形）の半導体基板で、この基板１１内には
第２導電形（Ｎ形）のウエル領域１２が形成され
る。ウエル領域１２には選択用MOSトランジス
タのソース、ドレイン領域となるP+形の不純物
領域１３１，１３２が所定間隔離間して形成さ
れ、この領域１３１，１３２間上にゲート絶縁膜
１４を介してゲート電極１５が形成される。前記
不純物領域１３１にはP-形の不純物領域１６が
結合して設けられ、この領域１６上に絶縁膜１７
を介してキヤパシタ用の電極１８が形成される。
さらに、前記不純物領域１３２にはビツト線を構
成する配線層１９が接続される。なお、等価回路
は第１図と同様である。
して説明する。第２図において、１１は第１導電
形（Ｐ形）の半導体基板で、この基板１１内には
第２導電形（Ｎ形）のウエル領域１２が形成され
る。ウエル領域１２には選択用MOSトランジス
タのソース、ドレイン領域となるP+形の不純物
領域１３１，１３２が所定間隔離間して形成さ
れ、この領域１３１，１３２間上にゲート絶縁膜
１４を介してゲート電極１５が形成される。前記
不純物領域１３１にはP-形の不純物領域１６が
結合して設けられ、この領域１６上に絶縁膜１７
を介してキヤパシタ用の電極１８が形成される。
さらに、前記不純物領域１３２にはビツト線を構
成する配線層１９が接続される。なお、等価回路
は第１図と同様である。
前記半導体基板１１には基板電位ＶBB（第３電
位）が印加され、ウエル領域１２には電位ＶCC
（第２電位）が印加される。また、ワード線WL
には上記第２電位ＶCCと第３電位ＶBB間の振幅を
有するメモリセル選択信号が供給され、ビツト線
BLには第２電位ＶCCと電位ＶSS（第１電位）間
の振幅を有する記憶情報信号が供給されるように
なつている。前記各電位は、「ＶCC＞ＶSS＞ＶB
Ｂ」を満たす関係にある。
位）が印加され、ウエル領域１２には電位ＶCC
（第２電位）が印加される。また、ワード線WL
には上記第２電位ＶCCと第３電位ＶBB間の振幅を
有するメモリセル選択信号が供給され、ビツト線
BLには第２電位ＶCCと電位ＶSS（第１電位）間
の振幅を有する記憶情報信号が供給されるように
なつている。前記各電位は、「ＶCC＞ＶSS＞ＶB
Ｂ」を満たす関係にある。
第３図は、前記第３電位ＶBBを出力する基板バ
イアス発生回路（チヤージポンプ回路）を示すも
ので、メモリセルアレーと同一の半導体基板上に
形成される。このチヤージポンプ回路は、発振回
路２１、この発振回路２１の出力が一方の電極に
印加されるキヤパシタ２２、および出力端子２３
と接地点（第１電位）ＶSS間に直列接続されその
接続点が前記キヤパシタ２２の他方の電極に接続
されるMOSトランジスタQ2，Q3とから成り、ト
ランジスタQ2のゲートは出力端子２３に接続さ
れ、トランジスタQ3のゲートはトランジスタQ2
とQ3との接続点に接続される。そして、出力端
子２３から変換された電位ＶBBを得るように構成
されている。
イアス発生回路（チヤージポンプ回路）を示すも
ので、メモリセルアレーと同一の半導体基板上に
形成される。このチヤージポンプ回路は、発振回
路２１、この発振回路２１の出力が一方の電極に
印加されるキヤパシタ２２、および出力端子２３
と接地点（第１電位）ＶSS間に直列接続されその
接続点が前記キヤパシタ２２の他方の電極に接続
されるMOSトランジスタQ2，Q3とから成り、ト
ランジスタQ2のゲートは出力端子２３に接続さ
れ、トランジスタQ3のゲートはトランジスタQ2
とQ3との接続点に接続される。そして、出力端
子２３から変換された電位ＶBBを得るように構成
されている。
第４図は、前記第３電位ＶBBをワード線に印加
して駆動するためのワード線駆動回路を示すもの
で、アドレス入力信号Ａ* １，Ａ* ２，………，
Ａ*ｎがノア回路２４ｉに供給され、このノア回
路２４ｉの出力端子はインバータ回路２５ｉを介
してトランジスタQ4のゲートに接続される。こ
こでＡ*ｉはアドレス信号Aiまたはその補信号
のいづれか一方を意味する。トランジスタQ4
の一端はデータ読み出し時のワード線電位設定信
号φが供給される端子２６に接続され、他端はゲ
ートが前記ノア回路２４ｉの出力端に接続された
トランジスタQ5を介して電源電位（第２電位）
ＶCCが印加される端子２７に接続される。上記ト
ランジスタQ4，Q5の接続点にはワード線WLiの
一端が接続され、ワード線WLiの他端は書き込み
時のワード線電位設定信号φWLが印加される端子
２８と前記チヤージポンプ回路の出力電位ＶBBが
印加される端子２９との間に直列接続されたトラ
ンジスタQ6，Q7のゲートに接続される。さら
に、トランジスタQ6，Q7のゲートと前記端子２
９との間にトランジスタQ3が接続され、このト
ランジスタQ8のゲートはトランジスタQ6とQ7と
の接続点に接続される。
して駆動するためのワード線駆動回路を示すもの
で、アドレス入力信号Ａ* １，Ａ* ２，………，
Ａ*ｎがノア回路２４ｉに供給され、このノア回
路２４ｉの出力端子はインバータ回路２５ｉを介
してトランジスタQ4のゲートに接続される。こ
こでＡ*ｉはアドレス信号Aiまたはその補信号
のいづれか一方を意味する。トランジスタQ4
の一端はデータ読み出し時のワード線電位設定信
号φが供給される端子２６に接続され、他端はゲ
ートが前記ノア回路２４ｉの出力端に接続された
トランジスタQ5を介して電源電位（第２電位）
ＶCCが印加される端子２７に接続される。上記ト
ランジスタQ4，Q5の接続点にはワード線WLiの
一端が接続され、ワード線WLiの他端は書き込み
時のワード線電位設定信号φWLが印加される端子
２８と前記チヤージポンプ回路の出力電位ＶBBが
印加される端子２９との間に直列接続されたトラ
ンジスタQ6，Q7のゲートに接続される。さら
に、トランジスタQ6，Q7のゲートと前記端子２
９との間にトランジスタQ3が接続され、このト
ランジスタQ8のゲートはトランジスタQ6とQ7と
の接続点に接続される。
上記のような構成において第５図のタイミング
チヤートを参照して動作説明する。アドレス信号
A1，A2，………，Anが“ＶSS”レベルと“ＶC
Ｃ”レベルのいづれかで変化すると、選択された
行のノア回路２４ｉを除いて、他のノア回路の出
力はプリチヤージレベル“ＶCC”から“ＶSS”レ
ベルとなる。従つて、選択された行のトランジス
タQ4がオン状態、Q5がオフ状態となり、選択さ
れない行のトランジスタQ4がオフ状態、Q5がオ
ン状態となる。この時、信号φが“ＶSS”レベル
に立ち下がると、選択されたワード線WLiの電位
は「ＶSS＋｜ＶTP｜」（ＶTPはＰチヤネル形MOS
トランジスタのしきい値電圧）となる。従つて、
ビツト線BLを“ＶCC”レベルにプリチヤージす
れば、メモリセルの選択用トランジスタはワード
線電位が「ＶCC−｜ＶTP｜」まで低下するとオン
状態となり、以降はこの選択用トランジスタが三
極管動作するので、データの読み出しが高速化で
き、かつ高感度である。
チヤートを参照して動作説明する。アドレス信号
A1，A2，………，Anが“ＶSS”レベルと“ＶC
Ｃ”レベルのいづれかで変化すると、選択された
行のノア回路２４ｉを除いて、他のノア回路の出
力はプリチヤージレベル“ＶCC”から“ＶSS”レ
ベルとなる。従つて、選択された行のトランジス
タQ4がオン状態、Q5がオフ状態となり、選択さ
れない行のトランジスタQ4がオフ状態、Q5がオ
ン状態となる。この時、信号φが“ＶSS”レベル
に立ち下がると、選択されたワード線WLiの電位
は「ＶSS＋｜ＶTP｜」（ＶTPはＰチヤネル形MOS
トランジスタのしきい値電圧）となる。従つて、
ビツト線BLを“ＶCC”レベルにプリチヤージす
れば、メモリセルの選択用トランジスタはワード
線電位が「ＶCC−｜ＶTP｜」まで低下するとオン
状態となり、以降はこの選択用トランジスタが三
極管動作するので、データの読み出しが高速化で
き、かつ高感度である。
また、書き込みおよび再書き込みの場合は、ワ
ード線電位を「ＶSS−｜ＶTP｜」まで下げる必要
がある。これはメモリセルにＶSSレベルを書き込
むためで、この時は信号φWLを“ＶSS”レベルか
ら“ＶCC”レベルに上昇させる。ワード線WLiが
「ＶSS＋｜ＶTP｜」であると、トランジスタQ6が
オン状態、Q7がオフ状態であるので、トランジ
スタQ6，Q7の接続点Ａの電位が上昇する。この
電位は、端子２８、接続点Ａ、端子２９なる貫通
電流による抵抗分割で決まる値（ＶCC−ΔＶ）と
なる。なお、トランジスタQ7は電流容量を小さ
く設定すれば貫通電流は少なく、またこの貫通電
流は選択された行しか流れないので特に問題とは
ならない。また、電位ＶBBの変化もこの電位ＶBB
が基板に印加されているため容量が大きくほとん
ど無視できる。信号φWLを“ＶCC”レベルから所
定時間後に“ＶSS”レベルに戻せば貫通電流はな
くなる。この場合、接続点Ａは“ＶBB”レベルに
戻らず、“ＶSS”レベルとなるので、ワード線が
フローテイング状態になることもなく、電位ＶBB
に設定される。ただし「ＶSS−ＶTN＞ＶBB」が満
たされているものとする。
ード線電位を「ＶSS−｜ＶTP｜」まで下げる必要
がある。これはメモリセルにＶSSレベルを書き込
むためで、この時は信号φWLを“ＶSS”レベルか
ら“ＶCC”レベルに上昇させる。ワード線WLiが
「ＶSS＋｜ＶTP｜」であると、トランジスタQ6が
オン状態、Q7がオフ状態であるので、トランジ
スタQ6，Q7の接続点Ａの電位が上昇する。この
電位は、端子２８、接続点Ａ、端子２９なる貫通
電流による抵抗分割で決まる値（ＶCC−ΔＶ）と
なる。なお、トランジスタQ7は電流容量を小さ
く設定すれば貫通電流は少なく、またこの貫通電
流は選択された行しか流れないので特に問題とは
ならない。また、電位ＶBBの変化もこの電位ＶBB
が基板に印加されているため容量が大きくほとん
ど無視できる。信号φWLを“ＶCC”レベルから所
定時間後に“ＶSS”レベルに戻せば貫通電流はな
くなる。この場合、接続点Ａは“ＶBB”レベルに
戻らず、“ＶSS”レベルとなるので、ワード線が
フローテイング状態になることもなく、電位ＶBB
に設定される。ただし「ＶSS−ＶTN＞ＶBB」が満
たされているものとする。
このような構成によれば、電位ＶBBにブートス
トラツプをかけてさらに低い（あるいは高い）電
位を得ることなくメモリセルに電源電圧の振幅
（“ＶSS”レベルから“ＶCC”レベル）の信号を書
き込めるので高電界が印加されるノードはない。
またCMOS構成であるためホツトエレクトロンの
発生を大幅に低減でき、高速な読み出しを実現で
きるのみならず、記憶信号量を増加できるので確
実な動作が得られる。
トラツプをかけてさらに低い（あるいは高い）電
位を得ることなくメモリセルに電源電圧の振幅
（“ＶSS”レベルから“ＶCC”レベル）の信号を書
き込めるので高電界が印加されるノードはない。
またCMOS構成であるためホツトエレクトロンの
発生を大幅に低減でき、高速な読み出しを実現で
きるのみならず、記憶信号量を増加できるので確
実な動作が得られる。
なお、上記実施例ではＰ形の半導体基板内にＮ
形のウエル領域を形成し、このウエル領域内にダ
イナミツクメモリセルアレイを形成したが、Ｎ形
の半導体基板内にＰ形のウエル領域を形成し、ウ
エル領域内にダイナミツクメモリセルアレーを形
成しても良い。また、半導体基板内にダイナミツ
クメモリセルアレーを形成し、半導体基板内に形
成したウエル領域にチヤージポンプ回路の出力電
位ＶBBを印加するようにしても同様な効果が得ら
れる。
形のウエル領域を形成し、このウエル領域内にダ
イナミツクメモリセルアレイを形成したが、Ｎ形
の半導体基板内にＰ形のウエル領域を形成し、ウ
エル領域内にダイナミツクメモリセルアレーを形
成しても良い。また、半導体基板内にダイナミツ
クメモリセルアレーを形成し、半導体基板内に形
成したウエル領域にチヤージポンプ回路の出力電
位ＶBBを印加するようにしても同様な効果が得ら
れる。
以上説明したようにこの発明によれば、ホツト
エレクトロンの発生を防止できるとともに高速動
作が可能であり、かつメモリセルの記憶信号の減
少も防止できる高集積化された半導体記憶装置が
得られる。
エレクトロンの発生を防止できるとともに高速動
作が可能であり、かつメモリセルの記憶信号の減
少も防止できる高集積化された半導体記憶装置が
得られる。
第１図は従来およびこの発明の一実施例に係る
半導体記憶装置のメモリセルを示す回路図、第２
図はこの発明の一実施例に係る半導体記憶装置に
おけるメモリセルの断面構成図、第３図は前記第
２図における基板電位を発生するための基板電位
発生回路を示す図、第４図はワード線を駆動する
ワード線駆動回路を示す回路図、第５図は前記第
４図の回路の動作を説明するためのタイミングチ
ヤートである。 １１……半導体基板、１２……ウエル領域、
Q1……選択用MOSトランジスタ、Ｃ……記憶用
キヤパシタ、WL……ワード線、BL……ビツト
線、ＶSS……第１電位、ＶCC……第２電位、ＶBB
……第３電位。
半導体記憶装置のメモリセルを示す回路図、第２
図はこの発明の一実施例に係る半導体記憶装置に
おけるメモリセルの断面構成図、第３図は前記第
２図における基板電位を発生するための基板電位
発生回路を示す図、第４図はワード線を駆動する
ワード線駆動回路を示す回路図、第５図は前記第
４図の回路の動作を説明するためのタイミングチ
ヤートである。 １１……半導体基板、１２……ウエル領域、
Q1……選択用MOSトランジスタ、Ｃ……記憶用
キヤパシタ、WL……ワード線、BL……ビツト
線、ＶSS……第１電位、ＶCC……第２電位、ＶBB
……第３電位。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板と逆導電形の
ウエル領域に形成され複数のワード線とこれに交
差する複数のビツト線との各交差位置にマトリツ
クス状に配設され情報を記憶するメモリセルアレ
ーと、このメモリセルアレーを駆動する、第１電
位を供給する第１の電位供給源および第２電位を
供給する第２電位供給源と、上記第１、第２電位
供給源から供給される第１、第２電位に基づいて
第３電位を発生して前記半導体基板に印加する基
板バイアス発生回路と、この基板バイアス発生回
路から出力される第３電位を選択されたワード線
に印加する手段とを具備し、選択されたメモリセ
ルへの情報の書き込みおよび読み出しのいずれか
を行なうように構成したことを特徴とする半導体
記憶装置。 ２ 前記半導体基板はＰ形であり、第３電位は第
１電位より低い電位であることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 ３ 前記半導体基板はＮ形であり、第３電位は第
２電位より高い電位であることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076460A JPS59201464A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076460A JPS59201464A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201464A JPS59201464A (ja) | 1984-11-15 |
| JPS6146978B2 true JPS6146978B2 (ja) | 1986-10-16 |
Family
ID=13605767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076460A Granted JPS59201464A (ja) | 1983-04-30 | 1983-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201464A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432390Y2 (ja) * | 1986-07-08 | 1992-08-04 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6179935A (ja) * | 1984-09-28 | 1986-04-23 | Yamatake Honeywell Co Ltd | 放射熱遮断ダクト |
| JPH07105144B2 (ja) * | 1985-05-20 | 1995-11-13 | 富士通株式会社 | 半導体記憶回路 |
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS6364359A (ja) * | 1986-09-04 | 1988-03-22 | Sony Corp | 半導体記憶装置 |
-
1983
- 1983-04-30 JP JP58076460A patent/JPS59201464A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432390Y2 (ja) * | 1986-07-08 | 1992-08-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59201464A (ja) | 1984-11-15 |
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