JPS6118839B2 - - Google Patents
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- JPS6118839B2 JPS6118839B2 JP55088150A JP8815080A JPS6118839B2 JP S6118839 B2 JPS6118839 B2 JP S6118839B2 JP 55088150 A JP55088150 A JP 55088150A JP 8815080 A JP8815080 A JP 8815080A JP S6118839 B2 JPS6118839 B2 JP S6118839B2
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- drain
- fet
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- 239000003990 capacitor Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000002245 particle Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- 229910052710 silicon Inorganic materials 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り、特にスタテイ
ツク型メモリ・セルにおいて、耐雑音性を向上さ
せるよう構成した半導体記憶装置に関するもので
ある。
ツク型メモリ・セルにおいて、耐雑音性を向上さ
せるよう構成した半導体記憶装置に関するもので
ある。
従来のスタテイツク型メモリセルの回路の一例
を第１図に示し説明すると、図において、１０お
よび１１はエンハンスメント型のMOS電界効果
トランジスタ（以下、MOS・FETと略称する）
である。そして、このMOS・FET１０，１１の
ドレイン１８，１９はそれぞれ高負荷抵抗１４，
１５を介して電源端子に接続され、かつソースは
それぞれ接地されると共に、一方MOS・FET１
０のゲートはMOS・FET１１のドレインに、
MOS・FET１１のゲートはMOS・FET１０のド
レインにそれぞれ接続されて２安定回路、いわゆ
るフリツプフロツプが形成され、また、寄生容量
１６，１７には記憶情報が蓄積されて、これらに
より１ビツトのメモリ・セルが構成される。
を第１図に示し説明すると、図において、１０お
よび１１はエンハンスメント型のMOS電界効果
トランジスタ（以下、MOS・FETと略称する）
である。そして、このMOS・FET１０，１１の
ドレイン１８，１９はそれぞれ高負荷抵抗１４，
１５を介して電源端子に接続され、かつソースは
それぞれ接地されると共に、一方MOS・FET１
０のゲートはMOS・FET１１のドレインに、
MOS・FET１１のゲートはMOS・FET１０のド
レインにそれぞれ接続されて２安定回路、いわゆ
るフリツプフロツプが形成され、また、寄生容量
１６，１７には記憶情報が蓄積されて、これらに
より１ビツトのメモリ・セルが構成される。
そして、また、このメモリ・セルの書き込みな
らびに読み出しの制御機能をもつゲート用の
MOS・FET１２および１３は、そのドレインま
たはソースがそれぞれ前記MOS・FET１０，１
１のドレインに接続され、MOS・FET１２およ
び１３のソースまたはドレインがそれぞれビツト
ライン２０，２１に接続され、そのゲートはワー
ドライン２２に接続されている。
らびに読み出しの制御機能をもつゲート用の
MOS・FET１２および１３は、そのドレインま
たはソースがそれぞれ前記MOS・FET１０，１
１のドレインに接続され、MOS・FET１２およ
び１３のソースまたはドレインがそれぞれビツト
ライン２０，２１に接続され、そのゲートはワー
ドライン２２に接続されている。
このように構成されたメモリ・セルにα粒子が
照射されてソフトエラーを発生するメカニズムに
ついて説明する。いま、初期状態として、
MOS・FET１０のドレイン１８の電位V1は高電
位ＶHにMOS・FET１１のドレイン１９の電位
V2は接地電位にあり、保持が安定状態にあるも
のとする。
照射されてソフトエラーを発生するメカニズムに
ついて説明する。いま、初期状態として、
MOS・FET１０のドレイン１８の電位V1は高電
位ＶHにMOS・FET１１のドレイン１９の電位
V2は接地電位にあり、保持が安定状態にあるも
のとする。
α粒子はシリコン基板中を約30μｍ走り、この
間に電子一正孔対を発生させ、これらの電子一正
孔対のうちの正孔は基板側電極に流れ落ち、電子
はMOS・FET１０のドレイン１８を形成するＮ
拡散層に収集される。そして、この収集には、10
〜100nsを要するが、この時間は高負荷抵抗１４
を通して、電源からの寄生容量１６の電荷供給に
要する数μｓの時定数に比較してはるかに短か
い。したがつて、保持を反転させるに必要な電荷
量Qc以上の電子が、予め“Ｈ”レベル電位に充
電されているドレイン１８に注入されれば、これ
を打消すだけの正電荷の供給が間に合わず、メモ
リ・セルを構成しているフリツプフロツプが反転
し、ソフトエラーを発生する。
間に電子一正孔対を発生させ、これらの電子一正
孔対のうちの正孔は基板側電極に流れ落ち、電子
はMOS・FET１０のドレイン１８を形成するＮ
拡散層に収集される。そして、この収集には、10
〜100nsを要するが、この時間は高負荷抵抗１４
を通して、電源からの寄生容量１６の電荷供給に
要する数μｓの時定数に比較してはるかに短か
い。したがつて、保持を反転させるに必要な電荷
量Qc以上の電子が、予め“Ｈ”レベル電位に充
電されているドレイン１８に注入されれば、これ
を打消すだけの正電荷の供給が間に合わず、メモ
リ・セルを構成しているフリツプフロツプが反転
し、ソフトエラーを発生する。
すなわち、第１図に示したメモリ・セルの構成
では、高電位に充電されているドレインに十分な
量の電子が注入されると簡単に保持が反転し、ソ
フトエラーが発生するという欠点があつた。
では、高電位に充電されているドレインに十分な
量の電子が注入されると簡単に保持が反転し、ソ
フトエラーが発生するという欠点があつた。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な構成によつて、α粒子の
照射に伴なうソフトエラーの発生を抑制するな
ど、耐雑音性を向上でき、装置の信頼性を向上す
ることができる半導体記憶装置を提供することに
ある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な構成によつて、α粒子の
照射に伴なうソフトエラーの発生を抑制するな
ど、耐雑音性を向上でき、装置の信頼性を向上す
ることができる半導体記憶装置を提供することに
ある。
このような目的を達成するため、本発明は、第
１のトランジスタと第２のトランジスタを有し、
この第１および第２のトランジスタのドレインを
各々第１および第２の負荷抵抗を介して電源に接
続し、かつそのソースを各々接地させるととも
に、ゲートおよびドレインを相互に交叉接続して
２安定回路を構成したメモリセルにおいて、上記
第１のトランジスタのドレインと第２のドレイン
間に容量手段を設け、一方のMOS・FETのドレ
インと他方のMOS・FETのドレインとを上記容
量を介して結合させることで、ノイズマージンの
大きい、したがつてソフトエラーレートの低い半
導体記憶装置を得るようにしたものである。
１のトランジスタと第２のトランジスタを有し、
この第１および第２のトランジスタのドレインを
各々第１および第２の負荷抵抗を介して電源に接
続し、かつそのソースを各々接地させるととも
に、ゲートおよびドレインを相互に交叉接続して
２安定回路を構成したメモリセルにおいて、上記
第１のトランジスタのドレインと第２のドレイン
間に容量手段を設け、一方のMOS・FETのドレ
インと他方のMOS・FETのドレインとを上記容
量を介して結合させることで、ノイズマージンの
大きい、したがつてソフトエラーレートの低い半
導体記憶装置を得るようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第２図は本発明による半導体記憶装置の一実施
例を示す構成図である。第２図において第１図と
同一符号のものは相当部分を示し、２３は
MOS・FET１０のドレイン１８ちMOS・FET１
１のドレイン１９との間に介在する容量で、
MOS・FET１０のドレイン１８とMOS・FET１
１のドレイン１９はこの容量２３を介して結合さ
れており、容量２３の値はα粒子の照射によりフ
リツプフロツプの状態が反転しないものとして定
められている。
例を示す構成図である。第２図において第１図と
同一符号のものは相当部分を示し、２３は
MOS・FET１０のドレイン１８ちMOS・FET１
１のドレイン１９との間に介在する容量で、
MOS・FET１０のドレイン１８とMOS・FET１
１のドレイン１９はこの容量２３を介して結合さ
れており、容量２３の値はα粒子の照射によりフ
リツプフロツプの状態が反転しないものとして定
められている。
つぎにこの第２図に示す実施例の動作を説明す
る。いま、初期状態として、MOS・FET１０の
ドレイン１８の電位V1は高電位ＶHに、MOS・
FET１１のドレイン１９の電位は接地電位にあ
り、保持が安定状態にあるものとする。
る。いま、初期状態として、MOS・FET１０の
ドレイン１８の電位V1は高電位ＶHに、MOS・
FET１１のドレイン１９の電位は接地電位にあ
り、保持が安定状態にあるものとする。
このとき、ドレイン１８の容量は、寄生容量１
６と容量２３の和になり、十分に大きい。したが
つて、MOS・FET１０のドレイン１８の電位が
α線照射などによつて生成された電子の注入によ
りベルダウンする量が小さくなり、保持の反転が
妨げられる。また、初期状態として、MOS・
FET１１のドレイン１９の電位V2が高電位ＶH
に、MOS・FET１０のドレイン１８の電位V1が
接地電位にある場合でも容量２３は同様の効果を
示し、保持の反転が妨げられ、ソフトエラーレー
トを減少し得るのである。
６と容量２３の和になり、十分に大きい。したが
つて、MOS・FET１０のドレイン１８の電位が
α線照射などによつて生成された電子の注入によ
りベルダウンする量が小さくなり、保持の反転が
妨げられる。また、初期状態として、MOS・
FET１１のドレイン１９の電位V2が高電位ＶH
に、MOS・FET１０のドレイン１８の電位V1が
接地電位にある場合でも容量２３は同様の効果を
示し、保持の反転が妨げられ、ソフトエラーレー
トを減少し得るのである。
しかも、容量２３はMOS容量などを用いて容
易に構成することができ、従来のメモリ・セルの
レイアウトからの大幅な変更を全く必要としない
ので、つくりつけることが可能である。また、
MOS容量はエンハンスメント構成にも、デプレ
ツシヨン構成にも構成することができる。
易に構成することができ、従来のメモリ・セルの
レイアウトからの大幅な変更を全く必要としない
ので、つくりつけることが可能である。また、
MOS容量はエンハンスメント構成にも、デプレ
ツシヨン構成にも構成することができる。
なお、上記実施例においては、MOS・FETに
Ｎチヤンネル型を用たが、全く同様にＰチヤンネ
ル型を用いることができる。すなわち、上記
「MOS容量をエンハンスメント構成にする」とい
うのは、エンハンスメント型MOS FETを製造す
るプロセスでMOS容量をつくりつけるという意
味であり、また、同様に「MOS容量をデプレツ
シヨン構成にする」というのは、デプレツシヨン
型MOS FETを製造するプロセスでMOS容量を
つくりつけるという意味である。そして、エンハ
ンスメント型FETのプロセスでMOS容量を構成
すると、付加的なプロセスが不要となり、コスト
を低減することができる利点があり、また、デプ
レツシヨン型FETのプロセスでMOS容量を構成
した場合には、MOS容量値の電圧依存性を小さ
くすることができる利点がある。この場合、電圧
の極性などは逆になる。
Ｎチヤンネル型を用たが、全く同様にＰチヤンネ
ル型を用いることができる。すなわち、上記
「MOS容量をエンハンスメント構成にする」とい
うのは、エンハンスメント型MOS FETを製造す
るプロセスでMOS容量をつくりつけるという意
味であり、また、同様に「MOS容量をデプレツ
シヨン構成にする」というのは、デプレツシヨン
型MOS FETを製造するプロセスでMOS容量を
つくりつけるという意味である。そして、エンハ
ンスメント型FETのプロセスでMOS容量を構成
すると、付加的なプロセスが不要となり、コスト
を低減することができる利点があり、また、デプ
レツシヨン型FETのプロセスでMOS容量を構成
した場合には、MOS容量値の電圧依存性を小さ
くすることができる利点がある。この場合、電圧
の極性などは逆になる。
以上説明したように、本発明によれば、複雑な
手段を用いることなく、メモリ・セルの一方の
MOS・FETのドレインと他方のMOS・FETのド
レインとを容量を介して結合させるようにした簡
単な構成によつて、α粒子の照射に伴なうソフト
エラーの発生を抑制するなど、耐雑音性を向上で
き、装置の信頼性を向上することができるので、
実用上の効果は極めて大である。
手段を用いることなく、メモリ・セルの一方の
MOS・FETのドレインと他方のMOS・FETのド
レインとを容量を介して結合させるようにした簡
単な構成によつて、α粒子の照射に伴なうソフト
エラーの発生を抑制するなど、耐雑音性を向上で
き、装置の信頼性を向上することができるので、
実用上の効果は極めて大である。
また、エンハンスメント型FETのプロセスで
MOS容量を構成することにより、付加的なプロ
セスが不要となりコストを低減することができ、
また、デプレツシヨン型FETのプロセスでMOS
容量を構成することにより、MOS容量値の電圧
依存性を小さくすることができるという点におい
て極めて有効である。
MOS容量を構成することにより、付加的なプロ
セスが不要となりコストを低減することができ、
また、デプレツシヨン型FETのプロセスでMOS
容量を構成することにより、MOS容量値の電圧
依存性を小さくすることができるという点におい
て極めて有効である。
第１図は従来のスタテイツク型メモリ・セルの
一例を示す回路図、第２図は本発明による半導体
記憶装置の一実施例を示す構成図である。 １０，１１……MOS・FET、１４，１５……
負荷抵抗、２３……容量。
一例を示す回路図、第２図は本発明による半導体
記憶装置の一実施例を示す構成図である。 １０，１１……MOS・FET、１４，１５……
負荷抵抗、２３……容量。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタと第２のトランジスタを
有し、この第１および第２のトランジスタのドレ
インを各々第１および第２の負荷抵抗を介して電
源に接続し、かつそのソースを各々接地するとと
もに、ゲートおよびドレインを相互に交叉接続し
て２安定回路を構成したメモリセルにおいて、前
記第１のトランジスタのドレインと第２のトラン
ジスタのドレインとの間にα粒子の照射により前
記２安定回路の状態が反転しない値の容量手段を
設けたことを特徴とする半導体記憶装置。 ２ 容量手段をMOS容量で構成したことを特徴
とする特許請求の範囲第１項記載の半導体記憶装
置。 ３ MOS容量をエンハンスメトン型MOS電界効
果トランジスタを製造するプロセスで形成したこ
とを特徴とする特許請求の範囲第２項記載の半導
体記憶装置。 ４ MOS容量をデプレツシヨン型MOS電界効果
トランジスタを製造するプロセスで形成したこと
を特徴とする特許請求の範囲第２項記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8815080A JPS5712486A (en) | 1980-06-26 | 1980-06-26 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8815080A JPS5712486A (en) | 1980-06-26 | 1980-06-26 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5712486A JPS5712486A (en) | 1982-01-22 |
| JPS6118839B2 true JPS6118839B2 (ja) | 1986-05-14 |
Family
ID=13934896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8815080A Granted JPS5712486A (en) | 1980-06-26 | 1980-06-26 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5712486A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0098417A3 (en) * | 1982-06-15 | 1986-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS6052998A (ja) * | 1983-09-02 | 1985-03-26 | Hitachi Ltd | メモリセル |
| JPS6166296A (ja) * | 1984-09-07 | 1986-04-05 | Nec Corp | 相補型ｍｏｓメモリ装置 |
| JPH0693502B2 (ja) * | 1985-05-30 | 1994-11-16 | 日本電気株式会社 | Ｍｏｓ型半導体集積回路装置 |
| JPS62273694A (ja) * | 1986-05-22 | 1987-11-27 | Sony Corp | センスアンプ |
| JP2002176112A (ja) | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP4471504B2 (ja) | 2001-01-16 | 2010-06-02 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2003173681A (ja) | 2001-12-07 | 2003-06-20 | Mitsubishi Electric Corp | 半導体メモリ回路およびラッチ回路 |
| JP2003297954A (ja) | 2002-01-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4954639B2 (ja) * | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
-
1980
- 1980-06-26 JP JP8815080A patent/JPS5712486A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5712486A (en) | 1982-01-22 |
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