JP2702798B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スタティックRAM等の半導体記憶装置に関
する。

従来の技術 近年、半導体素子の高密度化，高集積化，微細化の傾
向は著しい。この状況の中でスタテイックRAMはダイナ
ミックRAMと比べ、情報の読み取り，書き込みのアクセ
ス・スピードが速く、またリフレッシュが不要であるた
め、リフレッシュ用に余分なクロック・サイクルを費や
す必要がないなどの利点があり、主として高速性が必要
とされる分野で広く使われている。

従来これを実現するための方法は次のようなものであ
った。第５図は従来の６素子スタティックRAMのメモリ
セルの等価回路図である。同図において、１はワード
線、２はデータ線、３はデータ線、４は左線Ｎチャネル
エンハンスメント型MOSトランジスタ、５は右側Ｎチャ
ネルエンハンスメント型MOSトランジスタ、６は左側Ｎ
チャネルデプリーション型MOSトランジスタ、７は右側
Ｎチャネルデプリーション型MOSトランジスタ、８は左
側パストランジスタ、９は右側パストランジスタであ
る。

第５図に示す６素子からなるスタティックRAMのメモ
リセルは、基本的には左右のＮチャネルデプリーション
型MOSトランジスタ６および７を備えたフリップ・フロ
ップである。特定のワード線１が選択され、昇圧される
と左右のパストランジスタ８および９がメモリセルをデ
ータ線２とデータ線３に接続する。書き込みモードのと
きには、データ線２上の入力の論理値１が左側パストラ
ンジスタ８を通じて右側Ｎチャネルエンハンスメント型
MOSトランジスタ５のゲートに書き込まれ、その結果右
側Ｎチャネルエンハンスメント型MOSトランジスタ５が
導通し、左側Ｎチャネルエンハンスメント型MOSトラン
ジスタ４が非導通となり、左側Ｎチャネルエンハンスメ
ント型MOSトランジスタ４上のデータで決められる論理
レベルが保持される。

メモリセルのデータを読む場合は、ワード線１を昇圧
することにより、左側Ｎチャネルエンハンスメント型MO
Sトランジスタ４と左側Ｎチャネルデプリーション型MOS
トランジスタ６の出力が左側パストランジスタ８を介し
てデータ線２上に出てくる。

発明が解決しようとする課題 このような従来の構成においては、メモリセルを構成
するのに６素子が必要とされ、１つのメモリセルが２素
子で構成されるダイナミックRAMに比べ、、同一の設計
ルールを用いた場合、約３倍のメモリセル面積を必要と
した。このためチップ面積を同一すると、スタティック
RAMの記憶できる情報量はダイナミックRAMの約３分の１
となり、集積度の点でダイナミックRAMに大きく劣ると
いう課題があった。

本発明は上記従来の課題を解決するもので、高速・高
集積度の半導体記憶装置を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の半導体記憶装置
は、メモリセルとトンネルダイオード１個と、それに接
続したバンド間トンネル型量子効果素子１個により構成
するものである。

作用 この構成によって、バンド間トンネル型量子効果素子
によりトンネルダイオードを流れる順方向電流をその順
方向特性における極大値と極小値の間で、極小値とほぼ
同レベルに制限する。そうすることによりトンネルダイ
オードのOV近傍の電圧を論理値０に、順方向特性におけ
る電流の極小を与える電圧を論理値１に対応させること
により情報の記憶を行なうことができる。

書き込みモードのときは、バンド間トンネル型量子効
果素子を導通状態にし、そのバンド間トンネル型量子効
果素子を通じてトンネルダイオードに論理０または１を
書き込んだ後、再びバンド間トンネル型量子効果素子に
よりトンネルダイオードに流れる電流を制限してトンネ
ルダイオード上のデータで決められる論理レベルを保持
する。

メモリセルのデータを読むには周辺回路によりトンネ
ルダイオードの順方向電流を制限した状態で、バンド間
トンネル型量子効果素子を導通状態にしてデータを読み
取る。

以上述べたように本構成はスタティックRAMとして動
作する。

実施例 以下本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるメモリセ
ルの要部断面図、第２図は同メモリセルの等価回路図、
第３図はバンド間トンネル型量子効果素子の要部断面
図、第４図はメモリセルの動作原理を説明するためのト
ンネルダイオードの電流比−電圧特性図である。

第１図において、１はワード線、10はビット置線、11
はN⁺型領域、12はP^-型領域、13はP⁺型領域、14はP⁺⁺型
領域、15はN⁺⁺型領域、16はゲート酸化膜、17はサイド
ウォール、18は層間絶縁膜、19はＮ型半導体基板、20は
素子分離酸化膜である。

第２図において、１はワード線、10はビット線、21は
バンド間トンネル型量子効果素子、22はトンネルダイオ
ードである。

第３図において、23はP⁺型領域、24はN⁺型領域、25は
P^-型領域、26はバンド間トンネル領域、27は深い空乏領
域、28はドレイン、29はゲート、30はソースである。

第４図において、31はトンネル電流成分による順方向
電流Ｉの極大値I_P、32は順方向電流Ｉの極小値、33は拡
散電流成分による順方向電流成分の増大、34はバンド間
トンネル型量子効果素子により制限された電流値、35は
論理０に対応する電圧、36は論理値１に対応する電圧で
ある。

第１図に示すように、Ｎ型半導体基板19上に、ワード
線１、N⁺型領域11、P^-型領域12、P⁺型領域13およびゲー
ト酸化膜16によりバンド間トンネル型量子効果素子が形
成され、またP⁺⁺型領域14と、それに接続するN⁺⁺型領域
15によりトンネルダイオードが構成される。ここでN⁺⁺
型領域15はサイドウォール17をマスクとして砒素（As）
をイオン注入して形成される。このためN⁺⁺型領域15の
面積を設計ルールによる値より大幅に小さくできる。

第２図の等価回路図に示すように、メモリセルはバン
ド間トンネル型量子効果素子21とトンネルダイオード22
とを接続することにより構成される。

つぎに第３図に沿って、バンド間トンネル型量子効果
素子21について説明する。この素子21はトランジスタの
１つであって、ゲート29に正電圧を印加することによ
り、ゲート29とドレイン28を構成するP⁺型領域23のオー
バーラップ領域がバンド間トンネル領域26となり、この
領域においてバンド間トンネリングにより電子・正孔対
が発生する。そして発生した電子はP^-型領域25のゲート
29下に生じた深い空乏領域27の表面部を通じてソース30
に流れ、正孔はドレイン28に流れる。バンド間トンネリ
ングにより発生する電子・正孔対の数がゲート29とドレ
イン28の間の電圧により制御できるため、MOSトランジ
スタと同様にゲート電圧によりソース・ドレイン間の電
流を制御できる。このバンド間トンネル型量子効果素子
21が従来のMOSトランジスタと比較して優れている点
は、ソース・ドレイン間の電流がバンド間トンネル領域
26によって決定され、深い空乏領域27にはほとんど影響
されないため、しきい値電圧の低下などのショートチャ
ネル効果がほとんどないことである。

つぎに第４図に沿って、第２図におけるトンネルダイ
オード22に順方向に電圧を印加した際のトンネルダイオ
ード22の電流比−電圧特性を説明する。同図において、
横軸はトンネルダイオード22の順方向印加電圧であり、
縦軸はトンネルダイオード22の順方向電流をその極大値
31で規格化した値を示している。トンネルダイオード22
の順方向電圧を増大させていくと、トンネルダイオード
22の順方向電流をはじめトンネル電流成分により増大
し、約0.06Vの電圧で極大値Ip31をとる。さらに電圧を
上げるとトンネル電流成分を減少に伴って、順方向電流
が減少し、約0.5Vの電圧で極小値位32をとる。その後通
常のダイオードと同じく拡散電流成分により順方向電流
成分の増大33が見られる。このトンネルダイオード22の
順方向電流をバンド間トンネル型量子効果素子21によ
り、第４図の34で示される値に制御すると、トンネルダ
イオード22に印加される電圧は35で示される約0.01Vの
値と36で示される約0.4Vあるいは0.58Vの値のいずれか
の値となる。ここで35で示される0V近傍の電圧を論理値
０に対応させ、36で示される順方向電流の極小値32の近
傍の電圧を論理値１に対応させることにより、情報の記
憶を行なうことができる。

書き込みモードのときはワード線１を昇圧してバンド
間トンネル型量子効果素子21を導通状態にし、バンド間
トンネル型量子効果素子21を通じて、トンネルダイオー
ド22に論理０または１を書き込んだ後、再びワード線１
を降圧してバンド間トンネル型量子効果素子21によって
トンネルダイオード22の順方向電流を34で示される値に
制限することにより、トンネルダイオード22の上のデー
タで決められる論理レベルが保持される。

メモリセルのデータを読むには周辺回路によりトンネ
ルダイオード22の順方向電流を34で示される値に制限し
た状態でワード線１を昇圧し、バンド間トンネル型量子
効果素子21を導通状態にすることにより、バンド間トン
ネル型量子効果素子21を介してデータを詠みとることが
できる。

発明の効果 以上述べたように本発明は、従来のスタッティックRA
Mが１つのメモリセルに６素子を必要としたのに対し、
１つのメモリセルを２素子で構成できる。さらにトンネ
ルダイオードは同一設計ルールにおけるMOSトランジス
タやダイナミックRAMの電荷蓄積用キャシタの５分の１
以下の面積で実現することが可能であるため、このメモ
リセルは実質的に１素子で実現でき、同一の設計ルー
ル、同一のチップ面積の場合、従来のスタティックRAM
の約６倍、ダイナミックRAMの約２倍の集積度を実現す
ることが可能である。

また動作速度の点でも従来のダイナミックRAMが電荷
蓄積用キャパシタの充放電の速度で動作速度が決まり、
従来のスタティックRAMではMOSトランジスタのゲート容
量の充放電の速度で動作速度が決まっていたのに対し、
本発明ではトンネルダイオードのトンネル電流を利用す
るため、ダイナミックRAMはおろか、従来のスタティッ
クRAMと比べても圧倒的に速い動作速度が実現できる。

このように本発明は集積度の点でダイナミックRAMに
優り、動作速度の点で従来のスタティックRAMに優る画
期的なスタティック型の半導体記憶装置を実現できるも
のである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体記憶装置（メ
モリセル）の要部断面図、第２図は同メモリセルの等価
回路図、第３図はバンド間トンネル型量子効果素子の要
部断面図、第４図はメモリセルの動作原理を説明するた
めのトンネルダイオードの電流比−電圧特性図、第５図
は従来の６素子スタティックRAMメモリセルの等価回路
図である。 １……ワード線（ゲート部）、11……N⁺型領域（第二の
不純物領域）、12……P^-型領域（第一の不純物領域）、
13……P⁺型領域（第三の不純物領域）、14……P⁺⁺型領
域（第四の不純物領域）、15……N⁺⁺型領域（第五の不
純物領域）、16……ゲート酸化膜（絶縁膜）。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】１個のトランジスタと１個のトンネルダイ
   オードとで構成されたメモリセルを備え、前記メモリセ
   ルにおいて、前記トランジスタのゲートを除く２端子の
   うちの１つが前記トンネルダイオードと接続され、前記
   トランジスタのゲート電圧によりトンネルダイオードを
   流れる順方向電流をその順方向特性における極大値と極
   小値の間で、極小値とほぼ同レベルに制限することを特
   徴とする半導体記憶装置。