JP3101282B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3101282B2 JP3101282B2 JP01249849A JP24984989A JP3101282B2 JP 3101282 B2 JP3101282 B2 JP 3101282B2 JP 01249849 A JP01249849 A JP 01249849A JP 24984989 A JP24984989 A JP 24984989A JP 3101282 B2 JP3101282 B2 JP 3101282B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタを用いてメモリセ
ルを構成した半導体記憶装置に関する。
ルを構成した半導体記憶装置に関する。
（従来の技術） 半導体記憶装置は主として微細加工技術の進歩によ
り、高集積化，大容量化の一途を辿っている。特に１ト
ランジスタ/1キャパシタのメモリセル構造を利用したMO
SダイナミックRAM（DRAM）は、その簡単なメモリセル構
造から最も大容量化が進んでいる。一方、MOSスタティ
ックRAM（SRAM）はDRAMにおけるようなリフレッシュが
必要ないために高速アクセスが可能であるが、メモリセ
ルとしてフリップフロップ回路を用いるため、DRAMのよ
うな大容量化ができない。
り、高集積化，大容量化の一途を辿っている。特に１ト
ランジスタ/1キャパシタのメモリセル構造を利用したMO
SダイナミックRAM（DRAM）は、その簡単なメモリセル構
造から最も大容量化が進んでいる。一方、MOSスタティ
ックRAM（SRAM）はDRAMにおけるようなリフレッシュが
必要ないために高速アクセスが可能であるが、メモリセ
ルとしてフリップフロップ回路を用いるため、DRAMのよ
うな大容量化ができない。
そこで最近は、大容量化と高速性を実現する手段とし
て、DRAMに各種の高速アクセス・モードを搭載すること
が行われている。しかしながら、DRAMの大容量化とSRAM
の高速性とを完全に両立させるは難しい。またこれま
で、SRAMの側からDRAMなみの大容量化を図ろうとするア
プローチは余りなされていない。
て、DRAMに各種の高速アクセス・モードを搭載すること
が行われている。しかしながら、DRAMの大容量化とSRAM
の高速性とを完全に両立させるは難しい。またこれま
で、SRAMの側からDRAMなみの大容量化を図ろうとするア
プローチは余りなされていない。
（発明が解決しようとする課題） 以上のように従来、DRAMの大容量化とSRAMの高速性を
両立させることは難しいという問題があった。
両立させることは難しいという問題があった。
本発明は、バイポーラトランジスタを用いた新しいメ
モリセル構造の導入によりこの様な問題を解決した半導
体記憶装置を提供することを目的とする。
モリセル構造の導入によりこの様な問題を解決した半導
体記憶装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、順方向のベース・エミッタ間電圧の所定範
囲にベース電流の極性が反転する領域を持ち、それによ
り単体で２つの安定点が存在するようにコレクタ・エミ
ッタ間電圧が設定されたバイポーラトランジスタを用
い、これを双安定回路として利用する。メモリセルは、
このバイポーラトランジスタのベースとビット線との間
に、ワード線により駆動されるトランスファゲートを設
けて構成される。この様なメモリセルが複数個配列形成
されてメモリアレイが構成される。そして、本発明にお
いては、ビット線が抵抗素子を介してエミッタ電位に設
定される。
囲にベース電流の極性が反転する領域を持ち、それによ
り単体で２つの安定点が存在するようにコレクタ・エミ
ッタ間電圧が設定されたバイポーラトランジスタを用
い、これを双安定回路として利用する。メモリセルは、
このバイポーラトランジスタのベースとビット線との間
に、ワード線により駆動されるトランスファゲートを設
けて構成される。この様なメモリセルが複数個配列形成
されてメモリアレイが構成される。そして、本発明にお
いては、ビット線が抵抗素子を介してエミッタ電位に設
定される。
（作用） バイポーラトランジスタのコレクタ・エミッタ間にあ
る一定の電圧を印加した状態でベース・エミッタ間電圧
VBEを0Vから順方向に掃引したとき、ベース・エミッタ
間電圧VBEの所定範囲にベース電流IBの極性が反転する
領域があることが本発明者等により初めて見出だされ
た。このVBE−IB特性を利用すると、バイポーラトラン
ジスタは一個で二つの安定点を持つ双安定回路として機
能する。したがってこの双安定回路の二つの安定点をデ
ータ“0",“1"に対応させることによって、SRAMを構成
することができる。このSRAMの構成原理について本発明
者等は既に、特願昭63−17387号，特願昭63−69627号，
特願昭63−69636号，特願昭63−158188号，特願昭63−1
58190号等において開示している。
る一定の電圧を印加した状態でベース・エミッタ間電圧
VBEを0Vから順方向に掃引したとき、ベース・エミッタ
間電圧VBEの所定範囲にベース電流IBの極性が反転する
領域があることが本発明者等により初めて見出だされ
た。このVBE−IB特性を利用すると、バイポーラトラン
ジスタは一個で二つの安定点を持つ双安定回路として機
能する。したがってこの双安定回路の二つの安定点をデ
ータ“0",“1"に対応させることによって、SRAMを構成
することができる。このSRAMの構成原理について本発明
者等は既に、特願昭63−17387号，特願昭63−69627号，
特願昭63−69636号，特願昭63−158188号，特願昭63−1
58190号等において開示している。
このバイポーラトランジスタを用いた新しいメモリセ
ルでは、一方の安定点であるVBE＝0Vのデータ読出しま
たは書き込み時のビット線放電能力が不十分であり、安
定した高速読出しや高速書き込みが難しい。そこで本発
明においてはビット線を抵抗素子を介してエミッタ電位
に設定することによって、見掛け上のメモリセルのビッ
ト線放電能力を増大させ、安定した高速読出し，高速書
き込みを可能としている。また本発明によれば、ビット
線電位が抵抗を介して固定されることから、ワード線の
立上がりや立ち下がり時のノイズ等によるデータ破壊が
防止される。
ルでは、一方の安定点であるVBE＝0Vのデータ読出しま
たは書き込み時のビット線放電能力が不十分であり、安
定した高速読出しや高速書き込みが難しい。そこで本発
明においてはビット線を抵抗素子を介してエミッタ電位
に設定することによって、見掛け上のメモリセルのビッ
ト線放電能力を増大させ、安定した高速読出し，高速書
き込みを可能としている。また本発明によれば、ビット
線電位が抵抗を介して固定されることから、ワード線の
立上がりや立ち下がり時のノイズ等によるデータ破壊が
防止される。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例のSRAMのメモリアレイを示してい
る。ビット線BL（BL1,BL2,…）とワード線（WL1,WL2,
…）がそれぞれ複数本ずつ交差配列され、それらの各交
点位置にメモリセルMCが配置される。各ビット線BLには
それぞれセンスアンプSAが設けられている。また各ビッ
ト線BLはそれぞれ抵抗素子Ｒを介して基準電位V1に設定
されている。抵抗素子ＲはたとえばMOSトランジスタを
用いて構成される。基準電位は例えば接地電位である。
る。ビット線BL（BL1,BL2,…）とワード線（WL1,WL2,
…）がそれぞれ複数本ずつ交差配列され、それらの各交
点位置にメモリセルMCが配置される。各ビット線BLには
それぞれセンスアンプSAが設けられている。また各ビッ
ト線BLはそれぞれ抵抗素子Ｒを介して基準電位V1に設定
されている。抵抗素子ＲはたとえばMOSトランジスタを
用いて構成される。基準電位は例えば接地電位である。
第２図は、メモリセルMCの構成である。図示のように
メモリセルMCは、一つのバイポーラトランジスタQ1と、
そのベースとビット線BLとの間に設けられたワード線WL
により選択駆動されるトランスファゲートMOSトランジ
スタQ2とにより構成されている。バイポーラトランジス
タQ1はこの実施例ではnpnトランジスタであり、そのエ
ミッタはＶSS（例えば接地電位）に接続され、コレクタ
には一定のコレクタ電位Vccが与えられている。
メモリセルMCは、一つのバイポーラトランジスタQ1と、
そのベースとビット線BLとの間に設けられたワード線WL
により選択駆動されるトランスファゲートMOSトランジ
スタQ2とにより構成されている。バイポーラトランジス
タQ1はこの実施例ではnpnトランジスタであり、そのエ
ミッタはＶSS（例えば接地電位）に接続され、コレクタ
には一定のコレクタ電位Vccが与えられている。
第２図のメモリセルMCの動作原理を第３図〜第５図を
用いて説明する。
用いて説明する。
第３図は、セル・トランジスタQ1について、コレクタ
・エミッタ間に一定の電圧VCEを与えた状態でベース・
エミッタ間の順方向電圧VBEを変えた場合の電圧電流特
性を測定する回路構成を示している。このときの電圧電
流特性は、第４図のようになる。すなわち、コレクタ・
エミッタ間電圧VCEがある一定値（今の場合7V）に保た
れた条件でベース・エミッタ間電圧VBEを0Vから増大さ
せると、ある点までは正のベース電流IBが流れるが、そ
の後ある点からベース電流の極性が反転して負のベース
電流−IBが流れるようになり、更にベース・エミッタ間
電圧VBEを増大させると再び正のベース電流IBが流れ
る、という特性を示す。
・エミッタ間に一定の電圧VCEを与えた状態でベース・
エミッタ間の順方向電圧VBEを変えた場合の電圧電流特
性を測定する回路構成を示している。このときの電圧電
流特性は、第４図のようになる。すなわち、コレクタ・
エミッタ間電圧VCEがある一定値（今の場合7V）に保た
れた条件でベース・エミッタ間電圧VBEを0Vから増大さ
せると、ある点までは正のベース電流IBが流れるが、そ
の後ある点からベース電流の極性が反転して負のベース
電流−IBが流れるようになり、更にベース・エミッタ間
電圧VBEを増大させると再び正のベース電流IBが流れ
る、という特性を示す。
このベース電流極性がある範囲で反転する電圧電流特
性は、第５図を用いて次のように説明される。ベース・
コレクタ間が逆バイアスの状態でベース・エミッタ間電
圧VBEを0Vから次第に増大させると、通常のトランジス
タ特性としてよく知られているようにベース電流IBFが
増大し、エミッタからの電子注入が増大してコレクタ電
流ICが増大する。このときベースからコレクタに入る電
子はコレクタ・ベース間の空乏層の電界によって加速さ
れるから、インパクト・イオン化を生じて電子・正孔対
を生成する。こうして生成された電子・正孔対のうち電
子は、エミッタからの注入されてベースを輸送されてき
た電子と共にコレクタに吸収されてコレクタ電流成分と
なり、正孔はベース側に引っ張られてベース電流の成分
となる。そしてベースに過剰にたまった正孔がベース端
子に逆方向ベース電流IBRとして流れ出す。コレクタ・
エミッタ間電圧VCEがある値以上に設定されていると、
この逆方向ベース電流IBRがあるベース・エミッタ間電
圧VBEを越えたときに順方向ベース電流IBFよりも優勢に
なる。この結果が負のベース電流−IB（＝IBF−IBR）と
して観測されるのである。このベース電流の極性反転
は、ベース・エミッタ間電圧VBEが一定の範囲に限ら
れ、その範囲を越えて更にVBEが増大すると、再び順方
向ベース電流IBFが優勢となり全体として正のベース電
流IBが流れる状態となる。
性は、第５図を用いて次のように説明される。ベース・
コレクタ間が逆バイアスの状態でベース・エミッタ間電
圧VBEを0Vから次第に増大させると、通常のトランジス
タ特性としてよく知られているようにベース電流IBFが
増大し、エミッタからの電子注入が増大してコレクタ電
流ICが増大する。このときベースからコレクタに入る電
子はコレクタ・ベース間の空乏層の電界によって加速さ
れるから、インパクト・イオン化を生じて電子・正孔対
を生成する。こうして生成された電子・正孔対のうち電
子は、エミッタからの注入されてベースを輸送されてき
た電子と共にコレクタに吸収されてコレクタ電流成分と
なり、正孔はベース側に引っ張られてベース電流の成分
となる。そしてベースに過剰にたまった正孔がベース端
子に逆方向ベース電流IBRとして流れ出す。コレクタ・
エミッタ間電圧VCEがある値以上に設定されていると、
この逆方向ベース電流IBRがあるベース・エミッタ間電
圧VBEを越えたときに順方向ベース電流IBFよりも優勢に
なる。この結果が負のベース電流−IB（＝IBF−IBR）と
して観測されるのである。このベース電流の極性反転
は、ベース・エミッタ間電圧VBEが一定の範囲に限ら
れ、その範囲を越えて更にVBEが増大すると、再び順方
向ベース電流IBFが優勢となり全体として正のベース電
流IBが流れる状態となる。
以上に説明したベース電流の極性反転は、コレクタ・
エミッタ間電圧VCEがある程度以上大きい場合に初めて
生じるのであって、たとえばVCE＝1V程度ではこの様な
特性は得られない。
エミッタ間電圧VCEがある程度以上大きい場合に初めて
生じるのであって、たとえばVCE＝1V程度ではこの様な
特性は得られない。
この様にベース電流の極性反転が生じる状態のバイポ
ーラトランジスタQ1はそれ自身で、第４図に示すVBE0＝
0Vの点とVBE1＝1.08Vの点を安定点とする双安定回路と
して用いられる。すなわち第２図のメモリセル構成にお
いて、セル・トランジスタQ1のベース端子を記憶ノード
として、VBE0＝0Vを“0",VBE1＝1.08Vを“1"として、情
報をスタティックに保持することができる。
ーラトランジスタQ1はそれ自身で、第４図に示すVBE0＝
0Vの点とVBE1＝1.08Vの点を安定点とする双安定回路と
して用いられる。すなわち第２図のメモリセル構成にお
いて、セル・トランジスタQ1のベース端子を記憶ノード
として、VBE0＝0Vを“0",VBE1＝1.08Vを“1"として、情
報をスタティックに保持することができる。
このメモリセルの動作原理は次の通りである。
まずデータ書き込みは、次のようにして行われる。
“0"書込みのときはビット線BLにOVを与えた状態で、ワ
ード線WLに“H"レベルを与えてトランスファゲートMOS
トランジスタQ2をオンにする。その後MOSトランジスタQ
2をオフにすると、セル・トランジスタQ1のベース端子
はVBE0＝0Vの“0"状態に設定される。“1"書き込みは、
ビット線BLに第４図のVP以上の電圧を与えて同様にトラ
ンスファゲートMOSトランジスタQ2をオン，オフする。
ビット線BLに与えた電位がVBE1以上の時は、MOSトラン
ジスタQ2をオフにすると、ベース端子は正のベース電流
IBによって放電されて安定点VBE1に落着く。ビット線BL
に与えた電位がVPとVBE1の間の時は、ベース端子は負の
ベース電流−IBによって放電され（すなわち充電され
て）、やはり安定点VBE1に落着く。
“0"書込みのときはビット線BLにOVを与えた状態で、ワ
ード線WLに“H"レベルを与えてトランスファゲートMOS
トランジスタQ2をオンにする。その後MOSトランジスタQ
2をオフにすると、セル・トランジスタQ1のベース端子
はVBE0＝0Vの“0"状態に設定される。“1"書き込みは、
ビット線BLに第４図のVP以上の電圧を与えて同様にトラ
ンスファゲートMOSトランジスタQ2をオン，オフする。
ビット線BLに与えた電位がVBE1以上の時は、MOSトラン
ジスタQ2をオフにすると、ベース端子は正のベース電流
IBによって放電されて安定点VBE1に落着く。ビット線BL
に与えた電位がVPとVBE1の間の時は、ベース端子は負の
ベース電流−IBによって放電され（すなわち充電され
て）、やはり安定点VBE1に落着く。
データ読出し時は、例えばビット線BLを“0",“1"の
中間電位である第４図のVPにプリチャージし、ワード線
に“H"レベルを与えて、データに応じて流れる電流を読
み取る。即ちデータ“0"のときは、ビット線BLからセル
・トランジスタQ1のベース端子に向けて電流が流れる。
この“0"読出し時のビット線BLの放電は、第４図の低レ
ベル側の正のベース電流IBにより行われる。データ“1"
のときは逆に、セル・トランジスタQ1のベース端子から
ビット線BLに向けて電流が流れてビット線の充電が行わ
れる。この“1"読出し時のビット線BLの充電は、第４図
の負のベース電流−IBにより行われる。したがってその
時のビット線の電位変化をセンスアンプSAにより検知す
ることにより、“0",“1"の判別ができる。具体的には
たとえば、センスアンプとして、ビット線BLがVPよりあ
る値だけ高くなったときに“1"と判定し、VPよりある値
だけ低下したときに“0"と判定するしきい値回路を用い
ればよい。このデータ読出し動作により、記憶ノードで
あるセル・トランジスタQ1のベース端子電位は、“0"デ
ータのときはVPに向かって上昇し、“1"データの時はVP
に向かって低下するが、たとえばVPに達する前にトラン
スファゲートMOSトランジスタQ2をオフにすることによ
り、元の安定状態に復帰する。即ち、“0"のときは第４
図の低レベル側の正のベース電流IBにより安定点VBE0＝
0Vに復帰し、“1"のときは第４図の負のベース電流−IB
により安定点VBE1＝1.08Vに復帰する。
中間電位である第４図のVPにプリチャージし、ワード線
に“H"レベルを与えて、データに応じて流れる電流を読
み取る。即ちデータ“0"のときは、ビット線BLからセル
・トランジスタQ1のベース端子に向けて電流が流れる。
この“0"読出し時のビット線BLの放電は、第４図の低レ
ベル側の正のベース電流IBにより行われる。データ“1"
のときは逆に、セル・トランジスタQ1のベース端子から
ビット線BLに向けて電流が流れてビット線の充電が行わ
れる。この“1"読出し時のビット線BLの充電は、第４図
の負のベース電流−IBにより行われる。したがってその
時のビット線の電位変化をセンスアンプSAにより検知す
ることにより、“0",“1"の判別ができる。具体的には
たとえば、センスアンプとして、ビット線BLがVPよりあ
る値だけ高くなったときに“1"と判定し、VPよりある値
だけ低下したときに“0"と判定するしきい値回路を用い
ればよい。このデータ読出し動作により、記憶ノードで
あるセル・トランジスタQ1のベース端子電位は、“0"デ
ータのときはVPに向かって上昇し、“1"データの時はVP
に向かって低下するが、たとえばVPに達する前にトラン
スファゲートMOSトランジスタQ2をオフにすることによ
り、元の安定状態に復帰する。即ち、“0"のときは第４
図の低レベル側の正のベース電流IBにより安定点VBE0＝
0Vに復帰し、“1"のときは第４図の負のベース電流−IB
により安定点VBE1＝1.08Vに復帰する。
以上にのべたように本発明のメモリセル動作において
は、“0"読出しは第４図の低レベル側の正のベース電流
IBにより行なわれ、“1"読出しは同じく第４図の負のベ
ース電流−IBにより行なわれる。ところが第４図から明
らかなように、“0"読出し動作に寄与する正のベース電
流IB、即ちビット線BLを放電する電流は非常に小さい。
従って何等の対策を施さない場合には、“0"データの高
速読出しができない。“0"データ書き込みの場合も同様
である。また、“0"読出し時のビット線放電能力が小さ
いため、ワード線WLのノイズによってデータの破壊も生
じやすい。
は、“0"読出しは第４図の低レベル側の正のベース電流
IBにより行なわれ、“1"読出しは同じく第４図の負のベ
ース電流−IBにより行なわれる。ところが第４図から明
らかなように、“0"読出し動作に寄与する正のベース電
流IB、即ちビット線BLを放電する電流は非常に小さい。
従って何等の対策を施さない場合には、“0"データの高
速読出しができない。“0"データ書き込みの場合も同様
である。また、“0"読出し時のビット線放電能力が小さ
いため、ワード線WLのノイズによってデータの破壊も生
じやすい。
本発明においてはこれらを解決するために、第１図に
示したように各ビット線BLを抵抗素子Ｒを介して基準電
位V1に設定している。この抵抗素子Ｒはたとえば、60M
Ω程度の高抵抗値が選ばれる。抵抗素子Ｒとしては具体
的には、MOSトランジスタを用いるが、多結晶シリコン
膜等により構成することもできる。これにより安定な高
速読出しが行なわれる理由を第６図および第７図を用い
て説明する。
示したように各ビット線BLを抵抗素子Ｒを介して基準電
位V1に設定している。この抵抗素子Ｒはたとえば、60M
Ω程度の高抵抗値が選ばれる。抵抗素子Ｒとしては具体
的には、MOSトランジスタを用いるが、多結晶シリコン
膜等により構成することもできる。これにより安定な高
速読出しが行なわれる理由を第６図および第７図を用い
て説明する。
第６図は、一つのメモリセルとこれに繋がるビット線
BL、およびこのビット線に接続された抵抗素子Ｒの部分
を示している。抵抗素子Ｒの基準電位はここではセル・
トランジスタQ1のエミッタと同じ接地電位としている。
データ読出し時、ワード線WLによりトランスファゲート
MOSトランジスタQ2をオンにすると、ビット線BLから見
たときに抵抗素子Ｒはセル・トランジスタQ1のベース・
エミッタ間に並列に接続された状態になる。従ってこの
ときビット線BLの抵抗素子Ｒによる放電電流はセル・ト
ランジスタQ1による放電電流に重畳されるから、セル・
トランジスタQ1の低レベル側のベース電流IBが見掛け上
増加したと等価になる。つまり、第４図に示したセル・
トランジスタの電圧電流特性に対して、等価的に第７図
のような特性が得られる。この結果、“0"データの読出
し或いは書き込み時のビット線の放電能力が実質的に増
大し、高速の読出し，書き込みが可能になる。また低レ
ベル側の正のベース電流IBと負のベース電流−IBのバラ
ンスがよくなり、安定した高速読出しが可能になる。さ
らにこの抵抗素子Ｒによってビット線BLの電位が固定さ
れる結果、読出し時ビット線BLを完全にフローティング
状態とする場合に比べてノイズによる誤動作が効果的に
防止される。抵抗素子Ｒはたとえば、各メモリセル毎に
設けることが可能であるが、各メモリセル毎に抵抗素子
を設けることはセルアレイの高集積化を大きく損なう。
またこれではビット線電位を固定するという効果が得ら
れなくなる。本発明ではこの抵抗素子を各ビット線毎に
設けることによって、高集積化を損なうことなくメモリ
特性を改善することができる。
BL、およびこのビット線に接続された抵抗素子Ｒの部分
を示している。抵抗素子Ｒの基準電位はここではセル・
トランジスタQ1のエミッタと同じ接地電位としている。
データ読出し時、ワード線WLによりトランスファゲート
MOSトランジスタQ2をオンにすると、ビット線BLから見
たときに抵抗素子Ｒはセル・トランジスタQ1のベース・
エミッタ間に並列に接続された状態になる。従ってこの
ときビット線BLの抵抗素子Ｒによる放電電流はセル・ト
ランジスタQ1による放電電流に重畳されるから、セル・
トランジスタQ1の低レベル側のベース電流IBが見掛け上
増加したと等価になる。つまり、第４図に示したセル・
トランジスタの電圧電流特性に対して、等価的に第７図
のような特性が得られる。この結果、“0"データの読出
し或いは書き込み時のビット線の放電能力が実質的に増
大し、高速の読出し，書き込みが可能になる。また低レ
ベル側の正のベース電流IBと負のベース電流−IBのバラ
ンスがよくなり、安定した高速読出しが可能になる。さ
らにこの抵抗素子Ｒによってビット線BLの電位が固定さ
れる結果、読出し時ビット線BLを完全にフローティング
状態とする場合に比べてノイズによる誤動作が効果的に
防止される。抵抗素子Ｒはたとえば、各メモリセル毎に
設けることが可能であるが、各メモリセル毎に抵抗素子
を設けることはセルアレイの高集積化を大きく損なう。
またこれではビット線電位を固定するという効果が得ら
れなくなる。本発明ではこの抵抗素子を各ビット線毎に
設けることによって、高集積化を損なうことなくメモリ
特性を改善することができる。
以上のようにしてこの実施例によれば、従来のMOSDRA
Mと同じ素子数のメモリセル構成により高集積化を図っ
たSRAMを得ることができる。また各ビット線を抵抗素子
を介して基準電位に設定することにより、安定した高速
読出し，書き込みの動作が実現できる。
Mと同じ素子数のメモリセル構成により高集積化を図っ
たSRAMを得ることができる。また各ビット線を抵抗素子
を介して基準電位に設定することにより、安定した高速
読出し，書き込みの動作が実現できる。
実施例では、データ読出し前のビット線のプリチャー
ジ電位を0Vではない電位VPに設定した場合を説明した
が、プリチャージ電位を0Vとすることもできる。この場
合には、センスアンプとしてインバランス型のもの例え
ば、第８図のようなフリップフロップを用いればよい。
このインバランス型のフリップフロップのビット線と反
対側のノードにはビット線容量より大きい容量Ｃを接続
しておく。
ジ電位を0Vではない電位VPに設定した場合を説明した
が、プリチャージ電位を0Vとすることもできる。この場
合には、センスアンプとしてインバランス型のもの例え
ば、第８図のようなフリップフロップを用いればよい。
このインバランス型のフリップフロップのビット線と反
対側のノードにはビット線容量より大きい容量Ｃを接続
しておく。
ところで以上の実施例の説明から明らかなように本発
明のメモリセルでは、セル・トランジスタのコレクタ・
エミッタ間に一定の高電圧が印加された状態でベース電
流が極性反転するという現象を利用している。したがっ
てメモリセルMCには比較的大きいコレクタ電流を流すこ
とが必要である。このため、大容量化した時の消費電力
が大きくなる。この問題を解決するには、データ保持状
態でのメモリセル電流を、データ破壊が生じない程度に
低減すべく、電流可変手段を設けることが有効である。
その様な実施例を次に説明する。
明のメモリセルでは、セル・トランジスタのコレクタ・
エミッタ間に一定の高電圧が印加された状態でベース電
流が極性反転するという現象を利用している。したがっ
てメモリセルMCには比較的大きいコレクタ電流を流すこ
とが必要である。このため、大容量化した時の消費電力
が大きくなる。この問題を解決するには、データ保持状
態でのメモリセル電流を、データ破壊が生じない程度に
低減すべく、電流可変手段を設けることが有効である。
その様な実施例を次に説明する。
第９図はその様な実施例のメモリセルアレイである。
第１図と対応する部分には第１図と同一符号を付して詳
細な説明は省略する。この実施例では、各メモリセルMC
のセル・トランジスタのコレクタ端子線をスイッチ回路
SWを介して二つの電位、すなわち低レベル電源電位VCL
（例えば、5.75V）と高レベル電源電位VCH（例えば、7
V）に接続するようにしている。スイッチ回路SWは制御
信号CLCによって制御され、データ保持状態では低レベ
ル電源電位VCLがメモリセルアレイに供給され、データ
読出しおよび書き込み時には高レベル電源電位VCHがメ
モリセルアレイに供給される。
第１図と対応する部分には第１図と同一符号を付して詳
細な説明は省略する。この実施例では、各メモリセルMC
のセル・トランジスタのコレクタ端子線をスイッチ回路
SWを介して二つの電位、すなわち低レベル電源電位VCL
（例えば、5.75V）と高レベル電源電位VCH（例えば、7
V）に接続するようにしている。スイッチ回路SWは制御
信号CLCによって制御され、データ保持状態では低レベ
ル電源電位VCLがメモリセルアレイに供給され、データ
読出しおよび書き込み時には高レベル電源電位VCHがメ
モリセルアレイに供給される。
高レベル電源電位に与えたとき、即ちVCE＝7Vのとき
の第４図に示すメモリセル特性に対して、低レベル電源
電位を与えた時、即ちVCE＝5.75Vのときのメモリセル特
性は第10図のようになる。
の第４図に示すメモリセル特性に対して、低レベル電源
電位を与えた時、即ちVCE＝5.75Vのときのメモリセル特
性は第10図のようになる。
この様にデータ保持状態での電源電位を下げることに
よって、消費電力を効果的に低減することができる。そ
してこの実施例でも先の実施例と同様にビット線BLを抵
抗素子Ｒを介して基準電位に設定することによって、安
定した高速読出し，書き込みが可能になる。
よって、消費電力を効果的に低減することができる。そ
してこの実施例でも先の実施例と同様にビット線BLを抵
抗素子Ｒを介して基準電位に設定することによって、安
定した高速読出し，書き込みが可能になる。
第11図は更に他の実施例のメモリセルアレイである。
第９図の実施例では電流可変手段としてメモリセルMCの
セル・トランジスタのコレクタ電源側に二種の電源電位
とスイッチ回路を設けたのに対し、この実施例ではメモ
リセルMCのセル・トランジスタのエミッタ側に可変抵抗
素子としてMOSトランジスタQ3を介在させている。
第９図の実施例では電流可変手段としてメモリセルMCの
セル・トランジスタのコレクタ電源側に二種の電源電位
とスイッチ回路を設けたのに対し、この実施例ではメモ
リセルMCのセル・トランジスタのエミッタ側に可変抵抗
素子としてMOSトランジスタQ3を介在させている。
この様な構成として、MOSトランジスタQ3のゲートを
制御信号CLEにより制御して、データ読出し時および書
き込み時はそのチャネル抵抗を小さくし、データ保持状
態ではチャネル抵抗を大きくする。これにより、第９図
の実施例と同様にデータ保持状態での消費電力を低減す
ることができる。またこの実施例でも先の実施例と同様
にビット線BLを抵抗素子Ｒを介して基準電位に設定する
ことによって、安定した高速読出し，書き込みが可能に
なる。
制御信号CLEにより制御して、データ読出し時および書
き込み時はそのチャネル抵抗を小さくし、データ保持状
態ではチャネル抵抗を大きくする。これにより、第９図
の実施例と同様にデータ保持状態での消費電力を低減す
ることができる。またこの実施例でも先の実施例と同様
にビット線BLを抵抗素子Ｒを介して基準電位に設定する
ことによって、安定した高速読出し，書き込みが可能に
なる。
［発明の効果］ 以上述べたように本発明によれば、バイポーラトラン
ジスタを用いた新しいメモリセル構成によって大容量化
を図り、また安定した高速読出し，書き込みを可能とし
た半導体記憶装置を実現することができる。
ジスタを用いた新しいメモリセル構成によって大容量化
を図り、また安定した高速読出し，書き込みを可能とし
た半導体記憶装置を実現することができる。
第１図は本発明の一実施例のメモリセルアレイを示す
図、 第２図はそのメモリセル構成を示す図、 第３図はそのメモリセルの動作原理を説明するための測
定回路を示す図、 第４図は同じくセル・トランジスタの電圧電流特性を示
す図、 第５図は同じくセル・トランジスタのベース電流の極性
反転の現象を説明するためのバンド図、 第６図は本発明の作用を説明するための回路図、 第７図は同じく本発明により得られるセル・トランジス
タの等価的な電圧電流特性を示す図、 第８図はインバランス型のセンスアンプ回路構成を示す
図、 第９図は他の実施例のメモリセルアレイを示す図、 第10図はそのセル・トランジスタの電圧電流特性を示す
図、 第11図はさらに他の実施例のメモリセルアレイを示す図
である。 MC……メモリセル、BL……ビット線、WL……ワード線、
SA……センスアンプ、Ｒ……抵抗素子、V1……基準電
位、Q1……セル・トランジスタ、Q2……トランスファゲ
ートMOSトランジスタ。
図、 第２図はそのメモリセル構成を示す図、 第３図はそのメモリセルの動作原理を説明するための測
定回路を示す図、 第４図は同じくセル・トランジスタの電圧電流特性を示
す図、 第５図は同じくセル・トランジスタのベース電流の極性
反転の現象を説明するためのバンド図、 第６図は本発明の作用を説明するための回路図、 第７図は同じく本発明により得られるセル・トランジス
タの等価的な電圧電流特性を示す図、 第８図はインバランス型のセンスアンプ回路構成を示す
図、 第９図は他の実施例のメモリセルアレイを示す図、 第10図はそのセル・トランジスタの電圧電流特性を示す
図、 第11図はさらに他の実施例のメモリセルアレイを示す図
である。 MC……メモリセル、BL……ビット線、WL……ワード線、
SA……センスアンプ、Ｒ……抵抗素子、V1……基準電
位、Q1……セル・トランジスタ、Q2……トランスファゲ
ートMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 重佳 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭48−58736（ＪＰ，Ａ) 特開 昭63−23357（ＪＰ，Ａ)
Claims (3)
- 【請求項１】順方向のベース・エミッタ間電圧の所定範
囲にベース電流の極性が反転する領域を持ち、それによ
り単体で２つの安定点が存在するようにコレクタ・エミ
ッタ間電圧が設定されたバイポーラトランジスタと、こ
のバイポーラトランジスタのベースとビット線との間に
設けられてワード線により駆動されるトランスファゲー
トとを有するメモリセルが複数個配列形成され、前記ビ
ット線が抵抗素子を介してエミッタ電位に設定されてい
ることを特徴とする半導体記憶装置。 - 【請求項２】前記エミッタ電位が接地電位である請求項
１記載の半導体記憶装置。 - 【請求項３】前記メモリセルがデータ保持状態のとき、
前記バイポーラトランジスタのコレクタ電流を下げる電
流可変手段を有する請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01249849A JP3101282B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01249849A JP3101282B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113894A JPH03113894A (ja) | 1991-05-15 |
| JP3101282B2 true JP3101282B2 (ja) | 2000-10-23 |
Family
ID=17199098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01249849A Expired - Fee Related JP3101282B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101282B2 (ja) |
-
1989
- 1989-09-26 JP JP01249849A patent/JP3101282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03113894A (ja) | 1991-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070818 Year of fee payment: 7 |
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