JPS6160517B2 - - Google Patents
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- JPS6160517B2 JPS6160517B2 JP57036019A JP3601982A JPS6160517B2 JP S6160517 B2 JPS6160517 B2 JP S6160517B2 JP 57036019 A JP57036019 A JP 57036019A JP 3601982 A JP3601982 A JP 3601982A JP S6160517 B2 JPS6160517 B2 JP S6160517B2
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- JP
- Japan
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- diodes
- memory cell
- potential
- stable
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
- G11C11/38—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic) using tunnel diodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はエサキダイオードを２つ直列接続した
半導体記憶装置に関する。
半導体記憶装置に関する。
従来、RAM（ランダムアクセスメモリ）とし
ては、１ビツト当り２素子（トランジスタ、キヤ
パシタ）からなるダイナミツクRAMと、６素子
（６トランジスタ又は４トランジスタと２抵抗）
からなるスタテイツクRAMが用いられている。
ては、１ビツト当り２素子（トランジスタ、キヤ
パシタ）からなるダイナミツクRAMと、６素子
（６トランジスタ又は４トランジスタと２抵抗）
からなるスタテイツクRAMが用いられている。
しかしながら、ダイナミツクRAMはリフレツ
シユが必要であり、周辺回路が複雑になるという
問題がある。また、スタテイツクRAMは素子数
が多く高集積化の妨げとなる。
シユが必要であり、周辺回路が複雑になるという
問題がある。また、スタテイツクRAMは素子数
が多く高集積化の妨げとなる。
本発明は上記事情に鑑みなされたもので、リフ
レツシユの必要がなく、かつ素子数が少なくて済
むスタテイツクRAMとしての機能を有すると共
に、雑音に強い読み出しが可能な半導体記憶装置
を提供しようとするものである。
レツシユの必要がなく、かつ素子数が少なくて済
むスタテイツクRAMとしての機能を有すると共
に、雑音に強い読み出しが可能な半導体記憶装置
を提供しようとするものである。
本発明は２つのエサキダイオードを電源間に直
列接続した２つの安定な電位を有するダイオード
対と、このダイオード対の接続点にスイツチ素子
を介して接続された前記ダイオード対の記憶情報
を基準電位等と比較して検出する差動増幅器等の
検出器とから構成することによつて既述した効果
を有する半導体記憶装置を得るに至つたものであ
る。特に、本発明者は前記ダイオード対が２つの
安定の電位の他にそれら電位の中間にも安定な電
位を有することを究明し、ダイオード対からなる
メモリセルを両側の２つの安定な電位を利用して
動作させ、ダミーセルを前記ダイオード対で構成
すると共に前記３つの安定な電位のうちの真中の
電位を前記メモリセルの電位との比較（基準電
位）に用い、差動増幅器（検出手段）で比較する
ことによつて、簡単な構造、簡単なプロセスで雑
音に強い読み出しが可能な高集積度の半導体記憶
装置を見い出したものである。
列接続した２つの安定な電位を有するダイオード
対と、このダイオード対の接続点にスイツチ素子
を介して接続された前記ダイオード対の記憶情報
を基準電位等と比較して検出する差動増幅器等の
検出器とから構成することによつて既述した効果
を有する半導体記憶装置を得るに至つたものであ
る。特に、本発明者は前記ダイオード対が２つの
安定の電位の他にそれら電位の中間にも安定な電
位を有することを究明し、ダイオード対からなる
メモリセルを両側の２つの安定な電位を利用して
動作させ、ダミーセルを前記ダイオード対で構成
すると共に前記３つの安定な電位のうちの真中の
電位を前記メモリセルの電位との比較（基準電
位）に用い、差動増幅器（検出手段）で比較する
ことによつて、簡単な構造、簡単なプロセスで雑
音に強い読み出しが可能な高集積度の半導体記憶
装置を見い出したものである。
以下、本発明の一実施例を第１図を参照して詳
細に説明する。
細に説明する。
図中の１はメモリセルであり、このメモリセル
１は電源ＶDDとアース間に特性のそろつたエサキ
ダイオードD1，D2を直列接続したダイオード対
からなる。これらエサキダイオードD1，D2の接
続点Ｃにはスイツチング素子としてのMOSトラ
ンジスタ２のドレインが接続されている。このト
ランジスタ２のソースはビツトライン３１を介し
て前記メモリセル１の電位検出手段としての差動
増幅器４に接続されている。前記トランジスタ２
のゲートはワードライン５１に接続されている。
１は電源ＶDDとアース間に特性のそろつたエサキ
ダイオードD1，D2を直列接続したダイオード対
からなる。これらエサキダイオードD1，D2の接
続点Ｃにはスイツチング素子としてのMOSトラ
ンジスタ２のドレインが接続されている。このト
ランジスタ２のソースはビツトライン３１を介し
て前記メモリセル１の電位検出手段としての差動
増幅器４に接続されている。前記トランジスタ２
のゲートはワードライン５１に接続されている。
また、図中の６は基準電位として機能するダミ
ーセルであり、このダミーセル６は前記メモリセ
ル１と同様、電源ＶDDとアース間に特性のそろつ
たエサキダイオードD1，D2を直列接続したダイ
オード対からなる。これらエサキダイオード
D1，DBの接続点Ｃにはスイツチング素子として
のMOSトランジスタ７のドレインが接続されて
いる。このトランジスタ７のソースはビツトライ
ン３２を介して前記差動増幅器４に接続さてい
る。前記トランジスタ７のゲートはワードライン
５２に接続されている。
ーセルであり、このダミーセル６は前記メモリセ
ル１と同様、電源ＶDDとアース間に特性のそろつ
たエサキダイオードD1，D2を直列接続したダイ
オード対からなる。これらエサキダイオード
D1，DBの接続点Ｃにはスイツチング素子として
のMOSトランジスタ７のドレインが接続されて
いる。このトランジスタ７のソースはビツトライ
ン３２を介して前記差動増幅器４に接続さてい
る。前記トランジスタ７のゲートはワードライン
５２に接続されている。
上記構成のメモリセル１、ダミーセル６におい
て、２つのエサキダイオードD1，D2の接続点Ｃ
の電位をＶcとし、電源ＶDDとして谷点電位近傍
の電圧を加えると、エサキダイオードD1とD2を
流れる電流I1，I2は夫々第２図に示すようにな
り、接続点Ｃを開放にすると、同第２図の如く３
つの安定点A1，A2，A3が存在する。しかるに、
以下に説明する書き込み、読み出しの動作におい
て、メモリセル１は第２図図示の両側の２つの安
定点A1，A2を、ダミーセル６は真中の安定点A3
を、利用する。
て、２つのエサキダイオードD1，D2の接続点Ｃ
の電位をＶcとし、電源ＶDDとして谷点電位近傍
の電圧を加えると、エサキダイオードD1とD2を
流れる電流I1，I2は夫々第２図に示すようにな
り、接続点Ｃを開放にすると、同第２図の如く３
つの安定点A1，A2，A3が存在する。しかるに、
以下に説明する書き込み、読み出しの動作におい
て、メモリセル１は第２図図示の両側の２つの安
定点A1，A2を、ダミーセル６は真中の安定点A3
を、利用する。
まず、図示しない外部回路によりメモリセル１
の接続点Ｃの電位を２つの安定点A1，A2の電位
ＶA1，ＶA2の近傍に固定した後、接続点Ｃを開放
すると、このメモリセル１に２つの安定状態のう
ちいずれかの状態を保持させることができるた
め、該メモリセル１にデータの書き込みを行なう
ことができる。
の接続点Ｃの電位を２つの安定点A1，A2の電位
ＶA1，ＶA2の近傍に固定した後、接続点Ｃを開放
すると、このメモリセル１に２つの安定状態のう
ちいずれかの状態を保持させることができるた
め、該メモリセル１にデータの書き込みを行なう
ことができる。
一方、メモリセル１側のワードライン５１とダ
ミーセル６側のワードライン５２に同時に電圧を
印加し、夫々のMOSトランジスタ２，７をONし
てビツトライン３１に現われた電圧（メモリセル
１の安定状態に保持された電圧ＶA1又はＶA2）と
ビツトライン３２に現われた基準電圧（ダミーセ
ル６の安定点A3の電圧ＶA3とを差動増幅器４で
検出することによりメモリセル１の読み出しを行
なうことができる。
ミーセル６側のワードライン５２に同時に電圧を
印加し、夫々のMOSトランジスタ２，７をONし
てビツトライン３１に現われた電圧（メモリセル
１の安定状態に保持された電圧ＶA1又はＶA2）と
ビツトライン３２に現われた基準電圧（ダミーセ
ル６の安定点A3の電圧ＶA3とを差動増幅器４で
検出することによりメモリセル１の読み出しを行
なうことができる。
したがつて、２つのエサキダイオードD1，D2
を電源間に直列接続して構成したメモリセル１は
リフレツシユの必要がなく、かつ素子数が少なく
て済むスタテイツクRAMとして機能するため、
高集積化が可能となる。
を電源間に直列接続して構成したメモリセル１は
リフレツシユの必要がなく、かつ素子数が少なく
て済むスタテイツクRAMとして機能するため、
高集積化が可能となる。
また、メモリセル１と同構造、同一工程で製作
され、かつサイズが小さいダミーセル６により容
易に中点電位を得ることができ、この中点電位と
メモリセル１の電位を差動増幅器４で比較するこ
とにより、雑音に強い読み出しを行なうことがで
きると共に高集積化が可能となる。即ち、中点電
位を発生する手段としては抵抗分割或いは容量分
割がある。しかしながら、抵抗分割では電流を減
らすために高抵抗を用いることが望しく、それに
はサイズを大きくするか、別に高抵抗素子を作る
必要があり、高集積化には不向きである。容量分
割では、ビツトラインをチヤージしても十分な電
圧が得られるように大きなサイズのキヤパシタを
作る必要があり、同様に高集積化には不向きであ
る。
され、かつサイズが小さいダミーセル６により容
易に中点電位を得ることができ、この中点電位と
メモリセル１の電位を差動増幅器４で比較するこ
とにより、雑音に強い読み出しを行なうことがで
きると共に高集積化が可能となる。即ち、中点電
位を発生する手段としては抵抗分割或いは容量分
割がある。しかしながら、抵抗分割では電流を減
らすために高抵抗を用いることが望しく、それに
はサイズを大きくするか、別に高抵抗素子を作る
必要があり、高集積化には不向きである。容量分
割では、ビツトラインをチヤージしても十分な電
圧が得られるように大きなサイズのキヤパシタを
作る必要があり、同様に高集積化には不向きであ
る。
更に、ダミーセル６を読み出し時のみ作動させ
れば電源を更に減らすことができる。
れば電源を更に減らすことができる。
なお、上記実施例ではメモリセルの電位をダミ
ーセルから発生する中点電位と比較する差動増幅
器で検出したが、該メモリセルの電位をスイツチ
ング素子を介して直接検出する構造にしてもよ
い。
ーセルから発生する中点電位と比較する差動増幅
器で検出したが、該メモリセルの電位をスイツチ
ング素子を介して直接検出する構造にしてもよ
い。
また、差動増幅器を用いて検出する場合、中点
電位の発生手段として上記ダミーセル以外のもの
を用いてもよい。
電位の発生手段として上記ダミーセル以外のもの
を用いてもよい。
以上詳述した如く、本発明によればリフレツシ
ユの必要がなく、かつ素子数が少なくて済むスタ
テイツクRAMとして機能するメモリセルを備え
ると共に、メモリセルと同構造で中点電位を与え
るダミーセルを用いることにより雑音に強い読み
出しを行なうことが可能であり、また、メモリセ
ルにエサキダイオードを使用しているため高速で
読み出し、書き込み可能な高集積度の半導体記憶
装置を提供できるものである。
ユの必要がなく、かつ素子数が少なくて済むスタ
テイツクRAMとして機能するメモリセルを備え
ると共に、メモリセルと同構造で中点電位を与え
るダミーセルを用いることにより雑音に強い読み
出しを行なうことが可能であり、また、メモリセ
ルにエサキダイオードを使用しているため高速で
読み出し、書き込み可能な高集積度の半導体記憶
装置を提供できるものである。
第１図は本発明の半導体記憶装置の回路図、第
２図は同実施例の動作を説明するための特性図で
ある。 D1，D2…エサキダイオード、ＶDD…電源、Ｃ
…接続点、１…メモリセル、２，７…MOSトラ
ンジスタ、３１，３２…ビツトライン、４…差動
増幅器、５１，５２…ワードライン、６…ダミー
セル。
２図は同実施例の動作を説明するための特性図で
ある。 D1，D2…エサキダイオード、ＶDD…電源、Ｃ
…接続点、１…メモリセル、２，７…MOSトラ
ンジスタ、３１，３２…ビツトライン、４…差動
増幅器、５１，５２…ワードライン、６…ダミー
セル。
Claims (1)
- 【特許請求の範囲】 １ 電源間に２つのエサキダイオードが順方向に
直列接続され２つの安定な電位を有するダイオー
ド対と、このダイオード対の接続点にスイツチ素
子を介して接続された前記ダイオード対の記憶情
報を検出する検出手段とを具備したことを特徴と
する半導体記憶装置。 ２ 検出手段が、ダイオード対の２つの安定な電
位と基準電位とを比較することによつて行なうべ
く構成されていることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 ３ 基準電位が、電源間に２つのエサキダイオー
ドが順方向に直列接続された安定な中間電位を有
するダイオード対の接続点より供給されることを
特徴とする特許請求の範囲第２項記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036019A JPS58153295A (ja) | 1982-03-08 | 1982-03-08 | 半導体記憶装置 |
| EP83102232A EP0088421B1 (en) | 1982-03-08 | 1983-03-07 | Semiconductor memory device having tunnel diodes |
| US06/472,605 US4573143A (en) | 1982-03-08 | 1983-03-07 | Semiconductor memory device having tunnel diodes |
| DE8383102232T DE3382187D1 (de) | 1982-03-08 | 1983-03-07 | Halbleiterspeicheranordnung mit tunneldioden. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036019A JPS58153295A (ja) | 1982-03-08 | 1982-03-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58153295A JPS58153295A (ja) | 1983-09-12 |
| JPS6160517B2 true JPS6160517B2 (ja) | 1986-12-20 |
Family
ID=12458018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036019A Granted JPS58153295A (ja) | 1982-03-08 | 1982-03-08 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4573143A (ja) |
| EP (1) | EP0088421B1 (ja) |
| JP (1) | JPS58153295A (ja) |
| DE (1) | DE3382187D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240498A (ja) * | 1985-04-18 | 1986-10-25 | Hitachi Ltd | 半導体装置 |
| US5032891A (en) * | 1989-05-17 | 1991-07-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US5128894A (en) * | 1990-09-28 | 1992-07-07 | University Of Maryland | Multi-value memory cell using resonant tunnelling diodes |
| US5267193A (en) * | 1990-09-28 | 1993-11-30 | University Of Maryland | Multi-valued memory cell using bidirectional resonant tunneling diodes |
| US5280445A (en) * | 1992-09-03 | 1994-01-18 | University Of Maryland | Multi-dimensional memory cell using resonant tunneling diodes |
| JPH0730130A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 微分負性抵抗ダイオードとスタティックメモリー |
| US5535156A (en) * | 1994-05-05 | 1996-07-09 | California Institute Of Technology | Transistorless, multistable current-mode memory cells and memory arrays and methods of reading and writing to the same |
| US5587944A (en) * | 1996-03-18 | 1996-12-24 | Motorola | High density multistate SRAM and cell |
| US5717629A (en) * | 1996-10-24 | 1998-02-10 | Yin; Ronald Loh-Hwa | Memory circuit and method of operation therefor |
| US5825687A (en) * | 1996-12-04 | 1998-10-20 | Yin; Ronald Loh-Hwa | Low voltage memory cell, circuit array formed thereby and method of operation therefor |
| US6208555B1 (en) | 1999-03-30 | 2001-03-27 | Micron Technology, Inc. | Negative resistance memory cell and method |
| US6690030B2 (en) | 2000-03-06 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device with negative differential resistance characteristics |
| JP4923483B2 (ja) * | 2005-08-30 | 2012-04-25 | ソニー株式会社 | 半導体装置 |
| JP5127856B2 (ja) | 2010-03-15 | 2013-01-23 | 株式会社東芝 | 半導体記憶装置 |
| US9391161B2 (en) | 2013-06-26 | 2016-07-12 | Laurence H. Cooke | Manufacture of a tunnel diode memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3855582A (en) * | 1973-06-01 | 1974-12-17 | Ncr Co | Parallel biased photodetector matrix |
| US4187602A (en) * | 1976-12-27 | 1980-02-12 | Texas Instruments Incorporated | Static memory cell using field implanted resistance |
-
1982
- 1982-03-08 JP JP57036019A patent/JPS58153295A/ja active Granted
-
1983
- 1983-03-07 DE DE8383102232T patent/DE3382187D1/de not_active Expired - Lifetime
- 1983-03-07 US US06/472,605 patent/US4573143A/en not_active Expired - Lifetime
- 1983-03-07 EP EP83102232A patent/EP0088421B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0088421A2 (en) | 1983-09-14 |
| EP0088421B1 (en) | 1991-03-06 |
| US4573143A (en) | 1986-02-25 |
| DE3382187D1 (de) | 1991-04-11 |
| EP0088421A3 (en) | 1986-11-26 |
| JPS58153295A (ja) | 1983-09-12 |
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