JPS595997B2 - センスリフレツシユ検出器 - Google Patents

センスリフレツシユ検出器

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JPS595997B2
JPS595997B2 JP54002326A JP232679A JPS595997B2 JP S595997 B2 JPS595997 B2 JP S595997B2 JP 54002326 A JP54002326 A JP 54002326A JP 232679 A JP232679 A JP 232679A JP S595997 B2 JPS595997 B2 JP S595997B2
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デイヴイツド・ビ−チアム
ホワ−ド・クレイトン・カ−シユ
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Western Electric Co Inc
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Description

【発明の詳細な説明】 本発明はダイナミックランダムアクセスメモリ（ＲＡＭ
）に使用するダイナミックセンスリフレッシュ検出器に
関するものであυ、これは、制御電極ならびに第１及び
第２の出力電極をそれぞれ有する第１及び第２のスイッ
チング素子と、第１及び第２の入出力端子とを備え、第
１の素子の第１の出力電極と第２の素子の制御端子は第
１の入出力端子へ結合され、第２の素子の第１の出力端
子と第１の素子の制御端子は第２の入出力端子へ結合さ
れ、さらに第１及び第２の基本的に同一の負荷リフレッ
シュ回路を備え、前記各負荷リフレッシュ回路は、第１
及び第２の電極を有するコンデンサと、ｔｈｌ潤端子な
らびに第１及び第２の出力電極をそれぞれ有する第３、
第４及び第５のスイッチング素子を含み、各負荷リフレ
ッシュ回路の第３の素子の制御電極は第４の素子の第１
の出力電極と第５の素子の第２の出力電極とコンデンサ
の第２の電極とへ結合され、第３及び第４の素子の第２
の出力電極を互いに結合して一つの入出力端子へ結合し
、第３及び第５の素子の第１の出力電極は電圧源へ接続
司能である。
本発明はダイナミツクランダムアクセスメモリ（ＲＡＭ
）システムに使用するダイナミツクセンスリフレツシユ
検出器に関するものである。
米国特許第４０２８５５７号は本特許出願と同一出願人
によるもので、これによると、比較的低電力消費と比較
的高い動作ノイズマージンと論理情報を完全な「１」及
び「ｏ」レベルにリフレツシユする機能とを有すること
を特徴とするダイナミツクセンスリフレツシユ増幅器が
開示されている。このセンスリフレツシユ増幅器に関す
る１つの問題点は、リフレツシユ動作の際にリフレツシ
ユにおいて補助として用いられる信号のいくらかが失わ
れ、ある状態において完全な「１」レベルが得られない
可能性があることである。さらに負荷センス回路の容量
性充放電によつてもこれらの回路が初期電位レベルに必
ずしも回復しないという可能性がある。これはいくらか
動作ノイズマージンを下げることがある。これらの問題
点は本発明によれば次のようなセンシユリフレツシユ検
出器によつて解決する。
すなわちセンスリフレツシユ検出器は、第１の負荷リフ
レツシユ回路の第４の素子のＦｂｌ脚電極が第２の入出
力端子に結合され、第２の負荷リフレツシユ回路の第４
の素子の制御電極は第１の入出力端子へ結合され、各負
荷リフレツシユ回路のコンデンサの第１の電極は電圧パ
ルス源に結合されていることを特徴とする。第１図を参
照すると、トランジスタＱ１乃至Ｑｌ５およびＱｌ９、
Ｑ２Ｏよりなるダイナミツクセンスリフレツシユ増幅器
１０が示されている。
図示の目的上、トランジスタは全てＮチヤンネルＭＯＳ
トランジスタとしてある。ＭＯＳトランジスタはソース
に対してゲートの電位が人分な大きさであり、ソース・
ドレーン間に導電路をつくる極性にすれば、動作するも
のとして述べる。逆に、ＭＯＳトランジスタはゲートの
電位を不充分な大きさとし、ソース・ドレーン間に導電
路が生じないような極性にすれば動作しない。Ｑ３、Ｑ
４、Ｑ６、Ｑ８、Ｑ９、Ｑｌ２、Ｑｌ３のドレーンは全
てＶＤＤとして示した電源（典型的には＋１２ボルト）
に結合される。
Ｑ７のソースはＶＳＳとして示した電源（典型的にはＯ
ボルト）に結合される。Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ８
、Ｑｌ３のゲートは全てＰＣとして示された電圧パルス
源に結合される。Ｑ７のゲートはＳ１として示した電圧
パルス源に結合される。ＱｌＯとＱｌ５のドレーンとソ
ースはＳ２として示した電圧パルス源に全て結合される
。Ｑ３、Ｑ９、Ｑｌｌのソース、Ｑ１、Ｑ５のドレーン
、Ｑｌ４のゲート、Ｑ２のゲートは全て入出力端子Ａに
結合される。寄生容量ＣＡは入出力端子と電源ＶＢＢ（
典型的には−５ボルト）の間に結合されるものとして示
してある。Ｑ２のドレーン、Ｑ４、Ｑ５、Ｑｌ２、Ｑｌ
４のソース、ＱｌｌとＱ１のゲートは全て入出力端子Ｂ
に結合されている。寄生容量ＣＢは入出力端子ＢとＶＢ
Ｂの間に結合されるものとして示してある。Ｑ１、Ｑ２
のソース、Ｑ６のソース、Ｑ７のドレーンは節点Ｃに結
合されている。Ｑ８とＱｌ９のソース、Ｑ９、ＱｌＯ、
Ｑｌ９のゲート、Ｑｌｌのドレーンは全て節点Ｄに結合
されている。ＱｌＯはコンデンサとして働くようにソー
スおよびドレーンをＳ２に接続している。Ｑｌ２、Ｑｌ
５、Ｑ２Ｏのゲート、Ｑｌ３、Ｑ２Ｏのソース、Ｑｌ４
のドレーンは節点Ｅに結合されている。Ｑｌ５はコンデ
ンサとして働くようにソースおよびドレーンをＳ２に接
続してある。一点鎖線のプロツク１２に囲まれたメモリ
セルのようなセルはＲＡＭのメモリセルのアレー（図示
せず）の１つであり、ビツト線を介して入出力端子Ａに
結合される。
一点鎖線のプロツク１４内に示したような基準セルは典
型的には入出力端子Ｂに結合する。一点鎖線のプロツク
１２に含まれるメモリセルはスイツチされるコンデンサ
メモリセルとして示されている。このメモリセルはトラ
ンジスタＱｌ８とコンデンサＣＣからなつている。Ｑｌ
８のゲートは典型的にはＲＡＭのワード線ＷＬに結合さ
れている。コンデンサＣＣの一方の端子はＱｌ８のソー
スに結合され、他方の端子はＶＤＤに結合されている。
Ｑｌ８のドレーンは入出力端子Ａに結合されている。一
点鎖線のプロツク１４に含まれる基準セルはトランジス
タＱｌ６、Ｑｌ７からなつている。ＣＤの１つの端子は
Ｑｌ７のソースへ結合されている。
ＣＤの第２の端子はＤＤへ結合され、Ｑｌ７のゲートは
ＰＣへ結合されている。Ｑｌ７のドレーンは電圧パルス
源ＭＲへ結合されている。一点鎖線のプロツク１２内に
示したセルとその動作モードは周知である。
Ｑｌ８が動作すると、入出力端子Ａの電位はコンデンサ
ＣＣに移される。メモリセルに記憶された「１」はコン
デンサが大略ＶＤＤマイナス（以下減算をこのように云
う）１閾値電圧の電位に充電されたことになる。メモリ
セルに記憶された「０」はコンデンサが大略ＤＤの電位
に充電されたことになる。Ｑｌ８を動作しＱｌ８のドレ
ーン（入出力端子Ａ）へＶＤＤプラス（以下加算をこの
ように云う）１閾値電位の電位レベルを印加することに
よつて「１」がメモリセル１２内に書込まれる。メモリ
セルに記憶された論理情報の読出しはＱｌ８を動作し、
そのドレーン（入出力端子Ａ）の電位を記憶した論理情
報（ＣＣの電位レベル）の関数として変化させることに
よつて行われる。読出しは破壊的であり、従つて初期に
記憶した論理情報はリフレツシユ（再書込み）されなけ
ればならず、さもなければ失われてしまう。一点鎖線の
プロツク１４内の基準セルは一点鎖線のプロツク１２内
に示したものと同じメモリセルを基本的に備えているが
、Ｑｌ６とＣＤ間の内部蓄積節点はＱｌ７を通してもＱ
ｌ６を通してもアクセスできる。
ＣＤの電位の関数として基準セル内に情報が記憶される
。典型的にはＱｌ６を不動作にしＱｌ７を動作して適切
な電位をＱｌ７のドレーンＶＭＲに加えることによつて
「１」と「０」の間の値の電位レベルに充電される。読
出しはＱｌ６を動作しＱｌ６のドレーン（入出力端子Ｂ
）の電位を基準セル１４に記憶された情報の関数として
電位を変化させることによつて行われる。基準セル１４
に記憶された情報は読出し動作で破壊され、再びＱ・１
７を動作してこれに適当な電位を加えて回復する。
この中間値の電位はノイズマージンを平衡させる（即ち
入出力端子Ａに加えられた「１」信号と入出力端子Ｂに
加えられた基準電位との間に出来た差分電圧が入出力端
子Ａに加えられた「０」信号と入出力端子Ｂに加えられ
た基準電圧との間の差分電号と実質的に等しくなること
）ために与えられる。ＣＡとＣＢは１０の寄生容量とＲ
ＡＭ（図示せず）の対応するビツト線の全ての寄生容量
とこれに結合されたメモリセルの全ての寄生容量を全て
加えたものを表わす。典型的にはＣＡとＣＢはＣＣやＣ
Ｄよりも充分に大きい。従つて、Ｑｌ６とＱｌ８が動作
されると、入出力端子ＡとＢの電位の差分変化は典型的
にはわずか数１００ミリボルトに過ぎない。回路１０は
次のように動作する。
即ち、最初ＰＣは「１」のレベルに保持されて訃り、Ｗ
ＬｌＷＲ．Ｓｌ、Ｓ２は全て「０」のレベルに保持され
ている。ＭＲ端子は「１」と「０」の間の電位レベルに
保持されている。そのためＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ
８、Ｑｌ３が動作する。この状態で節点ＤがＶＤＤマイ
ナスＱ８の閾値電圧まで充電され、節点ＥがＶＤＤマイ
ナスＱｌ３の閾値電圧まで充電され、節点ＣがＤＤマイ
ナスＱ６の閾値電圧まで充電される。典型的には、Ｑ３
とＱ４は同じ幾何学的形状をもつように設計されしかも
単一のモノリシツク集積回路チツプ上に一緒に形成され
るからこれらは本質的に同じ閾値電圧をもつている。Ｑ
３とＱ４の閾値電圧が異なると入出力端子ＡとＢが異な
る電位レベルにセツトされる。Ｑ５は、それが動作する
と入出力端子ＡとＢを直接接続することによつて、入出
力端子ＡとＢが本質的に同じ電位に確実にセツトされる
ためのものである。本発明の好適な実施例ではＱ５の幾
何学的形状はＱ５の閾値電圧がＱ３とＱ４の閾値電圧よ
りも小さくなるように選択される。
このことを確実にする方法はＱ５のチヤネルをＱ３とＱ
４のチヤネルよりも短くなる様に製造することである。
このことによつて確実に、Ｑ５がＱ３とＱ４よりも早く
動作し、且つ端子ＡとＢがＤＤマイナスＱ３、Ｑ４の閾
値電圧の電位になつた後でもＱ５が動作し続ける。従つ
て、Ｑ３とＱ４の閾値電圧のわずかな差も有効に相殺さ
れる。その理由はＱ５によつて入出力端子ＡＩ：．Ｂの
電位を確実に等化するからである。Ｑ３、Ｑ４、Ｑ５が
動作すると、入出力端子Ａ．！１１．ＢはほぼＤＤマイ
ナスＱ３又はＱ４（いずれか低い方）の閾値電圧の電位
レベルにセツトされる。従つて、Ｑ５は入信号の大きさ
を幾分小さくさせることによつてセンスリフレツシユ検
出器増幅器１０の感度を増す。Ｑ５を用いない場合も許
される。従つて、多くの用途にはＱ５は不要であり、取
り除いても良い。第１図の回路で用いる典型的な電圧波
形が第２図に示されている。
最初ＰＣはＤＤすなわち「１」レベルに保持され、ＷＬ
．ＷＲ，．Ｓｌ、Ｓ２、は全てＳＳすなわち「０」レベ
ルに保持される。先に指摘したように、ＤＤは典型的に
は＋１２ボルトであり、ＶＳＳは典型的には０ボルトで
ある。而してＰＣは電位がＳＳまで減少される。このこ
とにより入出力端子Ａ及びＢ、節点Ｃ，．Ｄ，．Ｅはほ
ぼＤＤマイナス１閾値電圧の電位に浮く。先に述べた如
く、閾値電圧の値は適当な入出力端子又は回路節点に結
合されたトランジスタの関数である。典型的に、閾値電
圧は１〜２ボルトである。ＰＣをＶＳＳにすると、ＷＬ
とＷＲの電位はＶＳＳからＤＤになる。そのためＱｌ６
、Ｑｌ８が動作し、メモリセル１２と基準セル１４に記
憶された情報に従つて入出力端子ＡとＢの電位が変化す
る。メモリセルが「１」（ＶＤＤマイナス１閾値電圧）
を記憶し、基準セルが「１」と「０」の中間の電位を記
憶しているものと仮定すると、入出力端子ＡはほぼＤＤ
マイナス１閾値電圧となつておう、入出力端子ＢはＶＤ
Ｄマイナス１閾値電圧よりも幾分低い値に放電される。
従つて、入出力端子ＡとＢの間に差分電圧が発生する。
Ｓ１はこ＼でＳＳからＤＤになる。
このためＱ７が動作し、そのためＤＤマイナス１閾値電
圧からＳＳへ節点Ｃを放電する。
このため初期にＱ１とＱ２とが導通し、端子ＡとＢの電
位が約ＤＤマイナス２つの閾値電圧に低下する。節点Ｃ
がＶＤＤマイナス２閾値レベルへ放電すると、Ｑ２が動
作し、従つて入出力端子ＢがＳＳの方に向つて電位を放
電し始める。Ｑ１は不動作のままであり、そのため入出
力端子ＡはＶＤＤマイナス１閾値電圧レベルにとどまる
。時間的にこの点でＱｌ２が動作し、従つてＶＤＤから
動作しているＱｌ２、Ｑ２、Ｑ７を通してＶＳＳへ電流
が流れる。Ｑｌ２とＱ２の相対的幾何学的形状はＱ２の
ベータ＠がＱｌ２のそれより゛も著しく大きいように選
ばれる。このような状態ではＱ１を不動作にさせ、従つ
て入出力端子ＡをＶＤＤマイナス１閾値電圧の電位に浮
かせる。入出力端子ＡとＢの電位低下に伴つて、Ｑｌｌ
とＱｌ４のゲート電位を低下させる。
このことによつて確実にＱｌｌとＱｌ４を不動作とし節
点ＤとＥが端子ＡとＢの電位の初期低下の反作用として
放電されないようにする。端子ＡはＢよりも電位が初期
的により正側にあるので、Ｑ２はＱ１ようもより強力に
オンになり、端子Ｂは急激にＳＳ電位へ近づく。このこ
とによつてＱｌｌが不動作となつてからＳ２がＶＳＳか
らＶＤＤマイナス１閾値電圧になるようにしている。ま
た、それがＳ２のパルスの間確実に不動作を維持するよ
うにしている。これによつて、節点Ｄに蓄積された電荷
がＱｌｌを通して放電できず、従つて節点Ｄの電位が充
分に正側にあり、Ｓ２へ供給された電圧パルスにより節
点Ｄの電位を容量的にブートストラツプした時、完全な
ＶＤＤ電位がＱ９を通して入出力端子Ａに結合されるの
に充分な電位まで節点Ｄの電位が上昇する。Ｑｌ４を動
作して節点Ｅ８−ＶＳＳへＱ２とＱ７を通して放電する
。ある遅延（典型的に１０ナノ秒）の後、Ｓ２はＳＳか
らＶＤＤマイナス１閾値電圧になる。Ｓ２はＱｌＯとＱ
ｌ５へ結合されている。ＱｌＯとＱｌ５は予め動作され
ており従つてこの時点でコンデンサとして働く。この様
にＱｌ４のゲートの電位は少なくとも入出力端子Ｂプラ
ス１閾値電圧のレベルにあシ、従つてＱｌ４が動作され
る。Ｑｌ２（節点Ｅ）のゲートの電位は動作されたＱｌ
４を通して入出力端子Ｂの電位に向つて放電し始める。
Ｑｌ２は従つて不動作にな）入出力端子ＢはＳＳまで完
全に放電する。不動作になつたＱｌｌは不動作のま＼で
あり，節点Ｄの電位は少なくともＶＤＤブラス１閾値電
圧の電位レベルまで上がる。節点Ｄの電位はＤＤ上の少
なくとも１閾値電圧のレベルまで上がるから入出力端子
Ａ（Ｑ９のソース）はＤＤマイナス１閾値電圧の初期電
位からＶＤＤの電圧レベルまで充電する。入出力端子Ａ
及びＢの最終電位は従つて夫々ＤＤ及びＶＳＳとなる。
このことはメモリセル１２から「１」を読出したことを
示す。入出力端子Ａ及び／又はＢの電位レベルはこ＼で
検出される。Ｑｌ８は時間的にこの点で既に動作してお
り、そのドレーンはＶＤＤの電位にある。これはＣＣを
ＶＤＤマイナス１閾値電圧、即ち「１」に充電すること
によつてメモリセル１２をリフレツシユ（再書込み）す
る。時間的にこの点でＤＤとＳＳとの間には直流路はな
いことに留意すべきである。
そのため直流電力消費は相対的に低減することになる。
これに加え、メモリセルはＤＤマイナス１閾値電圧ヘリ
Jャ激cシユされるからノイズマージンは高く維持される
。その理由は入出力端子Ａにメモリセルから読出された
情報はＤＤマイナス１閾値電圧レベルであつたけれども
入出力端子はＤＤへ充電されるからであ″る。この時点
でＰＣ．ＷＬ．ＷＲ．Ｓｌ、Ｓ２は初期のレベルに戻虱
センスリフレツシユ検出器増幅器１０の新しいサイクル
が開始できる。
もしもメモリセル１２に記憶された情報が「１」でなく
「０」であつたならば、Ｑ１が動作し、入出力端子Ａは
ＶＳＳに向つて放電する。
このことはＱｌｌを動作し、その結果Ｑ９のゲートを放
電しこれによつてＱ９を不動作にするＪこのため入出力
端子ＡをＳＳまで放電する。Ｑｌ８はこの時点で既に動
作していてそのドレーンはＶＳＳの電位にある。このこ
とはＣＣがＶＳＳの初期電位レベル、即ち「０」に復帰
している点でメモリセル１２をリフレツシユしたことに
なる。Ｑｌ２は動作しており、節点Ｅは少なくともＤＤ
ブラス１閾値電圧まで充電されているから入出力端子Ｂ
はＶＤＤまで充電される。もしもメモリセル１２が「１
」を記憶していると、入出力端子ＡはＤＤにセツトされ
る。
もし「０」が記憶されると、入出力端子ＡがＶＳＳにセ
ツトされる。いずれの場合も、ＤＤとＳＳ間の可能な全
ての直流路はサイクルの初めと終クに開放するごとく１
０は動作する。本質的に．ＤＤとＳＳ間に直流路が存在
する唯一の時間はＱ１及び／又はＱ２及びそれに結合さ
れた負荷リフレツシユ回路を通して過渡的導電がある時
間の間である。トランジスタＱｌ９とＱ２Ｏは基本的に
ダイオードとして接続され、ＶＤＤ上１閾値電圧よ）も
節点ＤとＥの電位が上昇しないように働く。
初期的に、節点ＤとＥの電位はＶＤＤマイナス１閾値電
圧にセツトされる。Ｓ２に加えられた正側の電圧パルス
の静電容量的結合の結果節点ＤとＥの電位は、もしＱｌ
９、Ｑ２Ｏがないならば、ＶＤＤプラス１閾値電圧より
もさらに正側に１昇する。これによＶ）Ｑ９とＱｌ２が
適切に動作しても、節点ＤＩ：．Ｅの電位はＳ２に加え
られた電圧パルスの終了時に初期値に復帰しなかつたか
もしれない。このことは、節点ＤとＥは既にＶＤＤマイ
ナス１閾値電圧以上の電位にあるので、その電位にセツ
トすべきではないことを意味する。従つて動作ノイズマ
ージンが失われることがある。Ｑｌ９とＱ２Ｏが含まれ
ることによつて動作ノイズマージンが改善される。本発
明の他の好適な実施例においては、Ｑｌ９とＱ２Ｏは用
いられておらずＱ８とＱｌ３のドレーンをそれぞれＤＤ
に接続する代りに入出力端子ＢとＡとに（一点鎖線で示
されている様に）結合する。
この構成は、節点Ｄ及び／又はＥはＳ２に与えられた電
圧パルスの終了時に少なくともＶＤＤマイナス閾値電圧
の値迄放電する点において、既述の構成と基本的に同一
の目的を果す。６４個の上記センスリフレツシユ検出器
増幅器１０を．単一のシリコン集積回路チツプ上に形成
した４０９６ビツトダイナミツクＮチヤネルＲＡＭメモ
リシステムの一部として製作した。
各センスリフレツシユ増幅器を約２８平方ミルの半導体
領域に実装した。ＶＢＢ電位（典型的には−５ボルト）
が半導体基板に与えられる。このメモリは、６４個のセ
ンスリフレツシユ増幅器により分離された３２Ｘ６４ア
レーのメモリセル２個に分割される。ＰＣｓＳｌ、Ｓ２
、ＷＬ．ＷＲ，およびＶＭＲの電圧波形はＲＡＭの回路
により与えられる。一般的にプリチヤージ電圧パルスと
称せられるＰＣは、センスリフレツシユ検出器増幅器１
０ではなくＲＡＭの回路の電位をセツトするために用い
られる。上述の２つの増幅器１０は、単一シリコン集積
チツプ上に形成された１６３８４ビツトダイナミツクＮ
チヤネルＲＡＭシステムの部分として製造されている。
これらの増幅器は読取りバツフアとして用いられる。現
在のところ高容量ＭＯＳメモリのセンスリフレツシユ検
出器増幅器の電力消費は全電力消費の相当大部分を占め
る。
ところが、本発明のセンスリフレツシユ検出器増幅器の
ダイナミツク動作ばＲＡＭ全体の電力消費を相当低減す
る。本発明の上述の実施例は本発明の原理の単なる例示
であり、改良も可能である。
例えばＰチヤネルＭＯＳトランジスタをＮチヤネルＭＯ
Ｓトランジスタの代りに使用することもでき、この場合
電源や電圧パルスの極性を適当に変えればよい。以上本
発明を要約すると次の通りである。（１）制御端子と第
１及び第２の出力端子をそれぞれ有する第１及び第２の
スイツチング素子を備え、第１と第２の入出力端子を備
え、第１の素子の第１の出力端子と第２の素子の制御端
子は第１の出力端子へ結合され、第２の素子の第１の出
力端子と第１の素子の制御端子は第２の入出力端子へ接
続され、両方の入出力端子の電位を周期的にほとんど等
しくするための両方の入出力端子へ結合された電圧等化
回路手段を備え、第１と第２のほとんど同一の負荷リフ
レツシユ回路を備え、各負荷リフレツシユ回路は第１及
び第２端子を有するコンデンサと、制御端子ならびに第
１及び第２の入出力端子をそれぞれ有する第３、第４、
第５のスイ６ツチング素子とを含み、各負荷リフレツシ
ユ回路の第３の素子の制御端子は第４の素子の第１の出
力端子と、第５の素子の第２の出力端子と、コンデンサ
の第２の端子とへ結合され、第３および第４の素子の第
２の出力端子は共に結合され、１つの入出力端子へ結合
され、第１と第２の素子の第２の出力端子へ結合され前
記の各端子の電位を予め選定した電位に周期的にセツト
するための電圧セツト回路を備え、第１と第２のスイツ
チング素子の第２の出力端子へ結合され第１及び／又は
第２のスイツチング素子を通して周期的に導通を可能に
するための導通勤作回路を備えたセンスリフレツシユ検
出器において、第１の負荷リフレツシユ回路の第４の素
子の制御端子は第２の入出力端子へ結合され、第２の負
荷リフレツシユ回路の第４の素子の制御端子は第１の入
出力端子へ結合されていることを特徴とする。
（２）第（１）項記載の装置において、各負荷リフレツ
シユ回路の第３と第５の素子の第１の出力端子は共に結
合されている。
（３）第（２）項記載の装置において： 電圧等化回路ぱ第６、第７、第８のスイツチング素子か
らなり、その各々は制御端子と第１及び第２の出力端子
を備えており；第６、第７、第８の素子の制御端子は一
緒に結合され、第６、第７の素子の第１の出力端子は一
緒に結合されており；第６の素子の第２の出力端子は第
１の入出力端子と第８の素子の第１の出力端子に結合さ
れており；第７の素子の第２の出力端子は第２の入出力
端子と第８の素子の第２の出力端子に結合されている。
（４）第（３）項記載の装置において、全スイツチング
素子はＭＯＳトランジスタである。
（５）第（４）項記載の素子において、各負荷リフレツ
シユ回路のコンデンサはＭＯＳトランジスタであり、こ
の場合ゲートは第２の端子の役をし、ソースとドレーン
は共に一緒に結合され第１の端子の役をする。
（６）第（１）項記載の装置において、該装置は第１及
び第２の電圧クランプ回路を含み、第１の回路クランプ
手段は第１の負荷リフレツシユ回路のコンデンサ回路手
段の第２の端子へ結合され、第２の回路クランプ手段は
第２の負荷リフレツシユ回路のコンデンサの第２の端子
へ結合されている。
（７）第（６）項記載の装置において、第１と第２の回
路クランプ手段は各々、制御端子と第１及び第２の出力
端子を有する第６のスイツチング素子を含み、こ＼にお
いて各第６のスイツチング素子の制御端子は第６のスイ
ツチング素子の出力端子の１つに結合されている。
（８）第（６）項記載の装置において、第６のスイツチ
ング素子はＭＯＳトランジスタである。
【図面の簡単な説明】
第１図は本発明の実施例によるセンスリフレツシユ検出
器増幅器の回路図である。 第２図は第１図のセンスリフレツシユ検出器増幅器によ
る典型的な波形図である。主要部分の符号の説明 第１
のスイツチング素子・・・Ｑｌ．第２のスイツチング素
子・・・Ｑ２、第３のスイツチング素子・・・Ｑ９、Ｑ
ｌ２、第４のスイツチング素子・・・Ｑｌｌ、Ｑｌ４、
第５のスイツチング素子・・・Ｑ８、Ｑｌ３、第６のス
イツチング素子・・・Ｑｌ９、Ｑ２Ｏ、第１と第２の入
出力端子・・・Ａ．Ｂ、電圧等化回路・・・Ｑ３、Ｑ４
、電圧セツト回路・・・Ｑ６、導電動作回路・・・Ｑ７
、第１と第２の負荷リルレツシュ回路・・・Ｑ８〜Ｑ１
１、Ｑ１２〜Ｑ１５、コンデンサ・・・Ｑ１０、Ｑ１５
、電圧パルス源・・・Ｓ２。

Claims (1)

    【特許請求の範囲】
  1. １ 制御電極ならびに第１及び第２の出力電極をそれぞ
    れ有する第１及び第２のスイッチング素子と、第１及び
    第２の入出力端子とを備え、第１の素子の第１の出力端
    子と第２の素子の制御端子は第１の入出力端子へ結合さ
    れ、第２の素子の第１の出力端子と第１の素子の制御端
    子は第２の入出力端子へ結合され、さらに第１及び第２
    の基本的に同一な負荷リフレッシュ回路を備え、各負荷
    リフレッシュ回路は第１及び第２の電極を有するコンデ
    ンサと、制御端子と第１及び第２の出力電極をそれぞれ
    有する第３、第４及び第５のスイッチング素子とを含み
    、各負荷リフレッシュ回路の第３の素子の制御電極は第
    ４の素子の第１の出力電極と、第５の素子の第２の出力
    電極と、コンデンサの第２の電極とへ結合され、第３及
    び第４の素子の第２の出力電極を互いに結合して１つの
    入出力端子に結合し、第３及び第５の素子の第１の出力
    端子は電圧源へ接続可能であるセンスリフレッシュ検出
    器において、第１の負荷リフレッシュ回路の第４の素子
    の制御電極は第２の入出力端子へ結合され、第２の負荷
    リフレッシュ回路の第４の素子の制御電極は第１の入出
    力端子へ結合され、各負荷リフレッシュ回路のコンデン
    サの第１の電極は電圧パルス源へ結合されていることを
    特徴とするセンスリフレッシュ検出器。
JP54002326A 1978-01-16 1979-01-16 センスリフレツシユ検出器 Expired JPS595997B2 (ja)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2745302C2 (de) * 1977-10-07 1982-03-18 Eurosil GmbH, 8000 München Schaltungsanordnung zur Kontrolle der Versorgungsspannung für vorzugsweise integrierte Schaltkreise
DE2803226C2 (de) * 1978-01-25 1983-01-20 Siemens AG, 1000 Berlin und 8000 München Dynamische Bewerterschaltung für Halbleiterspeicher
JPS5827915B2 (ja) * 1978-07-28 1983-06-13 富士通株式会社 リセット回路
US4274013A (en) * 1979-02-09 1981-06-16 Bell Telephone Laboratories, Incorporated Sense amplifier
US4262342A (en) * 1979-06-28 1981-04-14 Burroughs Corporation Charge restore circuit for semiconductor memories
US4348596A (en) * 1979-12-27 1982-09-07 Rca Corporation Signal comparison circuit
JPS56122526A (en) * 1980-03-03 1981-09-26 Fujitsu Ltd Semiconductor integrated circuit
JPS6045499B2 (ja) * 1980-04-15 1985-10-09 富士通株式会社 半導体記憶装置
WO1981002730A1 (en) * 1980-05-05 1981-10-01 Nordiska Vattenprojekt Ab Nova Rotating biological confactor
EP0054022A4 (en) * 1980-06-02 1984-11-05 Mostek Corp DYNAMIC WRITE-READ MEMORY.
JPS5771581A (en) * 1980-10-22 1982-05-04 Toshiba Corp Active boosting circuit
JPS57113486A (en) * 1980-12-24 1982-07-14 Ibm Dynamic-memory
US4413329A (en) * 1980-12-24 1983-11-01 International Business Machines Corporation Dynamic memory cell
US4388705A (en) * 1981-10-01 1983-06-14 Mostek Corporation Semiconductor memory circuit
US4460985A (en) * 1982-02-19 1984-07-17 International Business Machines Corporation Sense amplifier for MOS static memory array
FR2528613B1 (fr) * 1982-06-09 1991-09-20 Hitachi Ltd Memoire a semi-conducteurs
US4542483A (en) * 1983-12-02 1985-09-17 At&T Bell Laboratories Dual stage sense amplifier for dynamic random access memory
JPS6122494A (ja) * 1984-07-10 1986-01-31 Nec Corp アクテイブプルアツプ回路
JPS61239493A (ja) * 1985-04-05 1986-10-24 Fujitsu Ltd 半導体記憶装置
DE69222712T2 (de) * 1991-07-25 1998-02-12 St Microelectronics Srl Leseverstärker für programmierbare Speicher mit einer virtuell verbesserten Signalquelle
US7233173B1 (en) * 2004-10-26 2007-06-19 National Semiconductor Corporation System and method for providing a low jitter data receiver for serial links with a regulated single ended phase interpolator
EP2010752A1 (en) * 2006-04-27 2009-01-07 Shell Internationale Research Maatschappij B.V. Systems and methods for producing oil and/or gas
US9070425B2 (en) 2013-10-31 2015-06-30 Micron Technology, Inc. Data line control for sense amplifiers

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3678483A (en) * 1969-05-19 1972-07-18 Olivetti & Co Spa Terminal equipment for the transmission of data with display and input and output units
US3760381A (en) * 1972-06-30 1973-09-18 Ibm Stored charge memory detection circuit
US3806898A (en) * 1973-06-29 1974-04-23 Ibm Regeneration of dynamic monolithic memories
JPS5040246A (ja) * 1973-08-03 1975-04-12
US3882326A (en) * 1973-12-26 1975-05-06 Ibm Differential amplifier for sensing small signals
US3949381A (en) * 1974-07-23 1976-04-06 International Business Machines Corporation Differential charge transfer sense amplifier
US3976895A (en) * 1975-03-18 1976-08-24 Bell Telephone Laboratories, Incorporated Low power detector circuit
US4007381A (en) * 1975-04-18 1977-02-08 Bell Telephone Laboratories, Incorporated Balanced regenerative charge detection circuit for semiconductor charge transfer devices
DE2541721A1 (de) * 1975-09-18 1977-03-24 Siemens Ag Digitaler differenzverstaerker fuer ccd-anordnungen
JPS5922316B2 (ja) * 1976-02-24 1984-05-25 株式会社東芝 ダイナミツクメモリ装置
US4069474A (en) * 1976-04-15 1978-01-17 National Semiconductor Corporation MOS Dynamic random access memory having an improved sensing circuit
US4028557A (en) * 1976-05-21 1977-06-07 Bell Telephone Laboratories, Incorporated Dynamic sense-refresh detector amplifier
US4028558A (en) * 1976-06-21 1977-06-07 International Business Machines Corporation High accuracy MOS comparator

Also Published As

Publication number Publication date
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NL7900309A (nl) 1979-07-18
DE2901233C2 (de) 1983-04-14
JPS54129841A (en) 1979-10-08
DE2901233A1 (de) 1979-07-19
US4162416A (en) 1979-07-24
GB2013440B (en) 1982-03-31
CA1114953A (en) 1981-12-22

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