JPS5827915B2 - リセット回路 - Google Patents

リセット回路

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JPS5827915B2
JPS5827915B2 JP53092308A JP9230878A JPS5827915B2 JP S5827915 B2 JPS5827915 B2 JP S5827915B2 JP 53092308 A JP53092308 A JP 53092308A JP 9230878 A JP9230878 A JP 9230878A JP S5827915 B2 JPS5827915 B2 JP S5827915B2
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circuit system
transistor
reset
potential
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勝彦 椛島
義博 竹前
正夫 中野
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Fujitsu Ltd
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Description

【発明の詳細な説明】 本発明は、第１．第２の回路系が所定の同じ電位を持つ
よう（こ電位修正して復帰動作を行なうリセット回路Ｑ
こ関する。
ダイナミックメモリなどで１まビット線を所定電位ヘプ
リチャージし、記憶状態をこ従って該ビット線を放電さ
せ又はさせず、このとき生じる電位変化または電流を検
知して記憶状態検知つまり読出しを行なう。
この場合検知対象およびその比較基準用の両ビット線は
所定の同じ電位ヘプリチャージされる必要がある。
このように第１．第２の回路系（上記の例ではビット線
）を所定の同じ電位ヘリセットする従来の回路例（こは
第３図をこ示すものがある。
この図でＮ１．Ｎ２は第１．第２の回路系、Ｑ１〜Ｑ４
はＦＥＴ（電界効果１ヘランジスタ）であり、トランジ
スタＱｌ 、 Ｑ２はクロック信号〆１を受けてオンに
なり、第１．第２の回路系Ｎ１．Ｎ２を共通電源ＥＬへ
接続して所定の同じ電位をこする。
しかしこれだけで１まトランジスタＱ１．Ｑ２のスレッ
ショルド電圧Ｖｔｈの相違など１こより第１．第２の回
路系が同じ電位をこなるとは限らない。
トランジスタＱ３はこの点を考慮したもので第１．第２
の回路系Ｎ１．Ｎ２を短絡して同電位をこする。
しかし通常はこのトランジスタＱ３はＱｌ、Ｑ２と同じ
ｖｔｈを有するものであり、かつゲート信号を第３図ｂ
）こ示すよ・つ（こ同じ１こするとオン・オフが同時（
こ行なわれてしまい。
オフ後をこ雑音が加ったりすると第１．第２の回路系の
電位が同じをこならないという問題がある。
そこで第３図ａの回路では該トランジスタＱ３のゲート
ヲこ印加されるゲート信号をクロック信号〆１より高い
電圧のり、ヲこし、具体的（こは電源ｖＤＤの電圧１２
Ｖｆこ等しい１１より１〜２ｖ高い１３〜１４Ｖのクロ
ック信号１３にし、第３図１）の回路ではクロック信号
１３を受けるトランジスタＱ４を別設している。
しかしこれではクロック信号回路が複雑をこなり、また
余分なトランジスタを要する難点がある。
本発明はかかる点を改善し、極めて簡単な手段で第１．
第２の回路系を所定の同じ電位へ確実（こリセットする
ことができる回路を提供しようとするものである。
次にフリップフロップ（こ適用した本発明の実施例を参
照しながらこれを詳細なこ説明する。
第１図で、Ｑｔ〜Ｑ、はＦＥＴ、ＥＬは電源。
ＮＮ は第１．第２の回路系であると共をこ、トラン
ジスタＱ、〜Ｑ６で構成されるフリップフロップの入出
力端でもある。
トランジスタＱｌ、Ｑ２はリセット用ＦＥＴ、〆１はそ
のリセットをこ使用されるクロック信号、Ｑａは短絡用
ＦＥＴ、〆２はトランジスタＱ９をオンオフしてフリッ
プフロップを動作、不動作をこするのに使用されるクロ
ックである。
電源ＥＬの電圧はＶ 、第１の回路Ｄ 網Ｎ１はＯＶ、第２の回路網Ｎ２はｖＤＤ−Ｖｔｈをこ
なっていると仮定して、第１．第２の回路網Ｎ１．Ｎ２
を同一レベル（こリセットすることを次に考えてみる。
第２図（こ示すよう（こ、リセットするためＱこクロッ
ク信号グ、がＯｖからｖＤＤへ上昇したとすると、リセ
ット用トランジスタＱ１はソースドレイン間に電圧ｖＤ
Ｄを受けるのでオンとなり、 ＥＬ−Ｑｌ Ｎｔの経路
で第１の回路系Ｎ□が充電され電位が曲線ＣＮ１で示す
如く上昇する。
また短絡用トランジスタＱｓもソースドレイン間をこ第
１゜第２の回路系の電圧営ｖＤＤ−ｖｔｈを受けるので
オンとなり１回路系Ｎ２からＮ１へ電荷が流れる。
電荷が流出したため第２の回路系Ｎ２の電位は曲線ＣＮ
２で示す如く下り、Ｎ２のレベルが下ルトリセット用ト
ランジスタＱ２がオンとなり。
回路系Ｎ２は電源ＥＬより充電される。
こうして所定時間後第１．第２の回路系Ｎ、、Ｎ２はｖ
ＤＤ−ｖ ｔ ｈまで充電され、トランジスタＱ１．Ｑ
２゜Ｑ３はオン、オフの境月の状態となり、リセットは
完了スル。
回路系Ｎ１．Ｎ２がｖＤＤ−ｖｔｈ（こりセットされた
のち、第２図の部分Ａｔこ示すように、配線をこよる静
電結合などをこより第１の回路網Ｎ１の電位が＋αだけ
押上げられるとそのまＳになってしまい、トランジスタ
Ｑ１．Ｑ２はオンオフの境目の状態１こあるので、第１
．第２の回路系Ｎ１．Ｎ２のレベルを同一（こすること
はできないレベルが同一でないと０例えば第１の回路系
をメモリセルの記憶内容をこ従って電位を変化させ。
然るのちクロック信号〆２によりトランジスタＱ。
をオンｆこし、第２の回路系Ｎ２を基準用としてフリッ
プフロラ７Ｑ５〜Ｑ８で第１の回路糸Ｎ１の電位判定を
させる。
つまり読出しを行なうとき、誤動作が生じる恐れがある
。
例えば記憶内容がＯで第１の回路系Ｎ１の電位を下げた
該回路系はｖＤＤ−ｖｔｈ＋αをこ充電されていたので
電位変化（こよってもｖ −Ｖｔｈ辺りにしか下ら
なかったとすると、電位変化なし即ち記憶状態は１と誤
判定する恐れがある。
最近の半導体集積回路は大容量化と微細化が進み、しか
も微小電圧を取扱うことが多くて、上記の如きカップリ
ングによる雑音で誤動作することがしばしば経験される
。
そこで第３図の回路ではクロック信号１１より高い電圧
のクロック信号〆３を用い、トランジスタＱ１．Ｑ２が
オ刀こなった後もトランジスタＱ３はなお導通するよう
をこし、またはかかるトランジスタＱ４を別設している
が１本発明ではリセット用トランジスタＱｔ 。
Ｑ２と短絡用トランジスタＱ３では閾値電圧ｖｔｈを変
え、第１．第２の回路系Ｎ１．Ｎ２がリセットされてＱ
ｌ、Ｑ２がオン・オフの境目１こなっても。
トランジスタＱ３はオン状態を続けるようをこした。
閾値電圧ｖｔｈの変更はイオン打込みをこより容易Ｑこ
行なうことができる。
このようにすれば回路系の一方をこ雑音電圧αが加って
も導通中のトランジスタＱ３を通って電荷が移動して均
一化が図られる。
しかもクロック信号はリセット用のｐｌｔつで済み１回
路素子数の減少、配線の簡素化が図られる。
なおこのクロック信号〆１は読出しの直前まで続き、第
１．第２の回路系をリセット状態に保持する。
以上詳細に説明したよう（こ１本発明をこよれば短絡用
トランジスタのｖｔｈを変えるという簡単な手段により
特別のクロックおよび内路素子を必要とすることなく回
路系のリセットを確実をこ行なうことができ、集積度の
向上を図ることができる。
また短絡用トランジスタＱ３の閾値電圧ｖｔｈはイオン
打込みをこより変えるので、ショートチャンネル化など
の幾何学的方法をこよる場合に比べてｖｔｈの変化幅を
大きくとれる。
Ｖｔｈ差を正確をこ設定できる。
トランジスタの他の特性をこ悪影響を与えない等の利点
がある。
なお実施例で１まメモリのフリップフロップ回路を挙げ
たが１本発明は同様な適宜の回路系のリセット１こ適用
できる。
第４図は本発明の他の実施例を示す。
第１図と同じ部分をこげ同じ符号が付されており、モし
てＤＡは微小信号Ｓｇｒ）８ｇ２を差動増幅する増幅器
である。
か＼る回路でも差動増幅器の２つの入力信号回路Ｎ１．
Ｎ２はデータ検知前に同一レベルに保持しておき、デー
タ検知ｔこ際してトランジスタＱ１〜Ｑ３をオフｔこし
１代ってトランジスタＱＩ２ 、Ｑｔｔをオンをこして
回路系Ｎ、、Ｎ２ｔこ微小信号Ｓｇ１．Ｓｇ２を加える
ようにするが、データ検知前のプリセット状態で回路系
Ｎ１．Ｎ２（こノイズがのったりするとやはり誤動作す
る。
そこでクロック〆１ｆこよりトランジスタＱ１．Ｑ２を
オンにし１回路系Ｎ１．Ｎ２をＥ−ｖｔｈｔこプリセッ
トし、Ｑｌ、Ｑ２はオ刀こなったのちもＱ３はｖｔｈが
異なるのでオン状態を続けるようにしておくと回路系Ｎ
１．Ｎ２の電位平衡化を図ることができる。
第５はクロックおよび信号波形を示す。この図１こ示す
ようＱこクロッフグ１と〆、は逆位相であり、１１がＨ
レベルｔこなって微小信号Ｓ ｇｌ。
８ｇ２の比較つまりデータ検知が行なわれる。
本例ではＳｇｔ＞８ｇ２としており、その差の増幅値が
増幅器ＤＡの出力端ＯＵＴ＋こ生じる。
【図面の簡単な説明】
第１図は本発明の実施例を示す回路図、第２図は動作説
明用の曲線図、第３図ａ、ｂは従来の例を示す回路図、
第４図は本発明の他の実施例を示す回路図、第５図）ま
第４図に示す回路の動作を示す曲線図である。 図面でＮ１．Ｎ２は第１．第２の回路系、 ＥＬは共
通電圧源、Ｑｌ 、Ｑ２はリセット用トランジスタ、Ｑ
３は短絡用トランジスタである。

Claims (1)

    【特許請求の範囲】
  1. １ メモリの記憶内容を読出すビット線を構成する第１
    ．第２の回路系を共通電圧源へ接続し、かつ該第１．第
    ２の回路系の充電によりオン・オフの境目の状態となる
    第１．第２のリセット用トランジスタを設けたリセット
    回路Ｑこおいて、第１゜第２のリセット用トランジスタ
    と共通の入力信号を受けて第１．第２の回路系を接続す
    る短絡用トランジスタを設け、該短絡用トランジスタは
    、イオン打込みをこより、第１．第２のリセット用トラ
    ンジスタより低い閾値電圧としたことを特徴とするリセ
    ット回路。
JP53092308A 1978-07-28 1978-07-28 リセット回路 Expired JPS5827915B2 (ja)

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JPS5522217A JPS5522217A (en) 1980-02-16
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