JPH0532839B2 - - Google Patents

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JPH0532839B2
JPH0532839B2 JP1190734A JP19073489A JPH0532839B2 JP H0532839 B2 JPH0532839 B2 JP H0532839B2 JP 1190734 A JP1190734 A JP 1190734A JP 19073489 A JP19073489 A JP 19073489A JP H0532839 B2 JPH0532839 B2 JP H0532839B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、電源電圧の変動に追従したプリチヤ
ージ電圧を提供する電源電圧追跡回路とランダム
アクセスメモリ装置に関するものである。
〈従来の技術及び解決しようとする課題〉 スタテイツクランダムアクセスメモリ
（SRAM）装置は、読出し動作中にビットライン
をプリチヤージする技術を使用しており、上記ビ
ツトラインはそのような技術によつて電源電圧か
ら約１ボルト小さい電圧の範囲内でスイングして
いる。
第２図は従来技術のSRAM装置の回路図であ
る。第２図を参照すると、電源電圧Vccとプリチ
ヤージライン２０との間にＮチヤネルMOS
FETの負荷トランジスタT8が、上記プリチヤー
ジライン２０をVcc−VTH（VTHは上記負荷ト
ランジスタT8のしきい電圧である）にプリチヤ
ージするためにダイオード接続されている。
ビットライン対BL1、1〜BLn、の各々
は、等化パルスφBによつて活性化されるＰヤン
ネルMOS FETトランジスタT1〜T3から構成さ
れる等化回路１４と、常にON状態にあるＰチヤ
ネルMOS FETトランジスタT4，T5を通じて上
記プリチヤージライン２０に接続されている。
ビツトライン対の間に多数のメモリセル１０が
行と列とのマトリツクス形態で配置されており、
同一行にあるメモリセルは行ラインパルスφWL
によつて活性化される。
上記ビツトライン対の各々のビットラインは、
ＰチヤネルMOS FETのパストランジスタT3，
T7を通じてセンス増幅器１２に接続されたデー
タラインDL、に接続されている。
上記各々のビットライン対と接続されたパスト
ランジスタT6，T7は列デコーダから提供される
列ラインパルスCD1〜CDnによつて活性化され
る。
読出しサイクル中に上記ビツトラインBL1、
BL1〜BLn、は上記負荷トランジスタT8と
等化回路１４につてVcc−VTHにプリチヤージ
され、等化される。その後、メモリセル１０内に
貯蔵されたデータが行ラインパルスφWLによつ
てビットライン対に読出され、選択された列ライ
ンパルスによつて活性化されたパストランジスタ
対T6，T7を通じて上記読出しデータはデータラ
イン対DL、に伝達され、センス増幅器１２に
よつて増幅される。
上記トランジスタT4，T5はメモリセル１０か
らの読出し動作中に上記ビットライン対の過度の
電圧スイングを防止すべく常にターンオンされて
いる。そのようなプリチヤージ技術は上記センス
増幅器１２の感知時間及び増幅度面においてセン
ス増幅器１２の効率的な動作を図る。
しかし、電源電圧Vccの変動により、一旦電源
電圧Vccが増加すると、これに伴つて上記ビット
ライン対のプリチヤージ電圧は増加した電圧分、
増加する。その後、上記電源電圧Vccが定常電源
電圧、またはそれ以下に降下しても、上記ビツト
ライン対にプリチヤージされた電圧は上記増加し
たプリチヤージ電圧を維持する。この増加したプ
リチヤージ電圧が、降下した電源電圧のレベルま
で降下するには、実質的にビツトライン対の間に
接続されたメモリセル１０を通じて放電しかな
く、したがつて電源電圧の変動にプリチヤージ電
圧が追従するのに時間がかかつてしまう。
その結果、データ読出し動作中にデータライン
対DL、の電圧が、電源電圧Vccより高くなる
場合が発生し、これによつてセンス増幅器１２の
感知動作が妨害されてしまう。
したがつて本発明の目的は、前述した如き従来
の問題を決するための電源電圧追跡回路及びそれ
を適用したランダムアクセスメモリ装置を提供す
ることにある。
〈課題を解決するための手段〉 上記のような目的を遂行するため、この発明に
係る電源電圧追跡回路は、電源電圧の変動に対し
て電源電圧より低い所定電圧を提供するための電
源電圧追跡回路において、電源電圧が印加される
第１ノードと、上記所定電圧を出力する出力ライ
ンと、上記第１ノードと上記出力ラインとの間に
接続され、上記出力ラインに上記所定電圧を印加
するための負荷手段と、上記第１ノードに接続さ
れた充電手段と、上記充電手段により充電される
第２ノードと、上記第２ノードの電圧に基づいて
上記出力ラインの電圧を上記所定電圧まで放電す
る放電手段と、から構成されるものである。
また、この発明に係るランダムアクセスメモリ
装置は、読出し動作時に、ビットラインを等化し
てから読出し動作を行うようになつたランダムア
クセスメモリ装置において、電源電圧とプリチヤ
ージラインとの間に接続されてプリチヤージライ
ン及びビットラインに電源電圧より低い所定電圧
を印加するための負荷手段と並列に接続され、電
源電圧が変動した場合、プリチヤージライン及び
ビットラインに印加される上記所定電圧を電源電
圧の変動に即時に追従させる手段を具備するもの
である。
〈実施例〉 以下、添付図面を参照して本発明の実施例を詳
細に説明する。
第１図は、本発明による電源電圧追跡回路３０
を示すものである。
第１図を参照すると、出力ライン３２は第２図
のプリチヤージライン２０に接続され、Ｎチヤネ
ルMOS FETトランジスタT13は第２図のトラン
ジスタT8と同じ負荷トランジスタであることに
留意しなければならない。
以下、定常電源電圧とは、通常のメモリ装置で
使用される定常標準電圧、例えば５ボルトを示す
ものである。
トランジスタT13〜T16はＮチヤネルMOS
FETトランジスタであり、これらのサブストレ
ート（Substrate）は接地と接続されている。一
方、トランジスタT10〜T12はＰチヤネルMOS
FETトランジスタであり、サブストレートは電
源電Vccと接続されている。
上記トランジスタT15のドレイン−ソース通路
は上記出力ライン３２と接地との間に接続してあ
り、またチヤネルが直列に接続されたトランジス
タT12，T16が、上記ライン３２と接地との間に
上記トランジスタT15と並列に接続されている。
トランジスタT12とT16の接続点である接続ノ
ード３８は上記トランジスタT15のゲートと接続
されている。
電源電圧Vccを供給する第１ノード３４と第２
ノード４０との間には、カツプリングキヤパシタ
C1と、直列接続されたダイオード接続トランジ
スタT10，T11とが並列に接続されており、上記
第２ノード４０と接地との間にはトランジスタ
T14のドレイン−ソース通路が接続されている。
トランジスタT12のゲートは前記第２ノード４
０と接続されており、また、トランジスタT14，
T16のゲートは第３ノード３６を通じて電源電圧
Vccと連結されている。
上記キヤパシタC1は、電源電圧Vccの瞬間的な
変化を第２ノード４０へ即時にカツプリングする
ために設けられているものである。
トランジスタT10，T11は、電源電圧Vccの瞬間
的な遷移から所定の時間後、上記第２ノード４０
を所定電圧、即ち電源電圧Vccを上記トランジス
タT10，11のしきい電圧で降下させた値に充電する
ために設けられている。
トランジスタT12，T15，T16から構成された部
分は、上記第２ノード４０に与えられる電圧に基
づいて、上記出力ライン３２の電圧を放電するた
めに設けられている。
トランジスタT16は接続ノード３８の充電電圧
を放電するために設けられているものであり、ト
ランジスタT14は、第２ノード４０へ雑音が伝わ
らないようにするために設けられている。また、
上記トランジスタT16，T14のチヤネルの寸法比
Ｗ／Ｌは、上記接続ノード３８及び第２ノード４
０の充電電圧を迅速に放電しないほどの十分に小
さい値で設計されている。トランジスタT14の大
きさはトランジスタT16の大きさよりもずつと小
さくすることができ、トランジスタT14を使用し
ないことも可能である。
負荷トランジスタT13は、ビットライン対を充
電する電流を提供すべく十分な大きさを持つてお
り、また、トランジスタT15の大きさは、ターン
オンの時に出力ライン３２上の電圧を所定時間内
に所望値まで放電できるように設計され、且つ、
過渡放電とならないようにトランジスタT13の大
きさより小さくしてある。
次に、本発明の電源電圧追跡回路の動作を説明
する。以下に記載される各トランジスタのしきい
電圧は“絶対値”を意味する。
上記出力ライン３２は、定常所定電源電圧
NVccを負荷トランジスタT13で電圧降下させた
電圧、すなわちNVcc−VTH13によつて充電され
る。ここでVTH13はトランジスタT13のしきい電
圧である。また、第２ノード４０は、トランジス
タT10，T11を通じてNVcc−VTH10−VTH11の
電圧によつて充電される。ここでVTH10，
VTH11は各々トランジスタT10，T11のしきい電
圧である。
第２ノード４０に充電された上記電圧によつ
て、上記トランジスタT12のゲート−ソース間の
電圧は上記トランジスタT12のしきい電圧より小
さくなるため、トランジスタT12はターンオフさ
れ、またトランジスタT13も非導通とされる。
その後、電源電圧Vccが定常電源電圧NVccか
らΔVHだけ急に増加すると、その増加した電圧
はキヤパシタC1を通じて第２ノード４０に即時
に伝わるが、トランジスタT12はＰチヤネルMOS
FETなのでやはりターンオフのままである。し
たがつてトランジスタT15も非導通である。
そして、出力ライン３２はNVcc−VTH13＋
ΔVHに充電され、第２ノード４０はトランジス
タT10，T11を通じてNVcc−VTH10−VTH11＋
ΔVHに充電されるので、トランジスタT12，T15
はやはり非導通である。
前述の増加した電源電圧NVcc＋ΔVHが、急
にΔVLだけ減少すると、その減少した電圧はキ
ヤパシタC1を通じて即時に第２ノード４０に伝
達される。このΔVLが、上記トランジスタT12の
ゲート−ソース間の電圧を上記トランジスタT12
のしきい電圧より大きくするような値であると、
上記トランジスタT12はターンオンし、そして上
記トランジスタT12を通じて接続ノード３８へ充
電される電圧によつてトランジスタT15もターン
オンする。したがつて、出力ライン３２は上記ト
ランジスタT15の導通によつてNVcc−VTH13＋
ΔVH−ΔVLまで放電される。一方、第２ノード
４０はトランジスタT10，T11を通じてNVcc−
VTH10−VTH11＋ΔVH−ΔVLで安定化する。
すると、トランジスタT12のゲート−ソース間
の電圧はしきい電圧より小さくなりトランジスタ
T12はターンオフし、したがつて接続ノード３８
への充電が止まり、接続ノード３８の電圧はトラ
ンジスタT16を通じて放電されるので、トランジ
スタT15もターンオフする。
以上の実施例において、電源電圧の小さい変動
に対しても同様の結果を得るために、トランジス
タT12のゲート−ソース間の電圧と上記トランジ
スタT12のしきい電圧との間の差を小さくするこ
とはこの分野の通常の知識を持つものなら用意に
理解することができるであろう。
〈発明の効果〉 この発明に係る電源電圧追跡回路は、以上説明
してきた如き内容のものなので、出力ライン３２
に印加されるプリチヤージ電圧が、電源電圧の変
動に即時に追従して変動するようになり、そし
て、この電源電圧追跡回路を適用したランダムア
クセスメモリ装置は、電源電圧が変動してもセン
ス増幅器が正しいデータを感知する動作を遂行す
ることができる。
【図面の簡単な説明】
第１図は本発明による電源電圧追跡回路の回路
図、そして第２図は従来のスタテイツクランダム
アクセスメモリ装置（SRAM）の回路図である。 ３０…電源電圧追跡回路、３２…出力ライン、
３４…第１ノード、３６…第３ノード、３８…接
続ノード、４０…第２ノード、Vcc…電源電圧、
T10〜T12…ＰチヤネルMOS FETトランジスタ、
T13〜T16…ＮチヤネルMOS FETトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 電源電圧の変動に対して電源電圧より低い所
    定電圧を提供するための電源電圧追跡回路におい
    て、 電源電圧が印加される第１ノードと、 上記所定電圧を出力する出力ラインと、 第１ノードと出力ラインとの間に接続され、出
    力ラインに上記所定電圧を印加するための負荷手
    段と、 第１ノードに接続された充電手段と、 充電手段により充電される第２ノードと、 第２ノードの電圧に基づいて出力ラインの電圧
    を放電する放電手段と、 から構成されることを特徴とする電源電圧追跡回
    路。 ２ 負荷手段が、ダイオード接続されたMOS
    FETトランジスタである請求項１記載の電源電
    圧追跡回路。 ３ 充電手段が、第１ノードと第２ノードとの間
    に接続されたキヤパシタと、このキヤパシタと並
    列接続され、且つ互いに直列接続された２つのダ
    イオード接続MOS FETトランジスタと、から
    なる請求項１記載の電源電圧追跡回路。 ４ 放電手段が、ドレイン−ソース通路が出力ラ
    インと接地との間に接続されたＮチヤネルMOS
    FETトランジスタと、 ソース−ドレイン通路が出力ラインと上記Ｎチ
    ヤンネルMOS FETトランジスタのゲートとの
    間に接続され、ゲートが第２ノードに接続された
    ＰチヤネルMOS FETトランジスタと、 ドレイン−ソース通路が上記ＮチヤネルMOS
    FETトランジスタのゲートと接地との間に接続
    され、ゲートが電源電圧に接続されたＮチヤネル
    MOS FETトランジスタと、からなる請求項３
    記載の電源電圧追跡回路。 ５ 第２ノードと接地との間にドレイン−ソース
    通路が接続され、ゲートが電源電圧に接続された
    ＮチヤネルMOS FETトランジスタを具備した
    請求項４記載の電源電圧追跡回路。 ６ 読出し動作時に、ビツトラインを等化してか
    ら読出し動作を行うようになつたランダムアクセ
    スメモリ装置において、 電源電圧とプリチヤージラインとの間に接続さ
    れてプリチヤージライン及びビツトラインに電源
    電圧より低い所定電圧を印加するための負荷手段
    と並列に接続され、電源電圧が変動した場合、プ
    リチヤージライン及びビツトラインに印加される
    上記所定電圧を電源電圧の変動に即時に追従させ
    る手段を具備したことを特徴とするランダムアク
    セスメモリ装置。 ７ 負荷手段がダイオード接続されたMOS
    FETトランジスタであり、上記所定電圧が、電
    源電圧からこのトランジスタのしきい電圧分降下
    させた電圧である請求項６記載のランダムアクセ
    スメモリ装置。
JP1190734A 1989-05-02 1989-07-25 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 Granted JPH02302993A (ja)

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