JPS621190A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS621190A JPS621190A JP61131087A JP13108786A JPS621190A JP S621190 A JPS621190 A JP S621190A JP 61131087 A JP61131087 A JP 61131087A JP 13108786 A JP13108786 A JP 13108786A JP S621190 A JPS621190 A JP S621190A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の出力回路に関し、特に半導体装置
の電源線および接地線の電位変動幅を減少した半導体装
置の出力回路に関する。
の電源線および接地線の電位変動幅を減少した半導体装
置の出力回路に関する。
従来、ＭＯＳ （金属酸化膜半導体）メモリ等の半導体
装置に高速動作が要求されるに従い、出力波形の立ち上
がりあるいは立ち下がり時間を短縮すべく、出力トラン
ジスタはそのＷ／Ｌ （ここで、Ｗはチャンネル幅、Ｌ
はチャンネル長）が大きいものが用いられるようになっ
て来ている。Ｗ／Ｌが大きくなると相互コンダクタンス
ｇｍも大きくなるので、出力トランジスタの出力がハイ
レベル（以下、Ｈと称する）からローレベル（以下、Ｌ
と称する）あるいはＬからＨへ遷移するときに、出力ト
ランジスタ中を瞬時大電流が流れ、出力トランジスタの
出力に接続された配線等のもつ負荷容量を充放電する時
間が短くなり、従って出力波形の立上がりおよび立下が
りが急峻になる。
装置に高速動作が要求されるに従い、出力波形の立ち上
がりあるいは立ち下がり時間を短縮すべく、出力トラン
ジスタはそのＷ／Ｌ （ここで、Ｗはチャンネル幅、Ｌ
はチャンネル長）が大きいものが用いられるようになっ
て来ている。Ｗ／Ｌが大きくなると相互コンダクタンス
ｇｍも大きくなるので、出力トランジスタの出力がハイ
レベル（以下、Ｈと称する）からローレベル（以下、Ｌ
と称する）あるいはＬからＨへ遷移するときに、出力ト
ランジスタ中を瞬時大電流が流れ、出力トランジスタの
出力に接続された配線等のもつ負荷容量を充放電する時
間が短くなり、従って出力波形の立上がりおよび立下が
りが急峻になる。
しかしながら、上述の従来技術により出力トランジスタ
のＷ／Ｌを大きくして、瞬時大電流を出力トランジスタ
に流すと、以下の問題が生じる。
のＷ／Ｌを大きくして、瞬時大電流を出力トランジスタ
に流すと、以下の問題が生じる。
すなわち、出力トランジスタおよび内部の集積回路（以
下、ＩＣと称する）が接続されている電源線や接地線は
、一般に抵抗やインダクタンスを持つが、出力トランジ
スタを介して瞬時ではあるが大電流が流れることにより
、電源線や接地線の電位は、上記抵抗やインダクタンス
により、−瞬ではあるが変動する。電源線や接地線のこ
の電位変動は内部ＩＣに雑音として与えられるので、出
力トランジスタの出力の遷移時に、例えばダイナミック
メモリではセンスアンプ、スタティックメモリでは入カ
バソファやセンスアンプ等の内部ＩＣが干渉を受けて誤
動作を起したり、外部の集積回路に誤った情報を与えて
しまったりする。
下、ＩＣと称する）が接続されている電源線や接地線は
、一般に抵抗やインダクタンスを持つが、出力トランジ
スタを介して瞬時ではあるが大電流が流れることにより
、電源線や接地線の電位は、上記抵抗やインダクタンス
により、−瞬ではあるが変動する。電源線や接地線のこ
の電位変動は内部ＩＣに雑音として与えられるので、出
力トランジスタの出力の遷移時に、例えばダイナミック
メモリではセンスアンプ、スタティックメモリでは入カ
バソファやセンスアンプ等の内部ＩＣが干渉を受けて誤
動作を起したり、外部の集積回路に誤った情報を与えて
しまったりする。
一般に、ＩＣの電源としては５Ｖ±５％、のものが用い
られるが、出力トランジスタを流れる瞬時大電流は、電
源電圧が高（なる程、そのゲートに印加される電圧が大
きくなるので大きくなる。
られるが、出力トランジスタを流れる瞬時大電流は、電
源電圧が高（なる程、そのゲートに印加される電圧が大
きくなるので大きくなる。
本発明の目的は、上述の従来技術における問題にかんが
み、半導体装置の出力トランジスタのドレイン及び又は
前段プルアップトランジスタのドレインにクランプ回路
を接続するという構想に基つき、半導体装置の電源線お
よび接地線の電位変動幅を減少させることにある。
み、半導体装置の出力トランジスタのドレイン及び又は
前段プルアップトランジスタのドレインにクランプ回路
を接続するという構想に基つき、半導体装置の電源線お
よび接地線の電位変動幅を減少させることにある。
以下、本発明の実施例を添付の図面に基づいて従来例と
対比しながら説明する。
対比しながら説明する。
第１図ないし第５図は従来例およびその問題点を説明す
るための図であり、第６図は本発明の１実施例を示す回
路図である。
るための図であり、第６図は本発明の１実施例を示す回
路図である。
第１図は半導体装置における従来の出カバソファを示す
回路図である。第１図において、出力バッファは３段の
増幅器からなる構成となっており、入力段インバータは
直列接続されたＭＯＳトランジスタＴ＋ 、Ｔｔ 、Ｔ
３．Ｔａからなっており、最終出力段は直列接続された
ＭＯＳトランジスタＴ、およびＴｂからなっている。各
々のインバータは電源線Ｖｃｃと接地線ＶＳＳの間に接
続されている。Ｄ、 Ｄ−はこの出力バッファの入力
端であり０、は出力端である。
回路図である。第１図において、出力バッファは３段の
増幅器からなる構成となっており、入力段インバータは
直列接続されたＭＯＳトランジスタＴ＋ 、Ｔｔ 、Ｔ
３．Ｔａからなっており、最終出力段は直列接続された
ＭＯＳトランジスタＴ、およびＴｂからなっている。各
々のインバータは電源線Ｖｃｃと接地線ＶＳＳの間に接
続されている。Ｄ、 Ｄ−はこの出力バッファの入力
端であり０、は出力端である。
出力段の出力側には（１）ＭＯＳ トランジスタＴ、の
ソースおよびＭＯＳトランジスタＴ６のドレインの接合
容量、（２）出力端ｏ１の配線容量０１１丁、（３）出
力端ｏ１に接続される外部トランジスタのゲート容量ｃ
ｉｘｔ等の和である負荷容量Ｃ（Ｃ＝ ＣｔＮｔ ＋
Ｃｉｘｔ ）が存在するため、出力端０１に得られる
波形の立上りおよび立下りに時間がかかる１、いわゆる
波形のなまりを伴っている。この波形のなまりを急峻に
するために、出力トランジスタＴ、およびＴ、のＷ／Ｌ
は非常に大きくしである。このためトランジスタＴ、お
よびＴｂには、出力の遷移時に瞬間的に大電流が流れる
。例えば、入力端りおよび■がそれぞれＬおよびＨで、
出力端０．がＨの定常状態がら、入力端りおよび丁がそ
れぞれＨおよびＬになり、出力端０１がＨからＬに遷移
しようとするとき、負荷容量Ｃは充電された状態にあり
、トランジスタＴ。
ソースおよびＭＯＳトランジスタＴ６のドレインの接合
容量、（２）出力端ｏ１の配線容量０１１丁、（３）出
力端ｏ１に接続される外部トランジスタのゲート容量ｃ
ｉｘｔ等の和である負荷容量Ｃ（Ｃ＝ ＣｔＮｔ ＋
Ｃｉｘｔ ）が存在するため、出力端０１に得られる
波形の立上りおよび立下りに時間がかかる１、いわゆる
波形のなまりを伴っている。この波形のなまりを急峻に
するために、出力トランジスタＴ、およびＴ、のＷ／Ｌ
は非常に大きくしである。このためトランジスタＴ、お
よびＴｂには、出力の遷移時に瞬間的に大電流が流れる
。例えば、入力端りおよび■がそれぞれＬおよびＨで、
出力端０．がＨの定常状態がら、入力端りおよび丁がそ
れぞれＨおよびＬになり、出力端０１がＨからＬに遷移
しようとするとき、負荷容量Ｃは充電された状態にあり
、トランジスタＴ。
がオフ、トランジスタＴ、がオンになると、Ｃの電荷は
急速にトランジスタＴ、を介して接地線Ｖｓｓに放電さ
れる。この時の瞬時大電流により、集積回路の半導体チ
ップ上での接地線Ｖｓｓと外部の接地線Ｖ、、ｆとの間
にある抵抗ＲやインダクタンスＬに電圧降下を生じ、接
地線Ｖｓｓの電位が一瞬ではあるが上昇してしまう、こ
の逆に、出力端ＯＩがＬからＨに遷移しようとするとき
は、トランジスタＴ、がオン、Ｔ、がオフになり、負荷
容量Ｃは電源線ＶｃｃからトランジスタＴ、を介する電
流により急速に充電される。この時の瞬時大電流により
、チップ上の電源線Ｖｃｃの電位は、チップ上の電源線
Ｖｃｃと外部の電源線Ｖ ＣＣＥとの間の抵抗やインダ
クタンスによる電圧降下により一瞬ではあるあ（低下す
る。
急速にトランジスタＴ、を介して接地線Ｖｓｓに放電さ
れる。この時の瞬時大電流により、集積回路の半導体チ
ップ上での接地線Ｖｓｓと外部の接地線Ｖ、、ｆとの間
にある抵抗ＲやインダクタンスＬに電圧降下を生じ、接
地線Ｖｓｓの電位が一瞬ではあるが上昇してしまう、こ
の逆に、出力端ＯＩがＬからＨに遷移しようとするとき
は、トランジスタＴ、がオン、Ｔ、がオフになり、負荷
容量Ｃは電源線ＶｃｃからトランジスタＴ、を介する電
流により急速に充電される。この時の瞬時大電流により
、チップ上の電源線Ｖｃｃの電位は、チップ上の電源線
Ｖｃｃと外部の電源線Ｖ ＣＣＥとの間の抵抗やインダ
クタンスによる電圧降下により一瞬ではあるあ（低下す
る。
上述した接地線電位の瞬間的上昇および電源線電位の瞬
間的低下は、出カバソファに接続されている内部ＩＣや
、外部ＩＣに様々の問題すなわち性能の劣化やはなはだ
しくは誤動作を引き起す。
間的低下は、出カバソファに接続されている内部ＩＣや
、外部ＩＣに様々の問題すなわち性能の劣化やはなはだ
しくは誤動作を引き起す。
第２図は、第１図の出カバソファが内部ＩＣおよび外部
ＩＣに接続された系の概略ブロック図である。第２図に
おいて、半導体装置ＩＣＩ の出力バッファＯＵＴは接
地線Ｖｓ５、電源線Ｖｃｃ、入力端りおよび■をそれぞ
れ介して内部のＩＣ＋ｏに接続されている。出力端ＯＩ
は外部のＩＣｚの人力バッファに接続されている。ＩＣ
ｚの大カバ、ファば、ＩＣ＋の電源線Ｖｃｃおよび接地
線Ｖｓｓと異なる電源線Ｖｃｃ’および接地線Ｖｓｓ’
の間に直列に接続されたトランジスタＱｌおよびＱ２か
らなっており、ｏ２はこの人力バッファの出力端である
。ＯｌがＨおよびＬに応じてＯｔはそれぞれＬおよびＨ
になる。
ＩＣに接続された系の概略ブロック図である。第２図に
おいて、半導体装置ＩＣＩ の出力バッファＯＵＴは接
地線Ｖｓ５、電源線Ｖｃｃ、入力端りおよび■をそれぞ
れ介して内部のＩＣ＋ｏに接続されている。出力端ＯＩ
は外部のＩＣｚの人力バッファに接続されている。ＩＣ
ｚの大カバ、ファば、ＩＣ＋の電源線Ｖｃｃおよび接地
線Ｖｓｓと異なる電源線Ｖｃｃ’および接地線Ｖｓｓ’
の間に直列に接続されたトランジスタＱｌおよびＱ２か
らなっており、ｏ２はこの人力バッファの出力端である
。ＯｌがＨおよびＬに応じてＯｔはそれぞれＬおよびＨ
になる。
第３図は第２図の出力バッファＯＵＴの出力端Ｏ１の電
位レベルと外部ＩＣＺの入カバソファの出力端Ｏ１の電
位レベルの関係を示すグラフである。第３図かられかる
ように、出力端Ｏ３のしからＨへの遷移に応じて出力端
０２はＨからＬに遷移する。今、出力端Ｏ１がＨレベル
の点Ａにあるとする。°この時、電源線Ｖｃｃに瞬時大
電流が流れて電源線電位が低下すると、これに伴って出
力端０、のレベルも低下し、点Ｂのレベルになった場合
、外部のＩＣ，の入カバソファの出力端ａｔはＬからＨ
に反転してしまう、このように、出力端０１が完全に反
転していないにもかかわらず、外部ＩＣ２の入力バッフ
ァの出力が反転するという誤動作が生ずる。
位レベルと外部ＩＣＺの入カバソファの出力端Ｏ１の電
位レベルの関係を示すグラフである。第３図かられかる
ように、出力端Ｏ３のしからＨへの遷移に応じて出力端
０２はＨからＬに遷移する。今、出力端Ｏ１がＨレベル
の点Ａにあるとする。°この時、電源線Ｖｃｃに瞬時大
電流が流れて電源線電位が低下すると、これに伴って出
力端０、のレベルも低下し、点Ｂのレベルになった場合
、外部のＩＣ，の入カバソファの出力端ａｔはＬからＨ
に反転してしまう、このように、出力端０１が完全に反
転していないにもかかわらず、外部ＩＣ２の入力バッフ
ァの出力が反転するという誤動作が生ずる。
接地線Ｖｓｓの電位変動は内部のＩＣ，。の動作にも影
響を与える。第４図は第３図のＩＣ，が周知の半導体記
憶装置である場合の要部回路図である。
響を与える。第４図は第３図のＩＣ，が周知の半導体記
憶装置である場合の要部回路図である。
第４図において、ＩＣ＋である半導体記憶装置は、メモ
リセルＭＣ，このメモリセルＭＣの出力を増幅するセン
スアンプＳＡおよびセンスアンプＳＡの出力を増幅出力
する出カバソファＯＵＴを備えている。センスアンプＳ
Ａは、メモリセルＭＣの出力を検出する検出部ＳＥＮ、
ＨとＬの中間レベルの信号を出力する基準部ＲＥＦおよ
びＳＥＮとＲＥＦの差を増幅する差動増幅器ＤＥＦから
なっている。ＳＥＮはＭＯＳトランジスタＴＩＯ，Ｔｌ
ｌ。
リセルＭＣ，このメモリセルＭＣの出力を増幅するセン
スアンプＳＡおよびセンスアンプＳＡの出力を増幅出力
する出カバソファＯＵＴを備えている。センスアンプＳ
Ａは、メモリセルＭＣの出力を検出する検出部ＳＥＮ、
ＨとＬの中間レベルの信号を出力する基準部ＲＥＦおよ
びＳＥＮとＲＥＦの差を増幅する差動増幅器ＤＥＦから
なっている。ＳＥＮはＭＯＳトランジスタＴＩＯ，Ｔｌ
ｌ。
ＴＩｚおよびＴＩ３から構成されている。ＲＥＦはＭＯ
５Ｉ−ランジスタＴｚｏ、 Ｔｚ＋＋ Ｔｚｚ、
ＴｌｌおよびＴ’ｚ４とフローティングゲートトランジ
スタＴｔ。
５Ｉ−ランジスタＴｚｏ、 Ｔｚ＋＋ Ｔｚｚ、
ＴｌｌおよびＴ’ｚ４とフローティングゲートトランジ
スタＴｔ。
から構成されている。周知の如くフローティングゲート
トランジスタＴ２ｓのｇｍを他のトランジスタのそれの
半分にしておけば、上記中間レベルがＲＥＦの出力に得
られる。ＤＥＦはＭＯＳトランジスタＴｔｓ＋ ＴＩ＆
ｌ Ｔ１７１ Ｔｌｌ＋、およびＴｌｌから構成されて
いる。ＤＥＦはトランジスタＴＩ＆のゲートにＳＥＮの
出力を受は取り、トランジスタＴ１８のゲートにＲＥＦ
の出力を受は取り、これらの比較により、出力バッファ
ＯＵＴの入力端り。
トランジスタＴ２ｓのｇｍを他のトランジスタのそれの
半分にしておけば、上記中間レベルがＲＥＦの出力に得
られる。ＤＥＦはＭＯＳトランジスタＴｔｓ＋ ＴＩ＆
ｌ Ｔ１７１ Ｔｌｌ＋、およびＴｌｌから構成されて
いる。ＤＥＦはトランジスタＴＩ＆のゲートにＳＥＮの
出力を受は取り、トランジスタＴ１８のゲートにＲＥＦ
の出力を受は取り、これらの比較により、出力バッファ
ＯＵＴの入力端り。
ｍ−にＨまたはＬのレベルの信号を与える。
今、出カバソファＯＵＴの動作ＭＯＳトランジスタＴ、
（第１図）に瞬時大電流が流れて出カバソファＯＵＴの
近傍の接地線Ｖｃｃの電位が上昇したとする。出カバソ
ファＯＵＴの近傍にはセンスアンプＳＡの基準部ＲＥＦ
が配置されていたとすると、この基準部の接地電位はＳ
ＥＮ、ＤＥＦあるいはメモリセルＭＣのそれより高くな
り中間レベルの電位が上昇する。この結果、差動増幅器
ＤＥＦの動作トランジスタＴ０のゲートの電位が、本来
ならばＨレベルであるにもかかわらず、上昇した中間レ
ベルより低いという事態が発生し、出カバソファＯＵＴ
の入力端り、Ｄに誤った信号が伝達される。
（第１図）に瞬時大電流が流れて出カバソファＯＵＴの
近傍の接地線Ｖｃｃの電位が上昇したとする。出カバソ
ファＯＵＴの近傍にはセンスアンプＳＡの基準部ＲＥＦ
が配置されていたとすると、この基準部の接地電位はＳ
ＥＮ、ＤＥＦあるいはメモリセルＭＣのそれより高くな
り中間レベルの電位が上昇する。この結果、差動増幅器
ＤＥＦの動作トランジスタＴ０のゲートの電位が、本来
ならばＨレベルであるにもかかわらず、上昇した中間レ
ベルより低いという事態が発生し、出カバソファＯＵＴ
の入力端り、Ｄに誤った信号が伝達される。
出カバソファＯＵＴの近傍に配置されたものが、ＤＥＦ
やＳＥＮである場合、あるいはメモリセルＭＣである場
合も、同様に接地線電位の変動の影響を受ける。
やＳＥＮである場合、あるいはメモリセルＭＣである場
合も、同様に接地線電位の変動の影響を受ける。
第５図を参照すれば接地線電位の変動が各回路に及ぼす
影響が一層よく理解できる。第５図は周知の１チツプ半
導体記憶装置の平面図である。第５図において接地線Ｖ
ｓｓは縦横に延伸して配置されており、横方向の接地線
Ｖ ｓｓｈにはｎ個のセンスアンプＳＡ１．ＳＡ！、・
・・・・・、ＳＡｎおよび各センスアンプ近傍の出カバ
ソファＯＵＴ、、ＯＵＴ、。
影響が一層よく理解できる。第５図は周知の１チツプ半
導体記憶装置の平面図である。第５図において接地線Ｖ
ｓｓは縦横に延伸して配置されており、横方向の接地線
Ｖ ｓｓｈにはｎ個のセンスアンプＳＡ１．ＳＡ！、・
・・・・・、ＳＡｎおよび各センスアンプ近傍の出カバ
ソファＯＵＴ、、ＯＵＴ、。
・・・・・・、０ＵＴｎが接続されている。縦方向の接
地線Ｖ ｓｓｖにはメモリセルＭＣが接地されている。
地線Ｖ ｓｓｖにはメモリセルＭＣが接地されている。
接地線ＶｓｓはパッドＰにおいて、リード線Ｅに接続さ
れ、リード線ｌを介して外部電源（図示せず）ｃｍの負
端子に接続されている。
れ、リード線ｌを介して外部電源（図示せず）ｃｍの負
端子に接続されている。
今、出力バッファＯＵＴ＋において出力の動作トランジ
スタを介して瞬時大電流が接地線に流れ込んだとする。
スタを介して瞬時大電流が接地線に流れ込んだとする。
この瞬時大電流は横方向の接地線Ｖ ｓｓｈからリード
線ｌを介して外部に流れるため接地線電位が上昇するの
は主に出力バッファ０υＴ。
線ｌを介して外部に流れるため接地線電位が上昇するの
は主に出力バッファ０υＴ。
の近傍のみである。従って、接地電位の変動の影響を最
も強く受けるのはこの場合センスアンプＳＡ、である。
も強く受けるのはこの場合センスアンプＳＡ、である。
以上、第２図ないし第５図について述べて来たように、
出カバソファの出力トランジスタに瞬時大電流が流れる
ことにより、この出カバソファに接続される回路に種々
の悪影響を及ぼす。
出カバソファの出力トランジスタに瞬時大電流が流れる
ことにより、この出カバソファに接続される回路に種々
の悪影響を及ぼす。
本発明は出カバソファの出力トランジスタを流れる瞬時
大電流を極力抑えようとするものであり、次に第６図に
ついて本発明の詳細な説明する。
大電流を極力抑えようとするものであり、次に第６図に
ついて本発明の詳細な説明する。
第６図は半導体装置における本発明による出カバソファ
の１実施例を示す回路図である。第６図において、第１
図と同一部分には同一符号を付してあり、第１°図と異
なるところは、出力段インバータの負荷ＭＯ３トランジ
スタＴｓのドレインがドレイン電圧クランプ回路を介し
て電流線Ｖｃｃに接続されていることである。さらに、
ＴＳ、Ｔ、のゲートの前段のプルアップトランジスタＴ
１． Ｔ ｚのドレインがドレインに電圧クランプ回
路を介して電源線Ｖｃｅに接続されていることである。
の１実施例を示す回路図である。第６図において、第１
図と同一部分には同一符号を付してあり、第１°図と異
なるところは、出力段インバータの負荷ＭＯ３トランジ
スタＴｓのドレインがドレイン電圧クランプ回路を介し
て電流線Ｖｃｃに接続されていることである。さらに、
ＴＳ、Ｔ、のゲートの前段のプルアップトランジスタＴ
１． Ｔ ｚのドレインがドレインに電圧クランプ回
路を介して電源線Ｖｃｅに接続されていることである。
すなわち、本実施例では出力トランジスタＴ、。
Ｔ、のゲートに印加される電位が５Ｖ−５％以内にクラ
ンプされるようにするために、プルアップトランジスタ
Ｔ１．Ｔ３のドレイン電圧及び出力トランジスタＴ、の
ドレイン電圧が高くならないように制御している。
ンプされるようにするために、プルアップトランジスタ
Ｔ１．Ｔ３のドレイン電圧及び出力トランジスタＴ、の
ドレイン電圧が高くならないように制御している。
この制御はトランジスタＴ ｓ ｌ、 Ｔ ｓ ｚ、
抵抗Ｒ１゜Ｒｔ、Ｒｓよりなるドレイン電圧クランプ回
路で行なわれ、ＴＳＩは電源ＶｃｃとＶ ｃｃｏとの間
に設けられている。その動作は次のとおりである。
抵抗Ｒ１゜Ｒｔ、Ｒｓよりなるドレイン電圧クランプ回
路で行なわれ、ＴＳＩは電源ＶｃｃとＶ ｃｃｏとの間
に設けられている。その動作は次のとおりである。
すなわちＶｃｃは抵抗Ｒ、Ｒｚにより分割されてＴｓｔ
とＲ１よりなるインバータに印加される。
とＲ１よりなるインバータに印加される。
Ｒ１は抵抗であるため、ＴＳｔのゲート電圧に対してこ
のインバータの出力ＩＶはリニアに変化する。
のインバータの出力ＩＶはリニアに変化する。
そこでこの出力をトランジスタＴＳＩのゲートに印加す
る。このためＶｃｃより高くなろうとするとＴＳ！のゲ
ートが高くなり、ＩＶが低くなり’ｒｓ＋のｇｍは小と
なり、Ｖ ｃｃｏは低いレベルにクランプされる。その
結果Ｔ５、Ｔａのゲート電位は所定値以下にクランプさ
れる。従って、出力トランジスタＴ５、Ｔａを流れる過
渡電流は小さく抑えられ、それにより、電流線Ｖｃｃの
電位変動の幅も小さく抑えられる。それと共にＴ、のド
レイン電位自体もクランプされＴ、を流れる電流値を抑
えることができる。従って本発明では、Ｔ１．Ｔ３のド
レイン側のみをクランプしても良く、Ｔ、のドレイン側
のみをクランプしてもよい。双方クランプすれば最良で
ある。
る。このためＶｃｃより高くなろうとするとＴＳ！のゲ
ートが高くなり、ＩＶが低くなり’ｒｓ＋のｇｍは小と
なり、Ｖ ｃｃｏは低いレベルにクランプされる。その
結果Ｔ５、Ｔａのゲート電位は所定値以下にクランプさ
れる。従って、出力トランジスタＴ５、Ｔａを流れる過
渡電流は小さく抑えられ、それにより、電流線Ｖｃｃの
電位変動の幅も小さく抑えられる。それと共にＴ、のド
レイン電位自体もクランプされＴ、を流れる電流値を抑
えることができる。従って本発明では、Ｔ１．Ｔ３のド
レイン側のみをクランプしても良く、Ｔ、のドレイン側
のみをクランプしてもよい。双方クランプすれば最良で
ある。
以上の説明から明らかなように、本発明により半導体装
置の電源線の電位変動幅は減少されるので、半導体装置
内部における誤動作やこれに接続される外部回路への悪
影響を防止することが可能となる。
置の電源線の電位変動幅は減少されるので、半導体装置
内部における誤動作やこれに接続される外部回路への悪
影響を防止することが可能となる。
第１図は半導体装置における従来の出カバソファを示す
回路図、第２図ないし第５図は第１図の回路の問題点を
説明するための図であって第２図は第１図の出力バッフ
ァが内部ＩＣおよび外部Ｉｃに接続された系の概略ブロ
ック図、第３図は第２図の出カバソファの出力端Ｏ３の
電位レベルと外部ｒｃの入カバソファの出力端０□の電
位レベルの関係を示すグラフ、第４図は第３図のＩＣ。 が周知の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そして第
６図は本発明の実施例による出カバソファを示す回路図
である。 ＯＵＴ・・・・・・出力バッファ、Ｖｃｃ・・・・・・
電源線、Ｖｓｓ・・・・・・接地線、Ｔ１・・・・・・
入力段インバータの負荷ＭＯＳトランジスタ、Ｔ２・旧
・・入力段インバータの動作’ＭＯ３トランジスタ、Ｔ
、・・・・・・出力段インバータの負荷ＭＯＳトランジ
スタ、Ｔ４・・・出力段インバータの動作ＭＯ３トラン
ジスタ、Ｃ・旧・・負荷容量、Ｒ・・・・・・抵抗、Ｌ
・・・・・・インダクタンス、ＴＳ、、 Ｔ５、・・
・・・・クランプ回路を構成するトランジスタ、Ｒ３−
Ｒ５・・・・・・クランプ回路を構成する抵抗。
回路図、第２図ないし第５図は第１図の回路の問題点を
説明するための図であって第２図は第１図の出力バッフ
ァが内部ＩＣおよび外部Ｉｃに接続された系の概略ブロ
ック図、第３図は第２図の出カバソファの出力端Ｏ３の
電位レベルと外部ｒｃの入カバソファの出力端０□の電
位レベルの関係を示すグラフ、第４図は第３図のＩＣ。 が周知の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そして第
６図は本発明の実施例による出カバソファを示す回路図
である。 ＯＵＴ・・・・・・出力バッファ、Ｖｃｃ・・・・・・
電源線、Ｖｓｓ・・・・・・接地線、Ｔ１・・・・・・
入力段インバータの負荷ＭＯＳトランジスタ、Ｔ２・旧
・・入力段インバータの動作’ＭＯ３トランジスタ、Ｔ
、・・・・・・出力段インバータの負荷ＭＯＳトランジ
スタ、Ｔ４・・・出力段インバータの動作ＭＯ３トラン
ジスタ、Ｃ・旧・・負荷容量、Ｒ・・・・・・抵抗、Ｌ
・・・・・・インダクタンス、ＴＳ、、 Ｔ５、・・
・・・・クランプ回路を構成するトランジスタ、Ｒ３−
Ｒ５・・・・・・クランプ回路を構成する抵抗。
Claims (1)
- 【特許請求の範囲】 １、直列に接続された第１、第２のＭＯＳトランジスタ
（Ｔ＿５、Ｔ＿６）を具備し、 該第１、第２のＭＯＳトランジスタの接続点が出力端子
に接続されてなり、 該第１、第２のＭＯＳトランジスタのゲートにそれぞれ
第１、第２の信号が印加され、該第１、第２の信号の高
レベル又は低レベル電圧に応じて該第１、第２のＭＯＳ
トランジスタが交互にオン、オフされ、 該第１、第２のＭＯＳトランジスタのゲートにプルアッ
プトランジスタ（Ｔ＿１、Ｔ＿３）がそれぞれ設けられ
て、該第１、第２の信号の高レベル電位が該プルアップ
トランジスタを介して印加され、該プルアップトランジ
スタのドレイン及び又は該第１のＭＯＳトランジスタの
ドレインと電源線との間にドレイン電圧クランプ回路（
Ｔ＿５＿１）が設けられ、 該電源線の電位が所定値以上になるのを検知して該クラ
ンプ回路に所定のクランプ電位を与え、該ドレインの電
位を該電源線の通常電位以下の所定値以下にクランプす
るようにしたクランプ制御回路（Ｔ＿５＿２）を設けた
ことを特徴とする半導体装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131087A JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131087A JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100509A Division JPS583183A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621190A true JPS621190A (ja) | 1987-01-07 |
| JPH057798B2 JPH057798B2 (ja) | 1993-01-29 |
Family
ID=15049673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131087A Granted JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204422A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置 |
| JPH02302993A (ja) * | 1989-05-02 | 1990-12-14 | Samsung Electron Co Ltd | 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432940A (en) * | 1977-08-19 | 1979-03-10 | Omron Tateisi Electronics Co | Power circuit for c-mos |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS6153799A (ja) * | 1984-08-23 | 1986-03-17 | 松下電器産業株式会社 | 部品供給装置 |
-
1986
- 1986-06-07 JP JP61131087A patent/JPS621190A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432940A (en) * | 1977-08-19 | 1979-03-10 | Omron Tateisi Electronics Co | Power circuit for c-mos |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS6153799A (ja) * | 1984-08-23 | 1986-03-17 | 松下電器産業株式会社 | 部品供給装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204422A (ja) * | 1987-02-20 | 1988-08-24 | Nec Corp | 半導体装置 |
| JPH02302993A (ja) * | 1989-05-02 | 1990-12-14 | Samsung Electron Co Ltd | 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 |
| JPH0532839B2 (ja) * | 1989-05-02 | 1993-05-18 | Sansei Electronics Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057798B2 (ja) | 1993-01-29 |
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