JPH06164362A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06164362A JPH06164362A JP4316764A JP31676492A JPH06164362A JP H06164362 A JPH06164362 A JP H06164362A JP 4316764 A JP4316764 A JP 4316764A JP 31676492 A JP31676492 A JP 31676492A JP H06164362 A JPH06164362 A JP H06164362A
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Abstract
(57)【要約】
【目的】 使用条件に合わせて出力電圧のハイレベルが
調整可能で、しかもボード上への実装が容易な半導体集
積回路を提供する。 【構成】 出力専用電源端子２にレベル検出回路４を接
続し、出力専用電源端子２に一定値以上の電圧が印加さ
れている場合には出力バッファ電源として出力専用電源
ＶD2を用い、出力専用電源端子２が一定値以下の電圧レ
ベルになった場合には出力バッファ電源を主電源ＶD1に
切り替えるようにしている。
調整可能で、しかもボード上への実装が容易な半導体集
積回路を提供する。 【構成】 出力専用電源端子２にレベル検出回路４を接
続し、出力専用電源端子２に一定値以上の電圧が印加さ
れている場合には出力バッファ電源として出力専用電源
ＶD2を用い、出力専用電源端子２が一定値以下の電圧レ
ベルになった場合には出力バッファ電源を主電源ＶD1に
切り替えるようにしている。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
トランジスタを用いた半導体集積回路に関するものであ
る。
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
トランジスタを用いた半導体集積回路に関するものであ
る。
【０００２】
【従来の技術】近年、ＭＯＳ集積回路においては、低消
費電力化のため、あるいは微細化に伴う耐圧の低下に対
応する等のために、従来の標準であった５Ｖよりも低い
電源電圧を採用する例が増えてきている。一方、高速動
作の必要性、ノイズマージンの確保等の理由から現状で
は低電源電圧化が困難なＭＯＳ集積回路もある。その結
果、電源電圧の異なる集積回路を同一のボード上に実装
して用いる場合も生じている。
費電力化のため、あるいは微細化に伴う耐圧の低下に対
応する等のために、従来の標準であった５Ｖよりも低い
電源電圧を採用する例が増えてきている。一方、高速動
作の必要性、ノイズマージンの確保等の理由から現状で
は低電源電圧化が困難なＭＯＳ集積回路もある。その結
果、電源電圧の異なる集積回路を同一のボード上に実装
して用いる場合も生じている。
【０００３】電源電圧の異なる集積回路を接続して用い
る場合、一般に入出力電圧レベルの整合性を確保するの
が困難になる。特に、電源電圧の大きなＣＭＯＳ集積回
路の出力を電源電圧の小さなＣＭＯＳ集積回路に入力す
る場合、前者のハイレベル出力電圧が後者の許容入力電
圧レベルを超えてしまい、入力保護素子に電流が流れ、
それがトリガーとなってラッチアップを生じ、過大電流
によって集積回路の破壊に至る危険さえある。
る場合、一般に入出力電圧レベルの整合性を確保するの
が困難になる。特に、電源電圧の大きなＣＭＯＳ集積回
路の出力を電源電圧の小さなＣＭＯＳ集積回路に入力す
る場合、前者のハイレベル出力電圧が後者の許容入力電
圧レベルを超えてしまい、入力保護素子に電流が流れ、
それがトリガーとなってラッチアップを生じ、過大電流
によって集積回路の破壊に至る危険さえある。
【０００４】このような不都合を避け、電源電圧の大き
な集積回路の出力電圧が電源電圧の小さな集積回路の許
容入力電圧範囲に確実に収まるようにするためには、電
源電圧の大きな集積回路においても、出力バッファ回路
の電源のみは小さな電源電圧を用いるようにすればよ
い。実際、ＭＯＳ集積回路の電源電圧が１０Ｖ以上の高
電圧から現在の主流である５Ｖへと移行する際、例えば
ＤＲＡＭにおいて、出力バッファ回路のみに接続される
５Ｖの電源端子を主電源用電源端子とは別に設けた例が
ある。
な集積回路の出力電圧が電源電圧の小さな集積回路の許
容入力電圧範囲に確実に収まるようにするためには、電
源電圧の大きな集積回路においても、出力バッファ回路
の電源のみは小さな電源電圧を用いるようにすればよ
い。実際、ＭＯＳ集積回路の電源電圧が１０Ｖ以上の高
電圧から現在の主流である５Ｖへと移行する際、例えば
ＤＲＡＭにおいて、出力バッファ回路のみに接続される
５Ｖの電源端子を主電源用電源端子とは別に設けた例が
ある。
【０００５】
【発明が解決しようとする課題】しかしながら従来の２
電源方式集積回路では、２つの電源端子に必ず電源を接
続して用いなければならない。現在のようにＭＯＳ集積
回路の電源電圧が５Ｖから３Ｖ程度へと移行する過渡期
にあるときには、５Ｖで動作する集積回路の出力を３Ｖ
で動作する集積回路に入力し、その入出力レベルの整合
性を確保するために出力専用電源が必要な場合もあれ
ば、同じ集積回路を用いても、それに接続される集積回
路も５Ｖで動作するので出力専用電源は必要ないという
場合もある。
電源方式集積回路では、２つの電源端子に必ず電源を接
続して用いなければならない。現在のようにＭＯＳ集積
回路の電源電圧が５Ｖから３Ｖ程度へと移行する過渡期
にあるときには、５Ｖで動作する集積回路の出力を３Ｖ
で動作する集積回路に入力し、その入出力レベルの整合
性を確保するために出力専用電源が必要な場合もあれ
ば、同じ集積回路を用いても、それに接続される集積回
路も５Ｖで動作するので出力専用電源は必要ないという
場合もある。
【０００６】出力専用電源が必要な場合を考慮して、従
来の２電源方式集積回路のように単に出力バッファ回路
の電源を別電源端子に接続するのみでは、出力専用電源
が必要でない場合でも、両方の電源端子に電源を接続し
て用いなければならない。一般に、ボード上の電源配線
は寄生インピーダンスに格別の配慮を払う必要があり、
しかもデカップリングコンデンサ等をも必要とするの
で、電源を接続しなければならない端子はできるだけ少
ない方がボードの設計にとっては好都合である。
来の２電源方式集積回路のように単に出力バッファ回路
の電源を別電源端子に接続するのみでは、出力専用電源
が必要でない場合でも、両方の電源端子に電源を接続し
て用いなければならない。一般に、ボード上の電源配線
は寄生インピーダンスに格別の配慮を払う必要があり、
しかもデカップリングコンデンサ等をも必要とするの
で、電源を接続しなければならない端子はできるだけ少
ない方がボードの設計にとっては好都合である。
【０００７】この発明の目的は、使用条件に合わせて出
力電圧のハイレベルが調整可能で、しかもボード上への
実装が容易な半導体集積回路を提供することである。
力電圧のハイレベルが調整可能で、しかもボード上への
実装が容易な半導体集積回路を提供することである。
【０００８】
【課題を解決するための手段】この発明の半導体集積回
路は、第１の電源端子と、第２の電源端子と、出力端子
と、第２の電源端子の電圧レベルを検出するレベル検出
回路と、第１の電源端子と出力端子間にソース・ドレイ
ン経路が接続された第１のＭＩＳトランジスタと、第２
の電源端子と出力端子間にソース・ドレイン経路が接続
された第２のＭＩＳトランジスタと、制御回路とを備え
ている。
路は、第１の電源端子と、第２の電源端子と、出力端子
と、第２の電源端子の電圧レベルを検出するレベル検出
回路と、第１の電源端子と出力端子間にソース・ドレイ
ン経路が接続された第１のＭＩＳトランジスタと、第２
の電源端子と出力端子間にソース・ドレイン経路が接続
された第２のＭＩＳトランジスタと、制御回路とを備え
ている。
【０００９】制御回路は、レベル検出回路がハイレベル
を検出したとき、第１のＭＩＳトランジスタを内部信号
にかかわらず非導通とし、第２のＭＩＳトランジスタの
ゲート電極に内部信号が印加されるようにし、また、レ
ベル検出回路がローレベルを検出したとき、第１のＭＩ
Ｓトランジスタのゲート電極に内部信号が印加されるよ
うにし、第２のＭＩＳトランジスタを内部信号にかかわ
らず非導通とするものである。
を検出したとき、第１のＭＩＳトランジスタを内部信号
にかかわらず非導通とし、第２のＭＩＳトランジスタの
ゲート電極に内部信号が印加されるようにし、また、レ
ベル検出回路がローレベルを検出したとき、第１のＭＩ
Ｓトランジスタのゲート電極に内部信号が印加されるよ
うにし、第２のＭＩＳトランジスタを内部信号にかかわ
らず非導通とするものである。
【００１０】
【作用】この半導体集積回路によれば、第２の電源端子
（出力専用電源端子）の電圧が一定レベルに達しない場
合には、出力端子に供給する電源を第２の電源（出力専
用電源）から第１の電源（主電源）に切り替えることが
できる。このため、出力専用電源を用いる必要がない場
合、出力専用電源端子をローレベル固定で用いることを
も可能とし、集積回路を実装するボードの設計をきわめ
て容易にするものである。
（出力専用電源端子）の電圧が一定レベルに達しない場
合には、出力端子に供給する電源を第２の電源（出力専
用電源）から第１の電源（主電源）に切り替えることが
できる。このため、出力専用電源を用いる必要がない場
合、出力専用電源端子をローレベル固定で用いることを
も可能とし、集積回路を実装するボードの設計をきわめ
て容易にするものである。
【００１１】
【実施例】以下、この発明の一実施例の半導体集積回路
について詳細に説明する。図１はこの発明の一実施例を
示す回路図である。図１において、１は主電源ＶD1を接
続する主電源端子（第１の電源端子）、２は出力専用電
源ＶD2を接続する出力専用電源端子（第２の電源端
子）、３は出力端子、４は出力専用電源ＶD2の電圧レベ
ルを検出するレベル検出回路、Ｔ1 ，Ｔ2 ，Ｔ3 はＭＩ
Ｓトランジスタ、Ｃは制御回路である。
について詳細に説明する。図１はこの発明の一実施例を
示す回路図である。図１において、１は主電源ＶD1を接
続する主電源端子（第１の電源端子）、２は出力専用電
源ＶD2を接続する出力専用電源端子（第２の電源端
子）、３は出力端子、４は出力専用電源ＶD2の電圧レベ
ルを検出するレベル検出回路、Ｔ1 ，Ｔ2 ，Ｔ3 はＭＩ
Ｓトランジスタ、Ｃは制御回路である。
【００１２】出力専用電源ＶD2がレベル検出回路４のし
きい値電圧ＶTIよりも高い場合、制御回路Ｃのノード５
がハイレベルとなり、集積回路が外部へ出力しようとす
る内部信号のデータＤがＭＩＳトランジスタ（第２のＭ
ＩＳトランジスタ）Ｔ2 のゲートに伝達される。一方、
ＭＩＳトランジスタ（第１のＭＩＳトランジスタ）Ｔ 1
のゲートはローレベルに固定される。その結果、出力専
用電源端子２とグラウンドとの間で直列接続されたＭＩ
ＳトランジスタＴ2 ，Ｔ3 が出力バッファとして働き、
その電源は出力専用電源ＶD2から供給されることにな
る。
きい値電圧ＶTIよりも高い場合、制御回路Ｃのノード５
がハイレベルとなり、集積回路が外部へ出力しようとす
る内部信号のデータＤがＭＩＳトランジスタ（第２のＭ
ＩＳトランジスタ）Ｔ2 のゲートに伝達される。一方、
ＭＩＳトランジスタ（第１のＭＩＳトランジスタ）Ｔ 1
のゲートはローレベルに固定される。その結果、出力専
用電源端子２とグラウンドとの間で直列接続されたＭＩ
ＳトランジスタＴ2 ，Ｔ3 が出力バッファとして働き、
その電源は出力専用電源ＶD2から供給されることにな
る。
【００１３】出力専用電源ＶD2がレベル検出回路４のし
きい値電圧ＶTIよりも低い場合には、ノード５がローレ
ベルとなり、データＤはＭＩＳトランジスタＴ1 のゲー
トに伝達され、ＭＩＳトランジスタＴ2 のゲートはロー
レベル固定となる。その結果、主電源端子１とグラウン
ドとの間で直列接続されたＭＩＳトランジスタＴ1 ，Ｔ
3 が出力バッファとして働き、その電源は主電源ＶD1か
ら供給されることになる。なお、主電源ＶD1はレベル検
出回路４、ＡＮＤゲートＡ1 ，Ａ2 、インバータＩ1 等
の電源をも兼ねている。
きい値電圧ＶTIよりも低い場合には、ノード５がローレ
ベルとなり、データＤはＭＩＳトランジスタＴ1 のゲー
トに伝達され、ＭＩＳトランジスタＴ2 のゲートはロー
レベル固定となる。その結果、主電源端子１とグラウン
ドとの間で直列接続されたＭＩＳトランジスタＴ1 ，Ｔ
3 が出力バッファとして働き、その電源は主電源ＶD1か
ら供給されることになる。なお、主電源ＶD1はレベル検
出回路４、ＡＮＤゲートＡ1 ，Ａ2 、インバータＩ1 等
の電源をも兼ねている。
【００１４】以上説明したようにこの発明によれば、出
力専用電源端子２に印加される電圧が一定レベル以下に
なると出力バッファの電源は主電源ＶD1から供給され、
一定レベルを超えると出力専用電源ＶD2から供給される
ようになる。図２は出力専用電源ＶD2の電圧によって出
力端子３の出力ＤＯの出力電圧ハイレベルがどのように
変化するかを表わすものである。以下の説明では、主電
源Ｖ D1の電圧を単にＶD1と示し、出力専用電源ＶD2の電
圧を単にＶD2と示す。
力専用電源端子２に印加される電圧が一定レベル以下に
なると出力バッファの電源は主電源ＶD1から供給され、
一定レベルを超えると出力専用電源ＶD2から供給される
ようになる。図２は出力専用電源ＶD2の電圧によって出
力端子３の出力ＤＯの出力電圧ハイレベルがどのように
変化するかを表わすものである。以下の説明では、主電
源Ｖ D1の電圧を単にＶD1と示し、出力専用電源ＶD2の電
圧を単にＶD2と示す。
【００１５】ＶD2が０からＶTI（ＶTIはインバータＩ1
のしきい値電圧）までの間では、ハイレベル出力時、主
電源ＶD1に接続されたＭＩＳトランジスタＴ1 がオンに
なる。ＭＩＳトランジスタＴ1 のゲート電圧もＶD1にな
っているので、出力電圧ハイレベルはＶD1からＮチャネ
ルＭＩＳトランジスタＴ1 のしきい値電圧ＶTNを引いた
値になる。
のしきい値電圧）までの間では、ハイレベル出力時、主
電源ＶD1に接続されたＭＩＳトランジスタＴ1 がオンに
なる。ＭＩＳトランジスタＴ1 のゲート電圧もＶD1にな
っているので、出力電圧ハイレベルはＶD1からＮチャネ
ルＭＩＳトランジスタＴ1 のしきい値電圧ＶTNを引いた
値になる。
【００１６】ＶD2がＶTIを超えると、ハイレベル出力
時、出力専用電源ＶD2に接続されたＭＩＳトランジスタ
Ｔ2 がオンになる。このときはＶD2が出力電圧ハイレベ
ルに等しくなる。ＭＩＳトランジスタＴ2 のゲート電圧
はＡＮＤゲートＡ2 の電源電圧ＶD1に等しくなっている
ので、ＶD2の電圧をさらに上げていくと、ＶD1−ＶTNに
達するまではＶD2とともに出力電圧ハイレベルも上昇す
る。ＶD1−ＶTNに達すると以後は飽和して、ＶD2をさら
に大きくしても出力電圧のハイレベルは変わらなくな
る。
時、出力専用電源ＶD2に接続されたＭＩＳトランジスタ
Ｔ2 がオンになる。このときはＶD2が出力電圧ハイレベ
ルに等しくなる。ＭＩＳトランジスタＴ2 のゲート電圧
はＡＮＤゲートＡ2 の電源電圧ＶD1に等しくなっている
ので、ＶD2の電圧をさらに上げていくと、ＶD1−ＶTNに
達するまではＶD2とともに出力電圧ハイレベルも上昇す
る。ＶD1−ＶTNに達すると以後は飽和して、ＶD2をさら
に大きくしても出力電圧のハイレベルは変わらなくな
る。
【００１７】図２からわかるように、出力専用電源端子
２をＶTIからＶD1−ＶTNまでの間の電源に接続すれば、
その電源電圧によって出力電圧のハイレベルをコントロ
ールすることができ、この発明の集積回路に接続される
他の集積回路の許容入力レベルに合わせることが可能で
ある。一方、出力電圧レベルを特に下げる必要がない場
合には、出力専用電源端子２をグラウンドあるいはＶTI
以下のローレベルに固定するだけで良く、ボードの設計
がきわめて容易になる。もちろん、出力専用電源端子２
を主電源ＶD1と共通の電源に接続するという使い方も可
能である。
２をＶTIからＶD1−ＶTNまでの間の電源に接続すれば、
その電源電圧によって出力電圧のハイレベルをコントロ
ールすることができ、この発明の集積回路に接続される
他の集積回路の許容入力レベルに合わせることが可能で
ある。一方、出力電圧レベルを特に下げる必要がない場
合には、出力専用電源端子２をグラウンドあるいはＶTI
以下のローレベルに固定するだけで良く、ボードの設計
がきわめて容易になる。もちろん、出力専用電源端子２
を主電源ＶD1と共通の電源に接続するという使い方も可
能である。
【００１８】なお、出力専用電源端子２に集積回路上で
プルダウン抵抗を付加し、出力専用電源ＶD2を必要とし
ない場合には、出力専用電源端子２をオープンとしても
使えるようにする等の応用も種々考えられるのはもちろ
んである。
プルダウン抵抗を付加し、出力専用電源ＶD2を必要とし
ない場合には、出力専用電源端子２をオープンとしても
使えるようにする等の応用も種々考えられるのはもちろ
んである。
【００１９】
【発明の効果】以上のように、この発明によれば、他の
集積回路の許容入力レベルとの整合性を確保するため
に、第２の電源（出力専用電源）を用いて出力電圧のハ
イレベルをコントロールすることが可能で、しかも、出
力電圧のハイレベルを下げる必要がない場合には、第２
の電源端子（出力専用電源端子）をグラウンドもしくは
一定値以下のローレベルに固定するだけでよく、ボード
設計がきわめて容易な半導体集積回路が実現できる。
集積回路の許容入力レベルとの整合性を確保するため
に、第２の電源（出力専用電源）を用いて出力電圧のハ
イレベルをコントロールすることが可能で、しかも、出
力電圧のハイレベルを下げる必要がない場合には、第２
の電源端子（出力専用電源端子）をグラウンドもしくは
一定値以下のローレベルに固定するだけでよく、ボード
設計がきわめて容易な半導体集積回路が実現できる。
【図１】この発明の一実施例の回路図。
【図２】この発明の一実施例の動作説明図。
１ 主電源端子（第１の電源端子） ２ 出力専用電源端子（第２の電源端子） ３ 出力端子 ４ レベル検出回路 Ｃ 制御回路 Ｔ1 ＭＩＳトランジスタ（第１のＭＩＳトランジス
タ） Ｔ2 ＭＩＳトランジスタ（第２のＭＩＳトランジス
タ）
タ） Ｔ2 ＭＩＳトランジスタ（第２のＭＩＳトランジス
タ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｂ
Claims (1)
- 【請求項１】 第１の電源端子と、第２の電源端子と、
出力端子と、前記第２の電源端子の電圧レベルを検出す
るレベル検出回路と、前記第１の電源端子と前記出力端
子間にソース・ドレイン経路が接続された第１のＭＩＳ
トランジスタと、前記第２の電源端子と前記出力端子間
にソース・ドレイン経路が接続された第２のＭＩＳトラ
ンジスタと、制御回路とを備え、 前記制御回路は、前記レベル検出回路がハイレベルを検
出したとき、前記第１のＭＩＳトランジスタを内部信号
にかかわらず非導通とし、前記第２のＭＩＳトランジス
タのゲート電極に内部信号が印加されるようにし、ま
た、前記レベル検出回路がローレベルを検出したとき、
前記第１のＭＩＳトランジスタのゲート電極に内部信号
が印加されるようにし、前記第２のＭＩＳトランジスタ
を内部信号にかかわらず非導通とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04316764A JP3133175B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04316764A JP3133175B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164362A true JPH06164362A (ja) | 1994-06-10 |
| JP3133175B2 JP3133175B2 (ja) | 2001-02-05 |
Family
ID=18080670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04316764A Expired - Fee Related JP3133175B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3133175B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700569A1 (de) * | 1987-01-10 | 1988-08-11 | Voith Gmbh J M | Streicheinrichtung |
| US6798236B2 (en) | 2002-04-12 | 2004-09-28 | Renesas Technology Corp. | Output buffer circuit with power supply voltages different from a power supply voltage applied to an internal circuit |
-
1992
- 1992-11-26 JP JP04316764A patent/JP3133175B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700569A1 (de) * | 1987-01-10 | 1988-08-11 | Voith Gmbh J M | Streicheinrichtung |
| US6798236B2 (en) | 2002-04-12 | 2004-09-28 | Renesas Technology Corp. | Output buffer circuit with power supply voltages different from a power supply voltage applied to an internal circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3133175B2 (ja) | 2001-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |