JPH03268608A - 論理レベル固定回路 - Google Patents
論理レベル固定回路Info
- Publication number
- JPH03268608A JPH03268608A JP2067028A JP6702890A JPH03268608A JP H03268608 A JPH03268608 A JP H03268608A JP 2067028 A JP2067028 A JP 2067028A JP 6702890 A JP6702890 A JP 6702890A JP H03268608 A JPH03268608 A JP H03268608A
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- Japan
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- level
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- resistor
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路における論理入力レベルを固定する回
路に係り、特にＣＭＯ８・ＩＣの入力が高インピーダン
ス状態になる論理入力の入力レベルを固定する回路方式
に関する。
路に係り、特にＣＭＯ８・ＩＣの入力が高インピーダン
ス状態になる論理入力の入力レベルを固定する回路方式
に関する。
ＣＭＯ８・ＩＣの入力は１等価的にコンデンサが多数接
続されており、各コンデンサのリーク電流等によりその
電位はＶＤＤ−ＶＳ２間にばらつ＜、シたがって入力を
高インピーダンス状態にしておくと、入力の論理レベル
が不定となり正常に動作しない。また入力レベルがＩＣ
入力のスレッシュホールド電位付近にとどまるような場
合、電源電流が大きく流れＩＣが正常動作しない場合が
ある。これを防ぐ方法として、従来は日立ＩＣメモリデ
ータブック第１１版、第８４頁に記載のように、ＣＭＯ
５ＩＣの入力レベルが高インピーダンスの時はプルアッ
プ抵抗によりＶＤＤヘプルアップするか、もしくはプル
ダウン抵抗によりｖＳＳにプルダウンする回路により、
入力レベルを固定していた。
続されており、各コンデンサのリーク電流等によりその
電位はＶＤＤ−ＶＳ２間にばらつ＜、シたがって入力を
高インピーダンス状態にしておくと、入力の論理レベル
が不定となり正常に動作しない。また入力レベルがＩＣ
入力のスレッシュホールド電位付近にとどまるような場
合、電源電流が大きく流れＩＣが正常動作しない場合が
ある。これを防ぐ方法として、従来は日立ＩＣメモリデ
ータブック第１１版、第８４頁に記載のように、ＣＭＯ
５ＩＣの入力レベルが高インピーダンスの時はプルアッ
プ抵抗によりＶＤＤヘプルアップするか、もしくはプル
ダウン抵抗によりｖＳＳにプルダウンする回路により、
入力レベルを固定していた。
上記従来技術は、入力レベルが高インピンダンス状態の
場合は、ＶＤＤと７８８間に直流パスは無いため、電源
電流は流れないが、４１ Ｈ＃ｌ又は゛′Ｌ″レベルの
論理レベルを他のＩＣから入力した場合、ＶＤＤと７８
８間に他のＩＣの出力トランジスタとプルアップ抵抗ま
たはプルダウン抵抗を経由して直流バスができ、電源電
流が流れ、論理回路の消費電力が増加する問題があった
。また従来技術で消費電力を減らす方法は、プルアップ
またはプルダウン抵抗の抵抗値を大きくすることにより
実現可能であるが、抵抗値が大きくなると、ＩＣの入出
力端子容量及び伝送ライン容量が大きい場合、ＩＣ入力
での、立上り、立下り波形の時定数（ｔ＝ＲＸＣ）が大
きくなり、ＩＣ入力のスレッシュホールド付近に長い時
間とどまることになり、前記と同様に電源電流が大きく
流れＩＣが正常動作しない問題やＩＣでの消費電力が増
加する問題があった・ 本発明の目的は、０ＭＯ８−ＩＣの入力レベルが高イン
ピーダンス状態の場合、入力レベルがＩＣ入力のスレッ
シュホールド電圧付近のレベルに長時間とどまらないよ
うに入力レベルを固定し。
場合は、ＶＤＤと７８８間に直流パスは無いため、電源
電流は流れないが、４１ Ｈ＃ｌ又は゛′Ｌ″レベルの
論理レベルを他のＩＣから入力した場合、ＶＤＤと７８
８間に他のＩＣの出力トランジスタとプルアップ抵抗ま
たはプルダウン抵抗を経由して直流バスができ、電源電
流が流れ、論理回路の消費電力が増加する問題があった
。また従来技術で消費電力を減らす方法は、プルアップ
またはプルダウン抵抗の抵抗値を大きくすることにより
実現可能であるが、抵抗値が大きくなると、ＩＣの入出
力端子容量及び伝送ライン容量が大きい場合、ＩＣ入力
での、立上り、立下り波形の時定数（ｔ＝ＲＸＣ）が大
きくなり、ＩＣ入力のスレッシュホールド付近に長い時
間とどまることになり、前記と同様に電源電流が大きく
流れＩＣが正常動作しない問題やＩＣでの消費電力が増
加する問題があった・ 本発明の目的は、０ＭＯ８−ＩＣの入力レベルが高イン
ピーダンス状態の場合、入力レベルがＩＣ入力のスレッ
シュホールド電圧付近のレベルに長時間とどまらないよ
うに入力レベルを固定し。
かつ論理レベルＩＩ ＨＩ＋または′Ｌ″を入力した場
合においても消費電力が増加しないようにすることにあ
る。
合においても消費電力が増加しないようにすることにあ
る。
上記目的を達成するために、プルアップ抵抗またはプル
ダウン抵抗と直列にＩＣ入力ラインの電圧レベルを判定
するゲート手段を設けたものである。
ダウン抵抗と直列にＩＣ入力ラインの電圧レベルを判定
するゲート手段を設けたものである。
プルアップ抵抗またはプルダウン抵抗と直列に設けた０
ＭＯ８−ＩＣの入力ラインの電圧レベルを判定するゲー
ト又は回路は、プルアップの場合０ＭＯ５−ＩＣ：入力
電圧レベルが０ＭＯ５ＩＣの入力電圧１１ Ｌ Ｆ＋レ
ベル規格値以上の時だけプルアップ抵抗が入力ラインと
電気的に接続され、プルアップ時消費電力が増加するｕ
Ｌ ｎレベル入力時プルアップ抵抗が０ＭＯ８−ＩＣ
入力ラインと切り離されるので消費電力の増加が無い。
ＭＯ８−ＩＣの入力ラインの電圧レベルを判定するゲー
ト又は回路は、プルアップの場合０ＭＯ５−ＩＣ：入力
電圧レベルが０ＭＯ５ＩＣの入力電圧１１ Ｌ Ｆ＋レ
ベル規格値以上の時だけプルアップ抵抗が入力ラインと
電気的に接続され、プルアップ時消費電力が増加するｕ
Ｌ ｎレベル入力時プルアップ抵抗が０ＭＯ８−ＩＣ
入力ラインと切り離されるので消費電力の増加が無い。
プルダウンの場合、０ＭＯ８−ＩＣの入力電圧レベルが
０ＭＯ５−ＩＣの入力電圧１１ Ｈ１９レベル規格値以
下の時だけプルダウン抵抗が入力ラインと電気的に接続
され、プルダウン時消費電力が増加する１１ ＨＰＩレ
ベル入力時はプルダウン抵抗が０ＭＯ８−ＩＣ入力ライ
ンと切り離されるので消費電力の増加が無い。
０ＭＯ５−ＩＣの入力電圧１１ Ｈ１９レベル規格値以
下の時だけプルダウン抵抗が入力ラインと電気的に接続
され、プルダウン時消費電力が増加する１１ ＨＰＩレ
ベル入力時はプルダウン抵抗が０ＭＯ８−ＩＣ入力ライ
ンと切り離されるので消費電力の増加が無い。
また入力ライン高インピーダンス時はＣＭＯＳ −ＩＣ
の入力電圧ＩＩ ＨＩ＋レベル以上またはＨＬ ＩＩレ
ベル以下に固定されるのでスレッシュホールドレベル付
近の電圧に長時間とどまらない。
の入力電圧ＩＩ ＨＩ＋レベル以上またはＨＬ ＩＩレ
ベル以下に固定されるのでスレッシュホールドレベル付
近の電圧に長時間とどまらない。
以下、本発明の一実施例を第１図〜第４図により説明す
る。
る。
第１図、第２図は本発明を０ＭＯ８−ＩＣメモリとバス
トランシーバＣＭＯＳ−ＩＣで構成したデータバスに適
用した時のブロックダイヤグラムを示す。第１図の構成
はデータ入出力が双方向性スリーステートバスバッフ７
であるＣＭＯＳ −ＩＣメモリ１０３と双方向性スリー
ステートバスバッファＣＭＯ８−ＩＣ１０１間のデータ
バス１０４をプルアップする論理レベル固定回路１０２
で構成されている。第２図の構成はＩＣメモリ１０３と
０ＭＯ８−ＩＣ１０１間のデータバス２０２をプルダウ
ンする論理レベル固定回路２０１で構成されている６第
１図、第２図の論理レベル固定回路１０２と２０１が本
発明の回路である。第３図に論理レベル固定回路１０２
の回路図を示す１回路構成は、コンパレータ３０１とエ
ンハンスメント形ＰチャネルＭＯＳトランジスタ（以下
Ｐ−ＭＯＳトランジスタと略す）３０２と抵抗３０３で
構成されている。第４図に論理レベル固定回路２０１の
回路図を示す、回路構成は。
トランシーバＣＭＯＳ−ＩＣで構成したデータバスに適
用した時のブロックダイヤグラムを示す。第１図の構成
はデータ入出力が双方向性スリーステートバスバッフ７
であるＣＭＯＳ −ＩＣメモリ１０３と双方向性スリー
ステートバスバッファＣＭＯ８−ＩＣ１０１間のデータ
バス１０４をプルアップする論理レベル固定回路１０２
で構成されている。第２図の構成はＩＣメモリ１０３と
０ＭＯ８−ＩＣ１０１間のデータバス２０２をプルダウ
ンする論理レベル固定回路２０１で構成されている６第
１図、第２図の論理レベル固定回路１０２と２０１が本
発明の回路である。第３図に論理レベル固定回路１０２
の回路図を示す１回路構成は、コンパレータ３０１とエ
ンハンスメント形ＰチャネルＭＯＳトランジスタ（以下
Ｐ−ＭＯＳトランジスタと略す）３０２と抵抗３０３で
構成されている。第４図に論理レベル固定回路２０１の
回路図を示す、回路構成は。
コンパレータ４０１とエンハンスメント形ＮチャネルＭ
ＯＳトランジスタ（以下Ｎ−ＭＯ８トランジスタと略す
）４０２と抵抗４０３で構成されている。
ＯＳトランジスタ（以下Ｎ−ＭＯ８トランジスタと略す
）４０２と抵抗４０３で構成されている。
次に第１図〜第４図により、この論理レベル固定回路１
０２と２０１の動作をそれぞれ説明する。
０２と２０１の動作をそれぞれ説明する。
まず論理レベル固定回路１０２の動作について説明する
。第３図中のコンパレータ３０１は、第１図データバス
１０４の電圧レベルがＩＣメモリ１０３のデータ入力電
圧ｔｉＬ”レベル規格値または、０ＭＯ８−ＩＣＩＯＩ
の入力電圧１１Ｌ”レベル規格値のどちらか低い電圧値
以上になった時のみＰ−ＭＯＳトランジスタ３０２をＯ
Ｎさせる電圧レベルを出力し抵抗３０３と電源ラインＶ
ｃｃとを電気的に接続して、データバス１０４をＶｃｃ
にプルアツブする。したがって、データバス１０４が高
インピーダンス状態の時はデータバス１０４に接続して
いる０ＭＯ５−ＩＣＩＯＩ及びＩＣメモリ１０３の入力
電圧レベルは入力電圧１（Ｌ Ｉ＋レベル規格値以下も
しくは、約Ｖｃｃ電圧レベルに固定される。また、どち
らかのＩＣから“Ｌ”レベルを出力し、データバス１０
４を“Ｌ”レベルにした時は、コンパレータ３０１はＰ
−ＭＯＳトランジスタ３０２をＯＦＦさせる電圧を出力
するため、電源ラインＶｃｃと抵抗３０３は電気的に切
り離すので、Ｖｃｃと“Ｌ”レベル駆動ＩＣ間での直流
電流バスが無くなり消費電力の増加が無くなる。
。第３図中のコンパレータ３０１は、第１図データバス
１０４の電圧レベルがＩＣメモリ１０３のデータ入力電
圧ｔｉＬ”レベル規格値または、０ＭＯ８−ＩＣＩＯＩ
の入力電圧１１Ｌ”レベル規格値のどちらか低い電圧値
以上になった時のみＰ−ＭＯＳトランジスタ３０２をＯ
Ｎさせる電圧レベルを出力し抵抗３０３と電源ラインＶ
ｃｃとを電気的に接続して、データバス１０４をＶｃｃ
にプルアツブする。したがって、データバス１０４が高
インピーダンス状態の時はデータバス１０４に接続して
いる０ＭＯ５−ＩＣＩＯＩ及びＩＣメモリ１０３の入力
電圧レベルは入力電圧１（Ｌ Ｉ＋レベル規格値以下も
しくは、約Ｖｃｃ電圧レベルに固定される。また、どち
らかのＩＣから“Ｌ”レベルを出力し、データバス１０
４を“Ｌ”レベルにした時は、コンパレータ３０１はＰ
−ＭＯＳトランジスタ３０２をＯＦＦさせる電圧を出力
するため、電源ラインＶｃｃと抵抗３０３は電気的に切
り離すので、Ｖｃｃと“Ｌ”レベル駆動ＩＣ間での直流
電流バスが無くなり消費電力の増加が無くなる。
次に論理レベル固定回路２０１の動作について説明する
。第４図中のコンパレータ４０１は、第２図データバス
２０２の電圧レベルがＩＣメモリ１０３のデータ入力電
圧１１ Ｈ＃ｌレベル規格値またはＣＭＯＳ−ＩＣＩＯ
Ｉの入力電圧ＩＬ ＨＩ＋レベル規格値のどちらか高い
電圧値以下になった時のみＮ−ＭＯＳトランジスタ４０
２をＯＮさせる電圧レベルを出力し抵抗４０３とＧＮＤ
（Ｖｓｓ）とを電気的に接続して、データバス２０２
をＧＮＤにプルダウンする。したがって、データバス２
０２が高インピーダンス状態の時はデータバス２０２に
接続しているＣＭＯ５ＩＣＩＯＩ及び１０３の入力電圧
レベルは入力電圧ＬＬ Ｈ＃ｌレベル規格値以上もしく
は、約ＧＮＤレベルに固定される。また、どちらかのＩ
Ｃから“Ｈ”レベルを出力しデータバス２０２を（ＩＨ
”レベルにした時は、コンパレータ４０１はＮ−ＭＯＳ
トランジスタ４０２をＯＦ’ Ｆさせる電圧を出力す
るためＧＮＤと抵抗４０３は電気的に切り離されので、
“Ｈ”レベル駆動ＩＣとＧＮＤ間での直流電流パスが無
くなり消費電力の増加が無い。
。第４図中のコンパレータ４０１は、第２図データバス
２０２の電圧レベルがＩＣメモリ１０３のデータ入力電
圧１１ Ｈ＃ｌレベル規格値またはＣＭＯＳ−ＩＣＩＯ
Ｉの入力電圧ＩＬ ＨＩ＋レベル規格値のどちらか高い
電圧値以下になった時のみＮ−ＭＯＳトランジスタ４０
２をＯＮさせる電圧レベルを出力し抵抗４０３とＧＮＤ
（Ｖｓｓ）とを電気的に接続して、データバス２０２
をＧＮＤにプルダウンする。したがって、データバス２
０２が高インピーダンス状態の時はデータバス２０２に
接続しているＣＭＯ５ＩＣＩＯＩ及び１０３の入力電圧
レベルは入力電圧ＬＬ Ｈ＃ｌレベル規格値以上もしく
は、約ＧＮＤレベルに固定される。また、どちらかのＩ
Ｃから“Ｈ”レベルを出力しデータバス２０２を（ＩＨ
”レベルにした時は、コンパレータ４０１はＮ−ＭＯＳ
トランジスタ４０２をＯＦ’ Ｆさせる電圧を出力す
るためＧＮＤと抵抗４０３は電気的に切り離されので、
“Ｈ”レベル駆動ＩＣとＧＮＤ間での直流電流パスが無
くなり消費電力の増加が無い。
本発明によれば、高インピーダンス状態での０ＭＯ５−
ＩＣ入力を確実に、入力電圧規格値のＩＩ Ｈ１１また
はＩＩ Ｌ Ｐ！レベルに固定でき、かつ“ＨＩＩｇＩ
Ｌ”レベル入力時にプルアップ、プルダウン抵抗による
消費電力の増加を低減できる効果がある。
ＩＣ入力を確実に、入力電圧規格値のＩＩ Ｈ１１また
はＩＩ Ｌ Ｐ！レベルに固定でき、かつ“ＨＩＩｇＩ
Ｌ”レベル入力時にプルアップ、プルダウン抵抗による
消費電力の増加を低減できる効果がある。
第１図、第２図は本発明の実施例のブロックダイヤグラ
ム図、第３図、第４図は、論理レベル固定回路の詳細図
である。 １０１・・・０ＭＯ８ＩＣ１１０２・・・論理レベル固
定回路、１０３・・・０ＭＯ８ＩＣメモリ、１０４・・
・データバス、２０１・・・論理レベル固定回路、２０
２・・・データバス、３０１・・・コンパレータ、３０
２・・・Ｐ−ＭＯＳトランジスタ、３０３・・・抵抗、
４０１・・・コンパレータ、４０２・・・Ｎ−ＭＯＳ
トランジスタ、４０３・・・抵抗。 躬 １ 閏 第 ２圀
ム図、第３図、第４図は、論理レベル固定回路の詳細図
である。 １０１・・・０ＭＯ８ＩＣ１１０２・・・論理レベル固
定回路、１０３・・・０ＭＯ８ＩＣメモリ、１０４・・
・データバス、２０１・・・論理レベル固定回路、２０
２・・・データバス、３０１・・・コンパレータ、３０
２・・・Ｐ−ＭＯＳトランジスタ、３０３・・・抵抗、
４０１・・・コンパレータ、４０２・・・Ｎ−ＭＯＳ
トランジスタ、４０３・・・抵抗。 躬 １ 閏 第 ２圀
Claims (1)
- １、２値の入力レベルを判定するゲート手段と電気的ス
イッチング手段と抵抗より成る論理電圧レベル固定回路
において、上記ゲート手段の判定結果によりＯＮ、ＯＦ
Ｆする電気的スイッチング手段を設けたことを特徴とす
る論理電圧レベル固定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067028A JPH03268608A (ja) | 1990-03-19 | 1990-03-19 | 論理レベル固定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067028A JPH03268608A (ja) | 1990-03-19 | 1990-03-19 | 論理レベル固定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268608A true JPH03268608A (ja) | 1991-11-29 |
Family
ID=13333023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067028A Pending JPH03268608A (ja) | 1990-03-19 | 1990-03-19 | 論理レベル固定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109494681A (zh) * | 2017-09-13 | 2019-03-19 | 罗伯特·博世有限公司 | 用于电气设备的控制输入端保护电路 |
-
1990
- 1990-03-19 JP JP2067028A patent/JPH03268608A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109494681A (zh) * | 2017-09-13 | 2019-03-19 | 罗伯特·博世有限公司 | 用于电气设备的控制输入端保护电路 |
| EP3457568A1 (de) * | 2017-09-13 | 2019-03-20 | Robert Bosch GmbH | Steuereingangs-schutzschaltung für ein elektrisches gerät |
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