JPH057798B2 - - Google Patents
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- JPH057798B2 JPH057798B2 JP61131087A JP13108786A JPH057798B2 JP H057798 B2 JPH057798 B2 JP H057798B2 JP 61131087 A JP61131087 A JP 61131087A JP 13108786 A JP13108786 A JP 13108786A JP H057798 B2 JPH057798 B2 JP H057798B2
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- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 13
- 230000015654 memory Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の出力回路に関し、特に半
導体装置の電源線および接地線の電位変動幅を減
少した半導体装置の出力回路に関する。
導体装置の電源線および接地線の電位変動幅を減
少した半導体装置の出力回路に関する。
従来、MOS（金属酸化膜半導体）メモリ等の半
導体装置に高速動作が要求されるに従い、出力波
形の立ち上がりあるいは立ち下がり時間を短縮す
べく、出力トランジスタはそのＷ／Ｌ（ここで、
Ｗはチヤンネル幅、Ｌはチヤンネル長）が大きい
ものが用いられるようになつて来ている。Ｗ／Ｌ
が大きくなると相互コンダクタンスgmも大きく
なるので、出力トランジスタの出力がハイレベル
（以下、Ｈと称する）からローレベル（以下、Ｌ
と称する）あるいはＬからＨへ遷移するときに、
出力トランジスタ中を瞬時大電流が流れ、出力ト
ランジスタの出力に接続された配線等のもつ負荷
容量を充放電する時間が短くなり、従つて出力波
形の立上がりおよび立下がりが急峻になる。
導体装置に高速動作が要求されるに従い、出力波
形の立ち上がりあるいは立ち下がり時間を短縮す
べく、出力トランジスタはそのＷ／Ｌ（ここで、
Ｗはチヤンネル幅、Ｌはチヤンネル長）が大きい
ものが用いられるようになつて来ている。Ｗ／Ｌ
が大きくなると相互コンダクタンスgmも大きく
なるので、出力トランジスタの出力がハイレベル
（以下、Ｈと称する）からローレベル（以下、Ｌ
と称する）あるいはＬからＨへ遷移するときに、
出力トランジスタ中を瞬時大電流が流れ、出力ト
ランジスタの出力に接続された配線等のもつ負荷
容量を充放電する時間が短くなり、従つて出力波
形の立上がりおよび立下がりが急峻になる。
しかしながら、上述の従来技術により出力トラ
ンジスタのＷ／Ｌを大きくして、瞬時大電流を出
力トランジスタに流すと、以下の問題が生じる。
すなわち、出力トランジスタおよび内部の集積回
路（以下、ICと称する）が接続されている電源
線や接地線は、一般に抵抗やインダクタンスを持
つが、出力トランジスタを介して瞬時ではあるが
大電流が流れることにより、電源線や接地線の電
位は、上記抵抗やインダクタンスにより、一瞬で
はあるが変動する。電源線や接地線のこの電位変
動は内部ICに雑音として与えられるので、出力
トランジスタの出力の遷移時に、例えばダイナミ
ツクメモリではセンスアンプ、スタテイツクメモ
リでは入力バツフアやセンスアンプ等の内部IC
が干渉を受けて誤動作を起したり、外部の集積回
路に誤つた情報を与えてしまつたりする。
ンジスタのＷ／Ｌを大きくして、瞬時大電流を出
力トランジスタに流すと、以下の問題が生じる。
すなわち、出力トランジスタおよび内部の集積回
路（以下、ICと称する）が接続されている電源
線や接地線は、一般に抵抗やインダクタンスを持
つが、出力トランジスタを介して瞬時ではあるが
大電流が流れることにより、電源線や接地線の電
位は、上記抵抗やインダクタンスにより、一瞬で
はあるが変動する。電源線や接地線のこの電位変
動は内部ICに雑音として与えられるので、出力
トランジスタの出力の遷移時に、例えばダイナミ
ツクメモリではセンスアンプ、スタテイツクメモ
リでは入力バツフアやセンスアンプ等の内部IC
が干渉を受けて誤動作を起したり、外部の集積回
路に誤つた情報を与えてしまつたりする。
一般に、ICの電源としては5V±５％のものが
用いられるが、出力トランジスタを流れる瞬時大
電流は、電源電圧が高くなる程、そのゲートに印
加される電圧が大きくなるので大きくなる。
用いられるが、出力トランジスタを流れる瞬時大
電流は、電源電圧が高くなる程、そのゲートに印
加される電圧が大きくなるので大きくなる。
本発明の目的は、上述の従来技術における問題
にかんがみ、半導体装置の出力トランジスタのド
レイン及び又は前段プルアツプトランジスタのド
レインにクランプ回路を接続するという構想に基
づき、内部回路と出力回路を有する半導体装置の
出力回路を流れる大電流により電源線及び接地線
の電位が変動して内部回路の論理動作に悪影響を
及ぼすことを防止することにある。
にかんがみ、半導体装置の出力トランジスタのド
レイン及び又は前段プルアツプトランジスタのド
レインにクランプ回路を接続するという構想に基
づき、内部回路と出力回路を有する半導体装置の
出力回路を流れる大電流により電源線及び接地線
の電位が変動して内部回路の論理動作に悪影響を
及ぼすことを防止することにある。
以下、本発明の実施例を添付の図面に基づいて
従来例と対比しながら説明する。
従来例と対比しながら説明する。
第１図ないし第５図は従来例およびその問題点
を説明するための図であり、第６図は本発明の１
実施例を示す回路図である。
を説明するための図であり、第６図は本発明の１
実施例を示す回路図である。
第１図は半導体装置における従来の出力バツフ
アを示す回路図である。第１図において、出力バ
ツフアは３段の増幅器からなる構成となつてお
り、入力段インバータは直列接続されたMOSト
ランジスタT1，T2，T3，T4からなつており、最
終出力段は直列接続されたMOSトランジスタT5
およびT6からなつている。各々のインバータは
電源線Vccと接地線Vssの間に接続されている。
Ｄ，はこの出力バツフアの入力端でありO1は
出力端である。
アを示す回路図である。第１図において、出力バ
ツフアは３段の増幅器からなる構成となつてお
り、入力段インバータは直列接続されたMOSト
ランジスタT1，T2，T3，T4からなつており、最
終出力段は直列接続されたMOSトランジスタT5
およびT6からなつている。各々のインバータは
電源線Vccと接地線Vssの間に接続されている。
Ｄ，はこの出力バツフアの入力端でありO1は
出力端である。
出力段の出力側には(1)MOSトランジスタT5の
ソースおよびMOSトランジスタT6のドレインの
接合容量、(2)出力端O1の配線容量CINT、(3)出力端
O1に接続される外部トランジスタのゲート容量
CEXT等の和である負荷容量Ｃ（Ｃ＝CINT＋CEXT）
が存在するため、出力端O1に得られる波形の立
上りおよび立下りに時間がかかる、いわゆる波形
のなまりを伴つている。この波形のなまりを急峻
にするために、出力トランジスタT5およびT6の
Ｗ／Ｌは非常に大きくしてある。このためトラン
ジスタT5およびT6には、出力の遷移時に瞬間的
に大電流が流れる。例えば、入力端Ｄおよびが
それぞれＬおよびＨで、出力端O1がＨの定常状
態から、入力端ＤおよびがそれぞれＨおよびＬ
になり、出力端O1がＨからＬに遷移しようとす
るとき、負荷容量Ｃは充填された状態にあり、ト
ランジスタT5がオフ、トランジスタT6がオンに
なると、Ｃの電荷は急速にトランジスタT6を介
して接地線Vssに放電される。この時の瞬時大電
流により、集積回路の半導体チツプ上での接地線
Vssと外部の接地線VSSEとの間にある抵抗Ｒやイ
ンダクタンスＬに電圧降下を生じ、接地線Vssの
電位が一瞬ではあるが上昇してしまう。この逆
に、出力端O1がＬからＨに遷移しようとすると
きは、トランジスタT5がオン、T6がオフになり、
負荷容量Ｃは電源線VccからトランジスタT6を介
する電流により急速に充電される。この時の瞬時
大電流により、チツプ上の電源線Vccの電位は、
チツプ上の電源線Vccと外部の電源線VCCEとの間
の抵抗やインダクタンスによる電圧降下により一
瞬ではあるが低下する。
ソースおよびMOSトランジスタT6のドレインの
接合容量、(2)出力端O1の配線容量CINT、(3)出力端
O1に接続される外部トランジスタのゲート容量
CEXT等の和である負荷容量Ｃ（Ｃ＝CINT＋CEXT）
が存在するため、出力端O1に得られる波形の立
上りおよび立下りに時間がかかる、いわゆる波形
のなまりを伴つている。この波形のなまりを急峻
にするために、出力トランジスタT5およびT6の
Ｗ／Ｌは非常に大きくしてある。このためトラン
ジスタT5およびT6には、出力の遷移時に瞬間的
に大電流が流れる。例えば、入力端Ｄおよびが
それぞれＬおよびＨで、出力端O1がＨの定常状
態から、入力端ＤおよびがそれぞれＨおよびＬ
になり、出力端O1がＨからＬに遷移しようとす
るとき、負荷容量Ｃは充填された状態にあり、ト
ランジスタT5がオフ、トランジスタT6がオンに
なると、Ｃの電荷は急速にトランジスタT6を介
して接地線Vssに放電される。この時の瞬時大電
流により、集積回路の半導体チツプ上での接地線
Vssと外部の接地線VSSEとの間にある抵抗Ｒやイ
ンダクタンスＬに電圧降下を生じ、接地線Vssの
電位が一瞬ではあるが上昇してしまう。この逆
に、出力端O1がＬからＨに遷移しようとすると
きは、トランジスタT5がオン、T6がオフになり、
負荷容量Ｃは電源線VccからトランジスタT6を介
する電流により急速に充電される。この時の瞬時
大電流により、チツプ上の電源線Vccの電位は、
チツプ上の電源線Vccと外部の電源線VCCEとの間
の抵抗やインダクタンスによる電圧降下により一
瞬ではあるが低下する。
上述した接地線電位の瞬間的上昇および電源線
電位の瞬間的低下は、出力バツフアに接続されて
いる内部ICや、外部ICに様々の問題すなわち性
能の劣化やはなはだしくは誤動作を引き起す。
電位の瞬間的低下は、出力バツフアに接続されて
いる内部ICや、外部ICに様々の問題すなわち性
能の劣化やはなはだしくは誤動作を引き起す。
第２図は、第１図の出力バツフアが内部ICお
よび外部ICに接続された系の概略ブロツク図で
ある。第２図において、半導体装置IC1の出力バ
ツフアOUTは接地線Vss、電源線Vcc、入力端Ｄ
およびをそれぞれ介して内部のIC10に接続され
ている。出力端O1は外部のIC2の入力バツフアに
接続されている。IC2の入力バツフアは、IC1の電
源線Vccおよび接地線Vssと異なる電源線Vcc′およ
び接地線Vss′の間に直列に接続されたトランジス
タQ1およびQ2からなつており、O2はこの入力バ
ツフアの出力端である。O1がＨおよびＬに応じ
てO2はそれぞれＬおよびＨになる。
よび外部ICに接続された系の概略ブロツク図で
ある。第２図において、半導体装置IC1の出力バ
ツフアOUTは接地線Vss、電源線Vcc、入力端Ｄ
およびをそれぞれ介して内部のIC10に接続され
ている。出力端O1は外部のIC2の入力バツフアに
接続されている。IC2の入力バツフアは、IC1の電
源線Vccおよび接地線Vssと異なる電源線Vcc′およ
び接地線Vss′の間に直列に接続されたトランジス
タQ1およびQ2からなつており、O2はこの入力バ
ツフアの出力端である。O1がＨおよびＬに応じ
てO2はそれぞれＬおよびＨになる。
第３図は第２図の出力バツフアOUTの出力端
O1の電位レベルと外部IC2の入力バツフアの出力
端O2の電位レベルの関係を示すグラフである。
第３図からわかるように、出力端O1のＬからＨ
への遷移に応じて出力端O2はＨからＬに遷移す
る。今、出力端O1がＨレベルの点Ａにあるとす
る。この時、電源線Vccに瞬時大電流が流れて電
源線電位が低下すると、これに伴つて出力端O1
のレベルも低下し、点Ｂのレベルになつた場合、
外部のIC2の入力バツフアの出力端O2はＬからＨ
に反転してしまう。このように、出力端O1が完
全に反転していないにもかかわらず、外部IC2の
入力バツフアの出力が反転するという誤動作が生
ずる。
O1の電位レベルと外部IC2の入力バツフアの出力
端O2の電位レベルの関係を示すグラフである。
第３図からわかるように、出力端O1のＬからＨ
への遷移に応じて出力端O2はＨからＬに遷移す
る。今、出力端O1がＨレベルの点Ａにあるとす
る。この時、電源線Vccに瞬時大電流が流れて電
源線電位が低下すると、これに伴つて出力端O1
のレベルも低下し、点Ｂのレベルになつた場合、
外部のIC2の入力バツフアの出力端O2はＬからＨ
に反転してしまう。このように、出力端O1が完
全に反転していないにもかかわらず、外部IC2の
入力バツフアの出力が反転するという誤動作が生
ずる。
接地線Vssの電位変動は内部のIC10の動作にも
影響を与える。第４図は第３図のIC1が周知の半
導体記憶装置である場合の要部回路図である。第
４図において、IC1である半導体記憶装置は、メ
モリセルMC、このメモリセルMCの出力を増幅
するセンスアンプSAおよびセンスアンプSAの出
力を増幅出力する出力バツフアOUTを備えてい
る。センスアンプSAは、メモリセルMCの出力
を検出する検出部SEN、ＨとＬの中間レベルの
信号を出力する基準部REFおよびSENとREFの
差を増幅する差動増幅器DEFからなつている。
SENはMOSトランジスタT10，T11，T12および
T13から構成されている。REFはOUTトランジ
スタT20，T21，T22，T23およびT24とフローテイ
ングゲートトランジスタT25から構成されてい
る。周知の如くフローテイングゲートトランジス
タT25のgmを他のトランジスタのそれの半分に
しておけば、上記中間レベルがREFの出力に得
られる。DEFはMOUSトランジスタT15，T16，
T17，T18，およびT19から構成されている。DEF
はトランジスタT16のゲートにSENの出力を受け
取り、トランジスタT18のゲートにREFの出力を
受け取り、これらの比較により、出力バツフア
OUTの入力端Ｄ，にＨまたはＬのレベルの信
号を与える。
影響を与える。第４図は第３図のIC1が周知の半
導体記憶装置である場合の要部回路図である。第
４図において、IC1である半導体記憶装置は、メ
モリセルMC、このメモリセルMCの出力を増幅
するセンスアンプSAおよびセンスアンプSAの出
力を増幅出力する出力バツフアOUTを備えてい
る。センスアンプSAは、メモリセルMCの出力
を検出する検出部SEN、ＨとＬの中間レベルの
信号を出力する基準部REFおよびSENとREFの
差を増幅する差動増幅器DEFからなつている。
SENはMOSトランジスタT10，T11，T12および
T13から構成されている。REFはOUTトランジ
スタT20，T21，T22，T23およびT24とフローテイ
ングゲートトランジスタT25から構成されてい
る。周知の如くフローテイングゲートトランジス
タT25のgmを他のトランジスタのそれの半分に
しておけば、上記中間レベルがREFの出力に得
られる。DEFはMOUSトランジスタT15，T16，
T17，T18，およびT19から構成されている。DEF
はトランジスタT16のゲートにSENの出力を受け
取り、トランジスタT18のゲートにREFの出力を
受け取り、これらの比較により、出力バツフア
OUTの入力端Ｄ，にＨまたはＬのレベルの信
号を与える。
今、出力バツフアOUTの動作MOSトランジス
タT6（第１図）に瞬時大電流が流れて出力バツフ
アOUTの近傍の接地線Vccの電位が上昇したとす
る。出力バツフアOUTの近傍にはセンスアンプ
SAの基準部REFが配置されていたとすると、こ
の基準部の接地電位はSEN，DEFあるいはメモ
リセルMCのそれより高くなり中間レベルの電位
が上昇する。この結果、差動増幅器DEFの動作
トランジスタT16のゲートの電位が、本来ならば
Ｈレベルであるにもかかわらず、上昇した中間レ
ベルより低いという事態が発生し、出力バツフア
OUTの入力端Ｄ，に誤つた信号が伝達される。
タT6（第１図）に瞬時大電流が流れて出力バツフ
アOUTの近傍の接地線Vccの電位が上昇したとす
る。出力バツフアOUTの近傍にはセンスアンプ
SAの基準部REFが配置されていたとすると、こ
の基準部の接地電位はSEN，DEFあるいはメモ
リセルMCのそれより高くなり中間レベルの電位
が上昇する。この結果、差動増幅器DEFの動作
トランジスタT16のゲートの電位が、本来ならば
Ｈレベルであるにもかかわらず、上昇した中間レ
ベルより低いという事態が発生し、出力バツフア
OUTの入力端Ｄ，に誤つた信号が伝達される。
出力バツフアOUTの近傍に配置されたものが、
DEFやSENである場合、あるいはメモリセルMC
である場合も、同様に接地線電位の変動の影響を
受ける。
DEFやSENである場合、あるいはメモリセルMC
である場合も、同様に接地線電位の変動の影響を
受ける。
第５図を参照すれば接地線電位の変動が各回路
に及ぼす影響が一層よく理解できる。第５図は周
知の１チツププ半導体記憶装置の平面図である。
第５図において接地線Vssは縦横に延伸して配置
されており、横方向の接地線Vsshにはｎ個のセン
スアンプSA1，SA2，……，SAoおよび各センス
アンプ近傍の出力バツフアOUT1，OUT2，…
…，OUToが接続されている。縦方向の接地線
VssvにはセンスアンプMCが接地されている。接
地線VssはパツドＰにおいて、リード線ｌに接続
され、リード線ｌを介して外部電源（図示せず）
cmの負端子に接続されている。
に及ぼす影響が一層よく理解できる。第５図は周
知の１チツププ半導体記憶装置の平面図である。
第５図において接地線Vssは縦横に延伸して配置
されており、横方向の接地線Vsshにはｎ個のセン
スアンプSA1，SA2，……，SAoおよび各センス
アンプ近傍の出力バツフアOUT1，OUT2，…
…，OUToが接続されている。縦方向の接地線
VssvにはセンスアンプMCが接地されている。接
地線VssはパツドＰにおいて、リード線ｌに接続
され、リード線ｌを介して外部電源（図示せず）
cmの負端子に接続されている。
今、出力バツフアOUT1において出力の動作ト
ランジスタを介して瞬時大電流が接地線に流れ込
んだとする。この瞬時大電流は横方向の接地線
Vsshからリード線ｌを介して外部に流れるため接
地線電位が上昇するのは主に出力バツフアOUT1
の近傍のみである。従つて、接地電位の変動の影
響を最も強く受けるのはこの場合センスアンプ
SA1である。
ランジスタを介して瞬時大電流が接地線に流れ込
んだとする。この瞬時大電流は横方向の接地線
Vsshからリード線ｌを介して外部に流れるため接
地線電位が上昇するのは主に出力バツフアOUT1
の近傍のみである。従つて、接地電位の変動の影
響を最も強く受けるのはこの場合センスアンプ
SA1である。
以上、第２図ないし第５図について述べて来た
ように、出力バツフアの出力トランジスタに瞬時
大電流が流れることにより、この出力バツフアに
接続される回路に種々の悪影響を及ぼす。
ように、出力バツフアの出力トランジスタに瞬時
大電流が流れることにより、この出力バツフアに
接続される回路に種々の悪影響を及ぼす。
本発明は出力バツフアの出力トランジスタを流
れる瞬時大電流を極力抑えようとするものであ
り、次に第６図について本発明の実施例を説明す
る。第６図は半導体装置における本発明による出
力バツフアの１実施例を示す回路図である。第６
図において、第１図と同一部分には同一符号を付
してあり、第１図と異なるところは、出力段イン
バータの負荷MOSトランジスタT5のドレインが
ドレイン電圧クランプ回路を介して電流線Vccに
接続されていることである。さらに、T5，T6の
ゲートの前段のプルアツプトランジスタT1，T2
のドレインがドレインに電圧クランプ回路を介し
て電源線Vccに接続されていることである。
れる瞬時大電流を極力抑えようとするものであ
り、次に第６図について本発明の実施例を説明す
る。第６図は半導体装置における本発明による出
力バツフアの１実施例を示す回路図である。第６
図において、第１図と同一部分には同一符号を付
してあり、第１図と異なるところは、出力段イン
バータの負荷MOSトランジスタT5のドレインが
ドレイン電圧クランプ回路を介して電流線Vccに
接続されていることである。さらに、T5，T6の
ゲートの前段のプルアツプトランジスタT1，T2
のドレインがドレインに電圧クランプ回路を介し
て電源線Vccに接続されていることである。
すなわち、本実施例では出力トランジスタT5，
T6のゲートに印加される電位が5V−５％以内に
クランプされるようにするために、プルアツプト
ランジスタT1，T3のドレイン電圧及び出力トラ
ンジスタT5のドレイン電圧が高くならないよう
に制御している。
T6のゲートに印加される電位が5V−５％以内に
クランプされるようにするために、プルアツプト
ランジスタT1，T3のドレイン電圧及び出力トラ
ンジスタT5のドレイン電圧が高くならないよう
に制御している。
この制御はトランジスタT51，T52、抵抗R1，
R2，R3よりなるドレイン電圧クランプ回路で行
なわれ、T51は電源VccとVccpとの間に設けられて
いる。その動作は次のとおりである。
R2，R3よりなるドレイン電圧クランプ回路で行
なわれ、T51は電源VccとVccpとの間に設けられて
いる。その動作は次のとおりである。
すなわちVccは抵抗R1，R2により分割されて
T52とR3よりなるインバータに印加される。R3は
抵抗であるため、T52のゲート電圧に対してこの
インバータの出力IVはリニアに変化する。そこ
でこの出力をトランジスタT51のゲートに印加す
る。このためVccがより高くなろうとするとT52
のゲートが高くなり、IVが低くなりT51のgmは
小となり、Vccpは低いレベルにクランプされる。
その結果T5，T6のゲート電位は所定値以下にク
ランプされる。従つて、出力トランジスタT5，
T6を流れる過渡電流は小さく抑えられ、それに
より、電流線Vccの電位変動の幅も小さく抑えら
れる。それと共にT5のドレイン電位自体もクラ
ンプされT5を流れる電流値を抑えることができ
る。この結果、T51を介してVccpに接続されてい
るVccの電位の変動が抑制され、したがつてVccに
接続されている内部回路（第６図には図示せず。
第２図のIC10参照）の誤動作は防止される。
T52とR3よりなるインバータに印加される。R3は
抵抗であるため、T52のゲート電圧に対してこの
インバータの出力IVはリニアに変化する。そこ
でこの出力をトランジスタT51のゲートに印加す
る。このためVccがより高くなろうとするとT52
のゲートが高くなり、IVが低くなりT51のgmは
小となり、Vccpは低いレベルにクランプされる。
その結果T5，T6のゲート電位は所定値以下にク
ランプされる。従つて、出力トランジスタT5，
T6を流れる過渡電流は小さく抑えられ、それに
より、電流線Vccの電位変動の幅も小さく抑えら
れる。それと共にT5のドレイン電位自体もクラ
ンプされT5を流れる電流値を抑えることができ
る。この結果、T51を介してVccpに接続されてい
るVccの電位の変動が抑制され、したがつてVccに
接続されている内部回路（第６図には図示せず。
第２図のIC10参照）の誤動作は防止される。
尚、第６図ではT1，T3，T5のドレインがVccp
に共通接続されており、これが最良の形態である
が、T1，T3のドレインのみをVccpに接続し、T5
のドレインはVccに接続してもよい。又、これと
逆にT1，T3のドレインはVccに接続し、V5のド
レインはVccpに接続してもよい。
に共通接続されており、これが最良の形態である
が、T1，T3のドレインのみをVccpに接続し、T5
のドレインはVccに接続してもよい。又、これと
逆にT1，T3のドレインはVccに接続し、V5のド
レインはVccpに接続してもよい。
以上の説明から明らかなように、本発明により
半導体装置の電源線の電位変動幅は減少されるの
で、半導体装置内部における誤動作やこれに接続
される外部回路への悪影響を防止することが可能
となる。
半導体装置の電源線の電位変動幅は減少されるの
で、半導体装置内部における誤動作やこれに接続
される外部回路への悪影響を防止することが可能
となる。
第１図は半導体装置における従来の出力バツフ
アを示す回路図、第２図ないし第５図は第１図の
回路の問題点を説明するための図であつて第２図
は第１図の出力バツフアが内部ICおよび外部IC
に接続された系の概略ブロツク図、第３図は第２
図の出力バツフアの出力端O1の電位レベルと外
部ICの入力バツフアの出力端O2の電位レベルの
関係を示すグラフ、第４図は第３図のIC1が周知
の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そ
して第６図は本発明の実施例による出力バツフア
を示す回路図である。 OUT……出力バツフア、Vcc……電源線、Vss
……接地線、T1……入力段インバータの負荷
MOSトランジスタ、T2……入力段インバータの
動作MOSトランジスタ、T3……出力段インバー
タの負荷MOSトランジスタ、T4……出力段イン
バータの動作MOSトランジスタ、Ｃ……負荷容
量、Ｒ……抵抗、Ｌ……インダクタンス、T51，
T52……クランプ回路を構成するトランジスタ、
R1〜R3……クランプ回路を構成する抵抗。
アを示す回路図、第２図ないし第５図は第１図の
回路の問題点を説明するための図であつて第２図
は第１図の出力バツフアが内部ICおよび外部IC
に接続された系の概略ブロツク図、第３図は第２
図の出力バツフアの出力端O1の電位レベルと外
部ICの入力バツフアの出力端O2の電位レベルの
関係を示すグラフ、第４図は第３図のIC1が周知
の半導体記憶装置である場合の要部回路図、第５
図は周知の１チツプ半導体記憶装置の平面図、そ
して第６図は本発明の実施例による出力バツフア
を示す回路図である。 OUT……出力バツフア、Vcc……電源線、Vss
……接地線、T1……入力段インバータの負荷
MOSトランジスタ、T2……入力段インバータの
動作MOSトランジスタ、T3……出力段インバー
タの負荷MOSトランジスタ、T4……出力段イン
バータの動作MOSトランジスタ、Ｃ……負荷容
量、Ｒ……抵抗、Ｌ……インダクタンス、T51，
T52……クランプ回路を構成するトランジスタ、
R1〜R3……クランプ回路を構成する抵抗。
Claims (1)
- 【特許請求の範囲】 １ 内部回路IC10と、 前記内部回路IC10からの信号を外部へ伝達する
ための出力回路OUTと、 前記内部回路IC10に外部からの第１の電源電圧
を供給する第１の電源線Vccと、 前記出力回路OUTに第２の電源電圧を供給す
る第２の電源線Vccpと、 前記第１の電源線Vccと前記第２の電源線Vccp
の間に設けられ、前記第２の電源線Vccpに対し
て、前記第１の電源電圧をクランプして得られる
前記第２の電源電圧を供給するクランプ回路
T51，T52，R1，R2，R3とを具備し、 前記クランプ回路T51，T52，R1，R2，R3は、
前記第２の電源電圧を前記出力回路OUTの正常
動作電圧にクランプすることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131087A JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131087A JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100509A Division JPS583183A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621190A JPS621190A (ja) | 1987-01-07 |
| JPH057798B2 true JPH057798B2 (ja) | 1993-01-29 |
Family
ID=15049673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131087A Granted JPS621190A (ja) | 1986-06-07 | 1986-06-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621190A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0762805B2 (ja) * | 1987-02-20 | 1995-07-05 | 日本電気株式会社 | 半導体装置 |
| KR910007740B1 (ko) * | 1989-05-02 | 1991-09-30 | 삼성전자 주식회사 | 비트라인 안정화를 위한 전원전압 추적회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432940A (en) * | 1977-08-19 | 1979-03-10 | Omron Tateisi Electronics Co | Power circuit for c-mos |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS6153799A (ja) * | 1984-08-23 | 1986-03-17 | 松下電器産業株式会社 | 部品供給装置 |
-
1986
- 1986-06-07 JP JP61131087A patent/JPS621190A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432940A (en) * | 1977-08-19 | 1979-03-10 | Omron Tateisi Electronics Co | Power circuit for c-mos |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS6153799A (ja) * | 1984-08-23 | 1986-03-17 | 松下電器産業株式会社 | 部品供給装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS621190A (ja) | 1987-01-07 |
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