JPH0762805B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0762805B2 JPH0762805B2 JP62038187A JP3818787A JPH0762805B2 JP H0762805 B2 JPH0762805 B2 JP H0762805B2 JP 62038187 A JP62038187 A JP 62038187A JP 3818787 A JP3818787 A JP 3818787A JP H0762805 B2 JPH0762805 B2 JP H0762805B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential
- side power
- semiconductor device
- low
- Prior art date
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- Control Of Voltage And Current In General (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に入力端子及び電源供給
端子におけるインダクタンスと入力配線容量とを有する
半導体装置に関する。
端子におけるインダクタンスと入力配線容量とを有する
半導体装置に関する。
従来、半導体装置においては、入力端子及び電源端子に
おけるインダクタンスと入力配線容量により入力信号の
レベル遷移があったとき共振を開始して半導体装置の誤
動作を起す場合があった。
おけるインダクタンスと入力配線容量により入力信号の
レベル遷移があったとき共振を開始して半導体装置の誤
動作を起す場合があった。
即ち、第２図に示すように、半導体基板1aと半導体基板
1aに搭載される内部回路２とを有する半導体装置の高電
位側電源電圧が供給される高電位側供電点Vc及び低電位
側電源電圧が供給される低電位側供電点VEにおけるイン
ダクタンス（ボンディングワイヤなど）をL11及びL21と
し、入力端子Ti（１≦ｉ≦n,n≧１の整数）におけるイ
ンダクタンスをL3iとし、入力端子Tiから内部回路２へ
の配線と高電位側配線との配線容量をC1i，低電位側配
線との配線容量をC2iとしたとき、第２図の半導体装置
の回路図の共振時の等価回路図は第３図のように示され
る。
1aに搭載される内部回路２とを有する半導体装置の高電
位側電源電圧が供給される高電位側供電点Vc及び低電位
側電源電圧が供給される低電位側供電点VEにおけるイン
ダクタンス（ボンディングワイヤなど）をL11及びL21と
し、入力端子Ti（１≦ｉ≦n,n≧１の整数）におけるイ
ンダクタンスをL3iとし、入力端子Tiから内部回路２へ
の配線と高電位側配線との配線容量をC1i，低電位側配
線との配線容量をC2iとしたとき、第２図の半導体装置
の回路図の共振時の等価回路図は第３図のように示され
る。
第３図において、コイルL3のインダクタンスLPはL11とL
21の並列インダクタンス、コンデンサC1の容量はC11〜C
1i〜C1n及びC21〜C2i〜C2nのすべての並列容量、コイル
L4のインダクタンスLIはL31〜L3i〜L3nの並列インダク
タンスである。
21の並列インダクタンス、コンデンサC1の容量はC11〜C
1i〜C1n及びC21〜C2i〜C2nのすべての並列容量、コイル
L4のインダクタンスLIはL31〜L3i〜L3nの並列インダク
タンスである。
ここで、それぞれのインダクタンス及び容量は式（１）
〜式（４）の関係にあるものとする。
〜式（４）の関係にあるものとする。
L11＝L21 …（１） L31＝……＝L3i＝……＝L3n …（２） C11＝……＝C1i＝……＝C1n …（３） C21＝……＝C2i＝……＝C2n …（４） 又、内部回路２の高電位側供電点VCと低電位側供電点VE
との間は内部回路２で決定される非常に低いインピーダ
ンスを有しているので交流的には短絡状態であるとす
る。
との間は内部回路２で決定される非常に低いインピーダ
ンスを有しているので交流的には短絡状態であるとす
る。
半導体装置の入力端子Tiは入力が遷移した後は固定レベ
ルとなる。又、高電位側供電点VC及び低電位側供電点VE
は電源端子TPに置きかえられ固定電位である。
ルとなる。又、高電位側供電点VC及び低電位側供電点VE
は電源端子TPに置きかえられ固定電位である。
いま、入力端子Tiの入力信号のレベルが急峻に遷移した
時に第３図に示す等価回路が直列共振を開始し、コイル
L3,L4に誘起される電圧とコンデンサC1に充電される電
圧とが逆位相で動くため、第３図に示される節点ａとｂ
における電位は位相がπずれた共振波形が直流電圧に重
畳された値となる。
時に第３図に示す等価回路が直列共振を開始し、コイル
L3,L4に誘起される電圧とコンデンサC1に充電される電
圧とが逆位相で動くため、第３図に示される節点ａとｂ
における電位は位相がπずれた共振波形が直流電圧に重
畳された値となる。
ここで、高電位側供電点VCと低電位側供電点VEの電源電
位は同相で動くため内部回路２の内部電位はすべて電源
電位と同相に動く。この結果、第２図に示す入力端子Ti
から見て半導体基板１の内部の節点Niの電位は高電位側
供電点VC及び低電位側供電点VEの電源電位と逆相で動く
ため、内部回路２で発生されるリファレンス電圧Vrefと
節点Niの電位とは逆相で動くことになり、第４図に示す
ように、リファレンス電圧Vrefと入力信号レベルVINが
交差して誤動作を発生する。
位は同相で動くため内部回路２の内部電位はすべて電源
電位と同相に動く。この結果、第２図に示す入力端子Ti
から見て半導体基板１の内部の節点Niの電位は高電位側
供電点VC及び低電位側供電点VEの電源電位と逆相で動く
ため、内部回路２で発生されるリファレンス電圧Vrefと
節点Niの電位とは逆相で動くことになり、第４図に示す
ように、リファレンス電圧Vrefと入力信号レベルVINが
交差して誤動作を発生する。
上述した従来の半導体装置は、入力信号レベルが急峻に
遷移したとき入力信号と電源回路の寄生インダクタンス
及び寄生容量により直列共振を発生し、入力信号側の電
位と内部回路との電位が逆相関係で動くので、内部回路
が誤動作を発生するという欠点がある。
遷移したとき入力信号と電源回路の寄生インダクタンス
及び寄生容量により直列共振を発生し、入力信号側の電
位と内部回路との電位が逆相関係で動くので、内部回路
が誤動作を発生するという欠点がある。
本発明の半導体装置は、半導体基板上に形成された内部
回路が、高電位側供電点を介して高電位側電源電位に、
低電位側供電点を介して低電位側電源電位にそれぞれ接
続される半導体装置において、第１の抵抗素子および第
１のコイル素子を並列接続した第１の制動素子、第２の
抵抗素子および第２のコイル素子を並列接続した第２の
制動素子とを備え、前記内部回路が、前記高電位側強電
点に接続された前記第１の制動素子を介して前記高位側
電源電位に、前記低電位側強電点に接続された前記第２
の制動素子を介して前記低位側電源電位にそれぞれ接続
される構成を特徴とする。
回路が、高電位側供電点を介して高電位側電源電位に、
低電位側供電点を介して低電位側電源電位にそれぞれ接
続される半導体装置において、第１の抵抗素子および第
１のコイル素子を並列接続した第１の制動素子、第２の
抵抗素子および第２のコイル素子を並列接続した第２の
制動素子とを備え、前記内部回路が、前記高電位側強電
点に接続された前記第１の制動素子を介して前記高位側
電源電位に、前記低電位側強電点に接続された前記第２
の制動素子を介して前記低位側電源電位にそれぞれ接続
される構成を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示す実施例と上述した第２図の従来の半導体装
置との相違点は、半導体基板１に対して高電位側供電点
VCと配線容量を含む内部回路２への高電位側電源入力端
との間にコイル素子（以下、単にコイルと称す）L1を挿
入しコイルL1に並列に抵抗素子（以下、単に抵抗と称
す）R1を接続し、コイルL1と抵抗R1で制動素子を構成し
たこと、及び低電位側供電点VEと配線容量を含む内部回
路２への低電位側電源入力端との間にもコイルL2と抵抗
R2を並列接続した制動素子を挿入したことである。
置との相違点は、半導体基板１に対して高電位側供電点
VCと配線容量を含む内部回路２への高電位側電源入力端
との間にコイル素子（以下、単にコイルと称す）L1を挿
入しコイルL1に並列に抵抗素子（以下、単に抵抗と称
す）R1を接続し、コイルL1と抵抗R1で制動素子を構成し
たこと、及び低電位側供電点VEと配線容量を含む内部回
路２への低電位側電源入力端との間にもコイルL2と抵抗
R2を並列接続した制動素子を挿入したことである。
このように構成することにより、上述した従来の直列共
振によって発生する交流電流を制動し、内部回路２に供
給される直流電流はコイルL1,L2を介して電位降下を防
止している。
振によって発生する交流電流を制動し、内部回路２に供
給される直流電流はコイルL1,L2を介して電位降下を防
止している。
以上説明したように本発明の半導体装置は、コイルと抵
抗とを並列接続した制動素子を電源回路に挿入すること
により、直列共振を制動しかつ回路動作に必要な直流電
流に対してほとんど影響をなくすことができるという効
果がある。
抗とを並列接続した制動素子を電源回路に挿入すること
により、直列共振を制動しかつ回路動作に必要な直流電
流に対してほとんど影響をなくすことができるという効
果がある。
第１図は本発明の一実施例の回路図、第２図は従来の半
導体装置の一例の回路図、第３図は第２図の半導体装置
の直列共振時の等価回路図、第４図は第２図の半導体装
置の直列共振時の動作を説明するための波形図である。 1,1a……半導体基板、２……内部回路、C1……コンデン
サ、L1,L2,L3,L4……コイル、R1,R2……抵抗。
導体装置の一例の回路図、第３図は第２図の半導体装置
の直列共振時の等価回路図、第４図は第２図の半導体装
置の直列共振時の動作を説明するための波形図である。 1,1a……半導体基板、２……内部回路、C1……コンデン
サ、L1,L2,L3,L4……コイル、R1,R2……抵抗。
Claims (1)
- 【請求項１】半導体基板上に形成された内部回路が、高
電位側供電点を介して高電位側電源電位に、低電位側供
電点を介して低電位側電源電位にそれぞれ接続される半
導体装置において、第１の抵抗素子および第１のコイル
素子を並列接続した第１の制動素子と、第２の抵抗素子
および第２のコイル素子を並列接続した第２の制動素子
とを備え、前記内部回路が、前記高電位側強電点に接続
された前記第１の制動素子を介して前記高位側電源電位
に、前記低電位側強電点に接続された前記第２の制動素
子を介して前記低位側電源電位にそれぞれ接続される構
成を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038187A JPH0762805B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038187A JPH0762805B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204422A JPS63204422A (ja) | 1988-08-24 |
| JPH0762805B2 true JPH0762805B2 (ja) | 1995-07-05 |
Family
ID=12518371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038187A Expired - Lifetime JPH0762805B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762805B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621190A (ja) * | 1986-06-07 | 1987-01-07 | Fujitsu Ltd | 半導体集積回路装置 |
-
1987
- 1987-02-20 JP JP62038187A patent/JPH0762805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204422A (ja) | 1988-08-24 |
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