JP3610321B2 - スイッチング電源装置及びこれに用いられる制御回路、並びに、スイッチング電源装置の制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置及びこれに用いられる制御回路に関し、さらに詳細には、位相シフト制御方式を用いたスイッチング電源装置及びこれに用いられる制御回路に関する。また本発明は、スイッチング電源装置の制御方法に関し、さらに詳細には、位相シフト制御方式によるスイッチング電源装置の制御方法に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。ここで、大容量が要求されるスイッチング電源装置のスイッチング回路としては、いわゆるフルブリッジ回路が用いられることが一般的であるが、この種のスイッチング回路において発生するスイッチング損失を低減可能な駆動方式として、いわゆる位相シフト制御方式が知られている。
【０００３】
図１０は、従来のスイッチング電源装置１０を示す回路図である。
【０００４】
図１０に示されるように、従来のスイッチング電源装置１０は、入力電源１１の両端間に接続された入力コンデンサ１２と、第１〜第４のトランジスタ１３〜１６からなるスイッチング回路１７と、トランス１８と、ダイオード１９及び２０からなる整流回路２１と、インダクタ２２及びコンデンサ２３からなる平滑回路２４と、スイッチング回路１７の動作を制御する制御回路２５とを備えており、平滑回路２４の出力は負荷２６に接続されている。また、スイッチング回路１７と入力コンデンサ１２との間には、配線に起因する寄生インダクタンス２７が存在している。
【０００５】
制御回路２５は平滑回路２４からの出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の値となるようスイッチング回路１７の動作を制御する回路であり、位相シフト制御方式によってその出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。このような位相シフト制御を行う制御回路としては、例えば、米国特許第５，２９１，３８４号公報に記載された制御回路が知られている。
【０００６】
図１１は、従来のスイッチング電源装置１０の動作を示すタイミング図である。
【０００７】
図１１に示されるように、位相シフト制御においては、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｂは、所定のデッドタイムをはさんで交互にハイレベルとなり、Ｐｕｌｓｅ−Ｃは、Ｐｕｌｓｅ−Ｂに対して位相シフトされ、Ｐｕｌｓｅ−Ｄは、Ｐｕｌｓｅ−Ａに対して位相シフトされる。ここで、トランス１８の１次側の電圧Ｖｍｔの波形は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量、並びに、Ｐｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量によって決まる。具体的には、図１１に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間においては、第１のトランジスタ１３及び第４のトランジスタ１６の両方がオン状態となるため、トランス１８の１次側の電圧ＶｍｔはＶｉｎとなる一方、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間においては、第２のトランジスタ１４及び第３のトランジスタ１５の両方がオン状態となるため、トランス１８の１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間においては、トランス１８の１次側の電圧Ｖｍｔはゼロである。
【０００８】
したがって、トランス１８の２次側へ伝送される電力は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量によって決まり、入力電源１１の電圧Ｖｉｎが小さくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を減少させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を長くする。一方、入力電源１１の電圧Ｖｉｎが大きくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を増大させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を短くする。このため、負荷２６が軽負荷状態若しくは無負荷状態になると、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はゼロとなり、トランス１８の２次側には電力が伝送されない状態とされる。
【０００９】
図１２は、軽負荷状態若しくは無負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【００１０】
図１２に示されるように、従来のスイッチング電源装置１０においては、軽負荷状態若しくは無負荷状態になると、Ｐｕｌｓｅ−Ｃの位相はＰｕｌｓｅ−Ｂに対して約１８０°（約半周期）シフトし、Ｐｕｌｓｅ−Ｄの位相はＰｕｌｓｅ−Ａに対して約１８０°シフトするため、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はなくなる。これにより、トランス１８の１次側の電圧Ｖｍｔはゼロに固定される。このとき、従来のスイッチング電源装置１０においては、図１２に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｃは実質的に同一波形であり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｄは実質的に同一波形となっている。
【００１１】
制御回路２５によるこのような制御は、制御回路２５内において生成されるのこぎり波のレベルと出力電圧Ｖｏに対応する内部信号のレベルとの比較に基づいて行われる。この場合、制御回路２５内で生成されるのこぎり波の周期は、クロック信号の周期と一致しており、クロック信号がハイレベルとなっている期間においてのこぎり波のレベルは最低レベルを維持し、クロック信号がローレベルとなっている期間においてのこぎり波のレベルは直線的に増大する。
【００１２】
【発明が解決しようとする課題】
しかしながら、同公報に記載された制御回路２５を用いた従来のスイッチング電源装置１０においては、出力電圧Ｖｏに対応する内部信号のレベルとのこぎり波のレベルとの比較を、のこぎり波の最小レベルから最大レベルの全領域に亘って有効に行うことができないか、或いは、トランス１８の１次側電圧Ｖｍｔを入力電圧Ｖｉｎ（−Ｖｉｎ）とすべき期間の最小値（出力パルスの最小幅）を実質的に無限小まで制御することができないという問題があった。以下これについて、詳細に説明する。
【００１３】
同公報に記載された制御回路２５を用いた場合、トランス１８の１次側電圧である出力パルスは、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが現れてから、のこぎり波のレベルが出力電圧Ｖｏに対応する内部信号のレベルを超えるまでの期間において発生するが、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｂの立ち上がりエッジは、同公報に記載されているようにクロック信号の立ち上がりエッジが現れてから所定期間経過後に現れる。ここで、クロック信号の立ち上がりエッジが現れてからＰｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが現れるまでの期間は、いわゆるデッドタイムである。
【００１４】
図１３は、同公報に記載された制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が長い場合における、出力電圧Ｖｏに対応する内部信号のレベルと比較可能なのこぎり波のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【００１５】
図１３に示されるように、同公報に記載された制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が長い場合、デッドタイム中においてのこぎり波のレベルの上昇が始まることから、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが出現するタイミング（デッドタイムが終了するタイミング）においては、のこぎり波のレベルは既にその最小レベルよりも所定レベルＶｔだけ上昇している。
【００１６】
ところが、上述のとおり、トランス１８の１次側電圧である出力パルスは、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが現れてから、のこぎり波のレベルが出力電圧Ｖｏに対応する内部信号のレベルを超えるまでの期間において発生することから、出力電圧Ｖｏに対応する内部信号のレベルが上記所定レベルＶｔ以下である場合には出力パルスは発生しない。すなわち、従来の制御回路２５においては、出力電圧Ｖｏに対応する内部信号のレベルとのこぎり波のレベルとの比較が、のこぎり波の最小レベルから上記所定レベルＶｔまでの領域においては有効に行われず、のこぎり波のレベルが上記所定レベルＶｔを超える領域においてのみ当該比較を有効に行うことが可能となる。
【００１７】
このように、制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が長い場合には、出力電圧Ｖｏに対応する内部信号のレベルと比較可能なのこぎり波のレベルが、所定の領域（＞Ｖｔ）に制限されることが分かる。一方、出力パルスの最小幅については、実質的に無限小まで制御することが可能である。
【００１８】
図１４は、同公報に記載された制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が短い場合における、出力電圧Ｖｏに対応する内部信号のレベルと比較可能なのこぎり波のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【００１９】
図１４に示されるように、同公報に記載された制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が短い場合、のこぎり波のレベルが最小レベルとなっている期間において、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが出現する。すなわち、のこぎり波のレベルが最小レベルとなっている期間において、デッドタイムが終了する。したがって、この場合には、出力電圧Ｖｏに対応する内部信号のレベルとのこぎり波のレベルとの比較を、のこぎり波の最小レベルから最大レベルの実質的全領域に亘って有効に行うことが可能となる。
【００２０】
ところが、上述のとおり、トランス１８の１次側電圧である出力パルスは、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが現れてから、のこぎり波のレベルが出力電圧Ｖｏに対応する内部信号のレベルを超えるまでの期間において発生することから、出力パルスの最小幅は、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッジが現れてからクロック信号の立ち下がりエッジが現れるまでの期間に制限され、それ以下の幅を持った出力パルスを発生させることはできない。
【００２１】
このように、制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が短い場合には、出力パルスの最小幅が制限され、無限小まで制御することはできない。一方、出力電圧Ｖｏに対応する内部信号のレベルとのこぎり波のレベルとの比較は、のこぎり波の最小レベルから最大レベルの実質的全領域に亘って有効に行うことが可能である。
【００２２】
以上から明らかなように、同公報に記載された制御回路２５においては、クロック信号のパルス幅（ハイレベル期間）とデッドタイムとが等しければ、出力電圧Ｖｏに対応する内部信号のレベルとのこぎり波のレベルとの比較をのこぎり波の最小レベルから最大レベルの実質的全領域に亘って有効に行うことができ、且つ、出力パルスの最小幅を実質的に無限小まで制御することができる。しかしながら、クロック信号のパルス幅（ハイレベル期間）は、ユーザによって自由に変更することができない一方、デッドタイムは、スイッチング電源装置１０の特性に大きく関わる要素であることから、これをクロック信号のパルス幅（ハイレベル期間）との関係のみにおいて自由に設定することはできない。このため、同公報に記載された制御回路２５において、クロック信号のパルス幅（ハイレベル期間）とデッドタイムとを完全に一致させることは困難である。
【００２３】
このため、従来のスイッチング電源装置１０においては、スイッチング回路１７の制御を高精度で行うことは困難であった。
【００２４】
したがって、本発明の目的は、スイッチング回路の制御が高精度に行われるスイッチング電源装置を提供することである。
【００２５】
また、本発明の他の目的は、スイッチング電源装置に用いられる制御回路であって、スイッチング電源装置に含まれるスイッチング回路を高精度に制御することができる制御回路を提供することである。
【００２６】
また、本発明のさらに他の目的は、スイッチング電源装置に含まれるスイッチング回路を高精度に制御することができるスイッチング電源装置の制御方法を提供することである。
【００２７】
【課題を解決するための手段】
本発明のかかる目的は、トランスと、前記トランスの１次側に設けられ、第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えたスイッチング電源装置であって、前記制御回路が、前記第１のアームを駆動する出力信号をクロック信号に基づいて生成し、前記第２のアームを駆動する出力信号を、前記第１のアームを駆動する前記出力信号のデッドタイムに基づいて生成されたのこぎり波を基準として生成することを特徴とするスイッチング電源装置によって達成される。
【００３０】
本発明の好ましい実施態様においては、スイッチング電源装置は、さらに、前記スイッチング回路に含まれる前記各スイッチに対してそれぞれ並列に設けられた複数のコンデンサ及び複数のスナバ回路と、前記第１のアームと前記トランスとの間に挿入されたインダクタとを備えている。
【００３１】
本発明の前記目的はまた、フルブリッジ型のスイッチング回路を含むスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、前記第１のデッドタイムに基づいてのこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記第２の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第５の手段とを備える制御回路によって達成される。
【００３２】
本発明の好ましい実施態様においては、前記第３の手段が、前記第１のデッドタイムにおいて活性状態となる第３の内部信号を生成する論理回路と、前記第３の内部信号が活性状態となっている期間において前記のこぎり波を最小レベルとするランプ回路とを含む。
【００３３】
本発明のさらに好ましい実施態様においては、前記ランプ回路は、前記第３の内部信号が非活性状態となっている期間において前記のこぎり波のレベルを上昇させる。
【００３４】
本発明の前記目的はまた、いずれも高位側スイッチ及び低位側スイッチからなる第１及び第２のアームを備えるスイッチング電源装置を制御する制御回路であって、前記第１のアームを構成する高位側スイッチ及び前記第１のアームを構成する低位側スイッチを交互にオンさせる第１の手段と、前記第１のアームを構成する高位側スイッチがターンオンするタイミング及び前記第１のアームを構成する低位側スイッチがターンオンするタイミングにおいて上昇を開始するのこぎり波を生成する第２の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、前記第２のアームを構成する高位側スイッチ及び前記第２のアームを構成する低位側スイッチを制御する第３の手段とを備える制御回路によって達成される。
【００３５】
本発明の前記目的はまた、フルブリッジ型のスイッチング回路を含むスイッチング電源装置の駆動方法であって、前記スイッチング回路の第１のアームのデッドタイムを検出し、検出されたデッドタイムに基づいてのこぎり波を生成し、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づいて前記スイッチング回路の第２のアームを駆動する出力信号を生成することを特徴とするスイッチング電源装置の駆動方法によって達成される。
【００３６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００３７】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置３０を示す回路図である。
【００３８】
図１に示されるように、本実施態様にかかるスイッチング電源装置３０は、入力電源３１の両端間に接続された入力コンデンサ３２と、第１〜第４のトランジスタ３３〜３６を含むフルブリッジ型のスイッチング回路３７と、トランス３８と、スイッチング回路３７とトランス３８との間に挿入されたインダクタ３９と、ダイオード４０及び４１からなる整流回路４２と、インダクタ４３及びコンデンサ４４からなる平滑回路４５と、スイッチング回路３７の動作を制御する制御回路４６と、制御回路４６と第１〜第４のトランジスタ３３〜３６との間にそれぞれ設けられた第１〜第４の絶縁回路４７〜５０とを備えており、整流回路４２及び平滑回路４５からなる出力回路は、負荷５１に接続されている。また、スイッチング回路３７と入力コンデンサ３２との間には、配線に起因する寄生インダクタンス６８が存在している。ここで、第１〜第４の絶縁回路４７〜５０は、スイッチング電源装置３０の１次側回路と２次側回路との絶縁状態を確保しつつ、制御回路４６より出力される出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを第１〜第４のトランジスタ３３〜３６のゲートにそれぞれ供給する回路である。
【００３９】
また、図１に示されるように、スイッチング回路３７には、第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたコンデンサ５２〜５５がさらに含まれており、これらコンデンサ５２〜５５は、インダクタ３９との共振によって第１〜第４のトランジスタ３３〜３６のスイッチング損失を低減する役割を果たす。さらに、スイッチング回路３７には、第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたスナバ回路５６〜５９がさらに含まれており、これらスナバ回路５６〜５９は、それぞれ抵抗６０〜６３とコンデンサ６４〜６７の直列回路によって構成される。スナバ回路５６〜５９は、第１〜第４のトランジスタ３３〜３６に印加されるサージ電圧を緩和する役割を果たす。
【００４０】
制御回路４６は平滑回路４５からの出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の値となるようスイッチング回路３７の動作を制御する回路であり、位相シフト制御方式によってその出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。
【００４１】
図２は、制御回路４６の回路図である。
【００４２】
図２に示されるように、制御回路４６は、クロック信号ＣＬＫを生成する発振器７０を備え、かかるクロック信号ＣＬＫはデータラッチ回路７１のクロック入力端子（ＣＫ）に供給される。ここで、発振器７０によって生成されるクロック信号ＣＬＫの周波数は、周波数設定信号ＦＲＥＱ．ＳＥＴによって設定することができる。データラッチ回路７１の反転出力端子（反転Ｑ）は、そのデータ入力端子（Ｄ）に接続されていることから、データラッチ回路７１の反転出力端子（反転Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ａ’の論理レベル及び非反転出力端子（Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ｂ’の論理レベルは、クロック信号ＣＬＫの立ち上がりエッジに応答して反転することになる。
【００４３】
これら内部信号Ｐｕｌｓｅ−Ａ’及び内部信号Ｐｕｌｓｅ−Ｂ’は、それぞれ第１のデッドタイム生成回路７２及び第２のデッドタイム生成回路７３に供給され、これら第１のデッドタイム生成回路７２及び第２のデッドタイム生成回路７３の出力信号Ｐｕｌｓｅ−Ａ及び出力信号Ｐｕｌｓｅ−Ｂは、それぞれ図１に示した第１及び第２の絶縁回路４７、４８に供給される。
【００４４】
また、制御回路４６は出力信号Ｐｌｕｓｅ−Ａ及び出力信号Ｐｌｕｓｅ−Ｂを入力とする非論理和回路（ＮＯＲ）９０及びランプ回路７４を備え、ランプ回路７４の入力端７４ａと接地電位ＧＮＤとの間には、非論理和回路（ＮＯＲ）９０の出力である内部信号ＤＥＬＡＹＡ−Ｂをゲートに受けるトランジスタ７５が接続されている。これにより、ランプ回路７４の入力端７４ａは、内部信号ＤＥＬＡＹＡ−Ｂがハイレベルとなるたびに接地され、これに応答してランプ回路７４は、内部信号ＤＥＬＡＹＡ−Ｂの周期に応答したのこぎり波ＲＡＭＰ−１を生成することができる。
【００４５】
また、制御回路４６は抵抗７６、７７からなる分圧回路７８を備え、かかる分圧回路７８によって、出力電圧Ｖｏを分圧した誤差電圧Ｅ／Ａ−が生成される。かかる誤差電圧Ｅ／Ａ−は、誤差アンプ７９の反転入力端子（−）に供給されて基準電圧Ｖｒｅｆと比較され、その結果に基づいて第１の比較信号ＣＯＭＰ−１が生成される。すなわち、誤差アンプ７９の出力である第１の比較信号ＣＯＭＰ−１の電圧レベルは、誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとの大小関係及びその電圧差に応じて定められ、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも高ければ高いほど第１の比較信号ＣＯＭＰ−１の電圧は低くなり、逆に、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも低ければ低いほど第１の比較信号ＣＯＭＰ−１の電圧は高くなる。ここで、基準電圧Ｖｒｅｆとは、制御回路４６の内部で生成される電圧であり、出力電圧Ｖｏの目標値に基づいて設定される。
【００４６】
第１の比較信号ＣＯＭＰ−１は、第１のコンパレータ８０の反転入力端子（−）及び第２のコンパレータ８１の非反転入力端子（＋）に供給される。第１のコンパレータ８０の非反転入力端子（＋）には電圧源８２の出力電圧Ｖ８２が供給されており、これにより、第１のコンパレータ８０においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高い場合には、その出力である第２の比較信号ＣＯＭＰ−２はローレベルとなり、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い場合には、その出力である第２の比較信号ＣＯＭＰ−２はハイレベルとなる。本明細書においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高い状態を「通常負荷状態」と呼び、逆に、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い状態を「軽負荷状態」若しくは「無負荷状態」と呼ぶことがある。
【００４７】
一方、第２のコンパレータ８１の反転入力端子（−）には、のこぎり波ＲＡＭＰ−１に電圧源８３による直流電圧Ｖ８３を重畳した信号ＲＡＭＰ−２が供給されており、これにより、第２のコンパレータ８１においては、第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも高い場合には、その出力である第３の比較信号ＣＯＭＰ−３はハイレベルとなり、第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも低い場合には、その出力である第３の比較信号ＣＯＭＰ−３はローレベルとなる。本実施態様においては、電圧源８２の出力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３は、実質的に等しく設定されている。
【００４８】
第２の比較信号ＣＯＭＰ−２は、非論理和回路（ＮＯＲ）８４の一方の入力端に供給され、非論理和回路（ＮＯＲ）８４の他方の入力端には、インバータ８５より内部信号ＤＥＬＡＹＡ−Ｂの反転信号が供給される。さらに、第３の比較信号ＣＯＭＰ−３は、非論理和回路（ＮＯＲ）８６の一方の入力端に供給され、非論理和回路（ＮＯＲ）８６の他方の入力端には、内部信号ＤＥＬＡＹＡ−Ｂが供給される。
【００４９】
さらに、制御回路４６はＲＳフリップフロップによって構成されるＰＷＭラッチ回路８７を備え、そのリセット入力端子（Ｒ）には非論理和回路（ＮＯＲ）８４の出力である信号ＲＥＳＥＴが供給され、そのセット入力端子（Ｓ）には非論理和回路（ＮＯＲ）８６の出力である信号ＳＥＴが供給される。ＰＷＭラッチ回路８７の反転出力端子（反転Ｑ）より出力される内部信号ＰＷＭは、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の一方の入力端に共通に供給され、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の他方の入力端には、内部信号Ｐｕｌｓｅ−Ｂ’ が共通に供給される。
【００５０】
排他的非論理和回路（ＸＮＯＲ）８８の出力である内部信号Ｐｕｌｓｅ−Ｃ’及び排他的論理和回路（ＸＯＲ）８９の出力である内部信号Ｐｕｌｓｅ−Ｄ’は、それぞれ第３のデッドタイム生成回路９４及び第４のデッドタイム生成回路９５に供給され、これら第３のデッドタイム生成回路９４及び第４のデッドタイム生成回路９５の出力信号Ｐｕｌｓｅ−Ｃ及び出力信号Ｐｕｌｓｅ−Ｄは、それぞれ図１に示した第３及び第４の絶縁回路４９、５０に供給される。
【００５１】
図３は、第１〜第４のデッドタイム生成回路７２、７３、９４、９５の具体的な回路構成を示す回路図である。
【００５２】
図３に示されるように、第１〜第４のデッドタイム生成回路７２、７３、９４、９５は、いずれも遅延回路９６及び非論理和回路（ＮＯＲ）９７を備えており、非論理和回路（ＮＯＲ）９７の一方の入力端には、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’が直接供給され、非論理和回路（ＮＯＲ）９７の他方の入力端には、遅延回路９６によって内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’ を遅延した遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”が供給される。ここで、遅延回路９６による遅延量は、第１及び第２のデッドタイム生成回路７２、７３については遅延量設定信号ＤＥＬＡＹＳＥＴＡ−Ｂによって設定することができ、第３及び第４のデッドタイム生成回路９４、９５については遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定することができる。遅延量設定信号ＤＥＬＡＹＳＥＴＡ−Ｂによって設定された遅延量（ＴｄｅｌａｙＡ−Ｂ）は、第１及び第２のデッドタイム生成回路７２、７３において実質的に互いに等しく、同様に、遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定された遅延量（ＴｄｅｌａｙＣ−Ｄ）は、第３及び第４のデッドタイム生成回路９４、９５において実質的に互いに等しい。
【００５３】
図４は、第１〜第４のデッドタイム生成回路７２、７３、９４、９５の動作を示すタイミング図である。
【００５４】
図４に示されるように、遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の波形は、それぞれ対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’に対して遅延回路９６による遅延量（ＴｄｅｌａｙＡ−ＢまたはＴｄｅｌａｙＣ−Ｄ）だけ遅れるため、出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’及び遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”がいずれもローレベルの期間においてハイレベルとなる。したがって、出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の立ち下がりエッジに応答して立ち上がり、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’の立ち上がりエッジに応答して立ち下がる波形となる。
【００５５】
次に、制御回路４６の動作について説明する。
【００５６】
図５は、通常負荷状態における制御回路４６の動作を示すタイミング図である。
【００５７】
図５に示されるように、通常負荷状態においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高いことから、第１のコンパレータ８０の出力である第２の比較信号ＣＯＭＰ−２のレベルはローレベルに固定される。一方、第２のコンパレータ８１の出力である第３の比較信号ＣＯＭＰ−３は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも低くなる期間、すなわち、内部信号ＤＥＬＡＹＡ−Ｂの立ち上がりから所定の期間（クロック周期の前半）においてハイレベルとなり、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも高くなる期間、すなわち、クロック周期の後半においてローレベルとなる。この場合、トランジスタ７５のゲートに内部信号ＤＥＬＡＹＡ−Ｂが供給されていることから、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジに応答してＲＡＭＰ−２のレベルの上昇が始まる。
【００５８】
このため、ＰＷＭラッチ回路８７は、内部信号ＤＥＬＡＹＡ−Ｂの立ち上がりエッジに応答してリセットされ、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいてセットされることになる。これにより、排他的非論理和回路（ＸＮＯＲ）８８の出力である内部信号Ｐｕｌｓｅ−Ｃ’及び排他的論理和回路（ＸＯＲ）８９の出力である内部信号Ｐｕｌｓｅ−Ｄ’は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいて反転する波形となる。
【００５９】
このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図５に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図５を参照すれば、出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄの波形は、出力信号Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｂに対し、それぞれ所定量だけ位相がシフトした波形となっていることが分かる。
【００６０】
このようにして制御回路４６により生成された出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述のとおり、第１〜第４の絶縁回路４７〜５０を介して、第１〜第４のトランジスタ３３〜３６のゲート電極にそれぞれ供給される。これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間においては、第１のトランジスタ３３及び第４のトランジスタ３６の両方がオン状態となるため、トランス３８の１次側の電圧ＶｍｔはＶｉｎとなり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間においては、第２のトランジスタ３４及び第３のトランジスタ３５の両方がオン状態となるため、トランス３８の１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間においては、トランス３８の１次側の電圧Ｖｍｔはゼロである。
【００６１】
これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間に応じた電力がトランス３８の２次側に伝送されることになる。図５から明らかなように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングに依存するため、第１の比較信号ＣＯＭＰ−１のレベルに基づいてこれら期間が定められることになる。具体的には、第１の比較信号ＣＯＭＰ−１のレベルが低いほど（出力電圧Ｖｏが高いほど）上記期間は短くなって、トランス３８の２次側に伝送される電力は小さくなり、逆に、第１の比較信号ＣＯＭＰ−１のレベルが高いほど（出力電圧Ｖｏが低いほど）上記期間は長くなって、トランス３８の２次側に伝送される電力は大きくなる。これにより、出力電圧Ｖｏは所定の電圧に維持されることになる。
【００６２】
このような動作において、第１〜第４のトランジスタ３３〜３６のスイッチング損失は、これら第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたコンデンサ５２〜５５とインダクタ３９との共振によって低減される。
【００６３】
しかも、制御回路４６においては、トランジスタ７５のゲートに内部信号ＤＥＬＡＹＡ−Ｂが供給されていることから、ＲＡＭＰ−２のレベルは、デッドタイムが終了するタイミング、すなわち、Ｐｕｌｓｅ−Ａが立ち上がるタイミング及びＰｕｌｓｅ−Ｂが立ち上がるタイミングにおいて実質的に上昇を開始することになる。このため、制御回路４６においては、クロック信号ＣＬＫのパルス幅（ハイレベル期間）とは関係なく、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能となり、且つ、出力パルスの最小幅を実質的に無限小まで制御することが可能となる。
【００６４】
以上により、本実施態様にかかるスイッチング電源装置３０は、制御回路４６による高精度な位相シフト制御により、通常負荷状態においてトランス３８の２次側に適切な電力を伝送することができる。
【００６５】
図６は、軽負荷状態若しくは無負荷状態における制御回路４６の動作を示すタイミング図である。
【００６６】
図６に示されるように、軽負荷状態若しくは無負荷状態においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低いことから、第１のコンパレータ８０の出力である第２の比較信号ＣＯＭＰ−２のレベルはハイレベルに固定される。同様に、第１の比較信号ＣＯＭＰ−１のレベルがＲＡＭＰ−２のレベルよりも常に低いことから、第２のコンパレータ８１の出力である第３の比較信号ＣＯＭＰ−３のレベルはローレベルに固定される。
【００６７】
このため、ＰＷＭラッチ回路８７はリセットされない状態となり、したがってその反転出力端子（反転Ｑ）より出力される内部信号ＰＷＭは、ローレベルに固定される。これにより、排他的非論理和回路（ＸＮＯＲ）８８の出力である内部信号Ｐｕｌｓｅ−Ｃ’は内部信号Ｐｕｌｓｅ−Ａ’の波形と一致し、排他的論理和回路（ＸＯＲ）８９の出力である内部信号Ｐｕｌｓｅ−Ｄ’は内部信号Ｐｕｌｓｅ−Ｂ’の波形と一致することになる。
【００６８】
このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図６に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図６を参照すれば、出力信号Ｐｕｌｓｅ−Ｃと出力信号Ｐｕｌｓｅ−Ｂがいずれもハイレベルとなっている期間はなく、また、出力信号Ｐｕｌｓｅ−Ｄと出力信号Ｐｕｌｓｅ−Ａがいずれもハイレベルとなっている期間はないことが分かる。
【００６９】
このようにして制御回路４６により生成された出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述のとおり、第１〜第４の絶縁回路４７〜５０を介して、第１〜第４のトランジスタ３３〜３６のゲート電極にそれぞれ供給されるが、上述のとおり、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間がないことから、第１のトランジスタ３３及び第４のトランジスタ３６の両方が同時にオン状態となることはなく、また、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間がないことから、第２のトランジスタ３４及び第３のトランジスタ３５の両方が同時にオン状態となることはない。
【００７０】
これにより、トランス３８の１次側には電圧が発生せず、したがって、トランス３８の２次側に伝送される電力はゼロとなり、出力電圧Ｖｏは所定の電圧に維持されることになる。
【００７１】
このように、本実施態様にかかるスイッチング電源装置３０では、トランジスタ７５のゲートに内部信号ＤＥＬＡＹＡ−Ｂが供給されており、これによりランプ回路７４が内部信号ＤＥＬＡＹＡ−Ｂに応答してリセットされることから、出力電圧Ｖｏに対応した信号である第１の比較信号ＣＯＭＰ−１との比較が行われるＲＡＭＰ−２のレベルは、デッドタイムが終了するタイミング、すなわち、Ｐｕｌｓｅ−Ａが立ち上がるタイミング及びＰｕｌｓｅ−Ｂが立ち上がるタイミングにおいて実質的に上昇を開始することになる。このため、本実施態様にかかるスイッチング電源装置３０では、クロック信号ＣＬＫのパルス幅（ハイレベル期間）とは関係なく、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能となり、且つ、出力パルスの最小幅を実質的に無限小まで制御することが可能となる。
【００７２】
したがって、スイッチング電源装置３０に含まれるスイッチング回路３７の位相シフト制御がより高精度に行われるので、従来のスイッチング電源装置１０に比べて、出力電圧Ｖｏの安定性が高められる。
【００７３】
次に、本発明の好ましい他の実施態様について説明する。
【００７４】
本発明の好ましい他の実施態様にかかるスイッチング電源装置１００は図１に示されており、上記実施態様にかかるスイッチング電源装置３０に対し、制御回路４６が制御回路１０１に置き換えられている点において異なる。その他の構成要素については上記実施態様にかかるスイッチング電源装置３０と同様であるので、重複する説明を波省略する。
【００７５】
図７は、制御回路１０１の回路図である。
【００７６】
図７に示されるように、制御回路１０１は、非論理和回路（ＮＯＲ）９１〜９３が追加されている点、並びに、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の一方の入力端に内部信号Ｐｕｌｓｅ−Ａ’が供給されている点において制御回路４６と異なる。その他の構成要素については制御回路４６と同様であるので、重複する説明を波省略する。
【００７７】
非論理和回路（ＮＯＲ）９１は、一方の入力端に第２の比較信号ＣＯＭＰ−２を受け、他方の入力端に内部信号ＤＥＬＡＹＡ−Ｂを受けており、その出力は、非論理和回路（ＮＯＲ）９２、９３の一方の入力端に共通に供給されている。非論理和回路（ＮＯＲ）９２、９３の他方の入力端には、排他的非論理和回路（ＸＮＯＲ）８８の出力及び排他的論理和回路（ＸＯＲ）８９の出力がそれぞれ供給されており、非論理和回路（ＮＯＲ）９２、９３の出力信号がそれぞれ内部信号Ｐｕｌｓｅ−Ｃ’及び内部信号Ｐｕｌｓｅ−Ｄ’となる。
【００７８】
次に、制御回路１０１の動作について説明する。
【００７９】
まず、通常負荷状態においては、上述のとおり、第２の比較信号ＣＯＭＰ−２がローレベルに固定されていることから、非論理和回路（ＮＯＲ）９１の出力はハイレベルに固定される。このため、通常負荷状態においては、出力信号Ｐｕｌｓｅ−Ｃ、Ｐｕｌｓｅ−Ｄの波形は、制御回路４６におけるこれらの波形と一致する。すなわち、通常負荷状態における制御回路１０１の動作は、既に説明した制御回路４６の動作と同様となる。
【００８０】
一方、軽負荷状態若しくは無負荷状態における制御回路１０１の動作は、既に説明した制御回路４６の動作とは異なる。
【００８１】
図８は、軽負荷状態若しくは無負荷状態における制御回路１０１の動作を示すタイミング図である。尚、図８において、「８８ＯＵＴ」とは排他的非論理和回路（ＸＮＯＲ）８８の出力レベルを意味し、「８９ＯＵＴ」とは排他的論理和回路（ＸＯＲ）８９の出力レベルを意味し、「９１ＯＵＴ」とは非論理積回路（ＮＡＮＤ）９１の出力レベルを意味する。
【００８２】
図８に示されるように、軽負荷状態若しくは無負荷状態においては、第２の比較信号ＣＯＭＰ−２がハイレベルに固定されていることから、非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）は、非論理和回路（ＮＯＲ）９０の出力である内部信号ＤＥＬＡＹＡ−Ｂを反転した波形となる。このため、内部信号Ｐｕｌｓｅ−Ｃ’は、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）がいずれもハイレベルである期間においてローレベルとなり、内部信号Ｐｕｌｓｅ−Ｄ’は、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）がいずれもハイレベルである期間においてローレベルとなる。
【００８３】
このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図８に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図８を参照すれば、出力信号Ｐｕｌｓｅ−Ｃと出力信号Ｐｕｌｓｅ−Ｂがいずれもハイレベルとなっている期間はなく、また、出力信号Ｐｕｌｓｅ−Ｄと出力信号Ｐｕｌｓｅ−Ａがいずれもハイレベルとなっている期間はないことが分かる。さらに、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れており、また、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れていることが分かる。
【００８４】
このように、制御回路１０１では、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れることから、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、スイッチング回路３７に含まれる第１〜第４のトランジスタ３３〜３６に与えられるストレスが大幅に低減される。
【００８５】
図９（ａ）〜（ｄ）は、これを説明するためのスイッチング回路３７の模式図である。
【００８６】
まず、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルであり、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルであるタイミング（時刻ｔ１０）においては、図９（ａ）に示されるように、第２及び第４のトランジスタ３４、３６の両端間の電圧はＶｉｎであり、かかる電圧が第２のトランジスタ３４の両端間の容量成分Ｃ３４及び第４のトランジスタ３６の両端間の容量成分Ｃ３６に充電された状態となる。ここで、第２のトランジスタ３４の両端間の容量成分Ｃ３４とは、第２のトランジスタ３４のソース−ドレイン間容量、コンデンサ５３の容量及びコンデンサ６５の容量からなる。同様に、第４のトランジスタ３６の両端間の容量成分Ｃ３６とは、第４のトランジスタ３６のソース−ドレイン間容量、コンデンサ５５の容量及びコンデンサ６７の容量からなる。
【００８７】
次に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルからローレベルに変化するタイミング（時刻ｔ１１）においては、図９（ｂ）に示されるように、第１及び第３のトランジスタ３３、３５がオン状態からオフ状態に変化するものの、第２及び第４のトランジスタ３４、３６がオフ状態に維持されていることから、時刻ｔ１０と同様、第２及び第４のトランジスタ３４、３６の両端間の容量成分Ｃ３４、Ｃ３６には電圧Ｖｉｎが充電された状態が維持される。
【００８８】
次に、Ｐｕｌｓｅ−Ｂがローレベルからハイレベルに変化するタイミング（時刻ｔ１２）においては、図９（ｃ）に示されるように、第２のトランジスタ３４がオフ状態からオン状態に変化することから、第２のトランジスタ３４の両端間の容量成分Ｃ３４が放電される。これにより、第２のトランジスタ３４の両端間の容量成分Ｃ３４に充電されていた電荷は、電流Ｉ１１を発生させるので、スイッチング回路３７と入力コンデンサ３２との間に存在する寄生インダクタンス６８には、かかる電流Ｉ１１が流れることになる。これにより、第１のトランジスタ３３の両端間にはサージ電圧が発生するが、その電圧値は低く抑えられる。
【００８９】
そして、時刻ｔ１２からＴｄｅｌａｙＣ−Ｄが経過した後、Ｐｕｌｓｅ−Ｄがローレベルからハイレベルに変化するタイミング（時刻ｔ１３）においては、図９（ｄ）に示されるように、第４のトランジスタ３６がオフ状態からオン状態に変化することから、第４のトランジスタ３の両端間の容量成分Ｃ３６が放電される。これにより、第４のトランジスタ３６の両端間の容量成分Ｃ３６に充電されていた電荷は、電流Ｉ１２を発生させるので、スイッチング回路３７と入力コンデンサ３２との間に存在する寄生インダクタンス６８には、かかる電流Ｉ１２が流れることになる。これにより、第３のトランジスタ３５の両端間にはサージ電圧が発生するが、その電圧値は低く抑えられる。
【００９０】
同様に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがローレベルからハイレベルに変化する場合においても、Ｐｕｌｓｅ−Ａがローレベルからハイレベルに変化（時刻ｔ１４）した後、Ｐｕｌｓｅ−Ｃがローレベルからハイレベルに変化（時刻ｔ１５）する。
【００９１】
このように、本実施態様にかかるスイッチング電源装置１００では、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れることから、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、スイッチング回路３７に含まれる第１〜第４のトランジスタ３３〜３６に与えられるストレスが低減される。このため、第１〜第４のトランジスタ３３〜３６に対して大容量のコンデンサを付加することなく、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【００９２】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９３】
例えば、上記各実施態様にかかるスイッチング電源装置３０、１００においては、電圧源８２の出力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３が実質的に等しく設定されているが、本発明においてこれらが同じ電圧であることは必須でなく、これらが互いに異なっていても構わない。
【００９４】
また、上記各実施態様にかかるスイッチング電源装置３０、１００が備える第１のコンパレータ８０にヒステリシスを持たせてもよい。第１のコンパレータ８０にヒステリシスを持たせた場合、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２とほぼ等しい場合におけるスイッチング回路３７の制御をより安定的に行うことが可能となる。
【００９５】
さらに、上記各実施態様にかかるスイッチング電源装置３０、１００においては、トランス３８の２次側に設けられた整流回路４２として、ダイオード４０、４１からなるダイオード整流回路を用いているが、整流トランジスタからなる同期整流回路を用いても構わない。
【００９６】
また、上記各実施態様にかかるスイッチング電源装置３０、１００においては、制御回路４６、１０１がトランス３８の２次側に属しており、これら制御回路４６、１０１とスイッチング回路３７との間を第１〜第４の絶縁回路４７〜５０によって絶縁しているが、これら制御回路４６、１０１と出力回路との間を絶縁することによって、制御回路４６、１０１をトランス３８の１次側に属させても構わない。
【００９７】
さらに、上記各実施態様にかかるスイッチング電源装置３０、１００においては、分圧回路７８を用いて出力電圧Ｖｏを分圧し、得られた誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとを誤差アンプ７９によって比較することによって第１の比較信号ＣＯＭＰ−１を生成しているが、このような分圧回路７８を用いることなく、出力電圧Ｖｏと基準電圧Ｖｒｅｆ’とを誤差アンプ７９によって比較することにより第１の比較信号ＣＯＭＰ−１を生成しても構わない。
【００９８】
尚、本発明において、手段とは、必ずしも物理的手段を意味するものではなく、各手段の機能がソフトウエアによって実現される場合も包含する。さらに、一つの手段の機能が二以上の物理的手段により実現されても、二以上の手段の機能が一つの物理的手段により実現されてもよい。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、スイッチング回路の制御が高精度に行われるスイッチング電源装置及びこれに用いられる制御回路が提供される。また、本発明によれば、スイッチング電源装置に含まれるスイッチング回路を高精度に制御することができるスイッチング電源装置の制御方法が提供される。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置３０を示す回路図である。
【図２】制御回路４６の回路図である。
【図３】第１〜第４のデッドタイム生成回路７２、７３、９４、９５の具体的な回路構成を示す回路図である。
【図４】第１〜第４のデッドタイム生成回路７２、７３、９４、９５の動作を示すタイミング図である。
【図５】通常負荷状態における制御回路４６の動作を示すタイミング図である。
【図６】軽負荷状態若しくは無負荷状態における制御回路４６の動作を示すタイミング図である。
【図７】制御回路１０１の回路図である。
【図８】軽負荷状態若しくは無負荷状態における制御回路１０１の動作を示すタイミング図である。
【図９】軽負荷状態若しくは無負荷状態におけるスイッチング回路３７の動作を説明するための模式図である。
【図１０】従来のスイッチング電源装置１０を示す回路図である。
【図１１】通常負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【図１２】軽負荷状態若しくは無負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【図１３】従来の制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が長い場合における、出力電圧Ｖｏに対応する内部信号のレベルと比較可能なのこぎり波のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１４】従来の制御回路２５において、クロック信号のパルス幅（ハイレベル期間）よりもデッドタイムの方が短い場合における、出力電圧Ｖｏに対応する内部信号のレベルと比較可能なのこぎり波のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【符号の説明】
１０ スイッチング電源装置
１１ 入力電源
１２ 入力コンデンサ
１３ 第１のトランジスタ
１４ 第２のトランジスタ
１５ 第３のトランジスタ
１６ 第４のトランジスタ
１７ スイッチング回路
１８ トランス
１９，２０ ダイオード
２１ 整流回路
２２ インダクタ
２３ コンデンサ
２４ 平滑回路
２５ 制御回路
２６ 負荷
２７ 寄生インダクタンス
３０ スイッチング電源装置
３１ 入力電源
３２ 入力コンデンサ
３３ 第１のトランジスタ
３４ 第２のトランジスタ
３５ 第３のトランジスタ
３６ 第４のトランジスタ
３７ スイッチング回路
３８ トランス
３９ インダクタンス
４０，４１ ダイオード
４２ 整流回路
４３ インダクタ
４４ コンデンサ
４５ 平滑回路
４６ 制御回路
４７ 第１の絶縁回路
４８ 第２の絶縁回路
４９ 第３の絶縁回路
５０ 第４の絶縁回路
５１ 負荷
５２〜５５ コンデンサ
５６〜５９ スナバ回路
６０〜６３ 抵抗
６４〜６７ コンデンサ
６８ 寄生インダクタンス
７０ 発振器
７１ データラッチ回路
７２ 第１のデッドタイム生成回路
７３ 第２のデッドタイム生成回路
７４ ランプ回路
７５ トランジスタ
７６，７７ 抵抗
７８ 分圧回路
７９ 誤差アンプ
８０ 第１のコンパレータ
８１ 第２のコンパレータ
８２，８３ 電圧源
８４，８６ 非論理和回路（ＮＯＲ）
８５ インバータ
８７ ＰＷＭラッチ回路
８８ 排他的非論理和回路（ＸＮＯＲ）
８９ 排他的論理和回路（ＸＯＲ）
９０ 非論理和回路（ＮＯＲ）
９１〜９３ 非論理積回路（ＮＡＮＤ）
９４ 第３のデッドタイム生成回路
９５ 第４のデッドタイム生成回路
９６ 遅延回路
９７ 非論理和回路（ＮＯＲ）
１００ スイッチング電源装置
１０１ 制御回路

Claims (7)

1. トランスと、前記トランスの１次側に設けられ、第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えたスイッチング電源装置であって、前記制御回路が、前記第１のアームを駆動する出力信号をクロック信号に基づいて生成し、前記第２のアームを駆動する出力信号を、前記第１のアームを駆動する前記出力信号のデッドタイムに基づいて生成されたのこぎり波を基準として生成することを特徴とするスイッチング電源装置。
2. さらに、前記スイッチング回路に含まれる各スイッチに対して、それぞれ並列に設けられた複数のコンデンサ及び複数のスナバ回路と、前記第１のアームと前記トランスとの間に挿入されたインダクタとを備えたことを特徴とする請求項１に記載のスイッチング電源装置。
3. フルブリッジ型のスイッチング回路を含むスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、前記第１のデッドタイムに基づいてのこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記第２の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第５の手段とを備えたことを特徴とする制御回路。
4. 前記第３の手段が、前記第１のデッドタイムにおいて活性状態となる第３の内部信号を生成する論理回路と、前記第３の内部信号が活性状態となっている期間において前記のこぎり波を最小レベルとするランプ回路とを含むことを特徴とする請求項３に記載の制御回路。
5. 前記ランプ回路が、前記第３の内部信号が非活性状態となっている期間において、前記のこぎり波のレベルを上昇させることを特徴とする請求項４に記載の制御回路。
6. いずれも高位側スイッチ及び低位側スイッチからなる第１及び第２のアームを備えるスイッチング電源装置を制御する制御回路であって、前記第１のアームを構成する高位側スイッチ及び前記第１のアームを構成する低位側スイッチを交互にオンさせる第１の手段と、前記第１のアームを構成する高位側スイッチがターンオンするタイミング及び前記第１のアームを構成する低位側スイッチがターンオンするタイミングにおいて上昇を開始するのこぎり波を生成する第２の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、前記第２のアームを構成する高位側スイッチ及び前記第２のアームを構成する低位側スイッチを制御する第３の手段とを備えたことを特徴とする制御回路。
7. フルブリッジ型のスイッチング回路を含むスイッチング電源装置の駆動方法であって、前記スイッチング回路の第１のアームのデッドタイムを検出し、検出されたデッドタイムに基づいてのこぎり波を生成し、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づいて前記スイッチング回路の第２のアームを駆動する出力信号を生成することを特徴とするスイッチング電源装置の駆動方法。

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