JP3694256B2 - スイッチング電源装置及びこれに用いられる制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置及びこれに用いられる制御回路に関し、さらに詳細には、位相シフト制御方式を用いたスイッチング電源装置及びこれに用いられる制御回路に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。ここで、大容量が要求されるスイッチング電源装置のスイッチング回路としては、いわゆるフルブリッジ回路が用いられることが一般的であるが、この種のスイッチング回路において発生するスイッチング損失を低減可能な駆動方式として、いわゆる位相シフト制御方式が知られている。
【０００３】
図１３は、従来のスイッチング電源装置１０を示す回路図である。
【０００４】
図１３に示されるように、従来のスイッチング電源装置１０は、入力電源１１の両端間に接続された入力コンデンサ１２と、第１〜第４のトランジスタ１３〜１６からなるスイッチング回路１７と、トランス１８と、ダイオード１９及び２０からなる整流回路２１と、インダクタ２２及びコンデンサ２３からなる平滑回路２４と、スイッチング回路１７の動作を制御する制御回路２５とを備えており、平滑回路２４の出力は負荷２６に接続されている。また、スイッチング回路１７と入力コンデンサ１２との間には、配線に起因する寄生インダクタンス２７が存在している。
【０００５】
制御回路２５は平滑回路２４からの出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の値となるようスイッチング回路１７の動作を制御する回路であり、位相シフト制御方式によってその出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。このような位相シフト制御を行う制御回路としては、例えば、米国特許第５，２９１，３８４号公報に記載された制御回路が知られている。
【０００６】
図１４は、従来のスイッチング電源装置１０の動作を示すタイミング図である。
【０００７】
図１４に示されるように、位相シフト制御においては、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｂは、所定のデッドタイムをはさんで交互にハイレベルとなり、Ｐｕｌｓｅ−Ｃは、Ｐｕｌｓｅ−Ｂに対して位相シフトされ、Ｐｕｌｓｅ−Ｄは、Ｐｕｌｓｅ−Ａに対して位相シフトされる。ここで、トランス１８の１次側の電圧Ｖｍｔの波形は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量、並びに、Ｐｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量によって決まる。具体的には、図１４に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間においては、第１のトランジスタ１３及び第４のトランジスタ１６の両方がオン状態となるため、トランス１８の１次側の電圧ＶｍｔはＶｉｎとなる一方、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間においては、第２のトランジスタ１４及び第３のトランジスタ１５の両方がオン状態となるため、トランス１８の１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間においては、トランス１８の１次側の電圧Ｖｍｔはゼロである。
【０００８】
したがって、トランス１８の２次側へ伝送される電力は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量によって決まり、入力電源１１の電圧Ｖｉｎが小さくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を減少させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を長くする。一方、入力電源１１の電圧Ｖｉｎが大きくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を増大させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を短くする。このため、負荷２６が軽負荷状態若しくは無負荷状態になると、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はゼロとなり、トランス１８の２次側には電力が伝送されない状態とされる。
【０００９】
図１５は、軽負荷状態若しくは無負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【００１０】
図１５に示されるように、従来のスイッチング電源装置１０においては、軽負荷状態若しくは無負荷状態になると、Ｐｕｌｓｅ−Ｃの位相はＰｕｌｓｅ−Ｂに対して約１８０°（約半周期）シフトし、Ｐｕｌｓｅ−Ｄの位相はＰｕｌｓｅ−Ａに対して約１８０°シフトするため、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はなくなる。これにより、トランス１８の１次側の電圧Ｖｍｔはゼロに固定される。このとき、従来のスイッチング電源装置１０においては、図１５に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｃは実質的に同一波形であり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｄは実質的に同一波形となっている。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のスイッチング電源装置１０のように、軽負荷状態若しくは無負荷状態においてＰｕｌｓｅ−ＡとＰｕｌｓｅ−Ｃの波形が実質的に同一になり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｄの波形が実質的に同一になると、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがハイレベルに変化するタイミング（時刻ｔ２）や、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルに変化するタイミング（時刻ｔ３）において、スイッチング回路１７に大きなサージ電圧が発生するという問題が生じる。
【００１２】
図１６（ａ）〜（ｃ）は、これを説明するためのスイッチング回路１７の模式図である。
【００１３】
まず、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルであり、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルであるタイミング（時刻ｔ０）においては、図１６（ａ）に示されるように、第２及び第４のトランジスタ１４、１６の両端間の電圧はＶｉｎであり、かかる電圧が第２のトランジスタ１４の両端間の容量成分Ｃ１４及び第４のトランジスタ１６の両端間の容量成分Ｃ１６に充電された状態となる。
【００１４】
次に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルからローレベルに変化するタイミング（時刻ｔ１）においては、図１６（ｂ）に示されるように、第１及び第３のトランジスタ１３、１５がオン状態からオフ状態に変化するものの、第２及び第４のトランジスタ１４、１６がオフ状態に維持されていることから、時刻ｔ０と同様、第２及び第４のトランジスタ１４、１６の両端間の容量成分Ｃ１４、Ｃ１６には電圧Ｖｉｎが充電された状態が維持される。
【００１５】
そして、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルからハイレベルに変化するタイミング（時刻ｔ２）においては、図１６（ｃ）に示されるように、第２及び第４のトランジスタ１４、１６がオフ状態からオン状態に変化することから、第２のトランジスタ１４の両端間の容量成分Ｃ１４及び第４のトランジスタ１６の両端間の容量成分Ｃ１６が実質的に同時に放電される。この場合、第２のトランジスタ１４の両端間の容量成分Ｃ１４に充電されていた電荷は、電流Ｉ１を発生させ、第４のトランジスタ１６の両端間の容量成分Ｃ１６に充電されていた電荷は、電流Ｉ２を発生させるので、スイッチング回路１７と入力コンデンサ１２との間に存在する寄生インダクタンス２７には、これらの合計電流Ｉ１＋Ｉ２が流れることになる。これにより、第１及び第３のトランジスタ１３、１５の両端間には大きなサージ電圧が発生する。
【００１６】
同様に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがローレベルからハイレベルに変化するタイミング（時刻ｔ３）においても、第１のトランジスタ１３の両端間の容量成分Ｃ１３及び第３のトランジスタ１５の両端間の容量成分Ｃ１５が実質的に同時に放電され、これにより、第２及び第４のトランジスタ１４、１６の両端間には大きなサージ電圧が発生する。
【００１７】
このようなサージ電圧は、これら第１〜第４のトランジスタ１３〜１６に大きなストレスを与えるため、場合によっては、かかるサージ電圧によって第１〜第４のトランジスタ１３〜１６が破壊されてしまうことも考えられる。
【００１８】
したがって、本発明の目的は、軽負荷状態若しくは無負荷状態において発生するサージ電圧が低減されたスイッチング電源装置を提供することである。
【００１９】
また、本発明の他の目的は、スイッチング電源装置に用いられる制御回路であって、軽負荷状態若しくは無負荷状態において発生するサージ電圧を低減することができる制御回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明のかかる目的は、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２のアームを駆動する出力信号のパルス幅を前記第１のアームを駆動する出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとの間にデッドタイムを設けることを特徴とするスイッチング電源装置によって達成される。
【００２５】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの高位側スイッチがターンオンした後に前記第２のアームの高位側スイッチがターンオンするように制御するとともに、前記第１のアームの低位側スイッチがターンオンした後に前記第２のアームの低位側スイッチがターンオンするように制御する。
【００２６】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチ及び前記第２のアームの前記高位側スイッチが実質的に同時にターンオフするように制御するとともに、前記第１のアームの前記低位側スイッチ及び前記第２のアームの前記低位側スイッチが実質的に同時にターンオフするように制御する。
【００２７】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチをターンオンさせるタイミングと前記第２のアームの前記高位側スイッチをターンオンさせるタイミングとの時間差及び前記第１のアームの前記低位側スイッチをターンオンさせるタイミングと前記第２のアームの前記低位側スイッチをターンオンさせるタイミングとの時間差を、前記第１のアームのデッドタイムに基づいて設定する。
【００２８】
本発明の別の好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチをターンオンさせるタイミングと前記第２のアームの前記高位側スイッチをターンオンさせるタイミングとの時間差及び前記第１のアームの前記低位側スイッチをターンオンさせるタイミングと前記第２のアームの前記低位側スイッチをターンオンさせるタイミングとの時間差を、クロック信号に基づいて設定する。
【００２９】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記第１のアームを駆動する出力信号をクロック信号に基づいて生成し、前記第２のアームを駆動する出力信号を前記第１のアームのデッドタイムにおいて活性化される内部信号に基づいて生成する。
【００３０】
本発明のさらに好ましい実施態様においては、前記制御回路が、前記内部信号に応答してのこぎり波を生成するのこぎり波生成手段と、前記出力回路の出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成する第１のコンパレータと、前記第１の比較信号と前記のこぎり波とを比較し、これに基づいて第３の比較信号を生成する第２のコンパレータと、少なくとも前記第２の比較信号及び前記第３の比較信号に基づいて前記第２のアームを駆動する出力信号を生成する手段とを含む。
【００３１】
本発明のさらに好ましい実施態様においては、前記第１のコンパレータがヒステリシスを有している。
【００３２】
本発明のさらに好ましい実施態様においては、前記スイッチング回路に含まれる前記各スイッチに対してそれぞれ並列に設けられた複数のコンデンサ及び複数のスナバ回路と、前記第１のアームと前記トランスとの間に挿入されたインダクタとをさらに備える。
【００３３】
本発明の前記目的はまた、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、前記スイッチング電源装置の第１のアームを駆動する第１の出力信号を生成する第１の手段と、前記スイッチング電源装置の第２のアームを駆動する第２の出力信号を生成する第２の手段と、前記スイッチング電源装置の出力電圧を検出する第３の手段と、前記第３の手段により検出された出力電圧に基づいて、前記第２の出力信号のパルス幅を変更する第４の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとの間にデッドタイムを設けることを特徴とする制御回路によって達成される。
【００３６】
本発明の前記目的はまた、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、のこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記出力電圧が所定の電圧を超えていることに応答して、前記第２の内部信号の活性化期間のうち、所定の期間を非活性状態とすることによって一対の第３の内部信号を生成する第５の手段と、前記第３の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第６の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとを異ならせることを特徴とする制御回路によって達成される。
【００３７】
本発明の好ましい実施態様においては、前記第５の手段が、前記出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成するコンパレータと、第１の出力信号を受けこれに基づいて前記第１のデッドタイムにおいて活性化される第４の内部信号を生成する第１の論理回路と、前記第２の比較信号及び前記第４の内部信号を受け、これらに基づいて前記所定の期間を示す第５の内部信号を生成する第２の論理回路と、前記第２の内部信号及び前記第５の内部信号を受け、これらに基づいて前記第３の内部信号を生成する第３の論理回路とを含む。
【００３８】
本発明のさらに好ましい実施態様においては、前記第３の手段が、前記第４の内部信号が活性状態となっている期間において前記のこぎり波を最小レベルとするランプ回路を含む。
【００３９】
本発明のさらに好ましい実施態様においては、前記ランプ回路は、前記第４の内部信号が非活性状態となっている期間において前記のこぎり波のレベルを上昇させる。
【００４０】
本発明の別の好ましい実施態様においては、前記第５の手段が、前記出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成するコンパレータと、前記第２の比較信号及びクロック信号を受け、これらに基づいて前記所定の期間を示す第４の内部信号を生成する第１の論理回路と、前記第２の内部信号及び前記第４の内部信号を受け、これらに基づいて前記第３の内部信号を生成する第２の論理回路とを含む。
【００４１】
本発明の前記目的はまた、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、のこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記出力電圧が所定の電圧を超えていることに応答して、前記第２の内部信号の活性化期間のうち、所定の期間を非活性状態とすることによって一対の第３の内部信号を生成する第５の手段と、前記第３の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第６の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとを異ならせることを特徴とする制御回路によって達成される。
【００４２】
本発明の好ましい実施態様においては、前記第１の手段が、前記第１のアームの高位側スイッチ及び前記第１のアームの低位側スイッチを交互にオンさせる第３の手段と、前記第１のアームの高位側スイッチがターンオンするタイミング及び前記第１のアームの低位側スイッチがターンオンするタイミングにおいて上昇を開始するのこぎり波を生成する第４の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、前記第２のアームの高位側スイッチ及び前記第２のアームの低位側スイッチを制御する第５の手段を含んでいる。
【００４６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００４７】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置３０を示す回路図である。
【００４８】
図１に示されるように、本実施態様にかかるスイッチング電源装置３０は、入力電源３１の両端間に接続された入力コンデンサ３２と、第１〜第４のトランジスタ３３〜３６を含むフルブリッジ型のスイッチング回路３７と、トランス３８と、スイッチング回路３７とトランス３８との間に挿入されたインダクタ３９と、ダイオード４０及び４１からなる整流回路４２と、インダクタ４３及びコンデンサ４４からなる平滑回路４５と、スイッチング回路３７の動作を制御する制御回路４６と、制御回路４６と第１〜第４のトランジスタ３３〜３６との間にそれぞれ設けられた第１〜第４の絶縁回路４７〜５０とを備えており、整流回路４２及び平滑回路４５からなる出力回路は、負荷５１に接続されている。また、スイッチング回路３７と入力コンデンサ３２との間には、配線に起因する寄生インダクタンス６８が存在している。ここで、第１〜第４の絶縁回路４７〜５０は、スイッチング電源装置３０の１次側回路と２次側回路との絶縁状態を確保しつつ、制御回路４６より出力される出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを第１〜第４のトランジスタ３３〜３６のゲートにそれぞれ供給する回路である。
【００４９】
また、図１に示されるように、スイッチング回路３７には、第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたコンデンサ５２〜５５がさらに含まれており、これらコンデンサ５２〜５５は、インダクタ３９との共振によって第１〜第４のトランジスタ３３〜３６のスイッチング損失を低減する役割を果たす。さらに、スイッチング回路３７には、第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたスナバ回路５６〜５９がさらに含まれており、これらスナバ回路５６〜５９は、それぞれ抵抗６０〜６３とコンデンサ６４〜６７の直列回路によって構成される。スナバ回路５６〜５９は、第１〜第４のトランジスタ３３〜３６に印加されるサージ電圧を緩和する役割を果たす。
【００５０】
制御回路４６は平滑回路４５からの出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の値となるようスイッチング回路３７の動作を制御する回路であり、位相シフト制御方式によってその出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。
【００５１】
図２は、制御回路４６の回路図である。
【００５２】
図２に示されるように、制御回路４６は、クロック信号ＣＬＫを生成する発振器７０を備え、かかるクロック信号ＣＬＫはデータラッチ回路７１のクロック入力端子（ＣＫ）に供給される。ここで、発振器７０によって生成されるクロック信号ＣＬＫの周波数は、周波数設定信号ＦＲＥＱ．ＳＥＴによって設定することができる。データラッチ回路７１の反転出力端子（反転Ｑ）は、そのデータ入力端子（Ｄ）に接続されていることから、データラッチ回路７１の反転出力端子（反転Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ａ’の論理レベル及び非反転出力端子（Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ｂ’の論理レベルは、クロック信号ＣＬＫの立ち上がりエッジに応答して反転することになる。
【００５３】
これら内部信号Ｐｕｌｓｅ−Ａ’及び内部信号Ｐｕｌｓｅ−Ｂ’は、それぞれ第１のデッドタイム生成回路７２及び第２のデッドタイム生成回路７３に供給され、これら第１のデッドタイム生成回路７２及び第２のデッドタイム生成回路７３の出力信号Ｐｕｌｓｅ−Ａ及び出力信号Ｐｕｌｓｅ−Ｂは、それぞれ図１に示した第１及び第２の絶縁回路４７、４８に供給される。
【００５４】
また、制御回路４６はランプ回路７４を備え、ランプ回路７４の入力端７４ａと接地電位ＧＮＤとの間には、クロック信号ＣＬＫをゲートに受けるトランジスタ７５が接続されている。これにより、ランプ回路７４の入力端７４ａは、クロック信号ＣＬＫがハイレベルとなるたびに接地され、これに応答してランプ回路７４は、クロック信号ＣＬＫの周期に応答したのこぎり波ＲＡＭＰ−１を生成することができる。
【００５５】
また、制御回路４６は抵抗７６、７７からなる分圧回路７８を備え、かかる分圧回路７８によって、出力電圧Ｖｏを分圧した誤差電圧Ｅ／Ａ−が生成される。かかる誤差電圧Ｅ／Ａ−は、誤差アンプ７９の反転入力端子（−）に供給されて基準電圧Ｖｒｅｆと比較され、その結果に基づいて第１の比較信号ＣＯＭＰ−１が生成される。すなわち、誤差アンプ７９の出力である第１の比較信号ＣＯＭＰ−１の電圧レベルは、誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとの大小関係及びその電圧差に応じて定められ、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも高ければ高いほど第１の比較信号ＣＯＭＰ−１の電圧は低くなり、逆に、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも低ければ低いほど第１の比較信号ＣＯＭＰ−１の電圧は高くなる。ここで、基準電圧Ｖｒｅｆとは、制御回路４６の内部で生成される電圧であり、出力電圧Ｖｏの目標値に基づいて設定される。
【００５６】
第１の比較信号ＣＯＭＰ−１は、第１のコンパレータ８０の反転入力端子（−）及び第２のコンパレータ８１の非反転入力端子（＋）に供給される。第１のコンパレータ８０の非反転入力端子（＋）には電圧源８２の出力電圧Ｖ８２が供給されており、これにより、第１のコンパレータ８０においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高い場合には、その出力である第２の比較信号ＣＯＭＰ−２はローレベルとなり、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い場合には、その出力である第２の比較信号ＣＯＭＰ−２はハイレベルとなる。本明細書においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高い状態を「通常負荷状態」と呼び、逆に、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い状態を「軽負荷状態」若しくは「無負荷状態」と呼ぶことがある。
【００５７】
一方、第２のコンパレータ８１の反転入力端子（−）には、のこぎり波ＲＡＭＰ−１に電圧源８３による直流電圧Ｖ８３を重畳した信号ＲＡＭＰ−２が供給されており、これにより、第２のコンパレータ８１においては、第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも高い場合には、その出力である第３の比較信号ＣＯＭＰ−３はハイレベルとなり、第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも低い場合には、その出力である第３の比較信号ＣＯＭＰ−３はローレベルとなる。本実施態様においては、電圧源８２の出力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３は、実質的に等しく設定されている。
【００５８】
第２の比較信号ＣＯＭＰ−２は、非論理和回路（ＮＯＲ）８４の一方の入力端に供給され、非論理和回路（ＮＯＲ）８４の他方の入力端には、インバータ８５よりクロック信号ＣＬＫの反転信号が供給される。さらに、第３の比較信号ＣＯＭＰ−３は、非論理和回路（ＮＯＲ）８６の一方の入力端に供給され、非論理和回路（ＮＯＲ）８６の他方の入力端には、クロック信号ＣＬＫが供給される。
【００５９】
さらに、制御回路４６はＲＳフリップフロップによって構成されるＰＷＭラッチ回路８７を備え、そのリセット入力端子（Ｒ）には非論理和回路（ＮＯＲ）８４の出力である信号ＲＥＳＥＴが供給され、そのセット入力端子（Ｓ）には非論理和回路（ＮＯＲ）８６の出力である信号ＳＥＴが供給される。ＰＷＭラッチ回路８７の反転出力端子（反転Ｑ）より出力される内部信号ＰＷＭは、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の一方の入力端に共通に供給され、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の他方の入力端には、内部信号Ｐｕｌｓｅ−Ａ’ が共通に供給される。
【００６０】
さらに、制御回路４６は出力信号Ｐｌｕｓｅ−Ａ及び出力信号Ｐｌｕｓｅ−Ｂを入力とする非論理和回路（ＮＯＲ）９０を備え、その出力である内部信号ＤＥＬＡＹＡ−Ｂは、非論理積回路（ＮＡＮＤ）９１の一方の入力端に供給される。非論理積回路（ＮＡＮＤ）９１の他方の入力端には第２の比較信号ＣＯＭＰ−２が供給されている。また、非論理積回路（ＮＡＮＤ）９１の出力は、非論理積回路（ＮＡＮＤ）９２、９３の一方の入力端に共通に供給され、非論理積回路（ＮＡＮＤ）９２、９３の他方の入力端には、排他的非論理和回路（ＸＮＯＲ）８８の出力及び排他的論理和回路（ＸＯＲ）８９の出力がそれぞれ供給される。
【００６１】
非論理積回路（ＮＡＮＤ）９２の出力である内部信号Ｐｕｌｓｅ−Ｃ’及び非論理積回路（ＮＡＮＤ）９３の出力である内部信号Ｐｕｌｓｅ−Ｄ’は、それぞれ第３のデッドタイム生成回路９４及び第４のデッドタイム生成回路９５に供給され、これら第３のデッドタイム生成回路９４及び第４のデッドタイム生成回路９５の出力信号Ｐｕｌｓｅ−Ｃ及び出力信号Ｐｕｌｓｅ−Ｄは、それぞれ図１に示した第３及び第４の絶縁回路４９、５０に供給される。
【００６２】
図３は、第１〜第４のデッドタイム生成回路７２、７３、９４、９５の具体的な回路構成を示す回路図である。
【００６３】
図３に示されるように、第１〜第４のデッドタイム生成回路７２、７３、９４、９５は、いずれも遅延回路９６及び非論理和回路（ＮＯＲ）９７を備えており、非論理和回路（ＮＯＲ）９７の一方の入力端には、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’が直接供給され、非論理和回路（ＮＯＲ）９７の他方の入力端には、遅延回路９６によって内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’ を遅延した遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”が供給される。ここで、遅延回路９６による遅延量は、第１及び第２のデッドタイム生成回路７２、７３については遅延量設定信号ＤＥＬＡＹＳＥＴＡ−Ｂによって設定することができ、第３及び第４のデッドタイム生成回路９４、９５については遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定することができる。遅延量設定信号ＤＥＬＡＹＳＥＴＡ−Ｂによって設定された遅延量（ＴｄｅｌａｙＡ−Ｂ）は、第１及び第２のデッドタイム生成回路７２、７３において実質的に互いに等しく、同様に、遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定された遅延量（ＴｄｅｌａｙＣ−Ｄ）は、第３及び第４のデッドタイム生成回路９４、９５において実質的に互いに等しい。
【００６４】
図４は、第１〜第４のデッドタイム生成回路７２、７３、９４、９５の動作を示すタイミング図である。
【００６５】
図４に示されるように、遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の波形は、それぞれ対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’に対して遅延回路９６による遅延量（ＴｄｅｌａｙＡ−ＢまたはＴｄｅｌａｙＣ−Ｄ）だけ遅れるため、出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’及び遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”がいずれもローレベルの期間においてハイレベルとなる。したがって、出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の立ち下がりエッジに応答して立ち上がり、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’の立ち上がりエッジに応答して立ち下がる波形となる。
【００６６】
次に、制御回路４６の動作について説明する。
【００６７】
図５は、通常負荷状態における制御回路４６の動作を示すタイミング図である。尚、図５において、「８８ＯＵＴ」とは排他的非論理和回路（ＸＮＯＲ）８８の出力レベルを意味し、「８９ＯＵＴ」とは排他的論理和回路（ＸＯＲ）８９の出力レベルを意味し、「９１ＯＵＴ」とは非論理積回路（ＮＡＮＤ）９１の出力レベルを意味する。
【００６８】
図５に示されるように、通常負荷状態においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高いことから、第１のコンパレータ８０の出力である第２の比較信号ＣＯＭＰ−２のレベルはローレベルに固定される。一方、第２のコンパレータ８１の出力である第３の比較信号ＣＯＭＰ−３は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも低くなる期間、すなわち、クロック信号ＣＬＫの立ち上がりから所定の期間（クロック周期の前半）においてハイレベルとなり、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも高くなる期間、すなわち、クロック周期の後半においてローレベルとなる。
【００６９】
このため、ＰＷＭラッチ回路８７は、クロック信号ＣＬＫの立ち上がりエッジに応答してリセットされ、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいてセットされることになる。これにより、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）及び排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいて反転する波形となる。
【００７０】
また、第２の比較信号ＣＯＭＰ−２のレベルがローレベルに固定されていることから、非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）はハイレベルに固定される。このため、内部信号Ｐｕｌｓｅ−Ｃ’は、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）の反転信号となり、内部信号Ｐｕｌｓｅ−Ｄ’は、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）の反転信号となる。このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図５に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図５を参照すれば、出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄの波形は、出力信号Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｂに対し、それぞれ所定量だけ位相がシフトした波形となっていることが分かる。
【００７１】
このようにして制御回路４６により生成された出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述のとおり、第１〜第４の絶縁回路４７〜５０を介して、第１〜第４のトランジスタ３３〜３６のゲート電極にそれぞれ供給される。これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間においては、第１のトランジスタ３３及び第４のトランジスタ３６の両方がオン状態となるため、トランス３８の１次側の電圧ＶｍｔはＶｉｎとなり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間においては、第２のトランジスタ３４及び第３のトランジスタ３５の両方がオン状態となるため、トランス３８の１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間においては、トランス３８の１次側の電圧Ｖｍｔはゼロである。
【００７２】
これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間に応じた電力がトランス３８の２次側に伝送されることになる。図５から明らかなように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングに依存するため、第１の比較信号ＣＯＭＰ−１のレベルに基づいてこれら期間が定められることになる。具体的には、第１の比較信号ＣＯＭＰ−１のレベルが低いほど（出力電圧Ｖｏが高いほど）上記期間は短くなって、トランス３８の２次側に伝送される電力は小さくなり、逆に、第１の比較信号ＣＯＭＰ−１のレベルが高いほど（出力電圧Ｖｏが低いほど）上記期間は長くなって、トランス３８の２次側に伝送される電力は大きくなる。これにより、出力電圧Ｖｏは所定の電圧に維持されることになる。
【００７３】
このような動作において、第１〜第４のトランジスタ３３〜３６のスイッチング損失は、これら第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたコンデンサ５２〜５５とインダクタ３９との共振によって低減される。
【００７４】
以上により、本実施態様にかかるスイッチング電源装置３０は、制御回路４６による位相シフト制御により、通常負荷状態においてトランス３８の２次側に適切な電力を伝送することができる。
【００７５】
次に、軽負荷状態若しくは無負荷状態における制御回路４６の動作について説明する。
【００７６】
図６は、軽負荷状態若しくは無負荷状態における制御回路４６の動作を示すタイミング図である。
【００７７】
図６に示されるように、軽負荷状態若しくは無負荷状態においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低いことから、第１のコンパレータ８０の出力である第２の比較信号ＣＯＭＰ−２のレベルはハイレベルに固定される。同様に、第１の比較信号ＣＯＭＰ−１のレベルがＲＡＭＰ−２のレベルよりも常に低いことから、第２のコンパレータ８１の出力である第３の比較信号ＣＯＭＰ−３のレベルはローレベルに固定される。
【００７８】
このため、ＰＷＭラッチ回路８７はリセットされない状態となり、したがってその反転出力端子（反転Ｑ）より出力される内部信号ＰＷＭは、ローレベルに固定される。これにより、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）は内部信号Ｐｕｌｓｅ−Ｂ’の波形と一致し、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）は、内部信号Ｐｕｌｓｅ−Ａ’の波形と一致することになる。
【００７９】
また、第２の比較信号ＣＯＭＰ−２のレベルがハイレベルに固定されていることから、非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）は、非論理和回路（ＮＯＲ）９０の出力である内部信号ＤＥＬＡＹＡ−Ｂを反転した波形となる。このため、内部信号Ｐｕｌｓｅ−Ｃ’は、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）がいずれもハイレベルである期間においてローレベルとなり、内部信号Ｐｕｌｓｅ−Ｄ’は、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）がいずれもハイレベルである期間においてローレベルとなる。
【００８０】
このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図６に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図６を参照すれば、出力信号Ｐｕｌｓｅ−Ｃと出力信号Ｐｕｌｓｅ−Ｂがいずれもハイレベルとなっている期間はなく、また、出力信号Ｐｕｌｓｅ−Ｄと出力信号Ｐｕｌｓｅ−Ａがいずれもハイレベルとなっている期間はないことが分かる。さらに、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れており、また、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れていることが分かる。
【００８１】
このようにして制御回路４６により生成された出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述のとおり、第１〜第４の絶縁回路４７〜５０を介して、第１〜第４のトランジスタ３３〜３６のゲート電極にそれぞれ供給されるが、上述のとおり、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間がないことから、第１のトランジスタ３３及び第４のトランジスタ３６の両方が同時にオン状態となることはなく、また、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間がないことから、第２のトランジスタ３４及び第３のトランジスタ３５の両方が同時にオン状態となることはない。
【００８２】
これにより、トランス３８の１次側には電圧が発生せず、したがって、トランス３８の２次側に伝送される電力はゼロとなり、出力電圧Ｖｏは所定の電圧に維持されることになる。
【００８３】
しかも、上述のとおり、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れることから、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、スイッチング回路３７に含まれる第１〜第４のトランジスタ３３〜３６に与えられるストレスは、従来のスイッチング電源装置１０に比べて大幅に低減される。
【００８４】
図７（ａ）〜（ｄ）は、これを説明するためのスイッチング回路３７の模式図である。
【００８５】
まず、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルであり、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルであるタイミング（時刻ｔ１０）においては、図７（ａ）に示されるように、第２及び第４のトランジスタ３４、３６の両端間の電圧はＶｉｎであり、かかる電圧が第２のトランジスタ３４の両端間の容量成分Ｃ３４及び第４のトランジスタ３６の両端間の容量成分Ｃ３６に充電された状態となる。ここで、第２のトランジスタ３４の両端間の容量成分Ｃ３４とは、第２のトランジスタ３４のソース−ドレイン間容量、コンデンサ５３の容量及びコンデンサ６５の容量からなる。同様に、第４のトランジスタ３６の両端間の容量成分Ｃ３６とは、第４のトランジスタ３６のソース−ドレイン間容量、コンデンサ５５の容量及びコンデンサ６７の容量からなる。
【００８６】
次に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルからローレベルに変化するタイミング（時刻ｔ１１）においては、図７（ｂ）に示されるように、第１及び第３のトランジスタ３３、３５がオン状態からオフ状態に変化するものの、第２及び第４のトランジスタ３４、３６がオフ状態に維持されていることから、時刻ｔ１０と同様、第２及び第４のトランジスタ３４、３６の両端間の容量成分Ｃ３４、Ｃ３６には電圧Ｖｉｎが充電された状態が維持される。
【００８７】
次に、Ｐｕｌｓｅ−Ｂがローレベルからハイレベルに変化するタイミング（時刻ｔ１２）においては、図７（ｃ）に示されるように、第２のトランジスタ３４がオフ状態からオン状態に変化することから、第２のトランジスタ３４の両端間の容量成分Ｃ３４が放電される。これにより、第２のトランジスタ３４の両端間の容量成分Ｃ３４に充電されていた電荷は、電流Ｉ１１を発生させるので、スイッチング回路３７と入力コンデンサ３２との間に存在する寄生インダクタンス６８には、かかる電流Ｉ１１が流れることになる。これにより、第１のトランジスタ３３の両端間にはサージ電圧が発生するが、その電圧値は従来のスイッチング電源装置１０において発生するサージ電圧よりも低く抑えられる。
【００８８】
そして、時刻ｔ１２からＴｄｅｌａｙＣ−Ｄが経過した後、Ｐｕｌｓｅ−Ｄがローレベルからハイレベルに変化するタイミング（時刻ｔ１３）においては、図７（ｄ）に示されるように、第４のトランジスタ３６がオフ状態からオン状態に変化することから、第４のトランジスタ３の両端間の容量成分Ｃ３６が放電される。これにより、第４のトランジスタ３６の両端間の容量成分Ｃ３６に充電されていた電荷は、電流Ｉ１２を発生させるので、スイッチング回路３７と入力コンデンサ３２との間に存在する寄生インダクタンス６８には、かかる電流Ｉ１２が流れることになる。これにより、第３のトランジスタ３５の両端間にはサージ電圧が発生するが、その電圧値は従来のスイッチング電源装置１０において発生するサージ電圧よりも低く抑えられる。
【００８９】
同様に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがローレベルからハイレベルに変化する場合においても、Ｐｕｌｓｅ−Ａがローレベルからハイレベルに変化（時刻ｔ１４）した後、Ｐｕｌｓｅ−Ｃがローレベルからハイレベルに変化（時刻ｔ１５）する。
【００９０】
このように、本実施態様にかかるスイッチング電源装置３０では、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れることから、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、スイッチング回路３７に含まれる第１〜第４のトランジスタ３３〜３６に与えられるストレスが低減される。このため、第１〜第４のトランジスタ３３〜３６に対して大容量のコンデンサを付加することなく、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【００９１】
次に、本発明の好ましい他の実施態様について説明する。
【００９２】
本発明の好ましい他の実施態様にかかるスイッチング電源装置１００は図１に示されており、上記実施態様にかかるスイッチング電源装置３０に対し、制御回路４６が制御回路１０１に置き換えられている点において異なる。その他の構成要素については上記実施態様にかかるスイッチング電源装置３０と同様であるので、重複する説明を波省略する。
【００９３】
図８は、制御回路１０１の回路図である。
【００９４】
図８に示されるように、制御回路１０１は、制御回路４６に備えられている非論理和回路（ＮＯＲ）９０が削除され、非論理和回路（ＮＯＲ）９０が生成する内部信号ＤＥＬＡＹＡ−Ｂの代わりにクロック信号ＣＬＫが用いられている点において制御回路４６と異なる。その他の構成要素については制御回路４６と同様であるので、重複する説明を波省略する。
【００９５】
このような構成を有する制御回路１０１においても、既に説明した制御回路４６とほぼ同様の動作を行うことができる。具体的には、制御回路１０１では、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してクロック信号ＣＬＫがハイレベルである期間だけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してクロック信号ＣＬＫがハイレベルである期間だけ遅れて現れる。これにより、上記実施態様にかかるスイッチング電源装置３０と同様、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【００９６】
次に、本発明の好ましいさらに他の実施態様について説明する。
【００９７】
本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置１１０は図１に示されており、上記実施態様にかかるスイッチング電源装置３０に対し、制御回路４６が制御回路１１１に置き換えられている点において異なる。その他の構成要素については上記実施態様にかかるスイッチング電源装置３０と同様であるので、重複する説明を波省略する。
【００９８】
図９は、制御回路１１１の回路図である。
【００９９】
図９に示されるように、制御回路１１１は、トランジスタ７５のゲート、インバータ８５の入力端及び非論理和回路（ＮＯＲ）８６の片方の入力端に供給される信号として、クロック信号ＣＬＫの代わりに内部信号ＤＥＬＡＹＡ−Ｂが用いられている点において制御回路４６と異なる。その他の構成要素については制御回路４６と同様であるので、重複する説明を波省略する。
【０１００】
このような構成を有する制御回路１１１においても、既に説明した制御回路４６と同様、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れる。これにより、上記実施態様にかかるスイッチング電源装置３０と同様、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【０１０１】
さらに、制御回路１１１においては、トランジスタ７５のゲートに供給される信号として、クロック信号ＣＬＫの代わりに内部信号ＤＥＬＡＹＡ−Ｂが用いられていることから、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能となり、且つ、トランス３８の１次側電圧Ｖｍｔを入力電圧Ｖｉｎ（−Ｖｉｎ）とすべき期間の最小値（出力パルスの最小幅）を実質的に無限小まで制御することが可能となる。以下これについて、制御回路４６における第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、制御回路４６における出力パルスの最小幅との比較において詳細に説明する。
【０１０２】
図１０は、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【０１０３】
図１０に示されるように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合、内部信号ＤＥＬＡＹＡ−Ｂがハイレベルである期間においてＲＡＭＰ−２のレベルの上昇が始まることから、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが出現するタイミングにおいては、ＲＡＭＰ−２のレベルは既にＲＡＭＰ−２の最小レベル（＝Ｖ８３）よりも所定レベルＶｔだけ上昇している。
【０１０４】
ところが、図５を参照すれば明らかなように、トランス３８の１次側電圧である出力パルスは、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れてから、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるまでの期間において発生することから、第１の比較信号ＣＯＭＰ−１のレベルが上記所定レベルＶｔ以下である場合には出力パルスは発生しない。すなわち、制御回路４６においては、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較が、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から上記所定レベルＶｔまでの領域においては有効に行われず、ＲＡＭＰ−２が上記所定レベルＶｔを超える領域においてのみ当該比較を有効に行うことが可能となる。
【０１０５】
このように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合には、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベルが、所定の領域（＞Ｖｔ）に制限されることが分かる。一方、出力パルスの最小幅については、実質的に無限小まで制御することが可能である。
【０１０６】
図１１は、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【０１０７】
図１１に示されるように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合、ＲＡＭＰ−２のレベルが最小レベル（＝Ｖ８３）となっている期間において、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れる。したがって、この場合には、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能となる。
【０１０８】
ところが、上述のとおり、トランス３８の１次側電圧である出力パルスは、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れてから、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるまでの期間において発生することから、出力パルスの最小幅は、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れてからクロック信号ＣＬＫの立ち下がりエッジが現れるまでの期間に制限され、それ以下の幅を持った出力パルスを発生させることはできない。
【０１０９】
このように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合には、出力パルスの最小幅が制限され、無限小まで制御することはできない。一方、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較は、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能である。
【０１１０】
以上から明らかなように、制御回路４６においては、クロック信号ＣＬＫのパルス幅（ハイレベル期間）と内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）とが等しければ、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較をＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことができ、且つ、出力パルスの最小幅を実質的に無限小まで制御することができる。しかしながら、クロック信号ＣＬＫのパルス幅（ハイレベル期間）は、ユーザによって自由に変更することができない一方、内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）は、デッドタイムを決める要素であるため、これをクロック信号ＣＬＫのパルス幅（ハイレベル期間）との関係のみにおいて自由に設定することはできない。このため、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）と内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）とを完全に一致させることは困難である。
【０１１１】
図１２は、制御回路１１１において、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【０１１２】
図１２に示されるように、制御回路１１１においては、トランジスタ７５のゲートに内部信号ＤＥＬＡＹＡ−Ｂが供給されていることから、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジに応答してＲＡＭＰ−２のレベルの上昇が始まる。このため、図１２を参照すれば、クロック信号ＣＬＫのパルス幅（ハイレベル期間）とは関係なく、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能であり、且つ、出力パルスの最小幅を実質的に無限小まで制御することが可能であることが分かる。
【０１１３】
このため、このような制御回路１１１を備えるスイッチング電源装置１１０においては、上記各実施態様にかかるスイッチング電源装置３０、１００による効果に加え、スイッチング回路３７の制御をより高精度で行うことが可能となる。
【０１１４】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１５】
例えば、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、電圧源８２の出力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３が実質的に等しく設定されているが、本発明においてこれらが同じ電圧であることは必須でなく、これらが互いに異なっていても構わない。
【０１１６】
また、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０が備える第１のコンパレータ８０にヒステリシスを持たせてもよい。第１のコンパレータ８０にヒステリシスを持たせた場合、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２とほぼ等しい場合におけるスイッチング回路３７の制御をより安定的に行うことが可能となる。
【０１１７】
さらに、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、トランス３８の２次側に設けられた整流回路４２として、ダイオード４０、４１からなるダイオード整流回路を用いているが、整流トランジスタからなる同期整流回路を用いても構わない。
【０１１８】
また、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、制御回路４６、１０１、１１１がトランス３８の２次側に属しており、これら制御回路４６、１０１、１１１とスイッチング回路３７との間を第１〜第４の絶縁回路４７〜５０によって絶縁しているが、これら制御回路４６、１０１、１１１と出力回路との間を絶縁することによって、制御回路４６、１０１、１１１をトランス３８の１次側に属させても構わない。
【０１１９】
さらに、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、分圧回路７８を用いて出力電圧Ｖｏを分圧し、得られた誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとを誤差アンプ７９によって比較することによって第１の比較信号ＣＯＭＰ−１を生成しているが、このような分圧回路７８を用いることなく、出力電圧Ｖｏと基準電圧Ｖｒｅｆ’とを誤差アンプ７９によって比較することにより第１の比較信号ＣＯＭＰ−１を生成しても構わない。
【０１２０】
尚、本発明において、手段とは、必ずしも物理的手段を意味するものではなく、各手段の機能がソフトウエアによって実現される場合も包含する。さらに、一つの手段の機能が二以上の物理的手段により実現されても、二以上の手段の機能が一つの物理的手段により実現されてもよい。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、軽負荷状態または無負荷状態において発生するサージ電圧が低減されたスイッチング電源装置及び軽負荷状態または無負荷状態において発生するサージ電圧を低減することができる制御回路が提供される。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置３０を示す回路図である。
【図２】制御回路４６の回路図である。
【図３】第１〜第４のデッドタイム生成回路７２、７３、９４、９５の具体的な回路構成を示す回路図である。
【図４】第１〜第４のデッドタイム生成回路７２、７３、９４、９５の動作を示すタイミング図である。
【図５】通常負荷状態における制御回路４６の動作を示すタイミング図である。
【図６】軽負荷状態若しくは無負荷状態における制御回路４６の動作を示すタイミング図である。
【図７】軽負荷状態若しくは無負荷状態におけるスイッチング回路３７の動作を説明するための模式図である。
【図８】制御回路１０１の回路図である。
【図９】制御回路１１１の回路図である。
【図１０】制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１１】制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１２】制御回路１１１において、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１３】従来のスイッチング電源装置１０を示す回路図である。
【図１４】通常負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【図１５】軽負荷状態若しくは無負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【図１６】軽負荷状態若しくは無負荷状態におけるスイッチング回路１７の動作を説明するための模式図である。
【符号の説明】
１０ スイッチング電源装置
１１ 入力電源
１２ 入力コンデンサ
１３ 第１のトランジスタ
１４ 第２のトランジスタ
１５ 第３のトランジスタ
１６ 第４のトランジスタ
１７ スイッチング回路
１８ トランス
１９，２０ ダイオード
２１ 整流回路
２２ インダクタ
２３ コンデンサ
２４ 平滑回路
２５ 制御回路
２６ 負荷
２７ 寄生インダクタンス
３０ スイッチング電源装置
３１ 入力電源
３２ 入力コンデンサ
３３ 第１のトランジスタ
３４ 第２のトランジスタ
３５ 第３のトランジスタ
３６ 第４のトランジスタ
３７ スイッチング回路
３８ トランス
３９ インダクタンス
４０，４１ ダイオード
４２ 整流回路
４３ インダクタ
４４ コンデンサ
４５ 平滑回路
４６ 制御回路
４７ 第１の絶縁回路
４８ 第２の絶縁回路
４９ 第３の絶縁回路
５０ 第４の絶縁回路
５１ 負荷
５２〜５５ コンデンサ
５６〜５９ スナバ回路
６０〜６３ 抵抗
６４〜６７ コンデンサ
６８ 寄生インダクタンス
７０ 発振器
７１ データラッチ回路
７２ 第１のデッドタイム生成回路
７３ 第２のデッドタイム生成回路
７４ ランプ回路
７５ トランジスタ
７６，７７ 抵抗
７８ 分圧回路
７９ 誤差アンプ
８０ 第１のコンパレータ
８１ 第２のコンパレータ
８２，８３ 電圧源
８４，８６ 非論理和回路（ＮＯＲ）
８５ インバータ
８７ ＰＷＭラッチ回路
８８ 排他的非論理和回路（ＸＮＯＲ）
８９ 排他的論理和回路（ＸＯＲ）
９０ 非論理和回路（ＮＯＲ）
９１〜９３ 非論理積回路（ＮＡＮＤ）
９４ 第３のデッドタイム生成回路
９５ 第４のデッドタイム生成回路
９６ 遅延回路
９７ 非論理和回路（ＮＯＲ）
１００ スイッチング電源装置
１０１ 制御回路
１１０ スイッチング電源装置
１１１ 制御回路
【発明の属する技術分野】
本発明は、スイッチング電源装置及びこれに用いられる制御回路に関し、さらに詳細には、位相シフト制御方式を用いたスイッチング電源装置及びこれに用いられる制御回路に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。ここで、大容量が要求されるスイッチング電源装置のスイッチング回路としては、いわゆるフルブリッジ回路が用いられることが一般的であるが、この種のスイッチング回路において発生するスイッチング損失を低減可能な駆動方式として、いわゆる位相シフト制御方式が知られている。
【０００３】
図１３は、従来のスイッチング電源装置１０を示す回路図である。
【０００４】
図１３に示されるように、従来のスイッチング電源装置１０は、入力電源１１の両端間に接続された入力コンデンサ１２と、第１〜第４のトランジスタ１３〜１６からなるスイッチング回路１７と、トランス１８と、ダイオード１９及び２０からなる整流回路２１と、インダクタ２２及びコンデンサ２３からなる平滑回路２４と、スイッチング回路１７の動作を制御する制御回路２５とを備えており、平滑回路２４の出力は負荷２６に接続されている。また、スイッチング回路１７と入力コンデンサ１２との間には、配線に起因する寄生インダクタンス２７が存在している。
【０００５】
制御回路２５は平滑回路２４からの出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の値となるようスイッチング回路１７の動作を制御する回路であり、位相シフト制御方式によってその出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。このような位相シフト制御を行う制御回路としては、例えば、米国特許第５，２９１，３８４号公報に記載された制御回路が知られている。
【０００６】
図１４は、従来のスイッチング電源装置１０の動作を示すタイミング図である。
【０００７】
図１４に示されるように、位相シフト制御においては、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｂは、所定のデッドタイムをはさんで交互にハイレベルとなり、Ｐｕｌｓｅ−Ｃは、Ｐｕｌｓｅ−Ｂに対して位相シフトされ、Ｐｕｌｓｅ−Ｄは、Ｐｕｌｓｅ−Ａに対して位相シフトされる。ここで、トランス１８の１次側の電圧Ｖｍｔの波形は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量、並びに、Ｐｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量によって決まる。具体的には、図１４に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間においては、第１のトランジスタ１３及び第４のトランジスタ１６の両方がオン状態となるため、トランス１８の１次側の電圧ＶｍｔはＶｉｎとなる一方、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間においては、第２のトランジスタ１４及び第３のトランジスタ１５の両方がオン状態となるため、トランス１８の１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間においては、トランス１８の１次側の電圧Ｖｍｔはゼロである。
【０００８】
したがって、トランス１８の２次側へ伝送される電力は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量によって決まり、入力電源１１の電圧Ｖｉｎが小さくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を減少させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を長くする。一方、入力電源１１の電圧Ｖｉｎが大きくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を増大させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を短くする。このため、負荷２６が軽負荷状態若しくは無負荷状態になると、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はゼロとなり、トランス１８の２次側には電力が伝送されない状態とされる。
【０００９】
図１５は、軽負荷状態若しくは無負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【００１０】
図１５に示されるように、従来のスイッチング電源装置１０においては、軽負荷状態若しくは無負荷状態になると、Ｐｕｌｓｅ−Ｃの位相はＰｕｌｓｅ−Ｂに対して約１８０°（約半周期）シフトし、Ｐｕｌｓｅ−Ｄの位相はＰｕｌｓｅ−Ａに対して約１８０°シフトするため、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はなくなる。これにより、トランス１８の１次側の電圧Ｖｍｔはゼロに固定される。このとき、従来のスイッチング電源装置１０においては、図１５に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｃは実質的に同一波形であり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｄは実質的に同一波形となっている。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のスイッチング電源装置１０のように、軽負荷状態若しくは無負荷状態においてＰｕｌｓｅ−ＡとＰｕｌｓｅ−Ｃの波形が実質的に同一になり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｄの波形が実質的に同一になると、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがハイレベルに変化するタイミング（時刻ｔ２）や、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルに変化するタイミング（時刻ｔ３）において、スイッチング回路１７に大きなサージ電圧が発生するという問題が生じる。
【００１２】
図１６（ａ）〜（ｃ）は、これを説明するためのスイッチング回路１７の模式図である。
【００１３】
まず、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルであり、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルであるタイミング（時刻ｔ０）においては、図１６（ａ）に示されるように、第２及び第４のトランジスタ１４、１６の両端間の電圧はＶｉｎであり、かかる電圧が第２のトランジスタ１４の両端間の容量成分Ｃ１４及び第４のトランジスタ１６の両端間の容量成分Ｃ１６に充電された状態となる。
【００１４】
次に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルからローレベルに変化するタイミング（時刻ｔ１）においては、図１６（ｂ）に示されるように、第１及び第３のトランジスタ１３、１５がオン状態からオフ状態に変化するものの、第２及び第４のトランジスタ１４、１６がオフ状態に維持されていることから、時刻ｔ０と同様、第２及び第４のトランジスタ１４、１６の両端間の容量成分Ｃ１４、Ｃ１６には電圧Ｖｉｎが充電された状態が維持される。
【００１５】
そして、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルからハイレベルに変化するタイミング（時刻ｔ２）においては、図１６（ｃ）に示されるように、第２及び第４のトランジスタ１４、１６がオフ状態からオン状態に変化することから、第２のトランジスタ１４の両端間の容量成分Ｃ１４及び第４のトランジスタ１６の両端間の容量成分Ｃ１６が実質的に同時に放電される。この場合、第２のトランジスタ１４の両端間の容量成分Ｃ１４に充電されていた電荷は、電流Ｉ１を発生させ、第４のトランジスタ１６の両端間の容量成分Ｃ１６に充電されていた電荷は、電流Ｉ２を発生させるので、スイッチング回路１７と入力コンデンサ１２との間に存在する寄生インダクタンス２７には、これらの合計電流Ｉ１＋Ｉ２が流れることになる。これにより、第１及び第３のトランジスタ１３、１５の両端間には大きなサージ電圧が発生する。
【００１６】
同様に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがローレベルからハイレベルに変化するタイミング（時刻ｔ３）においても、第１のトランジスタ１３の両端間の容量成分Ｃ１３及び第３のトランジスタ１５の両端間の容量成分Ｃ１５が実質的に同時に放電され、これにより、第２及び第４のトランジスタ１４、１６の両端間には大きなサージ電圧が発生する。
【００１７】
このようなサージ電圧は、これら第１〜第４のトランジスタ１３〜１６に大きなストレスを与えるため、場合によっては、かかるサージ電圧によって第１〜第４のトランジスタ１３〜１６が破壊されてしまうことも考えられる。
【００１８】
したがって、本発明の目的は、軽負荷状態若しくは無負荷状態において発生するサージ電圧が低減されたスイッチング電源装置を提供することである。
【００１９】
また、本発明の他の目的は、スイッチング電源装置に用いられる制御回路であって、軽負荷状態若しくは無負荷状態において発生するサージ電圧を低減することができる制御回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明のかかる目的は、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２のアームを駆動する出力信号のパルス幅を前記第１のアームを駆動する出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとの間にデッドタイムを設けることを特徴とするスイッチング電源装置によって達成される。
【００２５】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの高位側スイッチがターンオンした後に前記第２のアームの高位側スイッチがターンオンするように制御するとともに、前記第１のアームの低位側スイッチがターンオンした後に前記第２のアームの低位側スイッチがターンオンするように制御する。
【００２６】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチ及び前記第２のアームの前記高位側スイッチが実質的に同時にターンオフするように制御するとともに、前記第１のアームの前記低位側スイッチ及び前記第２のアームの前記低位側スイッチが実質的に同時にターンオフするように制御する。
【００２７】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチをターンオンさせるタイミングと前記第２のアームの前記高位側スイッチをターンオンさせるタイミングとの時間差及び前記第１のアームの前記低位側スイッチをターンオンさせるタイミングと前記第２のアームの前記低位側スイッチをターンオンさせるタイミングとの時間差を、前記第１のアームのデッドタイムに基づいて設定する。
【００２８】
本発明の別の好ましい実施態様においては、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチをターンオンさせるタイミングと前記第２のアームの前記高位側スイッチをターンオンさせるタイミングとの時間差及び前記第１のアームの前記低位側スイッチをターンオンさせるタイミングと前記第２のアームの前記低位側スイッチをターンオンさせるタイミングとの時間差を、クロック信号に基づいて設定する。
【００２９】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記第１のアームを駆動する出力信号をクロック信号に基づいて生成し、前記第２のアームを駆動する出力信号を前記第１のアームのデッドタイムにおいて活性化される内部信号に基づいて生成する。
【００３０】
本発明のさらに好ましい実施態様においては、前記制御回路が、前記内部信号に応答してのこぎり波を生成するのこぎり波生成手段と、前記出力回路の出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成する第１のコンパレータと、前記第１の比較信号と前記のこぎり波とを比較し、これに基づいて第３の比較信号を生成する第２のコンパレータと、少なくとも前記第２の比較信号及び前記第３の比較信号に基づいて前記第２のアームを駆動する出力信号を生成する手段とを含む。
【００３１】
本発明のさらに好ましい実施態様においては、前記第１のコンパレータがヒステリシスを有している。
【００３２】
本発明のさらに好ましい実施態様においては、前記スイッチング回路に含まれる前記各スイッチに対してそれぞれ並列に設けられた複数のコンデンサ及び複数のスナバ回路と、前記第１のアームと前記トランスとの間に挿入されたインダクタとをさらに備える。
【００３３】
本発明の前記目的はまた、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、前記スイッチング電源装置の第１のアームを駆動する第１の出力信号を生成する第１の手段と、前記スイッチング電源装置の第２のアームを駆動する第２の出力信号を生成する第２の手段と、前記スイッチング電源装置の出力電圧を検出する第３の手段と、前記第３の手段により検出された出力電圧に基づいて、前記第２の出力信号のパルス幅を変更する第４の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとの間にデッドタイムを設けることを特徴とする制御回路によって達成される。
【００３６】
本発明の前記目的はまた、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、のこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記出力電圧が所定の電圧を超えていることに応答して、前記第２の内部信号の活性化期間のうち、所定の期間を非活性状態とすることによって一対の第３の内部信号を生成する第５の手段と、前記第３の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第６の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとを異ならせることを特徴とする制御回路によって達成される。
【００３７】
本発明の好ましい実施態様においては、前記第５の手段が、前記出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成するコンパレータと、第１の出力信号を受けこれに基づいて前記第１のデッドタイムにおいて活性化される第４の内部信号を生成する第１の論理回路と、前記第２の比較信号及び前記第４の内部信号を受け、これらに基づいて前記所定の期間を示す第５の内部信号を生成する第２の論理回路と、前記第２の内部信号及び前記第５の内部信号を受け、これらに基づいて前記第３の内部信号を生成する第３の論理回路とを含む。
【００３８】
本発明のさらに好ましい実施態様においては、前記第３の手段が、前記第４の内部信号が活性状態となっている期間において前記のこぎり波を最小レベルとするランプ回路を含む。
【００３９】
本発明のさらに好ましい実施態様においては、前記ランプ回路は、前記第４の内部信号が非活性状態となっている期間において前記のこぎり波のレベルを上昇させる。
【００４０】
本発明の別の好ましい実施態様においては、前記第５の手段が、前記出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成するコンパレータと、前記第２の比較信号及びクロック信号を受け、これらに基づいて前記所定の期間を示す第４の内部信号を生成する第１の論理回路と、前記第２の内部信号及び前記第４の内部信号を受け、これらに基づいて前記第３の内部信号を生成する第２の論理回路とを含む。
【００４１】
本発明の前記目的はまた、トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、のこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記出力電圧が所定の電圧を超えていることに応答して、前記第２の内部信号の活性化期間のうち、所定の期間を非活性状態とすることによって一対の第３の内部信号を生成する第５の手段と、前記第３の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第６の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとを異ならせることを特徴とする制御回路によって達成される。
【００４２】
本発明の好ましい実施態様においては、前記第１の手段が、前記第１のアームの高位側スイッチ及び前記第１のアームの低位側スイッチを交互にオンさせる第３の手段と、前記第１のアームの高位側スイッチがターンオンするタイミング及び前記第１のアームの低位側スイッチがターンオンするタイミングにおいて上昇を開始するのこぎり波を生成する第４の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、前記第２のアームの高位側スイッチ及び前記第２のアームの低位側スイッチを制御する第５の手段を含んでいる。
【００４６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００４７】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置３０を示す回路図である。
【００４８】
図１に示されるように、本実施態様にかかるスイッチング電源装置３０は、入力電源３１の両端間に接続された入力コンデンサ３２と、第１〜第４のトランジスタ３３〜３６を含むフルブリッジ型のスイッチング回路３７と、トランス３８と、スイッチング回路３７とトランス３８との間に挿入されたインダクタ３９と、ダイオード４０及び４１からなる整流回路４２と、インダクタ４３及びコンデンサ４４からなる平滑回路４５と、スイッチング回路３７の動作を制御する制御回路４６と、制御回路４６と第１〜第４のトランジスタ３３〜３６との間にそれぞれ設けられた第１〜第４の絶縁回路４７〜５０とを備えており、整流回路４２及び平滑回路４５からなる出力回路は、負荷５１に接続されている。また、スイッチング回路３７と入力コンデンサ３２との間には、配線に起因する寄生インダクタンス６８が存在している。ここで、第１〜第４の絶縁回路４７〜５０は、スイッチング電源装置３０の１次側回路と２次側回路との絶縁状態を確保しつつ、制御回路４６より出力される出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを第１〜第４のトランジスタ３３〜３６のゲートにそれぞれ供給する回路である。
【００４９】
また、図１に示されるように、スイッチング回路３７には、第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたコンデンサ５２〜５５がさらに含まれており、これらコンデンサ５２〜５５は、インダクタ３９との共振によって第１〜第４のトランジスタ３３〜３６のスイッチング損失を低減する役割を果たす。さらに、スイッチング回路３７には、第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたスナバ回路５６〜５９がさらに含まれており、これらスナバ回路５６〜５９は、それぞれ抵抗６０〜６３とコンデンサ６４〜６７の直列回路によって構成される。スナバ回路５６〜５９は、第１〜第４のトランジスタ３３〜３６に印加されるサージ電圧を緩和する役割を果たす。
【００５０】
制御回路４６は平滑回路４５からの出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の値となるようスイッチング回路３７の動作を制御する回路であり、位相シフト制御方式によってその出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。
【００５１】
図２は、制御回路４６の回路図である。
【００５２】
図２に示されるように、制御回路４６は、クロック信号ＣＬＫを生成する発振器７０を備え、かかるクロック信号ＣＬＫはデータラッチ回路７１のクロック入力端子（ＣＫ）に供給される。ここで、発振器７０によって生成されるクロック信号ＣＬＫの周波数は、周波数設定信号ＦＲＥＱ．ＳＥＴによって設定することができる。データラッチ回路７１の反転出力端子（反転Ｑ）は、そのデータ入力端子（Ｄ）に接続されていることから、データラッチ回路７１の反転出力端子（反転Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ａ’の論理レベル及び非反転出力端子（Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ｂ’の論理レベルは、クロック信号ＣＬＫの立ち上がりエッジに応答して反転することになる。
【００５３】
これら内部信号Ｐｕｌｓｅ−Ａ’及び内部信号Ｐｕｌｓｅ−Ｂ’は、それぞれ第１のデッドタイム生成回路７２及び第２のデッドタイム生成回路７３に供給され、これら第１のデッドタイム生成回路７２及び第２のデッドタイム生成回路７３の出力信号Ｐｕｌｓｅ−Ａ及び出力信号Ｐｕｌｓｅ−Ｂは、それぞれ図１に示した第１及び第２の絶縁回路４７、４８に供給される。
【００５４】
また、制御回路４６はランプ回路７４を備え、ランプ回路７４の入力端７４ａと接地電位ＧＮＤとの間には、クロック信号ＣＬＫをゲートに受けるトランジスタ７５が接続されている。これにより、ランプ回路７４の入力端７４ａは、クロック信号ＣＬＫがハイレベルとなるたびに接地され、これに応答してランプ回路７４は、クロック信号ＣＬＫの周期に応答したのこぎり波ＲＡＭＰ−１を生成することができる。
【００５５】
また、制御回路４６は抵抗７６、７７からなる分圧回路７８を備え、かかる分圧回路７８によって、出力電圧Ｖｏを分圧した誤差電圧Ｅ／Ａ−が生成される。かかる誤差電圧Ｅ／Ａ−は、誤差アンプ７９の反転入力端子（−）に供給されて基準電圧Ｖｒｅｆと比較され、その結果に基づいて第１の比較信号ＣＯＭＰ−１が生成される。すなわち、誤差アンプ７９の出力である第１の比較信号ＣＯＭＰ−１の電圧レベルは、誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとの大小関係及びその電圧差に応じて定められ、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも高ければ高いほど第１の比較信号ＣＯＭＰ−１の電圧は低くなり、逆に、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒｅｆよりも低ければ低いほど第１の比較信号ＣＯＭＰ−１の電圧は高くなる。ここで、基準電圧Ｖｒｅｆとは、制御回路４６の内部で生成される電圧であり、出力電圧Ｖｏの目標値に基づいて設定される。
【００５６】
第１の比較信号ＣＯＭＰ−１は、第１のコンパレータ８０の反転入力端子（−）及び第２のコンパレータ８１の非反転入力端子（＋）に供給される。第１のコンパレータ８０の非反転入力端子（＋）には電圧源８２の出力電圧Ｖ８２が供給されており、これにより、第１のコンパレータ８０においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高い場合には、その出力である第２の比較信号ＣＯＭＰ−２はローレベルとなり、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い場合には、その出力である第２の比較信号ＣＯＭＰ−２はハイレベルとなる。本明細書においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高い状態を「通常負荷状態」と呼び、逆に、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い状態を「軽負荷状態」若しくは「無負荷状態」と呼ぶことがある。
【００５７】
一方、第２のコンパレータ８１の反転入力端子（−）には、のこぎり波ＲＡＭＰ−１に電圧源８３による直流電圧Ｖ８３を重畳した信号ＲＡＭＰ−２が供給されており、これにより、第２のコンパレータ８１においては、第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも高い場合には、その出力である第３の比較信号ＣＯＭＰ−３はハイレベルとなり、第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−２のレベルよりも低い場合には、その出力である第３の比較信号ＣＯＭＰ−３はローレベルとなる。本実施態様においては、電圧源８２の出力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３は、実質的に等しく設定されている。
【００５８】
第２の比較信号ＣＯＭＰ−２は、非論理和回路（ＮＯＲ）８４の一方の入力端に供給され、非論理和回路（ＮＯＲ）８４の他方の入力端には、インバータ８５よりクロック信号ＣＬＫの反転信号が供給される。さらに、第３の比較信号ＣＯＭＰ−３は、非論理和回路（ＮＯＲ）８６の一方の入力端に供給され、非論理和回路（ＮＯＲ）８６の他方の入力端には、クロック信号ＣＬＫが供給される。
【００５９】
さらに、制御回路４６はＲＳフリップフロップによって構成されるＰＷＭラッチ回路８７を備え、そのリセット入力端子（Ｒ）には非論理和回路（ＮＯＲ）８４の出力である信号ＲＥＳＥＴが供給され、そのセット入力端子（Ｓ）には非論理和回路（ＮＯＲ）８６の出力である信号ＳＥＴが供給される。ＰＷＭラッチ回路８７の反転出力端子（反転Ｑ）より出力される内部信号ＰＷＭは、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の一方の入力端に共通に供給され、排他的非論理和回路（ＸＮＯＲ）８８及び排他的論理和回路（ＸＯＲ）８９の他方の入力端には、内部信号Ｐｕｌｓｅ−Ａ’ が共通に供給される。
【００６０】
さらに、制御回路４６は出力信号Ｐｌｕｓｅ−Ａ及び出力信号Ｐｌｕｓｅ−Ｂを入力とする非論理和回路（ＮＯＲ）９０を備え、その出力である内部信号ＤＥＬＡＹＡ−Ｂは、非論理積回路（ＮＡＮＤ）９１の一方の入力端に供給される。非論理積回路（ＮＡＮＤ）９１の他方の入力端には第２の比較信号ＣＯＭＰ−２が供給されている。また、非論理積回路（ＮＡＮＤ）９１の出力は、非論理積回路（ＮＡＮＤ）９２、９３の一方の入力端に共通に供給され、非論理積回路（ＮＡＮＤ）９２、９３の他方の入力端には、排他的非論理和回路（ＸＮＯＲ）８８の出力及び排他的論理和回路（ＸＯＲ）８９の出力がそれぞれ供給される。
【００６１】
非論理積回路（ＮＡＮＤ）９２の出力である内部信号Ｐｕｌｓｅ−Ｃ’及び非論理積回路（ＮＡＮＤ）９３の出力である内部信号Ｐｕｌｓｅ−Ｄ’は、それぞれ第３のデッドタイム生成回路９４及び第４のデッドタイム生成回路９５に供給され、これら第３のデッドタイム生成回路９４及び第４のデッドタイム生成回路９５の出力信号Ｐｕｌｓｅ−Ｃ及び出力信号Ｐｕｌｓｅ−Ｄは、それぞれ図１に示した第３及び第４の絶縁回路４９、５０に供給される。
【００６２】
図３は、第１〜第４のデッドタイム生成回路７２、７３、９４、９５の具体的な回路構成を示す回路図である。
【００６３】
図３に示されるように、第１〜第４のデッドタイム生成回路７２、７３、９４、９５は、いずれも遅延回路９６及び非論理和回路（ＮＯＲ）９７を備えており、非論理和回路（ＮＯＲ）９７の一方の入力端には、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’が直接供給され、非論理和回路（ＮＯＲ）９７の他方の入力端には、遅延回路９６によって内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’ を遅延した遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”が供給される。ここで、遅延回路９６による遅延量は、第１及び第２のデッドタイム生成回路７２、７３については遅延量設定信号ＤＥＬＡＹＳＥＴＡ−Ｂによって設定することができ、第３及び第４のデッドタイム生成回路９４、９５については遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定することができる。遅延量設定信号ＤＥＬＡＹＳＥＴＡ−Ｂによって設定された遅延量（ＴｄｅｌａｙＡ−Ｂ）は、第１及び第２のデッドタイム生成回路７２、７３において実質的に互いに等しく、同様に、遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定された遅延量（ＴｄｅｌａｙＣ−Ｄ）は、第３及び第４のデッドタイム生成回路９４、９５において実質的に互いに等しい。
【００６４】
図４は、第１〜第４のデッドタイム生成回路７２、７３、９４、９５の動作を示すタイミング図である。
【００６５】
図４に示されるように、遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の波形は、それぞれ対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’に対して遅延回路９６による遅延量（ＴｄｅｌａｙＡ−ＢまたはＴｄｅｌａｙＣ−Ｄ）だけ遅れるため、出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’及び遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”がいずれもローレベルの期間においてハイレベルとなる。したがって、出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する遅延信号Ｐｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の立ち下がりエッジに応答して立ち上がり、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’の立ち上がりエッジに応答して立ち下がる波形となる。
【００６６】
次に、制御回路４６の動作について説明する。
【００６７】
図５は、通常負荷状態における制御回路４６の動作を示すタイミング図である。尚、図５において、「８８ＯＵＴ」とは排他的非論理和回路（ＸＮＯＲ）８８の出力レベルを意味し、「８９ＯＵＴ」とは排他的論理和回路（ＸＯＲ）８９の出力レベルを意味し、「９１ＯＵＴ」とは非論理積回路（ＮＡＮＤ）９１の出力レベルを意味する。
【００６８】
図５に示されるように、通常負荷状態においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも高いことから、第１のコンパレータ８０の出力である第２の比較信号ＣＯＭＰ−２のレベルはローレベルに固定される。一方、第２のコンパレータ８１の出力である第３の比較信号ＣＯＭＰ−３は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも低くなる期間、すなわち、クロック信号ＣＬＫの立ち上がりから所定の期間（クロック周期の前半）においてハイレベルとなり、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも高くなる期間、すなわち、クロック周期の後半においてローレベルとなる。
【００６９】
このため、ＰＷＭラッチ回路８７は、クロック信号ＣＬＫの立ち上がりエッジに応答してリセットされ、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいてセットされることになる。これにより、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）及び排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングにおいて反転する波形となる。
【００７０】
また、第２の比較信号ＣＯＭＰ−２のレベルがローレベルに固定されていることから、非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）はハイレベルに固定される。このため、内部信号Ｐｕｌｓｅ−Ｃ’は、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）の反転信号となり、内部信号Ｐｕｌｓｅ−Ｄ’は、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）の反転信号となる。このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図５に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図５を参照すれば、出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄの波形は、出力信号Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｂに対し、それぞれ所定量だけ位相がシフトした波形となっていることが分かる。
【００７１】
このようにして制御回路４６により生成された出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述のとおり、第１〜第４の絶縁回路４７〜５０を介して、第１〜第４のトランジスタ３３〜３６のゲート電極にそれぞれ供給される。これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間においては、第１のトランジスタ３３及び第４のトランジスタ３６の両方がオン状態となるため、トランス３８の１次側の電圧ＶｍｔはＶｉｎとなり、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間においては、第２のトランジスタ３４及び第３のトランジスタ３５の両方がオン状態となるため、トランス３８の１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間においては、トランス３８の１次側の電圧Ｖｍｔはゼロである。
【００７２】
これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間に応じた電力がトランス３８の２次側に伝送されることになる。図５から明らかなように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミングに依存するため、第１の比較信号ＣＯＭＰ−１のレベルに基づいてこれら期間が定められることになる。具体的には、第１の比較信号ＣＯＭＰ−１のレベルが低いほど（出力電圧Ｖｏが高いほど）上記期間は短くなって、トランス３８の２次側に伝送される電力は小さくなり、逆に、第１の比較信号ＣＯＭＰ−１のレベルが高いほど（出力電圧Ｖｏが低いほど）上記期間は長くなって、トランス３８の２次側に伝送される電力は大きくなる。これにより、出力電圧Ｖｏは所定の電圧に維持されることになる。
【００７３】
このような動作において、第１〜第４のトランジスタ３３〜３６のスイッチング損失は、これら第１〜第４のトランジスタ３３〜３６に対してそれぞれ並列に接続されたコンデンサ５２〜５５とインダクタ３９との共振によって低減される。
【００７４】
以上により、本実施態様にかかるスイッチング電源装置３０は、制御回路４６による位相シフト制御により、通常負荷状態においてトランス３８の２次側に適切な電力を伝送することができる。
【００７５】
次に、軽負荷状態若しくは無負荷状態における制御回路４６の動作について説明する。
【００７６】
図６は、軽負荷状態若しくは無負荷状態における制御回路４６の動作を示すタイミング図である。
【００７７】
図６に示されるように、軽負荷状態若しくは無負荷状態においては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２よりも低いことから、第１のコンパレータ８０の出力である第２の比較信号ＣＯＭＰ−２のレベルはハイレベルに固定される。同様に、第１の比較信号ＣＯＭＰ−１のレベルがＲＡＭＰ−２のレベルよりも常に低いことから、第２のコンパレータ８１の出力である第３の比較信号ＣＯＭＰ−３のレベルはローレベルに固定される。
【００７８】
このため、ＰＷＭラッチ回路８７はリセットされない状態となり、したがってその反転出力端子（反転Ｑ）より出力される内部信号ＰＷＭは、ローレベルに固定される。これにより、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）は内部信号Ｐｕｌｓｅ−Ｂ’の波形と一致し、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）は、内部信号Ｐｕｌｓｅ−Ａ’の波形と一致することになる。
【００７９】
また、第２の比較信号ＣＯＭＰ−２のレベルがハイレベルに固定されていることから、非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）は、非論理和回路（ＮＯＲ）９０の出力である内部信号ＤＥＬＡＹＡ−Ｂを反転した波形となる。このため、内部信号Ｐｕｌｓｅ−Ｃ’は、排他的非論理和回路（ＸＮＯＲ）８８の出力（８８ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）がいずれもハイレベルである期間においてローレベルとなり、内部信号Ｐｕｌｓｅ−Ｄ’は、排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）がいずれもハイレベルである期間においてローレベルとなる。
【００８０】
このようにして生成された内部信号Ｐｕｌｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデッドタイム生成回路９４、９５によってデッドタイムが与えられ、図６に示されるような出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄが得られる。図６を参照すれば、出力信号Ｐｕｌｓｅ−Ｃと出力信号Ｐｕｌｓｅ−Ｂがいずれもハイレベルとなっている期間はなく、また、出力信号Ｐｕｌｓｅ−Ｄと出力信号Ｐｕｌｓｅ−Ａがいずれもハイレベルとなっている期間はないことが分かる。さらに、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れており、また、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れていることが分かる。
【００８１】
このようにして制御回路４６により生成された出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述のとおり、第１〜第４の絶縁回路４７〜５０を介して、第１〜第４のトランジスタ３３〜３６のゲート電極にそれぞれ供給されるが、上述のとおり、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間がないことから、第１のトランジスタ３３及び第４のトランジスタ３６の両方が同時にオン状態となることはなく、また、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間がないことから、第２のトランジスタ３４及び第３のトランジスタ３５の両方が同時にオン状態となることはない。
【００８２】
これにより、トランス３８の１次側には電圧が発生せず、したがって、トランス３８の２次側に伝送される電力はゼロとなり、出力電圧Ｖｏは所定の電圧に維持されることになる。
【００８３】
しかも、上述のとおり、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジは、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れることから、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、スイッチング回路３７に含まれる第１〜第４のトランジスタ３３〜３６に与えられるストレスは、従来のスイッチング電源装置１０に比べて大幅に低減される。
【００８４】
図７（ａ）〜（ｄ）は、これを説明するためのスイッチング回路３７の模式図である。
【００８５】
まず、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルであり、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−Ｄがローレベルであるタイミング（時刻ｔ１０）においては、図７（ａ）に示されるように、第２及び第４のトランジスタ３４、３６の両端間の電圧はＶｉｎであり、かかる電圧が第２のトランジスタ３４の両端間の容量成分Ｃ３４及び第４のトランジスタ３６の両端間の容量成分Ｃ３６に充電された状態となる。ここで、第２のトランジスタ３４の両端間の容量成分Ｃ３４とは、第２のトランジスタ３４のソース−ドレイン間容量、コンデンサ５３の容量及びコンデンサ６５の容量からなる。同様に、第４のトランジスタ３６の両端間の容量成分Ｃ３６とは、第４のトランジスタ３６のソース−ドレイン間容量、コンデンサ５５の容量及びコンデンサ６７の容量からなる。
【００８６】
次に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがハイレベルからローレベルに変化するタイミング（時刻ｔ１１）においては、図７（ｂ）に示されるように、第１及び第３のトランジスタ３３、３５がオン状態からオフ状態に変化するものの、第２及び第４のトランジスタ３４、３６がオフ状態に維持されていることから、時刻ｔ１０と同様、第２及び第４のトランジスタ３４、３６の両端間の容量成分Ｃ３４、Ｃ３６には電圧Ｖｉｎが充電された状態が維持される。
【００８７】
次に、Ｐｕｌｓｅ−Ｂがローレベルからハイレベルに変化するタイミング（時刻ｔ１２）においては、図７（ｃ）に示されるように、第２のトランジスタ３４がオフ状態からオン状態に変化することから、第２のトランジスタ３４の両端間の容量成分Ｃ３４が放電される。これにより、第２のトランジスタ３４の両端間の容量成分Ｃ３４に充電されていた電荷は、電流Ｉ１１を発生させるので、スイッチング回路３７と入力コンデンサ３２との間に存在する寄生インダクタンス６８には、かかる電流Ｉ１１が流れることになる。これにより、第１のトランジスタ３３の両端間にはサージ電圧が発生するが、その電圧値は従来のスイッチング電源装置１０において発生するサージ電圧よりも低く抑えられる。
【００８８】
そして、時刻ｔ１２からＴｄｅｌａｙＣ−Ｄが経過した後、Ｐｕｌｓｅ−Ｄがローレベルからハイレベルに変化するタイミング（時刻ｔ１３）においては、図７（ｄ）に示されるように、第４のトランジスタ３６がオフ状態からオン状態に変化することから、第４のトランジスタ３の両端間の容量成分Ｃ３６が放電される。これにより、第４のトランジスタ３６の両端間の容量成分Ｃ３６に充電されていた電荷は、電流Ｉ１２を発生させるので、スイッチング回路３７と入力コンデンサ３２との間に存在する寄生インダクタンス６８には、かかる電流Ｉ１２が流れることになる。これにより、第３のトランジスタ３５の両端間にはサージ電圧が発生するが、その電圧値は従来のスイッチング電源装置１０において発生するサージ電圧よりも低く抑えられる。
【００８９】
同様に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃがローレベルからハイレベルに変化する場合においても、Ｐｕｌｓｅ−Ａがローレベルからハイレベルに変化（時刻ｔ１４）した後、Ｐｕｌｓｅ−Ｃがローレベルからハイレベルに変化（時刻ｔ１５）する。
【００９０】
このように、本実施態様にかかるスイッチング電源装置３０では、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れることから、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、スイッチング回路３７に含まれる第１〜第４のトランジスタ３３〜３６に与えられるストレスが低減される。このため、第１〜第４のトランジスタ３３〜３６に対して大容量のコンデンサを付加することなく、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【００９１】
次に、本発明の好ましい他の実施態様について説明する。
【００９２】
本発明の好ましい他の実施態様にかかるスイッチング電源装置１００は図１に示されており、上記実施態様にかかるスイッチング電源装置３０に対し、制御回路４６が制御回路１０１に置き換えられている点において異なる。その他の構成要素については上記実施態様にかかるスイッチング電源装置３０と同様であるので、重複する説明を波省略する。
【００９３】
図８は、制御回路１０１の回路図である。
【００９４】
図８に示されるように、制御回路１０１は、制御回路４６に備えられている非論理和回路（ＮＯＲ）９０が削除され、非論理和回路（ＮＯＲ）９０が生成する内部信号ＤＥＬＡＹＡ−Ｂの代わりにクロック信号ＣＬＫが用いられている点において制御回路４６と異なる。その他の構成要素については制御回路４６と同様であるので、重複する説明を波省略する。
【００９５】
このような構成を有する制御回路１０１においても、既に説明した制御回路４６とほぼ同様の動作を行うことができる。具体的には、制御回路１０１では、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してクロック信号ＣＬＫがハイレベルである期間だけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してクロック信号ＣＬＫがハイレベルである期間だけ遅れて現れる。これにより、上記実施態様にかかるスイッチング電源装置３０と同様、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【００９６】
次に、本発明の好ましいさらに他の実施態様について説明する。
【００９７】
本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置１１０は図１に示されており、上記実施態様にかかるスイッチング電源装置３０に対し、制御回路４６が制御回路１１１に置き換えられている点において異なる。その他の構成要素については上記実施態様にかかるスイッチング電源装置３０と同様であるので、重複する説明を波省略する。
【００９８】
図９は、制御回路１１１の回路図である。
【００９９】
図９に示されるように、制御回路１１１は、トランジスタ７５のゲート、インバータ８５の入力端及び非論理和回路（ＮＯＲ）８６の片方の入力端に供給される信号として、クロック信号ＣＬＫの代わりに内部信号ＤＥＬＡＹＡ−Ｂが用いられている点において制御回路４６と異なる。その他の構成要素については制御回路４６と同様であるので、重複する説明を波省略する。
【０１００】
このような構成を有する制御回路１１１においても、既に説明した制御回路４６と同様、軽負荷状態若しくは無負荷状態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れる。これにより、上記実施態様にかかるスイッチング電源装置３０と同様、スイッチング回路３７におけるサージ電圧の発生が時間的に分散され、これにより、サージ電圧による第１〜第４のトランジスタ３３〜３６の破壊を効果的に防止することができる。
【０１０１】
さらに、制御回路１１１においては、トランジスタ７５のゲートに供給される信号として、クロック信号ＣＬＫの代わりに内部信号ＤＥＬＡＹＡ−Ｂが用いられていることから、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能となり、且つ、トランス３８の１次側電圧Ｖｍｔを入力電圧Ｖｉｎ（−Ｖｉｎ）とすべき期間の最小値（出力パルスの最小幅）を実質的に無限小まで制御することが可能となる。以下これについて、制御回路４６における第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、制御回路４６における出力パルスの最小幅との比較において詳細に説明する。
【０１０２】
図１０は、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【０１０３】
図１０に示されるように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合、内部信号ＤＥＬＡＹＡ−Ｂがハイレベルである期間においてＲＡＭＰ−２のレベルの上昇が始まることから、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが出現するタイミングにおいては、ＲＡＭＰ−２のレベルは既にＲＡＭＰ−２の最小レベル（＝Ｖ８３）よりも所定レベルＶｔだけ上昇している。
【０１０４】
ところが、図５を参照すれば明らかなように、トランス３８の１次側電圧である出力パルスは、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れてから、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるまでの期間において発生することから、第１の比較信号ＣＯＭＰ−１のレベルが上記所定レベルＶｔ以下である場合には出力パルスは発生しない。すなわち、制御回路４６においては、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較が、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から上記所定レベルＶｔまでの領域においては有効に行われず、ＲＡＭＰ−２が上記所定レベルＶｔを超える領域においてのみ当該比較を有効に行うことが可能となる。
【０１０５】
このように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合には、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベルが、所定の領域（＞Ｖｔ）に制限されることが分かる。一方、出力パルスの最小幅については、実質的に無限小まで制御することが可能である。
【０１０６】
図１１は、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【０１０７】
図１１に示されるように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合、ＲＡＭＰ−２のレベルが最小レベル（＝Ｖ８３）となっている期間において、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れる。したがって、この場合には、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能となる。
【０１０８】
ところが、上述のとおり、トランス３８の１次側電圧である出力パルスは、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れてから、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−１のレベルを超えるまでの期間において発生することから、出力パルスの最小幅は、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジが現れてからクロック信号ＣＬＫの立ち下がりエッジが現れるまでの期間に制限され、それ以下の幅を持った出力パルスを発生させることはできない。
【０１０９】
このように、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合には、出力パルスの最小幅が制限され、無限小まで制御することはできない。一方、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較は、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能である。
【０１１０】
以上から明らかなように、制御回路４６においては、クロック信号ＣＬＫのパルス幅（ハイレベル期間）と内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）とが等しければ、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較をＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことができ、且つ、出力パルスの最小幅を実質的に無限小まで制御することができる。しかしながら、クロック信号ＣＬＫのパルス幅（ハイレベル期間）は、ユーザによって自由に変更することができない一方、内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）は、デッドタイムを決める要素であるため、これをクロック信号ＣＬＫのパルス幅（ハイレベル期間）との関係のみにおいて自由に設定することはできない。このため、制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）と内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）とを完全に一致させることは困難である。
【０１１１】
図１２は、制御回路１１１において、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【０１１２】
図１２に示されるように、制御回路１１１においては、トランジスタ７５のゲートに内部信号ＤＥＬＡＹＡ−Ｂが供給されていることから、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジに応答してＲＡＭＰ−２のレベルの上昇が始まる。このため、図１２を参照すれば、クロック信号ＣＬＫのパルス幅（ハイレベル期間）とは関係なく、第２のコンパレータ８１による第１の比較信号ＣＯＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実質的全領域に亘って有効に行うことが可能であり、且つ、出力パルスの最小幅を実質的に無限小まで制御することが可能であることが分かる。
【０１１３】
このため、このような制御回路１１１を備えるスイッチング電源装置１１０においては、上記各実施態様にかかるスイッチング電源装置３０、１００による効果に加え、スイッチング回路３７の制御をより高精度で行うことが可能となる。
【０１１４】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１５】
例えば、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、電圧源８２の出力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３が実質的に等しく設定されているが、本発明においてこれらが同じ電圧であることは必須でなく、これらが互いに異なっていても構わない。
【０１１６】
また、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０が備える第１のコンパレータ８０にヒステリシスを持たせてもよい。第１のコンパレータ８０にヒステリシスを持たせた場合、第１の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２とほぼ等しい場合におけるスイッチング回路３７の制御をより安定的に行うことが可能となる。
【０１１７】
さらに、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、トランス３８の２次側に設けられた整流回路４２として、ダイオード４０、４１からなるダイオード整流回路を用いているが、整流トランジスタからなる同期整流回路を用いても構わない。
【０１１８】
また、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、制御回路４６、１０１、１１１がトランス３８の２次側に属しており、これら制御回路４６、１０１、１１１とスイッチング回路３７との間を第１〜第４の絶縁回路４７〜５０によって絶縁しているが、これら制御回路４６、１０１、１１１と出力回路との間を絶縁することによって、制御回路４６、１０１、１１１をトランス３８の１次側に属させても構わない。
【０１１９】
さらに、上記各実施態様にかかるスイッチング電源装置３０、１００、１１０においては、分圧回路７８を用いて出力電圧Ｖｏを分圧し、得られた誤差電圧Ｅ／Ａ−と基準電圧Ｖｒｅｆとを誤差アンプ７９によって比較することによって第１の比較信号ＣＯＭＰ−１を生成しているが、このような分圧回路７８を用いることなく、出力電圧Ｖｏと基準電圧Ｖｒｅｆ’とを誤差アンプ７９によって比較することにより第１の比較信号ＣＯＭＰ−１を生成しても構わない。
【０１２０】
尚、本発明において、手段とは、必ずしも物理的手段を意味するものではなく、各手段の機能がソフトウエアによって実現される場合も包含する。さらに、一つの手段の機能が二以上の物理的手段により実現されても、二以上の手段の機能が一つの物理的手段により実現されてもよい。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、軽負荷状態または無負荷状態において発生するサージ電圧が低減されたスイッチング電源装置及び軽負荷状態または無負荷状態において発生するサージ電圧を低減することができる制御回路が提供される。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置３０を示す回路図である。
【図２】制御回路４６の回路図である。
【図３】第１〜第４のデッドタイム生成回路７２、７３、９４、９５の具体的な回路構成を示す回路図である。
【図４】第１〜第４のデッドタイム生成回路７２、７３、９４、９５の動作を示すタイミング図である。
【図５】通常負荷状態における制御回路４６の動作を示すタイミング図である。
【図６】軽負荷状態若しくは無負荷状態における制御回路４６の動作を示すタイミング図である。
【図７】軽負荷状態若しくは無負荷状態におけるスイッチング回路３７の動作を説明するための模式図である。
【図８】制御回路１０１の回路図である。
【図９】制御回路１１１の回路図である。
【図１０】制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が長い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１１】制御回路４６において、クロック信号ＣＬＫのパルス幅（ハイレベル期間）よりも内部信号ＤＥＬＡＹＡ−Ｂのパルス幅（ハイレベル期間）の方が短い場合における、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１２】制御回路１１１において、第１の比較信号ＣＯＭＰ−１のレベルと比較可能なＲＡＭＰ−２のレベル領域、並びに、出力パルスの最小幅について説明するためのタイミング図である。
【図１３】従来のスイッチング電源装置１０を示す回路図である。
【図１４】通常負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【図１５】軽負荷状態若しくは無負荷状態における従来のスイッチング電源装置１０の動作を示すタイミング図である。
【図１６】軽負荷状態若しくは無負荷状態におけるスイッチング回路１７の動作を説明するための模式図である。
【符号の説明】
１０ スイッチング電源装置
１１ 入力電源
１２ 入力コンデンサ
１３ 第１のトランジスタ
１４ 第２のトランジスタ
１５ 第３のトランジスタ
１６ 第４のトランジスタ
１７ スイッチング回路
１８ トランス
１９，２０ ダイオード
２１ 整流回路
２２ インダクタ
２３ コンデンサ
２４ 平滑回路
２５ 制御回路
２６ 負荷
２７ 寄生インダクタンス
３０ スイッチング電源装置
３１ 入力電源
３２ 入力コンデンサ
３３ 第１のトランジスタ
３４ 第２のトランジスタ
３５ 第３のトランジスタ
３６ 第４のトランジスタ
３７ スイッチング回路
３８ トランス
３９ インダクタンス
４０，４１ ダイオード
４２ 整流回路
４３ インダクタ
４４ コンデンサ
４５ 平滑回路
４６ 制御回路
４７ 第１の絶縁回路
４８ 第２の絶縁回路
４９ 第３の絶縁回路
５０ 第４の絶縁回路
５１ 負荷
５２〜５５ コンデンサ
５６〜５９ スナバ回路
６０〜６３ 抵抗
６４〜６７ コンデンサ
６８ 寄生インダクタンス
７０ 発振器
７１ データラッチ回路
７２ 第１のデッドタイム生成回路
７３ 第２のデッドタイム生成回路
７４ ランプ回路
７５ トランジスタ
７６，７７ 抵抗
７８ 分圧回路
７９ 誤差アンプ
８０ 第１のコンパレータ
８１ 第２のコンパレータ
８２，８３ 電圧源
８４，８６ 非論理和回路（ＮＯＲ）
８５ インバータ
８７ ＰＷＭラッチ回路
８８ 排他的非論理和回路（ＸＮＯＲ）
８９ 排他的論理和回路（ＸＯＲ）
９０ 非論理和回路（ＮＯＲ）
９１〜９３ 非論理積回路（ＮＡＮＤ）
９４ 第３のデッドタイム生成回路
９５ 第４のデッドタイム生成回路
９６ 遅延回路
９７ 非論理和回路（ＮＯＲ）
１００ スイッチング電源装置
１０１ 制御回路
１１０ スイッチング電源装置
１１１ 制御回路
Claims (17)
- トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２のアームを駆動する出力信号のパルス幅を前記第１のアームを駆動する出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとの間にデッドタイムを設けることを特徴とするスイッチング電源装置。
- 前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの高位側スイッチがターンオンした後に前記第２のアームの高位側スイッチがターンオンするように制御するとともに、前記第１のアームの低位側スイッチがターンオンした後に前記第２のアームの低位側スイッチがターンオンするように制御することを特徴とする請求項１に記載のスイッチング電源装置。
- 前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチ及び前記第２のアームの前記高位側スイッチが実質的に同時にターンオフするように制御するとともに、前記第１のアームの前記低位側スイッチ及び前記第２のアームの前記低位側スイッチが実質的に同時にターンオフするように制御することを特徴とする請求項２に記載のスイッチング電源装置。
- 前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチをターンオンさせるタイミングと前記第２のアームの前記高位側スイッチをターンオンさせるタイミングとの時間差及び前記第１のアームの前記低位側スイッチをターンオンさせるタイミングと前記第２のアームの前記低位側スイッチをターンオンさせるタイミングとの時間差を、前記第１のアームのデッドタイムに基づいて設定することを特徴とする請求項２または３に記載のスイッチング電源装置。
- 前記制御回路は、前記出力回路が軽負荷状態または無負荷状態のときに、前記第１のアームの前記高位側スイッチをターンオンさせるタイミングと前記第２のアームの前記高位側スイッチをターンオンさせるタイミングとの時間差及び前記第１のアームの前記低位側スイッチをターンオンさせるタイミングと前記第２のアームの前記低位側スイッチをターンオンさせるタイミングとの時間差を、クロック信号に基づいて設定することを特徴とする請求項２または３に記載のスイッチング電源装置。
- 前記制御回路は、前記第１のアームを駆動する出力信号をクロック信号に基づいて生成し、前記第２のアームを駆動する出力信号を前記第１のアームのデッドタイムにおいて活性化される内部信号に基づいて生成することを特徴とする請求項１乃至５のいずれか１項に記載のスイッチング電源装置。
- 前記制御回路が、前記内部信号に応答してのこぎり波を生成するのこぎり波生成手段と、前記出力回路の出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成する第１のコンパレータと、前記第１の比較信号と前記のこぎり波とを比較し、これに基づいて第３の比較信号を生成する第２のコンパレータと、少なくとも前記第２の比較信号及び前記第３の比較信号に基づいて前記第２のアームを駆動する出力信号を生成する手段とを含むことを特徴とする請求項６に記載のスイッチング電源装置。
- 前記第１のコンパレータがヒステリシスを有していることを特徴とする請求項７に記載のスイッチング電源装置。
- 前記スイッチング回路に含まれる前記各スイッチに対してそれぞれ並列に設けられた複数のコンデンサ及び複数のスナバ回路と、前記第１のアームと前記トランスとの間に挿入されたインダクタとをさらに備えることを特徴とする請求項１乃至８のいずれか１項に記載のスイッチング電源装置。
- トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、前記スイッチング電源装置の第１のアームを駆動する第１の出力信号を生成する第１の手段と、前記スイッチング電源装置の第２のアームを駆動する第２の出力信号を生成する第２の手段と、前記スイッチング電源装置の出力電圧を検出する第３の手段と、前記第３の手段により検出された出力電圧に基づいて、前記第２の出力信号のパルス幅を変更する第４の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとの間にデッドタイムを設けることを特徴とする制御回路。
- トランスと、前記トランスの１次側に設けられ、それぞれ高電位側スイッチと低電位側スイッチを有する第１及び第２のアームを含むフルブリッジ型のスイッチング回路と、前記トランスの２次側に設けられた出力回路とを備えたスイッチング電源装置を位相シフト制御するための制御回路であって、交互にハイレベルとなる一対の第１の内部信号を生成する第１の手段と、前記第１の内部信号を受け、これに第１のデッドタイムを与えることによって前記スイッチング電源装置の第１のアームを駆動する一対の第１の出力信号を生成する第２の手段と、のこぎり波を生成する第３の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、交互にハイレベルとなる一対の第２の内部信号を生成する第４の手段と、前記出力電圧が所定の電圧を超えていることに応答して、前記第２の内部信号の活性化期間のうち、所定の期間を非活性状態とすることによって一対の第３の内部信号を生成する第５の手段と、前記第３の内部信号を受け、これに第２のデッドタイムを与えることによって前記スイッチング電源装置の第２のアームを駆動する一対の第２の出力信号を生成する第６の手段とを備え、前記出力回路が軽負荷状態または無負荷状態のときに、前記第２の出力信号のパルス幅を前記第１の出力信号のパルス幅より短くすることにより、第１のアームを駆動するタイミングと第２のアームを駆動するタイミングとを異ならせることを特徴とする制御回路。
- 前記第５の手段が、前記出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成するコンパレータと、第１の出力信号を受けこれに基づいて前記第１のデッドタイムにおいて活性化される第４の内部信号を生成する第１の論理回路と、前記第２の比較信号及び前記第４の内部信号を受け、これらに基づいて前記所定の期間を示す第５の内部信号を生成する第２の論理回路と、前記第２の内部信号及び前記第５の内部信号を受け、これらに基づいて前記第３の内部信号を生成する第３の論理回路とを含むことを特徴とする請求項１１に記載の制御回路。
- 前記第３の手段が、前記第４の内部信号が活性状態となっている期間において前記のこぎり波を最小レベルとするランプ回路を含むことを特徴とする請求項１２に記載の制御回路。
- 前記ランプ回路は、前記第４の内部信号が非活性状態となっている期間において前記のこぎり波のレベルを上昇させることを特徴とする請求項１３に記載の制御回路。
- 前記第５の手段が、前記出力電圧若しくはこれに対応する電圧と第１の基準電圧とを比較し、これに基づいて第１の比較信号を生成する誤差アンプと、前記第１の比較信号と第２の基準電圧とを比較し、これに基づいて第２の比較信号を生成するコンパレータと、前記第２の比較信号及びクロック信号を受け、これらに基づいて前記所定の期間を示す第４の内部信号を生成する第１の論理回路と、前記第２の内部信号及び前記第４の内部信号を受け、これらに基づいて前記第３の内部信号を生成する第２の論理回路とを含むことを特徴とする請求項１１に記載の制御回路。
- それぞれ高位側スイッチ及び低位側スイッチを有する第１及び第２のアームを備えるスイッチング電源装置を位相シフト制御するための制御回路であって、前記スイッチング電源装置の出力電圧に基づいて、前記第１のアームの前記高位側スイッチを制御するパルスと前記第２のアームの前記低位側スイッチを制御するパルスの重なり及び前記第２のアームの前記高位側スイッチを制御するパルスと前記第１のアームの前記低位側スイッチを制御するパルスの重なりを制御する第１の手段と、前記第１のアームの前記高位側スイッチを制御するパルスと前記第２のアームの前記低位側スイッチを制御するパルスの重なり及び前記第２のアームの前記高位側スイッチを制御するパルスと前記第１のアームの前記低位側スイッチを制御するパルスの重なりがゼロとなったことに応答して、前記第２のアームの前記高位側スイッチを制御するパルス及び前記第２のアームの前記低位側スイッチを制御するパルスを短縮することにより、第１のアームの前記高位側スイッチをターンオンさせるタイミングと第２のアームの前記高位側スイッチをターンオンさせるタイミングとの間、および第１のアームの前記低位側スイッチをターンオンさせるタイミングと第２のアームの前記低位側スイッチをターンオンさせるタイミングとの間にデッドタイムを設ける第２の手段とを備えることを特徴とする制御回路。
- 前記第１の手段が、前記第１のアームの高位側スイッチ及び前記第１のアームの低位側スイッチを交互にオンさせる第３の手段と、前記第１のアームの高位側スイッチがターンオンするタイミング及び前記第１のアームの低位側スイッチがターンオンするタイミングにおいて上昇を開始するのこぎり波を生成する第４の手段と、少なくとも前記スイッチング電源装置の出力電圧及び前記のこぎり波に基づき、前記第２のアームの高位側スイッチ及び前記第２のアームの低位側スイッチを制御する第５の手段を含むことを特徴とする請求項１６に記載の制御回路。
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