JP2002354799A

JP2002354799A - スイッチング電源装置

Info

Publication number: JP2002354799A
Application number: JP2001156715A
Authority: JP
Inventors: Masakazu Takagi; 雅和高木; Junichi Yamamoto; 純一山本
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2001-05-25
Filing date: 2001-05-25
Publication date: 2002-12-06
Anticipated expiration: 2021-05-25
Also published as: JP4098494B2

Abstract

(57)【要約】【課題】貫通電流の発生が効果的に防止されたスイッ
チング電源装置を提供する。【解決手段】トランス１と、トランス１の１次側に設
けられたハーフブリッジ回路２と、トランス１の２次側
に設けられ、整流トランジスタ１３を有する同期整流回
路３と、トランス２の２次側に設けられ、ハーフブリッ
ジ回路２のスイッチング動作と同期した第１の制御信号
を生成する整流トランジスタ駆動回路４と、第１の制御
信号を受け、これに基づき第１の制御信号の一方のエッ
ジが発生するタイミングと実質的に等しいタイミングに
おいて整流トランジスタ１３のしきい値電圧を超え、第
１の制御信号の他方のエッジが発生するタイミングより
も所定時間早いタイミングにおいて整流トランジスタ１
３のしきい値電圧を下回る第２の制御信号を生成し、こ
れを整流トランジスタ１３の制御電極に供給するタイミ
ング生成回路２１とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング電源
装置に関し、さらに詳細には、同期整流型のスイッチン
グ電源装置に関する。

【０００２】

【従来の技術】従来より、スイッチング電源装置とし
て、いわゆるＤＣ／ＤＣコンバータが知られている。代
表的なＤＣ／ＤＣコンバータは、スイッチング回路を用
いて直流入力を一旦交流に変換した後、トランスを用い
てこれを変圧（昇圧または降圧）し、さらに、出力回路
を用いてこれを直流に変換する装置であり、これによっ
て入力電圧とは異なる電圧を持った直流出力を得ること
ができる。

【０００３】ここで、ＤＣ／ＤＣコンバータに用いられ
る出力整流部にトランジスタ等のスイッチ素子が用いら
れ、入力側のスイッチング回路と同期制御されることが
ある。このような出力整流部を有するＤＣ／ＤＣコンバ
ータは、一般に同期整流型スイッチング電源装置と呼ば
れる。

【０００４】図８は、従来の同期整流型スイッチング電
源装置を示す回路図である。

【０００５】図８に示されるように、従来のスイッチン
グ電源装置は、トランス１と、トランス１の１次側に設
けられたハーフブリッジ回路２と、トランス１の２次側
に設けられた整流回路３と、トランス１の２次側に設け
られた整流トランジスタ駆動回路４と、整流回路３の後
段に設けられた平滑回路５と、絶縁回路６を介して出力
電圧Ｖｏを監視しこれに基づいてハーフブリッジ回路２
に含まれる第１及び第２のメインスイッチ７、８のオン
／オフを制御する制御回路９とを備える。

【０００６】ハーフブリッジ回路２は、第１及び第２の
メインスイッチ７、８の他、入力電源１０の両端間に直
列に接続された第１及び第２の入力コンデンサ１１、１
２を備え、第１及び第２のメインスイッチ７、８の節点
と第１及び第２の入力コンデンサ１１、１２の節点との
間にはトランス１の１次巻線ａが接続されている。ま
た、整流回路３は、第１及び第２の整流トランジスタ１
３、１４からなり、第１の整流トランジスタ１３はトラ
ンス１の第１の２次巻線ｂにそのドレインが接続されて
おり、第２の整流トランジスタ１４はトランス１の第２
の２次巻線ｃにそのドレインが接続されている。図８に
示されるように、これら第１の整流トランジスタ１３の
ソースと第２の整流トランジスタ１４のソースとは短絡
されており、かかる共通ソース接続点と、トランス１の
第１の２次巻線ｂ及び第２の２次巻線ｃとの接続点との
間に現れる電圧波形が整流回路３の出力となる。整流ト
ランジスタ駆動回路４は、第２の整流トランジスタ１４
のゲート−ソース間に接続された第１のダイオード１５
と、第１の整流トランジスタ１３のゲート−ソース間に
接続された第２のダイオード１６からなり、第１のダイ
オード１５のカソードと第２のダイオード１６のカソー
ドとの間には、トランス１の第３の２次巻線ｄが接続さ
れている。また、平滑回路５は、平滑用インダクタ１７
及び平滑用コンデンサ１８からなる。

【０００７】このような構成において、第１及び第２の
メインスイッチ７、８は、制御回路９による制御のもと
所定のデッドタイムをはさんで交互にオンし、これによ
って、入力電圧Ｖｉｎ及びトランス１の巻数比により決
まる出力電圧Ｖｏが負荷１９に与えられる。

【０００８】図９は、従来の同期整流型スイッチング電
源装置の動作を示すタイミングチャートである。図９に
おいて、Ｖｇｓ７及びＶｇｓ８とは、それぞれ第１及び
第２のメインスイッチ７、８のゲート−ソース間電圧を
意味し、Ｖｄｓ１３及びＶｄｓ１４とは、それぞれ第１
及び第２の整流トランジスタ１３、１４のソース−ドレ
イン間電圧を意味し、Ｖｇｓ１３及びＶｇｓ１４とは、
それぞれ第１及び第２の整流トランジスタ１３、１４の
ゲート−ソース間電圧を意味する。

【０００９】図９に示されるように、従来の同期整流型
スイッチング電源装置においては、第１及び第２のメイ
ンスイッチ７、８が制御回路９による制御のもと、所定
のデッドタイムをはさんで交互に駆動され、これに応答
して、第１のメインスイッチ７がオンしている期間にお
いては第２の整流トランジスタ１４のソース−ドレイン
間に２次側電圧が発生し、第２のメインスイッチ８がオ
ンしている期間においては第１の整流トランジスタ１３
のソース−ドレイン間に２次側電圧が発生する。

【００１０】ここで、整流トランジスタ駆動回路４にお
いては、第１のメインスイッチ７がオンしている期間は
第１のダイオード１５がオン状態となり、第２のメイン
スイッチ８がオンしている期間は第２のダイオード１６
がオン状態となる。このため、第１のメインスイッチ７
がオンしている期間においては、第１の整流トランジス
タ１３のゲート−ソース間が駆動されてオン状態とな
り、第２のメインスイッチ８がオンしている期間におい
ては、第２の整流トランジスタ１４のゲート−ソース間
が駆動されてオン状態となる。さらに、第１及び第２の
メインスイッチ７、８の両方がオフしている期間におい
ては、第１の整流トランジスタ１３のゲートと第２の整
流トランジスタ１４のゲートがトランス１の第３の２次
巻線ｄを介して短絡されるため、これら第１の整流トラ
ンジスタ１３及び第２の整流トランジスタ１４のゲート
−ソース間電圧は、いずれも中間電圧となる。

【００１１】これにより、第１の整流トランジスタ１３
は、第２のメインスイッチ８がオフしている期間の全体
に亘ってオン状態となり、第２の整流トランジスタ１４
は、第１のメインスイッチ７がオフしている期間の全体
に亘ってオン状態となるので、これら第１の整流トラン
ジスタ１３及び第２の整流トランジスタ１４のボディー
ダイオードに電流が流れることが実質的になく、損失の
少ない整流を行うことができる。

【００１２】

【発明が解決しようとする課題】しかしながら、以上は
理想的な動作であり、実際の回路においては、トランジ
スタの特性上、第１の整流トランジスタ１３及び第２の
整流トランジスタ１４の動作タイミングには多少の遅延
が不可避的に生じる。このため、理想的には、第１の整
流トランジスタ１３のソース−ドレイン間に２次側電圧
が発生するタイミング（時刻ｔ０）において、同時に第
１の整流トランジスタ１３がターンオフし、第２の整流
トランジスタ１４のソース−ドレイン間に２次側電圧が
発生するタイミング（時刻ｔ１）において、同時に第２
の整流トランジスタ１４がターンオフするのであるが、
実際には、第１の整流トランジスタ１３がターンオフす
るタイミングは時刻ｔ０よりも僅かに遅れ、第２の整流
トランジスタ１４がターンオフするタイミングは時刻ｔ
１よりも僅かに遅れてしまう。

【００１３】このため、第１の整流トランジスタ１３の
ソース−ドレイン間に２次側電圧が発生した後、僅かな
期間において第１の整流トランジスタ１３には貫通電流
が流れ、同様に、第２の整流トランジスタ１４のソース
−ドレイン間に２次側電圧が発生した後、僅かな期間に
おいて第２の整流トランジスタ１４には貫通電流が流れ
ることになる。このような貫通電流は電力の損失となる
ことから、スイッチング電源装置全体の変換効率の低下
を招いてしまうという問題があった。

【００１４】したがって、本発明の目的は、貫通電流の
発生が効果的に防止されたスイッチング電源装置を提供
することである。

【００１５】

【課題を解決するための手段】本発明のかかる目的は、
トランスと、前記トランスの１次側に設けられたスイッ
チング回路と、前記トランスの２次側に設けられ、少な
くとも整流トランジスタを有する同期整流回路と、前記
トランスの２次側に設けられ、前記スイッチング回路の
スイッチング動作と同期した第１の制御信号を生成する
整流トランジスタ駆動回路と、前記第１の制御信号を受
け、これに基づき前記第１の制御信号の一方のエッジが
発生するタイミングと実質的に等しいタイミングにおい
て前記整流トランジスタのしきい値電圧を超え、前記第
１の制御信号の他方のエッジが発生するタイミングより
も所定時間早いタイミングにおいて前記整流トランジス
タのしきい値電圧を下回る第２の制御信号を生成し、こ
れを前記整流トランジスタの制御電極に供給するタイミ
ング生成回路とを備えるスイッチング電源装置によって
達成される。

【００１６】本発明によれば、タイミング生成回路によ
って整流トランジスタのオフタイミングが早められてい
るので、貫通電流の発生を効果的に防止することができ
る。これにより、損失が低減されるので、スイッチング
電源装置全体の変換効率が高められる。

【００１７】本発明の好ましい実施態様においては、前
記第１の制御信号の波形が、第１の電位と、第２の電位
と、これらの間に挿入された中間電位とを繰り返す波形
であり、前記第１の制御回路の前記一方のエッジが、前
記第１の電位から前記中間電位に変化するタイミングに
よって定義され、前記第１の制御回路の前記他方のエッ
ジが、前記中間電位から前記第１の電位に変化するタイ
ミングによって定義される。

【００１８】本発明のさらに好ましい実施態様において
は、前記第１の制御信号が前記第２の電位から前記中間
電位に変化した後、前記中間電位から前記第１の電位に
変化するまでの間において、前記第２の制御信号の電圧
が前記整流トランジスタのしきい値電圧を下回る。

【００１９】本発明のさらに好ましい実施態様において
は、前記タイミング生成回路が、前記第１の制御信号を
受け、前記第１の制御回路の前記一方のエッジに応答し
て第１の論理レベルから第２の論理レベルに変化し、前
記第１の制御信号が前記第２の電位から前記中間電位に
変化したことに応答して前記第２の論理レベルから前記
第１の論理レベルに変化する中間信号を生成する第１の
手段と、前記中間信号を受け、前記中間信号の前記第２
の論理レベルから前記第１の論理レベルへの変化に対し
て遅延を与えることによって前記第２の制御信号を生成
する第２の手段とを備える。

【００２０】本発明のさらに好ましい実施態様において
は、前記第１の手段が、前記第１の制御信号を分圧する
分圧回路と、前記分圧回路の出力信号を遅延させる遅延
回路と、前記第１の制御信号と前記遅延回路の出力信号
とを比較し、これに基づいて前記中間信号を生成するコ
ンパレータとを備える。

【００２１】本発明のさらに好ましい実施態様において
は、前記遅延回路が、前記分圧回路の出力信号の一方向
への変化に対する遅延を与える第１の時定数回路及び前
記分圧回路の出力信号の逆方向への変化に対する遅延を
与える第２の時定数回路からなる。

【００２２】本発明のさらに好ましい実施態様において
は、前記第１の制御信号が前記第２の電位から前記中間
電位に変化するタイミングにおいて、前記遅延回路の出
力信号の電位が少なくとも前記中間電位よりも高くなる
ように前記第１の時定数回路の時定数が設定されてお
り、前記第１の制御信号の前記第１のエッジが発生する
タイミングにおいて、前記遅延回路の出力信号の電位が
少なくとも前記中間電位よりも低くなるように前記第２
の時定数回路の時定数が設定されている。

【００２３】本発明のさらに好ましい実施態様において
は、前記スイッチング回路が、ハーフブリッジ回路、フ
ルブリッジ回路、プッシュプル回路及びアクティブクラ
ンプ回路のいずれかである。

【００２４】本発明の前記目的はまた、入力電源に接続
され、デッドタイムをはさんで交互に導通状態となる第
１及び第２のメインスイッチを有するスイッチング回路
と、前記第２のメインスイッチが非導通状態である期間
において整流動作を行う第１の整流トランジスタと、前
記第１のメインスイッチが非導通状態である期間におい
て整流動作を行う第２の整流トランジスタと、前記第１
及び第２の整流トランジスタを駆動する手段とを備える
スイッチング電源装置であって、前記手段は、導通状態
となるメインスイッチが前記第２のメインスイッチから
前記第１のメインスイッチに切り替わる際に挿入される
第１のデッドタイムにおいては、前記第１のデッドタイ
ムの実質的に全期間に亘って前記第１の整流トランジス
タの制御電極にオン信号を供給する一方で、前記第１の
デッドタイムの一部の期間のみ前記第２の整流トランジ
スタの制御電極にオン信号を供給し、導通状態となるメ
インスイッチが前記第１のメインスイッチから前記第２
のメインスイッチに切り替わる際に挿入される第２のデ
ッドタイムにおいては、前記第２のデッドタイムの実質
的に全期間に亘って前記第２の整流トランジスタの制御
電極にオン信号を供給する一方で、前記第２のデッドタ
イムの一部の期間のみ前記第１の整流トランジスタの制
御電極にオン信号を供給することを特徴とするスイッチ
ング電源装置によって達成される。

【００２５】本発明においても、貫通電流の発生を効果
的に防止することができる。これにより、損失が低減さ
れるので、スイッチング電源装置全体の変換効率が高め
られる。

【００２６】本発明の好ましい実施態様においては、前
記第１のデッドタイムの前記一部の期間とは、前記第１
のデッドタイムの開始タイミングを含む連続期間であ
り、前記第２のデッドタイムの前記一部の期間とは、前
記第２のデッドタイムの開始タイミングを含む連続期間
である。

【００２７】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。

【００２８】図１は、本発明の好ましい実施態様にかか
るスイッチング電源装置２０の回路図である。

【００２９】図１に示されるように、本実施態様にかか
るスイッチング電源装置２０は、従来のスイッチング電
源装置と同様、いわゆるハーフブリッジ型の同期整流型
スイッチング電源装置であり、整流トランジスタ駆動回
路４と第１及び第２の整流トランジスタ１３、１４のゲ
ートとの間に第１及び第２のタイミング生成回路２１、
２２がそれぞれ挿入され、第１及び第２のダイオード１
５、１６の両端間に第１及び第２の補助コンデンサ２
３、２４がそれぞれ接続されている点において異なる。
その他の構成については従来のスイッチング電源装置と
同様であるので、従来のスイッチング電源装置と同じ構
成要素については、図８と同じ符号を付し、その説明を
省略する。

【００３０】第１及び第２のタイミング生成回路２１、
２２は、整流トランジスタ駆動回路４に接続された入力
端ｅと、対応する整流トランジスタ１３または１４のゲ
ートに接続された出力端ｆとを備え、入力端ｅに供給さ
れる信号の波形を変形して出力端ｆより出力する回路で
ある。また、第１及び第２の補助コンデンサ２３、２４
は、図８に示したスイッチング電源装置の第１及び第２
の整流トランジスタ１３、１４におけるゲート−ソース
間容量に相当する容量を与えるコンデンサである。

【００３１】図２は、第１及び第２のタイミング生成回
路２１、２２の回路図である。

【００３２】図２に示されるように、第１及び第２のタ
イミング生成回路２１、２２は、それぞれ、コンパレー
タ２５と、抵抗２６〜２９と、ダイオード３０〜３３
と、コンデンサ３４、３５とを備えており、コンパレー
タ２５の非反転入力端子（＋）は入力端ｅに接続され、
反転入力端子（−）は、ダイオード３０を介して抵抗２
６、２７の節点に接続されている。

【００３３】抵抗２６、２７は、入力端ｅの電圧Ｖ１を
分圧してコンパレータ２５の反転入力端子（−）に供給
する役割を果たし、抵抗２６、ダイオード３０及びコン
デンサ３４は、入力端ｅの電圧Ｖ１がローレベルからハ
イレベルに変化する際の時定数回路（第１の時定数回
路）として働き、また、抵抗２８、ダイオード３１及び
コンデンサ３４は、入力端ｅの電圧Ｖ１がハイレベルか
らローレベルに変化する際の時定数回路（第２の時定数
回路）として働く。これにより、コンパレータ２５の反
転入力端子（−）の電圧Ｖ２は、入力端ｅの電圧、すな
わちコンパレータ２５の非反転入力端子（＋）の電圧Ｖ
１を分圧し、且つ、遅延された波形となる。

【００３４】さらに、抵抗２９、ダイオード３３及びコ
ンデンサ３５は、コンパレータ２５の出力電圧Ｖ３がハ
イレベルからローレベルに変化する際の時定数回路（第
３の時定数回路）として働く。コンパレータ２５の出力
がローレベルからハイレベルに変化する際の時定数回路
は備えられていない。これにより、出力端ｆの電圧Ｖ４
は、立ち上がり波形がコンパレータ２５の出力電圧Ｖ３
の立ち上がりと実質的に等しく、立ち下がり波形が出力
電圧Ｖ３の立ち下がりよりも緩やかとなる。

【００３５】次に、本実施態様にかかるスイッチング電
源装置２０の動作について説明する。

【００３６】図３は、本実施態様にかかるスイッチング
電源装置２０の動作を示すタイミングチャートである。

【００３７】図３に示されるように、本実施態様にかか
るスイッチング電源装置２０においても、第１及び第２
のメインスイッチ７、８が制御回路９による制御のも
と、所定のデッドタイムをはさんで交互に駆動され、こ
れに応答して、第１のメインスイッチ７がオンしている
期間においては第２の整流トランジスタ１４のソース−
ドレイン間に２次側電圧が発生し、第２のメインスイッ
チ８がオンしている期間においては第１の整流トランジ
スタ１３のソース−ドレイン間に２次側電圧が発生す
る。

【００３８】ここで、整流トランジスタ駆動回路４にお
いては、第１のメインスイッチ７がオンしている期間は
第１のダイオード１５がオン状態となり、第２のメイン
スイッチ８がオンしている期間は第２のダイオード１６
がオン状態となる。このため、第１のメインスイッチ７
がオンしている期間においては、第１の整流トランジス
タ１３のゲート−ソース間が駆動されてオン状態とな
り、第２のメインスイッチ８がオンしている期間におい
ては、第２の整流トランジスタ１４のゲート−ソース間
が駆動されてオン状態となる。さらに、第１及び第２の
メインスイッチ７、８の両方がオフしている期間におい
ては、第１の整流トランジスタ１３のゲートと第２の整
流トランジスタ１４のゲートがトランス１の第３の２次
巻線ｄを介して短絡されるため、これら第１の整流トラ
ンジスタ１３及び第２の整流トランジスタ１４のゲート
−ソース間電圧は、いずれも中間電圧となる。

【００３９】以上より、第１及び第２のタイミング生成
回路２１、２２の入力端ｅに供給される電圧Ｖ１は、従
来のスイッチング電源装置におけるＶｇｓ１３またはＶ
ｇｓ１４と同じく、ローレベル、ハイレベル及び中間電
位の３状態を繰り返す波形となる。

【００４０】次に、第１のタイミング生成回路２１の動
作について説明する。

【００４１】図３に示されるように、第１のタイミング
生成回路２１内の電圧Ｖ１がローレベルである状態にお
いては（時刻ｔ１０以前）、Ｖ１＜Ｖ２であり、これに
より、第１のタイミング生成回路２１に含まれるコンパ
レータ２５の出力電圧Ｖ３はローレベルとなる。このた
め、時刻ｔ１０以前においては、出力端ｆの電圧Ｖ４も
ローレベルとなり、第１の整流トランジスタ１３はオフ
状態に保持される。この間、コンデンサ３４は、抵抗２
８及びダイオード３１を介して徐々に放電される。すな
わち、電圧Ｖ２は、第２の時定数回路の時定数によって
決まる速度で低下する。この場合、時刻ｔ１０が到来す
るまでに、電圧Ｖ２が電圧Ｖ１の中間電圧未満に低下し
ている必要がある。したがって、第２の時定数回路の時
定数を当該条件が満たされるように設定する必要があ
る。

【００４２】次に、電圧Ｖ１がローレベルから中間電位
に立ち上がると（時刻ｔ１０）、Ｖ１＞Ｖ２となるの
で、コンパレータ２５の出力電圧Ｖ３は反転し、ハイレ
ベルとなる。コンパレータ２５の出力電圧Ｖ３がハイレ
ベルとなると、出力端ｆの電圧Ｖ４も直ちにハイレベル
に立ち上がり、これにより、第１の整流トランジスタ１
３がターンオンする。

【００４３】その後、電圧Ｖ１は中間電位からハイレベ
ルに立ち上がり（時刻ｔ１１）、第１のメインスイッチ
７がターンオフするタイミング（時刻ｔ１２）までこれ
を保持する。この間、コンデンサ３４は、抵抗２６及び
ダイオード３０を介して徐々に充電される。すなわち、
電圧Ｖ２は、第１の時定数回路の時定数によって決まる
速度で上昇する。この場合、時刻ｔ１２が到来するまで
に、電圧Ｖ２が電圧Ｖ１の中間電圧を超える電圧まで上
昇している必要がある。したがって、第１の時定数回路
の時定数を当該条件が満たされるように設定する必要が
ある。

【００４４】次に、電圧Ｖ１がハイレベルから中間電位
に立ち下がると（時刻ｔ１２）、再びＶ１＜Ｖ２となる
ので、コンパレータ２５の出力電圧Ｖ３は反転し、ロー
レベルとなる。コンパレータ２５の出力電圧Ｖ３がロー
レベルとなると、コンデンサ３５は、抵抗２９及びダイ
オード３３を介して徐々に放電される。すなわち、電圧
Ｖ４は、第３の時定数回路の時定数によって決まる速度
で低下する。

【００４５】これにより、時刻ｔ１２から所定時間が経
過すると、出力端ｆの電圧Ｖ４が第１の整流トランジス
タ１３のしきい値電圧Ｖｔｈ１３を下回り（時刻ｔ１
３）、第１の整流トランジスタ１３がターンオフする。
この場合、第２のメインスイッチ８がターンオンするタ
イミング（時刻ｔ１４）、すなわち第１の整流トランジ
スタ１３のソース−ドレイン間にトランス１の２次側電
圧が発生するタイミングより前に、出力端ｆの電圧Ｖ４
が第１の整流トランジスタ１３のしきい値電圧Ｖｔｈ１
３を下回る必要がある。したがって、第３の時定数回路
の時定数を当該条件が満たされるように設定する必要が
ある。

【００４６】第２のタイミング生成回路２２の動作につ
いても、上述した第１のタイミング生成回路２１の動作
と同様であり、時刻ｔ１２において、第２のタイミング
生成回路２２の出力端ｆの電圧Ｖ４がハイレベルとな
り、電圧Ｖ１がハイレベルから中間電位に立ち下がった
後（時刻ｔ１５）、第１のメインスイッチ７がターンオ
ンするタイミング（時刻ｔ１７）、すなわち第２の整流
トランジスタ１４のソース−ドレイン間にトランス１の
２次側電圧が発生するタイミングより前に、出力端ｆの
電圧Ｖ４が第２の整流トランジスタ１４のしきい値電圧
Ｖｔｈ１４を下回る（時刻ｔ１６）。

【００４７】以上により、第１の整流トランジスタ１３
及び第２の整流トランジスタ１４において不可避的に生
じる動作遅延を考慮しても、第１の整流トランジスタ１
３のソース−ドレイン間に２次側電圧が発生するタイミ
ング（時刻ｔ１４）においては、第１の整流トランジス
タ１３は確実にオフ状態となり、第２の整流トランジス
タ１４のソース−ドレイン間に２次側電圧が発生するタ
イミング（時刻ｔ１７）においては、第２の整流トラン
ジスタ１４は確実にオフ状態となる。このため、第１の
整流トランジスタ１３や第２の整流トランジスタ１４に
貫通電流が流れることがない。

【００４８】このように、本実施態様によるスイッチン
グ電源装置２０においては、整流回路３と整流トランジ
スタ駆動回路４との間に、第１及び第２のタイミング生
成回路２１、２２を設け、第１及び第２の整流トランジ
スタ１３、１４のターンオンのタイミングを実質的に変
化させることなく、ターンオフのタイミングを早めてい
ることから、貫通電流の発生を効果的に防止することが
できる。これにより、損失が低減されるので、スイッチ
ング電源装置全体の変換効率が高められる。

【００４９】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【００５０】例えば、上記実施態様にかかるスイッチン
グ電源装置２０においては、トランス１の１次側回路と
してハーフブリッジ回路２を用いているが、トランス１
の１次側回路としてはハーフブリッジ回路に限定される
ものではなく、他の回路を用いても構わない。その一例
を図４乃至図６に示す。

【００５１】図４は、トランス１の１次側回路としてフ
ルブリッジ回路４０を用いた例によるスイッチング電源
装置４１の回路図である。図４に示されるように、本発
明は、トランス１の１次側回路としてフルブリッジ回路
４０を用いた場合にも適用可能である。

【００５２】図５は、トランス１の１次側回路としてプ
ッシュプル回路４２を用いた例によるスイッチング電源
装置４３の回路図である。図５に示されるように、本発
明は、トランス１の１次側回路としてプッシュプル回路
４２を用いた場合にも適用可能である。

【００５３】図６は、トランス１の１次側回路としてア
クティブクランプ回路４４を用いた例によるスイッチン
グ電源装置４５の回路図である。図６に示されるよう
に、本発明は、トランス１の１次側回路としてアクティ
ブクランプ回路４４を用いた場合にも適用可能である。

【００５４】また、本発明は、トランス１の２次側回路
についても、上記実施態様において示した整流回路３及
び平滑回路５に限定されるものではなく、他の回路を用
いても構わない。その一例を図７に示す。このように、
本発明は、トランス１の２次側回路として、図７に示さ
れる回路を用いた場合にも適用可能である。

【００５５】さらに、上記実施態様において示した第１
及び第２のタイミング生成回路２１、２２の具体的な回
路構成は一例であり、第１及び第２の整流トランジスタ
１３、１４のオン／オフのタイミングを本実施態様と同
様に制御可能である限り、これとは異なる回路構成から
なるタイミング生成回路を使用しても構わない。例え
ば、第１及び第２のタイミング生成回路２１、２２に含
まれるコンデンサ３５、抵抗２９及びダイオード３３か
らなる第３の時定数回路については、第１及び第２の整
流トランジスタ１３、１４のゲート−ソース間容量を利
用することにより、コンデンサ３５を削除しても構わな
い。

【００５６】また、第１及び第２のタイミング生成回路
２１、２２の出力端ｆと、第１及び第２の整流トランジ
スタ１３、１４のゲートとの間にバッファ回路をそれぞ
れ挿入しても構わない。この場合、これらバッファ回路
のしきい値電圧を、第１及び第２のタイミング生成回路
２１、２２のしきい値電圧Ｖｔｈ１３、Ｖｔｈ１４と実
質的に等しく設定することにより、時刻ｔ１３において
第１整流トランジスタ１３のゲート−ソース間電圧を約
０Ｖとし、時刻ｔ１６において第２整流トランジスタ１
４のゲート−ソース間電圧を約０Ｖとすることができ
る。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
貫通電流の発生が効果的に防止されたスイッチング電源
装置を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかるスイッチン
グ電源装置２０の回路図である。

【図２】第１及び第２のタイミング生成回路２１、２２
の回路図である。

【図３】スイッチング電源装置２０の動作を示すタイミ
ングチャートである。

【図４】トランス１の１次側回路としてフルブリッジ回
路４０を用いた例によるスイッチング電源装置４１の回
路図である。

【図５】トランス１の１次側回路としてプッシュプル回
路４２を用いた例によるスイッチング電源装置４３の回
路図である。

【図６】トランス１の１次側回路としてアクティブクラ
ンプ回路４４を用いた例によるスイッチング電源装置４
５の回路図である。

【図７】トランス１の２次側回路として他の回路方式を
用いた例によるスイッチング電源装置４６の回路図であ
る。

【図８】従来の同期整流型スイッチング電源装置を示す
回路図である。

【図９】従来の同期整流型スイッチング電源装置の動作
を示すタイミングチャートである。

【符号の説明】

１トランス２ハーフブリッジ回路３整流回路４整流トランジスタ駆動回路５平滑回路６絶縁回路７第１のメインスイッチ８第２のメインスイッチ９制御回路１０入力電源１１第１の入力コンデンサ１２第２の入力コンデンサ１３第１の整流トランジスタ１４第２の整流トランジスタ１５第１のダイオード１６第２のダイオード１７平滑用インダクタ１８平滑用コンデンサ１９負荷２０スイッチング電源装置２１第１のタイミング生成回路２２第２のタイミング生成回路２３第１の補助コンデンサ２４第２の補助コンデンサ２５コンパレータ２６〜２９抵抗３０〜３３ダイオード３４，３５コンデンサ４０フルブリッジ回路４１，４３，４５，４６スイッチング電源装置４２プッシュプル回路４４アクティブクランプ回路

Claims

【特許請求の範囲】

【請求項１】トランスと、前記トランスの１次側に設
けられたスイッチング回路と、前記トランスの２次側に
設けられ、少なくとも整流トランジスタを有する同期整
流回路と、前記トランスの２次側に設けられ、前記スイ
ッチング回路のスイッチング動作と同期した第１の制御
信号を生成する整流トランジスタ駆動回路と、前記第１
の制御信号を受け、これに基づき前記第１の制御信号の
一方のエッジが発生するタイミングと実質的に等しいタ
イミングにおいて前記整流トランジスタのしきい値電圧
を超え、前記第１の制御信号の他方のエッジが発生する
タイミングよりも所定時間早いタイミングにおいて前記
整流トランジスタのしきい値電圧を下回る第２の制御信
号を生成し、これを前記整流トランジスタの制御電極に
供給するタイミング生成回路とを備えるスイッチング電
源装置。
【請求項２】前記第１の制御信号の波形が、第１の電
位と、第２の電位と、これらの間に挿入された中間電位
とを繰り返す波形であり、前記第１の制御回路の前記一
方のエッジが、前記第１の電位から前記中間電位に変化
するタイミングによって定義され、前記第１の制御回路
の前記他方のエッジが、前記中間電位から前記第１の電
位に変化するタイミングによって定義されることを特徴
とする請求項１に記載のスイッチング電源装置。
【請求項３】前記第１の制御信号が前記第２の電位か
ら前記中間電位に変化した後、前記中間電位から前記第
１の電位に変化するまでの間において、前記第２の制御
信号の電圧が前記整流トランジスタのしきい値電圧を下
回ることを特徴とする請求項２に記載のスイッチング電
源装置。
【請求項４】前記タイミング生成回路が、前記第１の
制御信号を受け、前記第１の制御回路の前記一方のエッ
ジに応答して第１の論理レベルから第２の論理レベルに
変化し、前記第１の制御信号が前記第２の電位から前記
中間電位に変化したことに応答して前記第２の論理レベ
ルから前記第１の論理レベルに変化する中間信号を生成
する第１の手段と、前記中間信号を受け、前記中間信号
の前記第２の論理レベルから前記第１の論理レベルへの
変化に対して遅延を与えることによって前記第２の制御
信号を生成する第２の手段とを備えることを特徴とする
請求項３に記載のスイッチング電源装置。
【請求項５】前記第１の手段が、前記第１の制御信号
を分圧する分圧回路と、前記分圧回路の出力信号を遅延
させる遅延回路と、前記第１の制御信号と前記遅延回路
の出力信号とを比較し、これに基づいて前記中間信号を
生成するコンパレータとを備えることを特徴とする請求
項４に記載のスイッチング電源装置。
【請求項６】前記遅延回路が、前記分圧回路の出力信
号の一方向への変化に対する遅延を与える第１の時定数
回路及び前記分圧回路の出力信号の逆方向への変化に対
する遅延を与える第２の時定数回路からなることを特徴
とする請求項５に記載のスイッチング電源装置。
【請求項７】前記第１の制御信号が前記第２の電位か
ら前記中間電位に変化するタイミングにおいて、前記遅
延回路の出力信号の電位が少なくとも前記中間電位より
も高くなるように前記第１の時定数回路の時定数が設定
されており、前記第１の制御信号の前記第１のエッジが
発生するタイミングにおいて、前記遅延回路の出力信号
の電位が少なくとも前記中間電位よりも低くなるように
前記第２の時定数回路の時定数が設定されていることを
特徴とする請求項６に記載のスイッチング電源装置。
【請求項８】前記スイッチング回路が、ハーフブリッ
ジ回路、フルブリッジ回路、プッシュプル回路及びアク
ティブクランプ回路のいずれかであることを特徴とする
請求項１乃至７のいずれか１項に記載のスイッチング電
源装置。
【請求項９】入力電源に接続され、デッドタイムをは
さんで交互に導通状態となる第１及び第２のメインスイ
ッチを有するスイッチング回路と、前記第２のメインス
イッチが非導通状態である期間において整流動作を行う
第１の整流トランジスタと、前記第１のメインスイッチ
が非導通状態である期間において整流動作を行う第２の
整流トランジスタと、前記第１及び第２の整流トランジ
スタを駆動する手段とを備えるスイッチング電源装置で
あって、前記手段は、導通状態となるメインスイッチが
前記第２のメインスイッチから前記第１のメインスイッ
チに切り替わる際に挿入される第１のデッドタイムにお
いては、前記第１のデッドタイムの実質的に全期間に亘
って前記第１の整流トランジスタの制御電極にオン信号
を供給する一方で、前記第１のデッドタイムの一部の期
間のみ前記第２の整流トランジスタの制御電極にオン信
号を供給し、導通状態となるメインスイッチが前記第１
のメインスイッチから前記第２のメインスイッチに切り
替わる際に挿入される第２のデッドタイムにおいては、
前記第２のデッドタイムの実質的に全期間に亘って前記
第２の整流トランジスタの制御電極にオン信号を供給す
る一方で、前記第２のデッドタイムの一部の期間のみ前
記第１の整流トランジスタの制御電極にオン信号を供給
することを特徴とするスイッチング電源装置。
【請求項１０】前記第１のデッドタイムの前記一部の
期間とは、前記第１のデッドタイムの開始タイミングを
含む連続期間であり、前記第２のデッドタイムの前記一
部の期間とは、前記第２のデッドタイムの開始タイミン
グを含む連続期間であることを特徴とする請求項９に記
載のスイッチング電源装置。