JP6461043B2 - ダブルエンド絶縁型のスイッチング電源装置及びその制御方法 - Google Patents

Description

本発明は、同期整流回路を備えたダブルエンド絶縁型（ハーフブリッジ方式、フルブリッジ方式、プッシュプル方式等）のスイッチング電源装置及びその制御方法に関する。

従来、この種のスイッチング電源装置として、特許文献１に開示されているダブルエンデッド絶縁ＤＣ−ＤＣコンバータがあった。このダブルエンデッド絶縁ＤＣ−ＤＣコンバータは、入力巻線及び出力巻線が設けられたトランスと、入力巻線に接続され、それぞれ一定かつ同じスイッチング周期でオンオフする第一及び第二のスイッチング素子と（Ｑ１，Ｑ２）を備えている。また、出力巻線に接続された第一及び第二の同期整流素子（Ｑ３，Ｑ４）と、第一及び第二の同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路とを備えている。さらに、第一及び第二のスイッチング素子のオンオフを制御するスイッチング制御回路（制御回路、スイッチコントロール等）を備えている。

スイッチング制御回路は、典型的なスイッチング動作として、第一のスイッチング素子がターンオンした後、スイッチング周期の１／２が経過したタイミングで第二のスイッチング素子をターンオンさせ、第一のスイッチング素子のオンオフに対して前記第一の同期整流素子を相補的にオンオフさせ、第二のスイッチング素子のオンオフに対して前記第二の同期整流素子を相補的にオンオフさせる制御を行う（図３）。

また、このスイッチング制御回路には所定の遅延回路が設けられ、第一のスイッチング素子がターンオフした後、所定のデッドタイムtd2が経過した時に第一の同期整流素子をターンオンさせ、第二のスイッチング素子がターンオフした後、所定のデッドタイムtd4が経過した時に第二の同期整流素子をターンオンさせる制御を行う。さらに、第一の同期整流素子がターンオフした後、所定のデッドタイムtd1が経過した時に第一のスイッチング素子をターンオンさせ、第二の同期整流素子がターンオフした後、所定のデッドタイムtd3が経過した時に第二のスイッチング素子をターンオンさせる制御を行う（図４、図５）。デッドタイムtd1，td2は、第一のスイッチング素子と第一の同期整流素子と同時にオンして貫通電流が流れる不具合を防止するために設けられた時間であり、スイッチング周期よりも十分短い一定の時間に設定されている。デッドタイムtd3，td4は、第二のスイッチング素子と第二の同期整流素子が同時にオンして貫通電流が流れる不具合を防止するために設けられた時間であり、デッドタイムtd1，td2と同様に、スイッチング周期よりも十分短い一定の時間に設定される。

また、ダブルエンド絶縁型のスイッチング電源装置に関する技術ではないが、特許文献２は、スイッチング素子と同期整流素子とを逆位相でオンオフさせる降圧チョッパ方式の同期整流型ＤＣ―ＤＣコンバータを開示しており、背景技術の欄に、起動時（スイッチング動作の開始時）にスイッチング素子のソフトスタートを行うと、同期整流に特有の不具合が発生することが記載されている。具体的には、出力コンデンサに電荷が残った状態で起動すると、同期整流素子がオンした時、出力コンデンサを放電する大電流が同期整流素子を介して流れ、回路素子が破壊するおそれがあるという問題である。これは、出力端にバッテリ等が接続された場合にも同様に発生する問題である。

特許文献２の同期整流型ＤＣ−ＤＣコンバータの場合、この問題を解決するため、三角波信号と閾値信号を用いて所定のマスク信号を生成するマスク信号回路と、マスク信号と同期整流素子を駆動するための第２のＰＷＭ信号との論理積信号を出力する論理積回路とが設けられている。

特表２００１−５２２２０号公報 実開昭５９−５３６３９号公報

特許文献１のダブルエンデッド絶縁ＤＣ−ＤＣコンバータは、特許文献２に記載されている課題と同様の問題が発生する可能性がある。つまり、起動時（スイッチング動作の開始時）に第一及び第二のスイッチング素子のソフトスタートを行う構成にした場合、出力コンデンサに電荷が残った状態で起動すると、第一又は第二の同期整流素子がオンした時、出力コンデンサを放電する大電流が各同期整流素子を通じて流れ、回路素子が破壊するおそれがある。

この問題を解決するため、例えば、特許文献１のダブルエンデッド絶縁ＤＣ−ＤＣコンバータに、特許文献２に開示された技術を適用する方法が考えられる。しかし、マスク信号回路及び論理積回路を２組追加しなければならず、回路が大型化、複雑化するので、小型、低コストタイプの電源装置には適用しにくい。

本発明は、上記背景技術に鑑みて成されたものであり、出力側から大電流が流れ込む不具合を、シンプルかつ安価に防止できるダブルエンド絶縁型のスイッチング電源装置及びその制御方法を提供することを目的とする。

本発明は、入力巻線及び出力巻線が設けられたトランスと、前記入力巻線に接続され、それぞれ一定かつ同じスイッチング周期でオンオフする第一及び第二のスイッチング素子と、前記出力巻線に接続された第一及び第二の同期整流素子と、前記第一及び第二の同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路と、前記第一及び第二のスイッチング素子のオンオフと前記第一及び第二の同期整流素子のオンオフとを制御する回路であって、前記第一のスイッチング素子がターンオンした後、前記スイッチング周期の１／２が経過したタイミングで前記第二のスイッチング素子をターンオンさせ、前記第一のスイッチング素子のオンオフに対して前記第一の同期整流素子を相補的にオンオフさせ、前記第二のスイッチング素子のオンオフに対して前記第二の同期整流素子を相補的にオンオフさせる制御を行うスイッチング制御回路とを備えたダブルエンド絶縁型のスイッチング電源装置であって、
前記スイッチング制御回路には、前記第一のスイッチング素子がターンオフした後、所定の第一デッドタイムが経過した時に前記第一の同期整流素子をターンオンさせる第一デッドタイム制御手段と、前記第二のスイッチング素子がターンオフした後、所定の第二デッドタイムが経過した時に前記第二の同期整流素子をターンオンさせる第二デッドタイム制御手段とが設けられ、
前記第一及び第二デッドタイム制御手段は、前記出力インダクタに流れる電流が、前記出力コンデンサを放電する方向に一定以上の大きさになるのを、前記第一及び第二デッドタイムを相対的に長くすることによって抑制するダブルエンド絶縁型のスイッチング電源装置である。

前記第一及び第二デッドタイム制御手段は、前記第一及び第二のスイッチング素子がスイッチング動作を開始した当初、前記第一及び第二デッドタイムを相対的に長くし、その後、時間の経過とともに前記第一及び第二デッドタイムを短くして所定の値に収束させるよう構成することができる。あるいは、前記第一及び第二デッドタイム制御手段は、前記出力インダクタに流れる電流又はこれに対応した電流を観測し、前記出力インダクタに流れる電流が前記出力コンデンサを放電する方向に一定の大きさになったことを検知すると、前記第一及び第二デッドタイムを相対的に長くするよう構成することができる。

さらに、前記スイッチング制御回路には、前記第一の同期整流素子がターンオフした後、所定の第三デッドタイムが経過した時に前記第一のスイッチング素子をターンオンさせる第三デッドタイム制御手段と、前記第二の同期整流素子がターンオフした後、所定の第四デッドタイムが経過した時に前記第二のスイッチング素子をターンオンさせる第四デッドタイム制御手段とが設けられていることが好ましい。

また、本発明は、入力巻線及び出力巻線が設けられたトランスと、前記入力巻線に接続され、それぞれ一定かつ同じスイッチング周期でオンオフする第一及び第二のスイッチング素子と、前記出力巻線に接続された第一及び第二の同期整流素子と、前記第一及び第二の同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路と、前記第一及び第二のスイッチング素子のオンオフと前記第一及び第二の同期整流素子のオンオフとを制御する回路であって、前記第一のスイッチング素子がターンオンした後、前記スイッチング周期の１／２が経過したタイミングで前記第二のスイッチング素子をターンオンさせ、前記第一のスイッチング素子のオンオフに対して前記第一の同期整流素子を相補的にオンオフさせ、前記第二のスイッチング素子のオンオフに対して前記第二の同期整流素子を相補的にオンオフさせる制御を行うスイッチング制御回路とを備えたダブルエンド絶縁型のスイッチング電源装置の制御方法であって、
前記スイッチング制御回路により、前記第一のスイッチング素子がターンオフした後、所定の第一デッドタイムが経過した時に前記第一の同期整流素子をターンオンさせ、前記第二のスイッチング素子がターンオフした後、所定の第二デッドタイムが経過した時に前記第二の同期整流素子をターンオンさせ、さらに、前記出力インダクタに流れる電流が、前記出力コンデンサを放電する方向に一定以上の大きさになるのを、前記第一及び第二デッドタイムを相対的に長くすることによって抑制するダブルエンド絶縁型のスイッチング電源装置の制御方法である。

前記スイッチング制御回路により、前記第一及び第二のスイッチング素子がスイッチング動作を開始した当初、前記第一及び第二デッドタイムを相対的に長くし、その後、時間の経過とともに前記第一及び第二デッドタイムを短くして所定の値に収束させるよう構成することができる。あるいは、前記スイッチング制御回路により、前記出力インダクタに流れる電流又はこれに対応した電流を観測し、前記出力インダクタに流れる電流が前記出力コンデンサを放電する方向に一定の大きさになったことを検知すると、前記第一及び第二デッドタイムを相対的に長くするよう構成することができる。

さらに、前記スイッチング制御回路により、前記第一の同期整流素子がターンオフした後、所定の第三デッドタイムが経過した時に前記第一のスイッチング素子をターンオンさせ、前記第二の同期整流素子がターンオフした後、所定の第四デッドタイムが経過した時に前記第二のスイッチング素子をターンオンさせることが好ましい。

本発明のダブルエンド絶縁型のスイッチング電源装置及びその制御方法によれば、従来は一定の短い時間に固定されている第一及び第二デッドタイムを可変することにより、出力側から大電流が流れ込むという同期整流に特有の問題を確実に解決することができる。しかも、この制御方法は、独特な第一及び第二のデッドタイム制御手段を設けることにより、シンプルかつ安価に実現することができる。

本発明のダブルエンド絶縁型のスイッチング電源装置の第一の実施形態を示す回路図である。 図１のスイッチング制御回路の内部構成を示す回路図である。 図２のＰＷＭパルス生成部の動作を示す波形（ａ）及びタイムチャート（ｂ）である。 図２の第一及び第二デッドタイム制御手段を示すブロック図（ａ）、動作を示す波形（ｂ）及びタイムチャート（ｃ）である。 図２の第三及び第四デッドタイム制御手段を示すブロック図（ａ）、動作を示す波形（ｂ）及びタイムチャート（ｃ）である。 この実施形態のダブルエンド絶縁型のスイッチング電源装置の動作を説明する図であって、装置外部の接続を示す回路図（ａ）、動作点Ｐ１，Ｐ２，Ｐ３を説明するタイムチャート（ｂ）である。 図６の動作点Ｐ１における各部の動作波形である。 図６の動作点Ｐ２における各部の動作波形である。 比較例のスイッチング電源装置の動作を説明する図であって、装置外部の接続を示す回路図（ａ）、動作点Ｐ１，Ｐ２ｘを説明するタイムチャート（ｂ）である。 図９の動作点Ｐ２ｘにおける各部の動作波形である。 第一及び第二デッドタイム制御手段の変形例を示す回路図（ａ）、動作を示す波形（ｂ）及びタイムチャート（ｃ）である。 第三及び第四デッドタイム制御手段の変形例を示す回路図（ａ）、動作を示す波形（ｂ）及びタイムチャート（ｃ）である。 本発明のダブルエンド絶縁型のスイッチング電源装置の第二の実施形態を示す回路図（ａ）、第三の実施形態を示す回路図（ｂ）である。 本発明のダブルエンド絶縁型のスイッチング電源装置の第四の実施形態を示す回路図（ａ）、第五の実施形態を示す回路図（ｂ）である。

以下、本発明のダブルエンド絶縁型のスイッチング電源装置及びその制御方法の第一の実施形態について、図１〜図１０に基づいて説明する。この実施形態のスイッチング電源装置１０は、一定のスイッチング周期Tswで動作するハーフブリッジ方式の電源装置であり、図１に示すように、互いに直列接続された第一及び第二のスイッチング素子１２，１４を備えている。第一及び第二のスイッチング素子１２，１４の両端には入力電源Ｅｉが接続され、入力電圧Viが供給される。ハイサイド側の第一のスイッチング素子１２は、ＮチャネルのＭＯＳ型ＦＥＴであり、ゲートソース間に入力される駆動パルスVg12がハイレベルの期間にオンし、ローレベルの期間にオフする。ローサイド側の第二のスイッチング素子１４も、同一のＭＯＳ型ＦＥＴであり、ゲートソース間に入力される駆動パルスVg14がハイレベルの期間にオンし、ローレベルの期間にオフする。

第一及び第二のスイッチング素子１２，１４の両端には、２つの入力側コンデンサ１６，１８の直列回路が接続されている。ハイサイド側の入力側コンデンサ１６とローサイド側の第二の入力側コンデンサ１８は同一の規格及び性能の部品であり、互いに接続された中点に、入力電圧Viのほぼ１／２の電圧が発生する。

トランス２０は、入力巻線２０ａと出力巻線２０ｂ(1)，２０ｂ(2)とを有し、入力巻線２０ａが、第一及び第二のスイッチング素子１２，１４の中点と２つの入力側コンデンサ１６，１８の中点との間に接続されている。入力巻線２０ａは、一端が入力側コンデンサ１６，１８によりバイアスされ、第一及び第二のスイッチング素子１２，１４のどちらかがオンした時、両端に電圧Vi/2が印加される。各巻線に付したドットは極性を表している。

トランス２０の出力巻線２０ｂ(1)には、出力巻線２０ｂ(1)に発生する電圧を整流する第一の同期整流素子２２が接続され、出力巻線２０ｂ(2)には、出力巻線２０ｂ(2)に発生する電圧を整流する第二の同期整流素子２４が接続されている。第一の同期整流素子２２はＮチャネルのＭＯＳ型ＦＥＴであり、ここでは動作説明の便宜のため、ＦＥＴ素子である第一の整流ＦＥＴ２２ａと、そのドレインソース間に存在する第一の寄生ダイオード２２ｂとに分けて表している。第一の整流ＦＥＴ２２ａは、ゲートソース間に入力される駆動パルスVg22がハイレベルの期間にオンし、ローレベルの期間にオフする。第二の同期整流素子２４も同一のＭＯＳ型ＦＥＴであり、ＦＥＴ素子である第二の整流ＦＥＴ２４ａと、そのドレインソース間に存在する第二の寄生ダイオード２４ｂとに分けて表している。第二の整流ＦＥＴ２４ａは、ゲートソース間に入力される駆動パルスVg24がハイレベルの期間にオンし、ローレベルの期間にオフする。

第一及び第二の同期整流素子２２，２４の後段には、第一及び第二の同期整流素子２２，２４により整流された電圧を平滑する出力平滑回路２６が接続されている。出力平滑回路２６は、出力インダクタ２６ａと出力コンデンサ２６ｂで構成されたローパスフィルタであり、出力コンデンサ２６ｂの両端に出力電圧Voを発生させ、負荷Ｌｏに出力電圧Vo及び出力電流Ioを供給する
第一及び第二のスイッチング素子１２，１４のオンオフと第一及び第二の整流ＦＥＴ２２ａ，２４ａのオンオフは、スイッチング制御回路２８によって制御される。スイッチング制御回路２８には、図１、図２に示すように、ＰＷＭパルス生成部３０と、第一乃至第四デッドタイム制御手段３２，３４，３６，３８とが設けられている。以下、各ブロックの詳しい構成を順番に説明する。

ＰＷＭパルス生成部３０は、出力電圧Voを目標値Vorに近づけるために設けられたブロックで、２つのスイッチング素子１２，１４の各オン時間Ton12，Ton14を可変するためのＰＷＭパルスVpwm1，Vpwm2を生成する働きをする。

ＰＷＭパルス生成部３０は、図２に示すように、パルス幅制御用の電圧制御信号Vfbを生成する電圧制御信号生成回路４０を備えている。電圧制御信号生成回路４０は、出力電圧Voと目標値Vorとの差を反転増幅回路４０ａで増幅し、フォトカプラ等の絶縁素子４０ｂを通じて電圧制御信号Vfbを出力する。電圧制御信号Vfbはほぼ直流の電圧信号である。例えば、何らかの原因で出力電圧Voが目標値Vorより高くなると、その差に応じて電圧制御信号Vfbが低下する。その結果、後述するＰＷＭ比較器４２等の働きで駆動パルスVg12，Vg14のハイレベルの時間（第一及び第二のスイッチング素子１２，１４のオン時間Ton12，Ton14）が短くなり、出力電圧Voが目標値Vorに向かって低下する。反対に、出力電圧Voが目標値Vorより低くなると、上記と逆の動作が行われ、出力電圧Voが目標値Vorに向かって上昇する。

ＰＷＭ比較器４２は、パルス幅変調を行うコンパレータ素子である。非反転入力には、電圧制御信号生成回路４０の出力と後述するソフトスタート手段４４とが接続され、非反転入力の電圧Vciは、通常時は電圧制御信号Vfbであるが、特定の期間はソフトスタート手段４４により決定される。反転入力には、三角波発生器４６が出力する三角波電圧Voscが入力される。三角波電圧Voscは、周期がTsw/2のノコギリ波である。したがって、ＰＷＭ比較器４２が出力する電圧Vcoは、図３（ａ）に示すように、電圧Vciが三角波電圧Voscよりも高いThの期間がハイレベル、それ以外の期間がローレベルになる。

Ｔフリップフロップ４８は、三角波電圧Voscが入力され、一方の出力から電圧Vq1、他方の出力から電圧Vg2を出力する。電圧Vq1は、三角波電圧Voscの周期Tsw/2毎にハイレベルとローレベルのロジックが反転する周期Tswのパルスで、周期Tswの駆動パルスVg12，Vg22を生成するために使用される。電圧Vq2は、電圧Vq1とロジックが反転した周期Tswのパルスで、周期Tswの駆動パルスVg14，Vg24を生成するために使用される。

電圧Vcoと電圧Vq1はＡＮＤ５０に入力され、ＡＮＤ５０は、これらの論理積をとったＰＷＭパルスVpwm1を生成し、第一及び第三デッドタイム制御手段３２，３６に向けて出力する。また、電圧Vcoと電圧Vq2はＡＮＤ５２に入力され、ＡＮＤ５２は、これらの論理積をとったＰＷＭパルスVpwm2を生成し、第二及び第四デッドタイム制御手段３４，３８に向けて出力する。

ソフトスタート手段４４は、スイッチング動作が開始した当初は、電圧Vciをほぼゼロボルトまで低下させ、その後、時間の経過とともに徐々に電圧Vciを上昇させる動作を行う。その後、電圧Vciが電圧制御信号Vfbに達すると、ソフトスタート手段４４は動作を停止し、電圧Vciは電圧制御信号Vfbと等しくなる。したがって、ＰＷＭパルスVpwm1，Vpwm2のハイレベルの時間Thは、図３（ｂ）に示すように変化する。

第一デッドタイム制御手段３２は、ＮＯＴ３２ａ、第一デジタルカウンタ３２ｂ及び第一ドライバ３２ｃで構成されている。ＮＯＴ３２ａは、図４（ａ）、（ｂ）に示すように、ＰＷＭパルスVpwm1が入力され、ロジックを反転させた電圧Vaを出力する。第一デジタルカウンタ３２ｂは、電圧Vaが入力され、電圧Vaの立ち上がるタイミングを時間Td22だけ遅らせられた電圧Vg22を出力する。第一ドライバ３２ｃは、電圧Vg22を電流増幅する非反転型のドライバであり、第一の同期整流素子２２のゲートソース間にハイパワーの駆動パルスVg22を出力する。詳しくは後で説明するが、時間Td22は、第一の整流ＦＥＴ２２ａがターンオンする際のデッドタイム（第一のスイッチング素子１２がターンオフした後、第一の整流ＦＥＴ２２ａがターンオンするまでの遅れ時間）となる。以下、時間Td22を第一デッドタイムTd22と称する。

第一デジタルカウンタ３２ｂは、スイッチング動作が開始した当初は、第一デッドタイムTd22を相対的に長くし、その後、時間の経過とともに徐々に短くして時間Tdyに収束させる動作を行う。つまり、第一デッドタイムTd22は、図４（ｃ）に示すように変化する。

第二デッドタイム制御手段３４は、ＮＯＴ３４ａ、第二デジタルカウンタ３４ｂ及び第二ドライバ３４ｃで構成されている。ＮＯＴ３４ａは、図４（ａ）、（ｂ）に示すように、ＰＷＭパルスVpwm2が入力され、ロジックを反転させた電圧Vbを出力する。第二デジタルカウンタ３４ｂは、電圧Vbが入力され、電圧Vbの立ち上がるタイミングを時間Td24（≒Td22）だけ遅らせられた電圧Vg24を出力する。第二ドライバ３４ｃは、電圧Vg24を電流増幅する非反転型のドライバであり、第二の同期整流素子２４のゲートソース間にハイパワーの駆動パルスVg24を出力する。詳しくは後で説明するが、時間Td24は、第二の整流ＦＥＴ２４ａがターンオンする際のデッドタイム（第二のスイッチング素子１４がターンオフした後、第二の整流ＦＥＴ２４ａがターンオンするまでの遅れ時間）となる。以下、時間Td24を第二デッドタイムTd24と称する。

第二デジタルカウンタ３４ｂは、第一デジタルカウンタ３２ｂと同様に、スイッチング動作が開始した当初は、第二デッドタイムTd24を相対的に長くし、その後、時間の経過とともに徐々に短くして時間Tdyに収束させる動作を行う。つまり、第二デッドタイムTd24も、図４（ｃ）に示すように変化する。

第三デッドタイム制御手段３６は、第三デジタルカウンタ３６ａ及び第三ドライバ３６ｂで構成されている。第三デジタルカウンタ３６ａは、図５（ａ）、（ｂ）に示すように、ＰＷＭパルスVpwm1が入力され、ＰＷＭパルスVpwm1の立ち上がるタイミングを時間Td12だけ遅らせられた電圧Vg12を出力する。第三ドライバ３６ｂは、電圧Vg12を電流増幅する非反転型のハイサイドドライバであり、第一のスイッチング素子１２のゲートソース間にハイパワーの駆動パルスVg12を出力する。詳しくは後で説明するが、時間Td12は、第一のスイッチング素子１２がターンオンする際のデッドタイム（第一の整流ＦＥＴ２２ａがターンオフした後、第一のスイッチング素子１２がターンオンするまでの遅れ時間）となる。以下、時間Td12を第三デッドタイムTd12と称する。

第三デジタルカウンタ３６ａは、第三デッドタイムTd12を変化させる動作は行わない。すなわち、第三デッドタイムTd12は、図５（ｃ）に示すように、短い時間Tdyに保持される。

第四デッドタイム制御手段３８は、第四デジタルカウンタ３８ａ及び第四ドライバ３８ｂで構成されている。第四デジタルカウンタ３８ａは、図５（ａ）、（ｂ）に示すように、ＰＷＭパルスVpwm2が入力され、ＰＷＭパルスVpwm2の立ち上がるタイミングを時間Td14（≒Td12）だけ遅らせられた電圧Vg14を出力する。第四ドライバ３８ｂは、電圧Vg14を電流増幅する非反転型のドライバであり、第二のスイッチング素子１４のゲートソース間にハイパワーの駆動パルスVg14を出力する。詳しくは後で説明するが、時間Td14は、第二のスイッチング素子１４がターンオンする際のデッドタイム（第二の整流ＦＥＴ２４ａがターンオフした後、第二のスイッチング素子１４がターンオンするまでの遅れ時間）となる。以下、時間Td14を第四デッドタイムTd14と称する。

第四デジタルカウンタ３８ａは、第四デッドタイムTd14を変化させる動作は行わない。すなわち、第四デッドタイムTd14は、図５（ｃ）に示すように、短い時間Tdyに保持される。

ここで、図４（ｃ）及び図５（ｃ）に示す時間Tdyは、上述した特許文献１のデッドタイムtd1，td2，td3，td4に相当する短い時間であり、第一のスイッチング素子１２と第一の整流ＦＥＴ２２ａとが同時にオンして貫通電流が流れる不具合を防止するとともに、第二のスイッチング素子１４と第二の整流ＦＥＴ２４ａとが同時にオンして貫通電流が流れる不具合を防止するために設定された時間である。

その他、スイッチング電源装置１０は、図１に示すように、ＯＮ／ＯＦＦ信号によってＰＷＭパルス生成部３０を制御する構成を備えている。ＯＮ／ＯＦＦ信号は、スイッチング電源装置１０の使用者によって外部から入力されるリモートＯＮ／ＯＦＦ用の信号である。図２では、ＯＮ／ＯＦＦ信号を受けて動作する部分の構成を省略してあるが、ローレベルのＯＮ／ＯＦＦ信号が入力されると、ＰＷＭパルス生成部３０が上記のＰＷＭパルスVpwm1，Vpwm2を出力し、スイッチング電源装置１０がスイッチング動作を行うことができる。一方、ハイレベルのＯＮ／ＯＦＦ信号が入力されると、ＰＷＭパルスVpwm1，Vpwm2を出力しなくなり（又は、ハイレベルの時間Thが強制的にゼロなり）、スイッチング動作を停止する。

次に、スイッチング電源装置１０の動作について、図６〜図８に基づいて説明する。ここでは、スイッチング電源装置１０は、図６（ａ）に示すように、入力端に入力電源Ｅｉが接続され、出力端に大容量のコンデンサＣｏが接続されている。負荷Ｌｏは接続されておらず、いわゆる無負荷状態になっている。そして、ＯＮ／ＯＦＦ信号により、スイッチング動作の開始と停止が制御される。

まず、図６（ｂ）のタイムチャートにおける動作点Ｐ１の動作を説明する。動作点Ｐ１は、ＯＮ／ＯＦＦ信号がローレベルで、スイッチング電源装置１０が安定にスイッチング動作を行っている定常状態である。動作点Ｐ１では、第一及び第二のスイッチング素子１２，１４のオン時間Ton12，Ton14は、出力電圧Voを目標値Vorに保持するための時間となる。また、第一及び第二デッドタイムTd22，Td24は、ごく短い時間Tdyとなる。したがって、第一及び第二の整流ＦＥＴ２２ａ，２４ｂのオン時間Ton22，Ton24は、それぞれ、スイッチング周期Tswからオン時間Ton12又はTon14と時間Tdyとを差し引いた時間となる。

図７は、動作点Ｐ１の各部の動作波形を示しており、時間軸は、図６（ｂ）よりも大幅に拡大してある（例えば約1000倍）。以下、１つのスイッチング周期Tswの動作を、期間（１）〜（８）に区分して説明する。

期間（１）は、駆動パルスVg12がハイレベルで第一のスイッチング素子１２がオンし、駆動パルスVg14がローレベルで第二のスイッチング素子１４がオフしている。したがって、入力巻線２０ａの両端には、ドットの向きに電圧Vi/2が印加される。また、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフし、駆動パルスVg24がハイレベルで第二の整流ＦＥＴ２４がオンしている。したがって、出力インダクタ２６ａの電流I26aは、そのほとんどが第二の整流ＦＥＴ２４ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を充電する方向に、右肩上がりに変化する。

期間（２）は、駆動パルスVg12がローレベルで第一のスイッチング素子１２がオフし、駆動パルスVg14がローレベルで第二のスイッチング素子１４もオフしている。したがって、期間（１）とは異なり、入力巻線２０ａには電圧Vi/2が印加されない。また、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフし、駆動パルスVg24がハイレベルで第二の整流ＦＥＴ２４がオンしている。したがって、出力インダクタ２６ａの電流I26aは、そのほとんどが第二の整流ＦＥＴ２４ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。

期間（３）は、期間（２）と異なるのが、駆動パルスVg22がハイレベルで第一の整流ＦＥＴ２２ａがオンしている点である。しかし、出力インダクタ２６ａの電流I26aが第一の整流ＦＥＴ２２ａにも分流するようになるだけで、実質的な動作は期間（２）とほぼ同じである。つまり、出力インダクタ２６ａの電流I26aは、第一及び第二の整流ＦＥＴ２４ａ，２４ｂを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。

期間（４）は、期間（３）と異なるのが、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４ａがオフしている点である。しかし、出力インダクタ２６ａの電流I26aのほとんどが第一の整流ＦＥＴ２２ａに流れるようになるだけで、実質的な動作は期間（３）とほぼ同じである。つまり、出力インダクタ２６ａの電流I26aは、ほぼ第一の整流ＦＥＴ２２ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。

なお、図７は、動作波形を見やすくするため、期間（２），（４）を長めに描いているが、実際は、期間（３）よりも十分短い。したがって、期間（２），（３），（４）における出力インダクタ２６のＶＴ積の合計は、期間（１）のＶＴ積とほぼ等しくなり、期間（２）〜（４）における電流I26aの変化幅は、期間（１）における変化幅とほぼ等しい。

期間（５）は、駆動パルスVg12がローレベルで第一のスイッチング素子１２がオフし、駆動パルスVg14がハイレベルで第二のスイッチング素子１４がオンしている。したがって、入力巻線２０ａの両端には、ドットと逆向きに電圧Vi/2が印加される。また、駆動パルスVg22がハイレベルで第一の整流ＦＥＴ２２ａがオンし、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４がオフしている。したがって、出力インダクタ２６ａの電流I26aは、そのほとんどが第一の整流ＦＥＴ２２ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を充電する方向に、右肩上がりに変化する。

期間（６）は、駆動パルスVg12がローレベルで第一のスイッチング素子１２がオフし、駆動パルスVg14がローレベルで第二のスイッチング素子１４もオフしている。したがって、期間（５）とは異なり、入力巻線２０ａには電圧Vi/2が印加されない。また、駆動パルスVg22がハイレベルで第一の整流ＦＥＴ２２ａがオンし、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４がオフしている。したがって、出力インダクタ２６ａの電流I26aは、そのほとんどが第一の整流ＦＥＴ２２ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。

期間（７）は、期間（６）と異なるのが、駆動パルスVg24がハイレベルで第二の整流ＦＥＴ２４ａがオンしている点である。しかし、出力インダクタ２６ａの電流I26aが第二の整流ＦＥＴ２４ａにも分流するようになるだけで、実質的な動作は期間（６）と同じである。つまり、出力インダクタ２６ａの電流I26aは、第一及び第二の整流ＦＥＴ２４ａ，２４ｂを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。

期間（８）は、期間（７）と異なるのが、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフしている点である。しかし、出力インダクタ２６ａの電流I26aのほとんどが第二の整流ＦＥＴ２４ａに流れるようになるだけで、実質的な動作は期間（７）と同じである。つまり、出力インダクタ２６ａの電流I26aは、ほぼ第二の整流ＦＥＴ２４ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。

なお、図７は、動作波形を見やすくするため、期間（６），（８）を長めに描いているが、実際は、期間（７）よりも十分短い。したがって、期間（６），（７），（８）における出力インダクタ２６のＶＴ積の合計は、期間（５）のＶＴ積とほぼ等しくなり、期間（６）〜（８）における電流I26aの変化幅は、期間（５）における変化幅とほぼ等しい。

期間（８）が終了すると次の期間（１）が始まり、以降、上述した期間（１）〜（８）の動作を繰り返す。期間（１）と期間（５）における出力インダクタ２６のＶＴ積はほぼ等しいので、期間（１）と期間（５）における電流I26aの変化幅もほぼ等しくなる。したがって、電流I26aは、ほぼゼロアンペアを中心に均等に振幅する。以上が動作点Ｐ１の動作である。

動作点Ｐ１の後、図６（ｂ）に示すように、ＯＮ／ＯＦＦ信号がハイレベルに切り替えられると、スイッチング動作が停止する。しかし、スイッチング電源装置１０は、出力端に大容量のコンデンサＣｏが接続され、しかも無負荷状態なので、出力電圧Voがほぼ目標値Vorに保持される。その後、ＯＮ／ＯＦＦ信号がローレベルに切り替えられると、スイッチング動作を再開する。

動作点Ｐ２は、スイッチング動作を再開した直後であり、第一及び第二のスイッチング素子１２，１４のオン時間Ton12，Ton14は、ソフトスタート手段４４が動作することによって、定常状態よりも非常に短い時間となる。第一及び第二デッドタイムTd22，Td24は、第一及び第二デッドタイム制御手段３２，３４の動作により、定常状態よりも長い時間Tdxとなる。したがって、第一及び第二の整流ＦＥＴ２２ａ，２４ｂのオン時間Ton22，Ton24は、それぞれ、スイッチング周期Tswからオン時間Ton12又はTon14と時間Tdxとを差し引いた時間、すなわち定常状態よりも非常に短い時間となる。

図８は、動作点Ｐ２の各部の動作波形を示しており、時間軸は、図６（ｂ）よりも大幅に拡大してある。以下、１つのスイッチング周期Tswの動作を、期間（ａ）〜（ｈ）に区分して説明する。

期間（ａ）は、駆動パルスVg12がハイレベルで第一のスイッチング素子１２がオンし、駆動パルスVg14がローレベルで第二のスイッチング素子１４がオフしている。したがって、入力巻線２０ａの両端には、ドットの向きに電圧Vi/2が印加される。また、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフし、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４もオフしているが、第二の寄生ダイオード２４ｂが順バイアスされて導通する。したがって、出力インダクタ２６ａの電流I26aは、第二の寄生ダイオード２４ｂを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を充電する方向に、右肩上がりに変化する。

期間（ｂ）は、駆動パルスVg12がローレベルで第一のスイッチング素子１２がオフし、駆動パルスVg14がローレベルで第二のスイッチング素子１４もオフしている。したがって、期間（ａ）とは異なり、入力巻線２０ａには電圧Vi/2が印加されない。また、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフし、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４もオフしているが、第一及び第二の寄生ダイオード２２ｂ，２４ｂの双方が順バイアスされて導通する。したがって、期間（ｂ）の当初、出力インダクタ２６ａの電流I26aは、第一及び第二の寄生ダイオード２２ｂ，２ｂを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。その後、期間（ｂ）の途中で電流I26aがゼロアンペアに達する。このタイミングは、期間（ａ）に出力インダクタ２６ａに蓄積された励磁エネルギーがすべて放出されたタイミングであり、これ以降は第一及び第二の寄生ダイオード２２ｂ，２４ｂが非導通となり、電流I26aがゼロアンペアに保持される。

期間（ｃ）は、期間（ｂ）と異なるのが、駆動パルスVg24がハイレベルで第二の整流ＦＥＴ２４ａがオンしている点であり、出力インダクタ２６ａ及び出力巻線２０ｂ(2)の直列回路の両端に出力電圧Voが印加される。したがって、出力インダクタ２６ａの電流I26aは、出力巻線２０ｂ(2)及び第二の整流ＦＥＴ２４ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。ただ、出力巻線２０ｂ(2)のインダクタンスが比較的大きいので、右肩下がりの変化幅は小さい。

期間（ｄ）は、期間（ｃ）と異なるのが、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４ａがオフしている点であり、期間（ｃ）に流れていた電流I26aの経路が遮断される形になる。したがって、電流I26aは、出力インダクタ２６ａと図示しない浮遊容量等との共振により、ほぼゼロアンペアに戻る。

期間（ｅ）は、駆動パルスVg12がローレベルで第一のスイッチング素子１２がオフし、駆動パルスVg14がハイレベルで第一のスイッチング素子１２がオンしている。したがって、入力巻線２０ａの両端には、ドットと逆向きに電圧Vi/2が印加される。また、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフし、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４もオフしているが、第一の寄生ダイオード２２ｂが順バイアスされて導通する。したがって、出力インダクタ２６ａの電流I26aは、第一の寄生ダイオード２２ｂを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を充電する方向に、右肩上がりに変化する。

期間（ｆ）は、駆動パルスVg12がローレベルで第一のスイッチング素子１２がオフし、駆動パルスVg14がローレベルで第二のスイッチング素子１４もオフしている。したがって、期間（ｅ）とは異なり、入力巻線２０ａには電圧Vi/2が印加されない。また、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフし、駆動パルスVg24がローレベルで第二の整流ＦＥＴ２４もオフしているが、第一及び第二の寄生ダイオード２２ｂ，２４ｂの双方が順バイアスされて導通する。したがって、期間（ｆ）の当初、出力インダクタ２６ａの電流I26aは、第一及び第二の寄生ダイオード２２ｂ，２ｂを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。その後、期間（ｂ）の途中で電流I26aがゼロアンペアに達する。このタイミングは、期間（ｅ）に出力インダクタ２６ａに蓄積された励磁エネルギーがすべて放出されたタイミングであり、これ以降は第一及び第二の寄生ダイオード２２ｂ，２４ｂが非導通になり、電流I26aがゼロアンペアに保持される。

期間（ｇ）は、期間（ｆ）と異なるのが、駆動パルスVg22がハイレベルで第一の整流ＦＥＴ２２ａがオンしている点であり、出力インダクタ２６ａ及び出力巻線２０ｂ(1)の直列回路の両端に出力電圧Voが印加される。したがって、出力インダクタ２６ａの電流I26aは、出力巻線２０ｂ(1)及び第一の整流ＦＥＴ２２ａを通じて流れ、出力コンデンサ２６ｂ（及びコンデンサＣｏ）を放電する方向に、右肩下がりに変化する。ただ、出力巻線２０ｂ(1)のインダクタンスが比較的大きいので、右肩下がりの変化幅は小さい。

期間（ｈ）は、期間（ｇ）と異なるのが、駆動パルスVg22がローレベルで第一の整流ＦＥＴ２２ａがオフしている点であり、期間（ｇ）に流れていた電流I26aの経路遮断される形になる。したがって、電流I26aは、出力インダクタ２６ａと図示しない浮遊容量等との共振により、ほぼゼロアンペアに戻る。

期間（ｈ）が終了すると次の期間（ａ）が始まり、以降、上述した期間（ａ）〜（ｈ）の動作を繰り返す。したがって、電流I26aは、ゼロアンペア付近を中心に振幅する。以上が動作点Ｐ２の動作である。

動作点Ｐ２の後は、図６（ｂ）に示すように、第一及び第二のスイッチング素子１２，１４のオン時間Ton12，Ton14が徐々に長くなり、同時に第一及び第二のデッドタイムTd22，Td24が徐々に短くなり、やがて上述した動作点Ｐ１と同様の動作を行う定常状態になる。

図６（ｂ）では、動作点Ｐ２の後、次の動作点Ｐ１に戻る過程で、出力電圧Voが少し低下するように描いている。これは、動作点Ｐ２とは少し異なる動作を行う動作点Ｐ３が想定されるからである。動作点Ｐ３とは、第一のスイッチング素子１２と第二の整流ＦＥＴ２４ａが同時にオンする期間と、第二のスイッチング素子１４と第一の整流ＦＥＴ２２ａが同時にオンする期間とが存在する動作点である。つまり、動作点Ｐ３では、出力コンデンサ２６ｂ（及びコンデンサＣｏ）に蓄えられたエネルギーを入力側に回生する動作が行われるので、出力電圧Voが少し低下する。ただ、この出力電圧Voの低下量は、オン時間Ton12，Ton14（期間（ａ）、（ｅ）の長さ）の変化とオン時間Ton22，Ton24（期間（ｃ）、（ｇ）の長さ）の変化の兼ね合いによって決まるので、例えば、動作点Ｐ２の後、オン時間Ton12，Ton14がもっと長くなってから動作点Ｐ３が始まるようにオン時間Ton22，Ton24を変化させれば、出力電圧Voがほとんど低下しないようにすることができる。

このように、スイッチング電源装置１０は、スイッチング動作を再開した直後の動作点Ｐ２において、第一及び第二のスイッチング素子１２，１４のソフトスタート（オン時間Ton12，Ton14を徐々に長くする制御）が行われるが、出力インダクタ２６ａの電流I26aが異常に大きくなるという現象は発生しない。つまり、特許文献２に記載された問題（出力コンデンサ２６ｂ及びコンデンサＣｏに電荷が残った状態で起動すると、出力コンデンサ２６ｂ及びコンデンサＣｏを放電する大電流が各同期整流素子２２，２４を通じて流れ、回路素子が破壊するおそれがあるという問題）は発生しない。動作点Ｐ３においても同様である。

なお、本発明のスイッチング電源装置の制御方法の第一の実施形態は、「第一のスイッチング素子１２がターンオフした後、所定の第一デッドタイムTd22が経過した時に第一の同期整流素子２２をターンオンさせ、第二のスイッチング素子１４がターンオフした後、所定の第二デッドタイムTd24が経過した時に第二の同期整流素子２４をターンオンさせ、さらに、出力インダクタ２６ａに流れる電流I26aが、出力コンデンサ２６ｂを放電する方向に一定以上の大きさになるのを、第一及び第二デッドタイムTd22，Td24を相対的に長くすることによって抑制する」というものである。さらに、「第一及び第二のスイッチング素子１２，１４がスイッチング動作を開始した当初、第一及び第二デッドタイムTd22，Td24を相対的に長くし、その後、時間の経過とともに第一及び第二デッドタイムTd22，Td24を短くして所定の値に収束させる」というものである。さらに、「第一の同期整流素子２２がターンオフした後、所定の第三デッドタイムTd12が経過した時に第一のスイッチング素子１２をターンオンさせ、第二の同期整流素子２４がターンオフした後、所定の第四デッドタイムTd14が経過した時に第二のスイッチング素子１４をターンオンさせる」というものである。この制御方法は、上記のスイッチング制御回路２８により実行されている。

次に、比較例として、従来のスイッチング電源装置５４の動作を、図９に基づいて説明する。スイッチング電源装置５４は、上述したスイッチング電源装置１０と構成が異なるのは、第一及び第二のデッドタイムTd22，Td24が一定の短い時間Tdyに固定されているという点であり、その他の構成は同様である。

スイッチング電源装置５４の場合、図９（ｂ）に示す動作点Ｐ１（定常状態）の動作は、スイッチング電源装置１０と同じであり、図７のように表される。しかしながら、ＯＮ／ＯＦＦ信号が切り替えられて、スイッチング動作を再開した直後の動作（以下、動作点Ｐ２ｘと称する）が異なる。

図１０は、動作点Ｐ２ｘの各部の動作波形を示しており、時間軸は、図９（ｂ）よりも大幅に拡大してある。スイッチング電源装置５４の動作点Ｐ２ｘの動作は、１つのスイッチング周期Tswを期間（１）〜（８）に区分して説明することができ、各期間における各素子の状態（オン又はオフ、導通又は非導通）は、図７に示す動作点Ｐ１と同じである。しかし、各期間の長さが動作点Ｐ１と違ってくるので、出力インダクタ２６ａの電流I26aの挙動に差が生じる。

スイッチング電源装置５４の場合、第一のスイッチング素子１２のソフトスタートが行われてオン時間Ton12が短くなると、これに対応して第一の整流ＦＥＴ２２ａのオン時間が長くなる。したがって、図１０から分かるように、期間（２）、（３）、（４）の合計長さが期間（１）の長さよりも長くなり、その結果、期間（２），（３），（４）における出力インダクタ２６のＶＴ積の合計が、期間（１）のＶＴ積よりも大きくなる。そのため、期間（２）〜（４）における電流I26aの右肩下がりの変化幅が、期間（１）における右肩上がりの変化幅よりも格段に大きくなる。

同様に、第二のスイッチング素子１４のソフトスタートが行われてオン時間Ton14が短くなると、これに対応して第二の整流ＦＥＴ２４ａのオン時間が長くなる。したがって、図１０から分かるように、期間（６）、（７）、（８）の合計長さが期間（５）の長さよりも長くなり、その結果、期間（６），（７），（８）における出力インダクタ２６のＶＴ積の合計が、期間（５）のＶＴ積よりも大きくなる。そのため、期間（６）〜（８）における電流I26aの右肩下がりの変化幅が、期間（５）における右肩上がりの変化幅よりも格段に大きくなる。

その後、期間（１）〜（８）の動作を複数回繰り返すうちに、電流I26aがどんどん負方向に大きくなり、第一及び第二の同期整流素子２２，２４に大電流が流れ、第一及び第二の同期整流素子２２，２４に大きいストレスが加わる。さらに、出力インダクタ２６ａの偏磁が進行して飽和に至ると、電流I26aの負方向の電流量を制限することができなくなり、第一及び第二の同期整流素子２２，２４にさらに大きい電流が流れ、第一及び第二の同期整流素子２２，２４が破損してしまう可能性がある。

このように、図１０に示す比較例の動作（スイッチング電源装置５４の動作点Ｐ２ｘの動作）では、スイッチング動作を再開するとき、電流I26aが、出力コンデンサ２６ａを放電する向きに異常に大きくなり、第一及び第二の同期整流素子２２，２４を通じて大電流が流れるという問題が発生する。これに対して、図８に示す本発明の動作（スイッチング電源装置１０の動作点Ｐ２の動作）では、このような問題は発生しない。

以上説明したように、スイッチング電源装置１０及びその制御方法によれば、第一及び第二のスイッチング素子１２，１４のソフトスタートが行われたとき、第一及び第二デッドタイムTd22，Td24を可変することにより、出力側から大電流が流れ込むという同期整流に特有の問題を確実に解決することができる。しかも、この制御方法は、独特な第一及び第二のデッドタイム制御手段３２，３２を設けることにより、シンプルかつ安価に実現することができる。

さらに、第三及び第四のデッドタイムTd12，Td14が設けられているので、第一のスイッチング素子１２と第一の整流ＦＥＴ２２ａとが同時にオンして貫通電流が流れる不具合、及び第二のスイッチング素子１４と第二の整流ＦＥＴ２４ａとが同時にオンして貫通電流が流れる不具合も、確実に防止することができる。

次に、第一及び第二デッドタイム制御手段３２，３４の変形例について、図１１に基づいて説明する。第一及び第二デッドタイム制御手段３２，３４が有する第一及び第二デジタルカウンタ３２ｂ，３４ｂは、図１１（ａ）に示す第一及び第二の立ち上がりエッジ遅延回路５６，５８に置き換えることができる。

第一の立ち上がりエッジ遅延回路５６は、タイマコンデンサ６０（コンデンサ６０(1)〜６０(4)を合成したもの）及び充電抵抗６２から成る積分回路と、比較器６４を備えている。積分回路は、図１１（ｂ）に示すように、ＮＯＴ３２ａが出力した電圧Vaの立ち上がりを緩やかにした電圧Vatを出力する。また、充電抵抗６２の両端には、タイマコンデンサ６０を瞬時に放電するためのダイオード６６が並列接続され、充電抵抗６２と直列の位置に逆流阻止用のダイオード６８が挿入され、電圧Vatの立ち下がりが電圧Vaと同様に急峻になるよう構成されている。比較器６４は、非反転入力に入力された電圧Vatと反転入力に入力された一定の閾値Vthとを比較し、電圧Vatが閾値Vthよりも高いときにハイレベル、低いときにローレベルとなる駆動パルスVg22を出力する。したがって、第一デッドタイムTd22は、タイマコンデンサ６０と充電抵抗６２の時定数τにより決定され、時定数τを大きくすると、第一デッドタイムTd22が相対的に長くなる。

さらに、コンデンサ６０(1)〜６０(3)と直列の位置には、それぞれスイッチ素子７０が挿入されている。スイッチ素子７０は、例えばＭＯＳ型ＦＥＴ等であり、図示しない駆動回路により駆動されてオン状態又はオフ状態になる。駆動回路は、スイッチ素子７０を選択的にオン又はオフさせ、タイマコンデンサ６０の合成容量を変化させることによって時定数τを変化させ、第一デッドタイムTd22を可変する。具体的には、スイッチング動作を開始した当初は、３つのトランジスタ７０をすべてオンにしてタイマコンデンサ６０の合成容量を大きくすることによって時定数τを大きくし、第一のデッドタイムTd22を長くする。その後、時間の経過とともにスイッチ素子７０を１つずつ順番にオフにし、タイマコンデンサ６０の合成容量を段階的に小さくすることによって時定数τを小さくし、第一のデッドタイムTd22を短くする。これによって、図１１（ｃ）に示す特性を得ることができる。

第二の立ち上がりエッジ遅延回路５８は、第一の立ち上がりエッジ遅延回路５６と同様の構成である。上記の第一及び第二デジタルカウンタ３２ｂ，３４ｂを第一及び第二の立ち上がりエッジ遅延回路５６，５８に置き換えた場合も、同様の作用効果が得られる。

次に、第三及び第四デッドタイム制御手段３６，３８の変形例について、図１２に基づいて説明する。第三及び第四デッドタイム制御手段３６，３８が有する第三及び第四デジタルカウンタ３６ａ，３８ａは、図１２（ａ）に示す第三及び第四の立ち上がりエッジ遅延回路７２，７４に置き換えることができる。

第三の立ち上がりエッジ遅延回路７２は、第一の立ち上がりエッジ遅延回路５６と同様に、タイマコンデンサ６０と充電抵抗６２の時定数τに基づいて第三デッドタイムTd12を制御する構成であるが、第三デッドタイムTd12は一定の時間Tdyなので、時定数τを可変するためのスイッチ素子７０が省略され、タイマコンデンサ６０が１つのコンデンサ素子により構成されている。第四の立ち上がりエッジ遅延回路７４は、第三の立ち上がりエッジ遅延回路７２と同様の構成である。上記の第三及び第四デジタルカウンタ３６ｂ，３８ｂを第三及び第四の立ち上がりエッジ遅延回路７２，７４に置き換えた場合も、同様の作用効果が得られる。

次に、本発明のダブルエンド絶縁型のスイッチング電源装置及びその制御方法の第二〜第五の実施形態について、図１３、図１４に基づいて説明する。

第二の実施形態のスイッチング電源装置７６は、図１３（ａ）に示すように、スイッチング電源措置１０から入力側コンデンサ１６を省略したハーフブリッジ方式の電源装置である。第一のスイッチング素子１２、第二のスイッチング素子１４、第一の同期整流素子２２、第二の同期整流素子２４を、それぞれ、上記のスイッチング制御回路２８が出力する駆動パルスVg12，Vg14，Vg22，Vg24で駆動することによって、同様の作用効果を得ることができる。

第三の実施形態のスイッチング電源装置７８は、図１３（ｂ）に示すように、スイッチング電源措置１０のトランス２０の出力側の回路構成をセンタタップ整流型からブリッジ整流型に変更したハーフブリッジ方式の電源装置である。この場合、出力巻線が２０ｂで、第一の同期整流素子が２２(1)及び２２(2)で、第二の同期整流素子が２４(1)及び２４(2)となる。第一のスイッチング素子１２、第二のスイッチング素子１４、第一の同期整流素子２２(1)及び２２(2)、第二の同期整流素子２４(1)及び２４(2)を、それぞれ、上記のスイッチング制御回路２８が出力する駆動パルスVg12，Vg14，Vg22，Vg24で駆動することによって、同様の作用効果を得ることができる。

第四の実施形態のスイッチング電源装置８０は、図１４（ａ）に示すように、スイッチング電源措置１０のトランス２０の入力側の回路構成を変更したフルブリッジ方式の電源装置である。この場合、第一のスイッチング素子が１２(1)及び１２(2)で、第二のスイッチング素子が１４(1)及び１４(2)となる。第一のスイッチング素子１２(1)及び１２(2)、第二のスイッチング素子１４(1)及び１４(2)、第一の同期整流素子２２、第二の同期整流素子２４を、それぞれ、上記のスイッチング制御回路２８が出力する駆動パルスVg12，Vg14，Vg22，Vg24で駆動することによって、同様の作用効果を得ることができる。

第五の実施形態のスイッチング電源装置８２は、図１４（ｂ）に示すように、スイッチング電源措置１０のトランス２０の入力側の回路構成を変更したプッシュプル方式の電源装置である。この場合、入力巻線が２０ａ(1)及び２０ａ(2)となる。第一のスイッチング素子１２、第二のスイッチング素子１４、第一の同期整流素子２２、第二の同期整流素子２４を、それぞれ、上記のスイッチング制御回路２８が出力する駆動パルスVg12，Vg14，Vg22，Vg24で起動することによって、同様の作用効果を得ることができる。

なお、本発明のスイッチング電源装置は、上記実施形態に限定されるものではない。例えば、スイッチング制御回路の内部構成は、上述したような独特な動作が実現できるものであればよく、上記のＰＷＭ制御部３０と第一乃至第四デッドタイム制御手段３２，３４，３６，３８とを組み合わせた構成に限定されるものではない。

また、上記のスイッチング制御回路２８は、スイッチング動作を開始した当初、第一及び第二デッドタイムTd22，Td24を相対的に長くし、その後、時間の経過とともに第一及び第二デッドタイムTd22，Td24を短くして所定の値Tdyに収束させる動作を行うことによって、出力インダクタ２６ａの電流I26aが、出力コンデンサ２６ｂを放電する方向に一定以上の大きさになるのを抑制している。これ以外に、例えば、出力インダクタ２６ａの電流I26a又はこれに対応した電流を観測し、電流I26aが出力コンデンサ２６ｂを放電する方向に一定の大きさになったことを検知すると、第一及び第二デッドタイムTd22，Td24を相対的に長くし、電流I26aが大きくなるのを抑制する構成に変更してもよい。このように構成することによって、スイッチング電源装置のスイッチング動作が開始する時以外の時にも、同様の作用効果を得ることができる。

また、本発明のスイッチング電源装置の制御方法は、上記実施形態に限定されるものではなく、この制御方法を実行するスイッチング制御回路の構成は特に限定されず、上記のスイッチング制御回路２８とは別の構成のスイッチング制御回路によって実行してもよい。

１０，７６，７８，８０，８２ スイッチング電源装置
１２，１２(1)，１２(2) 第一のスイッチング素子
１４，１４(1)，１４(2) 第二のスイッチング素子
２０ トランス
２０ａ，２０ａ(1)，２０ａ(2) 入力巻線
２０ｂ，２０ｂ(1)，２０ｂ(2) 出力巻線
２２，２２(1)，２２(2) 第一の同期整流素子
２４，２４(1)，２４(2) 第二の同期整流素子
２６ 出力平滑回路
２６ａ 出力インダクタ
２６ｂ 出力コンデンサ
２８ スイッチング制御回路
３２ 第一デッドタイム制御手段
３４ 第二デッドタイム制御手段
３６ 第三デッドタイム制御手段
３８ 第四デッドタイム制御手段
I26a 出力インダクタに流れる電流
Td12 第三デッドタイム
Td14 第四デッドタイム
Td22 第一デッドタイム
Td24 第二デッドタイム
Tsw スイッチング周期

Claims (8)

1. 入力巻線及び出力巻線が設けられたトランスと、前記入力巻線に接続され、それぞれ一定かつ同じスイッチング周期でオンオフする第一及び第二のスイッチング素子と、前記出力巻線に接続された第一及び第二の同期整流素子と、前記第一及び第二の同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路と、前記第一及び第二のスイッチング素子のオンオフと前記第一及び第二の同期整流素子のオンオフとを制御する回路であって、前記第一のスイッチング素子がターンオンした後、前記スイッチング周期の１／２が経過したタイミングで前記第二のスイッチング素子をターンオンさせ、前記第一のスイッチング素子のオンオフに対して前記第一の同期整流素子を相補的にオンオフさせ、前記第二のスイッチング素子のオンオフに対して前記第二の同期整流素子を相補的にオンオフさせる制御を行うスイッチング制御回路とを備えたダブルエンド絶縁型のスイッチング電源装置において、
   前記スイッチング制御回路には、前記第一のスイッチング素子がターンオフした後、所定の第一デッドタイムが経過した時に前記第一の同期整流素子をターンオンさせる第一デッドタイム制御手段と、前記第二のスイッチング素子がターンオフした後、所定の第二デッドタイムが経過した時に前記第二の同期整流素子をターンオンさせる第二デッドタイム制御手段とが設けられ、
   前記第一及び第二デッドタイム制御手段は、前記出力インダクタに流れる電流が、前記出力コンデンサを放電する方向に一定以上の大きさになるのを、前記第一及び第二デッドタイムを相対的に長くすることによって抑制することを特徴とするダブルエンド絶縁型のスイッチング電源装置。
2. 前記第一及び第二デッドタイム制御手段は、前記第一及び第二のスイッチング素子がスイッチング動作を開始した当初、前記第一及び第二デッドタイムを相対的に長くし、その後、時間の経過とともに前記第一及び第二デッドタイムを短くして所定の値に収束させる請求項１記載のダブルエンド絶縁型のスイッチング電源装置。
3. 前記第一及び第二デッドタイム制御手段は、前記出力インダクタに流れる電流又はこれに対応した電流を観測し、前記出力インダクタに流れる電流が前記出力コンデンサを放電する方向に一定の大きさになったことを検知すると、前記第一及び第二デッドタイムを相対的に長くする請求項１記載のダブルエンド絶縁型のスイッチング電源装置。
4. 前記スイッチング制御回路には、前記第一の同期整流素子がターンオフした後、所定の第三デッドタイムが経過した時に前記第一のスイッチング素子をターンオンさせる第三デッドタイム制御手段と、前記第二の同期整流素子がターンオフした後、所定の第四デッドタイムが経過した時に前記第二のスイッチング素子をターンオンさせる第四デッドタイム制御手段とが設けられている請求項１乃至３のいずれか記載のダブルエンド絶縁型のスイッチング電源装置。
5. 入力巻線及び出力巻線が設けられたトランスと、前記入力巻線に接続され、それぞれ一定かつ同じスイッチング周期でオンオフする第一及び第二のスイッチング素子と、前記出力巻線に接続された第一及び第二の同期整流素子と、前記第一及び第二の同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路と、前記第一及び第二のスイッチング素子のオンオフと前記第一及び第二の同期整流素子のオンオフとを制御する回路であって、前記第一のスイッチング素子がターンオンした後、前記スイッチング周期の１／２が経過したタイミングで前記第二のスイッチング素子をターンオンさせ、前記第一のスイッチング素子のオンオフに対して前記第一の同期整流素子を相補的にオンオフさせ、前記第二のスイッチング素子のオンオフに対して前記第二の同期整流素子を相補的にオンオフさせる制御を行うスイッチング制御回路とを備えたダブルエンド絶縁型のスイッチング電源装置の制御方法において、
   前記スイッチング制御回路により、前記第一のスイッチング素子がターンオフした後、所定の第一デッドタイムが経過した時に前記第一の同期整流素子をターンオンさせ、前記第二のスイッチング素子がターンオフした後、所定の第二デッドタイムが経過した時に前記第二の同期整流素子をターンオンさせ、さらに、前記出力インダクタに流れる電流が、前記出力コンデンサを放電する方向に一定以上の大きさになるのを、前記第一及び第二デッドタイムを相対的に長くすることによって抑制することを特徴とするダブルエンド絶縁型のスイッチング電源装置の制御方法。
6. 前記スイッチング制御回路により、前記第一及び第二のスイッチング素子がスイッチング動作を開始した当初、前記第一及び第二デッドタイムを相対的に長くし、その後、時間の経過とともに前記第一及び第二デッドタイムを短くして所定の値に収束させる請求項５記載のダブルエンド絶縁型のスイッチング電源装置の制御方法。
7. 前記スイッチング制御回路により、前記出力インダクタに流れる電流又はこれに対応した電流を観測し、前記出力インダクタに流れる電流が前記出力コンデンサを放電する方向に一定の大きさになったことを検知すると、前記第一及び第二デッドタイムを相対的に長くする請求項５記載のダブルエンド絶縁型のスイッチング電源装置の制御方法。
8. 前記スイッチング制御回路により、前記第一の同期整流素子がターンオフした後、所定の第三デッドタイムが経過した時に前記第一のスイッチング素子をターンオンさせ、前記第二の同期整流素子がターンオフした後、所定の第四デッドタイムが経過した時に前記第二のスイッチング素子をターンオンさせる請求項５乃至７のいずれか記載のダブルエンド絶縁型のスイッチング電源装置の制御方法。

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