JP5278224B2 - スイッチング電源装置、およびスイッチング電源制御回路 - Google Patents
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Description
ここで、各動作モードでの逆流領域は、電流共振型コンバータの動作周波数fopと共振周波数fr1の関係、および負荷LDによって決まるものであって、そのうち動作周波数fopは回路パラメータと負荷状態によって変わるが、共振周波数fr1は共振コンデンサCrと共振インダクタLrの大きさにより決まる。したがって、図10に示すような同期駆動信号Vgs1,Vgs2をパワースイッチング信号に完全に同期させる同期整流はシンプルな方法ではあるが、その場合には下記の5つの逆流領域が問題となり、それを解消するための対策が必要になる。
図1は、この発明のスイッチング電源装置の全体構成を示す回路図である。
このスイッチング電源装置は、入力直流電圧Viが共振インダクタLrと共振コンデンサCrを有する直列共振回路に印加され、トランスTを介して負荷LDに所定の出力電圧VOを発生するように構成されたものである。MOSFETQa,Qbは、トランスTの一次側で交互にスイッチングすることにより直列共振回路への電流経路を切り換える主スイッチ素子である。共振インダクタLrの一端はトランスTの第1巻線L1の一端に接続され、第1巻線L1の他端は共振コンデンサCrの一端に接続される。なお、トランスT以外にインダクタンスを設けずに、トランスTのリーケージインダクタンスを電流共振インダクタとする構成であってもよい。また、トランスTとは別に外付けのインダクタンスを設け、当該外付けインダクタンスとリーケージインダクタンスの合成で電流共振インダクタを構成してもよい。
図2は、実施の形態1に係るスイッチング電源装置の同期制御回路4の一例を示す回路図である。なお、トランスTの1次側回路は、図示を省略している。
端子間電圧検出回路6は、端子間電圧信号Vds1が供給される端子間電圧信号入力端子4cを備え、2つの抵抗R1,R2、ツェナーダイオードZD、コンパレータ61、および基準電源REF0から構成されている。端子間電圧信号入力端子4cは、図2に示すように同期整流用のMOSFETQs1のドレイン端子と接続されている。また、コンパレータ61の反転入力端子(−)はツェナーダイオードZDを介して接地されるとともに抵抗R1を介して電源電圧VDDと接続され、さらに抵抗R2を介して端子間電圧信号入力端子4cと接続されている。コンパレータ61には、その非反転入力端子(+)に基準電源REF0からの電圧(REF0とする。)が与えられている。ここでは、図2における端子間電圧検出回路6として示されているが、図2の端子間電圧検出回路6,7はいずれも同等の構成を有するものである。
同期制御部5Aは、第1、第2の最大オン幅制御回路501,502、第1、第2の基準時間信号生成回路601,602、およびアンド回路551,552、ナンド(NAND:否定論理積)回路561,562、第1、第2のフリップフロップ回路571,572、オア回路581等の論理回路から構成され、同期整流用のMOSFETQs1,Qs2に共通する同期駆動原信号Vg-sを生成するものである。第1、第2の最大オン幅制御回路501,502および第1、第2の基準時間信号生成回路601,602は、後述するように殆ど同等な構成を有している。これらの回路501,502,601,602には、ゲート信号入力端子4a,4bのゲート信号Vga,Vgbがオア回路43を介してゲート信号Vgpとして供給されている。
図4の端子間電圧検出回路6において、電源電圧VDDをA、コンパレータ61の出力であるレベル検出信号Vdsc1が反転するときのMOSFETQs1のドレイン・ソース間電圧Vds1(以下、これをしきい値電圧Vds_thという。)をXとすると、Vds1=Xであるときはコンパレータ61の2入力が等しくなるから、次式が成り立つ。なお、上記しきい値電圧Vds_thはMOSFETQs1のオンオフに関するしきい値とは別のものである。
∴ (A−X)+X*(1+R1/R2)=REF0*(1+R1/R2)
∴ X*(R1/R2)=(1+R1/R2)*REF0−A
したがって、レベル検出信号Vdsc1が反転するときのMOSFETQs1のドレイン・ソース間電圧Vds1のしきい値電圧Vds_thは、次の式(3)のようになる。
つぎに、実施の形態2に係るスイッチング電源装置について、その同期制御回路4の具体的な構成を説明する。
図8は、図7の同期制御部5Bによる二次側電流の制御動作を説明するタイミング図である。同図(A)には、図1に示す駆動回路3からのゲート信号Vga,Vgbのいずれかをゲート信号Vgpとして示しており、同図(B)にはフリップフロップ回路57のリセット信号Rを示している。このリセット信号Rは、ナンド回路55からフリップフロップ回路57のリセット端子(R)に出力される信号であって、ゲート信号Vgpが立ち上がるタイミングt1に同期してLに反転している。
2 VCO(電圧制御発振回路)
3 駆動回路
4 同期制御回路
5,5A,5B 同期制御部
6,7 端子間電圧検出回路
54,61 コンパレータ
43,44,581 オア(OR:論理和)回路
51,511,512 インバータ
52,53 定電流源
501,502,50 最大オン幅制御回路
601,602,60 基準時間信号生成回路
41,42,45,46,430,551,552,58,59 アンド(AND:論理積)回路
561,562,55 ナンド(NAND:否定論理積)回路
571,572,57 フリップフロップ回路
CO 出力コンデンサ
Cr 共振コンデンサ
Ds 内蔵ダイオード
LD 負荷
Lr 共振インダクタ
Qa,Qb MOSFET(主スイッチ素子)
Qs,Qs1,Qs2 MOSFET(同期整流用スイッチ素子)
T トランス
Vg-s 同期駆動原信号
Vgs1,Vgs2 同期駆動信号
Vga,Vgb,Vgp 主スイッチ素子のゲート信号
Claims (13)
- 入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置において、
電流共振インダクタと電流共振コンデンサを有する直列共振回路と、
交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、
前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、
内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、
前記複数の同期整流用スイッチ素子の端子間電圧がそれぞれ入力される複数の端子間電圧検出回路と、
前記主スイッチ素子をそれぞれオンオフ制御する全てのゲート信号および前記複数の端子間電圧検出回路の全ての出力信号に基づいて前記同期整流用スイッチ素子を制御するための同期駆動原信号を生成し、前記同期整流用スイッチ素子に対し、対応する前記主スイッチ素子の前記ゲート信号と前記同期駆動原信号との論理積信号を出力する同期制御回路とを備えることを特徴とするスイッチング電源装置。 - 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間(Tdif)を複数の基準時間信号と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であることを特徴とする請求項1記載のスイッチング電源装置。
- 前記同期制御回路はさらに、
前記基準時間信号として、前記主スイッチ素子のいずれかがオンするタイミング毎に互いに異なる時間幅を有する第1、第2の基準時間信号(Tsrs_1,Tsrs_2)を生成する第1、第2の基準時間信号生成回路と、
前記主スイッチ素子のいずれかがオンするタイミングに同期して、それぞれ第1、第2の最大オン幅信号(Tmot_1,Tmot_2)の開始タイミングを指示するとともに、前記第1、第2の基準時間信号の時間幅の大小関係とは逆の大小関係を有する第1、第2の最大オン幅を指示する第1、第2の最大オン幅制御回路と、
を備え、前記遅れ時間(Tdif)が前記第1、第2の基準時間信号(Tsrs_1,Tsrs_2)のうちの短い時間幅以上である場合、前記第1、第2の基準時間信号のうちの長い時間幅で生成されたものを前記遅れ時間と比較することにより、前記内蔵ダイオードが導通するタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるか否かを制御し、前記同期整流用スイッチ素子がターンオンした後には、前記第1、第2の最大オン幅の終了タイミングのいずれか早いタイミングに同期して前記同期整流用スイッチ素子をターンオフさせる前記同期駆動原信号を生成することを特徴とする請求項2記載のスイッチング電源装置。 - 前記同期制御回路では、前記遅れ時間(Tdif)が前記第1、第2の基準時間信号(Tsrs_1,Tsrs_2)のうちの短い時間幅以下である場合に、前記第1、第2の最大オン幅信号のいずれか遅くに終了を指示するタイミングに同期して、前記同期整流用スイッチ素子をターンオフさせる前記同期駆動原信号を生成することを特徴とする請求項3記載のスイッチング電源装置。
- 前記基準時間信号として、前記主スイッチ素子のいずれかがオンするタイミング毎に、Tsrs_iの時間幅<Tsrs_i+1の時間幅(iは1〜(N−1)の自然数、Nは3以上の整数)、となる関係を有するN個の基準時間信号Tsrs_iをそれぞれ生成するN個の基準時間信号生成回路と、
前記主スイッチ素子のいずれかがオンするタイミングに同期して、Tmot_iの時間幅>Tmot_i+1の時間幅、となる関係を有する前記同期整流用スイッチ素子に対するN個の最大オン幅信号Tmot_1〜Tmot_Nの開始および終了をそれぞれ指示するN個の最大オン幅制御回路と、
を備え、前記遅れ時間(Tdif)が前記N個の基準時間信号の時間幅のうちTsrs_iの時間幅とTsrs_i+1の時間幅の間にある場合、前記最大オン幅信号Tmot_i+1の終了タイミングに同期して前記同期整流用スイッチ素子をターンオフさせる前記同期駆動原信号を生成することを特徴とする請求項2記載のスイッチング電源装置。 - 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間(Tdif)を基準時間信号(Tsrs_0)と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であり、
前記同期制御回路はさらに、
所定の時間幅を有する基準時間信号(Tsrs_0)を生成し、前記主スイッチ素子のいずれかがオンするタイミング毎に前記遅れ時間(Tdif)を前記基準時間信号(Tsrs_0)と比較して前記遅れ時間(Tdif)と前記基準時間信号(Tsrs_0)の差分(Tdif−Tsrs_0)に相当する時間幅を有する新たな基準時間信号(Tsrs_X)を生成する演算回路と、
前記主スイッチ素子のいずれかがオンするタイミングに同期して前記同期整流用スイッチ素子に対する前記最大オン幅の開始を指示するとともに、前記遅れ時間(Tdif)が前記基準時間信号(Tsrs_0)の時間幅を超えた場合に、前記新たな基準時間信号(Tsrs_X)の時間幅が長いほど早い最大オン幅の終了タイミングを指示する最大オン幅制御回路と、
を備えることを特徴とする請求項1記載のスイッチング電源装置。 - 前記最大オン幅制御回路では、前記新たな基準時間信号(Tsrs_X)に応じて前記最大オン幅の終了タイミングを連続的に変更制御していることを特徴とする請求項6記載のスイッチング電源装置。
- 前記主スイッチ素子は、前記直列共振回路をスイッチング動作させて交流電流を生成するハーフブリッジ型、あるいはフルブリッジ型のコンバータを構成することを特徴とする請求項1記載のスイッチング電源装置。
- 前記同期整流用スイッチ素子として、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を用いたことを特徴とする請求項1記載のスイッチング電源装置。
- 前記内蔵ダイオードは、前記MOSFETの寄生ダイオードであることを特徴とする請求項9記載のスイッチング電源装置。
- 電流共振インダクタと電流共振コンデンサを有する直列共振回路と、交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、を有するスイッチング電源装置の制御回路であって、
前記複数の同期整流用スイッチ素子の端子間電圧がそれぞれ入力される複数の端子間電圧検出回路と、
前記主スイッチ素子をそれぞれオンオフ制御する全てのゲート信号および前記複数の端子間電圧検出回路の全ての出力信号に基づいて前記同期整流用スイッチ素子を制御するための同期駆動原信号を生成し、前記同期整流用スイッチ素子のそれぞれに対して、対応する前記主スイッチ素子の前記ゲート信号と前記同期駆動原信号との論理積信号を出力する同期制御回路と、
を備えたことを特徴とするスイッチング電源制御回路。 - 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間(Tdif)を複数の基準時間信号と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であることを特徴とする請求項11記載のスイッチング電源制御回路。
- 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間(Tdif)を基準時間信号(Tsrs_0)と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であり、
前記同期制御回路はさらに、
所定の時間幅を有する基準時間信号(Tsrs_0)を生成し、前記主スイッチ素子のいずれかがオンするタイミング毎に前記遅れ時間(Tdif)を前記基準時間信号(Tsrs_0)と比較して前記遅れ時間(Tdif)と前記基準時間信号(Tsrs_0)の差分(Tdif−Tsrs_0)に相当する時間幅を有する新たな基準時間信号(Tsrs_X)を生成する演算回路と、
前記主スイッチ素子のいずれかがオンするタイミングに同期して前記同期整流用スイッチ素子に対する前記最大オン幅の開始を指示するとともに、前記遅れ時間(Tdif)が前記基準時間信号(Tsrs_0)の時間幅を超えた場合に、前記新たな基準時間信号(Tsrs_X)の時間幅が長いほど早い最大オン幅の終了タイミングを指示する最大オン幅制御回路と、
を備えることを特徴とする請求項11記載のスイッチング電源制御回路。
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