JP5278224B2 - スイッチング電源装置、およびスイッチング電源制御回路 - Google Patents

Description

本発明は、電流共振インダクタと電流共振コンデンサを有する直列共振回路を備えたスイッチング電源装置、およびスイッチング電源制御回路に関し、とくに複数の同期整流用のスイッチ素子を共通の回路部品によって制御するようにしたスイッチング電源装置、およびスイッチング電源制御回路に関する。

従来のスイッチング電源装置としては、図９に示すような電流共振型コンバータを備えたものが知られている。この電流共振型コンバータには、共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に入力直流電圧Ｖｉが印加されていて、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等からなる２つの主スイッチ素子Ｑａ，Ｑｂをオンオフして電力変換用のトランスＴの第１巻線Ｌ１を流れる一次側電流の経路を制御することによって、トランスＴの第１巻線Ｌ１に正弦波状の電流が流れる。また、トランスＴの第２巻線Ｌ２、第３巻線Ｌ３（Ｌ１：Ｌ２：Ｌ３の巻線比をｎ：１：１とする。）には、それぞれ誘起した二次電流Ｉｓ１，Ｉｓ２を整流する整流ダイオードＤ１，Ｄ２と、負荷ＬＤへの出力電圧Ｖ_Oを平滑する出力コンデンサＣ_Oとが接続されている。さらに、負荷ＬＤへの出力電圧Ｖ_Oは、誤差増幅器１とＶＣＯ（電圧制御発振回路）２を介して主スイッチ素子Ｑａ，Ｑｂをオンオフするための駆動回路３に帰還され、トランスＴの第１巻線Ｌ１に流れる電流と電圧を制御して、出力電圧Ｖ_Oを一定電圧に制御している。なお、ＶＣＯ２は、誤差増幅器１の出力により出力電圧Ｖ_Oが設定電圧より高いか、もしくは軽負荷であると判断するとその出力周波数を高くし、出力電圧Ｖ_Oが設定電圧より低いか、もしくは重負荷であると判断するとその出力周波数を低くするよう機能している。

ところで、こうしたスイッチング電源装置を低電圧・大電流の電源として使用する場合に、トランスＴの二次側に設けられた整流ダイオードＤ１，Ｄ２に二次電流Ｉｓ１，Ｉｓ２が流れるとき、整流ダイオードＤ１，Ｄ２の順方向下降電圧Ｖ_Fによって大きな電力損失Ｖ_F×Ｉ_Oが発生する。このＩ_Oは、二次電流Ｉｓ１，Ｉｓ２の平均電流値のいずれかを示すものである。

そこで、これらの整流ダイオードＤ１，Ｄ２に替えて、それぞれオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２を、図１０に示すように同期整流用のスイッチ素子として接続して同期整流を行い、こうした電力損失を低減する他励駆動方式の電流共振回路が用いられている。図１０のＭＯＳＦＥＴＱｓ１，Ｑｓ２は、駆動回路３によりそれぞれ一次側の主スイッチ素子Ｑａ，Ｑｂをオンオフする動作周波数ｆopに同期してオンオフ制御され、二次電流Ｉｓ１，Ｉｓ２が交互に出力コンデンサＣ_Oに蓄積される。

ここで、図９における二次側の整流ダイオードＤ１，Ｄ２をオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２に置き換えた、図１０の電流共振型コンバータにおける他励駆動同期整流について考察する。

同期整流方式には自励駆動方式と他励駆動方式がある。他励駆動方式については、ロジック回路で駆動信号を出すため、ロジック回路を電源ＩＣに内蔵すると、電源メーカにとって容易に同期整流機能を実現できる。したがって、ＩＣメーカ各社は様々な他励駆動方式を考案している（後述する特許文献１〜５参照。）。

さて、こうした従来のスイッチング電源装置は、主スイッチ素子Ｑａ，Ｑｂをスイッチング動作させて、電圧変換用のトランスＴを介して任意の直流出力を得るように構成されていることから、二次側に接続される負荷ＬＤの大きさ等によっては出力コンデンサＣ_Oに蓄積された電荷が放電されてトランスＴ側へ逆流する電流（逆電流）が発生して、逆流領域での電力損失が問題になる。

他励駆動同期整流について単純に考えると、ＭＯＳＦＥＴＱｓ１，Ｑｓ２の同期駆動信号が主スイッチ素子Ｑａ，Ｑｂをスイッチング制御するゲート信号に同期していればよいように思われる。しかし実際には、各動作モードでそれぞれ逆流領域を検出してそれぞれに同期した駆動信号に変換しないと、出力コンデンサＣ_Oに蓄積された電荷が放電されてトランスＴ側へ逆流する電流（逆電流）が発生して効率低下が生じ、さらには一次側に電力が逆流することによって回路破壊のおそれも生じてしまう。

図１０の電流共振型コンバータでは、図９の電流共振型コンバータのトランスＴを励磁インダクタンス成分Ｌｍと理想トランスＴｉとに分けて図示し、その動作原理を分りやすく示してある。ここで、上述した逆流領域の電力損失の説明に先立って、電流共振型コンバータの動作原理について説明する。

ここに示す電流共振型コンバータは、以下の式（１）、式（２）のように、二種類の基本的な電流共振周波数ｆr1とｆr2が定義される。ここでＬｒ，ＬｍおよびＣｒを、それぞれ共振インダクタＬｒのインダクタンス、トランスＴの励磁インダクタンス成分および共振コンデンサＣｒのキャパシタンスとしている。

図１０のスイッチング電源装置では、負荷ＬＤに電力の供給がある場合、トランスＴの励磁インダクタンス成分Ｌｍの電圧が出力電圧Ｖ_Oに応じてｎ×（Ｖ_O＋Ｖ_F）にクランプされ、励磁インダクタンス成分Ｌｍは電流共振に関与せず、共振コンデンサＣｒと共振インダクタＬｒで決まる第１の共振周波数ｆr1（上記（１）式参照）で動作することによって、二次側回路に電力が供給される。この場合、励磁インダクタンス成分Ｌｍに流れる電流Ｉｍと共振電流Ｉｒとの和が、共振コンデンサＣｒへの充放電電流として流れる。このとき、主スイッチ素子Ｑａ，Ｑｂの動作周波数ｆopについては、出力電圧Ｖ_Oを安定させるようにＶＣＯ２で制御している。

第２の共振周波数ｆr2（上記（２）式参照）は、トランスＴの二次側に接続された負荷ＬＤに電力供給が行われない場合の共振周波数であって、理想トランスＴｉがトランスとして機能せずトランスＴの励磁インダクタンス成分Ｌｍの電圧がクランプされないので、主に共振コンデンサＣｒのキャパシタンスＣｒと共振インダクタＬｒの共振インダクタンスＬｒと励磁インダクタンス成分Ｌｍによって共振動作が行われる。

電流共振型コンバータの具体的な共振動作については、その動作周波数ｆopと第１の共振周波数ｆr1（以下、単に共振周波数という。）の関係、およびトランスＴの二次側に接続される負荷ＬＤの大きさによって、図１１に示すように６つの動作モード（Ｍｏｄｅ１〜Ｍｏｄｅ６）に分けて考えることができる。

すなわち、図１１においてＭｏｄｅ１〜Ｍｏｄｅ３は、動作周波数ｆopが共振周波数ｆr1より低い場合であり、Ｍｏｄｅ４〜Ｍｏｄｅ６は、動作周波数ｆopが共振周波数ｆr1と等しいか、それより高い場合である。また、スイッチング電源装置の定格負荷（最大負荷）に対して接続される負荷ＬＤの大きさが５０％以上であれば重負荷状態（ＨＬ：Heavy Load）、５０〜２０％であれば軽負荷状態（ＬＬ：Light Load）、２０％以下であれば超軽負荷状態（ＶＬＬ：Very Light Load）であるものとする。

以下、図１２ないし図１７によって、各動作モード時にトランスＴを介して誘導される二次側の電流波形について説明する。
ここで、各動作モードでの逆流領域は、電流共振型コンバータの動作周波数ｆopと共振周波数ｆr1の関係、および負荷ＬＤによって決まるものであって、そのうち動作周波数ｆopは回路パラメータと負荷状態によって変わるが、共振周波数ｆr1は共振コンデンサＣｒと共振インダクタＬｒの大きさにより決まる。したがって、図１０に示すような同期駆動信号Ｖｇｓ１，Ｖｇｓ２をパワースイッチング信号に完全に同期させる同期整流はシンプルな方法ではあるが、その場合には下記の５つの逆流領域が問題となり、それを解消するための対策が必要になる。

すなわち、２つの主スイッチ素子Ｑａ，Ｑｂをそれぞれゲート信号Ｖｇａ，Ｖｇｂによってオンオフして二次電流Ｉｓ１，Ｉｓ２を供給するスイッチング電源装置は、図１２に示す第１の動作モード（Ｍｏｄｅ１）では、スイッチング動作の各半周期（Ｔop／２）後半のタイミングにおいて、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を確実にオフしなければ、二次電流Ｉｓ１，Ｉｓ２の逆流を阻止できない。第１の動作モードにおける動作周波数ｆopと共振周波数ｆr1はｆop＜ｆr1の関係にあるので、共振動作の半周期（Ｔr／２）が終了してもスイッチング動作の半周期（Ｔop／２）がまだ終了していないからである。したがって、同図（Ａ），（Ｂ）に示すようなゲート信号Ｖｇａ，Ｖｇｂがそのまま図１０に示す同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として出力されると、このタイミング領域（ＲａｎｇｅＡ）で逆流電流が流れる。

また、動作周波数ｆopが共振周波数ｆr1より低く、かつ負荷ＬＤが軽負荷状態（ＬＬ）である第２の動作モード（Ｍｏｄｅ２）の場合、図１２に示す逆流が起こるＲａｎｇｅＡとは別に、図１３に示すＲａｎｇｅＢ（主スイッチ素子ＱａあるいはＱｂがオンした直後のタイミングの領域）でも逆流が起こるおそれがあった。電流共振型コンバータでは、負荷ＬＤがある程度軽くなると、共振動作の開始タイミングがスイッチング動作の開始より遅れるからである。そして、負荷ＬＤがさらに軽くなると、共振動作の開始タイミングもさらに遅れる、という動作を示す。

同様に、動作周波数ｆopが共振周波数ｆr1より低く、かつ負荷ＬＤがさらに小さな超軽負荷状態（ＶＬＬ）である第３の動作モード（Ｍｏｄｅ３）の場合も、ＲａｎｇｅＡとＲａｎｇｅＢで逆流が起こる。そして、さらに図１４に示す共振周期Ｔｒの半周期内であるが、共振が終わってしまっている領域に相当するＲａｎｇｅＣでも逆流が起こる。

図１５に示す第４の動作モード（Ｍｏｄｅ４）は、動作周波数ｆopが共振周波数ｆr1以上であり、かつ負荷ＬＤが重負荷の状態（ＨＬ）であって、この場合には、二次電流Ｉｓ１，Ｉｓ２が連続しているために逆流が起こるおそれはない。

図１６に示す第５の動作モード（Ｍｏｄｅ５）では、動作周波数ｆopが共振周波数ｆr1以上で、かつ負荷ＬＤが軽負荷状態（ＬＬ）であって、ＲａｎｇｅＤ（主スイッチ素子ＱａあるいはＱｂがオンした直後のタイミングの領域）で逆流が起こる。

動作周波数ｆopが共振周波数ｆr1以上で、かつ超軽負荷状態（ＶＬＬ）である図１７の第６の動作モード（Ｍｏｄｅ６）の場合にも、図１６に示すＲａｎｇｅＤで逆流が起こる。そして、さらに２つの主スイッチ素子Ｑａ，Ｑｂがそれぞれオンしている期間のＲａｎｇｅＥの領域であって、二次側に電力供給されないタイミングにも逆流が起こる。超軽負荷（ＶＬＬ）状態では二次側に送るエネルギー量が少ないので、共振動作が短時間で終了するからである。したがって、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として、ゲート信号Ｖｇａ，Ｖｇｂと同期する信号（同じ信号）を適用した場合は、各動作モード１〜３および５，６で逆流が発生するため、それらに対応する領域（ＲａｎｇｅＡ〜Ｅ）での同期駆動信号Ｖｇｓ１，Ｖｇｓ２の信号波形をそれぞれ成形する必要があった。

そこで、従来のスイッチング電源装置では、ゲート信号Ｖｇａ，Ｖｇｂのオン期間より少しだけ狭いパルス幅で一定パルス幅信号（ＣＷＰ：Constant Width Pulse）を出力するＣＷＰ生成回路を設けて、同期整流用のＭＯＳＦＥＴへの同期駆動信号Ｖｇｓ１，Ｖｇｓ２を波形成形するようにしている（たとえば、特許文献１参照。）。すなわち、動作周波数ｆopが共振周波数ｆr1と同じか、それより高い場合は、同期駆動信号Ｖｇｓ１，Ｖｇｓ２がゲート信号Ｖｇａ，Ｖｇｂに同期するようにし、動作周波数ｆopが共振周波数ｆr1より小さいときに、同期駆動信号Ｖｇｓ１，Ｖｇｓ２を一定パルス幅信号ＣＷＰに同期して終了させる。これにより、二次側の整流ダイオードＤ１，Ｄ２をオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２に置き換えた場合でも、二次側からの逆流電流を防止することができるというものである。

ところが、特許文献１に記載された発明では、同期駆動信号Ｖｇｓ１，Ｖｇｓ２の立ち上がりのタイミングは常にゲート信号Ｖｇａ，Ｖｇｂに同期しているため、第２の動作モード（Ｍｏｄｅ２）における逆流領域（ＲａｎｇｅＢ）のように、二次電流が流れ始める直前での逆流を防ぐことが困難である。第３の動作モード（Ｍｏｄｅ３）における逆流領域（ＲａｎｇｅＣ）にも対策できない。また、動作周波数ｆopが共振周波数ｆr1と同じか、それより高い動作Ｍｏｄｅ４〜Ｍｏｄｅ６の場合に、同期駆動信号Ｖｇｓ１，Ｖｇｓ２がゲート信号Ｖｇａ，Ｖｇｂと同期していれば、軽負荷状態（ＬＬ）や超軽負荷状態（ＶＬＬ）での逆流を阻止することができない。

別のスイッチング電源装置としては、図１８（Ａ）に示すように同期整流用のＭＯＳＦＥＴの制御回路を構成する方法が考えられている（たとえば、特許文献２参照。）。また、その各部の動作波形を図１８（Ｂ）に示す。

これは、同期整流用のスイッチ素子（ＭＯＳＦＥＴ）のドレイン・ソース間電圧（Ｖｄｓ(on)）を基準電圧ＲＥＦとコンパレータ５１０で比較して同期整流用のＭＯＳＦＥＴまたはそのボディダイオードが導通したことを検出し、この導通が検出され、かつゲート信号ＶｇｐがＨ（Ｈｉｇｈ）である期間だけ、同期整流用のＭＯＳＦＥＴをオンさせる信号を与えるものである。すなわち、アンド（ＡＮＤ：論理積）回路４３０でコンパレータ５１０の出力である比較信号Ｖｄｓｃと一次側の主スイッチ素子Ｑａ，Ｑｂのゲート信号Ｖｇｐのアンド信号を生成し、これを波形成形された同期駆動信号Ｖｇｓ（すなわち、Ｖｇｓ１，Ｖｇｓ２）として同期整流用のスイッチ素子であるＭＯＳＦＥＴＱｓ１，Ｑｓ２に出力するようにしたものである。

一般にＭＯＳＦＥＴのドレイン・ソース間電圧Ｖｄｓは、ＭＯＳＦＥＴがオフしていてボディダイオードに電流が流れている状態では、ボディダイオードの順方向下降電圧Ｖ_Fと等しくなる。ボディダイオードの順方向下降電圧Ｖ_Fは、ソース電位を基準電位とすると、正確には−Ｖ_Fである。一方、ＭＯＳＦＥＴがオンしている状態では、そのオン抵抗と流れる電流との積となり、その値（絶対値）は通常Ｖ_Fより小さい。上記の基準電圧ＲＥＦは、最初ボディダイオードに電流が流れていることを検出してＭＯＳＦＥＴのオンを許可し、その後ＭＯＳＦＥＴがオンしてドレイン・ソース間電圧Ｖｄｓが小さくなってもＭＯＳＦＥＴをオンさせ続けることができるように、その絶対値をかなり小さいものとしている。実際には、ノイズ等を考慮して、ＭＯＳＦＥＴまたはそのボディダイオードが導通していることを誤りなく検知できる程度には大きくする必要がある。

しかしながら、図１８（Ｂ）に示すように、二次電流Ｉｓが減少してゼロとなるときは、基準電圧ＲＥＦの値がいかに小さくとも、いつかはＭＯＳＦＥＴのオン抵抗と流れる電流との積の方が小さくなる。すると、比較信号Ｖｄｓｃが反転してＭＯＳＦＥＴがオフし、ボディダイオードに電流が流れる状態となり、ドレイン・ソース間電圧Ｖｄｓは−Ｖ_Fとなる。これにより、比較信号Ｖｄｓｃが再び反転して再びＭＯＳＦＥＴがオンし、その結果として比較信号Ｖｄｓｃがさらに反転する。以後、図１８（Ｂ）のエラー領域に示すように、二次電流Ｉｓが完全にゼロになるまで、ＭＯＳＦＥＴのオンオフを高周波で繰り返す。この発振現象は負荷ＬＤが軽くなって二次電流Ｉｓが低下するほど顕著になる。このように、特許文献２に記載された発明は、二次電流Ｉｓが減少してゼロとなる度に必ず高周波の発振を繰り返すので、ノイズおよび電力変換効率の観点から課題のある方式となっている。

ボディダイオード（内蔵ダイオード）の導通電圧を考慮してターンオンしきい値（Ｖ_TH2）を設定した発明としては、特許文献３に記載のものがある。ここでは、同期駆動信号のターンオンタイミングを内蔵ダイオードの導通電圧だけで決めるようにしているため、一次側のゲート信号Ｖｇａ，Ｖｇｂに設定されたデッドタイムで誤動作を起こしやすいという問題があった。また、ターンオフタイミングを決めるしきい値（Ｖ_TH1）が−２０ｍＶ程度の微小電圧値かつマイナスの値であるため、ノイズの影響を受けやすく、オフ動作のタイミングが不安定になるという問題があった。

また別のスイッチング電源装置では、一次側の共振電流をカレントトランスで検出し、励磁電流は二次側補助巻線で検出し、共振電流検出信号を励磁電流検出信号と比較する。その比較結果信号とパワースイッチング信号と共振電流検出信号が０Ａを超えたかどうかを検出する信号に基づいて同期整流信号を生成するようにしている（たとえば、特許文献４参照。）。

この特許文献４の技術では、各不連続モードにおける逆流問題を解決できるが、重負荷状態での動作モード（Ｍｏｄｅ１，４）で同期整流用のＭＯＳＦＥＴのオンタイミングが遅くなるために電力効率が低下する。しかも、検出回路にはカレントトランスと補助巻線を利用しているため回路構成が複雑化する等、最適な調整値に設計することが困難であって、コストの観点からしても好ましくなかった。

さらに、逆方向に電流が流れることを阻止し得る同期整流回路、および電力変換損失の低減を図った電力変換器としては、特許文献５に記載された発明がある。これは、同期整流トランジスタのソース・ドレイン間電圧をコンパレータ回路で比較して、逆方向電流を検知したときスイッチング手段によって阻止しようとするものである。ここでは、同期整流トランジスタをターンオフさせるタイミングが決められているが、ターンオンさせるタイミングについての記載はない。したがって、上述した第２の動作モード（Ｍｏｄｅ２）、第３の動作モード（Ｍｏｄｅ３）、第５の動作モード（Ｍｏｄｅ５）および第６の動作モード（Ｍｏｄｅ６）で電流の逆流（ＲａｎｇｅＢ，Ｄ）を防止する対策としては有効でなかった。

米国特許第７１８４２８０号明細書 米国特許出願公開２００８／００５５９４２号明細書 米国特許出願公開２００５／０１２２７５３号明細書 特開２００５−１９８４３８号公報 特開２００５−１９８３７５号公報

このように従来のスイッチング電源装置では、前述した６つの動作モード（図１１参照）のすべてにおいて、確実に二次電流の一次側への逆流を防止するようにした駆動回路を備えたものがなかった。たとえば、負荷が超軽負荷状態（ＶＬＬ）となる第３の動作モード（Ｍｏｄｅ３）と第６の動作モード（Ｍｏｄｅ６）では、負荷状態を常に検出しておき、超軽負荷状態になったときに同期整流用のＭＯＳＦＥＴをターンオンさせないで、電流の逆流（ＲａｎｇｅＣ，Ｅ）を防止するという方法も可能である。ところが、このような軽負荷状態を検出する方法については、以下のような問題があった。

一つの検出方法は、誤差増幅器（エラーアンプ）１の出力信号をモニターして、スイッチング電源装置に接続された負荷の状態を検出するというものである。ところが、この方法はパルスバイパルスで負荷状態を検出するもの（ここでの「パルス」とはスイッチングパルスを意味する。）、すなわちスイッチングを１回行う度に負荷の状態を検出するものではない。そして、誤差増幅器１自体に応答遅れがあるため、実際に超軽負荷状態になってから超軽負荷である旨の状態検出信号を出すまでには必然的に時間遅れが生じて、直ぐに同期整流用のＭＯＳＦＥＴのスイッチング動作を止めることができず、逆流問題の根本的解決とならない。また、通常の電流共振コンバータでは、ＶＣＯ（電圧制御発振回路）２において負荷変動による周波数変動を少なくするような設計がなされている。そのため、誤差増幅器１からのエラー信号の変動も小さくなって、負荷変動を確実に検出することが難しく、しかもノイズの影響を受けやすくなる。

別の方法として、負荷に流れる電流を抵抗によってモニターして、軽負荷の状態を検出することも可能である。ところが、トランスの二次側に設けた抵抗で電力が消費されるために電力変換効率の低下が避けられないだけでなく、回路パラメータの設定によっては超軽負荷時に同期整流が一律に停止されることで大幅に効率が低下するという問題が生じていた。

さらに、従来のスイッチング電源装置では、トランスの二次側に２つの同期整流用のスイッチ素子が配置されていれば、それぞれに対し制御回路を設けていた。たとえば、特許文献２のスイッチング電源装置では、図１８（Ａ）に示す同期整流用の制御回路を２つ設けている。

このように、従来のスイッチング電源装置はそれぞれのスイッチ素子に対する同期制御回路を必要とするために全体の回路規模が大きくなり、しかもそれらの動作特性にばらつきが生じた場合には、互いの同期駆動信号に不均等が生じて電力変換効率を低下させたり、出力電圧にリップルが生じたりするという問題があった。

本発明はこのような点に鑑みてなされたものであり、同期制御回路の回路規模を小さくするとともに複数の同期駆動信号を均等に生成することによって、いずれの動作モードでも確実に電流の逆流を防止できるスイッチング電源装置およびスイッチング電源制御回路を提供することを目的とする。

本発明では、上記問題を解決するために、入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置が提供される。

このスイッチング電源装置では、直列共振回路は電流共振インダクタと電流共振コンデンサを有している。また、複数の主スイッチ素子は、たとえばＭＯＳＦＥＴから構成され、交互にオンオフして直列共振回路の電流経路を切り換える。トランスは、主スイッチ素子を一次側でオンオフ制御することにより直列共振回路から二次側に電流を誘起させる。複数の同期整流用スイッチ素子は、内蔵ダイオードが並列に接続され、それぞれ複数の主スイッチ素子のいずれかに対応してオンオフしてトランスの二次電流を整流する。複数の端子間電圧検出回路には、同期整流用スイッチ素子の端子間電圧（Ｖｇａ，Ｖｇｂ）がそれぞれ入力されている。同期制御回路は、主スイッチ素子をそれぞれオンオフ制御する全てのゲート信号（Ｖｇａ，Ｖｇｂ）および全ての端子間電圧検出回路の出力信号に基づいて同期整流用スイッチ素子を制御するための同期駆動原信号（Ｖｇ-ｓ）を生成し、同期整流用スイッチ素子に対し、対応する主スイッチ素子のゲート信号と同期駆動原信号との論理積信号（Ｖｇｓ１，Ｖｇｓ２）を出力する。

さらに同期駆動原信号を、主スイッチ素子のいずれかがオンするタイミング、あるいは複数の端子間電圧検出回路により検出される内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して同期整流用スイッチ素子をターンオンさせるとともに、主スイッチ素子のいずれかがオンするタイミングからの、内蔵ダイオードのいずれかが導通するタイミングの遅れ時間（Ｔｄｉｆ）を複数の基準時間信号と比較することによって決定した同期整流用スイッチ素子の最大オン幅が終了するときに同期整流用スイッチ素子をターンオフさせる信号とした。

本発明のスイッチング電源装置およびスイッチング電源制御回路では、超軽負荷時にも電力効率を悪化させずに安定した同期整流機能を実現でき、しかも複数の同期整流用スイッチ素子についての主要な同期制御部を共通に構成することにより、同期制御回路の回路規模を低減できる。

この発明のスイッチング電源装置の全体構成を示す回路図である。 実施の形態１に係るスイッチング電源装置の同期制御回路の一例を示す回路図である。 図２の同期制御回路における制御動作を説明するタイミング図である。 図２の同期制御回路における端子間電圧検出回路の構成を示す回路図である。 図２の同期制御回路における同期制御部の一例を示す回路図である。 図５の同期制御部による二次側電流の制御動作を説明するタイミング図である。 実施の形態２に係るスイッチング電源装置における同期制御部の別の構成例を示す回路図である。 図７の同期制御部による二次側電流の制御動作を説明するタイミング図である。 従来の電流共振型コンバータの一例を示す回路図である。 図７の整流ダイオードをＭＯＳＦＥＴに置き換えた電流共振型コンバータを示す図である。 ６つの動作モードの動作周波数ｆｓと共振周波数ｆｒの関係、および負荷状態について示す図である。 第１の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。 第２の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。 第３の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。 第４の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。 第５の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。 第６の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。 従来技術の問題点を説明するための図であって、（Ａ）は同期整流用のＭＯＳＦＥＴの制御回路を示す図、（Ｂ）は制御回路の各部の動作波形図である。

以下、図面を参照してこの発明の実施の形態について説明する。
図１は、この発明のスイッチング電源装置の全体構成を示す回路図である。
このスイッチング電源装置は、入力直流電圧Ｖｉが共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に印加され、トランスＴを介して負荷ＬＤに所定の出力電圧Ｖ_Oを発生するように構成されたものである。ＭＯＳＦＥＴＱａ，Ｑｂは、トランスＴの一次側で交互にスイッチングすることにより直列共振回路への電流経路を切り換える主スイッチ素子である。共振インダクタＬｒの一端はトランスＴの第１巻線Ｌ１の一端に接続され、第１巻線Ｌ１の他端は共振コンデンサＣｒの一端に接続される。なお、トランスＴ以外にインダクタンスを設けずに、トランスＴのリーケージインダクタンスを電流共振インダクタとする構成であってもよい。また、トランスＴとは別に外付けのインダクタンスを設け、当該外付けインダクタンスとリーケージインダクタンスの合成で電流共振インダクタを構成してもよい。

トランスＴの二次側には、第２巻線Ｌ２と第３巻線Ｌ３が互いに直列に接続され、その接続点が出力コンデンサＣ_Oと負荷ＬＤの一端に接続されている。また、第２巻線Ｌ２と第３巻線Ｌ３の他端は、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を介して出力コンデンサＣ_Oと負荷ＬＤの接地側の他端と接続されている。ＭＯＳＦＥＴＱｓ１，Ｑｓ２は、トランスＴから誘導される二次電流Ｉｓ１，Ｉｓ２を一次側のＭＯＳＦＥＴＱａ，Ｑｂのオンオフ動作に対応してオンオフすることにより、負荷ＬＤに所定の出力電圧Ｖ_Oを供給する同期整流用スイッチ素子であって、そこには後述する図２に示すような内蔵ダイオード（ボディダイオード、もしくはボディダイオードと外付けダイオード）Ｄｓ１，Ｄｓ２がそれぞれ並列に接続されている。

負荷ＬＤへ供給される出力電圧Ｖ_Oは、誤差増幅器１とＶＣＯ（電圧制御発振回路）２を介してＭＯＳＦＥＴＱａ，Ｑｂの駆動回路３に帰還される。ＶＣＯ２は、誤差増幅器１の出力により出力電圧Ｖ_Oが設定電圧より高いか、もしくは負荷ＬＤが軽負荷であると判断するとその出力周波数を高くし、出力電圧Ｖ_Oが設定電圧より低いか、もしくは負荷ＬＤが重負荷であると判断するとその出力周波数を低くするよう機能している。このとき、駆動回路３は所定のタイミングで交互にオンオフするゲート信号Ｖｇａ，Ｖｇｂを生成して、ＭＯＳＦＥＴＱａ，Ｑｂの電流Ｉａ，Ｉｂを所定のタイミングで矢印方向に流すように制御する。駆動回路３で生成されたゲート信号Ｖｇａ，Ｖｇｂは、互いに５００ｎｓ程度のデッドタイムを有して、同時にはオンしない信号である。なお、電流Ｉａ，Ｉｂは、動作状況によって矢印と逆方向に流れる場合がある。

この発明のスイッチング電源装置では、複数、たとえば２つの同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対して一つの同期制御回路４を設けるだけでよい。この同期制御回路４には、駆動回路３で生成されたゲート信号Ｖｇａ，Ｖｇｂが入力され、さらに同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２からそれぞれのドレイン・ソース間の端子間電圧信号Ｖｄｓ１，Ｖｄｓ２が入力されていて、それらの信号Ｖｇａ，Ｖｇｂ、およびＶｄｓ１，Ｖｄｓ２に基づいて、同期制御回路４からＭＯＳＦＥＴＱｓ１，Ｑｓ２のオン期間を制御する同期駆動信号Ｖｇｓ１，Ｖｇｓ２が出力できる。

以下の実施の形態１，２において具体的に説明するが、これらの同期駆動信号Ｖｇｓ１，Ｖｇｓ２は、同期駆動原信号とＭＯＳＦＥＴＱａ，Ｑｂのそれぞれに対応するゲート信号Ｖｇａ，Ｖｇｂとのアンド（ＡＮＤ：論理積）信号として出力され、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２をＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに同期してそれぞれ交互にターンオンすることによって、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２によってトランスＴの第２，第３巻線Ｌ２，Ｌ３に流れる電流を制御して、超軽負荷時に同期整流を一律に停止することなしに、いずれの動作モードでも確実に二次側電流の逆流を防止できる。

（実施の形態１）
図２は、実施の形態１に係るスイッチング電源装置の同期制御回路４の一例を示す回路図である。なお、トランスＴの１次側回路は、図示を省略している。

この同期制御回路４は、ゲート信号Ｖｇａ，Ｖｇｂが供給されるゲート信号入力端子４ａ，４ｂを備え、同期制御部５、２つの端子間電圧検出回路６，７、アンド回路４１，４２，４５，４６、およびオア（ＯＲ：論理和）回路４３，４４から構成される。端子間電圧検出回路６，７は、それぞれ端子間電圧信号Ｖｄｓ１，Ｖｄｓ２が入力され、当該Ｖｄｓ１，Ｖｄｓ２からレベル検出信号Ｖｄｓｃ１，Ｖｄｓｃ２を生成するもので、いずれも後述する図４に示す構成を有している。レベル検出信号Ｖｄｓｃ１，Ｖｄｓｃ２は、それぞれアンド回路４１，４２の一方入力端子に出力され、それらの他方入力端子はゲート信号入力端子４ａ，４ｂと接続されている。また、これらのゲート信号入力端子４ａ，４ｂはオア回路４３に入力され、オア回路４３から同期制御部５にゲート信号Ｖｇａ，Ｖｇｂの論理和信号であるゲート信号Ｖｇｐが入力されている。さらに、アンド回路４１，４２の出力端子は、オア回路４４を介して同じく同期制御部５と接続され、この同期制御部５によって一つの同期駆動原信号Ｖｇ-ｓが生成されている。

同期制御部５の出力端子は、アンド回路４５，４６の一方入力端子と接続され、アンド回路４５，４６の他方入力端子はそれぞれゲート信号入力端子４ａ，４ｂと接続されている。同期制御部５からの同期駆動原信号Ｖｇ-ｓは、それぞれアンド回路４５，４６を介してＭＯＳＦＥＴＱｓ１，Ｑｓ２の同期駆動信号Ｖｇｓ１，Ｖｇｓ２として分配される。以上のように、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を制御するための主要な同期制御部５が同期制御回路４内で単一の共通回路として構成されているため、同期制御回路４の回路規模を低減できる。

図３は、図２の同期制御回路４における制御動作を説明するタイミング図である。同図（Ａ），（Ｂ）に示すように、ゲート信号Ｖｇａ，Ｖｇｂは両者が共にＬ（Ｌｏｗ）となるデッドタイムＴｄ（５００ｎｓ）を有している。同期制御部５では、同図（Ｃ）に示すゲート信号Ｖｇｐから同図（Ｄ）の同期駆動原信号Ｖｇ-ｓが生成され、アンド回路４５，４６から同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に同図（Ｅ）,（Ｆ）に示す同期駆動信号Ｖｇｓ１，Ｖｇｓ２としてそれぞれ分配される。

こうして、ＭＯＳＦＥＴＱａ，Ｑｂがオンオフする１周期（Ｔop）内で、ＭＯＳＦＥＴＱｓ１，Ｑｓ２は同期駆動信号Ｖｇｓ１，Ｖｇｓ２によって交互にオンオフ制御される。その際、後述の図５または図６の回路により、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングからの、内蔵ダイオードＤｓ１，Ｄｓ２の導通タイミングの遅れ時間（Ｔｄｉｆ）を、基準時間信号生成回路から出力される所定時間幅の基準時間信号と比較して負荷ＬＤの大きさが判定され、この判定結果に基づいてＭＯＳＦＥＴＱｓ１，Ｑｓ２の最大オン幅がそれぞれ最適の長さになるように制御される。したがって、このスイッチング電源装置では、二次側の負荷ＬＤへの出力電圧Ｖ_Oを一定電圧に制御できるだけでなく、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２によってトランスＴの第２，第３巻線Ｌ２，Ｌ３に流れる電流を適正に制御して、後述するように超軽負荷時に同期整流を一律に停止することなしに、いずれの動作モードでも確実に二次側電流の逆流を防止できる。

図４は、図２の同期制御回路４における端子間電圧検出回路の構成を示す回路図である。
端子間電圧検出回路６は、端子間電圧信号Ｖｄｓ１が供給される端子間電圧信号入力端子４ｃを備え、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ６１、および基準電源ＲＥＦ０から構成されている。端子間電圧信号入力端子４ｃは、図２に示すように同期整流用のＭＯＳＦＥＴＱｓ１のドレイン端子と接続されている。また、コンパレータ６１の反転入力端子（−）はツェナーダイオードＺＤを介して接地されるとともに抵抗Ｒ１を介して電源電圧ＶＤＤと接続され、さらに抵抗Ｒ２を介して端子間電圧信号入力端子４ｃと接続されている。コンパレータ６１には、その非反転入力端子（＋）に基準電源ＲＥＦ０からの電圧（ＲＥＦ０とする。）が与えられている。ここでは、図２における端子間電圧検出回路６として示されているが、図２の端子間電圧検出回路６，７はいずれも同等の構成を有するものである。

図５は、図２の同期制御回路４における同期制御部の一例を示す回路図である。
同期制御部５Ａは、第１、第２の最大オン幅制御回路５０１，５０２、第１、第２の基準時間信号生成回路６０１，６０２、およびアンド回路５５１，５５２、ナンド（ＮＡＮＤ：否定論理積）回路５６１，５６２、第１、第２のフリップフロップ回路５７１，５７２、オア回路５８１等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に共通する同期駆動原信号Ｖｇ-ｓを生成するものである。第１、第２の最大オン幅制御回路５０１，５０２および第１、第２の基準時間信号生成回路６０１，６０２は、後述するように殆ど同等な構成を有している。これらの回路５０１，５０２，６０１，６０２には、ゲート信号入力端子４ａ，４ｂのゲート信号Ｖｇａ，Ｖｇｂがオア回路４３を介してゲート信号Ｖｇｐとして供給されている。

このうち、最大オン幅制御回路５０１，５０２はそれぞれＭＯＴ端子５ａと接続される。このＭＯＴ端子５ａに抵抗あるいはコンデンサ等の外付け部品を接続することによって、共振周波数ｆr1に合わせて同期駆動原信号Ｖｇ-ｓの最大オン幅の大きさを調整した第１および第２の最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２を生成する。なお、図５では、ＭＯＴ端子５ａを最大オン幅制御回路５０１，５０２に対する共通端子としたが、最大オン幅制御回路５０１，５０２に個別のＭＯＴ端子を設け、最大オン幅をそれぞれ独立に調整するようにしてもよい。

また、基準時間信号生成回路６０１，６０２はそれぞれＳＲＳ端子５ｂと接続され、軽負荷の状態と超軽負荷の状態との境界の基準となる第１の基準時間信号Ｔｓｒｓ＿１および同期整流用のＭＯＳＦＥＴＱｓをターンオンさせないほどの超軽負荷の状態であるかを判断する基準となる第２の基準時間信号Ｔｓｒｓ＿２を生成する。ＳＲＳ端子５ｂには、基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２の時間幅を設定するための外付け部品（抵抗、あるいはコンデンサ等）が接続される。なお、図５では、ＳＲＳ端子５ｂを基準時間信号生成回路６０１，６０２に対する共通端子としたが、基準時間信号生成回路６０１，６０２に個別のＳＲＳ端子を設け、基準時間幅をそれぞれ独立に調整するようにしてもよい。また、基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２のそれぞれの時間幅（当該信号がＨとなっているパルスの幅。）もＴｓｒｓ＿１，Ｔｓｒｓ＿２で表す。

第１の最大オン幅制御回路５０１の出力端子は、一端がオア回路４３と接続されたナンド回路５６１を介して第１のフリップフロップ回路５７１のリセット端子（Ｒ）に接続されている。また、オア回路４４と第１の基準時間信号生成回路６０１の出力端子は、アンド回路５５１を介して第１のフリップフロップ回路５７１のセット端子（Ｓ）と接続されている。同様に、第２の最大オン幅制御回路５０２の出力端子は、一端がオア回路４３と接続されたナンド回路５６２を介して第２のフリップフロップ回路５７２のリセット端子（Ｒ）と接続されている。また、オア回路４４と第２の基準時間信号生成回路６０２の出力端子は、アンド回路５５２を介して第２のフリップフロップ回路５７２のセット端子（Ｓ）と接続されている。さらに、第１、第２のフリップフロップ回路５７１，５７２からは、それぞれの出力信号Ｑ１，Ｑ２がオア回路５８１に入力されてオア回路５８１から両者の論理和信号である同期駆動原信号Ｖｇ-ｓが出力され、同期駆動原信号Ｖｇ-ｓがそれぞれアンド回路４５，４６から端子４ｅ，４ｆを介して同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として分配されるように構成されている。

つぎに、実施の形態１に係るスイッチング電源装置の動作について説明する。
図４の端子間電圧検出回路６において、電源電圧ＶＤＤをＡ、コンパレータ６１の出力であるレベル検出信号Ｖｄｓｃ１が反転するときのＭＯＳＦＥＴＱｓ１のドレイン・ソース間電圧Ｖｄｓ１（以下、これをしきい値電圧Ｖｄｓ＿thという。）をＸとすると、Ｖｄｓ１＝Ｘであるときはコンパレータ６１の２入力が等しくなるから、次式が成り立つ。なお、上記しきい値電圧Ｖｄｓ＿thはＭＯＳＦＥＴＱｓ１のオンオフに関するしきい値とは別のものである。

（Ａ−Ｘ）＊（Ｒ２／（Ｒ１＋Ｒ２））＋Ｘ＝ＲＥＦ０
∴ （Ａ−Ｘ）＋Ｘ＊（１＋Ｒ１／Ｒ２）＝ＲＥＦ０＊（１＋Ｒ１／Ｒ２）
∴ Ｘ＊（Ｒ１／Ｒ２）＝（１＋Ｒ１／Ｒ２）＊ＲＥＦ０−Ａ
したがって、レベル検出信号Ｖｄｓｃ１が反転するときのＭＯＳＦＥＴＱｓ１のドレイン・ソース間電圧Ｖｄｓ１のしきい値電圧Ｖｄｓ＿thは、次の式（３）のようになる。

ドレイン・ソース間電圧Ｖｄｓ１がしきい値電圧Ｖｄｓ＿thを超える（厳密に言えば、両者は負値であって、Ｖｄｓ１の絶対値がしきい値電圧Ｖｄｓ＿thの絶対値より大きくなる。）と、コンパレータ６１の出力であるレベル検出信号Ｖｄｓｃ１はＬ（Ｌｏｗ）からＨに反転する。ちなみに、ＭＯＳＦＥＴＱｓ１のドレイン・ソース間および内蔵ダイオードＤｓ１に電流が流れていない状態では、ドレイン・ソース間電圧Ｖｄｓ１の値は正であり、レベル検出信号Ｖｄｓｃ１はＬとなっている。また、ＭＯＳＦＥＴＱｓ１はオフしているが内蔵ダイオードＤｓ１には電流が流れている状態では、ＭＯＳＦＥＴＱｓ１のドレイン・ソース間電圧Ｖｄｓ１として内蔵ダイオードＤｓ１の順方向下降電圧Ｖ_Fが適用され、上記しきい値電圧Ｖｄｓ＿thはこの順方向下降電圧Ｖ_Fより小さく設定されるから、レベル検出信号Ｖｄｓｃ１はＨとなっている。

図５の同期制御回路４に示すように、このドレイン・ソース間電圧Ｖｄｓ１についてのレベル検出信号Ｖｄｓｃ１は、アンド回路４２によりゲート信号Ｖｇａとの論理積がとられてオア回路４４に入力される。もう一つのレベル検出信号Ｖｄｓｃ２は、ゲート信号Ｖｇｂとの論理積がとられてオア回路４４に入力される。オア回路４４の出力信号Ｖｄｓｃは同期制御部５Ａに供給され、アンド回路５５１，５５２を介してフリップフロップ回路５７１，５７２のセット信号として供給されている。また、フリップフロップ回路５７１，５７２には、ゲート信号Ｖｇｐと最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２が入力されるナンド回路５６１，５６２の出力信号がリセット信号として供給される。

ここで、２つのフリップフロップ回路５７１，５７２はいずれもリセット優先の回路である。すなわち、ドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｄｓ＿thを超えても、ゲート信号Ｖｇｐが最大オン幅の開始を指示する前のＬ（Ｌｏｗ）の状態であると、これらのフリップフロップ回路５７１，５７２をセットすることができない。これにより、一次側の２つのゲート信号Ｖｇａ，Ｖｇｂに設定されたデッドタイムＴｄで生じる可能性のある誤動作を防止することができる。

基準時間信号生成回路６０１，６０２では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング毎に、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓ１（あるいはＤｓ２）の導通タイミングの遅れ時間Ｔｄｉｆ（後述する図６の（Ａ），（Ｃ）の各波形および同図（Ｈ）を参照。）に対する判別基準となる、互いに異なる時間幅を有する第１、第２の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２（ここでは、Ｔｓｒｓ＿１＜Ｔｓｒｓ＿２とする。）が生成される。ここでは、遅れ時間Ｔｄｉｆは負荷ＬＤが軽負荷であればあるほど長くなることを利用して、遅れ時間Ｔｄｉｆが第１の基準時間信号Ｔｓｒｓ＿１の時間幅以上である場合、長い時間幅で生成された第２の基準時間信号Ｔｓｒｓ＿２を基準時間として、内蔵ダイオードＤｓ１（あるいはＤｓ２）が導通するタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）をターンオンさせるか、させないかを決定している。また、ＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）がターンオンした後には、２つの最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２（ここでは、Ｔｍｏｔ＿１＞Ｔｍｏｔ＿２とする。）のうちの、終了を指示するタイミングの早い第２の最大オン幅信号Ｔｍｏｔ＿２が実際に適用される最大オン幅信号Ｔｍｏｔとなる。すなわち、ＭＯＳＦＥＴＱｓが第２の最大オン幅信号Ｔｍｏｔ＿２が終了するまでにオフしない場合は、第２の最大オン幅信号Ｔｍｏｔ＿２の終了タイミングに同期してＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）をターンオフさせている。

そこで、内蔵ダイオードＤｓ１（あるいはＤｓ２）の導通タイミングの遅れ時間Ｔｄｉｆが、第１の基準時間信号Ｔｓｒｓ＿１で規定される時間幅より長くなったとき、電力供給される負荷ＬＤが超軽負荷状態であると判定される。この状態では、アンド回路５５１の出力がＨになることがないからフリップフロップ回路５７１はセットされない。しかし、この遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅より短ければ、アンド回路５５２の出力がＨになってフリップフロップ回路５７２はセットされ、その出力信号Ｑ２によってオア回路５８１を介して同期駆動原信号Ｖｇ-ｓが出力され、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）をターンオンすることができる。また、遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅より長ければ、アンド回路５５１，５５２の出力がＨになることがないからフリップフロップ回路５７１，５７２はセットされず、同期駆動原信号Ｖｇ-ｓは出力されない。

最大オン幅制御回路５０１，５０２では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）に対する最大オン幅の開始を指示するとともに、基準時間信号生成回路６０１，６０２での基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２の時間幅より長い所定時間後に最大オン幅の終了を指示する最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２をそれぞれ生成している。すなわち、この最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２は、ＭＯＳＦＥＴＱａ（あるいはＱｂ）のオンタイミングに同期して、同期整流用のＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）に対するオン信号の最大オン幅をそれぞれ負荷に応じて規定し、この期間を外れるとＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）を強制的にオフする最大オン幅の期間Ｈ（それ以外の期間はＬ）の終了を指示する信号である。なお、最大オン幅の開始は、ＭＯＳＦＥＴＱａ，Ｑｂに対するゲート信号Ｖｇａ，Ｖｇｂ（同期制御部５Ａ内ではゲート信号Ｖｇｐ）がＨとなってＭＯＳＦＥＴＱａまたはＱｂをターンオンするタイミングと一致する。

ナンド回路５５１，５５２では、それぞれゲート信号Ｖｇｐと最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２の論理積（の否定）がとられているので、最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２がＬとなるタイミングとゲート信号Ｖｇｐのオン期間が終了してＬとなるタイミングのうち、いずれか早いタイミングでフリップフロップ回路５７１，５７２がリセットされる。

したがって、遅れ時間Ｔｄｉｆが第１の基準時間信号Ｔｓｒｓ＿１で規定される時間幅より長くなる超軽負荷状態であって、かつ遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅以下（Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２）であれば、同期制御部５Ａでは最大オン幅の開始を指示するタイミング（すなわち、ゲート信号ＶｇｐがＬからＨとなって、最大オン幅信号Ｔｍｏｔ＿２がＬからＨになり、フリップフロップ回路５７２のリセットが外れるタイミング）、あるいはＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）のドレイン・ソース間電圧Ｖｄｓ１（あるいはＶｄｓ２）により検出される内蔵ダイオードＤｓ１（あるいはＤｓ２）の導通タイミングのいずれか遅いタイミングに同期して、ＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）がターンオンするタイミングを決めることができる。また、ＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）をターンオフさせるタイミングについても、最大オン幅の終了を指示する最大オン幅信号Ｔｍｏｔ＿２、あるいはＭＯＳＦＥＴＱａ，Ｑｂのオフタイミングのうち、いずれか早いタイミングに同期して決められる。

また、遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅以上（Ｔｄｉｆ＞Ｔｓｒｓ＿２）となる無負荷に近い超軽負荷状態では、上記のようにフリップフロップ回路５７１，５７２がセットされないから同期駆動原信号ＶｇｐがＨになることがなく、ＭＯＳＦＥＴＱｓ１（あるいはＱｓ２）をターンオンさせない制御が行われる。

なお、最大オン幅制御回路５０１，５０２と基準時間信号生成回路６０１，６０２については、これらをゲート信号Ｖｇｐの立ち上がりでトリガーがかけられ、ＭＯＴ端子５ａあるいはＳＲＳ端子５ｂに接続される外付け部品によって、それぞれ出力される最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２の最大オン幅や基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２の時間幅を調整するワンショットマルチバイブレータで構成することができる。但し、ワンショットマルチバイブレータ自体は周知なので、これに関するこれ以上の説明は省略する。

図６は、図５の同期制御部５Ａによる二次側電流の制御動作を説明するタイミング図である。すなわち、最大オン幅制御回路５０１，５０２と基準時間信号生成回路６０１，６０２をワンショットマルチバイブレータで構成した場合のタイミング図である。

図６（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇａだけを、６つの動作モードＭｏｄｅ１〜Ｍｏｄｅ６について同一時間軸に沿って並べて示している。同図（Ｂ）には、同期整流用のＭＯＳＦＥＴＱｓ１に流れる二次電流Ｉｓ１を示している。二次電流Ｉｓ１は、レベル検出信号Ｖｄｓｃ１が反転する際のしきい値電圧の絶対値（｜Ｖｄｓ＿th｜）をＭＯＳＦＥＴＱｓのオン抵抗Ｒｏｎで除して電流に換算したものと比較している。しきい値電圧Ｖｄｓ＿thについては、上述した式（３）によって計算できる。もしくは、電圧Ｖｄｓ＿thを先に決め、他のパラメータを式（３）によって調整することができる。

図６（Ｃ）には、レベル検出信号Ｖｄｓｃ１の波形を示している。同図（Ｂ）に示す｜Ｖｄｓ＿th｜／Ｒｏｎは、コンパレータ６１から出力されるレベル検出信号Ｖｄｓｃ１がＨになる二次電流Ｉｓ１のレベルを示している。また、同図（Ｄ）および（Ｅ）には最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２、同図（Ｆ）および（Ｇ）には基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２、同図（Ｈ）には同期制御回路４から出力される同期駆動信号Ｖｇｓ１を示している。また、動作モードＭｏｄｅ２，３およびＭｏｄｅ５，６においては、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに対して生じる内蔵ダイオードＤｓ１の導通タイミングの遅れ時間Ｔｄｉｆを示している。ここで、動作モードＭｏｄｅ２およびＭｏｄｅ５ではＴｄｉｆ＜Ｔｓｒｓ＿１、動作モードＭｏｄｅ３ではＴｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２である。また、第６の動作モードＭｏｄｅ６では遅れ時間Ｔｄｉｆが基準時間信号生成回路６０２で設定される基準時間信号Ｔｓｒｓ＿２の時間幅を超えるため、同期制御回路４からの同期駆動信号Ｖｇｓ１がなくなる。

なお、図６（Ｃ）のレベル検出信号Ｖｄｓｃ１については、式（３）の直後の説明から明らかなように、Ｍｏｄｅ１，２，３，４，５において同図（Ｂ）に示す二次電流Ｉｓ１の振動波形の最初と最後のタイミングで発生しているパルス状の信号、およびＭｏｄｅ６での矩形波は、いずれもＭＯＳＦＥＴＱｓがオフしていて、かつ内蔵ダイオードＤｓ１に電流が流れている状態によって生じるものである。

すなわち、この遅れ時間Ｔｄｉｆが基準時間信号生成回路６０１の基準時間信号Ｔｓｒｓ＿１のパルス幅を超える第３と第６の動作モード（Ｍｏｄｅ３，６）において、負荷ＬＤの超軽負荷状態が検出されるが、Ｔｄｉｆ＜Ｔｓｒｓ＿２となる第３の動作モードＭｏｄｅ３だけ同期駆動信号Ｖｇｓ１を出力し、Ｔｄｉｆ＞Ｔｓｒｓ＿２となる第６の動作モードＭｏｄｅ６では同期制御回路４から同期駆動信号Ｖｇｓ１が出力されない。なお、Ｍｏｄｅ３ではＴｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となり、Ｍｏｄｅ６でＴｄｉｆ＞Ｔｓｒｓ＿２となるのは例であって、いずれの動作モードであっても、Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となれば最大オン幅信号Ｔｍｏｔ＿２およびゲート信号Ｖｇｐに基づき同期駆動原信号Ｖｇ-ｓが出力され、Ｔｄｉｆ＞Ｔｓｒｓ＿２となれば同期駆動原信号Ｖｇ-ｓが出力されない。Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となって同期駆動原信号Ｖｇ-ｓが出力される場合は、最大オン幅信号Ｔｍｏｔ＿２の時間幅を、Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となる負荷領域で逆流が生じない値にしておけばよい。したがって、超軽負荷状態であってもＭＯＳＦＥＴＱｓ１，Ｑｓ２を一律にオフすることなく、しかも従来のＲａｎｇｅＣ（図１４）あるいはＲａｎｇｅＥ（図１７）で生じていた逆流も確実に防止することができる。

また、第１の動作モード（Ｍｏｄｅ１）においては、ゲート信号Ｖｇａのターンオフするタイミングと第１の最大オン幅信号Ｔｍｏｔ＿１がオフを指示するタイミングのいずれか早いタイミングに同期して、同期駆動信号Ｖｇｓ１がＭＯＳＦＥＴＱｓ１をターンオフさせている。そのため、従来ではスイッチング動作の半周期（Ｔop／２）後半のタイミングで生じていたＲａｎｇｅＡ（図１２）での逆流を確実に防止することができる。

さらに、第２と第５の動作モード（Ｍｏｄｅ２，５）においては、第１の最大オン幅信号Ｔｍｏｔ＿１がオンを指示するタイミングとドレイン・ソース間電圧Ｖｄｓ１についてのレベル検出信号Ｖｄｓｃ１により検出される内蔵ダイオードＤｓ１の導通タイミングのいずれか遅いタイミングに同期して、同期駆動信号Ｖｇｓ１がＭＯＳＦＥＴＱｓ１をターンオンさせており、従来ではスイッチング動作の半周期（Ｔop／２）前半のタイミングで生じていたＲａｎｇｅＢ（図１３）あるいはＲａｎｇｅＤ（図１６）での逆流も確実に防止することができる。また、一旦ＭＯＳＦＥＴＱｓ１がターンオンになった後では、ドレイン・ソース間電圧Ｖｄｓ１の変動が無視される。したがって、特許文献２の構成でみられた、二次電流Ｉｓが減少してゼロとなる度に必ず高周波の発振を繰り返すという現象（図１８参照）等が生じることはない。

（実施の形態２）
つぎに、実施の形態２に係るスイッチング電源装置について、その同期制御回路４の具体的な構成を説明する。

図７は、実施の形態２に係るスイッチング電源装置における同期制御部の別の構成例を示す回路図である。図２に示す同期制御回路４の全体構成としては、実施の形態２においても、主要な同期制御部５Ｂが同期制御回路４内で単一の共通回路として構成されている点で実施の形態１と同じであって、それぞれの対応する回路部分には同一の符号を付けてある。

同期制御部５Ｂは、最大オン幅制御回路５０、基準時間信号生成回路６０、およびナンド回路５５、インバータ５１１，５１２、フリップフロップ回路５７、アンド回路５８，５９等の論理回路から構成され、実施の形態１の場合と同様の同期駆動原信号Ｖｇ-ｓを生成し、同期駆動原信号Ｖｇ-ｓを分配して同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を交互にターンオンさせるように構成されている。

図７に示す最大オン幅制御回路５０は、インバータ５１、電源電圧ＶＤＤと接続された定電流源５２，５３、一端が定電流源５２，５３に接続され他端が接地されたコンデンサＣ１、このコンデンサＣ１の充電電圧Ｖ＿Ｃ１を充放電制御するスイッチＳ１、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を基準電圧ＲＥＦ１と比較して最大オン幅終了信号Ｔｍｏｔ＿Ｘを出力するコンパレータ５４から構成されている。インバータ５１は、ゲート信号Ｖｇｐを出力するオア回路４３と接続され、ゲート信号ＶｇｐがＨになるとスイッチＳ１がオフするように制御する。定電流源５２，５３は、それぞれゲート信号Ｖｇｐ、基準時間信号Ｔｓｒｓ＿ＸがＨになるときにコンデンサＣ１への充電電流を流すものであって、その充電電圧Ｖ＿Ｃ１がコンパレータ５４の反転入力端子（−）に印加される。

ＭＯＴ端子５ａは、そこに抵抗やコンデンサ等を接続することで、コンパレータ５４から出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを共振周波数ｆr1に合わせて調整することができる。抵抗を接続した場合、定電流源５２，５３からの電流Ｉ１，Ｉ２がその抵抗に分流されて、抵抗の抵抗値に応じて最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを遅くすることができる。また、コンデンサを接続した場合は、コンデンサＣ１の容量値が大きくなるのと同等であり、これにより最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを遅くすることができる。

この最大オン幅制御回路５０では、最大オン幅終了信号Ｔｍｏｔ＿Ｘをナンド回路５５の一方入力端子に出力している。ナンド回路５５には、その他方入力端子にゲート信号Ｖｇｐが供給されており、出力端子がフリップフロップ回路５７へのリセット信号Ｒに接続されている。

ここでは、ゲート信号Ｖｇｐと最大オン幅終了信号Ｔｍｏｔ＿Ｘがナンド回路５５で論理積（の否定）をとられているので、最大オン幅終了信号Ｔｍｏｔ＿ＸがＬとなるタイミングとゲート信号Ｖｇｐのオン期間が終了してＬとなるタイミングの、いずれか早い方でフリップフロップ回路５７がリセットされる。

フリップフロップ回路５７は、そのセット端子（Ｓ）にオア回路４４からレベル検出信号Ｖｄｓｃが供給されている。レベル検出信号Ｖｄｓｃは、図４に示すような端子間電圧検出回路６，７の出力Ｖｄｓｃ１，Ｖｄｓｃ２を、それぞれアンド回路４１，４２でゲート信号Ｖｇａ，Ｖｇｂとの論理積演算を行い、さらにオア回路４４で論理和演算したものである。ナンド回路５５の出力端子は、インバータ５１１を介してアンド回路５８の一方入力端子にも接続されている。ここで、アンド回路５８の他方入力端子には、フリップフロップ回路５７から反転出力信号ＱＢが供給されている。後述のように、インバータ５１１とアンド回路５８は、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓ１，Ｄｓ２の導通タイミングの遅れ時間Ｔｄｉｆに相当する時間幅のパルス信号を生成する演算回路を構成している。

基準時間信号生成回路６０には、アンド回路５８からのパルス信号とＳＲＳ端子５ｂが接続されている。この基準時間信号生成回路６０は、超軽負荷状態であるかを判断する基準として所定の時間幅を有する基準時間信号Ｔｓｒｓ＿０を生成するものであって、基準時間信号Ｔｓｒｓ＿０はインバータ５１２を介してアンド回路５９の一方入力端子に供給されている。基準時間信号生成回路６０は、アンド回路５８からのパルス信号の立ち上がりでトリガーがかけられ、ＳＲＳ端子５ｂに接続される外付け部品によって基準時間信号Ｔｓｒｓ＿０の時間幅を調整する、ワンショットマルチバイブレータで構成することができる。但し、ワンショットマルチバイブレータ自体は周知なので、これに関するこれ以上の説明は省略する。また、アンド回路５８の出力端子がアンド回路５９の他方入力端子に接続されている。すなわち、このアンド回路５９では、それぞれＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング毎に内蔵ダイオードＤｓ１，Ｄｓ２の導通タイミングの遅れ時間Ｔｄｉｆをこの基準時間信号Ｔｓｒｓ＿０と比較して、これらの差分信号（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する時間幅を有する新たな基準時間信号Ｔｓｒｓ＿Ｘを出力するように構成されている。なお、基準時間信号Ｔｓｒｓ＿０の時間幅については、ＳＲＳ端子５ｂに外付けされる外部抵抗の抵抗値等に応じて適宜に設定できる。

つぎに、実施の形態２に係るスイッチング電源装置の動作について説明する。
図８は、図７の同期制御部５Ｂによる二次側電流の制御動作を説明するタイミング図である。同図（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇａ，Ｖｇｂのいずれかをゲート信号Ｖｇｐとして示しており、同図（Ｂ）にはフリップフロップ回路５７のリセット信号Ｒを示している。このリセット信号Ｒは、ナンド回路５５からフリップフロップ回路５７のリセット端子（Ｒ）に出力される信号であって、ゲート信号Ｖｇｐが立ち上がるタイミングｔ１に同期してＬに反転している。

図８（Ｃ）には、基準時間信号生成回路６０から出力される基準時間信号Ｔｓｒｓ＿０を示している。この基準時間信号Ｔｓｒｓ＿０は、ゲート信号Ｖｇｐのタイミングｔ１に同期して立ち上がり、その所定の時間幅（ｔ１〜ｔ２）により負荷ＬＤが超軽負荷であるかどうかを判断する基準時間を決めている。

図８（Ｄ）〜（Ｇ）には、それぞれレベル検出信号Ｖｄｓｃ、フリップフロップ回路５７の反転出力信号ＱＢ、内蔵ダイオードＤｓ１，Ｄｓ２の導通タイミングの遅れ時間Ｔｄｉｆ、および新たな基準時間信号Ｔｓｒｓ＿Ｘの信号波形を示している。レベル検出信号Ｖｄｓｃがフリップフロップ回路５７のセット入力となっているため、同図（Ｅ）に示すように、レベル検出信号ＶｄｓｃがＨに反転するタイミングｔ３で、フリップフロップ回路５７の反転出力信号ＱＢがＬに反転する。レベル検出信号Ｖｄｓｃは、実施の形態１において既に説明したものと同じである。

また、図８（Ｆ）に示すパルス信号Ｔｄｉｆは、アンド回路５８から出力されるものであって、同図（Ｂ）のリセット信号Ｒを反転した信号と同図（Ｅ）の反転信号ＱＢとの論理積信号であり、パルス信号ＴｄｉｆがＨとなっている期間（ｔ１〜ｔ３）は内蔵ダイオードＤｓ１，Ｄｓ２の導通タイミングの遅れ時間Ｔｄｉｆに相当する。同図（Ｇ）に示す新たな基準時間信号Ｔｓｒｓ＿Ｘは、同図（Ｃ）の基準時間信号Ｔｓｒｓ＿０を反転した信号と同図（Ｆ）のパルス信号Ｔｄｉｆとの論理積信号であり、アンド回路５９から、最大オン幅制御回路５０の定電流源５３に制御信号として出力されている。

さらに、図８（Ｈ）〜（Ｊ）は、コンデンサＣ１の充電電圧Ｖ＿Ｃ１、最大オン幅終了信号Ｔｍｏｔ＿Ｘ、および同期制御部５Ｂから出力される同期駆動原信号Ｖｇ-ｓの信号波形を示している。ここで、タイミングｔ１でゲート信号ＶｇｐがＨに立ち上がると、最大オン幅制御回路５０では、インバータ５１の出力によってスイッチＳ１がオフして、定電流源５２からの電流Ｉ１でコンデンサＣ１を充電し始める。なお、その前のゲート信号ＶｇｐがＬの状態ではスイッチＳ１がオンしていて、コンデンサＣ１は放電されている。このため、ゲート信号ＶｇｐがＬの状態では、最大オン幅終了信号Ｔｍｏｔ＿ＸはＨとなっている。

いま、負荷ＬＤが超軽負荷状態でないとすれば、すなわちパルス信号Ｔｄｉｆの時間幅が基準時間信号Ｔｓｒｓ＿０の時間幅以下である（ｔ３＜ｔ２）場合は、最大オン幅制御回路５０には新たな基準時間信号Ｔｓｒｓ＿Ｘが入力されない。その場合、定電流源５２からの電流Ｉ１だけがコンデンサＣ１に加わるため、図８（Ｈ）に一点鎖線によって示すように、コンデンサＣ１の充電電圧Ｖ＿Ｃ１は直線的に上昇して、それがコンパレータ５４の反転入力端子（−）の電圧となる。そして、反転入力端子（−）の電圧が非反転入力端子（＋）の基準電圧ＲＥＦ１に達し、コンパレータ５４の出力である最大オン幅終了信号Ｔｍｏｔ＿ＸがＨからＬに反転するタイミングｔ５になるとき、最大オン幅の終了がナンド回路５５に出力される。すなわち、同図（Ｉ）に一点鎖線で示すように、最大オン幅終了信号Ｔｍｏｔ＿Ｘがタイミングｔ５でＬになって、ナンド回路５５の出力がＨになりフリップフロップ回路５７をリセットする。

これに対して、負荷ＬＤが超軽負荷状態と判断された場合には、すなわちパルス信号Ｔｄｉｆの時間幅が基準時間信号Ｔｓｒｓ＿０の時間幅以上である（ｔ２＜ｔ３）場合は、基準時間信号生成回路６０からの基準時間信号Ｔｓｒｓ＿０で規定されたタイミングｔ２になると、図８（Ｇ）に示すような新たな基準時間信号Ｔｓｒｓ＿Ｘがアンド回路５９から所定の時間幅で出力される。そのため、定電流源５３からも電流Ｉ２が流れ、タイミングｔ２以前とは異なる大きさの電流（Ｉ１＋Ｉ２）によってコンデンサＣ１を充電し始める。すなわち、同図（Ｈ）に実線で示すように、新たな基準時間信号Ｔｓｒｓ＿Ｘの時間幅（ｔ２〜ｔ３）では、コンデンサＣ１の充電電圧Ｖ＿Ｃ１はそれまで以上に大きな傾斜で上昇するから、基準電圧ＲＥＦ１までコンデンサＣ１を充電する時間を短縮できる。こうして、図８（Ｊ）に示すように、新たな基準時間信号Ｔｓｒｓ＿Ｘのパルス幅が長いほどより早くなるタイミングｔ４でフリップフロップ回路５７のリセット信号ＲがＨになる（図８（Ｂ）参照）ことにより、同期駆動原信号Ｖｇ-ｓはＬに立ち下がる。なお、基準時間信号Ｔｓｒｓ＿０に対して内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆがさらに長く、最大オン幅終了信号Ｔｍｏｔ＿ＸがＬとなってもまだレベル検出信号ＶｄｓｃがＨとならない場合には、レベル検出信号Ｖｄｓｃが後でＨとなってもリセット優先のフリップフロップ回路５７のリセット信号が先にＨとなっているから、同期駆動原信号Ｖｇ-ｓが出力されることはない。

その後、ゲート信号ＶｇｐによってスイッチＳ１がオンすると、コンデンサＣ１は放電されて最大オン幅終了信号Ｔｍｏｔ＿ＸはＨとなる。なお、図８（Ｉ）に示すように、最大オン幅終了信号Ｔｍｏｔ＿Ｘの開始タイミングはゲート信号ＶｇｐがＨになるタイミングと一致していないが、このゲート信号Ｖｇｐがナンド回路５５に入力されていることにより、ナンド回路５５の出力信号であるフリップフロップ回路５７のリセット信号ＲがＬになるタイミングは、ゲート信号ＶｇｐがＨになるタイミングと一致する。ナンド回路５５の出力信号がフリップフロップ回路５７のリセット端子（Ｒ）に入力され、これにより最大オン幅制御回路５０は最大オン幅の開始（フリップフロップ回路５７のリセットの終了）を指示できる。したがって、最大オン幅の開始と終了について、ワンショットマルチバイブレータを用いる場合の最大オン幅信号Ｔｍｏｔと同じタイミングを指示でき、これにより最適なオン幅を有する最大オン幅を設定することができる。

以上、実施の形態２における同期制御回路４では、基準時間信号生成回路６０で所定時間幅を有する基準時間信号Ｔｓｒｓ＿０が生成され、さらに遅れ時間Ｔｄｉｆとの差分信号（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する時間幅を有する新たな基準時間信号Ｔｓｒｓ＿Ｘを最大オン幅制御回路５０に出力している。最大オン幅制御回路５０では、この新たな基準時間信号Ｔｓｒｓ＿Ｘを用いて超軽負荷状態を判定するとともに、その時間幅が長いほど最大オン幅終了信号Ｔｍｏｔ＿Ｘの終了タイミングをより早めるように変更することによって、最大オン幅制御回路５０で同期駆動原信号Ｖｇ-ｓの最大オン幅を連続的に変更制御することができる。

なお、上述した実施の形態１，２では、いずれもトランスＴの１次側回路と２次側回路とで直接に信号のやりとりを行うものとして説明したが、１次側回路と２次側回路での電気的絶縁を保持するために、フォトカプラやトランスなどを介して両者間での信号のやりとりを行うことも可能である。

１ 誤差増幅器（エラーアンプ）
２ ＶＣＯ（電圧制御発振回路）
３ 駆動回路
４ 同期制御回路
５，５Ａ，５Ｂ 同期制御部
６，７ 端子間電圧検出回路
５４，６１ コンパレータ
４３，４４，５８１ オア（ＯＲ：論理和）回路
５１，５１１，５１２ インバータ
５２，５３ 定電流源
５０１，５０２，５０ 最大オン幅制御回路
６０１，６０２，６０ 基準時間信号生成回路
４１，４２，４５，４６，４３０，５５１，５５２，５８，５９ アンド（ＡＮＤ：論理積）回路
５６１，５６２，５５ ナンド（ＮＡＮＤ：否定論理積）回路
５７１，５７２，５７ フリップフロップ回路
Ｃ_O 出力コンデンサ
Ｃｒ 共振コンデンサ
Ｄｓ 内蔵ダイオード
ＬＤ 負荷
Ｌｒ 共振インダクタ
Ｑａ，Ｑｂ ＭＯＳＦＥＴ（主スイッチ素子）
Ｑｓ，Ｑｓ１，Ｑｓ２ ＭＯＳＦＥＴ（同期整流用スイッチ素子）
Ｔ トランス
Ｖｇ-ｓ 同期駆動原信号
Ｖｇｓ１，Ｖｇｓ２ 同期駆動信号
Ｖｇａ，Ｖｇｂ，Ｖｇｐ 主スイッチ素子のゲート信号

Claims (13)

1. 入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置において、
   電流共振インダクタと電流共振コンデンサを有する直列共振回路と、
   交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、
   前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、
   内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、
   前記複数の同期整流用スイッチ素子の端子間電圧がそれぞれ入力される複数の端子間電圧検出回路と、
   前記主スイッチ素子をそれぞれオンオフ制御する全てのゲート信号および前記複数の端子間電圧検出回路の全ての出力信号に基づいて前記同期整流用スイッチ素子を制御するための同期駆動原信号を生成し、前記同期整流用スイッチ素子に対し、対応する前記主スイッチ素子の前記ゲート信号と前記同期駆動原信号との論理積信号を出力する同期制御回路とを備えることを特徴とするスイッチング電源装置。
2. 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間（Ｔｄｉｆ）を複数の基準時間信号と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であることを特徴とする請求項１記載のスイッチング電源装置。
3. 前記同期制御回路はさらに、
   前記基準時間信号として、前記主スイッチ素子のいずれかがオンするタイミング毎に互いに異なる時間幅を有する第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）を生成する第１、第２の基準時間信号生成回路と、
   前記主スイッチ素子のいずれかがオンするタイミングに同期して、それぞれ第１、第２の最大オン幅信号（Ｔｍｏｔ＿１，Ｔｍｏｔ＿２）の開始タイミングを指示するとともに、前記第１、第２の基準時間信号の時間幅の大小関係とは逆の大小関係を有する第１、第２の最大オン幅を指示する第１、第２の最大オン幅制御回路と、
   を備え、前記遅れ時間（Ｔｄｉｆ）が前記第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）のうちの短い時間幅以上である場合、前記第１、第２の基準時間信号のうちの長い時間幅で生成されたものを前記遅れ時間と比較することにより、前記内蔵ダイオードが導通するタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるか否かを制御し、前記同期整流用スイッチ素子がターンオンした後には、前記第１、第２の最大オン幅の終了タイミングのいずれか早いタイミングに同期して前記同期整流用スイッチ素子をターンオフさせる前記同期駆動原信号を生成することを特徴とする請求項２記載のスイッチング電源装置。
4. 前記同期制御回路では、前記遅れ時間（Ｔｄｉｆ）が前記第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）のうちの短い時間幅以下である場合に、前記第１、第２の最大オン幅信号のいずれか遅くに終了を指示するタイミングに同期して、前記同期整流用スイッチ素子をターンオフさせる前記同期駆動原信号を生成することを特徴とする請求項３記載のスイッチング電源装置。
5. 前記基準時間信号として、前記主スイッチ素子のいずれかがオンするタイミング毎に、Ｔｓｒｓ＿ｉの時間幅＜Ｔｓｒｓ＿ｉ＋１の時間幅（ｉは１〜（Ｎ−１）の自然数、Ｎは３以上の整数）、となる関係を有するＮ個の基準時間信号Ｔｓｒｓ＿ｉをそれぞれ生成するＮ個の基準時間信号生成回路と、
   前記主スイッチ素子のいずれかがオンするタイミングに同期して、Ｔｍｏｔ＿ｉの時間幅＞Ｔｍｏｔ＿ｉ＋１の時間幅、となる関係を有する前記同期整流用スイッチ素子に対するＮ個の最大オン幅信号Ｔｍｏｔ＿１〜Ｔｍｏｔ＿Ｎの開始および終了をそれぞれ指示するＮ個の最大オン幅制御回路と、
   を備え、前記遅れ時間（Ｔｄｉｆ）が前記Ｎ個の基準時間信号の時間幅のうちＴｓｒｓ＿ｉの時間幅とＴｓｒｓ＿ｉ＋１の時間幅の間にある場合、前記最大オン幅信号Ｔｍｏｔ＿ｉ＋１の終了タイミングに同期して前記同期整流用スイッチ素子をターンオフさせる前記同期駆動原信号を生成することを特徴とする請求項２記載のスイッチング電源装置。
6. 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間（Ｔｄｉｆ）を基準時間信号（Ｔｓｒｓ＿０）と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であり、
   前記同期制御回路はさらに、
   所定の時間幅を有する基準時間信号（Ｔｓｒｓ＿０）を生成し、前記主スイッチ素子のいずれかがオンするタイミング毎に前記遅れ時間（Ｔｄｉｆ）を前記基準時間信号（Ｔｓｒｓ＿０）と比較して前記遅れ時間（Ｔｄｉｆ）と前記基準時間信号（Ｔｓｒｓ＿０）の差分（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する時間幅を有する新たな基準時間信号（Ｔｓｒｓ＿Ｘ）を生成する演算回路と、
   前記主スイッチ素子のいずれかがオンするタイミングに同期して前記同期整流用スイッチ素子に対する前記最大オン幅の開始を指示するとともに、前記遅れ時間（Ｔｄｉｆ）が前記基準時間信号（Ｔｓｒｓ＿０）の時間幅を超えた場合に、前記新たな基準時間信号（Ｔｓｒｓ＿Ｘ）の時間幅が長いほど早い最大オン幅の終了タイミングを指示する最大オン幅制御回路と、
   を備えることを特徴とする請求項１記載のスイッチング電源装置。
7. 前記最大オン幅制御回路では、前記新たな基準時間信号（Ｔｓｒｓ＿Ｘ）に応じて前記最大オン幅の終了タイミングを連続的に変更制御していることを特徴とする請求項６記載のスイッチング電源装置。
8. 前記主スイッチ素子は、前記直列共振回路をスイッチング動作させて交流電流を生成するハーフブリッジ型、あるいはフルブリッジ型のコンバータを構成することを特徴とする請求項１記載のスイッチング電源装置。
9. 前記同期整流用スイッチ素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いたことを特徴とする請求項１記載のスイッチング電源装置。
10. 前記内蔵ダイオードは、前記ＭＯＳＦＥＴの寄生ダイオードであることを特徴とする請求項９記載のスイッチング電源装置。
11. 電流共振インダクタと電流共振コンデンサを有する直列共振回路と、交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、を有するスイッチング電源装置の制御回路であって、
    前記複数の同期整流用スイッチ素子の端子間電圧がそれぞれ入力される複数の端子間電圧検出回路と、
    前記主スイッチ素子をそれぞれオンオフ制御する全てのゲート信号および前記複数の端子間電圧検出回路の全ての出力信号に基づいて前記同期整流用スイッチ素子を制御するための同期駆動原信号を生成し、前記同期整流用スイッチ素子のそれぞれに対して、対応する前記主スイッチ素子の前記ゲート信号と前記同期駆動原信号との論理積信号を出力する同期制御回路と、
    を備えたことを特徴とするスイッチング電源制御回路。
12. 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間（Ｔｄｉｆ）を複数の基準時間信号と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であることを特徴とする請求項１１記載のスイッチング電源制御回路。
13. 前記同期駆動原信号は、前記主スイッチ素子のいずれかがオンするタイミング、あるいは前記複数の端子間電圧検出回路により検出される前記内蔵ダイオードのいずれかが導通するタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のいずれかがオンするタイミングからの、前記内蔵ダイオードのいずれかが導通するタイミングの遅れ時間（Ｔｄｉｆ）を基準時間信号（Ｔｓｒｓ＿０）と比較することによって決定した前記同期整流用スイッチ素子の最大オン幅が終了するときに前記同期整流用スイッチ素子をターンオフさせる信号であり、
    前記同期制御回路はさらに、
    所定の時間幅を有する基準時間信号（Ｔｓｒｓ＿０）を生成し、前記主スイッチ素子のいずれかがオンするタイミング毎に前記遅れ時間（Ｔｄｉｆ）を前記基準時間信号（Ｔｓｒｓ＿０）と比較して前記遅れ時間（Ｔｄｉｆ）と前記基準時間信号（Ｔｓｒｓ＿０）の差分（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する時間幅を有する新たな基準時間信号（Ｔｓｒｓ＿Ｘ）を生成する演算回路と、
    前記主スイッチ素子のいずれかがオンするタイミングに同期して前記同期整流用スイッチ素子に対する前記最大オン幅の開始を指示するとともに、前記遅れ時間（Ｔｄｉｆ）が前記基準時間信号（Ｔｓｒｓ＿０）の時間幅を超えた場合に、前記新たな基準時間信号（Ｔｓｒｓ＿Ｘ）の時間幅が長いほど早い最大オン幅の終了タイミングを指示する最大オン幅制御回路と、
    を備えることを特徴とする請求項１１記載のスイッチング電源制御回路。

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