JP2002119054A - スイッチング電源装置 - Google Patents
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】より小さな容量性インピーダンスを使用するこ
とによって、より大きな輻射ノイズ低減効果を得て、ス
イッチング素子の電圧上昇率のストレスによるスイッチ
ング素子の破壊を防止する。 【解決手段】トランスＴと第１のスイッチ回路Ｓ１と入
力電源Ｅとが直列に接続され、第２のスイッチ回路Ｓ２
とキャパシタＣとの直列回路が第１のスイッチ回路Ｓ１
の一端に接続され、トランスＴの１次巻線Ｎｐに同方向
に巻き上げた駆動巻線Ｎｂ２を設け、この巻線Ｎｂ２の
終端と入力電源Ｅとの間にキャパシタＣａとインダクタ
であるフェライトビーズＢＥＡとの直列回路からなる容
量性インピーダンスを接続する。
とによって、より大きな輻射ノイズ低減効果を得て、ス
イッチング素子の電圧上昇率のストレスによるスイッチ
ング素子の破壊を防止する。 【解決手段】トランスＴと第１のスイッチ回路Ｓ１と入
力電源Ｅとが直列に接続され、第２のスイッチ回路Ｓ２
とキャパシタＣとの直列回路が第１のスイッチ回路Ｓ１
の一端に接続され、トランスＴの１次巻線Ｎｐに同方向
に巻き上げた駆動巻線Ｎｂ２を設け、この巻線Ｎｂ２の
終端と入力電源Ｅとの間にキャパシタＣａとインダクタ
であるフェライトビーズＢＥＡとの直列回路からなる容
量性インピーダンスを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング時の
低ノイズ化を図ることのできるスイッチング電源装置に
関する。
低ノイズ化を図ることのできるスイッチング電源装置に
関する。
【０００２】
【従来の技術】トランスの１次側にスイッチング素子を
接続し、このスイッチング素子を自励または他励で発振
させてトランスＴの２次側から出力を得るスイッチング
電源装置では、スイッチング素子のオン／オフ時に、同
スイッチング素子の両端電圧がパルス状に変化するため
に、その立ち上がり時または立ち下がり時に外部に対し
輻射ノイズを発生する。この輻射ノイズは、その輻射エ
ネルギーがある程度以上であると外部の機器に対して悪
影響を及ぼすために、何らかの方法によって低減させる
ことが要求されている。従来、この輻射ノイズを効果的
に低減する方法として、スイッチング素子の両端にキャ
パシタを接続し、急峻な電圧変化を和らげることによっ
て高周波ノイズ成分を除去するようにしていた。
接続し、このスイッチング素子を自励または他励で発振
させてトランスＴの２次側から出力を得るスイッチング
電源装置では、スイッチング素子のオン／オフ時に、同
スイッチング素子の両端電圧がパルス状に変化するため
に、その立ち上がり時または立ち下がり時に外部に対し
輻射ノイズを発生する。この輻射ノイズは、その輻射エ
ネルギーがある程度以上であると外部の機器に対して悪
影響を及ぼすために、何らかの方法によって低減させる
ことが要求されている。従来、この輻射ノイズを効果的
に低減する方法として、スイッチング素子の両端にキャ
パシタを接続し、急峻な電圧変化を和らげることによっ
て高周波ノイズ成分を除去するようにしていた。
【０００３】図１は、このキャパシタを接続した従来の
スイッチング電源装置の１例を示している。
スイッチング電源装置の１例を示している。
【０００４】この図１に示すスイッチング電源装置は、
１次巻線Ｎｐ、２次巻線Ｎｓを有するトランスＴと第１
のスイッチ回路Ｓ１と入力電源Ｅとが直列に接続されて
おり、第２のスイッチ回路Ｓ２とキャパシタＣとの直列
回路は第１のスイッチ回路Ｓ１の一端に接続され、トラ
ンスＴの２次巻線には整流平滑回路が接続されている。
また、自励発振動作を行う。なお、同図に示すスイッチ
ング電源装置の詳細については、特開平１１−１８７６
６４号公報に開示されている。このスイッチング電源装
置では、第１のスイッチ回路Ｓ１の第１のスイッチング
素子Ｑ１に並列にキャパシタＣ１が接続され、また、第
２のスイッチ回路Ｓ２の第２のスイッチング素子Ｑ２に
並列にキャパシタＣ２が接続されている。これらのキャ
パシタＣ１、Ｃ２によって第１、第２のスイッチング素
子Ｑ１、Ｑ２の両端に発生する電圧の急峻な変化を和ら
げ、高周波ノイズ成分を除去するようにしている。
１次巻線Ｎｐ、２次巻線Ｎｓを有するトランスＴと第１
のスイッチ回路Ｓ１と入力電源Ｅとが直列に接続されて
おり、第２のスイッチ回路Ｓ２とキャパシタＣとの直列
回路は第１のスイッチ回路Ｓ１の一端に接続され、トラ
ンスＴの２次巻線には整流平滑回路が接続されている。
また、自励発振動作を行う。なお、同図に示すスイッチ
ング電源装置の詳細については、特開平１１−１８７６
６４号公報に開示されている。このスイッチング電源装
置では、第１のスイッチ回路Ｓ１の第１のスイッチング
素子Ｑ１に並列にキャパシタＣ１が接続され、また、第
２のスイッチ回路Ｓ２の第２のスイッチング素子Ｑ２に
並列にキャパシタＣ２が接続されている。これらのキャ
パシタＣ１、Ｃ２によって第１、第２のスイッチング素
子Ｑ１、Ｑ２の両端に発生する電圧の急峻な変化を和ら
げ、高周波ノイズ成分を除去するようにしている。
【０００５】
【発明が解決しようとする課題】しかし、図１に示すよ
うなスイッチング電源装置では、キャパシタＣ１、Ｃ２
は、高耐圧特性が必要であり、且つ、輻射ノイズの一定
の低減効果を得るためにはそれらの容量値をある程度以
上に大きくする必要がある。このため、これらのキャパ
シタＣ１、Ｃ２が大型化し、スイッチング電源装置の小
型化、低コスト化を妨げる不都合が生じていた。
うなスイッチング電源装置では、キャパシタＣ１、Ｃ２
は、高耐圧特性が必要であり、且つ、輻射ノイズの一定
の低減効果を得るためにはそれらの容量値をある程度以
上に大きくする必要がある。このため、これらのキャパ
シタＣ１、Ｃ２が大型化し、スイッチング電源装置の小
型化、低コスト化を妨げる不都合が生じていた。
【０００６】本発明の目的は、より小さな容量性インピ
ーダンスを使用することによって、より大きな輻射ノイ
ズ低減効果を得ることのできるスイッチング電源装置を
提供することにある。
ーダンスを使用することによって、より大きな輻射ノイ
ズ低減効果を得ることのできるスイッチング電源装置を
提供することにある。
【０００７】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のように構成する。
解決するために次のように構成する。
【０００８】（１）１次巻線、２次巻線を有するトラン
スと第１のスイッチ回路と入力電源とが直列に接続さ
れ、第２のスイッチ回路とキャパシタＣとの直列回路が
前記第１のスイッチ回路の１端に接続され、前記トラン
スＴの２次巻線に整流平滑回路が接続され、第１のスイ
ッチ回路を第１のスイッチング素子Ｑ１，第１のダイオ
ードＤ１の並列接続回路で構成し、第２のスイッチ回路
を第２のスイッチング素子Ｑ２，第２のダイオードＤ２
の並列接続回路で構成し、第１・第２のスイッチング素
子Ｑ１，Ｑ２を両スイッチング素子が共にオフする期間
を挟んで交互にオン／オフするスイッチング制御回路を
備えたスイッチング電源装置において、前記トランスＴ
に１次巻線と同方向に巻き上げた３次巻線を設け、この
巻線の終端と入力電源との間に容量性インピーダンスを
接続したことを特徴とする。今、図１においてトランス
Ｔの１次巻線ＮｐのインダクタンスをＬｐとすれば、第
１のスイッチング素子Ｑ１の両端電圧が変化する期間に
おける共振周波数ｆｒは、次のように表せる。なお、第
１のスイッチング素子Ｑ１の寄生容量はここでは無視さ
れるものとする。
スと第１のスイッチ回路と入力電源とが直列に接続さ
れ、第２のスイッチ回路とキャパシタＣとの直列回路が
前記第１のスイッチ回路の１端に接続され、前記トラン
スＴの２次巻線に整流平滑回路が接続され、第１のスイ
ッチ回路を第１のスイッチング素子Ｑ１，第１のダイオ
ードＤ１の並列接続回路で構成し、第２のスイッチ回路
を第２のスイッチング素子Ｑ２，第２のダイオードＤ２
の並列接続回路で構成し、第１・第２のスイッチング素
子Ｑ１，Ｑ２を両スイッチング素子が共にオフする期間
を挟んで交互にオン／オフするスイッチング制御回路を
備えたスイッチング電源装置において、前記トランスＴ
に１次巻線と同方向に巻き上げた３次巻線を設け、この
巻線の終端と入力電源との間に容量性インピーダンスを
接続したことを特徴とする。今、図１においてトランス
Ｔの１次巻線ＮｐのインダクタンスをＬｐとすれば、第
１のスイッチング素子Ｑ１の両端電圧が変化する期間に
おける共振周波数ｆｒは、次のように表せる。なお、第
１のスイッチング素子Ｑ１の寄生容量はここでは無視さ
れるものとする。
【０００９】
【数１】
【００１０】上記の（１）式よりキャパシタＣ１の容量
が大きいほど共振周波数ｆｒが低くなり、高周波ノイズ
成分が低減されることになる。
が大きいほど共振周波数ｆｒが低くなり、高周波ノイズ
成分が低減されることになる。
【００１１】これに対し、図２に示すように、本発明
は、トランスＴの１次巻線Ｎｐ（巻数をＮｐとする）に
同方向に巻き上げた３次巻線（図２では、巻数がＮｂ２
である第２の駆動巻線Ｎｂ２が対応する）を設け、この
巻線の終端と入力電源Ｅとの間に容量性インピーダンス
を接続したものであって、キャパシタＣ１、Ｃ２を接続
しない、または小さな容量値とする。そして、上記容量
性インピーダンスをＣａ、第３の巻線のインダクタンス
をＬａとすれば、第１のスイッチング素子Ｑ１の両端電
圧が変化する期間における共振周波数ｆｒは、次のよう
に表せる。
は、トランスＴの１次巻線Ｎｐ（巻数をＮｐとする）に
同方向に巻き上げた３次巻線（図２では、巻数がＮｂ２
である第２の駆動巻線Ｎｂ２が対応する）を設け、この
巻線の終端と入力電源Ｅとの間に容量性インピーダンス
を接続したものであって、キャパシタＣ１、Ｃ２を接続
しない、または小さな容量値とする。そして、上記容量
性インピーダンスをＣａ、第３の巻線のインダクタンス
をＬａとすれば、第１のスイッチング素子Ｑ１の両端電
圧が変化する期間における共振周波数ｆｒは、次のよう
に表せる。
【００１２】
【数２】
【００１３】上記（１）式と（２）式を比較すると、共
振周波数ｆｒが同じの場合、キャパシタＣ１に比べキャ
パシタＣａを小型化できることが分かる。このように本
発明では、３次巻線の終端と入力電源間に容量性インピ
ーダンスを接続して、スイッチング素子の両端電圧の急
激な電圧変化により発生する輻射ノイズを低減するため
に、この容量性インピーダンスの容量を小さくでき、ス
イッチング電源装置の小型化、低コスト化を図ることが
できる。
振周波数ｆｒが同じの場合、キャパシタＣ１に比べキャ
パシタＣａを小型化できることが分かる。このように本
発明では、３次巻線の終端と入力電源間に容量性インピ
ーダンスを接続して、スイッチング素子の両端電圧の急
激な電圧変化により発生する輻射ノイズを低減するため
に、この容量性インピーダンスの容量を小さくでき、ス
イッチング電源装置の小型化、低コスト化を図ることが
できる。
【００１４】（２）前記容量性インピーダンスを、キャ
パシタとインダクタの直列回路で構成したことを特徴と
する。
パシタとインダクタの直列回路で構成したことを特徴と
する。
【００１５】この構成では、キャパシタに流れ込む急峻
な電流を抑制することができ、低ノイズ化を図ることが
できる。
な電流を抑制することができ、低ノイズ化を図ることが
できる。
【００１６】（３）前記インダクタとして、フェライト
ビーズを用いたことを特徴とする。小型で、低コストの
フェライトビーズを用いることにより、キャパシタに流
れ込む急峻な電流、特に高周波電流を抑制することがで
き、低ノイズ化を図ることができる。
ビーズを用いたことを特徴とする。小型で、低コストの
フェライトビーズを用いることにより、キャパシタに流
れ込む急峻な電流、特に高周波電流を抑制することがで
き、低ノイズ化を図ることができる。
【００１７】（４）前記３次巻線に発生する電圧を用い
て、前記第２のスイッチング素子Ｑ２をオンさせること
を特徴とする。
て、前記第２のスイッチング素子Ｑ２をオンさせること
を特徴とする。
【００１８】３次巻線と、第２のスイッチング素子Ｑ２
をオンさせる駆動巻線を共通にすることによって、トラ
ンスＴの小型化を図ることができる。
をオンさせる駆動巻線を共通にすることによって、トラ
ンスＴの小型化を図ることができる。
【００１９】（５）前記第１のスイッチング素子Ｑ１ま
たは第２のスイッチング素子Ｑ２のいずれか、または両
方を電界効果トランジスタで構成したことを特徴とす
る。
たは第２のスイッチング素子Ｑ２のいずれか、または両
方を電界効果トランジスタで構成したことを特徴とす
る。
【００２０】２つのスイッチング素子Ｑ１、Ｑ２のいず
れか、または両方を電界効果トランジスタで構成するこ
とにより、電界効果トランジスタの寄生ダイオードを上
記第１、第２のダイオードＤ１、Ｄ２の代わりに使用す
ることができる。このようにすると、スイッチ部品とし
てのダイオードＤ１、Ｄ２が不要となり、スイッチング
電源装置の小型軽量化を図ることができる。
れか、または両方を電界効果トランジスタで構成するこ
とにより、電界効果トランジスタの寄生ダイオードを上
記第１、第２のダイオードＤ１、Ｄ２の代わりに使用す
ることができる。このようにすると、スイッチ部品とし
てのダイオードＤ１、Ｄ２が不要となり、スイッチング
電源装置の小型軽量化を図ることができる。
【００２１】（６）前記トランスＴに第１のスイッチン
グ素子Ｑ１をターンオンさせる電圧を発生させる駆動巻
線を設け、自励発振させることを特徴とする。
グ素子Ｑ１をターンオンさせる電圧を発生させる駆動巻
線を設け、自励発振させることを特徴とする。
【００２２】トランスＴにスイッチング素子駆動用の巻
線を設け、自励発振させることによって、発振回路や制
御回路等のＩＣを必要とせず、スイッチング電源装置の
小型軽量化、低コスト化を図ることができる。
線を設け、自励発振させることによって、発振回路や制
御回路等のＩＣを必要とせず、スイッチング電源装置の
小型軽量化、低コスト化を図ることができる。
【００２３】（７）前記トランスＴが１次巻線と２次巻
線間に有する漏れインダクタまたは前記トランスＴに直
列に接続されたインダクタを備え、該インダクタと前記
キャパシタとで共振回路を構成することを特徴とする。
線間に有する漏れインダクタまたは前記トランスＴに直
列に接続されたインダクタを備え、該インダクタと前記
キャパシタとで共振回路を構成することを特徴とする。
【００２４】前記インダクタとキャパシタとで共振動作
をさせることによって、インダクタに蓄えられたエネル
ギーを損失とせずに出力することができ、高効率化を図
ることができる。また、第２のスイッチング素子Ｑ２の
零電流ターンオフ動作が可能となり、スイッチング損失
を低減できる。
をさせることによって、インダクタに蓄えられたエネル
ギーを損失とせずに出力することができ、高効率化を図
ることができる。また、第２のスイッチング素子Ｑ２の
零電流ターンオフ動作が可能となり、スイッチング損失
を低減できる。
【００２５】（８）前記整流平滑回路は、前記２次巻線
の出力を整流するダイオードを含み、該ダイオードに並
列に接続された容量性インピーダンスを備えることを特
徴とする。
の出力を整流するダイオードを含み、該ダイオードに並
列に接続された容量性インピーダンスを備えることを特
徴とする。
【００２６】ダイオードに並列に接続される容量性イン
ピーダンスにより、ダイオードの逆回復損失を低減し高
効率化を図ることができる。
ピーダンスにより、ダイオードの逆回復損失を低減し高
効率化を図ることができる。
【００２７】（９）前記整流回路は、第１のスイッチン
グ素子Ｑ１がオンしている期間にトランスＴの１次巻線
にエネルギーを蓄え、第１のスイッチング素子Ｑ１がオ
フしている期間にトランスＴの２次巻線からエネルギー
を放出するように構成されていることを特徴とする。
グ素子Ｑ１がオンしている期間にトランスＴの１次巻線
にエネルギーを蓄え、第１のスイッチング素子Ｑ１がオ
フしている期間にトランスＴの２次巻線からエネルギー
を放出するように構成されていることを特徴とする。
【００２８】この構成では、トランスＴの２次側のダイ
オードが最低１つでよく、これにより、スイッチング電
源装置の小型軽量化、低コスト化を図ることができる。
なお、第１のスイッチング素子Ｑ１がオンおよびオフの
両期間とも２次側出力を整流する回路を設ける場合に
は、ダイオードが最低２つ必要となる。
オードが最低１つでよく、これにより、スイッチング電
源装置の小型軽量化、低コスト化を図ることができる。
なお、第１のスイッチング素子Ｑ１がオンおよびオフの
両期間とも２次側出力を整流する回路を設ける場合に
は、ダイオードが最低２つ必要となる。
【００２９】
【発明の実施の形態】図２は、本発明の実施形態である
スイッチング電源装置の回路図である。
スイッチング電源装置の回路図である。
【００３０】トランスＴは、１次巻線Ｎｐ (巻数Ｎ
ｐ）、２次巻線Ｎｓ (巻数Ｎｓ）、駆動巻線Ｎｂ１ (巻
数Ｎｂ１）、Ｎｂ２ (巻数Ｎｂ２）を有し、１次巻線Ｎ
ｐは、インダクタＬ、第１のスイッチ回路Ｓ１および入
力電源Ｅに直列に接続されている。なお、インダクタＬ
はトランスＴの漏れインダクタで構成することが可能
で、入力電源Ｅは、交流入力電圧を整流平滑したもので
もよい。また、第２のスイッチ回路Ｓ２は、キャパシタ
Ｃに直列に接続され、この直列回路の一端が第１のスイ
ッチ回路Ｓ１の一端に接続され、他端が入力電源Ｅとイ
ンダクタＬの接続点に接続されている。
ｐ）、２次巻線Ｎｓ (巻数Ｎｓ）、駆動巻線Ｎｂ１ (巻
数Ｎｂ１）、Ｎｂ２ (巻数Ｎｂ２）を有し、１次巻線Ｎ
ｐは、インダクタＬ、第１のスイッチ回路Ｓ１および入
力電源Ｅに直列に接続されている。なお、インダクタＬ
はトランスＴの漏れインダクタで構成することが可能
で、入力電源Ｅは、交流入力電圧を整流平滑したもので
もよい。また、第２のスイッチ回路Ｓ２は、キャパシタ
Ｃに直列に接続され、この直列回路の一端が第１のスイ
ッチ回路Ｓ１の一端に接続され、他端が入力電源Ｅとイ
ンダクタＬの接続点に接続されている。
【００３１】第１のスイッチ回路Ｓ１は、第１のスイッ
チング素子である電界効果トランジスタＱ１（以下、Ｆ
ＥＴ Ｑ１）と、これに並列接続される第１のダイオー
ドＤ１とで構成され、第２のスイッチ回路Ｓ２は、第２
のスイッチング素子である電界効果トランジスタＱ２
（以下、ＦＥＴ Ｑ２）と、これに並列接続される第２
のダイオードＤ２とで構成されている。また、駆動巻線
Ｎｂ１とＦＥＴ Ｑ１との間にはＦＥＴ Ｑ１のターン
オンタイミングおよびターンオフタイミングを制御する
制御回路１１が接続され、駆動巻線Ｎｂ２とＦＥＴ Ｑ
２との間には、ＦＥＴ Ｑ２のターンオンタイミングお
よびターンオフタイミングを制御する制御回路１２が接
続されている。これらの制御回路１１、１２は、ＦＥＴ
Ｑ１、Ｑ２の両スイッチング素子がともにオフする期
間を挟んで交互にオン／オフするよう動作する。
チング素子である電界効果トランジスタＱ１（以下、Ｆ
ＥＴ Ｑ１）と、これに並列接続される第１のダイオー
ドＤ１とで構成され、第２のスイッチ回路Ｓ２は、第２
のスイッチング素子である電界効果トランジスタＱ２
（以下、ＦＥＴ Ｑ２）と、これに並列接続される第２
のダイオードＤ２とで構成されている。また、駆動巻線
Ｎｂ１とＦＥＴ Ｑ１との間にはＦＥＴ Ｑ１のターン
オンタイミングおよびターンオフタイミングを制御する
制御回路１１が接続され、駆動巻線Ｎｂ２とＦＥＴ Ｑ
２との間には、ＦＥＴ Ｑ２のターンオンタイミングお
よびターンオフタイミングを制御する制御回路１２が接
続されている。これらの制御回路１１、１２は、ＦＥＴ
Ｑ１、Ｑ２の両スイッチング素子がともにオフする期
間を挟んで交互にオン／オフするよう動作する。
【００３２】２次巻線Ｎｓには、整流用のダイオードＤ
ｓと平滑コンデンサＣｏとからな整流平滑回路が接続さ
れている。ダイオードＤｓには並列に容量性インピーダ
ンスであるキャパシタＣｓが接続されている。また、整
流平滑回路の出力側には出力電圧を検出する検出回路１
４が接続され、検出信号は制御回路１１にフィードバッ
クされる。この検出回路１４は、２次側出力電圧が一定
となるように制御回路１１に検出信号をフィードバック
するものであって、たとえば、フォトダイオードを含む
周知の回路で構成されている。
ｓと平滑コンデンサＣｏとからな整流平滑回路が接続さ
れている。ダイオードＤｓには並列に容量性インピーダ
ンスであるキャパシタＣｓが接続されている。また、整
流平滑回路の出力側には出力電圧を検出する検出回路１
４が接続され、検出信号は制御回路１１にフィードバッ
クされる。この検出回路１４は、２次側出力電圧が一定
となるように制御回路１１に検出信号をフィードバック
するものであって、たとえば、フォトダイオードを含む
周知の回路で構成されている。
【００３３】さらに、本実施形態のスイッチング電源装
置では、上記駆動巻線Ｎｂ２の終端と入力電源Ｅとの間
にキャパシタＣａとインダクタ成分であるフェライトビ
ーズＢＥＡとの直列回路からなる容量性インピーダンス
が接続されている。
置では、上記駆動巻線Ｎｂ２の終端と入力電源Ｅとの間
にキャパシタＣａとインダクタ成分であるフェライトビ
ーズＢＥＡとの直列回路からなる容量性インピーダンス
が接続されている。
【００３４】次に動作を説明する。
【００３５】第１のスイッチング素子Ｑ１がオンする
と、入力電圧Ｖｉｎが１次巻線Ｎｐに印加され、電流が
流れてトランスＴにエネルギーが蓄えられる。第１のス
イッチング素子Ｑ１がターンオフすると、トランスＴの
１次巻線Ｎｐの電圧は反転し、１次側ではインダクタＬ
とキャパシタＣとの共振が始まり、２次側ではトランス
Ｔに蓄えられたエネルギーが電流として２次巻線Ｎｓよ
り放出される。この時の１次側の状態を詳しく説明する
と次のようである。
と、入力電圧Ｖｉｎが１次巻線Ｎｐに印加され、電流が
流れてトランスＴにエネルギーが蓄えられる。第１のス
イッチング素子Ｑ１がターンオフすると、トランスＴの
１次巻線Ｎｐの電圧は反転し、１次側ではインダクタＬ
とキャパシタＣとの共振が始まり、２次側ではトランス
Ｔに蓄えられたエネルギーが電流として２次巻線Ｎｓよ
り放出される。この時の１次側の状態を詳しく説明する
と次のようである。
【００３６】第１のスイッチング素子Ｑ１がターンオフ
すると、インダクタＬに蓄えられていたエネルギーが図
の右方向に、すなわち、１次巻線Ｎｐ、ＦＥＴ Ｑ２の
寄生容量とダイオードＤ２の並列回路、キャパシタＣに
向けて該キャパシタＣの充電電流として放出される。こ
の時、インダクタＬのエネルギーはキャパシタＣに吸収
されることとなるために、インダクタＬによるサージは
発生しない。この時、キャパシタＣへの充電電流はＦＥ
Ｔ Ｑ２の寄生容量の逆帯電電荷を放電する動作となる
が、この寄生容量の電荷が放電された後にダイオードＤ
２（ダイオードＤ２を接続しない場合はＦＥＴ Ｑ２の
寄生ダイオード）が導通する。一方、駆動巻線Ｎｂ２の
電圧は、抵抗とコンデンサの直列回路からなる遅延回路
を含む制御回路１２で遅延されてＦＥＴ Ｑ２の制御端
子（ゲート）に印加されるために、ＦＥＴ Ｑ２は、Ｆ
ＥＴ Ｑ１がターンオフした後若干遅延してターンオン
する。ここで、前記ダイオードＤ２の導通状態でＦＥＴ
Ｑ２をターンオンすることにより、そのターンオンは
零電圧スイッチング動作となる。この動作により、ＦＥ
Ｔ Ｑ２のスイッチングロスを大幅に低減することがで
きる。
すると、インダクタＬに蓄えられていたエネルギーが図
の右方向に、すなわち、１次巻線Ｎｐ、ＦＥＴ Ｑ２の
寄生容量とダイオードＤ２の並列回路、キャパシタＣに
向けて該キャパシタＣの充電電流として放出される。こ
の時、インダクタＬのエネルギーはキャパシタＣに吸収
されることとなるために、インダクタＬによるサージは
発生しない。この時、キャパシタＣへの充電電流はＦＥ
Ｔ Ｑ２の寄生容量の逆帯電電荷を放電する動作となる
が、この寄生容量の電荷が放電された後にダイオードＤ
２（ダイオードＤ２を接続しない場合はＦＥＴ Ｑ２の
寄生ダイオード）が導通する。一方、駆動巻線Ｎｂ２の
電圧は、抵抗とコンデンサの直列回路からなる遅延回路
を含む制御回路１２で遅延されてＦＥＴ Ｑ２の制御端
子（ゲート）に印加されるために、ＦＥＴ Ｑ２は、Ｆ
ＥＴ Ｑ１がターンオフした後若干遅延してターンオン
する。ここで、前記ダイオードＤ２の導通状態でＦＥＴ
Ｑ２をターンオンすることにより、そのターンオンは
零電圧スイッチング動作となる。この動作により、ＦＥ
Ｔ Ｑ２のスイッチングロスを大幅に低減することがで
きる。
【００３７】ＦＥＴ Ｑ２がオンすると、キャパシタＣ
に充電されていた電位に基づく放電電流が流れる。この
放電電流によって、インダクタＬと１次巻線Ｎｐにエネ
ルギーが蓄積される。この時に流れる放電電流は、キャ
パシタＣとインダクタＬとの共振電流となり、共振電流
の立ち上がりは極めてゆるやかなものとなる。その結
果、２次巻線Ｎｓの出力電流は零電流から立ち上がる正
弦波状の波形の一部（山型の波形形状）となり、２次巻
線電流の立ち上がり時にほとんどサージ電流が発生しな
くなる。
に充電されていた電位に基づく放電電流が流れる。この
放電電流によって、インダクタＬと１次巻線Ｎｐにエネ
ルギーが蓄積される。この時に流れる放電電流は、キャ
パシタＣとインダクタＬとの共振電流となり、共振電流
の立ち上がりは極めてゆるやかなものとなる。その結
果、２次巻線Ｎｓの出力電流は零電流から立ち上がる正
弦波状の波形の一部（山型の波形形状）となり、２次巻
線電流の立ち上がり時にほとんどサージ電流が発生しな
くなる。
【００３８】ＦＥＴ Ｑ２がオンして制御回路１２に設
けられているＣＲ時定数回路によって決まる所定の時間
が経過すると、同じく制御回路１２に設けられているト
ランジスタがオンして、ＦＥＴ Ｑ２がターンオフす
る。すると、インダクタＬ及び１次巻線Ｎｐに蓄えられ
ていたエネルギーが、今度は図の左方向に流れる電流と
して放出され、入力電源Ｖｉｎ、ＦＥＴ Ｑ１の寄生容
量とダイオードＤ１の並列回路、１次巻線Ｎｐを介して
流れる。この電流はＦＥＴ Ｑ１の寄生容量の充電電荷
を放電することになり、その放電が終了した状態でダイ
オードＤ１（ダイオードＤ１を設けない場合にはＦＥＴ
Ｑ１の寄生ダイオード）の両端電圧が零となり、ダイ
オードＤ１が導通を始める。ここで、ＦＥＴ Ｑ２がタ
ーンオフすることにより、駆動巻線Ｎｂ１に発生する電
圧が、抵抗ＲとコンデンサＣの直列回路からなる遅延回
路を含む制御回路１１によって遅延してＦＥＴ Ｑ１の
制御端子（ゲート端子）に印加される。このタイミング
では、前述のように、ダイオードＤ１の両端電圧が零と
なっているために、このＦＥＴ Ｑ１は零電圧スイッチ
ング動作する。ＦＥＴ Ｑ１が零電圧スイッチング動作
でターンオンすると、再び、インダクタＬと１次巻線Ｎ
ｐへのエネルギーの蓄積が開始する。なお、図３は、図
２の回路の動作波形図である。図において、Ｖｄｓ１
は、ＦＥＴ Ｑ１のソースードレイン間電圧、Ｖｄｓ２
は、ＦＥＴ Ｑ２のソースードレイン間電圧、Ｉｄ１
は、ＦＥＴ Ｑ１に流入する電流、Ｉｄ２は、ＦＥＴ
Ｑ２に流入する電流、ｉｓは、２次巻線電流である。
けられているＣＲ時定数回路によって決まる所定の時間
が経過すると、同じく制御回路１２に設けられているト
ランジスタがオンして、ＦＥＴ Ｑ２がターンオフす
る。すると、インダクタＬ及び１次巻線Ｎｐに蓄えられ
ていたエネルギーが、今度は図の左方向に流れる電流と
して放出され、入力電源Ｖｉｎ、ＦＥＴ Ｑ１の寄生容
量とダイオードＤ１の並列回路、１次巻線Ｎｐを介して
流れる。この電流はＦＥＴ Ｑ１の寄生容量の充電電荷
を放電することになり、その放電が終了した状態でダイ
オードＤ１（ダイオードＤ１を設けない場合にはＦＥＴ
Ｑ１の寄生ダイオード）の両端電圧が零となり、ダイ
オードＤ１が導通を始める。ここで、ＦＥＴ Ｑ２がタ
ーンオフすることにより、駆動巻線Ｎｂ１に発生する電
圧が、抵抗ＲとコンデンサＣの直列回路からなる遅延回
路を含む制御回路１１によって遅延してＦＥＴ Ｑ１の
制御端子（ゲート端子）に印加される。このタイミング
では、前述のように、ダイオードＤ１の両端電圧が零と
なっているために、このＦＥＴ Ｑ１は零電圧スイッチ
ング動作する。ＦＥＴ Ｑ１が零電圧スイッチング動作
でターンオンすると、再び、インダクタＬと１次巻線Ｎ
ｐへのエネルギーの蓄積が開始する。なお、図３は、図
２の回路の動作波形図である。図において、Ｖｄｓ１
は、ＦＥＴ Ｑ１のソースードレイン間電圧、Ｖｄｓ２
は、ＦＥＴ Ｑ２のソースードレイン間電圧、Ｉｄ１
は、ＦＥＴ Ｑ１に流入する電流、Ｉｄ２は、ＦＥＴ
Ｑ２に流入する電流、ｉｓは、２次巻線電流である。
【００３９】以上の動作によって、ＦＥＴ Ｑ１とＦＥ
Ｔ Ｑ２とが両スイッチング素子が共にオフとなる期間
を挟んで交互にオンオフ動作し、これらのスイッチング
素子のスイッチング動作は零電圧スイッチング動作とな
り、且つ、２次巻線電流の波形は零電流から立ち上がる
正弦波状の波形の一部（山型の波形形状）となる。これ
により、スイッチング損失を大幅に低減することがで
き、且つサージが発生するのを防止することができる。
Ｔ Ｑ２とが両スイッチング素子が共にオフとなる期間
を挟んで交互にオンオフ動作し、これらのスイッチング
素子のスイッチング動作は零電圧スイッチング動作とな
り、且つ、２次巻線電流の波形は零電流から立ち上がる
正弦波状の波形の一部（山型の波形形状）となる。これ
により、スイッチング損失を大幅に低減することがで
き、且つサージが発生するのを防止することができる。
【００４０】また、以上のスイッチング電源装置におい
て、ＦＥＴ Ｑ１の両端電圧の急峻な電圧変化により発
生する輻射ノイズは、キャパシタＣａによって低減され
る。今、１次巻線Ｎｐにその巻線と同方向に巻き上げた
駆動巻線Ｎｂ２（３次巻線）のインダクタンスをＬａと
すれば、ＦＥＴ Ｑ１の両端電圧が変化する期間におけ
る共振周波数ｆｒは、
て、ＦＥＴ Ｑ１の両端電圧の急峻な電圧変化により発
生する輻射ノイズは、キャパシタＣａによって低減され
る。今、１次巻線Ｎｐにその巻線と同方向に巻き上げた
駆動巻線Ｎｂ２（３次巻線）のインダクタンスをＬａと
すれば、ＦＥＴ Ｑ１の両端電圧が変化する期間におけ
る共振周波数ｆｒは、
【００４１】
【数３】
【００４２】のように表すことができるから、キャパシ
タＣａの容量を大きくすることによって共振周波数ｆｒ
が低くなり、これにより高周波ノイズ成分すなわち輻射
ノイズが低減される。ここで、（３）式の分母のインダ
クタンス成分は（Ｌｐ＋Ｌａ）である一方、キャパシタ
Ｃ１をＦＥＴ Ｑ１に並列接続することによって輻射ノ
イズを低減する図１に示すような構成では、その共振周
波数ｆｒが（１）式のようになるから、図１と図２の各
装置での共振周波数ｆｒを同一とした場合、キャパシタ
Ｃａの容量はキャパシタＣ１の容量よりも小さくてすむ
ことになる。また、キャパシタＣ１、およびキャパシタ
Ｃａが吸収できる静電エネルギーＷ´およびＷは、次の
ようになる。
タＣａの容量を大きくすることによって共振周波数ｆｒ
が低くなり、これにより高周波ノイズ成分すなわち輻射
ノイズが低減される。ここで、（３）式の分母のインダ
クタンス成分は（Ｌｐ＋Ｌａ）である一方、キャパシタ
Ｃ１をＦＥＴ Ｑ１に並列接続することによって輻射ノ
イズを低減する図１に示すような構成では、その共振周
波数ｆｒが（１）式のようになるから、図１と図２の各
装置での共振周波数ｆｒを同一とした場合、キャパシタ
Ｃａの容量はキャパシタＣ１の容量よりも小さくてすむ
ことになる。また、キャパシタＣ１、およびキャパシタ
Ｃａが吸収できる静電エネルギーＷ´およびＷは、次の
ようになる。
【００４３】
【数４】
【００４４】上記（４）式から、キャパシタＣ１とＣａ
が吸収できる静電エネルギーＷを同じとすると、キャパ
シタＣａがより小さな容量ですむことがわかる。よっ
て、図２に示す実施形態では、一定の輻射ノイズを低減
する場合、キャパシタＣａの容量をキャパシタＣ１に比
べて小さくすることができる。これにより、スイッチン
グ電源装置の小型化、低コスト化を図ることができる。
図３においては、キャパシタＣ１と同容量のＣａを接続
した場合に、ＦＥＴ Ｑ１の両端の電圧Ｖｄｓ１が変化
する期間において傾きが緩やかになっている。
が吸収できる静電エネルギーＷを同じとすると、キャパ
シタＣａがより小さな容量ですむことがわかる。よっ
て、図２に示す実施形態では、一定の輻射ノイズを低減
する場合、キャパシタＣａの容量をキャパシタＣ１に比
べて小さくすることができる。これにより、スイッチン
グ電源装置の小型化、低コスト化を図ることができる。
図３においては、キャパシタＣ１と同容量のＣａを接続
した場合に、ＦＥＴ Ｑ１の両端の電圧Ｖｄｓ１が変化
する期間において傾きが緩やかになっている。
【００４５】ここで、ＦＥＴ Ｑ１の両端の電圧Ｖｄｓ
１が変化する際のトランスの１次巻線Ｎｐに流れる電流
をｉｐとすれば、ＦＥＴ Ｑ１の両端の電圧の電圧上昇
率である傾きａは、キャパシタＣ１を接続した場合、以
下のようになる。
１が変化する際のトランスの１次巻線Ｎｐに流れる電流
をｉｐとすれば、ＦＥＴ Ｑ１の両端の電圧の電圧上昇
率である傾きａは、キャパシタＣ１を接続した場合、以
下のようになる。
【００４６】
【数５】
【００４７】これに対し、キャパシタＣａを接続した場
合、次のようになる。
合、次のようになる。
【００４８】
【数６】
【００４９】上記（５）式、（６）式からキャパシタＣ
１と同容量のキャパシタＣａを接続した場合、ＦＥＴ
Ｑ１の両端の電圧Ｖｄｓ１の傾きが、Ｃａを接続した場
合の方が緩やかになっているのがわかる。電圧上昇率ｄ
Ｖ／ｄｔが高い場合には、輻射ノイズが大きいだけでな
く、ＦＥＴ内部の寄生トランジスタの誤動作により電流
集中現象が起きて素子が破壊する場合があり、キャパシ
タＣａによりこれを防止することができる。
１と同容量のキャパシタＣａを接続した場合、ＦＥＴ
Ｑ１の両端の電圧Ｖｄｓ１の傾きが、Ｃａを接続した場
合の方が緩やかになっているのがわかる。電圧上昇率ｄ
Ｖ／ｄｔが高い場合には、輻射ノイズが大きいだけでな
く、ＦＥＴ内部の寄生トランジスタの誤動作により電流
集中現象が起きて素子が破壊する場合があり、キャパシ
タＣａによりこれを防止することができる。
【００５０】さらに、上記の実施形態では、以下の利点
がある。
がある。
【００５１】駆動巻線Ｎｂ２に接続される容量性インピ
ーダンスを、キャパシタＣａとフェライトビーズＢＥＡ
の直列回路としているために、キャパシタＣａに流れ込
む急峻な電流、特に高周波電流を効果的に抑制すること
ができる。また、キャパシタＣａを接続する３次巻線を
駆動巻線Ｎｂ２と別に設けることも可能であるが、上記
実施形態では、これらの巻線を共通にしている。これに
よりトランスＴの小型化を図ることができる。また、図
２に示すスイッチング電源装置では、ＦＥＴＱ１、Ｑ２
に並列にダイオードＤ１、Ｄ２をそれぞ接続している
が、各ＦＥＴの寄生ダイオードを利用すれば、これらの
ダイオードＤ１、Ｄ２を省略することができ、その分ス
イッチング電源装置の小型軽量化を図ることができる。
また、ＦＥＴＱ１に駆動巻線Ｎｂ１の電圧を制御回路１
１を介して印加し、自励発振させているために、発振回
路や制御回路等のＩＣを必要とせず、電源装置の小型軽
量化、低コスト化を図ることができる。また、インダク
タＬとキャパシタＣとを共振動作させていることによっ
て、インダクタＬに蓄えられたエネルギーを損失とせず
に出力することができるから高効率化を図ることがで
き、ＦＥＴ Ｑ２の零電流ターンオフ動作も可能となっ
てスイッチング損失を低減することができる。また、整
流平滑回路のダイオードＤｓに並列に容量性インピーダ
ンスＣｓを接続することによって、ダイオードＤｓの逆
回復損失を低減し効率を上げることができる。さらに、
上記のスイッチング電源装置では、ＦＥＴ Ｑ１がオン
している期間にトランスＴの１次巻線にエネルギーを蓄
え、ＦＥＴ Ｑ１がオフしている期間にトランスＴの２
次巻線からエネルギーを放出するように構成しているた
めに、ダイオードＤｓとしては１個でよいという利点が
ある。
ーダンスを、キャパシタＣａとフェライトビーズＢＥＡ
の直列回路としているために、キャパシタＣａに流れ込
む急峻な電流、特に高周波電流を効果的に抑制すること
ができる。また、キャパシタＣａを接続する３次巻線を
駆動巻線Ｎｂ２と別に設けることも可能であるが、上記
実施形態では、これらの巻線を共通にしている。これに
よりトランスＴの小型化を図ることができる。また、図
２に示すスイッチング電源装置では、ＦＥＴＱ１、Ｑ２
に並列にダイオードＤ１、Ｄ２をそれぞ接続している
が、各ＦＥＴの寄生ダイオードを利用すれば、これらの
ダイオードＤ１、Ｄ２を省略することができ、その分ス
イッチング電源装置の小型軽量化を図ることができる。
また、ＦＥＴＱ１に駆動巻線Ｎｂ１の電圧を制御回路１
１を介して印加し、自励発振させているために、発振回
路や制御回路等のＩＣを必要とせず、電源装置の小型軽
量化、低コスト化を図ることができる。また、インダク
タＬとキャパシタＣとを共振動作させていることによっ
て、インダクタＬに蓄えられたエネルギーを損失とせず
に出力することができるから高効率化を図ることがで
き、ＦＥＴ Ｑ２の零電流ターンオフ動作も可能となっ
てスイッチング損失を低減することができる。また、整
流平滑回路のダイオードＤｓに並列に容量性インピーダ
ンスＣｓを接続することによって、ダイオードＤｓの逆
回復損失を低減し効率を上げることができる。さらに、
上記のスイッチング電源装置では、ＦＥＴ Ｑ１がオン
している期間にトランスＴの１次巻線にエネルギーを蓄
え、ＦＥＴ Ｑ１がオフしている期間にトランスＴの２
次巻線からエネルギーを放出するように構成しているた
めに、ダイオードＤｓとしては１個でよいという利点が
ある。
【００５２】図４は、本発明の他の実施形態のスイッチ
ング電源装置を示している。この実施形態では、第２の
スイッチ回路Ｓ２とキャパシタＣとの直列回路を第１の
スイッチ回路Ｓ１に対し並列に接続している。また、図
５は、本発明のさらに他の実施形態のスイッチング電源
装置の回路図を示している。この実施形態では、キャパ
シタＣ、インダクタＬおよび１次巻線Ｎｐの直列回路に
並列に第２のスイッチ素子Ｓ２を接続している。この実
施形態では、キャパシタＣに充電されるエネルギーもト
ランスＴの２次側に放出され、効率をさらに良くするこ
とができる。また、ＦＥＴ Ｑ１、Ｑ２の直列回路の両
端に印加される電圧が低下するために、これらの素子と
して耐圧のより低いものを使用することが可能になる。
ング電源装置を示している。この実施形態では、第２の
スイッチ回路Ｓ２とキャパシタＣとの直列回路を第１の
スイッチ回路Ｓ１に対し並列に接続している。また、図
５は、本発明のさらに他の実施形態のスイッチング電源
装置の回路図を示している。この実施形態では、キャパ
シタＣ、インダクタＬおよび１次巻線Ｎｐの直列回路に
並列に第２のスイッチ素子Ｓ２を接続している。この実
施形態では、キャパシタＣに充電されるエネルギーもト
ランスＴの２次側に放出され、効率をさらに良くするこ
とができる。また、ＦＥＴ Ｑ１、Ｑ２の直列回路の両
端に印加される電圧が低下するために、これらの素子と
して耐圧のより低いものを使用することが可能になる。
【００５３】
【発明の効果】本発明によれば、従来に比してより小型
のキャパシタで一定の輻射ノイズを低減し、また、スイ
ッチング素子の電圧変化ストレスを低減することができ
るために、スイッチング電源装置の小型化、低コスト化
を図ることができる。
のキャパシタで一定の輻射ノイズを低減し、また、スイ
ッチング素子の電圧変化ストレスを低減することができ
るために、スイッチング電源装置の小型化、低コスト化
を図ることができる。
【図１】従来のスイッチング電源装置の回路例を示す図
【図２】本発明の実施形態のスイッチング電源装置の回
路図
路図
【図３】同実施形態の動作波形図
【図４】本発明の他の実施形態のスイッチング電源装置
の回路図
の回路図
【図５】本発明のさらに他の実施形態のスイッチング電
源装置の回路図
源装置の回路図
Ｔ−トランス Ｎｐ−１次巻線 Ｎｓ−２次巻線 Ｎｂ１，Ｎｂ２−駆動巻線 Ｓ１−第１のスイッチ回路 Ｓ２−第２のスイッチ回路 Ｃａ−容量性インピーダンス回路のキャパシタ ＢＥＡ−容量性インピーダンス回路のフェライトビーズ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 健太郎 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5H730 AA02 AA15 BB43 BB52 BB61 DD04 EE02 EE07 FD01
Claims (9)
- 【請求項１】１次巻線、２次巻線を有するトランスと第
１のスイッチ回路と入力電源とが直列に接続され、第２
のスイッチ回路とキャパシタＣとの直列回路が前記第１
のスイッチ回路の１端に接続され、前記トランスＴの２
次巻線に整流平滑回路が接続され、 第１のスイッチ回路を第１のスイッチング素子Ｑ１，第
１のダイオードＤ１の並列接続回路で構成し、 第２のスイッチ回路を第２のスイッチング素子Ｑ２，第
２のダイオードＤ２の並列接続回路で構成し、 第１・第２のスイッチング素子Ｑ１，Ｑ２を両スイッチ
ング素子が共にオフする期間を挟んで交互にオン／オフ
するスイッチング制御回路を備えたスイッチング電源装
置において、 前記トランスＴに１次巻線と同方向に巻き上げた３次巻
線を設け、この巻線の終端と入力電源との間に容量性イ
ンピーダンスを接続したことを特徴とするスイッチング
電源装置。 - 【請求項２】前記容量性インピーダンスを、キャパシタ
とインダクタの直列回路で構成したことを特徴とする、
請求項１記載のスイッチング電源装置。 - 【請求項３】前記インダクタとして、フェライトビーズ
を用いたことを特徴とする請求項１または２記載のスイ
ッチング電源装置。 - 【請求項４】前記３次巻線に発生する電圧を用いて、前
記第２のスイッチング素子Ｑ２をオンさせることを特徴
とする請求項１〜３のいずれかに記載のスイッチング電
源装置。 - 【請求項５】前記第１のスイッチング素子Ｑ１または第
２のスイッチング素子Ｑ２のいずれか、または両方を電
界効果トランジスタで構成したことを特徴とする請求項
１〜４のいずれかに記載のスイッチング電源装置。 - 【請求項６】前記トランスＴに第１のスイッチング素子
Ｑ１をターンオンさせる電圧を発生させる駆動巻線を設
け、自励発振させることを特徴とする、請求項１〜５の
いずれかに記載のスイッチング電源装置。 - 【請求項７】前記トランスＴが１次巻線と２次巻線間に
有する漏れインダクタまたは前記トランスＴに直列に接
続されたインダクタを備え、該インダクタと前記キャパ
シタとで共振回路を構成することを特徴とする請求項１
〜６のいずれかに記載のスイッチング電源装置。 - 【請求項８】前記整流平滑回路は、前記２次巻線の出力
を整流するダイオードを含み、該ダイオードに並列に接
続された容量性インピーダンスを備えることを特徴とす
る請求項１〜７のいずれかに記載のスイッチング電源装
置。 - 【請求項９】前記整流回路は、第１のスイッチング素子
Ｑ１がオンしている期間にトランスＴの１次巻線にエネ
ルギを蓄え、第１のスイッチング素子Ｑ１がオフしてい
る期間にトランスＴの２次巻線からエネルギーを放出す
るように構成されていることを特徴とする請求項１〜８
のいずれかに記載のスイッチング電源装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000310876A JP3475926B2 (ja) | 2000-10-11 | 2000-10-11 | スイッチング電源装置 |
| US09/977,914 US6590790B2 (en) | 2000-10-11 | 2001-10-09 | Switching power supply device |
| CNB011363576A CN1183652C (zh) | 2000-10-11 | 2001-10-11 | 开关电源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000310876A JP3475926B2 (ja) | 2000-10-11 | 2000-10-11 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002119054A true JP2002119054A (ja) | 2002-04-19 |
| JP3475926B2 JP3475926B2 (ja) | 2003-12-10 |
Family
ID=18790744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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