JP2002119054A - スイッチング電源装置 - Google Patents

スイッチング電源装置

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JP2002119054A JP2000310876A JP2000310876A JP2002119054A JP 2002119054 A JP2002119054 A JP 2002119054A JP 2000310876 A JP2000310876 A JP 2000310876A JP 2000310876 A JP2000310876 A JP 2000310876A JP 2002119054 A JP2002119054 A JP 2002119054A
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Abstract

(57)【要約】 【課題】より小さな容量性インピーダンスを使用するこ
とによって、より大きな輻射ノイズ低減効果を得て、ス
イッチング素子の電圧上昇率のストレスによるスイッチ
ング素子の破壊を防止する。 【解決手段】トランスTと第1のスイッチ回路S1と入
力電源Eとが直列に接続され、第2のスイッチ回路S2
とキャパシタCとの直列回路が第1のスイッチ回路S1
の一端に接続され、トランスTの1次巻線Npに同方向
に巻き上げた駆動巻線Nb2を設け、この巻線Nb2の
終端と入力電源Eとの間にキャパシタCaとインダクタ
であるフェライトビーズBEAとの直列回路からなる容
量性インピーダンスを接続する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スイッチング時の
低ノイズ化を図ることのできるスイッチング電源装置に
関する。
【0002】
【従来の技術】トランスの1次側にスイッチング素子を
接続し、このスイッチング素子を自励または他励で発振
させてトランスTの2次側から出力を得るスイッチング
電源装置では、スイッチング素子のオン/オフ時に、同
スイッチング素子の両端電圧がパルス状に変化するため
に、その立ち上がり時または立ち下がり時に外部に対し
輻射ノイズを発生する。この輻射ノイズは、その輻射エ
ネルギーがある程度以上であると外部の機器に対して悪
影響を及ぼすために、何らかの方法によって低減させる
ことが要求されている。従来、この輻射ノイズを効果的
に低減する方法として、スイッチング素子の両端にキャ
パシタを接続し、急峻な電圧変化を和らげることによっ
て高周波ノイズ成分を除去するようにしていた。
【0003】図1は、このキャパシタを接続した従来の
スイッチング電源装置の1例を示している。
【0004】この図1に示すスイッチング電源装置は、
1次巻線Np、2次巻線Nsを有するトランスTと第1
のスイッチ回路S1と入力電源Eとが直列に接続されて
おり、第2のスイッチ回路S2とキャパシタCとの直列
回路は第1のスイッチ回路S1の一端に接続され、トラ
ンスTの2次巻線には整流平滑回路が接続されている。
また、自励発振動作を行う。なお、同図に示すスイッチ
ング電源装置の詳細については、特開平11−1876
64号公報に開示されている。このスイッチング電源装
置では、第1のスイッチ回路S1の第1のスイッチング
素子Q1に並列にキャパシタC1が接続され、また、第
2のスイッチ回路S2の第2のスイッチング素子Q2に
並列にキャパシタC2が接続されている。これらのキャ
パシタC1、C2によって第1、第2のスイッチング素
子Q1、Q2の両端に発生する電圧の急峻な変化を和ら
げ、高周波ノイズ成分を除去するようにしている。
【0005】
【発明が解決しようとする課題】しかし、図1に示すよ
うなスイッチング電源装置では、キャパシタC1、C2
は、高耐圧特性が必要であり、且つ、輻射ノイズの一定
の低減効果を得るためにはそれらの容量値をある程度以
上に大きくする必要がある。このため、これらのキャパ
シタC1、C2が大型化し、スイッチング電源装置の小
型化、低コスト化を妨げる不都合が生じていた。
【0006】本発明の目的は、より小さな容量性インピ
ーダンスを使用することによって、より大きな輻射ノイ
ズ低減効果を得ることのできるスイッチング電源装置を
提供することにある。
【0007】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のように構成する。
【0008】(1)1次巻線、2次巻線を有するトラン
スと第1のスイッチ回路と入力電源とが直列に接続さ
れ、第2のスイッチ回路とキャパシタCとの直列回路が
前記第1のスイッチ回路の1端に接続され、前記トラン
スTの2次巻線に整流平滑回路が接続され、第1のスイ
ッチ回路を第1のスイッチング素子Q1,第1のダイオ
ードD1の並列接続回路で構成し、第2のスイッチ回路
を第2のスイッチング素子Q2,第2のダイオードD2
の並列接続回路で構成し、第1・第2のスイッチング素
子Q1,Q2を両スイッチング素子が共にオフする期間
を挟んで交互にオン/オフするスイッチング制御回路を
備えたスイッチング電源装置において、前記トランスT
に1次巻線と同方向に巻き上げた3次巻線を設け、この
巻線の終端と入力電源との間に容量性インピーダンスを
接続したことを特徴とする。今、図1においてトランス
Tの1次巻線NpのインダクタンスをLpとすれば、第
1のスイッチング素子Q1の両端電圧が変化する期間に
おける共振周波数frは、次のように表せる。なお、第
1のスイッチング素子Q1の寄生容量はここでは無視さ
れるものとする。
【0009】
【数1】
【0010】上記の(1)式よりキャパシタC1の容量
が大きいほど共振周波数frが低くなり、高周波ノイズ
成分が低減されることになる。
【0011】これに対し、図2に示すように、本発明
は、トランスTの1次巻線Np(巻数をNpとする)に
同方向に巻き上げた3次巻線(図2では、巻数がNb2
である第2の駆動巻線Nb2が対応する)を設け、この
巻線の終端と入力電源Eとの間に容量性インピーダンス
を接続したものであって、キャパシタC1、C2を接続
しない、または小さな容量値とする。そして、上記容量
性インピーダンスをCa、第3の巻線のインダクタンス
をLaとすれば、第1のスイッチング素子Q1の両端電
圧が変化する期間における共振周波数frは、次のよう
に表せる。
【0012】
【数2】
【0013】上記(1)式と(2)式を比較すると、共
振周波数frが同じの場合、キャパシタC1に比べキャ
パシタCaを小型化できることが分かる。このように本
発明では、3次巻線の終端と入力電源間に容量性インピ
ーダンスを接続して、スイッチング素子の両端電圧の急
激な電圧変化により発生する輻射ノイズを低減するため
に、この容量性インピーダンスの容量を小さくでき、ス
イッチング電源装置の小型化、低コスト化を図ることが
できる。
【0014】(2)前記容量性インピーダンスを、キャ
パシタとインダクタの直列回路で構成したことを特徴と
する。
【0015】この構成では、キャパシタに流れ込む急峻
な電流を抑制することができ、低ノイズ化を図ることが
できる。
【0016】(3)前記インダクタとして、フェライト
ビーズを用いたことを特徴とする。小型で、低コストの
フェライトビーズを用いることにより、キャパシタに流
れ込む急峻な電流、特に高周波電流を抑制することがで
き、低ノイズ化を図ることができる。
【0017】(4)前記3次巻線に発生する電圧を用い
て、前記第2のスイッチング素子Q2をオンさせること
を特徴とする。
【0018】3次巻線と、第2のスイッチング素子Q2
をオンさせる駆動巻線を共通にすることによって、トラ
ンスTの小型化を図ることができる。
【0019】(5)前記第1のスイッチング素子Q1ま
たは第2のスイッチング素子Q2のいずれか、または両
方を電界効果トランジスタで構成したことを特徴とす
る。
【0020】2つのスイッチング素子Q1、Q2のいず
れか、または両方を電界効果トランジスタで構成するこ
とにより、電界効果トランジスタの寄生ダイオードを上
記第1、第2のダイオードD1、D2の代わりに使用す
ることができる。このようにすると、スイッチ部品とし
てのダイオードD1、D2が不要となり、スイッチング
電源装置の小型軽量化を図ることができる。
【0021】(6)前記トランスTに第1のスイッチン
グ素子Q1をターンオンさせる電圧を発生させる駆動巻
線を設け、自励発振させることを特徴とする。
【0022】トランスTにスイッチング素子駆動用の巻
線を設け、自励発振させることによって、発振回路や制
御回路等のICを必要とせず、スイッチング電源装置の
小型軽量化、低コスト化を図ることができる。
【0023】(7)前記トランスTが1次巻線と2次巻
線間に有する漏れインダクタまたは前記トランスTに直
列に接続されたインダクタを備え、該インダクタと前記
キャパシタとで共振回路を構成することを特徴とする。
【0024】前記インダクタとキャパシタとで共振動作
をさせることによって、インダクタに蓄えられたエネル
ギーを損失とせずに出力することができ、高効率化を図
ることができる。また、第2のスイッチング素子Q2の
零電流ターンオフ動作が可能となり、スイッチング損失
を低減できる。
【0025】(8)前記整流平滑回路は、前記2次巻線
の出力を整流するダイオードを含み、該ダイオードに並
列に接続された容量性インピーダンスを備えることを特
徴とする。
【0026】ダイオードに並列に接続される容量性イン
ピーダンスにより、ダイオードの逆回復損失を低減し高
効率化を図ることができる。
【0027】(9)前記整流回路は、第1のスイッチン
グ素子Q1がオンしている期間にトランスTの1次巻線
にエネルギーを蓄え、第1のスイッチング素子Q1がオ
フしている期間にトランスTの2次巻線からエネルギー
を放出するように構成されていることを特徴とする。
【0028】この構成では、トランスTの2次側のダイ
オードが最低1つでよく、これにより、スイッチング電
源装置の小型軽量化、低コスト化を図ることができる。
なお、第1のスイッチング素子Q1がオンおよびオフの
両期間とも2次側出力を整流する回路を設ける場合に
は、ダイオードが最低2つ必要となる。
【0029】
【発明の実施の形態】図2は、本発明の実施形態である
スイッチング電源装置の回路図である。
【0030】トランスTは、1次巻線Np (巻数N
p)、2次巻線Ns (巻数Ns)、駆動巻線Nb1 (巻
数Nb1)、Nb2 (巻数Nb2)を有し、1次巻線N
pは、インダクタL、第1のスイッチ回路S1および入
力電源Eに直列に接続されている。なお、インダクタL
はトランスTの漏れインダクタで構成することが可能
で、入力電源Eは、交流入力電圧を整流平滑したもので
もよい。また、第2のスイッチ回路S2は、キャパシタ
Cに直列に接続され、この直列回路の一端が第1のスイ
ッチ回路S1の一端に接続され、他端が入力電源Eとイ
ンダクタLの接続点に接続されている。
【0031】第1のスイッチ回路S1は、第1のスイッ
チング素子である電界効果トランジスタQ1(以下、F
ET Q1)と、これに並列接続される第1のダイオー
ドD1とで構成され、第2のスイッチ回路S2は、第2
のスイッチング素子である電界効果トランジスタQ2
(以下、FET Q2)と、これに並列接続される第2
のダイオードD2とで構成されている。また、駆動巻線
Nb1とFET Q1との間にはFET Q1のターン
オンタイミングおよびターンオフタイミングを制御する
制御回路11が接続され、駆動巻線Nb2とFET Q
2との間には、FET Q2のターンオンタイミングお
よびターンオフタイミングを制御する制御回路12が接
続されている。これらの制御回路11、12は、FET
Q1、Q2の両スイッチング素子がともにオフする期
間を挟んで交互にオン/オフするよう動作する。
【0032】2次巻線Nsには、整流用のダイオードD
sと平滑コンデンサCoとからな整流平滑回路が接続さ
れている。ダイオードDsには並列に容量性インピーダ
ンスであるキャパシタCsが接続されている。また、整
流平滑回路の出力側には出力電圧を検出する検出回路1
4が接続され、検出信号は制御回路11にフィードバッ
クされる。この検出回路14は、2次側出力電圧が一定
となるように制御回路11に検出信号をフィードバック
するものであって、たとえば、フォトダイオードを含む
周知の回路で構成されている。
【0033】さらに、本実施形態のスイッチング電源装
置では、上記駆動巻線Nb2の終端と入力電源Eとの間
にキャパシタCaとインダクタ成分であるフェライトビ
ーズBEAとの直列回路からなる容量性インピーダンス
が接続されている。
【0034】次に動作を説明する。
【0035】第1のスイッチング素子Q1がオンする
と、入力電圧Vinが1次巻線Npに印加され、電流が
流れてトランスTにエネルギーが蓄えられる。第1のス
イッチング素子Q1がターンオフすると、トランスTの
1次巻線Npの電圧は反転し、1次側ではインダクタL
とキャパシタCとの共振が始まり、2次側ではトランス
Tに蓄えられたエネルギーが電流として2次巻線Nsよ
り放出される。この時の1次側の状態を詳しく説明する
と次のようである。
【0036】第1のスイッチング素子Q1がターンオフ
すると、インダクタLに蓄えられていたエネルギーが図
の右方向に、すなわち、1次巻線Np、FET Q2の
寄生容量とダイオードD2の並列回路、キャパシタCに
向けて該キャパシタCの充電電流として放出される。こ
の時、インダクタLのエネルギーはキャパシタCに吸収
されることとなるために、インダクタLによるサージは
発生しない。この時、キャパシタCへの充電電流はFE
T Q2の寄生容量の逆帯電電荷を放電する動作となる
が、この寄生容量の電荷が放電された後にダイオードD
2(ダイオードD2を接続しない場合はFET Q2の
寄生ダイオード)が導通する。一方、駆動巻線Nb2の
電圧は、抵抗とコンデンサの直列回路からなる遅延回路
を含む制御回路12で遅延されてFET Q2の制御端
子(ゲート)に印加されるために、FET Q2は、F
ET Q1がターンオフした後若干遅延してターンオン
する。ここで、前記ダイオードD2の導通状態でFET
Q2をターンオンすることにより、そのターンオンは
零電圧スイッチング動作となる。この動作により、FE
T Q2のスイッチングロスを大幅に低減することがで
きる。
【0037】FET Q2がオンすると、キャパシタC
に充電されていた電位に基づく放電電流が流れる。この
放電電流によって、インダクタLと1次巻線Npにエネ
ルギーが蓄積される。この時に流れる放電電流は、キャ
パシタCとインダクタLとの共振電流となり、共振電流
の立ち上がりは極めてゆるやかなものとなる。その結
果、2次巻線Nsの出力電流は零電流から立ち上がる正
弦波状の波形の一部(山型の波形形状)となり、2次巻
線電流の立ち上がり時にほとんどサージ電流が発生しな
くなる。
【0038】FET Q2がオンして制御回路12に設
けられているCR時定数回路によって決まる所定の時間
が経過すると、同じく制御回路12に設けられているト
ランジスタがオンして、FET Q2がターンオフす
る。すると、インダクタL及び1次巻線Npに蓄えられ
ていたエネルギーが、今度は図の左方向に流れる電流と
して放出され、入力電源Vin、FET Q1の寄生容
量とダイオードD1の並列回路、1次巻線Npを介して
流れる。この電流はFET Q1の寄生容量の充電電荷
を放電することになり、その放電が終了した状態でダイ
オードD1(ダイオードD1を設けない場合にはFET
Q1の寄生ダイオード)の両端電圧が零となり、ダイ
オードD1が導通を始める。ここで、FET Q2がタ
ーンオフすることにより、駆動巻線Nb1に発生する電
圧が、抵抗RとコンデンサCの直列回路からなる遅延回
路を含む制御回路11によって遅延してFET Q1の
制御端子(ゲート端子)に印加される。このタイミング
では、前述のように、ダイオードD1の両端電圧が零と
なっているために、このFET Q1は零電圧スイッチ
ング動作する。FET Q1が零電圧スイッチング動作
でターンオンすると、再び、インダクタLと1次巻線N
pへのエネルギーの蓄積が開始する。なお、図3は、図
2の回路の動作波形図である。図において、Vds1
は、FET Q1のソースードレイン間電圧、Vds2
は、FET Q2のソースードレイン間電圧、Id1
は、FET Q1に流入する電流、Id2は、FET
Q2に流入する電流、isは、2次巻線電流である。
【0039】以上の動作によって、FET Q1とFE
T Q2とが両スイッチング素子が共にオフとなる期間
を挟んで交互にオンオフ動作し、これらのスイッチング
素子のスイッチング動作は零電圧スイッチング動作とな
り、且つ、2次巻線電流の波形は零電流から立ち上がる
正弦波状の波形の一部(山型の波形形状)となる。これ
により、スイッチング損失を大幅に低減することがで
き、且つサージが発生するのを防止することができる。
【0040】また、以上のスイッチング電源装置におい
て、FET Q1の両端電圧の急峻な電圧変化により発
生する輻射ノイズは、キャパシタCaによって低減され
る。今、1次巻線Npにその巻線と同方向に巻き上げた
駆動巻線Nb2(3次巻線)のインダクタンスをLaと
すれば、FET Q1の両端電圧が変化する期間におけ
る共振周波数frは、
【0041】
【数3】
【0042】のように表すことができるから、キャパシ
タCaの容量を大きくすることによって共振周波数fr
が低くなり、これにより高周波ノイズ成分すなわち輻射
ノイズが低減される。ここで、(3)式の分母のインダ
クタンス成分は(Lp+La)である一方、キャパシタ
C1をFET Q1に並列接続することによって輻射ノ
イズを低減する図1に示すような構成では、その共振周
波数frが(1)式のようになるから、図1と図2の各
装置での共振周波数frを同一とした場合、キャパシタ
Caの容量はキャパシタC1の容量よりも小さくてすむ
ことになる。また、キャパシタC1、およびキャパシタ
Caが吸収できる静電エネルギーW´およびWは、次の
ようになる。
【0043】
【数4】
【0044】上記(4)式から、キャパシタC1とCa
が吸収できる静電エネルギーWを同じとすると、キャパ
シタCaがより小さな容量ですむことがわかる。よっ
て、図2に示す実施形態では、一定の輻射ノイズを低減
する場合、キャパシタCaの容量をキャパシタC1に比
べて小さくすることができる。これにより、スイッチン
グ電源装置の小型化、低コスト化を図ることができる。
図3においては、キャパシタC1と同容量のCaを接続
した場合に、FET Q1の両端の電圧Vds1が変化
する期間において傾きが緩やかになっている。
【0045】ここで、FET Q1の両端の電圧Vds
1が変化する際のトランスの1次巻線Npに流れる電流
をipとすれば、FET Q1の両端の電圧の電圧上昇
率である傾きaは、キャパシタC1を接続した場合、以
下のようになる。
【0046】
【数5】
【0047】これに対し、キャパシタCaを接続した場
合、次のようになる。
【0048】
【数6】
【0049】上記(5)式、(6)式からキャパシタC
1と同容量のキャパシタCaを接続した場合、FET
Q1の両端の電圧Vds1の傾きが、Caを接続した場
合の方が緩やかになっているのがわかる。電圧上昇率d
V/dtが高い場合には、輻射ノイズが大きいだけでな
く、FET内部の寄生トランジスタの誤動作により電流
集中現象が起きて素子が破壊する場合があり、キャパシ
タCaによりこれを防止することができる。
【0050】さらに、上記の実施形態では、以下の利点
がある。
【0051】駆動巻線Nb2に接続される容量性インピ
ーダンスを、キャパシタCaとフェライトビーズBEA
の直列回路としているために、キャパシタCaに流れ込
む急峻な電流、特に高周波電流を効果的に抑制すること
ができる。また、キャパシタCaを接続する3次巻線を
駆動巻線Nb2と別に設けることも可能であるが、上記
実施形態では、これらの巻線を共通にしている。これに
よりトランスTの小型化を図ることができる。また、図
2に示すスイッチング電源装置では、FETQ1、Q2
に並列にダイオードD1、D2をそれぞ接続している
が、各FETの寄生ダイオードを利用すれば、これらの
ダイオードD1、D2を省略することができ、その分ス
イッチング電源装置の小型軽量化を図ることができる。
また、FETQ1に駆動巻線Nb1の電圧を制御回路1
1を介して印加し、自励発振させているために、発振回
路や制御回路等のICを必要とせず、電源装置の小型軽
量化、低コスト化を図ることができる。また、インダク
タLとキャパシタCとを共振動作させていることによっ
て、インダクタLに蓄えられたエネルギーを損失とせず
に出力することができるから高効率化を図ることがで
き、FET Q2の零電流ターンオフ動作も可能となっ
てスイッチング損失を低減することができる。また、整
流平滑回路のダイオードDsに並列に容量性インピーダ
ンスCsを接続することによって、ダイオードDsの逆
回復損失を低減し効率を上げることができる。さらに、
上記のスイッチング電源装置では、FET Q1がオン
している期間にトランスTの1次巻線にエネルギーを蓄
え、FET Q1がオフしている期間にトランスTの2
次巻線からエネルギーを放出するように構成しているた
めに、ダイオードDsとしては1個でよいという利点が
ある。
【0052】図4は、本発明の他の実施形態のスイッチ
ング電源装置を示している。この実施形態では、第2の
スイッチ回路S2とキャパシタCとの直列回路を第1の
スイッチ回路S1に対し並列に接続している。また、図
5は、本発明のさらに他の実施形態のスイッチング電源
装置の回路図を示している。この実施形態では、キャパ
シタC、インダクタLおよび1次巻線Npの直列回路に
並列に第2のスイッチ素子S2を接続している。この実
施形態では、キャパシタCに充電されるエネルギーもト
ランスTの2次側に放出され、効率をさらに良くするこ
とができる。また、FET Q1、Q2の直列回路の両
端に印加される電圧が低下するために、これらの素子と
して耐圧のより低いものを使用することが可能になる。
【0053】
【発明の効果】本発明によれば、従来に比してより小型
のキャパシタで一定の輻射ノイズを低減し、また、スイ
ッチング素子の電圧変化ストレスを低減することができ
るために、スイッチング電源装置の小型化、低コスト化
を図ることができる。
【図面の簡単な説明】
【図1】従来のスイッチング電源装置の回路例を示す図
【図2】本発明の実施形態のスイッチング電源装置の回
路図
【図3】同実施形態の動作波形図
【図4】本発明の他の実施形態のスイッチング電源装置
の回路図
【図5】本発明のさらに他の実施形態のスイッチング電
源装置の回路図
【符号の説明】
T−トランス Np−1次巻線 Ns−2次巻線 Nb1,Nb2−駆動巻線 S1−第1のスイッチ回路 S2−第2のスイッチ回路 Ca−容量性インピーダンス回路のキャパシタ BEA−容量性インピーダンス回路のフェライトビーズ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 健太郎 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Fターム(参考) 5H730 AA02 AA15 BB43 BB52 BB61 DD04 EE02 EE07 FD01

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】1次巻線、2次巻線を有するトランスと第
    1のスイッチ回路と入力電源とが直列に接続され、第2
    のスイッチ回路とキャパシタCとの直列回路が前記第1
    のスイッチ回路の1端に接続され、前記トランスTの2
    次巻線に整流平滑回路が接続され、 第1のスイッチ回路を第1のスイッチング素子Q1,第
    1のダイオードD1の並列接続回路で構成し、 第2のスイッチ回路を第2のスイッチング素子Q2,第
    2のダイオードD2の並列接続回路で構成し、 第1・第2のスイッチング素子Q1,Q2を両スイッチ
    ング素子が共にオフする期間を挟んで交互にオン/オフ
    するスイッチング制御回路を備えたスイッチング電源装
    置において、 前記トランスTに1次巻線と同方向に巻き上げた3次巻
    線を設け、この巻線の終端と入力電源との間に容量性イ
    ンピーダンスを接続したことを特徴とするスイッチング
    電源装置。
  2. 【請求項2】前記容量性インピーダンスを、キャパシタ
    とインダクタの直列回路で構成したことを特徴とする、
    請求項1記載のスイッチング電源装置。
  3. 【請求項3】前記インダクタとして、フェライトビーズ
    を用いたことを特徴とする請求項1または2記載のスイ
    ッチング電源装置。
  4. 【請求項4】前記3次巻線に発生する電圧を用いて、前
    記第2のスイッチング素子Q2をオンさせることを特徴
    とする請求項1〜3のいずれかに記載のスイッチング電
    源装置。
  5. 【請求項5】前記第1のスイッチング素子Q1または第
    2のスイッチング素子Q2のいずれか、または両方を電
    界効果トランジスタで構成したことを特徴とする請求項
    1〜4のいずれかに記載のスイッチング電源装置。
  6. 【請求項6】前記トランスTに第1のスイッチング素子
    Q1をターンオンさせる電圧を発生させる駆動巻線を設
    け、自励発振させることを特徴とする、請求項1〜5の
    いずれかに記載のスイッチング電源装置。
  7. 【請求項7】前記トランスTが1次巻線と2次巻線間に
    有する漏れインダクタまたは前記トランスTに直列に接
    続されたインダクタを備え、該インダクタと前記キャパ
    シタとで共振回路を構成することを特徴とする請求項1
    〜6のいずれかに記載のスイッチング電源装置。
  8. 【請求項8】前記整流平滑回路は、前記2次巻線の出力
    を整流するダイオードを含み、該ダイオードに並列に接
    続された容量性インピーダンスを備えることを特徴とす
    る請求項1〜7のいずれかに記載のスイッチング電源装
    置。
  9. 【請求項9】前記整流回路は、第1のスイッチング素子
    Q1がオンしている期間にトランスTの1次巻線にエネ
    ルギを蓄え、第1のスイッチング素子Q1がオフしてい
    る期間にトランスTの2次巻線からエネルギーを放出す
    るように構成されていることを特徴とする請求項1〜8
    のいずれかに記載のスイッチング電源装置。
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