KR100252740B1

KR100252740B1 - 반도체 장치

Info

Publication number: KR100252740B1
Application number: KR1019960036654A
Authority: KR
Inventors: 다이사부로 다카시마
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1995-08-30
Filing date: 1996-08-30
Publication date: 2000-04-15
Also published as: JP3369807B2; US6333668B1; JPH0962390A; KR970013337A

Abstract

[과제] 칩의 공급하는 전류의 피크를 줄여 원활하게 전류를 공급할 수 있도록 하여, 예컨대 PCB상의 전원노이즈를 줄인다.

[해결수단] 외부 Vcc로부터 강압한 내부전원전위(Vint1)를 칩내부에서 발생시키는 강압회로(20)와, 이 강압회로(20)에서 얻어지는 Vint1이 공급되는 칩 내부회로(11)를 갖춘 반도체장치에 있어서, 강압회로(20)는 일단이 외부전원에 접속된 제1회로(21)와, 제1회로(21)의 타단과 상기 내부회로(11)와의 사이에 접속되어 Vint1을 생성하는 제2회로(22) 및, 제1회로(21)와 제2회로(22)의 접속점에 접속된 캐패시터(23)로 이루어지고, 캐패시터(23)는 제2회로(22)에 흐르는 전류가 소정치보다 작을 때는 제1회로(21)에 의해 충전되고, 제2회로(22)에 흐르는 전류가 소정치보다 클 때는 제2회로(22)에 방전전류를 흘린다.

Description

반도체장치

본 발명은 외부전원에 대해 내부강압회로를 이용하여 강압전위를 칩내에 발생시키고, 이것을 내부전원으로서 칩내부회로에 인가하는 반도체장치에 관한 것으로, 특히 외부전원으로부터 유입/유출하는 전류피크의 저감을 도모한 반도체장치에 관한 것이다.

현재, 반도체 미세가공기술의 발전에 따라 대규모·고속의 32비트, 64비트 MPU등 수백만개의 트랜지스터를 함유한 칩이나, 대용량의 16M비트, 64M비트 DRAM 등이 양산되도록 되어 있다. 이에 따라 트랜지스터가 급격히 증대하기 때문에, 전원전압(Vcc)을 5V로부터 3.3V나 3V로 저하시켰음에도 불구하고 칩내부에서 소비하는 전류가 대폭적으로 증대하고 있다. 이는, 심각한 전원노이즈를 발생시키는 요인으로 된다.

특히, 큰 피크전류를 갖는 칩을 동시에 동작시키면, 전원 자신에 큰 전류 공급능력이 필요하고, PCB(Print Circuit Board)상에 안정화하기 위한 캐패시터가 많이 필요하게 된다. 이것은, 캐패시터형성을 위한 면적의 증대를 초래한다.

최근, 이 소비전류(소비전력)를 줄여 디바이스의 신뢰성을 향상시키기 위해, DRAM이나 CPU등에서 전원전압(Vcc)에 비해 보다 낮은 내부강압전압(Vint)을 칩내에서 발생시키고, 이것을 칩내부회로에 인가하는 방식이 많이 취입되어 오고 있다. 제15도에 종래의 칩내장의 강압회로를 갖춘 칩의 예를 나타낸다. 트랜지스터(Q)와 연산증폭기(Operational Amplifier; OP)에 의해 Vcc를 Vint로 강압하는 강압회로(2)가 내부회로(1)와 직렬로 접속되어 있다.

통상, 강압회로를 사용하면, 전원전압을 Vcc, 칩의 충방전용량을 C, 클럭주파수를 f라 하면 전력(P)은 P=CV²f로 된다. 이에 대해, 내부전원전압을 Vint(<Vcc)로 하면 외부전원전압(Vcc)인 채라도 P=(Vint/Vcc)CV²f로 되어 전력은 줄어든다.

그렇지만, Vint를 일정전압으로 유지하기 위해서는, 제15도의 회로에서 내부회로(1)로 흐르는 전류(Iss)와 동일의 파형의 전류를 강압회로(2)에 흘릴 필요가 있다. 즉, 트랜지스터(Q)에 흐르는 전류(Icc)와 Iss를 동일하게 한다. 요컨대, Icc(t)=Iss(t)가 필요하고, 이렇게 하면 Vint=일정으로 된다.

제15도의 회로에서는, Vint의 기준전압(Vref1)을 연산증폭기의 입력으로 하고, 그 출력을 Q의 게이트에 입력한다. 이렇게 하면, Vref1>Vint이면 Q는 "'온(ON)"하고, Vref1≤Vint이면 Q는 "오프(OFF)"하여, 결과로서 Vref의전위와 같은 값으로 내부전압(Vint)이 유지되는 것이다.

이 종래예에서는, 제16도에 나타낸 바와 같이 Icc=Iss에서 직업 외부 Vcc에 연결하는 것보다 줄기는 하지만, 내부회로의 동작에 의한 전류피크(Icc)에일치하도록 외부 Vcc로부터 들어오는 전류가 흘러(Iss=Icc), 결과로서 Vcc, Vss가 변동하여 노이즈가 심해진다. 특히, 칩내부뿐만 아니라 패키지, PCB까지 생각하면, 제17도와 같이 각 부분에 인덕턴스성분을 포함하기 때문에, Vcc, Vss의 변동은 보다 커다란 심각한 문제로 된다. 예컨대 제17도에 있어서, 칩(A)이 큰 전류피크를 가지면 자기뿐만 아니라 칩(B)에도 영향을 준다.

더욱이 이 인덕턴스의 영향은 본래 일정전위인 자기자신의 칩의 내부강압전위(Vint)에도 영향을 준다. 즉, 전원전압의 dI/dt의 변동이 PCB상, 내부리드, 본딩와이어의 기생인덕턴스에 의해 전원전압의 변동을 일으킨다. 그리고, 내부강압회로의 응답특성으로부터, 고주파의 전원전압의 변동성분이 존재하고, 이에 따라 외부전원(Vcc)의 변동이 고주파성분의 변동이 그대로 내부강압회로의 변동으로서 전달되어 내부전원전압(Vint)이 외부인덕턴스의 영향에 의해 변동하게 된다.

이와 같이, 종래의 칩이나 종래의 강압회로에서는 커다란 전원변동을 일으키고(이것은 집적화와 더불어 증대), 결과로서 전원노이즈가 커지게 되는 바, 이 대책으로 보다 공급능력이 큰 주전원, 보다 많은 안정용 캐패시터가 필요하며, 더욱이 노이즈때문에 Vcc마진, 동작속도의 열화 등 많은 문제가 발생한다. 종래에는, 각 칩마다 제멋대로 외부노이즈, 자기노이즈에 대해 자신의 칩만 안정하게 동작하면 좋다고 말할 수 있으면 편리한 설계였다.

본 발명은 상기한 사정을 고려하여 이루어진 것으로, 칩에 공급하는 전류의 피크를 줄여 원활하게 전류를 공급할 수 있도록 하여, 예컨대 PCB상의 전원 노이즈를 없애는 것이 가능한 반도체장치를 제공하는 것을 목적으로 한다.

제1도는 본 발명의 제1실시형태에 따른 반도체장치를 나타낸 회로도와 동작 파형도.

제2도는 제1도의 장치의 동작파형도.

제3도는 본 발명의 제2실시형태를 설명하는 것으로, 제1도의 정전류회로 부분을 나타낸 회로구성도.

제4도는 본 발명의 제3실시형태를 설명하는 것으로, 제3도의 보다 구체적인 회로구성도.

제5도는 본 발명의 제4실시형태를 설명하는 것으로, 제1도의 연산증폭기의 구체적인 회로구성도.

제6도는 본 발명의 제5실시형태를 나타낸 회로구성도.

제7도는 제6도의 장치의 동작파형도.

제8도는 본 발명의 제6실시형태를 나타낸 회로구성도.

제9도는 제8도의 장치의 동작파형도.

제10도는 본 발명의 제7실시형태를 나타낸 회로구성도.

제11도는 본 발명의 제7실시형태에 있어서 ST-bus의 예를 나타낸 회로구성도.

제12도는 제10도 및 제11도의 회로의 동작파형도.

제13도는 본 발명의 제8실시형태를 나타낸 회로구성도.

제14도는 본 발명의 제9실시형태를 나타낸 회로구성도.

제15도는 종래의 칩내장의 강압회로를 갖춘 칩의 예를 나타낸 회로구성도.

제16도는 제15도의 회로의 동작파형도.

제17도는 종래의 PCB의 등가회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 칩내부회로 20 : 강합회로

21 : 제1회로(정전류원) 22 : 제2회로(종래의 강압회로)

23 : 캐패시터(전하보급탱크)

상기 과제를 해결하기 위해 본 발명은, 다음과 같은 구성을 채용하고 있다.

즉, 본 발명(청구항 1)은, 외부전원전압(Vcc)으로부터 강압한 내부전원전압(Vint1)을 칩내부에서 발생시키는 강압회로와, 이 강압회로에서 얻어지는 내부전원전압(Vint1)이 공급되는 칩내부회로를 갖춘 반도체장치로, 상기 강압회로는, 일단이 외부전원에 접속되고 실질적으로 정전류를 흘리는 제1회로와, 제1회로의 타단과 상기 내부회로와의 사이에 접속되어 상기 내부전원전압(Vint1)을 생성하는 제2회로 및, 제1회로와 제2회로의 접속점에 접속된 캐패시터로 이루어지고, 상기 캐패시터는 제2회로에 흐르는 전류가 소정치보다 작을 때는 제1회로에 의해 충전되고, 제2회로에 흐르는 전류가 소정치보다 클 때는 제2회로에 방전전류를 흘리는 것을 특징으로 한다.

또, 본 발명(청구항 8)은, 외부접지전압(Vss)으로부터 승압한 내부전원전압(Vint2)을 칩내부에서 발생시키는 승압회로와, 이 승압회로에서 얻어지는 내부전원전압(Vint2)이 공급되는 칩내부회로를 갖춘 반도체장치로, 상기 승압회로는, 일단이 외부접지단에 접속되고 실질적으로 정전류를 흘리는 제3회로와, 제3회로의 타단과 상기 내부회로와의 사이에 접속되어 상기 내부전원전압(Vint2)을 생성하는 제4회로 및, 제3회로와 제4회로의 접속점에 접속된 캐패시터로 이루어지고, 상기 캐패시터는 제4회로에 흐르는 전류가 소정치보다 작을 때는 제3회로에 의해 충전되고, 제4회로에 흐르는 전류가 소정치보다 클 때는 제4회로에 방전전류를 흘리는 것을 특징으로 한다.

또, 본 발명(청구항 15)은, 청구항 1과 청구항 8을 조합시킨 것을 특징으로 하고 있다.

여기서, 본 발명의 바람직한 실시태양으로서는 다음의 것을 들 수 있다.

(1) 제1회로에 흐르는 전류의 시간에 대한 변화량이 제2회로에 흐르는 전류의 시간에 대한 변화량보다도 작은 것. 제3회로에 흐르는 전류의 시간에 대한 변화량이 제4회로에 흐르는 전류의 시간에 대한 변화량보다도 작은 것.

(2) 제1회로에 흐르는 피크전류보다도 제2회로에 흐르는 피크전류를 크게 한 것. 제3회로에 흐르는 피크전류보다도 제4회로에 흐르는 피크전류를 크게 한 것.

(3) 제1회로는 상기 내부회로내에 흐르는 전류의 시간에 대한 변화량보다도 작은 변화량의 전류를 흘리는 회로인 것. 제3회로는 상기 내부회로내에 흐르는 전류의 시간에 대한 변화량보다도 작은 변화량의 전류를 흘리는 회로인 것.

(4) 제2회로는 상기 내부회로내에 흐르는 전류에 연동(連動)하여 거의 동등한 전류를 흘리는 회로인 것. 제4회로는 상기 내부회로내에 흐르는 전류에 연동하여 거의 동등한 전류를 흘리는 회로인 것.

(5) 제2회로는 상기 내부전원전압(Vint1)을 검지하여 그 전압을 일정하게 유지하도록 전류를 흘리는 회로인 것. 제4회로는 상기 내부전원전압(Vint2)을 검지하여 그 전압을 일정하게 유지하도록 전류를 흘리는 회로인 것.

(6) 제2회로는 드레인이 제1회로의 타단에 접속되고, 소오스가 상기 내부 회로에 접속된 트랜지스터와, 이 트랜지스터의 소오스전위와 강압기준전위를 반전입력으로 하고, 출력을 그 트랜지스터의 게이트에 인가하는 연산증폭기로 이루어진 것. 제4회로는 드레인이 제3회로의 타단에 접속되고, 소오스가 상기 내부회로에 접속된 트랜지스터와, 이 트랜지스터의 소오스전위와 승압기준전위를 반전입력으로 하고, 출력을 그 트랜지스터의 게이트에 인가하는 연산증폭기로 이루어진 것.

(7) 강압회로가 동일 칩내에 복수개 존재하는 것. 승압회로가 동일 칩내에 복수개 존재하는 것.

본 발명(청구항 1~7)에 의하면, 외부전원전압(Vcc)을 내부전원전위(Vint)로 강압하는 강압회로를 제1 및 제2회로와 캐패시터로 구성하고, 강압회로내에 커다란 캐패시터로 이루어진 「캐패시터 탱크(capacitor tank)」 를 갖추며, 내부회로에서 소비하는 전류에 대응하여 그 전류치에 따라 Vint가 내려가지 않도록(가능한 한 변동하지 않도록) 소비분을 캐패시터 탱크로부터 보충한다. 즉, 내부회로의 소비전류파형(Iss1(t))고, 캐패시터 탱크와 내부회로를 접속하는 제2회로를 흐르는 전류의 파형(IAC(t))은 이론적으로 일치한다. 이에 대해, 외부 Vcc로부터 제1회로를 매개해서 캐패시터 탱크로는 이상적으로는 일정의 전류(Icc)를 흘려 캐패시터 탱크의 전위가 내려간 양만큼 보충한다. 이때, 내부 전류(Iss)가 클 때(피크 등)는 Icc<Iss1=IAC, Iss가 작을 때는 Icc>Iss1=IAC로 하여 캐패시터 탱크의 전위변동을 고의로 발생시킨다. 이에 따라, 칩내의 내부회로가 어떤 커다란 피크를 가지고 있더라도 강압회로를 포함한 칩 전체에서 보면, 완만한 전류(이상적으로는 일정)를 실현할 수 있고, PCB 등의 전원의 변동을 줄일 수 있다. PCB의 모든 칩이 본 발명의 회로를 탑재하고 있으면 전원의 변동은 이상적으로 "0"으로 된다.

또, 본 발명(청구항 8~14)은, Vss측을 올려 내부전위를 Vcc~Vssint 사이로 한 경우를 나타내고, Vcc, Vss를 반대로 한 것으로 동일한 효과가 있다.

또, 본 발명(청구항 15~21)은 Vcc, Vss 양쪽 모두 내부전위를 내리고 올린 예로 이것도 동일한 효과가 있다. 칩의 일부의 내부회로에 사용해도 그만큼 효과가 있다.

[실시예]

이하, 도면을 참조해서 본 발명의 실시형태를 설명한다.

[실시형태 1]

제1도는 본 발명의 제1실시형태에 따른 반도체장치를 나타낸 회로구성도, 제2도는 그 동작파형을 나타낸 도면이다. 칩내부회로(11)에 대해, 외부전원전압(Vcc)으로부터 강압한 내부전원전압(Vint1)을 칩내부에서 발생시키는 강압회로(20)가 접속되어 있다. 강압회로(20)는, 일단이 외부전원에 접속된 제1회로(21)와, 제1회로(21)의 타단과 내부회로(11)와의 사이에 접속되어 Vint1을 생성하는 제2회로(22) 및, 제1회로(21)와 제2회로(22)의 접속점에 접속된 캐패시터(23)로 이루어진다.

제1회로(21)는 정전류원이고, 제2회로(22)는 종래의 강압회로와 마찬가지로 트랜지스터(Q) 및 연산증폭기(OP)로 구성되어 있다. 캐패시터(23)는, 전하 공급탱크(캐패시터 탱크; Ctank)로서 기능하는 것으로, 제2회로(22)에 흐르는 전류가 소정치보다 작을 때는 제1회로(21)에 의해 충전되고, 제2회로(22)에 흐르는 전류가 소정치보다 클 때는 제2회로(22)에 방전전류를 흘리도록 되어 있다.

본 장치에서는, 커다란 캐패시터 탱크(Ctank)를 갖추고, 내부회로(11)에서 소비하는 전류(Iss1)에 대응하여 그 전류치에 따라 Vint가 가능한 한 변동하지 않도록 이 소비량을 캐패시터 탱크(Ctank)로부터 보충한다. 즉, 캐패시터 탱크(Ctank)의 노드가 종래의 강압회로의 외부Vcc에 대응하고 있고, 이상적으로는 내부전류 Iss1(t)와 동일 전류 IAC(t)를 트랜지스터(Q)를 통해 흘린다. 역으로 말하면, Vint를 일정으로 하도록 Q를 제어하면 자동적으로 IAC(t)=Iss1(t)로 된다.

Vint와 기준전위(Vref1)를 입력으로하는 연산증폭기의 출력을 Q의 게이트에 입력한다. Vint<Vref1일 때 Q는 온(ON)하고, Vint≥Vref1일 때 Q는 오프(OFF)하여, 자동적으로 내부강압전위(Vint)는 Vref1과 동일하게 되려고 한다.

이와 같이 Ctank의 노드(Vtank)의 Vint간에는 가변전류가 흐르는데 반해, Ctank와 외부Vcc간에는 제1도에 나타낸 바와같이 정전류(Icc)를 흘리는 회로(21)를 삽입한다. 이에 따라, Iss1이 클 때는 Icc<Iss1, Iss1이 작을 때는 Icc>Iss1으로 되어, Iss1이 클 때에는 Ctank로부터 전하를 돌리고, Iss1이 작을 때에는 Ctank로 전하를 보충하는 형식을 취한다.

이렇게 하면 내부회로(11)는 심한 전류피크를 갖는 칩에서도, 칩의 외부에서 보면 제2도와 같이 원활한 Icc, Iss를 갖는 칩으로 될 수 있다. Iss도 원활한 것은, Iss=Iss1-Iss2이고, Iss가 원활하게 되도록 Ctank의 반대극에서 전하가 충방전되기 때문이다. Icc, Iss는 제1회로(21)로서 이상적인 정전류회로를 Vcc, Vtank간에 삽입하면, 이론적으로 칩 외부로부터의 전류를 일정하게 할 수 있고, 결과로서 PCB에 있어서 전원의 변동을 없앨 수 있다. 완전한 정전류회로가 아니더라도, 제2도와 같이 IAC보다 피크가 작은 원활한 Icc, Iss로 하는 것은 용이하다.

이 원활한(혹은 일정한) Iss, Icc에 의해, 전원의 저항성분의 IR강하(drop)에 의한 전원의 변동은 억제되고(혹은 없어지고), 더욱이 PCB상, 내부리드, 본딩와이어의 기생인덕턴스의 영향은 dI/dt의 저감(혹은 0)에 의해 저감(혹은 0)으로 할 수 있다.

본 실시형태에 의해, PCB의 전원의 변동을 감소시켜 주전원의 능력을 저감할 수 있고, 안정용 PCB상의 캐패시터를 작게 할 수 있으며, 칩의 전원변동이 다른 칩, 특히 강압회로를 사용하지 않는 칩에 주어지는 노이즈 등을 저감할 수 있다. 이상적으로는 노이즈를 제로로 할 수 있다. 물론, 강압회로를 Vss 측에 설치하고, Vss보다 높은 승압전위(Vssint)로 하는 경우에도 동일하게 실현할 수 있다.

제1도에서의 회로(21)의 정전류원은 단순한 저항으로 실현해도 좋다. 또, 효과는 떨어지지만, 회로(21)의 정전류원을 생략해도 좋다. 회로(21)의 각종 방식은 이하와 같다.

[실시형태 2]

제3도는 본 발명의 제2실시형태를 나타낸 것으로, 제1도에서의 제1회로(21)의 정전류회로 부분을 나타낸다. 제3도에 있어서, 채널폭 W0<W1에서 전류시(電流時)의 작은 정전류(I0)를 흘리고, 이것에 W0의 트랜지스터를 부가하며, 적합한 동작점의 전압을 V0로 하고, 이 V0를 입력으로 하는 채널폭(W1)의 트랜지스터의 입력으로 하고 있다. 이것은 대기 누설전류를 작게 하는 방식으로, 이 경우 제1도의 Icc는

Icc = I1 = (W1/W0) I0

로 된다. I0를 전류치는 작지만 정전류 하면, Icc는 큰 정전류치를 가질 수 있다.

[실시형태 3]

제4a도~제4c도는 본 발명의 제3실시형태로, 제3도의 보다 구체적인 회로예를 나타내고 있다.

제4a에서는, 정전류 I0 = (Vcc-Vt)/R의 거의 정전류를 발생시키고 있다. 여기서, Vt 는 트랜지스터(Q01)의 임계치전압을 나타낸다. 제4b도는 제4a와는 달리, 저항부를 트랜지스터(Q02)에 의한 부하트랜지스터로서 이용하고 있다. 이때의 부하트랜지스터(Q02)의 저항을 R1으로 하면

I0 = (Vcc-Vt-Vt')/R1

으로 된다. Vt'는 Q02의 임계치전압이다. 제4c도는 연산증폭기를 이용한 경우로

I0 = Vref2 / R2

로 되어 보다 안정한 정전류를 흘린다. 따라서,

I1 = (Vref2/R2)(W1/W0) = 일정

으로 될 수 있다.

[실시형태 4]

제5a도, 제5b도는 본 발명의 제4실시형태를 나타낸다. 이것은 제1도의 연산증폭기부를 보다 구체적으로 나타낸 것이다. 제5a도, 제5b도 모두 전류미러형의 연산증폭기로, Vref3의 전위에 의해 트랜지스터(Q3, Q4)의 전류가 정전류로 되도록 제어하고 있다. 또, 제5b도는 연산증폭기의 출력에 한꺼번에 버퍼를 부가한 경우를 나타내고 있다.

[실시형태 5]

제6도는 본 발명의 제5실시형태를 나타내고 있다.

제1도의 Icc는 이상적으로는 정전류이지만 Vtank의 전위가 변동하기 때문에, 완전하게는 정전류로 하기 어렵다. 내부회로에 많은 전류가 흐를 때(Iss1=대), Vcc-Vtank 사이의 전위차가 커지기 때문에, 이때 Icc는 커지는 경향이 있다. 이 문제점에 관해, 예컨대 DRAM과 같이 동작시와 대기시에 흐르는 전류 피크를 미리 잘 알고 있는 제7도의 경우, 예컨대 피크 (A)는 행어드레스를 받아 들이기 위해 워드선을 선택할 때 발생하고, (B)는 비트선의 충방전, (C)는 Dout의 출력시에 피크를 가지며, 그 이외는 피크가 없는 것으로 하고 있다.

피크 (A)~(C)에서 Vtank의 전위는 하강하고 서서히 Icc에 의해 Vtank의 전위는 상승하지만, 예컨대 대기시로 되면 Vtank의 전위가 상승하여 Vcc에 가까워짐에 따라 Icc의 값이 줄어든다. 이와 같이 동작전류가 견적(見積)될 때는, 예컨대 제7도과같이 대기시에는 트랜지스터(Q5)를 설치하고, 이것은 "온"한다. 그러면, Icc는 /RAS에 의해 온 것(1)이 증가하고, (2) 매크로시에 보면 Icc는 정전류에 가까워진다. 즉 Q05가 없을 때는 (1)의 전류를 크게 하지 않으면 DRAM 사이클내에서 Vtank가 Vcc로 충전되지 않는 것을 막는다.

이와 같이 동작전류를 파악할 수 있는 경우는, 병렬로 Vtank-Vcc간에 스위치를 삽입하는 것이 가능하다.

[실시형태 6]

제8도는 본 발명의 제6실시형태를 나타낸 회로구성도, 제9도는 그 동작파형도이다.

이 예에서는, Vcc에 대해서 전위를 낮춘 내부전압(VintA), Vss에 대해서는 전위를 올린 내부전압(VintB)을 발생시키고, VintA-VintB간에서 내부회로를 동작시키고, 있다. 여기서, VintB를 발생시키는 회로는 실질적으로는 강압회로이지만, Vss측에서 보면 Vss를 승압한 전위를 발생시키는 일종의 승압회로로 되어 있다.

DRAM, CPU, DSP 등, Dout 수가 ×32, ×64, ×128로 되어 출력버퍼의 피크 전류 및 전원노이즈가 대단히 커진 경우, 본 발명의 강압회로를 Vcc, Vss측에 부가해 Dout의 출력진폭을 줄여 평균전류를 줄이고, 더욱이 Icc, Iss를 정전류로 함으로써 본 발명의 효과인 출력버퍼의 전원노이즈를 줄이고 있다.

이러한 다비트의 출력버퍼나 칩내부에서의 다비트의 버스 등에 있어서도, 본 발명을 이용하면 전원노이즈를 줄일 수 있다. 이 제8도에서도, Dout(0)-Dout(m-1)의 m개의 Dout버퍼의 예를 나타내고 있다.

2개의 탱크(CtankA, CtankB)를 써서 진폭을 Vcc-Vss간으로부터 줄이고 있다. 이들 CtankA, CtankB는 칩내의 다른 내부회로를 공용으로 해도 좋고, 이와 같이 독립적으로 해도 좋다. Vcc, Vss 측 모두 강압회로를 이용하는 것이 아니라, Vcc측, Vss측의 어느 한쪽이라고 좋다.

[실시형태 7]

또, 1개의 출력단자(Dout)마다 강압회로를 갖추어도 좋고, 수개마다 갖추어도 좋다. 제10도는 Vcc측에만 강압회로를 쓴 경우를 나타낸 본 발명의 제7실시형태를 나타낸다. 여기서, 내부강압전위를 VintA로 하고 있다. 그 동작파형을 제12a도에 나타낸다. 출력의 진폭은 Vss와 VintA의 사이로 된다.

근래, 종래의 CMOS, TTL인터페이스 대신에, 칩의 출력진폭을 저감하는 인터페이스가 수없이 제안되고 있다. 예컨대, T-LV TTL(Terminated low voltage TTL), GTL(Gunning Terminated Logic), CTT(Center Tap Terminated), RAMBUS인터페이스, ST-Bus(Series Terminated Stub Bus) 등이 있고, 이들 인터페이스에 본 발명의 강압회로와 출력회로의 조합을 이용할 수 있다.

제11도는 ST-Bus의 예를 나타낸다. 1개의 버스에 수개의 칩의 출력이 매달리고, 특성임피던스 Zo(=50Ω)의 전파경로의 양쪽 종단은 종단저항(50Ω)을 매개해서 종단전압(Vtt)에 연결된다. 또, 1개의 버스는 각 지점에 분기가 있고, 50Ω의 저항과 Zo를 매개해서 각 칩의 출력에 연결된다.

제12b도는 제10도의 회로에 ST-Bus를 연결한 예의 동작파형을 나타내고, 제12c도는 제8도의 회로에 ST-Bus를 연결한 예의 동작파형을 나타낸다.

ST-Bus는 출력전위가 Vtt=0.45Vcc, Vtt±0.4V, 즉 Vcc=3.3V 일 때, 출력=3.3V×0.45±0.4V=1V~1.9V의 범위이면 좋기 때문에, 제12b도의 Vcc만 강압회로를 이용한 경우, VintA는 1.9V 이상이면 좋다. 제12c도와 같이, Vss측도 내부전원(VintB)을 갖는 경우도 VintB는 1V이하이면 좋다. 어느쪽의 경우도 전원과 내부전위에 1V정도의 전위차가 있기 때문에, 충분히 본 발명의 효과를 발휘할 수 있다.

덧붙여서 말하면, 제11도에 나타낸 50Ω의 종단저항과 출력구동 트랜지스터의 저항비로 출력전위가 결정되기 때문에, 제12b에서는 VintA와 Vss 사이로, 제12c도에서는 VintA와 VintB 사이로 진폭(振幅)한다. 따라서, VintA의 전위를 1.9V보다 높게 하고, VintB의 전위를 1V보다 낮게 하면, 구동트랜지스터의 사이즈를 줄이는(저항을 높이는) 것이 가능하게 된다.

[실시형태 8]

이제까지 설명한 바와 같이 본 발명에 의하면, PCB상, 패키지의 내부리드, 본딩와이어의 전원의 변동을 저감 혹은 제로(즉 dI/dt=0)로 할 수 있기 때문에, 이 부분의 기생인덕턴스의 영향에 의한 전원의 변동 등의 발생을 억제할 수 있다. 또, PCB상, 패키지의 내부리드, 본딩와이어의 기생인덕턴스에 비해 상당히 영향이 작지만, 칩내부의 배선에서의 인덕턴스의 영향도 존재한다. 이것은 칩사이즈가 커짐에 따라 증가한다.

이 인덕턴스의 영향을 억제하는 제8실시형태를 제13도에 나타낸다. 제13도에 나타낸 바와 같이, 우선 본딩와이어로부터 패드부로 전원선이 접속되고, 이 전원(Vcc)은 칩내에 배설된다. 이 Vcc를 전원으로서 칩내에 분산하고, 상기 제1도에 나타낸 바와 같은 강압회로(도면중 A, B, C, D의 부분)를 배치하며, 여기로부터 각각 내부전원(Vint)을 취출하여 국소적으로 둘러 친다.

본 실시형태에서는, 칩의 외부 및 강압회로(A, B, C, D)까지의 시스템은 전원의 변동을 억제할 수 있으므로, 제13도중의 기생인덕턴스(LA, LB)의 영향을 줄일(없앨) 수 있다. 즉, 칩내의 긴 전원의 둘러 치는 것에 의한 LB의 영향을 줄일(없앨) 수 있다는 뜻이다.

강압회로(A, B, C, D)를 통과한 후의 내부강압전원전위(Vint)의 전원변동은 존재하고, 이 부분의 기생인덕턴스에 의한 전원의 변동은 존재하지만, 이것은 본 실시형태에 나타낸 바와 같이 Vint 내부전원선은 칩내에 분산되고, 1개의 배선길이 사이즈가 작기 때문에 인덕턴스의 값이 작아지므로, 이 영향을 저감된다. 더욱이, 강압회로를 잘게 분산시켜 Vint 내부전원선의 길이를 짧게 하면, 거의 인덕턴스의 영향을 제로로 할 수 있다. 또, 칩에 복수의 전원(Vcc)을 입력시키는 경우, 각 Vcc마다 복수의 강압회로를 분산배치하면 좋다.

[실시형태 9]

제14도는 본 발명의 제9실시형태를 나타낸다. 제13도와 다른 점은 다른 강압회로(A, B 및 C, D)의 출력(Vint)끼리를 접속한 경우를 나타낸다. 각각의 강압회로는 독자적으로 내부전압전위(Vint)를 발생시키고 있기 때문에, 예컨대 강압회로(A)측으로부터 강압회로(B)측으로 일방적으로 전류가 흐르는 일은 적고, 결과로서 Vint내의 dI/dt는 커지지 않는다. 따라서, 기생인덕턴스(LC)의 영향은 2LC로는 되지 않고, 제13도와 마찬가지로 LC의 성분만으로 된다. 이 때문에, 제14도와 같이 본 발명 회로만 분산배치하면, Vint의 배선은 분산하지 않더라도 칩내부의 기생인덕턴스의 영향은 저감할 수 있다.

또한, 본 발명은 상술한 각 실시형태에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 각각 변형하여 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 칩내부의 큰 전류피크를 갖는 칩이더라도 칩외부로부터 보면 정전류 혹은 완만한 전류만 흐르고, PCB 등의 전원노이즈를 대폭적으로 저감하여 주전원능력이나 PCB의 캐패시터용량 등을 저감할 수 있다.

Claims

외부전원전압(Vcc)으로부터 강압한 내부전원전압(Vint1)을 칩내부에서 발생시키는 강압회로와, 이 강압회로에서 얻어지는 내부전원전압(Vint1)이 공급되는 칩내부회로를 갖춘 반도체장치로,

상기 강압회로는, 일단이 외부전원에 접속되고 실질적으로 정전류를 흘리는 제1회로와, 제1회로의 타단과 상기 내부회로와의 사이에 접속되어 상기 내부전원전압(Vint1)을 생성하는 제2회로 및, 제1회로와 제2회로의 접속점에 접속된 캐패시터로 이루어지고,

상기 캐패시터는, 제2회로에 흐르는 전류가 소정치보다 작을 때는 제1회로에 의해 충전되고, 제2회로에 흐르는 전류가 소정치보다 클 때는 제2회로에 방전전류를 흘리는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 제1회로는, 상기 내부회로내에 흐르는 전류의 시간에 대한 변화량보다도 작은 변화량이 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제1항에 있어서, 제2회로는 상기 내부회로내에 흐르는 전류에 연동(連動)하여 거의 동등한 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제1항에 있어서, 제2회로는 상기 내부전원전압(Vint1)을 검지하여 그 전압을 일정하게 유지하도록 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제1항 또는 제4항에 있어서, 제2회로는 드레인이 제1회로의 타단에 접속되고, 소오스가 상기 내부회로에 접속된 트랜지스터와, 이 트랜지스터의 소오스 전위와 강압기준전위를 반전입력으로 하고, 출력을 그 트랜지스터의 게이트에 인가하는 연산증폭기로 이루어진 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 강압회로가 동일 칩내에 복수개 존재하는 것을 특징으로 하는 반도체장치.
외부접지전압(Vss)으로부터 승압한 내부전원전압(Vint2)을 칩내부에서 발생시키는 승압회로와, 이 승압회로에서 얻어지는 내부전원전압(Vint2)이 공급되는 칩내부회로를 갖춘 반도체장치로,

상기 승압회로는, 일단이 외부접지단에 접속되고 실질적으로 정전류를 흘리는 제3회로와, 제 3회로의 타단과 상기 내부회로와의 사이에 접속되어 상기 내부전원전압(Vint2)을 생성하는 제4회로 및, 제3회로와 제4회로의 접속점에 접속된 캐패시터로 이루어지고,

상기 캐패시터는, 제4회로에 흐르는 전류가 소정치보다 작을 때는 제3회로에 의해 충전되고, 제4회로에 흐르는 전류가 소정치보다 클 때는 제4회로에 방전전류를 흘리는 것을 특징으로 하는 반도체장치.
제7항에 있어서, 제3회로는 상기 내부회로내에 흐르는 전류의 시간에 대한 변화량보다도 작은 변화량의 전류를 흘리는 회로인 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 제4회로는 상기 내부회로내에 흐르는 전류에 연동하여 거의 동등한 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제7항에 있어서, 제4회로는 상기 내부전원전압(Vint2)을 검지하여 그 전압을 일정하게 유지하도록 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제7항 또는 제10항에 있어서, 제4회로는 드레인이 제3회로의 타단에 접속되고, 소오스가 상기 내부회로에 접속된 트랜지스터와, 이 트랜지스터의 소오스전위와 승압기준전위를 반전입력으로 하고, 출력을 그 트랜지스터의 게이트에 인가하는 연산증폭기로 이루어진 것을 특징으로 하는 반도체장치.
제7항에 있어서, 상기 승압회로가 동일 칩내에 복수개 존재하는 것을 특징으로 하는 기재의 반도체장치.
외부전원전압(Vcc)으로부터 강압한 제1내부전원전압(Vint1)을 칩내부에서 발생시키는 강압회로와, 외부접지전압(Vss)으로부터 승압한 내부전원전압(Vint2)을 칩내부에서 발생시키는 승압회로 및, 이들 강압회로 및 승압회로에서 얻어지는 내부전원전압(Vint1, Vint2)이 공급되는 칩내부회로를 갖춘 반도체장치로,

상기 강압회로는, 일단이 외부전원에 접속되고 실질적으로 정전류를 흘리는 제1회로와, 제1회로의 타단과 상기 내부회로와의 사이에 접속되어 제1내부전원전압(Vint1)을 생성하는 제2회로 및, 제1회로와 제2회로의 접속점에 접속되고, 제2회로에 흐르는 전류가 소정치보다 작을 때는 제1회로에 의해 충전되며, 제2회로에 흐르는 전류가 소정치보다 클 때는 제2회로에 방전전류를 흘리는 제1캐패시터로 이루어지고,

상기 승압회로는, 일단이 외부접지단에 접속되고 실질적으로 정전류를 흘리는 제3회로와, 제3회로의 타단과 상기 내부회로와의 사이에 접속되어 상기 제2내부전원전압(Vint2)을 생성하는 제4회로 및, 제3회로와 제4회로의 접속점에 접속되고, 제4회로에 흐르는 전류가 소정치보다 작을 때는 제3회로에 의해 충전되며, 제4회로에 흐르는 전류가 소정치보다 클 때는 제4회로에 방전전류를 흘리는 제2캐패시터로 이루어진 것을 특징으로 하는 반도체장치.
제13항에 있어서, 제1회로는 상기 내부회로내에 흐르는 전류의 시간에 대한 변화량보다도 작은 변화량의 전류를 흘리는 회로이고, 제3회로는 상기 내부 회로내에 흐르는 전류의 시간에 대한 변화량보다도 작은 변화량의 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제13항에 있어서, 제2회로는 상기 내부회로내에 흐르는 전류에 연동하여 거의 동등한 전류를 흘리는 회로이고, 제4회로는 상기 내부회로내에 흐르는 전류에 연동하여 거의 동등한 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제13항에 있어서, 제2회로는 상기 제1내부전원전압(Vint1)을 검지하여 그 전압을 일정하게 유지하도록 전류를 흘리는 회로이고, 제4회로는 상기 제2내부전원전압(Vint2)을 검지하여 그 전압을 일정하게 유지하도록 전류를 흘리는 회로인 것을 특징으로 하는 반도체장치.
제13항 또는 제16항에 있어서, 제2회로는 드레인이 제1회로의 타단에 접속되고, 소오스가 상기 내부회로에 접속된 트랜지스터와, 이 트랜지스터의 소오스전위와 강압기준전위를 반전입력으로 하고, 출력을 그 트랜지스터의 게이트에 인가하는 연산증폭기로 이루어지며, 제4회로는 드레인이 제3회로의 타단에 접속되고, 소오스가 상기 내부회로에 접속된 트랜지스터와, 이 트랜지스터의 소오스전위와 승압기준전위를 반전입력으로 하고, 출력을 그 트랜지스터의 게이트에 인가하는 연산증폭기로 이루어진 것을 특징으로 하는 반도체장치.
제13항에 있어서, 상기 강압회로 및 승압회로가 동일 칩내에 복수개 존재하는 것을 특징으로 하는 반도체장치.
기판과,

상기 기판상에 형성된 제1 및 제2전원배선,

상기 기판상에 형성되고, 상기 제1전원배선과 상기 제2전원배선의 사이에 접속된 제1반도체칩(칩 A) 및,

상기 기판상에 형성되고, 상기 제1전원배선과 상기 제2전원배선의 사이에 접속된 제2반도체칩(칩 B)을 갖추고,

상기 제1 및 제2반도체칩의 적어도 한쪽은,

일단이 상기 제1전원배선(Vcc)에 접속되고, 소정 전류를 흘리는 정전류원(21)과,

상기 정전류원의 타단과 상기 제2전원배선(Vss)의 사이에 접속되고, 소비전류가 상기 소정 전류보다 큰 값과 작은 값의 사이에서 변화하는 회로(11, 22) 및,

상기 정전류원의 타단과 상기 제2전원배선(Vss)의 사이에 접속되고, 상기 회로의 소비전류가 상기 소정 전류보다 작을 때에 충전되고 상기 회로의 소비전류가 상기 소정 전류보다 클 때에 방전되는 캐패시터(23)를 갖춘 것을 특징으로 하는 실장기판.