KR100786924B1

KR100786924B1 - 반도체 장치

Info

Publication number: KR100786924B1
Application number: KR1020000047739A
Authority: KR
Inventors: 미즈노히로유끼; 와따나베다까오; 히라끼미쯔루; 다나까히또시
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 1999-10-14
Filing date: 2000-08-18
Publication date: 2007-12-17
Also published as: US6515918B2; KR20010039826A; US6366506B1; US20020071318A1; US20040145955A1; US6937496B2; US20030107924A1; TW502143B; US6711071B2; JP2001110184A

Abstract

외부로부터 공급되는 전원 전압의 전압이 저하하는 것에 대응하여 발생하는 동작 전원 공급의 과제를 해결하고, 안정적이고 또한 유연성이 있는 내부 전원 전압 공급 수단을 제공하는 것에 있다.

제1 동작 전압(VCCQ)이 공급되는 제1 회로 블록(PAD1)과, 제2 동작 전압(VDD)이 공급되는 제2 회로 블록(CIR1)과, 상기 제1 동작 전압을 받아 제3 동작 전압(VDH)을 발생시키는 전압 발생 회로(PWR1)와, 상기 제3 동작 전압이 공급되는 제3 회로 블록(CIR2)을 갖도록 반도체 장치를 구성한다.

더욱 바람직하게는, 제3 동작 전압은, 제1 동작 전압으로부터 승압 회로(GEN1)에 의해 그것보다도 전압이 큰 제4 동작 전압을 형성하고, 그 제4 동작 전압을 강압 회로(VLM1)에 의해 강압하여 형성한다.

이에 따라, VDD의 전원이 저하한 경우에도 비교적 유동성이 있는 전원 VDDQ를 이용하여 안정적인 내부 동작 전원의 형성을 가능하게 한다.

반도체 장치, 동작 전압, 내부 전압, 승압 회로, 강압 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명 대상이 되는 반도체 집적 회로의 전체 구성을 나타낸 도면.

도 2는 도 1의 내부 전압 발생 회로 PWR1의 예를 나타낸 도면.

도 3은 도 2의 승압 회로 GEN1의 예를 나타낸 도면.

도 4는 도 2의 기준 전압 발생 회로 REF1의 예를 나타낸 도면.

도 5는 도 2의 강압 회로 VLM1의 예를 나타낸 도면.

도 6은 도 5의 강압 회로 VLM1의 VDDQ에 대한 특성예를 나타낸 도면.

도 7은 도 5의 강압 회로 VLM1의 VDD에 대한 특성예를 나타낸 도면.

도 8은 도 1의 제2 내부 회로 블록 CIR2의 예를 나타낸 도면.

도 9는 도 8에서 이용되는 레벨 변환 회로(VDD 진폭→VD 진폭)의 예를 나타낸 도면.

도 10은 도 8에서 이용되는 레벨 변환 회로(VDL 진폭→VDD 진폭)의 예를 나타낸 도면.

도 11은 도 8에서 이용되는 디코드 회로 및 워드선 구동 회로를 나타낸 도면.

도 12는 도 8에서 이용되는 감지 증폭기 근방의 회로예를 나타낸 도면.

도 13은 도 8에서 이용되는 메인 증폭기의 회로예를 나타낸 도면.

도 14는 도 8의 회로의 동작 파형을 나타낸 도면.

도 15는 도 1의 제1 내부 회로 블록 CIR1의 예를 나타낸 도면.

도 16은 도 1의 I/O 회로 블록 PAD1의 예를 나타낸 도면.

도 17은 도 16에서 이용되는 레벨 변환 회로(VDD 진폭→VDDQ 진폭)의 예를 나타낸 도면.

도 18은 도 16에서 이용되는 레벨 변환 회로(VDDQ 진폭→VDD 진폭)의 예를 나타낸 도면.

도 19는 도 1의 전체 구성의 변형예를 나타낸 도면.

도 20은 도 1의 전체 구성의 다른 변형예를 나타낸 도면.

도 21은 도 1의 반도체 장치의 패키지 및 전극을 나타낸 도면.

도 22는 도 1의 전체 구성의 다른 변형예를 나타낸 도면.

도 23은 도 1의 전체 구성의 다른 변형예를 나타낸 도면.

도 24는 칩 상에서의 배치의 실시예를 나타낸 도면.

도 25는 칩 상에서의 배치의 다른 실시예를 나타낸 도면.

도 26은 칩 상에서의 배치의 다른 실시예를 나타낸 도면.

도 27은 내부 전압 발생 회로 PWR1의 변형예를 나타낸 도면.

도 28은 내부 전압 발생 회로 PWR1의 다른 변형예를 나타낸 도면.

도 29는 내부 전압 발생 회로 PWR1의 다른 변형예를 나타낸 도면.

도 30은 내부 전압 발생 회로 PWR1의 다른 변형예를 나타낸 도면.

도 31은 승압 회로 GEN1의 다른 예를 나타낸 도면.

도 32는 승압 회로 GEN1의 다른 예를 나타낸 도면.

도 33은 강압 회로 VLM1의 다른 예를 나타낸 도면.

도 34는 강압 회로 VLM1의 다른 예를 나타낸 도면.

도 35는 도 34의 강압 회로의 동작 특성도를 나타낸 도면.

도 36은 강압 회로에 의해 형성되어야하는 동작 특성의 다른 예를 나타낸 도면.

도 37은 강압 회로에 이용하는 차동 증폭 회로의 부하 회로의 변형예를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

C601∼C603, C701∼C705, C706a, C706b, C806 : 컨덴서

L803 : 인버터

M804, M1003a, M1003b, M1003d∼M1005d, M1607, M1610, M1612, P2101, P2103, P2105, P2112, P2107, P2108, P2110, P2201, P2203, P2205, P2212, P2207, P2208, P2210, P2402, P2401, P2801, P2802, P2804, P2805, P2807, P2901, P2903, P2905 : P 채널 MOS 트랜지스터

M805, M1003c, N2102, N2104, N206, N2109, N2111, N2202, N2204, N2206, N2209, N2211, N2403∼N2406, N2711, N2803, N2806, N2808, N2902, N2904, N2906 : N 채널 MOS 트랜지스터

R903∼R905, R1103, R1104, R1605, R1606, R1608, R1609, R2709 : 저항

B901, B902 : 바이폴라 트랜지스터

D2708, D2710 : 다이오드

본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 다양한 형태의 회로 블록을 혼재한 고속·저전력의 반도체 집적 회로 장치에 관한 것이다.

본 명세서에서 참조되는 문헌의 리스트는 이하와 같고, 문헌은 문헌 번호를 갖고 참조하는 것으로 한다.

[문헌1] : M. Tsukude et al., 1997 IEEE International Solid-State Circuits Conference(ISSCC) Digest of Technical Papers, February 1997, PP. 66-67.

[문헌2] : 특개평8-234851호 공보.

[문헌3] : S. Fujii et al., 1986 IEEE International Solid-State Circuits Conference(ISSCC) Digest of Technical Papers, February 1986, 266-267

[문헌4] : H. Tanaka et al. , IEICE Transaction on Electron, Vol. E75-C, No. 11, November 1992, p1333-1343.

[문헌1]에는, 칩 외부로부터 공급되는 1.2V로부터 3.3V까지의 전압의 전원 전압 extVcc에 따라 동작시키는 DRAM 회로가 기재되어 있다. 여기서, 워드선 구동용 전압 VccP는, extVcc로부터 VppGen(승압 회로)에 의해 형성되어 있다. 또한, 어레이 전압 VccA, 주변 회로 전압 Vpp, 공유 게이트 전압(Shared-Gate Level) SGL 은, extVcc로부터 각각에 대해 전용으로 설치된 VDC(Voltage Down Converter 전압 강하기)에 의해 형성되어 있다.

또한, [문헌2]에는, 마이크로 컴퓨터 등에 관련되어 복수의 모듈(회로 블록)을 포함하는 반도체 집적 회로 장치가 기재되어 있다. 이들 복수의 모듈에 대한 동작 전원 전압은 이하와 같이 형성된다. 즉, 칩밖으로부터 공급되는 전원 전압 Vcc로부터 승압 회로(4)에 의해 승압 전압 VH를 일단 발생시킨다. 이어서 복수의 모듈마다 설치된 복수의 전압 조절 회로에 의해, 승압 전압 VH를 강압하여 각각의 모듈에 적합한 동작 전원 전압을 형성하여, 각각 대응하는 모듈로 공급하고 있다.

상기된 [문헌1]이나 [문헌2]가 단일의 전원 전압으로 동작하는 반도체 집적 회로 장치를 대상으로 하는데 비해, 본원 발명자 등은, 본원에 앞서서, 신호의 입출력을 위한 I/O 회로를 위한 제1 전원 VDDQ와, 내부 논리 회로를 위한 제2 전원 VDD의 2 종류의 전원이 공급되는 반도체 집적 회로에서 DRAM 회로와 같은 다종류의 동작 전원 전압을 필요로 하는 회로를 혼재하는 기술에 대해 검토를 행하였다.

최근의 고집적화에 의한 IC(Integrated Circuit)의 고기능화 및 고속화에 대응해야하고, 특히 MOS 트랜지스터의 사이즈로 대표되는 내부의 회로 소자의 미세화가 진행되고 있다. 이 기술의 흐름에 대한 과제는, 소자수의 증가에 수반하는 소비 전력의 증대와 회로 소자의 미세화에 따르는 파괴 내압의 저하이다. 이 결과, 이들 문제를 해결하기 위해 동작 전원 전압의 저전압화가 추진되는 것이 된다.

그러나, I/O 회로를 위한 제1 전원 VDDQ는, 과거에 결정된 사양을 갖는 많은 IC와의 정합성을 취하는 것이 필요해지기 때문에 비교적 장기간에 걸쳐 동일 전압이 사용된다. 물론, VDDQ도 시대와 함께 저하하는 것은 필수이지만 세월에 비해 그 저하의 비율은 비교적 낮다. 이에 대해, 내부 논리 회로를 위한 제2 전원 VDD는 VDDQ와 같은 제약이 없기 때문에, 급격한 비율로 그 전압의 저감이 진행되고 있다.

이상과 같은 상황에 있어서 DRAM을 혼재하는 경우에는, 상기 DRAM 회로 블록의 전원 공급을 어떻게 행할지가 과제의 하나가 된다. 즉, I/O 회로를 위한 제1 전원 VDDQ은, 비교적 높은 전원 전압의 공급을 기대할 수 있는 점에서는, DRAM 회로 블록용 전원으로서 이용하는 조건을 만족한다. 그러나, 제1 전원 VDDQ는, 비교적 대전류가 흐르는 I/O 회로에 이용되기 때문에 전원 노이즈가 크다고 하는 문제가 있다. 즉, 직접 이 전원을 DRAM 회로에 이용한 경우에는 그 성능이 충분히 발휘되지 않을 우려가 있다. 이에 대해, 제2 전원 VDD는 급격한 저전압화가 진행되기 때문에, 장래 DRAM 회로 블록의 전원을 제공하기 위해서는 전압이 지나치게 낮은 상태가 되는 것이 우려된다. 즉, DRAM 회로 블록 내에서는, 워드선의 구동 전압이 가장 높은 전압을 필요로 하는 부분이지만 VDD에서 차지 펌프형 승압 회로에서 워드선 구동 전압을 형성하는 기술을 이용한 경우에는, 전력 효율 등의 면에서 곤란한 일이 생기는 것을 생각할 수 있다. 이상과 같은 문제는 논리 회로와 DRAM을 혼재한 칩에 한한 것은 아니고, DRAM 회로 블록을 대신하여 AD 변환기나 DA 변환기나 PLL 등의 아날로그 회로나 플래시 메모리 등의 회로, 혹은 전원 전압 변동에 대해 민감한 0.7V이하의 초저전압에서 동작하는 마이크로 프로세서나 DSP 등의 논리 회로에서도 동일한 문제를 생기거나 하는 것이 예상된다.

그래서, 본원 발명의 목적 중 하나는 외부로부터 공급되는 전원 전압의 전압이 저하하는 것에 대응하여 발생하는 동작 전원 공급의 과제를 해결하고, 안정되고 또한 유연성이 있는 내부 전원 전압의 공급 수단을 제공하는 것에 있다.

본원 발명의 대표적인 수단은 이하와 같다. 즉, 제1 동작 전압이 공급되는 제1 회로 블록과, 제2 동작 전압이 공급되는 제2 회로 블록과, 상기 제1 동작 전압을 받아 제3 동작 전압을 발생시키는 전압 발생 회로와, 상기 제3 동작 전압이 공급되는 제3 회로 블록을 갖도록 반도체 장치를 구성한다. 더욱 바람직하게는, 제3 동작 전압은, 제1 동작 전압으로부터 승압 회로에 의해 그것보다도 전압이 큰 제4 동작 전압을 형성하고, 그 제4 동작 전압을 강압 회로에 의해 강압하여 형성한다. 이에 따라, 예를 들면 제1 동작 전압으로서 비교적 불안정한 전원을 이용했다고 해도 안정된 반도체 장치의 동작이 확보된다.

이하 본 발명의 실시예를 도면을 이용하여 상세히 설명한다. 실시예의 각 블록을 구성하는 회로 소자는, 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 따라, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로 기호는 게이트에 동그라미로 표시되지 않은 것은 N형 MOSFET(NMOS)를 나타내고, 게이트에 동그라미로 표시한 P형 MOSFET(PMOS)로 구별된다. 이하 MOSFET를 부르기 위해 간략화하여 MOS라고 부르기로 한다. 단, 본원 발명은 금속 게이트와 반도체층사이에 설치된 산화막 절연막을 포함하는 전계 효과 트랜지스터에만 한정되는 것이 아니라 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에도 적용된다.

<실시예 1>

도 1에 본 발명을 이용한 반도체 집적 회로 칩(이하, 단순히 실리콘 칩 혹은 칩이라고 함)의 전체 구성을 나타낸다. 실시예를 나타낸다. 이 칩에는 각각 독립적인 전원 패드(101)를 통해 I/O 전원 전압 VDDQ 및 VSSQ와, 코어 전원 전압 VDD 및 VSS가 칩 외부로부터 공급된다. VDDQ는 I/O 전원 전압의 고전위측이고, VSSQ는 그것에 대응하는 기준 전위(접지 전위)측이다. 또한, VDD는 그 전원의 고전위측이고, VSS는 그것에 대응하는 기준 전위측이다. 일반적으로, I/O 전압(VDDQ-VSSQ)은 코어 전압(VDD-VSS)보다도 높다. 구체적인 전원 전압에 대해서는 특별히 한정하지는 않지만, 예를 들면 I/O 전압은 3.3V이고, 코어 전압은 1.5V정도가 전형예이다. 통상 VSSQ와 VSS는 접지 전위(GND)이고 이상적으로는 동일 전위이므로, 이하 편의상 I/O 전원 전압을 VDDQ라고 하고, 코어 전원 전압을 VDD라고 하기로 한다.

I/O 회로 PAD1은 칩 외부와의 신호의 인터페이스를 위한 회로이고, VDDQ 및 VDD를 동작 전원으로 한다. 이 도면에는 칩 외부에 대한 신호 입력 패드 IN1∼INn과 신호 출력 패드 OUT1∼OUTm과, 입력과 출력을 겸용한 입출력 신호 패드 I/O1∼I/Ok를 예시하였다. 또한, 통상은 칩 외부로부터의 신호의 진폭과 VDDQ와 VSSQ사이의 전압은 일치한다. VDD는 후술된 제1 회로 블록 CIR1의 동작 전압이고, CIR1 내의 신호 진폭에 일치한다. 따라서, I/O 회로는 CIR1과의 신호 인터페이스 를 위해 VDDQ-VSSQ 사이의 진폭을 갖는 신호를 VDD-VSS 사이의 신호로 변환하는 레벨 변환 회로(그 반대도 있음)를 포함한다. I/O 회로 PAD1의 구체예는, 도 16∼18에서 후술한다.

제1 회로 블록 CIR1은, 코어 전원 전압 VDD만으로 동작 가능한 내부 회로이다. CIR1의 구체적인 회로 구성에서는, NAND 회로 등의 논리 회로나 레지스터나 스태틱 메모리(SRAM) 회로, 혹은 마이크로 프로세서나 DSP(Digital Signal Processing) 회로 등을 예로 들 수 있다. CIR1은, VDD-VSS 진폭을 갖는 신호에 따라 PAD1이나 후술된 제2 회로 블록에 대한 신호의 교환을 행한다. CIR1은, 나중에 도 15에 의해 일례가 도시된다.

한편, 제2 회로 블록 CIR2는, VDDQ나 VDD 외에 소정의 내부 전원 전압 VINT1∼VINTn을 받아 동작하는 회로 블록이다. CIR2의 구체적인 회로 구성으로는, 예를 들면 AD 변환기나 DA 변환기나 PLL 등의 아날로그 회로나, DRAM 회로를 예로 들 수 있다. 또한, 전원 전압 변동에 대해 민감한 0.7V이하의 초저전압으로 동작하는 마이크로 프로세서나 DSP 등을 예로 들 수 있다. 제2 회로 블록 CIR2에 대해서는, DRAM 회로의 구체예가 도 8∼14에 후술된다.

마지막으로, 전압 발생 회로 블록 PWR1은 상기된 CIR2에서 필요로 하는 내부 전원 전압 VINT1∼VrNITn을 발생시키기 위한 회로이고, VDDQ, VDD를 그 동작 전원 전압으로 한다. 이상이 본원의 대상으로 하는 반도체 장치의 전체도이고, 이하 각 회로 블록 내의 상세한 내용에 대해 설명한다.

[1. 전압 발생 회로 블록 PWR1] 도 2에, 전압 발생 회로 블록 PWR1의 일례 를 나타낸다. 여기서는, 제2 회로 블록 CIR2를 후술하는 DRAM 회로로 한 경우에 필요로 되는 내부 전원 전압을 발생시키기 위한 회로로 한 경우의 구체예를 나타내고 있다. CIR2에 포함되는 DRAM 회로에서는, 외부로부터 공급되는 VDD 외에, 내부 전압으로서 워드선 구동 전압 VDH(예를 들면 3V), 감지 증폭기용 오버 드라이브 전압 VBS(예를 들면 2V), 어레이 전압 VDL(예를 들면 1.5V), 프리차지 전압 VBM(예를 들면 0.75V) 및, 플레이트 전압 VPL(예를 들면 0.75V)이 필요해진다. 이들 내부 전원 전압은 VDH>VBS>VDL>VBM=VPL=VDL/2가 되는 것이 가장 전형적인 케이스이다.

도 2에서, 선택된 워드선을 구동하기 위한 전압인 워드선 구동 전압 VDH의 발생은 본원의 가장 특징적인 부분의 하나이다. 즉, 승압 회로 GEN1은, I/O 전압 VDDQ(예를 들면, 3.3V)를 받아 그것보다도 큰 전압 VPWR1(예를 들면 5V)을 발생시킨다. 그리고 강압 회로 VLM1 (전압 리미터, 조절기라고도 불림)에 의해, VPWR1의 전압을 강압하여 VDH(예를 들면 3V)를 발생시키고 있다.

이 예에서는 VDDQ> VDH이기 때문에 원리적으로는, VDDQ로부터 강압 회로를 사용하여 1단계에서 VDH를 발생시키는 것은 불가능하지 않다. 그러나, 본원 구성에 따르면, VDDQ와 같이 비교적 잡음이 중첩되는 경우가 많은 I/O 회로를 위한 전원으로부터 안정된 VDH를 형성할 수 있다. 또한 특히 VDDQ와 VDH와의 전원 전압이 접근하고 있는 경우(대략 VDDQ≥VDH≥VDDQ-0.5V)에는, 안정된 VDH가 강압 회로의 현실적인 구성에서는 더욱 곤란하다고 하는 문제도 해결한다. 한편, 상기된 VDDQ를 이용하는 것의 문제를 회피하도록 VDD로부터 승압 회로를 사용하여 1단계에서 VDH를 발생시킬 수도 있다. 그러나 이 경우에는 VDD가 저전압화되는 결과 상대적으로 승압비를 크게 취할 필요가 있어, 승압 회로의 효율이 저감하기 때문에 승압 회로의 저전력화가 곤란해지지만, 본원 발명에 따르면 이러한 과제를 해결할 수 있어, 비교적 승압비가 작은 승압 회로를 이용하여 저소비 전력화를 도모할 수 있게 된다.

감지 증폭기용 오버 드라이브 전압 VBS 및 어레이 전압 VDL의 각각은, 각각에 대응하여 설치된 강압 회로 VLM2와 VLM3에 의해, VDDQ를 강압함에 따라 형성된다. VLM2와 VLM3은 동작하는 전원 전압이 VDDQ가 되는 것으로 제외하면 VLM1과 동일 형식의 회로에 의해 실현된다. 또한 프리차지 전압 VBM 및 플레이트 전압 VPL은, VDL로 형성된 VDL/2가 된다. VDL/2의 발생 회로의 구체예는 예를 들면 [문헌3]에 기재된 회로를 이용할 수 있다.

도 3에 도 2의 차지 펌프 방식에 따른 승압 회로 GEN1의 구체예를 나타낸다. C601, C602, C701∼C705는 펌핑 용량, C603 및 C706a, C706b는 평활 용량이다. OSC는 발진 회로, SEN은 레벨 센서이다. 도시하지 않았지만, 레벨 센서는 나중에 나타낸 기준 전압 발생 회로가 형성하는 기준 전압 VREF1을 기준으로 하여 발생시킨 VPWR1의 전압의 대소를 비교하는 구성으로 할 수도 있고 이 경우에는 VPWR1의 발생 전압의 전압 변동이나 전원 변동에 대한 안정화를 더욱 도모할 수 있다. OSC는 180도의 위상차를 갖는 클럭 신호 clk 및 /clk를 출력하고 있다. clk 및 /clk의 클럭에 의해 펌핑 용량으로 축적된 전하가 각각 VPWR1에 접속된 평활 용량으로 전송되고, VPWR1에 VDDQ보다도 고전위의 전압을 얻을 수 있다. 펌핑된 전압 VPWR1은 SEN에서 그 전압이 모니터되고, OSC의 발진을 제어하여 VPWR1 전압을 원하는 전압으로 제어한다.

도 4에, 도 2 내의 기준 전압 발생 회로 REF1로서 소위 대역 갭 기준 전압 발생 방식(Bandgap reference)을 나타낸다. R903∼R905는 저항이고, B901 및 B902는 PNP 바이폴라 트랜지스터이고, 특별히 한정하지 않지만, CMOS 프로세스에서는 MOS 트랜지스터의 드레인 혹은 소스에 사용하는 확산층과 웰과 기판사이에 작성할 수 있는 기생 바이폴라 트랜지스터를 이용할 수 있다. 이 바이폴라 트랜지스터를 이용한 기준 전압 발생 회로는, 그 출력 전압 VREF1의 온도 특성이 매우 작다고 하는 특징이 있기 때문에, 프로세스적인 문제가 없으면 본 발명의 기준 전압 발생 회로로서 적합하다.

기준 전압 발생 회로 REF1은 I/O 전압 VDDQ를 동작 전원으로서 동작시키는 것으로 하고 있다. 이 기준 전압 발생 회로가 출력하는 기준 전압 VREF1이 실리콘의 대역 갭에 가까운 1.2V정도이기 때문에, 전원으로서는 그 이상의 전압의 전원이 필연적으로 필요하다. 따라서, 코어 전압 VDD를 REF1의 전원에 이용한 경우, VDD의 저전압화를 도모하기 위한 장해가 될 가능성이 있기 때문이다. 즉, REF1을 VDD가 1V 정도가 되면 REF1은 안정적으로 동작하지 않게 되기 때문이다. 이 경우 어디까지나 VDD를 동작 전압으로서 REF1을 동작시키기 위해서는, VDD로부터 그것보다도 높은 전압을 발생시키는 승압 회로(예를 들면 도 3과 같은 것)를 이용하여 VDDR을 형성하고, 그에 따라 도 4의 VDDQ를 대신하여, REF1을 동작시키도록 할 수도 있다. 도 4에서는 대역 갭 기준 전압 발생 방식을 이용했지만, 그 밖의 방식으로서 예를 들면 MOS 트랜지스터의 임계치 전압을 이용한 것이나, 두개의 다른 임계치 전압을 갖는 트랜지스터의 임계치 전압차를 이용한 회로도 이용 가능하다.

도 5에, 도 2의 강압 회로 VLM1의 구체예를 나타낸다. 이 회로는 VDDQ를 강압하여 VBS나 VDL을 형성하는 VLM2에도 응용된다. 도 5에서 참조 번호(1101 및 1102)의 각각은, 차동 증폭기로 구성된 연산 증폭기와 그 차동 증폭기의 출력으로 게이트가 제어되는 출력용의 P 채널 MOS를 포함하고, 마이너스 귀환 동작에 따라 각각 기준 전압에 대응한 강압 전압을 형성하는 회로이다. 이 종류의 회로에 대해서는 [문헌4]에 상술되어 있다. 참조 번호(1101)는, 기준 전압의 레벨 변환을 위한 전압 리미터 회로이고, REF1이 발생하는 VREP1을 받아 저항 R1103과 R1104에서 분압한 전압과 비교함으로써, 원하는 내부 전압와 동일한 제2 기준 전압 VREF2를 발생시킨다. VREF2는 VDH와 실질적으로 같은 전압이다. 도 4에 도시된 VREF1의 회로에서는, VDH와 동일한 전압을 직접 형성하는 것이 곤란하기 때문에 참조 번호(1101)를 이용했지만, VREF1로부터 직접 내부 전압과 동일한 전압을 발생시킬 수 있으면, 참조 번호(1101)를 생략하여 내부 전압 출력용의 버퍼로서의 전압 리미터 회로(1102)에 직접 접속해도 된다. 도 5에서는 차동 증폭기 및 출력 MOS는 승압 전압 VPWR1에 의해 동작하는 것으로 하였다.

도 6은, 도 2로부터 도 5에서 나타낸 본 발명의 방법에 따라 생성한 VREF1, VPWR1, VDH의 VDDQ에 대한 전압 의존성을 나타내고 있다. VRFF1은 VDDQ가 약 1.2V 이상에서 VREF1=1.2V의 일정한 전압을 출력하고 있다. 또한, VPWR1은 VDDQ의 증가에 대해 선형인 의존성 전압을 발생시킨다. 이들 VREF1 및 VPWR1의 전압을 바탕으로, VLM1에 의해 VINT1을 발생시키고 있다. 여기서는, (R1103+R1104)/R1104=2.5/1.2로 설정함으로써, VDDQ>1.2V에서 VDH=2.5V의 일정 전 압을 얻을 수 있다. 칩 외부로부터 입력되는 VDDQ 전압의 중심치가 3.3 V이고, 그 표준 동작 보상 범위 VDDQ-ST를 3.0V∼3.6V라고 하면, 그 전압 범위 내에서 VDH는 일정 전압 2.5V를 얻을 수 있다는 것을 알 수 있다.

한편, 도 7은 동일하게 도 2로부터 도 5에서 도시한 본 발명의 방법에 따라 생성한 VREF1, VPWR1, VDH의 VDD에 대한 전압 의존성을 나타내고 있다. 도 2로부터 도 5에서 도시된 모든 회로도 VDD를 이용하지 않기 때문에, VREF1이나 VPWR1이나 VINT1 전압의 VDD 전압 의존성은 도 19에서 나타낸 바와 같이 균일하다. 칩의 동작 보증 VDD 전압 범위를 예를 들면 1.0V∼2.0V와 같이 광범위하게 설정해도, VINT1은 2.5V의 일정치를 얻을 수 있다.

이와 같이 본 발명에서는, 도 1의 CIR1과 같은 회로의 저전력화를 위해 VDD 전압을 저전압화해도, UR2의 회로로 공급되는 VINT1의 전압은 저전압화되지 않아서 일정 전압을 얻을 수 있다는 특징이 있다. 예를 들면, CIR2에 DRAM과 같은 저전압화에 대해 그 속도 열화 등이 심한 회로를 이용해도, VDD 전압 의존성이 없는 VINT1∼VINTn의 전압을 DRAM 회로로 이용하는 것에 의해, VDD가 저전압화해도 고속으로 DRAM을 동작시킬 수 있다.

[2. 제2 내부 회로 블록 CIR2] 도 8에 제2 내부 회로 블록 CIR2의 일례로서 DRAM 회로를 나타내고 있다. 여기서 X-INBUF, Y-INBUF는 각각 X 어드레스, Y 어드레스의 입력 버퍼로, 예를 들면 제1 회로 블록으로부터 공급되는 VDD-VSS를 신호 진폭으로 하는 어드레스 신호를 받아, VDL 진폭의 신호로 변환한다. 이들 어드레스 신호는, 각각 X 어드레스 디코더 X-DEC, Y 어드레스 디코더 Y-DEC로 전달되고 그래서 디코드되어 워드선이나 컬럼 선택선의 선택해야 할 것을 결정한다. X 어드레스 디코더 X-DEC는, 워드 드라이버 X-DR의 하나를 선택하는 신호를 형성하고, 선택된 워드 드라이버는 대응하는 워드선 WL을 VDH로 구동한다.

MARY는 메모리셀 어레이에서, MCELL로 나타낸 다이내믹형 메모리셀이 어레이형으로 배치되어 구성되어 있다. w1은 메모리셀의 게이트 신호에 접속된 워드선, b1, /b1은 메모리셀에 대해 정보의 기록 및 판독을 행하는 비트선이다. 또, b1과 /b1은 쌍의 비트선이다. PC는 비트선의 프리차지 회로에서 비선택시에 비트선을 VBM=VDL/2로 프리차지한다. SA/WR은 감지 증폭기·기록 증폭기 회로에서 선택된 메모리셀로부터 판독된 신호의 low/High를 판별하여 VSS 또는 VDL로 증폭시킨다. Y-INBUF로부터 입력된 Y 어드레스는 -DEC에서 디코드되어 소정의 컬럼 선택선 중 하나 Y 드라이버 Y-DR에 의해 선택한다. 이 컬럼 선택선에 의해, 소위 Y 스위치 Y-SW가 ON이 되고, 선택된 비트선쌍 b1, /b1이 gb1, /gb1에 결합된다. EQ는 그 글로벌 비트선의 이퀄라이즈 회로, MA/MWR는 글로벌 비트선에 대한 메인 감지 증폭기·메인 기록 증폭기 회로이다. BUF는 CIR2 내부 회로의 신호 진폭을 CIR2 외부의 신호 진폭으로 상호 변환하는 버퍼 회로이다.

도 9 및 도 10은, 각각 VDD 진폭의 신호를 VDL 진폭의 신호로 변환하는 버퍼 및, VDL 진폭의 신호를 VDD 진폭의 신호로 변환하는 버퍼의 구체 회로이다. 도 8의 X-INBUF, Y-INBUF, BUF로 이용할 수 있다. 본 실시예와 같이 VDD가 1.0V∼2.0V의 광범위한 전압을 설정하는 경우라도, 이들 버퍼 회로에 의해 CIR2 내의 회로와 CIR2 외의 회로와의 인터페이스를 관통 전류를 발생시키지 않고 고속으로 행할 수 있다.

도 11은 도 8의 디코드 회로 X-DEC, 및 워드 드라이버 X-DR의 구체예를 나타낸 것이다. 참조 번호(2301)는 디코더 회로이고, X-INBUF로부터 입력된 복수의 X 어드레스 신호 aj와 워드선 구동 신호 sw1을 디코드한다. 참조 번호(2302)는 레벨 변환 회로에서, VDL 진폭의 디코드 결과의 신호를 워드선 승압 전압 VDH 진폭까지 레벨 변환을 행한다. 참조 번호(2303)는 X 드라이버 회로에서, 워드선 w1의 구동을 행한다.

도 12에, 도 8의 PC, SA/WR, Y-SW의 상세한 회로를 나타낸다. 참조 번호(24071∼2407n)는 프리차지 회로 PC이고, 참조 번호(24081∼2408n)가 감지 증폭기·기록 증폭기 회로 SA/WR, 참조 번호(24091∼2409n)가 Y 스위치 Y-SW이다. SA/WR에는 CMOS 래치형의 감지 증폭기 회로를 이용하고 있다. 또한, Y-SW는 NMOS를 이용한 패스 트랜지스터 회로로 구성하고 있다. 여기서는 비트선 b1, /b1의 프리차지 레벨은 어레이 전압 VDL의 절반의 전압(소위 하프 프리차지 방식)이기 때문에, 프리차지 회로 PC는 NMOS로 구성하고 있다. 참조 번호(2410)는 이들 회로의 구동 회로이다.

도 13에, 도 8의 이퀄라이저 회로 EQ, 메인 감지 증폭기/메인 기록 증폭기 MA/MWR의 구체예를 나타낸다. 참조 번호(2501)는 EQ이고, 참조 번호(2502)는 MA이고, 참조 번호(2503)는 MWR이다. 글로벌 비트선 gb1, /gb1의 프리차지 레벨은 여기서는 어레이 전압 VDL로 설정하기 때문에, 이퀄라이즈 회로 EQ는 PMOS로 구성하고, 메인 기록 증폭기 MWR은 NMOS에서 gb1, /gb1을 구동하도록 구성하고 있다. 또 한, 메인 감지 증폭기는 고속화를 위해 전류 미러형의 감지 증폭기를 사용하고 있다.

도 14에 도 8로부터 도 13에서 나타낸 DRAM 회로의 동작 파형을 나타낸다. 여기서는 일례로서 판독 동작의 예를 나타낸다. 어드레스가 확정된 후에 시각 T1에서 seq1을 'L' 레벨로 하여 비트선의 프리차지가 해제된다. 동시에, sw1을 'H' 레벨로 함으로써, w1이 VSS로부터 VDH까지 구동된다. 이에 따라 메모리셀의 내용이 비트선에 반영된다. 그 후, sov가 'L' 레벨로, ssn을 'H' 레벨로 함으로써, 감지 증폭기가 오버 드라이브 구동된다. 이에 따라, csp 및 csn 전위는 0.75V로부터 각각 2.0V 및 0V로 구동된다. 비트선의 전위가 감지 증폭기에 의해 증폭된 후, sov를 'H' 레벨로 복귀하고, ssp를 'L' 레벨로 구동한다. 이에 따라, csp는 1.5V로 구동되고, b1과 /b1의 비트선 전위는, 각각 1.5V로부터 0V까지 증폭되게 된다.

시각 T2에서는 sys가 'H'로 구동되고, 선택된 Y-SW가 온 상태가 된다. 이에 따라 대응하는 비트선의 전위가 글로벌 비트선에 반영된다. sma를 'H' 레벨로 구동함으로써 메인 감지 증폭기가 동작하여, 글로벌 비트선 전위가 증폭되어 dout로 출력된다.

시각 T3에서는 각 제어 신호를 부정 상태로 하고, seq1을 'H' 레벨로 하고 seq2를 'L'레벨로 함으로써 비트선과 글로벌 비트선이 프리차지된다.

이상의 DRAM 회로는, UR1로 사용하고 있는 코어 전압 VDD를 예를 들면 1.5V로부터 1.0V로 저전압화해도, DRAM 내부의 판독 혹은 기입 동작의 속도에 크게 의존하는 내부 전압은 변화하지 않기 때문에 DRAM의 고속 동작이 보증된다. 이 특징을 이용하면, 코어 전압 VDD를 CIR1의 동작 상태에 따라 변화시킬 수 있어, 칩 전체에 소비 전력을 대폭 저감시킬 수 있다. 이 경우, 코어 전압 VDD를 발생시키는 전원 회로는 예를 들면 칩 외부에 부가하면 된다. 또한, 그 출력 전압(=코어 전압 VDD)을 제어하는 제어 회로는, 예를 들면 CIR1 내에 설치하면 된다.

또한, CIR1의 동작 상태에 따라, 동적으로 CIR1로 공급되고 있는 코어 전압 VDD를 변화시키는 것 외에, CIR1의 동작 주파수를 동시에 제어하면, CIR1의 소비 전력을 그 동작에 필요 최저한의 것으로 억제할 수 있다.

또, 도 8로부터 도 14에 나타낸 실시예에서는, 어레이 전압 VDL을 칩의 코어 전압 VDD와 다른 전압으로 설정하고 있다. 일반적으로 DRAM의 전원 중에서 가장 많은 전류를 소비하는 것은 비트선의 충방전을 행하는 어레이 전압 VDL인 경우가 많다. 이 어레이 전압을 도 5의 조절기 VLM을 이용하여 발생하는 경우, 조절기의 전압 변환 효율만큼보다 많은 전력을 소비한다. 따라서, 어레이 전압은 되도록이면 칩의 패드로부터 직접 공급하는 편이 좋다. 예를 들면, 어레이 전압에 칩의 코어 전압 VDD를 그대로 직접 사용하면 좋다. 이 경우, 코어 전압의 저전압화에 따라, 어레이 전압이 변화하지만, 도 12에 나타낸 소위 오버 드라이브 방식에 따른 감지 증폭기의 구동 방법을 채용하면, 코어 전압의 저전압화에 따르는 DRAM의 속도 열화는, 코어 전압의 저전압화에 수반하는 CMOS 논리 회로로 구성된 CIR1 회로의 속도 열화와 동일 정도로 억제할 수 있다.

[3. 제1 내부 회로 블록 CIR1] 도 15는, 도 1 내의 제1 내부 회로 블록 CIR1을 구성하는 요소 회로의 구체예를 나타내고 있다. 여기서는 간단히 인버터(INV)가 두 개, 2입력 NAND(2 inputs NAND)가 하나, 2 입력 NOR(2 inputs NOR)가 하나인 예를 나타내고 있다. VDD와 VSS 사이에 논리 회로가 조립되어 있고, 입출력 신호 A, B, C는 각각 VDD-VSS 진폭이다.

제1 내부 회로 블록은, 도 15에 도시된 요소 회로 등을 이용하여, 예를 들면 마이크로 프로세서 CPU가 형성된다. 이 CPU가 필요해지는 데이터나 명령이 전술된 DRAM을 포함하는 제2 회로 블록에 기억된다. 즉, CPU는 DRAM에 대해 필요해지는 데이터의 어드레스를 발행하고, 그 어드레스의 메모리셀에 기억된 정보를 수취한다. 또한, CPU는 DRAM에 소정의 데이터를 기억시킬 필요가 있는 경우에는, 기억시키는 데이터와 기억시켜야 되는 어드레스를 DRAM 회로에 대해 발행한다.

[4. 입출력 회로 PAD] 도 16은, 도 1 내의 입출력 회로 PAD1의 구체예를 나타내고 있다. 참조 번호(2702, 2703)는 나중에 보다 자세한 회로예를 나타내겠지만 레벨 변환 회로이다. 참조 번호(2701, 2702, 2703, P2704, N2705)로서 출력 버퍼를 구성하고 있다. se1은 'H'에서 out이 'H'일 때, P2704가 온하여 PAD에는 VDDQ 전위가 출력된다. 또한, se1이 'H'에서 out이 'L'일 때, N2705가 온하여 PAD에는 VSSQ 전위가 출력된다. 한편, se1이 'L'일 때에는, P2704, N2705 모두 오프하고, PAD는 입력 핀으로서 기능한다.

참조 번호(2712)는 소위 ESD(Electrostatic discharge) 소자라고 하는 것으로, 패드에 접속하여 패드에 인가되는 정전기 등의 외래 노이즈로부터 칩 내부의 회로 파괴를 저지하는 보호 회로이다. 참조 번호(D2708 및 D2710)는 다이오드, 참조 번호(R2709)는 저항, 참조 번호(N2711)는 NMOS 트랜지스터이다. 참조 번호(2706)는 나중에 자세한 회로예를 나타내겠지만 레벨 변환 회로이다. 참조 번호(2712, 2707, 2706)로 입력 버퍼를 구성하고 있다. PAD가 VDDQ 레벨로 드라이브되면, in에는 VDD 전위가 출력된다. 또한, PAD가 VSSQ 레벨로 드라이브되면, in에는 VSS 전위가 출력된다.

도 17은 도 16의 참조 번호(2702 및 2703)의 구체예이다. 상보한 신호 i1 및 i2를 입력하여, 레벨을 변환하여 o1로 출력하고 있다. 또한, 도 18은 도 16의 참조 번호(2706)의 실시예이다. 도 17과 마찬가지로 상보한 신호(i1 및 i2)를 입력하여, 레벨을 변환하여 o1로 출력하고 있다. 도 16으로부터 도 18에서 도시한 I/O 회로 외에도, 18V CMOS, 25V CMOS, 33V LVTTL, AGP, PCI, SSTL, HSTL, GTL, GTL+, SSTL, SSTL-2, LVDS 등의 많은 종류의 I/O 인터페이스 규격에 준거한 회로라도 좋다.

이상, 본 실시예에서 나타낸 칩은 그 칩 내에 2 종류의 게이트 산화막압의 트랜지스터가 있다고 가정하였다. P2901이나 N2902에 도시된 도면에서는 게이트 부분의 기술에 가늘고 긴 박스를 이용하여 기록한 두꺼운 게이트 산화막압의 트랜지스터는, I/O 전압의 내압이 있는 트랜지스터로, 고전압이 인가되는 장소에 이용하는 것이 적합하다. 또한, P2905나 N2906으로 나타낸 도면에서는 게이트 부분의 기술에 하나의 가는 라인을 이용하여 기록한 얇은 게이트 산화막압의 트랜지스터는, 코어 전압의 내압이 있는 트랜지스터로, 코어 전압으로 동작하는 회로에서 이용하는 것이 적합하다.

본 실시예에서 나타낸 각각의 트랜지스터는, 그 트랜지스터의 각 단자에 인 가되는 전압에 의해 그 종류를 최적으로 선택한 하나의 예이고, 특히 본 실시예에서 나타낸 사용 방법에 한정할 만한 것은 아니지만, 내압이 허용하는 한 얇은 산화막압의 트랜지스터를 이용한 편이 회로 성능이 높아지는 것은 분명하다.

이상의 제1 실시예에 의해 얻을 수 있는 본원의 효과는 이하와 같다.

(1) I/O 전원과 적어도 하나의 코어 전원으로 이루어지는 전원계를 포함하는 칩에 있어서, 제2 회로 블록 CIR2의 전원을, I/O 전원으로부터 강압하여 안정화시켜 공급하거나, 혹은 I/O 전원으로부터 승압하고나서 강압하여 안정화되고나서 공급하고 있다. 이에 따라, 코어 전원 전압이 저전압화해도, 제2 회로 블록 CIR2는 정상적으로 동작시킬 수 있다. 상기 제1 실시예에서는 제2 회로 블록 UR2에 DRAM 회로를 적용했지만, DRAM 회로는 일반적으로 논리 회로보다도 저전압 동작 특성이 나쁘다. 즉, 저전압시의 속도 열화가 심하다. 제1 실시예와 같이 제1 회로 블록 CIR1의 전원인 코어 전원을, DRAM 회로의 전원과 분리하여, DRAM 회로의 전원은 I/O 전원으로부터 안정화시켜 사용함으로써, DRAM의 저전압 특성에 따르지 않고 코어 전원을 저전압화할 수 있다(제1 회로 블록 CIR1의 전원을 저전압화할 수 있다). 또한, 승압하여 원하는 전압을 얻는 경우, 코어 전압이 낮은 전압으로부터 승압하는 것보다도, I/O 전압의 보다 높은 전압으로부터 승압한 쪽이 승압비를 작게 억제할 수 있어 고효율화할 수 있다.

(2) DRAM 회로 내부에서 이용하는 전원을 I/O 전원으로부터 생성하고 있다. 이에 따라, 코어 전원을 변화시켜도 DRAM 회로의 동작에는 영향을 주지 않는다. DRAM 회로 내부에서 이용하는 전원을 코어 전원으로부터 생성한 경우, 코어 전원을 변화시키면 DRAM 회로용의 전원이 변화한다. 제1 회로 블록 CIR1의 전원 전압(코어 전원 전압)을 제1 회로 블록 CIR1의 동작 주파수에 따라 변화시켜 이루어지도록 저전력이 되도록 동작시키는 경우, 종래의 구성에서는 DRAM 회로가 전원 전압의 변동에 추종할 수 없게 되어, 오동작을 일으킬 가능성이 높다. 제1 실시예에서는 코어 전원 전압은 사용중에 자유롭게 변화시킬 수 있기 때문에, DRAM 회로는 오동작하지 않는다.

(3) 전원 전압 변동에 대해 민감한 제2 회로 블록 CIR2의 전원 전압을 PWR1을 통해 공급하고 있다. 이에 따라, PWR1은 전원 전압 안정화 회로로서 동작하기 때문에, 제2 회로 블록 CIR2가 안정 동작한다. 예를 들면 제2 회로 블록 CIR2에 0.5V에서 동작하는 논리 회로를 이용한 경우, 0.5V 동작의 논리 회로는 그 논리 회로를 구성하는 MOS의 임계치를 꽤 낮아지지 않는 한 전원 전압의 변동에 대한 동작 속도의 변화가 크다. 예를 들면, 0.4V와 0.5V에서는 2배이상의 동작 속도차가 생긴다. 이러한 회로에 본 실시예의 구성을 이용하면, 0.5V를 안정화하여 공급할 수 있으므로, 논리 회로를 원하는 속도로 동작시킬 수 있다.

(4) 또한 본 실시예에서는, PWR1의 출력 전압은 시리즈 조절기로 출력하고 있다. 출력 전압을 생성하는데 차지 펌프나 L이나 C를 이용한 스위칭 조절기로 생성한 경우, 돌입 전류에 의해 출력 전압이 그 이하의 전압으로 저하한 경우의 복귀 시간이 길어지는 결점이 있다. 왜냐하면, 스위칭 전원은 일반적으로 그 스위칭 주파수에서밖에 피드백의 효과가 없기 때문이다. 스위칭 주파수를 높이면 개선되지만, 이번은 전압 변환시의 전력 효율이 나빠진다. 그에 대해, 본 실시예의 수법으 로는, 상기 전압 드롭의 복귀 시간이 매우 고속이다. 전원 전압 변동을 억제하는데 이용되는 디커플링 컨덴서(소위 패스 컨덴서)를 부가한 것과 동일한 효과를 얻을 수 있다.

<실시예2>

실시예2에서는, 실시예1의 도 1에 도시된 본원 발명의 대상으로 하는 반도체 집적 회로의 전체 구성의 변형예에 대해 나타낸다.

도 19는, 도 1과 비교하면, I/O 전원의 기준 전위 VSSQ와 코어 전원의 기준 전위 VSS를 공통화하여 VSS로 하고, 공통의 전원 패드로부터 상기 VSS를 받음과 함께 내부의 기준 전위용 전원 배선도 공통화한 예이다. 예를 들면 I/Q 회로의 소비 전력이 낮고, 피크 전류가 적은 경우, I/O 전원을 코어 전원으로 분리할 필요가 없다. 이 경우, VSS와 VSSQ를 공통화해 주면 칩 전체적으로 핀 수를 줄일 수 있다.

도 20은, 도 1에서는 PAD1과 PWR1에 공통으로 사용되고 있던 VDDQ 및 VSSQ 공급을 위한 패드 및 전원을, 각각의 회로 블록으로 나눠 준비하는 경우의 실시예이다. 여기서는, VDDQ 및 VSSQ는 PAD1을 위해 사용하고, VDDQ_CIR2 및 VSSQ_CIR2는 PWR1을 위해 사용하고 있다. 또, 통상, 실리콘 칩 외부의 핀 혹은 프린트 기판 상에서 VDDQ와 VDDQ_CIR2가 전기적으로 단락되고, VSSQ와 VSSQ_CIR2도 전기적으로 단락된다. 일반적으로 I/O 회로는 칩 외부의 큰 용량 부하를 구동하기 위해, 그 전원에는 큰 노이즈가 생긴다. 그 때문에, I/O 회로의 전원은 다른 전원으로부터 분리하는 편이, 다른 전원에 그 큰 노이즈가 혼입하는 것을 막을 수 있다. 도 20의 경우, PWR1에 PAD1에서 발생한 전원 노이즈가 혼입하는 것을 막을 수 있다.

도 21은, 동일한 외부 전원 전압을 공급할 때의 반도체 집적 회로의 밀봉된 패키지의 단자 및, 반도체 칩의 전원 패드의 설정 방법의 일례를 나타낸다. 즉, 일반적으로 패드 하나에 흘릴 수 있는 전류는, 본딩 와이어나 본딩 와이어와 패드와의 접속 개소 혹은 일렉트로마이그레이션 등이 원인으로, 그 전류량에 제한이 있다. 그 때문에, 많은 전류를 흘릴 필요가 있는 전원에 대해서는 복수의 패드를 준비하는 것이 일반적이다. 상술된 도 1 등의 실시예의 패드의 수는, 각각 예를 들면 VDDQ에 대해서는 하나, VDD에 대해서도 하나와 같이, 접속처가 다른 패드 외에는, 각 신호 혹은 전원에 대해 하나의 패드만을 도시하고 있지만, 각각 여러개 설치해도 된다. 또한, 칩에 따라서는, 전위는 동일하지만 다른 패드를 실리콘 칩 외부에서 접속하고, 실리콘 칩을 패키징했을 때의 패키지의 핀으로서는 공통화되고 있는 형태를 갖는 것이 있지만, 이러한 형태의 것도 포함된다.

이하 도 21을 구체적으로 설명한다. CHIP는 실리콘 칩, PKG는 패키지, PCB는 프린트 기판을 나타낸다. CKT1, CKT2, CKT3은 각각 회로 블록으로, 각각 접지 전위만을 도시하고 있다. PAD1, PAD2, PAD3은 각각 CKT1, CKT2, CKT3의 접지 전위에 접속된 본딩 패드로, VSSQ 전위가 공급된다. PAD1과 PAD2는 본딩 와이어로 하나의 패키지의 핀 PIN1에 접속되고, PAD3은 본딩 와이어로 PIN2에 접속되어 있다. 또한, 프린트 기판 상에서는, PIN1 및 PIN2는 VSSQ_PCB라는 VSSQ 전위를 공급하는 노드에 일반적으로 프린트 기판 상이기 때문에 프린트된 동일 배선으로 전기적으로 접속되어 있다.

이와 같이 회로 블록마다 전원 패드를 나누거나, 패키지의 핀을 나누는 것으 로, 어느 한 회로로부터 다른 회로로의 전원 라인을 삽입한 노이즈의 혼입을 억제할 수 있다. 예를 들면, CKT1이 I/O 회로에서 많은 노이즈를 발생시키는 회로인 경우, CKT2의 접지 전위에 대해서는 PIN1을 통해 노이즈가 혼입하고, CKT3에 대해서는 VSSQ_PCB를 삽입하여 노이즈가 혼입된다. 따라서, CKT3에의 노이즈 혼입량은 CKT2로의 노이즈 혼입량과 비교하여 작게 할 수 있다.

또한, 전원 라인에 삽입하는 필터에 대해서는 예를 들면 노이즈의 영향이 큰 회로에 공급하는 전원에는, 예를 들면 페라이트비드 등의 인덕턴스나 디커플링 용량을 사용한 필터를 삽입해도 된다. 도 21의 실시예에서, CKT3이 노이즈의 영향을 받기 쉬운 회로라고 하면, PIN2와 VSSQ_PCB사이에 필터를 삽입하면 효과적이다. 또한, 도 20의 실시예에서는, CIR2가 DRAM 회로라고 하면, VDDQ_CIR2는 필터를 통해 공급하면 효과적이다.

도 22는, 칩 외부로부터 공급되는 전원 전압이 VDDQ(예를 들면, 3.3V)의 1 종류에 한정되는 경우를 나타내고 있다. 도 20과 마찬가지로 동일 I/O 전압(예를 들면 3.3V)을 입력하는 경우라도, 그 패드를 PWR1용과 VDL용과 PAD1용으로 각각, VDDQ_CIR2, VSSQ_CIR2와, VDDQ_VDL, VSSQ_VDL과, VDDQ, VSSQ로 분리되어 있다. 이것은 도 21에서 나타낸 효과를 기대한 것이다. 또한, 도 22에서는 VDC에 VSSQ_VDL과 VSS가 공급되고 있지만, 어느 한쪽이라도 좋고, 양쪽을 이용해도 좋다. 적어도 VDD의 출력 전압의 검출 회로의 접지 전위에 VSS를 이용하고, 그 기준 전압 회로의 접지 전위에 VSS를 이용하는 것으로, VDD의 전압 레벨을 기준 전압을 기준으로 한 전압으로 설정할 수 있고, VSSQ 상에 발생한 노이즈의 영향을 받는 일이 적어진다.

도 23은, 극단적인 예로, 도 22의 모든 접지 전위 VSSQ와 VSS를 공통적인 패드로부터 공급한 경우의 실시예이다. I/O 회로에서 발생한 VSSQ로의 노이즈가 그대로 VSS에 영향을 주지만, 그 밖의 효과는 도 22와 동일한 것을 얻을 수 있었다.

도 22와 도 23에서는 VDC의 구성은 특별히 한정하지 않는다. 나중에 도시한 도 32에 도시된 바와 같은 스위칭 조절기를 이용하여 구성해도 좋다. 도 32에서는 DC-DC 컨버터를 승압 회로로서 동작시키는 예이지만, 이 실시예에 적용시키도록 강압할 필요가 있는 경우에는 CMOS Buck 형의 구성을 취한다. 차지 펌프 방식이라도 좋지만, VDD에 많은 전류가 흐르는 경우에는 스위칭 조절기 방식을 이용하는 쪽이 전압 변환 효율이 높아진다.

이상의 실시예의 회로 요소는 하나의 칩 상에 형성되어 있는 것으로 함으로써 도면에 기술 혹은 그 설명이 이루어져 있지만, 그 일부가 다른 칩 상에 형성시키거나, 칩 외부에 디스크리트 소자로 실현되어도 좋다.

또한 본 발명은, 예를 들면 도 1의 CIR1과 CIR2와 같은 회로 블록이 동일한 칩 상에 없는 경우에도 적용할 수 있다. 그 경우는 복수의 칩을 동일한 패키지에 실장한 멀티칩 패키지(MCP)가 된다. (여기서는 MCP는 복수의 칩을 적층화하여 실장한 스택드 칩 사이즈 패키지(Stacked CSP) 등을 포함시킴.)

그 경우, 예를 들면 도 1의 실시예에서는 CIR2와 PWR1을 하나의 칩 상에 집적하고, 다른 CIR1과 PAD를 다른 칩 상에 집적한다. 당연히 그 경우, 참조 번호(101)는 패드가 아니고 두 개의 칩을 실장한 MCP의 핀에 대응하게 된다. 이와 같이 복수의 칩을 내장하는 패키지에 본 발명을 적용해도, 상기한 본 발명의 효과를 얻을 수 있는 것은 분명하다.

또한, 예를 들면 CIR2에 DRAM 회로를 탑재한 경우에, CIR2를 탑재한 칩과 그 외의 칩을 다른 칩으로 하면 프로세스적인 부담이 적어진다는 효과가 있다. 즉, CIR2를 탑재한 칩은 DRAM 프로세스로 작성하고, 그 외의 칩은 논리 프로세스로 제작할 수 있다. 그것에 대해, 전부를 동일한 칩 상에 집적하는 경우에는 DRAM·논리 혼재 프로세스로 작성할 필요가 있다. 또한, CIR2를 탑재한 칩은 단체의 범용 DRAM과 많은 부분에서 공통화한 칩 사양의 것을 이용할 수 있다. 그 경우, CIR2로서 용량이 그 만큼 필요하지 않은 경우, 단체의 범용 칩으로서는 불량으로 선별된 것을 재이용하여, 그 용량을 한정하여 CIR2를 탑재한 칩으로서 사용할 수도 있다.

또, 이상의 실시예에서는 간단하게 하기 위해 주로 전원계의 배선만을 도면에 기술 혹은 설명하고 있지만, 신호선에 대해서는 어떠한 형태라도 좋다. 많은 칩 내부 전원을 갖는 경우에는, 일반적으로 다른 진폭의 신호가 많이 존재한다. 이들 신호사이의 인터페이스에는 도 17 또는 도 18에서 도시한 레벨 변환 회로를 이용하여 행하면, 관통 전류를 발생시키지 않고, 고속으로 레벨 변환을 행할 수 있다.

<실시예3>

이하 실시예3으로서, 실시예1이나 실시예2에서 나타낸 본원 발명의 대상이 되는 반도체 집적 회로의 전체 구성의 칩 상에서 배치의 구체예 및 그 변형예에 대해 진술한다. GEN1과 REF1 및 REG1의 칩내의 설치하는 장소를 이하에 진술하도록 함으로써 여러 효과를 얻을 수 있다.

도 24는, 본 발명을 사용한 칩의 물리적인 레이아웃 이미지를 나타내고 있다. PAD1은 외부와의 신호의 인터페이스를 행하는 패드가 배치되어 있는 영역이지만, 특별히 한정하지 않지만 여기서는 칩 주변에 있다. GEN1과 REP1은 칩 상에 각각 하나 있고, 좌의 상측에 배치되어 있다. 이 예에서는, 제2 내부 회로 CIR2가 2개의 CIR2a와 CIR2b로 더욱 분할되는 경우를 예시하고 있다. CIR2가 DRAM 회로인 경우에 복수의 메모리 뱅크로 분할되고 있는 경우가 전형적으로는 이러한 케이스에 해당한다. REG1에 상당하는 조절기는 여기서는 칩 상에 2개 있고, 각각 REG1a, REG1b로 나타내고 있다. REG1a는 VINTax를 출력하고, REG1b는 VINTbx를 출력하고, 각각의 출력을 사용하는 회로 CIR1과 CIR2의 근처에 각각 REG1a와 REG1b가 배치되어 있다.

이와 같이 조절기의 출력을 이용하는 회로의 근처에 조절기를 배치함으로써, 조절기로부터 그 출력을 사용하는 회로까지의 접속에 사용하는 배선의 기생 저항을 작게 할 수 있다. 이에 따라 큰 전류가 그 배선에 흘렀을 때의 전압 드롭을 작게 억제할 수 있다. 일반적으로 조절기와 GEN1의 거리는 길어지지만, 그 동안은 고전압이 송전되어 있고, 흐르는 전류는 작아진다. 따라서, 조절기와 GEN1의 거리가 길어 그 배선의 기생 저항이 커져도, 전압 드롭이 작게 끝난다. 또한, 조절기에 입력되는 전원 전압 VPWR1의 노이즈 제거 비율은 조절기에 의해 높게 유지되고 있기 때문에, 조절기의 출력에는 조절기와 GEN1 사이의 전압 드롭 등의 노이즈의 영향이 미치기 힘들다.

도 24는 기준 전압 발생 회로를 칩에 하나 배치하고, 조절기와는 떨어진 장 소에 배치되어 있다. 기준 전압 발생 회로의 출력은 기준 전압 발생 회로의 접지 전위로부터 재어 일정 전압이 출력된다. 그러나, 접지 전위는 항상 노이즈 등에 따라 변화하고, 칩의 장소에 따라 그 변화의 모습이 다른 것이 보통이다. 도 24의 실시예에서는, 예를 들면 REP1의 접지 전위와 REG1a의 접지 전위가 다른 것이 된다. 또한, 그 접지 전위의 차는 칩의 동작 상태에 따라 변화한다. 따라서, 도 24의 실시예에서는 조절기가 수취하는 기준 전압 VREP1은 조절기의 접지 전위로부터 보면 노이즈에 따라 항상 변화하고, 조절기의 출력도 그에 따라 변화한다.

그에 대해, 도 25는 기준 전압 발생 회로를 각 조절기에 하나 설치하고, 조절기의 근처에 배치한 실시예이다. 이 실시예에서는 기준 전압 발생 회로가 각 조절기의 근처에 있기 때문에, 각각의 접지 전위의 전위차가 작게 된다는 효과가 있다. 즉, 접지 전위에 노이즈가 생기는 것은 변함이 없지만, 거리가 가깝기 때문에 조절기의 접지 전위의 노이즈와 기준 전압 발생 회로의 접지 전위의 노이즈는 동상 노이즈가 된다. 이에 따라, 조절기의 출력 전위는 조절기의 접지 전위로부터 정확하게 기대 전압을 얻을 수 있다. 도 25는 상기된 바와 같이 이상적인 조절기와 기준 전위 발생 회로의 레이아웃이지만, 기준 전압 발생 회로를 조절기의 수만큼 준비하는 것은, 칩의 면적 증가로 연결된다.

도 26은 도 24와 도 25의 이점을 살린 조절기와 기준 전위 발생 회로의 레이아웃이다. 도 24에서 도시한 바와 같이 조절기는 그 출력을 이용하는 회로의 되도록이면 근처에 설치하는 편이 좋다. 한편, 도 25에서 도시된 바와 같이 기준 전압 발생 회로는 되도록이면 조절기의 근처에 설치하는 편이 좋다. 도 26에서는 상기 요구를, 조절기(REG1a나 REG1c 및, REG1b나 REG1d)를 하나의 기준 전압 발생 회로(REF1a나 REF1b)에 대해 복수개 준비함으로써 해결하고 있다. 또한 도 27에서는, 조절기의 입력 전압은 그 출력 전압에 가까운 전압이 전압 변환 효율이 좋아지기 때문에, REG1c의 입력은 REG1a의 출력으로부터 취하고 있다.

기타, 여러 배치 방법을 생각할 수 있지만, 그 배치 방법은 특별히 한정하지 않는다. 조절기의 출력 전압의 전원 노이즈 등의 영향이 작아지고, 더욱 조절기의 전압 변환 효율이 높아, 이들 면적 효율이 좋아지도록 배치하면 된다.

<실시예4>

이하 실시예4로서, 실시예1이나 실시예2에서 도시한 내부 전원 발생 회로 PWR1의 변형예 및 PWR1 내에서 사용되는 개별 회로(승압 회로나 전압 리미터 회로)의 바람직한 변형예에 대해 진술한다.

도 27은, 도 2의 회로를 보다 일반화하여 나타낸 것으로, 전압 변환 회로 REG1을 보다 일반적인 개념으로서 나타내었다. REG1은 도 2에서 나타낸 바와 같이 구체적으로는 복수의 강압 회로(전압 리미터나 1/2 전압 발생 회로)를 포함하는 것이다. 이 강압 회로에 의해 외부 전원 전압 VDDQ나 VDD, 및 내부 전원 전압 VPWR1을 강압하여 내부 전압 VIN1∼VINTn을 발생시킨다. 도 2에서는 REG1의 동작에 VDD는 이용되지 않지만, 여기서는 보다 일반적이기 때문에 VDD도 이용 가능하다는 것을 나타내기 때문에, REG1에 VDD가 공급되도록 하였다. 도 2의 구체예와 같이 필요가 없으면 VDD는 무시해도 된다.

도 28은 도 27의 GEN1을 더욱 생략하여, 도 27의 pwr1을 VDDQ로부터 직접 얻 은 경우의 실시예이다. I/O 전압이 VINT1∼VINTn으로 출력하는 전압과 비교하여 충분히 높은 경우에는, VDDQ의 전위를 승압할 필요가 없다. 그 경우에는 이 구성을 사용할 수 있다. 이 예의 다른 특징은, VDDQ을 전원 필터 회로 filter1을 통해 REG1로 공급하는 것이다. 이 전원 필터는 필요가 없으면 생략해도 된다. fllter1은 MOS 트랜지스터로 구성한 저항 R4201과 동일하게 MOS 트랜지스터로 구성한 컨덴서 C4201로 구성하고 있다. R4201에 의해, VPWR1의 임피던스는 높아지지만, VDDQ 상의 노이즈가 VPWR1로 전파하는 것을 막을 수 있다. 또한, 입력측에 컨덴서 C4201을 부가함으로써 AC적인 임피던스를 낮추고, REG1의 출력에는 영향이 생기지 않도록 한다.

REG1의 출력에 돌입 전류가 흐른 경우에는, REG1의 입력측의 컨덴서로부터 그 돌입 전류의 전하가 공급되고, REG1의 출력 전압에 리플이 발생하는 것을 막을 수 있다. 물론, 이 때, REC1의 입력측의 전위 강하는 어느 정도 생기기 때문에, 전위 강하가 발생해도 REG1이 정상적으로 기대 출력 전압을 출력할 수 있는 입력 전압을 유지할 필요가 있다. 그로 인해 컨덴서의 용량을 어느 정도 크게 하거나, REG1의 입력 전압 VPWR1을 높이도록 설계하면 된다.

이하에, 간단히 그 조건을 식으로 나타낸다. 컨덴서 C4201의 용량을 C, VPWR1의 전압 효과량을 ΔV, 돌입 전류에 의해 흐르는 전하량을 Q, REG1이 정상적인 기대 출력 전압을 출력하는데 필요한 VPWR1의 최저 전압을 Vmin, VPWR1의 무부하 전압을 Vnom으로 하면, ΔV=Q/C로 계산할 수 있기 때문에, Vnom-Vmin>ΔV가 되도록 하면 된다. 즉, (Vnom-Vmin)C>Q가 되고, Vnom을 높게 설정하거나, C를 크게 설정하면 되는 것을 알 수 있다.

도 29에는, 도 28에 도시한 전원 필터를 도 27에 적용하기 위해 변형한 예를 나타낸다. 승압 회로 GEN1의 출력을 전원 필터 filter2를 통해 REG1로 공급하고 있다. R4301이 저항이고, C4301 및 C4302가 컨덴서이다. 여기서는 MOS 트랜지스터의 내압을 위해, 도 42와는 저항 및 컨덴서 각각의 접속 방법이 다르다.

도 30은 GEN1과 REG1을 각각 두개 설치한 경우의 실시예이다. 일반적으로 조절기 회로에 시리즈 패스 조절기 방식(이하, 단순히 시리즈 조절기라고 하는 경우도 있음)을 이용한 경우, 그 입력 전압과 출력 전압사이에 큰 전위차가 있으면, 조절기의 변환 효율이 저하한다. 그 때문에, 이 실시예에서는, 최종적으로 얻고 싶은 전압인 VINT1∼VINTn을, 비교적 높은 전압인 VINT1a∼VINTna와, 비교적 낮은 전압인 VINT1b∼VINTnb로 이분하고 있다.

또한, VINT1a∼VINTna보다도 높은 pwr1을 GEN1을 이용하여 작성하고, VINT1b∼VINTnb보다도 높은 pwr2를 GEN2를 이용하여 작성한다. 그 후, REG1은 VPWR1로부터 VINT1a∼VINTna를 만들고, REG2는 VPWR2로부터 VINT1b∼VINTnb를 만들고 있다. 이렇게 해서 이루어지도록 조절기의 입력과 출력의 전위차를 작게 함으로써, 각 조절기의 전압 변환 효율을 높일 수 있다.

도 27로부터 도 30까지 도시된 PWR1의 실시예는, 그 밖에도 여러 구성 방법을 생각할 수 있다. 예를 들면, 승압 회로 GEN1의 접지 전위는 VSSQ에 접속하고 있지만, VSS에 접속해도 된다. I/O 회로의 접지 전위와 그것보다도 낮은 전압으로 동작하는 코어 회로용의 접지 전위가 다른 패드로부터 공급되는 칩에서, 칩 내부 전원 VINT1∼VINTn을, VINT1∼VINTn을 사용하는 회로 CIR2의 접지 전위(VSS)를 접지 전위로서 이용하는 조절기를 이용하여, I/O 전압 혹은 I/O 전압으로부터 승압 혹은 강압하여 생성된 전압으로부터 안정화하여 출력하면 그 구성 방법은 특별히 한정하지 않는다.

이하 도 31 및 도 32에, 승압 회로 GEN1의 다른 예를 나타낸다. 도 31에, VPWR1에 VDDQ의 약 3배의 전압의 출력하기 위한 차지 펌프 방식 승압 회로를 나타낸다. 도 3에서 상술된 승압 회로와의 차이는 펌핑단수의 차이고, 이 도 31이 보다 큰 승압 전압을 얻을 수 있다. 또, 이 도면에서는 OSC 및 SEN은 생략하고 있지만 도 3과 마찬가지이다.

도 32에, GEN1로서 소위 CMOS Boost형의 스위칭 조절기 방식의 DC-DC 컨버터를 이용하는 예를 나타낸다. 여기서 L803은 인덕터, M804 및 M805가 스위칭 트랜지스터, C806이 평활 용량을 나타내고 있다. M804가 온하여 M805가 오프하는 기간과, M804가 오프하여 M805가 온하는 기간의 듀티 사이클을, 동일 도면의 파형도와 같이 제어하고, VPWR1의 출력 전압을 제어한다. 스위칭 트랜지스터의 온·오프의 제어는 참조 번호(802과 801)가 VPWR1의 전압을 모니터하면서 행하고 있다. 인덕터 L803은 칩 내에 실장해도 되고, 칩밖에 실장해도 좋다. 이 회로는 차지 펌프 방식의 승압 방식과 비교하여, 출력 전류가 큰 경우에 고전력 효율로 전압을 변환할 수 있다고 하는 특징이 있다. 따라서, VPWR1에 많은 전류가 흐르는 경우에 이 방식의 승압 회로를 이용하는 것이 적합하다.

이어서, 전압 변환 회로 REG1에 포함되는 전압 리미터 회로의 변형예에 대해 진술한다. 도 33은 도 5의 회로 중 내부 전압 출력용의 버퍼(1102)만을 기재하지만, 기준 전압의 레벨 변환을 위한 회로(1101)도 마찬가지이다. 승압 회로 GEN1과 전압 리미트 회로의 접속에 있어서 중요한 점은 그 접지 전위가, GEN1의 출력을 이용하는 회로의 접지 전위와 같은 전위선(여기서는 VSS에 상당함)에 접속되어 있는 점이다. 플러스측의 전원 전위를 설정하는 방법은 특별히 한정하지 않는다. 그러나, MOS 트랜지스터는, 그 산화막 내압 등에 의해 MOS 트랜지스터의 각 단자 사이에 인가할 수 있는 전위차에는 한계가 있다. 그 때문에, VPWR1의 전압이 높으면 MOS 트랜지스터의 내압을 초과할 가능성이 있다. 이러한 경우에는, 도 5의 전원의 공급 방법보다도 도 33의 방법이 적합하다. 도 33에서는, 연산 증폭기 D-AMP의 플러스측의 전원을 I/O 회로용의 전원인 VDDQ에 접속하고 있다. 이 경우, 연산 증폭기에 사용하고 있는 MOS 트랜지스터에 I/O 회로에 이용하고 있는 MOS 트랜지스터와 동일한 MOS 트랜지스터를 이용하면 된다.

이 경우, 남겨진 내압에 관한 문제는 VINT1을 출력하고 있는 OUTQ 내의 MOS 트랜지스터 M1003d이다. 우선 최초로 도 5와 마찬가지로 M1003d의 소스가 VPW1에 직접 결합되는 경우를 생각한다. 여기서 MOS 트랜지스터 M1003d의 내압이 3.3V로 하고, VPWR1에는 5V의 전압이 입력되고, VINT1에는 3V의 전압을 출력한다고 한다. 그렇게 하면, M1003d의 게이트·소스간 및 게이트·드레인간의 전위차를 3.3V이하로 하기 위해서는, M1003d의 게이트 단자에는 1.7V이상의 전압이 인가된다고 하는 조건(이하, 전압 조건 1이라고 기록함)을 만족할 필요가 있는 것을 알 수 있다. 도 33의 회로에서는 M1003d에, VINT1로 연결되는 부하 전류를 충분한 여유로 구동할 수 있도록, 충분히 큰 게이트 폭의 MOS 트랜지스터를 선택하면 상기 전압 조건 1을 만족할 수 있다.

반대로 상기된 전압 조건 1을 충족시키지 않는 경우(VPWR1의 전압이 VINT1로 출력하고 싶은 전압보다도 꽤 큰 경우)에는, M1003d의 소스는 VPWR1로 직결하지 않고 도 33에 도시된 바와 같이 VPWR1의 전압을 M1004d로부터 M1005d로 나타낸 다이오드 접속한 트랜지스터에 의한 레벨 시프트에 의해 강압하여 M1003d의 소스 단자로 공급하도록 하면 된다.

또, 도 33의 예에서는 M1003d로부터 M1005d까지 PMOS를 이용했지만, NMOS를 이용하여 구성해도 좋다. 이 경우, 도 33의 D-AMP의 IN-과 IN+는 반대로 접속할 필요가 있지만, 위상 회전이 억제되기 때문에 발진하기 어려워진다는 효과가 있다. 또한, 내압에 대해서도, PMOS로 구성한 경우와 비교하여 NMOS로 구성한 경우, 게이트·소스 혹은 게이트·드레인간 전압을 작게 억제할 수 있어 유리하다.

도 34에, 도 5의 전압 리미터의 변형예로서 에이징 테스트(가속 테스트 혹은 바인라고도 함)를 가능하게 하기 위해 실시예에 대해 진술하겠다. 또, 여기서는 에이징과 가속 테스트와 바인은 모두 칩에 통상 동작 시보다도 높은 전압 혹은 낮은 전압을 인가하고, 칩에 대해 엄격한 조건에 따라 초기 불량을 불에 구워 나타내게 한다. 에이징 시의 온도 조건 등의 전압 조건 외에 대해서는 특별히 한정하지 않는다. 에이징시에는 예를 들면, 통상 VDDQ=3.3V, VDD=1.5V인 전압을 각각 4.5V, 3.0V로 한다.

도 34에서, 에이징 테스트로의 이행을 나타내는 전압 vsw는 2.5V이고, 참조 번호(1603)로 나타낸 비교기가 VDD 전압이 vsw 전압보다도 큰 전압이 된 것을 검출한다. VDD>vsw가 되면, M1611의 게이트 신호는 VSS 전위로부터 VDD 전위로 변화한다. 참조 번호(1601)는 VREF1의 전압과 VREF3의 전압을 저항 R1605와 R1606로 내분한 전압을 비교하여 M1607의 게이트 전위를 결정하고, VREF3의 전압이 (R1605+R1606)/R1606*VREF1=2.0V보다도 작은 경우에 M1607을 이용하여 VREF3 전위를 상승시키도록 기능한다. 한편, 참조 번호(1602)는 M1611의 게이트에 입력된 전압과 VREF3의 전압을 저항 R1608과 R1609로 내분한 전압을 비교하여 M1610의 게이트 전압을 결정하고, VREF3의 전압이(R1608+R1609)/R1609*(M1611의 게이트 전압)보다도 작은 경우에 M1610을 이용하여 VREF3 전위를 상승시키도록 기능한다. 따라서, VDD<vsw의 경우, M1611의 게이트 전압은 0V가 되기 때문에, 실질적으로 참조 번호(1602)는 오프한다. 이에 따라, 참조 번호(1601)에 의해 VREF3에는 2.0V가 출력된다. VDD>vsw인 경우, M1611의 게이트 전압은 VDD 전압이 된다. 이에 따라, VREF3의 전압은 참조 번호(1602)에 의해 (R1608+R1609)/R1609*VDD로 제어된다. (R1608+R1609)/R1609=1.25로 설정함으로써, (R1608+R1609)/R1609*VDD=1.25*VDD가 된다. 이 전압은 20V보다도 높은 전압이 되기 때문에, 실질적으로 참조 번호(1601)는 오프하기 때문이다. 최종적으로 VREF3의 전압은 참조 번호(1604)의 버퍼를 이용하여 VINT1로 출력된다.

도 35에 도 34의 회로에 의해 형성된 내부 전압 VINT1의 전압 특성을 나타낸다. 도 35의 회로에서는 VINT1은 VDD가 2.5V(=vsw)를 넘으면 VINT1=1.25*VDD의 특성이 되도록 프로그램되어 있다. VDD의 에이징 전압인 3.0V에서, VINT1은 그 에이 징 전압인 2.5*1.5V=3.75V를 인가 가능하게 한다.

도 34의 회로에서는 외부로부터 입력되는 전원 전압의 변화를 검출하여 VINT1 전압을 에이징 전압이 되도록 하고 있지만, 칩을 커맨드 등에 의해 통상의 칩의 동작 상태와는 다른 에이징 상태로 천이시키고, 이 에이징 상태가 됨으로써 VINT1의 전압을 에이징 전압이 되도록 해도 좋다.

도 35의 특성 예는, VDD 전압이 통상의 동작 보증 전압 범위를 초과하는 것을 검출하여 VINT1의 특성을 변화시키고 있지만, 도 36에서는 VDDQ 전압이 통상의 동작 보증 전압을 초과하는 것을 검출하여 VINT1의 특성을 변화시키도록 해도 좋다. 즉, VDDQ가 약 3.9V를 초과하면 VINT1은 VDDQ에 대해 선형으로 증가한다. VDDQ의 에이징 전압인 4.5V에서 VINT1은 2.5*1.5V가 되도록 프로그램되어 있다.

도 37의 a, 도 37의 b에는, 전압 리미트 회로의 차동 증폭기에 이용한 전류 미러 회로의 변형예를 나타내고 있다. 상기된 회로의 특징의 하나는 상기된 바와 같이 그 전원 노이즈 제거 비율이 높은 것이다. [문헌4]에서 나타낸 바와 같이 위상 보상 회로의 구조에 따라 전원 노이즈 제거 비율을 높일 수 있지만, 전류 미러 회로의 구성을 바꾸는 것이라도 전원 노이즈 제거 비율을 높일 수 있다. 도 24에서는 예를 들면 Cascoded형과 Wilson형을 나타내고 있다. 이들 회로를 이용함으로써 VINT1 출력에 생기는 노이즈를 더욱 저감시킬 수 있다.

본원에 의해 개시되는 발명중 대표적인 것에 의해 얻어지는 주된 효과를 간단히 설명하면, 이하와 같다.

(1) 칩 외부와의 인터페이스를 행하는 I/O 회로와, NAND 회로 등의 논리 회로나 레지스터나 스태틱 메모리 회로 혹은 마이크로 프로세서나 DSP 회로 등의 적어도 하나의 제1 회로군과, AD 변환기나 DA 변환기나 PLL 등의 아날로그 회로나 DRAM 회로나 플래시 메모리 등의 회로 내에서 다종 전압의 전원을 이용하는 적어도 하나의 제2 회로군으로 이루어지는 칩에 있어서, 제2 회로군의 내부에서 사용하는 전원을 고전력 효율로 안정적으로 공급할 수 있다.

(2) 상기 I/O 회로와 제1 회로군과 제2 회로군 사이에서의 전원 노이즈 간섭을 적게 할 수 있다.

(3) 칩 외부로부터 공급하는 전원 혹은 그것으로부터 발생한 전원을 저전압화한 경우에, 칩 전체를 고속 동작시킬 수 있다.

Claims

반도체 장치에 있어서,

제1 동작 전압이 공급되는 제1 회로 블록과,

제2 동작 전압이 공급되는 제2 회로 블록과,

상기 제1 동작 전압에 응답하여 제3 동작 전압을 발생시키는 전압 발생 회로와,

상기 제3 동작 전압이 공급되는 제3 회로 블록과,

상기 반도체 장치의 외부로부터 상기 제1 동작 전압을 수신하는 제1 전원 단자와,

상기 반도체 장치의 외부로부터 상기 제2 동작 전압을 수신하는 제2 전원 단자

를 포함하고,

상기 제1 동작 전압은 상기 제2 동작 전압보다도 높은 것을 특징으로 하는 반도체 장치.
삭제
제1항에 있어서,

상기 제3 동작 전압은 상기 제1 동작 전압보다도 낮은 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 전압 발생 회로는, 상기 제1 동작 전압에 응답하여 상기 제1 동작 전압보다 높은 제4 동작 전압을 발생시키는 제1 전압 변환 회로와, 상기 제4 동작 전압에 응답하여 상기 제3 동작 전압을 발생시키는 제2 전압 변환 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서,

기준 전압을 발생시키는 기준 전압 발생 회로를 더 포함하고,

상기 제1 전압 변환 회로는, 주기적 펄스 신호에 의해 여기되는 승압용 캐패시터를 갖는 차지 펌프 회로를 포함하고,

상기 제2 전압 변환 회로는, 상기 기준 전압에 기초하여 상기 제4 동작 전압을 강압함으로써 상기 제3 동작 전압을 발생시키기 위한 강압 변환기를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 반도체 장치는, 반도체 칩 상에 형성된 반도체 집적 회로이고,

상기 제1 회로 블록은, 상기 반도체 칩의 외부와 신호를 주고 받기 위한 입출력 회로를 포함하고,

상기 제2 회로 블록은, 상기 제1 회로 블록을 통해 입력된 상기 신호를 수신하고 소정의 결과를 상기 제1 회로 블록으로 출력하는 논리 회로를 포함하고,

상기 제3 회로 블록은, 복수의 워드선과 복수의 비트선 사이의 교점들에 제공되는 복수의 다이내믹형 메모리셀과, 상기 워드선들 중 선택된 하나의 워드선을 상기 제3 동작 전압으로 구동하기 위한 워드선 구동 회로를 포함하는 다이내믹형 메모리를 포함하고,

상기 다이내믹형 메모리는, 상기 제2 회로 블록의 상기 논리 회로로부터 발행되는 어드레스 신호에 대응하는 상기 다이내믹형 메모리셀들 중 하나에 기억되는 정보를 상기 논리 회로로 출력하도록 구성되고,

상기 제1 및 제2 동작 전압들은 상기 반도체 칩의 외부로부터 공급되고,

상기 제1 동작 전압은, 상기 제2 및 제3 동작 전압 각각보다도 높은 것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 전압 발생 회로는, 상기 제1 동작 전압에 응답하여 상기 제1 동작 전압보다 높은 제4 동작 전압을 발생시키는 승압 변환기와, 상기 제4 동작 전압보다 낮은 상기 제3 동작 전압을 발생시키는 강압 변환기를 포함하는 것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 제1 회로 블록과 상기 제2 회로 블록 사이의 신호 입출력은, 상기 제1 동작 전압의 진폭을 갖는 제1 신호를 상기 제2 동작 전압의 진폭을 갖는 제2 신호로 변환하는 제1 레벨 변환 회로와, 상기 제2 동작 전압의 진폭을 갖는 제3 신호를 상기 제1 동작 전압의 진폭을 갖는 제4 신호로 변환하는 제2 레벨 변환 회로를 통해 행해지고,

상기 제2 회로 블록과 상기 제3 회로 블록 사이의 신호 입출력은, 상기 제2 동작 전압의 진폭 하에서 행해지는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 전원 단자에 접속된 제1 전원 배선 패턴과,

상기 제2 전원 단자에 접속된 제2 전원 배선 패턴과,

상기 반도체 칩의 외부로부터 상기 제1 동작 전압의 기준 전위를 수신하기 위한 제3 전원 단자와,

상기 제3 전원 단자에 접속된 제3 전원 배선 패턴과,

상기 반도체 칩의 외부로부터 상기 제2 동작 전압의 기준 전위를 수신하기 위한 제4 전원 단자와,

상기 제4 전원 단자에 접속된 제4 전원 배선 패턴을 더 포함하고,

상기 제3 전원 배선 패턴과 상기 제4 전원 배선 패턴은 상기 반도체 칩 상에서 서로 분리되고,

상기 제1 회로 블록 및 상기 전압 발생 회로에는 상기 제1 및 제3 전원 배선 패턴들을 통해 상기 제1 동작 전압이 공급되고,

상기 제2 회로 블록에는 상기 제2 및 제4 전원 배선 패턴들을 통해 상기 제2 동작 전압이 공급되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 전원 단자에 접속된 제1 전원 배선 패턴과,

상기 제2 전원 단자에 접속된 제2 전원 배선 패턴과,

상기 제1 및 제2 동작 전압들의 공통 기준 전위를 상기 반도체 칩의 외부로부터 수신하기 위한 제3 전원 단자와,

상기 제3 전원 단자에 접속된 제3 전원 배선 패턴을 더 포함하고,

상기 제1 회로 블록 및 상기 전압 발생 회로에는 상기 제1 및 제3 전원 배선 패턴들을 통해 상기 제1 동작 전압이 공급되고,

상기 제2 회로 블록에는 상기 제2 및 제3 전원 배선 패턴들을 통해 상기 제2 동작 전압이 공급되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 전원 단자에 접속되어, 상기 제1 회로 블록에 상기 제1 동작 전압을 공급하는 제1 전원 배선 패턴과,

상기 제2 전원 단자에 접속되어, 상기 제2 회로 블록에 상기 제2 동작 전압을 공급하는 제2 전원 배선 패턴과,

상기 제1 전원 단자와 분리 배치되어, 상기 반도체 칩의 외부로부터 상기 제1 동작 전압을 수신하기 위한 제3 전원 단자와,

상기 제3 전원 단자에 접속되어, 상기 전압 발생 회로에 상기 제1 동작 전압을 공급하기 위한 제3 전원 배선 패턴을 더 포함하고,

상기 제1 전원 배선 패턴과 상기 제3 전원 배선 패턴은 상기 반도체 칩 상에서 서로 분리되는 것을 특징으로 하는 반도체 장치.
반도체 칩 상에 형성된 반도체 장치로서,

제1 동작 전압이 공급되는 제1 회로 블록과,

제2 동작 전압이 공급되는 제2 회로 블록과,

상기 제1 동작 전압에 응답하여 제3 동작 전압을 발생시키는 전압 발생 회로와,

마이크로프로세서를 포함하는 제3 회로 블록

을 포함하며,

상기 제3 회로 블럭에는 0.7V 이하의 상기 제3 동작 전압이 공급되는 것을 특징으로 하는 반도체 장치.
제12항에 있어서,

상기 제1 동작 전압은 상기 제2 동작 전압보다 높은 것을 특징으로 하는 반도체 장치.
제12항에 있어서,

상기 제3 동작 전압은 상기 제1 동작 전압보다 낮은 것을 특징으로 하는 반도체 장치.
반도체 칩 상에 형성된 반도체 장치로서,

제1 및 제2 전위들로부터 동작 전압이 공급되는 제1 회로 블럭과,

제3 및 제4 전위들로부터 동작 전압이 공급되는 제2 회로 블럭과,

상기 제1 및 제2 전위들에 응답하여 제5 및 제6 전위들로부터 동작 전압을 발생시키는 전압 발생 회로와,

상기 제5 및 제6 전위들로부터 동작 전압이 공급되는 제3 회로 블럭

을 포함하며,

상기 제1 전위는 상기 제2 전위보다 높고,

상기 제3 전위는 상기 제4 전위보다 높고,

상기 제5 전위는 상기 제6 전위보다 높고,

상기 제2 및 제4 전위들은 서로 다른 패드로부터 공급되며,

상기 제6 및 제4 전위들은 동일한 패드로부터 공급되는 것을 특징으로 하는 반도체 장치.
제15항에 있어서,

상기 제2 전위를 공급하는 상기 패드로부터 전위가 공급되는 정전기 방전 소자를 더 포함하는 것을 특징으로 하는 반도체 장치.
제15항에 있어서,

상기 제3 회로 블럭은 복수의 DRAM 메모리 셀을 갖는 메모리 어레이를 포함하는 것을 특징으로 하는 반도체 장치.
반도체 칩 상에 형성된 반도체 장치로서,

제1 및 제2 전위들로부터 동작 전압이 공급되는 제1 회로 블럭과,

제3 및 제4 전위들로부터 동작 전압이 공급되는 제2 회로 블럭과,

상기 제1 및 제2 전위들에 응답하여 제5 및 제6 전위들로부터 동작 전압을 발생시키는 전압 발생 회로와,

상기 제5 및 제6 전위들로부터 동작 전압이 공급되는 제3 회로 블럭

을 포함하며,

상기 제1 전위는 상기 제2 전위보다 높고,

상기 제3 전위는 상기 제4 전위보다 높고,

상기 제5 전위는 상기 제6 전위보다 높고,

상기 제2 전위는 제1 패드로부터 공급되며,

상기 제4 전위는 제2 패드로부터 공급되며,

상기 제6 전위는 제3 패드로부터 공급되는 것을 특징으로 하는 반도체 장치.
제18항에 있어서,

상기 제2 패드 및 상기 제4 패드는 접합 배선들에 의해 패키지의 제1 핀에 연결되고,

상기 제1 패드는 접합 배선에 의해 상기 패키지의 제2 핀에 연결되는 것을 특징으로 하는 반도체 장치.
제19항에 있어서,

상기 제1 핀 및 상기 제2 핀은 인쇄 회로 기판 상에 인쇄되는 배선 패턴에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
제18항에 있어서,

상기 제1 전위는 상기 제2 전위보다 높은 것을 특징으로 하는 반도체 장치.
제18항에 있어서,

상기 제3 전위는 상기 제1 전위보다 낮은 것을 특징으로 하는 반도체 장치.
반도체 칩 상에 형성된 반도체 장치로서,

제1 및 제2 전위들로부터 동작 전압이 공급되는 제1 회로 블럭과,

제3 및 제4 전위들로부터 동작 전압이 공급되는 제2 회로 블럭과,

상기 제1 및 제2 전위들에 응답하여 제5 및 제6 전위들로부터 동작 전압을 발생시키는 전압 발생 회로와,

상기 제5 및 제6 전위들로부터 동작 전압이 공급되는 제3 회로 블럭과,

제7 및 제8 전위들로부터 동작 전압이 공급되는 정전기 방전 회로

를 포함하며,

상기 제1 전위는 상기 제2 전위보다 높고,

상기 제3 전위는 상기 제4 전위보다 높고,

상기 제5 전위는 상기 제6 전위보다 높고,

상기 제7 전위는 상기 제8 전위보다 높고,

상기 제8 전위 및 제2 전위는 동일한 패드로부터 공급되는 것을 특징으로 하는 반도체 장치.
제23항에 있어서,

상기 제3 회로 블럭은 복수의 DRAM 메모리 셀을 갖는 메모리 어레이를 포함하는 것을 특징으로 하는 반도체 장치.
제24항에 있어서,

상기 제3 전위는 상기 제1 전위보다 낮은 것을 특징으로 하는 반도체 장치.
제23항에 있어서,

상기 제1 전위 및 상기 제2 전위는 동일한 전위인 것을 특징으로 하는 반도체 장치.
제25항에 있어서,

상기 제2 전위 및 상기 제4 전위는 서로 다른 패드로부터 공급되는 것을 특징으로 하는 반도체 장치.
제25항에 있어서,

상기 제3 전위는 승압 변환기 및 강압 변환기 양쪽을 사용하여 상기 제1 전위로부터 발생되는 것을 특징으로 하는 반도체 장치.
반도체 칩 상에 형성된 반도체 장치로서,

동작 전압이 공급되는 제1 회로 블럭과,

상기 동작 전압이 공급되며, 제1 기준 전압을 발생시키는 제1 기준 전압 발생 회로에 접속된 제1 조절기를 갖는 제2 회로 블럭과,

상기 동작 전압이 공급되며, 제2 기준 전압을 발생시키는 제2 기준 전압 발생 회로에 접속된 제2 조절기를 갖는 제3 회로 블럭

을 포함하며,

상기 제1 기준 전압과 접지 전압 간의 전압 차가, 상기 제2 회로 블럭을 포함하는 회로들에 동작 전압으로서 공급되며,

상기 제2 기준 전압과 접지 전압 간의 전압 차가, 상기 제3 회로 블럭을 포함하는 회로들에 동작 전압으로서 공급되는 것을 특징으로 하는 반도체 장치.
제29항에 있어서,

상기 제1 및 제2 기준 전압 발생 회로들은 각각 상기 제1 및 제2 조절기들 근처에 배치되는 것을 특징으로 하는 반도체 장치.
제29항에 있어서,

복수의 입출력 패드를 더 포함하며,

상기 복수의 입출력 패드는 상기 제1, 제2 및 제3 회로 블럭들을 둘러싸는 영역 내에 형성되는 것을 특징으로 하는 반도체 장치.
제29항에 있어서,

상기 제2 회로 블럭을 포함하는 상기 회로들은 DRAM 메모리 뱅크를 포함하며,

상기 제3 회로 블럭을 포함하는 상기 회로들은 DRAM 메모리 뱅크를 포함하는 것을 특징으로 하는 반도체 장치.
제30항에 있어서,

상기 제2 회로 블럭을 포함하는 상기 회로들 및 상기 제3 회로 블럭을 포함하는 상기 회로들은 동일한 종류의 회로 요소들을 갖는 것을 특징으로 하는 반도체 장치.
제29항에 있어서,

상기 제2 회로 블럭 및 상기 제3 회로 블럭 양쪽에 상기 동작 전압을 공급하는 회로를 더 포함하며,

상기 제2 회로 블럭을 포함하는 상기 회로들과 상기 제1 조절기 사이의 거리는, 상기 제1 조절기와 상기 동작 전압을 공급하는 상기 회로 사이의 거리보다 작으며,

상기 제3 회로 블럭을 포함하는 상기 회로들과 상기 제2 조절기 사이의 거리는, 상기 제2 조절기와 상기 동작 전압을 공급하는 상기 회로 사이의 거리보다 작은 것을 특징으로 하는 반도체 장치.