KR20030032178A - 출력 데이터의 전압 레벨을 조절할 수 있는 출력 드라이버 - Google Patents

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KR20030032178A
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삼성전자주식회사
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Abstract

출력 데이터의 전압 레벨을 조절할 수 있는 출력 드라이버가 개시된다. 본 발명에 따른 출력 드라이버는 제 1 엔모스 트랜지스터, 제 1 피모스 트랜지스터 및 전압 제어부를 구비하는 것을 특징으로 한다. 제 1 엔모스 트랜지스터는 출력 데이터가 게이트에 인가되며 접지 전압에 소스가 연결되고 드레인에 출력단이 연결된다. 제 1 피모스 트랜지스터는 출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결된다. 전압 제어부는 전원 전압과 상기 제 1 피모스 트랜지스터의 소스사이에 연결되며 소정의 제어 신호에 응답하여 상기 전원 전압 또는 상기 전원 전압보다 낮은 전압을 상기 제 1 피모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절한다. 바람직하기로는, 상기 전압 제어부는 상기 전원 전압에 소스가 연결되며 상기 제어 신호가 게이트로 인가되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터 및 상기 전원 전압과 상기 제 1 피모스 트랜지스터의 소스 사이에 연결되는 부하 소자를 구비한다. 본 발명에 따른 출력 드라이버는 출력 드라이버를 제어하기 위한 별도의 전원을 사용하지 않으면서도 출력 데이터의 출력 레벨을 낮추어 소모 전류를 감소시킬 수 있고 또한 출력 데이터의 전압 레벨의 스윙폭을 감소시켜 잡음을 줄이고 반도체 메모리 장치의 안정적인 동작을 유도할 수 있다.

Description

출력 데이터의 전압 레벨을 조절할 수 있는 출력 드라이버{Data out driver for controlling the voltage level of output data}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 출력 데이터의 전압 레벨을 조절할 수 있는 출력 드라이버에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀과 메모리 셀에 접근하여 원하는 데이터를 입력하거나 출력 할 수 있도록 하는 주변 회로로 구성되어있다. 특히 주변 회로에는 메모리의 데이터를 외부로 출력하기 위한 회로가 있으며 이를 보통 출력 드라이버 또는 출력 버퍼라고 한다.
일반적인 출력 드라이버는 외부로 하이 레벨의 데이터를 전달하기 위하여 VDDQ라는 단자를 통하여 하이 레벨의 전압을 공급하고 로우 레벨의 데이터를 전달하기 위하여 VSSQ라는 단자를 통하여 로우 레벨의 전압을 공급한다. 또한 반도체 메모리 장치에서는 데이터의 출력을 위한 전원 VDDQ 외에 내부의 메모리 셀 및 주변 회로를 구동하기 위한 전원을 구비하며 이를 통상 VDD라고 한다.
메모리가 동작될 때 소모되는 전류는 결국 내부 회로가 동작하면서 VDD로부터 VSS로 흐르는 전류인 IDD와 메모리의 독출 동작시 외부로의 데이터 전달에 소모되는 IDDQ로 구분되어진다.
메모리 제품의 동작 조건상 VDD와 VDDQ의 레벨이 동일한 경우는 외부 VDD단자와 와 VDDQ 단자를 공통단자로 연결하여 사용하거나, 혹은 메모리 장치의 내부에서 동일한 전원 버스로 연결하기도 한다.
근래에는 메모리 제품의 응용처가 이동 시스템(mobile system)으로 확장되면서 제한된 전원 공급장치(battery)의 장시간 사용을 보장하기 위하여 IDD 및 IDDQ를 감소시키기 위한 방법이 추구되고 있다.
대표적으로 IDDQ를 감소시키기 위한 방법의 하나는 시스템의 스펙 사양을 변경하여 VDD와 VDDQ를 별도로 분리하여 사용하는 방법이다. 즉 VDD는 메모리 제품이 구동되기 위한 기본적인 레벨이 필요하며 이는 메모리 소자의 특성에 좌우되는 요소이므로 그 전압 레벨을 쉽게 저하시킬 수는 없다. 하지만 VDDQ는 메모리의 출력 데이터가 구동하여야하는 외부 소자를 적절히 선택함으로써 감소시킬 수 있다. 즉 낮은 전압 레벨을 가지는 출력 데이터를 인식할 수 있는 외부 소자를 선택함으로써 안정적인 시스템을 구성할 수 있다.
도 1은 종래의 출력 드라이버의 회로도이다.
도 1에 도시된 종래의 출력 드라이버(100)는 직렬 연결되는 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)를 구비한다. 피모스 트랜지스터(MP1)는 소스가 전원 전압(VDD)에 연결되고 게이트에 출력 데이터(PCELL)가 인가된다. 엔모스 트랜지스터(MN1)는 피모스 트랜지스터(MP1)의 드레인에 드레인이 연결되고 출력 데이터(PCELL)가 게이트로 인가되며 소스가 접지 전압(VSS)으로 연결된다. 피모스 트랜지스터(MP1)의 드레인과 엔모스 트랜지스터(MN1)의 드레인이 연결되는 곳에 출력단(DOUT)이 연결되고 출력 단(DOUT)에는 외부의 부하를 대표적으로 표현하는 부하(CLOAD)를 커패시터로 표현하였다.
이하, 종래의 출력 드라이버(100)의 동작을 살펴본다.
메모리 장치의 독출 동작시, 메모리 셀의 출력 데이터(PCELL)가 하이 레벨일 경우 출력 데이터(PCELL)를 독출할 시점에서 활성화 신호(PON)가 하이 레벨로 활성화된다. 그러면 논리곱 수단(111)의 출력은 로우 레벨로 되고, 인버터(113)와 논리곱 수단(115)을 거친 인버터(117)의 최종 출력은 로우 레벨이 된다. 논리곱 수단(111)의 출력은 피모스 트랜지스터(MP1)의 게이트로 인가되어 피모스 트랜지스터(MP1)를 턴 온 시키고, 인버터(117)의 출력은 엔모스 트랜지스터(MN1)로 인가되어 엔모스 트랜지스터(MN1)를 턴 오프 시킨다. 피모스 트랜지스터(MP1)가 턴 온 되어있으므로 전원 전압(VDD)의 하이 레벨이 출력단(DOUT)으로 출력된다. 반대로, 출력 데이터(PCELL)가 로우 레벨일 경우, 피모스 트랜지스터(MP1)는 턴 오프되고, 엔모스 트랜지스터(MN1)는 턴 온되어 접지 전압(VSS)의 로우 레벨이 출력단(DOUT)으로 출력된다.
이 때 전원 전압(VDD)을 보통 3.0V로 설정하기도 하나 적은 전력 소모를 위하여 1.8 V 로 설정하기도 한다. 즉, 메모리 장치의 독출 동작시 출력단(DOUT)으로 출력 데이터(PCELL)가 출력될 때 전원 전압(VDD)에서 출력단(DOUT)으로 또는 출력단(DOUT)에서 접지 전압(VSS)으로의 전류 통로가 형성되며 이러한 전류에 의하여 전력의 소모가 발생된다.
소모되는 전류 IDDQ =(C * dV/dT) 로 표현되며, 여기서 C 는 부하(CLOAD)의 커패시턴스 값이며 dV 는 출력 데이터(PCELL)가 출력단(DOUT)으로 전달될 때 메모리로부터 발생되는 전원 전압(VDD)과 접지 전압(VSS)의 차이이다. 따라서 dV/dT는 단위시간당 전압의 변화량이다.
예를 들어 설명한다. 메모리 장치의 출력단이 16개인 제품에서, 각 출력단에 연결되는 부하(CLOAD)의 커패시턴스 값을 50pF 이라 하고, 출력 데이터(PCELL)의 독출 사이클을 10nS 라고 가정한다. 메모리의 전원 전압(VDD)과 접지 전압(VSS)을 각각 3V와 0V, 1.8V와 0V로 가정할 때의 소모 전류는 IDDQ = (50pF *dV/10nS)의 식에서, dV=3V 일 때 15mA, dV =1.8V 일 때 9mA가 된다. 따라서, 전체적으로 240mA 또는 144mA의 소모 전류가 발생된다.
즉, dV 값이 작을수록 적은 전류가 소모된다. 그러나 전원 전압(VDD)을 1.8V로 설정할 경우 전원 전압(VDD)을 반도체 메모리 장치의 기본적인 외부 전원 전압을 사용하지 못하고 별도의 전압 레벨을 가지도록 해야하는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 외부의 전원 전압 레벨과 출력 드라이버용 전원 전압 레벨을 동일하게 하면서도 출력 데이터의 전압 레벨을 줄일수 있는 출력 드라이버를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 출력 드라이버의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 출력 드라이버의 회로도이다.
도 3은 본 발명의 제 2 실시예에 따른 출력 드라이버의 회로도이다.
도 4는 본 발명의 제 3 실시예에 따른 출력 드라이버의 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 출력 드라이버는 제 1 엔모스 트랜지스터, 제 1 피모스 트랜지스터 및 전압 제어부를 구비하는 것을 특징으로 한다.
제 1 엔모스 트랜지스터는 출력 데이터가 게이트에 인가되며 접지 전압에 소스가 연결되고 드레인에 출력단이 연결된다. 제 1 피모스 트랜지스터는 출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결된다.
전압 제어부는 전원 전압과 상기 제 1 피모스 트랜지스터의 소스사이에 연결되며 소정의 제어 신호에 응답하여 상기 전원 전압 또는 상기 전원 전압보다 낮은 전압을 상기 제 1 피모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절한다.
바람직하기로는, 상기 전압 제어부는 상기 전원 전압에 소스가 연결되며 상기 제어 신호가 게이트로 인가되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터 및 상기 전원 전압과 상기 제 1 피모스 트랜지스터의 소스 사이에 연결되는 부하 소자를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 출력 드라이버는 제 1 엔모스 트랜지스터, 제 1 피모스 트랜지스터, 제 1 전압 제어부 및 제 2 전압 제어부를 구비하는 것을 특징으로 한다.
제 1 엔모스 트랜지스터는 출력 데이터가 게이트에 인가되며 드레인에 출력단이 연결된다. 제 1 피모스 트랜지스터는 출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결된다.
제 1 전압 제어부는 전원 전압과 상기 제 1 피모스 트랜지스터의 소스사이에 연결되며 소정의 제 1 제어 신호에 응답하여 상기 전원 전압 또는 상기 전원 전압보다 낮은 전압을 상기 제 1 피모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절한다.
제 2 전압 제어부는 접지 전압과 상기 제 1 엔모스 트랜지스터의 소스사이에 연결되며 소정의 제 2 제어 신호에 응답하여 상기 접지 전압 또는 상기 접지 전압보다 높은 전압을 상기 제 1 엔모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 출력 드라이버는 제 1 및 제 2 엔모스 트랜지스터, 제 1 및 제 2 피모스 트랜지스터,제 1 및 제 2 전압 제어부를 구비하는 것을 특징으로 한다.
제 1 엔모스 트랜지스터는 출력 데이터가 게이트에 인가되며 드레인에 출력단이 연결된다. 제 1 피모스 트랜지스터는 출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결된다.
제 2 피모스 트랜지스터는 전원 전압에 소스가 연결되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결된다. 제 1 전압 제어부는 소정의 제 1 제어 신호에 응답하여 상기 제 2 피모스 트랜지스터의 게이트로 인가되는 제 2 제어 신호를 발생한다.
제 2 엔모스 트랜지스터는 접지 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 소스에 드레인이 연결된다. 제 2 전압 제어부는 소정의 제 3 제어 신호에 응답하여 상기 제 2 엔모스 트랜지스터의 게이트로 인가되는 제 4 제어 신호를 발생한다. 상기 제 1 또는 제 3 제어 신호에 응답하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨이 조절된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 출력 드라이버의 회로도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 출력 드라이버(200)는 제 1 엔모스 트랜지스터(MN1), 제 1 피모스 트랜지스터(MP1) 및 전압 제어부(220)를 구비하는 것을 특징으로 한다.
제 1 엔모스 트랜지스터(MN1)는 출력 데이터(PCELL)가 게이트에 인가되며 접지 전압(VSS)에 소스가 연결되고 드레인에 출력단(DOUT)이 연결된다. 제 1 피모스 트랜지스터(MP1)는 출력 데이터(PCELL)가 게이트에 인가되며 제 1 엔모스 트랜지스터(MN1)의 드레인에 드레인이 연결된다.
전압 제어부(220)는 전원 전압(VDD)과 제 1 피모스 트랜지스터(MP1)의 소스사이에 연결되며 소정의 제어 신호(PHIGH)에 응답하여 전원 전압(VDD) 또는 전원 전압(VDD)보다 낮은 전압을 제 1 피모스 트랜지스터(MP1)의 소스로 인가하여 출력단(DOUT)으로 출력되는 출력 데이터(PCELL)의 전압 레벨을 조절한다.
바람직하기로는, 전압 제어부(220)는 전원 전압(VDD)에 소스가 연결되며 제어 신호(PHIGH)가 게이트로 인가되고 제 1 피모스 트랜지스터(MP1)의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터(MP2) 및 전원 전압(VDD)과 제 1 피모스 트랜지스터(MP1)의 소스 사이에 연결되는 부하 소자(MP3)를 구비한다.
이하, 도 2를 참고하여 본 발명의 제 1 실시예에 따른 출력 드라이버의 동작이 상세히 설명된다.
전원 전압(VDD)을 반도체 메모리 장치에 기본적으로 사용하는 전원 레벨과 동일하게 제어하면서 출력단(DOUT)의 부하(CLOAD)의 조건에 따라 전원 전압(VDD)에서 출력단(DOUT)으로 흐르는 소모 전류를 감소시킬 수 있다.
즉, 출력 드라이버용 전원 전압(VDD)을 3.0 V로 하고 제어 신호(PHIGH)를 로우 레벨로 발생시키면 제 2 피모스 트랜지스터(MP2)는 버퍼들(231, 233)을 통하여 게이트로 인가되는 제어 신호(PHIGH)에 의하여 턴 온 된다. 그러면 출력 데이터(PCELL)가 하이 레벨이고 활성화 신호(PON)도 하이 레벨인 경우 제 1 피모스트랜지스터(MP1)가 턴 온 되어 전원 전압(VDD)의 하이 레벨이 출력 단(DOUT)으로 출력된다.
제어 신호(PHIGH)가 하이 레벨로 발생되면 제 2 피모스 트랜지스터(MP2)는 턴 오프 되고 제 1피모스 트랜지스터(MP1)의 소스 노드는 전원 전압(VDD)보다 부하 소자(MP3)의 문턱 전압(threshold voltage)만큼 낮아진 레벨이 된다. 따라서 출력 데이터(PCELL)가 하이 레벨일 경우, 출력 단(DOUT)은 전원 전압(VDD)보다 부하 소자(MP3)의 문턱 전압만큼 낮아진 레벨이 되고, 출력 데이터(PCELL)가 로우 레벨일 경우, 접지 전압(VSS)레벨로 된다. 출력단(DOUT)의 부하(CLOAD)의 크기를 고려하여 부하 소자(MP3)의 문턱 전압의 크기를 조절하면 전원 전압(VDD)을 1.8V로 설정한 것과 같이 소모 전류를 감소시킬 수 있다. 즉, dV의 값을 (VDD-문턱 전압)-VSS 로 설정하여 소모 전류를 감소시킬 수 있다.
도 2에서, 부하 소자(MP3)는 전원 전압(VDD)에 소스가 연결되고, 제 1 피모스 트랜지스터(MP1)의 소스에 게이트 및 드레인이 각각 연결되는 피모스 트랜지스터(MP3)로 도시되었으나, 전원 전압(VDD)에 드레인 및 게이트가 각각 연결되고, 제 1 피모스 트랜지스터(MP1)의 소스에 소스가 연결되는 엔모스 트랜지스터일 수 도 있다. 이 때, 부하 소자(MP3)의 크기가 조절될 수 있는 것은 당연하다.
또한, 도 2의 출력 드라이버(200)의 전압 제어부(220)는 제 2 피모스 트랜지스터(MP2)와 부하소자(MP3)를 구비하는 것 대신에, 전원 전압(VDD)에 소스가 연결되고 제 1 피모스 트랜지스터(MP1)의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터(미도시), 제어 신호(PHIGH)를 반전하여 출력하는 인버터(미도시), 접지 전압(VSS)에 소스가 연결되고 제어 신호(PHIGH)를 반전한 신호가 게이트로 인가되는 제 2 엔모스 트랜지스터(미도시) 및 제 1 피모스 트랜지스터(MP1)의 소스에 소스가 연결되고 제 2 엔모스 트랜지스터(미도시)의 드레인에 드레인이 연결되며 제어 신호(PHIGH)가 게이트로 인가되는 제 3 엔모스 트랜지스터(미도시)를 구비하고 제 3 엔모스 트랜지스터(미도시)의 드레인 전압이 제 2 피모스 트랜지스터(미도시)의 게이트로 인가되는 구성을 구비한다. 이와 같은 구성에 의해서도 소모 전류를 줄일 수 있으며, 이는 전압 제어부(220)를 제 2 피모스 트랜지스터(MP2)와 부하소자(MP3)로 구성하는 경우보다 래이 아웃(layout)의 감소를 가져올 수 있다. 여기서도 제 2 피모스 트랜지스터(미도시)는 그 크기가 조절될 수 있다. 이러한 전압 제어부(220)를 구비하는 출력 드라이버의 동작은 후술하는 도 4에서 상세히 설명된다.
제어 신호(PHIGH)는 메모리 장치로 입력되는 신호들의 조합을 이용하여 생성할 수 있는 신호로서 특히, MRS(Mode Resistor Set)에 의하여 발생될 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 출력 드라이버의 회로도이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 출력 드라이버(300)는 제 1 엔모스 트랜지스터(MN1), 제 1 피모스 트랜지스터(MP1), 제 1 전압 제어부(320) 및 제 2 전압 제어부(340)를 구비하는 것을 특징으로 한다.
제 1 엔모스 트랜지스터(MN1)는 출력 데이터(PCELL)가 게이트에 인가되며 드레인에 출력단(DOUT)이 연결된다. 제 1 피모스 트랜지스터(MP1)는 출력 데이터(PCELL)가 게이트에 인가되며 제 1 엔모스 트랜지스터(MN1)의 드레인에 드레인이 연결된다.
제 1 전압 제어부(320)는 전원 전압(VDD)과 제 1 피모스 트랜지스터(MP1)의 소스사이에 연결되며 소정의 제 1 제어 신호(PHIGH)에 응답하여 전원 전압(VDD) 또는 전원 전압(VDD)보다 낮은 전압을 제 1 피모스 트랜지스터(MP1)의 소스로 인가하여 출력단(DOUT)으로 출력되는 출력 데이터(PCELL)의 전압 레벨을 조절한다.
제 2 전압 제어부(340)는 접지 전압(VSS)과 제 1 엔모스 트랜지스터(MN1)의 소스사이에 연결되며 소정의 제 2 제어 신호(PLOW)에 응답하여 접지 전압(VSS) 또는 접지 전압(VSS)보다 높은 전압을 제 1 엔모스 트랜지스터(MN1)의 소스로 인가하여 출력단(DOUT)으로 출력되는 출력 데이터(PCELL)의 전압 레벨을 조절한다.
이하, 도 3을 참조하여 본 발명의 제 2 실시예에 따른 출력 드라이버(300)의 동작이 상세히 설명된다.
도 3의 출력 드라이버(300)에서, 제 1 피모스 트랜지스터(MP1)의 소스 노드를 제어하는 방법은 도 2의 출력 드라이버(200)와 동일하므로 이에 대한 상세한 설명은 생략하고 제 1 엔모스 트랜지스터(MN1)의 소스 노드를 제어하는 방법에 대해서만 설명하기로 한다.
출력 드라이버용 접지 전압(VDD)을 반도체 메모리 장치에 기본적으로 사용하는 접지 전압(VSS)의 레벨과 동일하게 제어하면서 출력단(DOUT)의 부하(CLOAD)의 조건에 따라 출력단(DOUT)에서 접지 전압(VSS)으로 흐르는 소모 전류를 감소시킬 수 있다.
제 2 제어 신호(PLOW)를 로우 레벨로 발생시키면 제 2 엔모스트랜지스터(MN2)는 인버터(351)를 통하여 게이트로 인가되는 제 2 제어 신호(PLOW)에 의하여 턴 온 된다. 그러면 출력 데이터(PCELL)가 로우 레벨이고 활성화 신호(PON)도 하이 레벨인 경우 제 1 엔모스 트랜지스터(MN1)가 턴 온 되어 접지 전압(VSS)의 로우 레벨이 출력 단(DOUT)으로 출력된다.
제 2 제어 신호(PLOW)가 하이 레벨로 발생되면 제 2 엔모스 트랜지스터(MN2)는 턴 오프 되고 제 1 엔모스 트랜지스터(MN1)의 소스 노드는 접지 전압(VSS)보다 제 2 부하 소자(MN3)의 문턱 전압(threshold voltage)만큼 높아진 레벨이 된다. 따라서 출력 데이터(PCELL)가 로우 레벨일 경우, 출력 단(DOUT)은 접지 전압(VSS)보다 제 2 부하 소자(MN3)의 문턱 전압만큼 높아진 레벨이 된다. 출력단(DOUT)의 부하(CLOAD)의 크기를 고려하여 제 2 부하 소자(MN3)의 문턱 전압의 크기를 조절하면 소모 전류를 감소시킬 수 있다. 즉, dV의 값을 (VDD - 제 1 부하소자(MP3)의 문턱 전압)-(VSS + 제 2 부하소자(MN3)의 문턱전압)으로 설정하여 소모 전류를 감소시킬 수 있다. 따라서 전원 전압(VDD)의 레벨은 낮아지고 접지 전압(VSS)의 레벨은 높아지므로 출력 데이터(PCELL)의 스윙(swing) 폭을 좁힐 수 있고 이는 출력 잡음의 감소를 유도할 수 있다.
도 3에서, 제 1 전압 제어부(320)의 제 1 부하 소자(MP3)는 전원 전압(VDD)에 소스가 연결되고, 제 1 피모스 트랜지스터(MP1)의 소스에 게이트 및 드레인이 각각 연결되는 피모스 트랜지스터(MP3)로, 제 2 전압 제어부(340)의 제 2 부하 소자(MN3)는 접지 전압(VSS)에 소스가 연결되고, 제 1 엔모스 트랜지스터(MN1)의 소스에 게이트 및 드레인이 각각 연결되는 엔모스 트랜지스터로 도시되었으나, 제 1전압 제어부(320)의 제 1 부하 소자(MP3)는 전원 전압(VDD)에 드레인 및 게이트가 각각 연결되고, 제 1 피모스 트랜지스터(MP1)의 소스에 소스가 연결되는 엔모스 트랜지스터 및 제 2 전압 제어부(340)의 제 2 부하 소자(MN3)는 접지 전압(VSS)에 드레인 및 게이트가 각각 연결되고, 제 1 엔모스 트랜지스터(MN1)의 소스에 소스가 연결되는 피모스 트랜지스터 일 수 있다. 이 때, 제 1 및 W 2 부하 소자들(MP3, MN3)의 크기가 조절될 수 있는 것은 당연하다.
또한, 도 3의 출력 드라이버(300)의 제 1 전압 제어부(320)는 제 2 피모스 트랜지스터(MP2)와 제 1부하소자(MP3)를 구비하는 것 대신에, 전원 전압(VDD)에 소스가 연결되고 제 1 피모스 트랜지스터(MP1)의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터(미도시), 제 1 제어 신호(PHIGH)를 반전하여 출력하는 인버터(미도시), 접지 전압(VSS)에 소스가 연결되고 제 1 제어 신호(PHIGH)를 반전한 신호가 게이트로 인가되는 제 2 엔모스 트랜지스터(미도시) 및 제 1 피모스 트랜지스터(MP1)의 소스에 소스가 연결되고 제 2 엔모스 트랜지스터(미도시)의 드레인에 드레인이 연결되며 제 1 제어 신호(PHIGH)가 게이트로 인가되는 제 3 엔모스 트랜지스터(미도시)를 구비하고 제 3 엔모스 트랜지스터(미도시)의 드레인 전압이 제 2 피모스 트랜지스터(미도시)의 게이트로 인가되는 구성을 구비할 수 있다.
또한, 도 3의 출력 드라이버(300)의 제 2 전압 제어부(340)는 제 2 엔모스 트랜지스터(MN2)와 제 2 부하소자(MN3)를 구비하는 것 대신에, 접지 전압(VSS)에 소스가 연결되고 제 1 엔모스 트랜지스터(MN1)의 소스에 드레인이 연결되는 제 2 엔모스 트랜지스터(미도시), 제 2 제어 신호(PLOW)를 반전하여 출력하는 인버터(인버터), 전원 전압(VDD)에 드레인이 연결되고 제 2 제어 신호(PLOW)를 반전한 신호가 게이트로 인가되는 제 4 엔모스 트랜지스터(미도시) 및 제 1 엔모스 트랜지스터(MN1)의 소스에 소스가 연결되고 제 4 엔모스 트랜지스터(미도시)의 소스에 드레인이 연결되며 제 2 제어 신호(PLOW)가 게이트로 인가되는 제 5 엔모스 트랜지스터를 구비하고, 제 4 엔모스 트랜지스터(미도시)의 소스 전압이 제 2 엔모스 트랜지스터(미도시)의 게이트로 인가되는 구성을 구비할 수 있다.
이와 같은 구성에 의해서도 소모 전류를 줄일 수 있으며, 이는 제 1 전압 제어부(320)를 제 2 피모스 트랜지스터(MP2)와 부하소자(MP3)로 구성하고, 제 2 전압 제어부(340)를 제 2 엔모스 트랜지스터(MN2)와 부하소자(MN3)로 구성하는 경우보다 래이 아웃(layout)의 감소를 가져올 수 있다. 여기서도 제 2 피모스 트랜지스터 및 제 2 엔모스 트랜지스터(미도시)는 그 크기가 조절될 수 있다. 이러한 제 1 및 제 2 전압 제어부(320, 340)를 구비하는 출력 드라이버의 동작은 후술하는 도 4에서 상세히 설명된다.
제 1 및 제 2 제어 신호(PHIGH, PLOW)는 메모리 장치로 입력되는 신호들의 조합을 이용하여 생성할 수 있는 신호로서 특히, MRS(Mode Resistor Set)에 의하여 발생될 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 출력 드라이버의 회로도이다.
도 4를 참조하면, 본 발명의 제 3 실시예에 따른 출력 드라이버(400)는 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2), 제 1 및 제 2 피모스 트랜지스터(MP1, MP2), 제 1 및 제 2 전압 제어부(420, 430)를 구비하는 것을 특징으로 한다.
제 1 엔모스 트랜지스터(MN1)는 출력 데이터(PCELL)가 게이트에 인가되며 드레인에 출력단(DOUT)이 연결된다. 제 1 피모스 트랜지스터(MP1)는 출력 데이터(PCELL)가 게이트에 인가되며 제 1 엔모스 트랜지스터(MN1)의 드레인에 드레인이 연결된다.
제 2 피모스 트랜지스터(MP2)는 전원 전압(VDD)에 소스가 연결되고 제 1 피모스 트랜지스터(MP1)의 소스에 드레인이 연결된다. 제 1 전압 제어부(420)는 소정의 제 1 제어 신호(PHIGH)에 응답하여 제 2 피모스 트랜지스터(MP2)의 게이트로 인가되는 제 2 제어 신호(CSH)를 발생한다.
제 2 엔모스 트랜지스터(MN2)는 접지 전압(VSS)에 소스가 연결되고 제 1 엔모스 트랜지스터(MN1)의 소스에 드레인이 연결된다. 제 2 전압 제어부(430)는 소정의 제 3 제어 신호(PLOW)에 응답하여 제 2 엔모스 트랜지스터(MN2)의 게이트로 인가되는 제 4 제어 신호(CSL)를 발생한다. 제 1 또는 제 3 제어 신호(PHIGH, PLOW)에 응답하여 출력단(DOUT)으로 출력되는 출력 데이터(PCELL)의 전압 레벨이 조절된다.
이하 도 4를 참고하여 본 발명의 제 3 실시예에 따른 출력 드라이버(300)의 동작이 상세히 설명된다.
제 1 제어 신호(PHIGH)가 로우 레벨로 발생되면 인버터(421)에 의하여 반전된 제 1 제어 신호(PHIGH)가 제 1 전압 제어부(420)의 제 3 엔모스 트랜지스터(MN3)의 게이트로 인가된다. 따라서 제 3 엔모스 트랜지스터(MN3)는 턴 온 되고 제 4 엔모스 트랜지스터(MN4)는 턴 오프 된다. 따라서 접지 전압(VSS)의로우 레벨이 제 2 제어 신호(CSH)로서 제 2 피모스 트랜지스터(MP2)의 게이트로 인가되고 제 2 피모스 트랜지스터(MP2)는 턴 온 된다.
출력 데이터(PCELL)가 하이 레벨로 발생될 경우 활성화 신호(PON)의 활성에 의하여 제 1 피모스 트랜지스터(MP1)가 턴 온 되면 전원 전압(VDD)의 하이 레벨이 출력단(DOUT)으로 출력된다.
제 1 제어 신호(PHIGH)가 하이 레벨로 발생되면 제 1 전압 제어부(420)의 제 3 엔모스 트랜지스터(MN3)는 턴 오프 되고 제 4 엔모스 트랜지스터(MN4)는 턴 온 된다. 그러면 제 2 피모스 트랜지스터(MP2)는 게이트와 드레인이 공통으로 연결되는 부하 트랜지스터의 역할을 하므로 제 1 피모스 트랜지스터(MP1)의 소스 노드로는 전원 전압(VDD)보다 제 2 피모스 트랜지스터(MP2)의 문턱 전압(threshold voltage)만큼 낮아진 전압이 인가된다. 따라서 출력 데이터(PCELL)가 하이 레벨인 경우 출력단(DOUT)으로는 전원 전압(VDD)보다 제 2 피모스 트랜지스터(MP2)의 문턱 전압만큼 낮아진 전압이 출력된다. 이 때 제 2 피모스 트랜지스터(MP2)의 크기는 조절이 가능하며 그 크기에 따라 출력단(DOUT)으로 전달되는 출력 레벨은 더 낮아질 수 있다.
제 3 제어 신호(PLOW)가 로우 레벨로 발생되면 인버터(431)에 의하여 반전된 제 3 제어 신호(PLOW)가 제 2 전압 제어부(430)의 제 5 엔모스 트랜지스터(MN5)의 게이트로 인가된다. 따라서 제 5 엔모스 트랜지스터(MN5)는 턴 온 되고 제 6 엔모스 트랜지스터(MN6)는 턴 오프 된다. 따라서 전원 전압(VDD)의 하이 레벨이 제 4 제어 신호(CSL)로서 제 2 엔모스 트랜지스터(MN2)의 게이트로 인가되고 제 2 엔모스 트랜지스터(MN2)는 턴 온 된다.
출력 데이터(PCELL)가 로우 레벨로 발생될 경우 활성화 신호(PON)의 활성에 의하여 제 1 엔모스 트랜지스터(MN1)가 턴 온 되면 접지 전압(VSS)의 로우 레벨이 출력단(DOUT)으로 출력된다.
제 3 제어 신호(PLOW)가 하이 레벨로 발생되면 제 2 전압 제어부(430)의 제 5 엔모스 트랜지스터(MN5)는 턴 오프 되고 제 6 엔모스 트랜지스터(MN6)는 턴 온 된다. 그러면 제 2 엔모스 트랜지스터(MN2)는 게이트와 드레인이 공통으로 연결되는 부하 트랜지스터의 역할을 하므로 제 1 엔모스 트랜지스터(MN1)의 소스 노드로는 접지 전압(VSS)보다 제 2 엔모스 트랜지스터(MN2)의 문턱 전압만큼 높아진 전압이 인가된다. 따라서 출력 데이터(PCELL)가 로우 레벨인 경우 출력단(DOUT)으로는 접지 전압(VSS)보다 제 2 엔모스 트랜지스터(MN2)의 문턱 전압만큼 높아진 전압이 출력된다. 이 때 제 2 엔모스 트랜지스터(MN2)의 크기는 조절이 가능하며 그 크기에 따라 출력단(DOUT)으로 전달되는 출력 레벨은 더 높아질 수 있다.
제 1 및 제 3 제어 신호(PHIGH, PLOW)는 메모리 장치로 입력되는 신호들의 조합을 이용하여 발생할 수 있으며 특히 MRS(Mode Resistor Set)에 의하여 발생될 수 있다.
제 1 제어 신호(PHIGH)와 제 3 제어 신호(PLOW)를 모두 하이 레벨로 발생시키는 조건에서 메모리 장치의 독출 동작시 소모되는 전류는 dV 값을 (VDD - 제 2 피모스 트랜지스터(MP2)의 문턱전압) - (VSS + 제 2 엔모스 트랜지스터(MN2)의 문턱전압)으로 조절하여 극소화시킬 수 있으며 따라서 출력 데이터(PCELL)의 전압 레벨의 스윙폭을 감소시켜 잡음을 줄이고 반도체 메모리 장치의 안정적인 동작을 유도할 수 있다.
도 4의 출력 드라이버(400)는 도 2 및 도 3의 출력 드라이버(200, 300)보다 회로 구현시 래이 아웃(lay out)을 줄일 수 있는 장점이 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 출력 드라이버는 출력 드라이버를 제어하기 위한 별도의 전원을 사용하지 않으면서도 출력 데이터의 출력 레벨을 낮추어 소모 전류를 감소시킬 수 있고 또한 출력 데이터의 전압 레벨의 스윙폭을 감소시켜 잡음을 줄이고 반도체 메모리 장치의 안정적인 동작을 유도할 수 있다.

Claims (25)

  1. 출력 데이터가 게이트에 인가되며 접지 전압에 소스가 연결되고 드레인에 출력단이 연결되는 제 1 엔모스 트랜지스터 ;
    출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결되는 제 1 피모스트랜지스터 ; 및
    전원 전압과 상기 제 1 피모스 트랜지스터의 소스사이에 연결되며 소정의 제어 신호에 응답하여 상기 전원 전압 또는 상기 전원 전압보다 낮은 전압을 상기 제 1 피모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절하는 전압 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  2. 제 1항에 있어서, 상기 전압 제어부는,
    상기 전원 전압에 소스가 연결되며 상기 제어 신호가 게이트로 인가되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터 ; 및
    상기 전원 전압과 상기 제 1 피모스 트랜지스터의 소스 사이에 연결되는 부하 소자를 구비하는 것을 특징으로 하는 출력 드라이버.
  3. 제 2항에 있어서, 상기 부하 소자는,
    상기 전원 전압에 소스가 연결되고, 상기 제 1 피모스 트랜지스터의 소스에 게이트 및 드레인이 각각 연결되는 피모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.
  4. 제 2항에 있어서, 상기 부하 소자는,
    상기 전원 전압에 드레인 및 게이트가 각각 연결되고, 상기 제 1 피모스 트랜지스터의 소스에 소스가 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.
  5. 제 2항에 있어서, 상기 부하 소자는,
    그 크기가 조절되는 것을 특징으로 하는 출력 드라이버.
  6. 제 1항에 있어서, 상기 전압 제어부는,
    상기 전원 전압에 소스가 연결되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터 ;
    상기 제어 신호를 반전하여 출력하는 인버터 ;
    상기 접지 전압에 소스가 연결되고 상기 제어 신호를 반전한 신호가 게이트로 인가되는 제 2 엔모스 트랜지스터 ; 및
    상기 제 1 피모스 트랜지스터의 소스에 소스가 연결되고 상기 제 2 엔모스 트랜지스터의 드레인에 드레인이 연결되며 상기 제어 신호가 게이트로 인가되는 제 3 엔모스 트랜지스터를 구비하고,
    상기 제 3 엔모스 트랜지스터의 드레인 전압이 상기 제 2 피모스 트랜지스터의 게이트로 인가하는 것을 특징으로 하는 출력 드라이버.
  7. 제 6항에 있어서, 상기 제 2 피모스 트랜지스터는,
    그 크기가 조절되는 것을 특징으로 하는 출력 드라이버.
  8. 제 1항에 있어서, 상기 제어 신호는,
    MRS(Mode Resistor Set)에 의하여 발생되는 것을 특징으로 하는 출력 드라이버.
  9. 출력 데이터가 게이트에 인가되며 드레인에 출력단이 연결되는 제 1 엔모스 트랜지스터 ;
    출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결되는 제 1 피모스 트랜지스터 ;
    전원 전압과 상기 제 1 피모스 트랜지스터의 소스사이에 연결되며 소정의 제 1 제어 신호에 응답하여 상기 전원 전압 또는 상기 전원 전압보다 낮은 전압을 상기 제 1 피모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절하는 제 1 전압 제어부 ; 및
    접지 전압과 상기 제 1 엔모스 트랜지스터의 소스사이에 연결되며 소정의 제 2 제어 신호에 응답하여 상기 접지 전압 또는 상기 접지 전압보다 높은 전압을 상기 제 1 엔모스 트랜지스터의 소스로 인가하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절하는 제 2 전압 제어부를 구비하는 것을 특징으로 하는 출력 드라이버.
  10. 제 9항에 있어서, 상기 제 1 전압 제어부는,
    상기 전원 전압에 소스가 연결되며 상기 제 1 제어 신호가 게이트로 인가되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터 ; 및
    상기 전원 전압과 상기 제 1 피모스 트랜지스터의 소스 사이에 연결되는 제 1 부하 소자를 구비하는 것을 특징으로 하는 출력 드라이버.
  11. 제 10항에 있어서, 상기 제 1 부하 소자는,
    상기 전원 전압에 소스가 연결되고, 상기 제 1 피모스 트랜지스터의 소스에 게이트 및 드레인이 각각 연결되는 피모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.
  12. 제 10항에 있어서, 상기 제 1 부하 소자는,
    상기 전원 전압에 드레인 및 게이트가 각각 연결되고, 상기 제 1 피모스 트랜지스터의 소스에 소스가 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.
  13. 제 9항에 있어서, 상기 제 2 전압 제어부는,
    상기 접지 전압에 소스가 연결되며 상기 제 2 제어 신호가 게이트로 인가되고 상기 제 1 엔모스 트랜지스터의 소스에 드레인이 연결되는 제 2 엔모스 트랜지스터 ; 및
    상기 접지 전압과 상기 제 1 엔모스 트랜지스터의 소스 사이에 연결되는 제 2 부하 소자를 구비하는 것을 특징으로 하는 출력 드라이버.
  14. 제 13에 있어서, 상기 제 2 부하 소자는,
    상기 접지 전압에 소스가 연결되고, 상기 제 1 엔모스 트랜지스터의 소스에 게이트 및 드레인이 각각 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.
  15. 제 13항에 있어서, 상기 제 2 부하 소자는,
    상기 접지 전압에 드레인 및 게이트가 각각 연결되고, 상기 제 1 엔모스 트랜지스터의 소스에 소스가 연결되는 피모스 트랜지스터인 것을 특징으로 하는 출력 드라이버.
  16. 제 10항 또는 제 13항에 있어서, 상기 제 1 또는 제 2 부하 소자는,
    그 크기가 조절되는 것을 특징으로 하는 출력 드라이버.
  17. 제 9항에 있어서, 상기 제 1 전압 제어부는,
    상기 전원 전압에 소스가 연결되고 상기 제 1 피모스 트랜지스터의 소스에드레인이 연결되는 제 2 피모스 트랜지스터 ;
    상기 제 1 제어 신호를 반전하여 출력하는 인버터 ;
    상기 접지 전압에 소스가 연결되고 상기 제 1 제어 신호를 반전한 신호가 게이트로 인가되는 제 2 엔모스 트랜지스터 ; 및
    상기 제 1 피모스 트랜지스터의 소스에 소스가 연결되고 상기 제 2 엔모스 트랜지스터의 드레인에 드레인이 연결되며 상기 제 1 제어 신호가 게이트로 인가되는 제 3 엔모스 트랜지스터를 구비하고,
    상기 제 3 엔모스 트랜지스터의 드레인 전압이 상기 제 2 피모스 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 출력 드라이버.
  18. 제 9항에 있어서, 상기 제 2 전압 제어부는,
    상기 접지 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 소스에 드레인이 연결되는 제 2 엔모스 트랜지스터 ;
    상기 제 2 제어 신호를 반전하여 출력하는 인버터 ;
    상기 전원 전압에 드레인이 연결되고 상기 제 2 제어 신호를 반전한 신호가 게이트로 인가되는 제 4 엔모스 트랜지스터 ; 및
    상기 제 1 엔모스 트랜지스터의 소스에 소스가 연결되고 상기 제 4 엔모스 트랜지스터의 소스에 드레인이 연결되며 상기 제 2 제어 신호가 게이트로 인가되는 제 5 엔모스 트랜지스터를 구비하고,
    상기 제 4 엔모스 트랜지스터의 소스 전압이 상기 제 2 엔모스 트랜지스터의게이트로 인가되는 것을 특징으로 하는 출력 드라이버.
  19. 제 17항 또는 제 18항에 있어서, 상기 제 2 피모스 트랜지스터 또는 제 2 엔모스 트랜지스터는,
    그 크기가 조절되는 것을 특지으로 하는 출력 드라이버.
  20. 제 9항에 있어서, 상기 제 1 및 제 2 제어 신호는,
    MRS(Mode Resistor Set)에 의하여 발생되는 것을 특징으로 하는 출력 드라이버.
  21. 출력 데이터가 게이트에 인가되며 드레인에 출력단이 연결되는 제 1 엔모스 트랜지스터 ;
    출력 데이터가 게이트에 인가되며 상기 제 1 엔모스 트랜지스터의 드레인에 드레인이 연결되는 제 1 피모스 트랜지스터 ;
    전원 전압에 소스가 연결되고 상기 제 1 피모스 트랜지스터의 소스에 드레인이 연결되는 제 2 피모스 트랜지스터 ;
    소정의 제 1 제어 신호에 응답하여 상기 제 2 피모스 트랜지스터의 게이트로 인가되는 제 2 제어 신호를 발생하는 제 1 전압 제어부 ;
    접지 전압에 소스가 연결되고 상기 제 1 엔모스 트랜지스터의 소스에 드레인이 연결되는 제 2 엔모스 트랜지스터 ; 및
    소정의 제 3 제어 신호에 응답하여 상기 제 2 엔모스 트랜지스터의 게이트로 인가되는 제 4 제어 신호를 발생하는 제 2 전압 제어부를 구비하고,
    상기 제 1 또는 제 3 제어 신호에 응답하여 상기 출력단으로 출력되는 상기 출력 데이터의 전압 레벨을 조절하는 것을 특징으로 하는 출력 드라이버.
  22. 제 21항에 있어서, 상기 제 1 전압 제어부는,
    상기 제 1 제어 신호를 반전하여 출력하는 인버터 ;
    상기 접지 전압에 소스가 연결되고 상기 제 1 제어 신호를 반전한 신호가 게이트로 인가되는 제 3 엔모스 트랜지스터 ; 및
    상기 제 1 피모스 트랜지스터의 소스에 소스가 연결되고 상기 제 3 엔모스 트랜지스터의 드레인에 드레인이 연결되며 상기 제 1 제어 신호가 게이트로 인가되는 제 4 엔모스 트랜지스터를 구비하고,
    상기 제 4 엔모스 트랜지스터의 드레인 전압을 상기 제 2 제어 신호로서 상기 제 2 피모스 트랜지스터의 게이트로 인가하는 것을 특징으로 하는 출력 드라이버.
  23. 제 21항에 있어서, 상기 제 2 전압 제어부는,
    상기 제 3 제어 신호를 반전하여 출력하는 인버터 ;
    상기 전원 전압에 드레인이 연결되고 상기 제 3 제어 신호를 반전한 신호가 게이트로 인가되는 제 5 엔모스 트랜지스터 ; 및
    상기 제 1 엔모스 트랜지스터의 소스에 소스가 연결되고 상기 제 5 엔모스 트랜지스터의 소스에 드레인이 연결되며 상기 제 3 제어 신호가 게이트로 인가되는 제 6 엔모스 트랜지스터를 구비하고,
    상기 제 6 엔모스 트랜지스터의 드레인 전압을 상기 제 4 제어 신호로서 상기 제 2 엔모스 트랜지스터의 게이트로 인가하는 것을 특징으로 하는 출력 드라이버.
  24. 제 21항에 있어서, 상기 제 2 피모스 트랜지스터 및 제 2 엔모스 트랜지스터는,
    그 크기가 조절되는 것을 특징으로 하는 출력 드라이버.
  25. 제 21항에 있어서, 상기 제 1 및 제 3 제어 신호는,
    MRS(Mode Resistor Set)에 의하여 발생되는 것을 특징으로 하는 출력 드라이버.
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KR1020010063767A KR20030032178A (ko) 2001-10-16 2001-10-16 출력 데이터의 전압 레벨을 조절할 수 있는 출력 드라이버

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* Cited by examiner, † Cited by third party
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