KR20030035177A - 외부 전원의 인가에도 동작의 신뢰성이 보장되는 출력드라이버 - Google Patents
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Abstract
높은 외부 전원의 인가에도 동작의 신뢰성이 보장되는 출력 드라이버가 개시된다.
본 발명에 따른 출력 드라이버는 피모스 트랜지스터, 엔모스 트랜지스터, 제 1 트랜지스터 및 제 2 트랜지스터를 구비하는 것을 특징으로 한다.
피모스 트랜지스터는 출력 데이터를 반전한 신호가 게이트로 인가되고 드레인이 출력 패드로 연결된다. 제 1 트랜지스터는 게이트로 소정의 제 1 제어 전압이 인가되고 드레인이 전원 전압으로 연결되며 소스가 상기 피모스 트랜지스터의 소스에 연결된다. 제 2 트랜지스터는 상기 출력 패드에 드레인이 연결되고 소정의 제 2 제어 전압이 게이트로 인가된다. 엔모스 트랜지스터는 출력 데이터가 게이트로 인가되고 드레인이 상기 제 2 트랜지스터의 소스로 연결되며 소스가 접지 전압으로 연결된다. 상기 제 1 및 제 2 트랜지스터의 턴 온 또는 턴 오프에 의해 외부 전원 전압을 수신해도 동작의 신뢰성이 보장된다.
본 발명에 따른 반도체 장치의 출력 드라이버는 외부의 전원 전압이 그대로 인가되어도 안정적으로 동작될 수 있는 장점이 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 전원 전압을 수신함에도 안전하게 동작할 수 있는 반도체 메모리 장치의 출력 드라이버에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀과 메모리 셀에 접근하여 원하는 데이터를 입력하거나 출력 할 수 있도록 하는 주변 회로로 구성되어있다. 특히 주변 회로에는 메모리의 데이터를 외부로 출력하기 위한 회로가 있으며 이를 보통 출력 드라이버 또는 출력 버퍼라고 한다.
일반적인 출력 드라이버는 외부로 하이 레벨의 데이터를 전달하기 위하여 전원 전압 단자를 통하여 하이 레벨의 전압을 공급하고 로우 레벨의 데이터를 전달하기 위하여 접지 전압 단자를 통하여 로우 레벨의 전압을 공급한다.
칩의 집적도와 성능을 향상시키기 위하여 공정의 미세화가 진행되고 있고, 이에 따라 게이트 옥사이드(gate oxide)의 두께도 점점 얇아지고 있다. 따라서 게이트 옥사이드로 공급되는 전압의 레벨도 낮아져야 칩의 동작의 신뢰성에 문제가 발생하지 않는다.
그러나 외부 전원 전압의 레벨이 낮아지는 속도는 게이트 옥사이드의 두께가 얇아지는 속도를 따라가지 못하고 있어서 외부의 높은 전압을 받아서 낮은 전압으로 바꾸어 칩의 내부로 공급하는 전원 전압 발생 장치(IVC)가 널리 사용되어지고 있다.
그러나 데이터의 출력 드라이버에는 외부 전원 전압(external vlotage)이 직접 연결되기 때문에 얇은 게이트 옥사이드 공정을 이용하여서는 5V 제품과 같은 높은 외부 전압(High VCC) 제품에서는 사용할 수가 없다.
도 1은 종래의 출력 드라이버의 회로도이다.
도 1에 도시된 종래의 출력 드라이버(100)는 직렬 연결되는 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)를 구비한다. 피모스 트랜지스터(MP1)는 소스가 전원 전압(EVC)에 연결되고 게이트에 제 1 출력 데이터(DATA1)가 인가된다. 엔모스 트랜지스터(MN1)는 피모스 트랜지스터(MP1)의 드레인에 드레인이 연결되고 제 2 출력 데이터(DATA2)가 게이트로 인가되며 소스가 접지 전압(VSS)으로 연결된다. 피모스 트랜지스터(MP1)의 드레인과 엔모스 트랜지스터(MN1)의 드레인이 연결되는 곳에출력 패드(DOUT)가 연결된다.
이하, 종래의 출력 드라이버(100)의 동작을 살펴본다.
메모리 셀에서 독출된 데이터가 하이 레벨이면 제 1 및 제 2 출력 데이터(DATA1, DATA2)가 로우 레벨로 발생된다. 제 1 및 제 2 데이터(DATA1, DATA2)는 하나의 메모리 셀에서 독출되는 데이터를 타이밍의 조절을 위하여 별도로 반전하여 발생시킨 것이다. 피모스 트랜지스터(MP1)의 게이트에는 로우 레벨의 신호가 전달되고 엔모스 트랜지스터(MN1)의 게이트로도 로우 레벨의 신호가 전달된다. 따라서 피모스 트랜지스터(MP1)는 턴 온 되어 전원 전압(EVC)의 하이 레벨이 출력 패드(110)로 출력된다.
반대로 메모리 셀에서 독출된 데이터가 로우 레벨이면 제 1 및 제 2 출력 데이터(DATA1, DATA2)는 하이 레벨이 되고, 피모스 트랜지스터(MP1)의 게이트에는 하이 레벨의 신호가 전달되고 엔모스 트랜지스터(MN1)의 게이트에도 하이 레벨의 신호가 전달된다. 따라서 엔모스 트랜지스터(MN1)는 턴 온 되어 접지 전압(VSS)의 로우 레벨이 출력 패드(110)로 출력된다.
이러한 구조의 출력 드라이버(100)를 높은 외부 전압(High VCC)을 가지는 제품에 그대로 사용하면 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)의 게이트에 외부 전압의 전부가 인가되어 게이트 옥사이드의 신뢰성에 문제가 발생한다.
본 발명이 이루고자하는 기술적 과제는 높은 외부 전원이 인가되어도 동작의 신뢰성이 보장되는 반도체 메모리 장치의 출력 드라이버를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 출력 드라이버의 회로도이다.
도 2는 본 발명에 따른 출력 드라이버를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 출력 드라이버는 피모스 트랜지스터, 엔모스 트랜지스터, 제 1 트랜지스터 및 제 2 트랜지스터를 구비하는 것을 특징으로 한다.
피모스 트랜지스터는 제 1출력 데이터가 게이트로 인가되고 드레인이 출력 패드로 연결된다.
제 1 트랜지스터는 게이트로 소정의 제 1 제어 전압이 인가되고 드레인이 전원 전압으로 연결되며 소스가 상기 피모스 트랜지스터의 소스에 연결된다.
제 2 트랜지스터는 상기 출력 패드에 드레인이 연결되고 소정의 제 2 제어 전압이 게이트로 인가된다.
엔모스 트랜지스터는 제 2 출력 데이터가 게이트로 인가되고 드레인이 상기 제 2 트랜지스터의 소스로 연결되며 소스가 접지 전압으로 연결된다.
상기 제 1 및 제 2 트랜지스터의 턴 온 또는 턴 오프에 의해 외부 전원 전압에 의한 오동작이 방지된다.
바람직하기로는, 상기 제 1 및 제 2 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하며, 상기 제 1 제어 전압은 상기 제 1 트랜지스터를 턴 온 상태로 유지시키는 전압 레벨이고, 상기 제 2 제어 전압은 상기 제 2 트랜지스터를 턴 온 상태로 유지시키는 전압 레벨인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 출력 드라이버를 나타내는 회로도이다.
도 2를 참조하면, 본 발명에 따른 출력 드라이버(200)는 피모스 트랜지스터(MP1), 엔모스 트랜지스터(MN1), 제 1 트랜지스터(MN3) 및 제 2 트랜지스터(MN2)를 구비하는 것을 특징으로 한다.
피모스 트랜지스터(MP1)는 제 1 출력 데이터(DATA1)가 게이트로 인가되고 드레인이 출력 패드(210)로 연결된다.
제 1 트랜지스터(MN3)는 게이트로 소정의 제 1 제어 전압(CV1)이 인가되고 드레인이 전원 전압(EVC)으로 연결되며 소스가 피모스 트랜지스터(MP1)의 소스에 연결된다.
제 2 트랜지스터(MN2)는 출력 패드(210)에 드레인이 연결되고 소정의 제 2 제어 전압(CV2)이 게이트로 인가된다.
엔모스 트랜지스터(MN1)는 제 2 출력 데이터(DATA2)가 게이트로 인가되고 드레인이 제 2 트랜지스터(MN2)의 소스로 연결되며 소스가 접지 전압(VSS)으로 연결된다.
제 1 및 제 2 트랜지스터(MN3, MN2)의 턴 온 또는 턴 오프에 의해 외부 전원 전압에 의한 오동작이 방지된다.
바람직하기로는, 제 1 및 제 2 트랜지스터(MN3, MN2)는 엔모스 트랜지스터인 것을 특징으로 하며, 제 1 제어 전압(CV1)은 제 1 트랜지스터(MN3)를 턴 온 상태로 유지시키는 전압 레벨이고, 제 2 제어 전압(CV2)은 제 2 트랜지스터(MN2)를 턴 온 상태로 유지시키는 전압 레벨인 것을 특징으로 한다.
이하, 도 2를 참고하여 본 발명에 따른 출력 드라이버의 동작이 상세히 설명된다.
출력 패드(210)에 피모스 트랜지스터(MP1)의 드레인이 연결되고 소스에는 제 1 트랜지스터(MN3)의 소스가 연결되며 제 1 트랜지스터(MN3)의 드레인에는 전원 전압(EVC)이 연결된다. 여기서 제 1 트랜지스터(MN3)는 엔모스 트랜지스터이다. 제 1 트랜지스터(MN3)의 게이트로 소정의 제 1 제어 전압(CV1)이 인가된다. 여기서 제 1 제어 전압(CV1)은 제 1 트랜지스터(MN3)를 턴 온 상태로 유지시키는 전압 레벨이다.
따라서 피모스 트랜지스터(MP1)의 소스 노드(N1)에는 제 1 제어 전압(CV1) - 제 1 트랜지스터(MN3)의 문턱 전압 만큼의 전압이 걸리게되고 피모스 트랜지스터(MP1)의 게이트로는 제 1 출력 데이터(DATA1)가 인가된다. 여기서 제 1 및 제 2 데이터(DATA1, DATA2)는 하나의 메모리 셀에서 독출되는 데이터를 타이밍의 조절을 위하여 반전하여 별도로 발생시킨 것이다. 따라서 메모리 셀에서 독출되는 데이터가 하이 레벨이면 제 1 및 제 2 데이터(DATA1, DATA2)는 로우 레벨이 된다.
메모리 셀에서 출력되는 데이터가 하이 레벨이면 피모스 트랜지스터(MP1)의게이트에는 로우 레벨의 신호가 전달되고 엔모스 트랜지스터(MN1)의 게이트로도 로우 레벨의 신호가 전달된다. 따라서 피모스 트랜지스터(MP1)는 턴 온 되어 전원 전압(EVC)의 하이 레벨이 출력 패드(110)로 출력된다.
그러면 피모스 트랜지스터(MP1)의 게이트 옥사이드에는 최대한 제 1 제어 전압(CV1) - 제 1 트랜지스터(MN3)의 문턱 전압만큼의 전압이 걸리므로 피모스 트랜지스터(MP1)의 동작이 안정적으로 이루어질 수 있다.
또한 출력 패드(210)를 통하여 출력되는 데이터의 출력 레벨도 제 1 제어 전압(CV1) - 제 1 트랜지스터(MN3)의 문턱 전압정도로 제한되므로 잡음에 덜 민감해지게 된다.
접지 전압(VSS)에 엔모스 트랜지스터(MN1)의 소스가 연결되고 드레인에는 제 2 트랜지스터(MN2)의 소스가 연결되며 엔모스 트랜지스터(MN1)의 게이트로 제 2 출력 데이터(DATA2)가 연결된다. 출력 패드(210)에는 제 2 트랜지스터(MN2)의 드레인이 연결되고 엔모스 트랜지스터(MN1)의 드레인에 제 2 트랜지스터(MN2)의 소스가 연결되고 제 2 트랜지스터(MN2)의 게이트로는 제 2 제어 전압(CV2)이 인가된다. 여기서 제 2 트랜지스터(MN2)는 엔모스 트랜지스터이다. 여기서 제 2 제어 전압(CV2)은 제 2 트랜지스터(MN2)를 턴 온 상태로 유지시키는 전압 레벨이다. 제 1 및 제 2 제어 전압(CV1, CV2)은 서로 동일한 전압 레벨이거나 또는 서로 다른 전압 레벨일 수 있다.
엔모스 트랜지스터(MN1)의 드레인 노드(N2)에는 제 2 제어 전압(CV2) - 제 2 트랜지스터(MN2)의 문턱 전압만큼의 전압이 걸리게되고 엔모스 트랜지스터(MN1)의게이트로는 제 2 출력 데이터(DATA2)가 인가된다.
그러면 엔모스 트랜지스터(MN1)의 게이트 옥사이드에는 최대한 제 2 제어 전압(CV2) - 제 2 트랜지스터(MN2)의 문턱 전압 만큼의 전압이 걸리므로 엔모스 트랜지스터(MN1)의 동작이 안정적으로 이루어질 수 있다.
또한 또한 출력 패드(210)를 통하여 출력되는 데이터의 출력 레벨도 제 2 제어 전압(CV) - 제 2 트랜지스터(MN2)의 문턱 전압정도로 제한되므로 잡음에 덜 민감해지게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 출력 드라이버는 외부의 높은 전원 전압이 그대로 인가되어도 안정적으로 동작될 수 있는 장점이 있다.
Claims (6)
- 제 1 출력 데이터가 게이트로 인가되고 드레인이 출력 패드로 연결되는 피모스 트랜지스터 ;게이트로 소정의 제 1 제어 전압이 인가되고 드레인이 전원 전압으로 연결되며 소스가 상기 피모스 트랜지스터의 소스에 연결되는 제 1 트랜지스터 ;상기 출력 패드에 드레인이 연결되고 소정의 제 2 제어 전압이 게이트로 인가되는 제 2 트랜지스터 ;제 2 출력 데이터가 게이트로 인가되고 드레인이 상기 제 2 트랜지스터의 소스로 연결되며 소스가 접지 전압으로 연결되는 엔모스 트랜지스터를 구비하고,상기 제 1 및 제 2 트랜지스터의 턴 온 또는 턴 오프에 의해 외부 전원 전압에 의한 오동작이 방지되는 반도체 장치의 출력 드라이버.
- 제 1항에 있어서, 상기 제 1 및 제 2 트랜지스터는,엔모스 트랜지스터인 것을 특징으로 하는 반도체 장치의 출력 드라이버.
- 제 1항에 있어서, 상기 제 1 제어 전압은,상기 제 1 트랜지스터를 턴 온 상태로 유지시키는 전압 레벨인 것을 특징으로 하는 반도체 장치의 출력 드라이버.
- 제 1항에 있어서, 상기 제 2 제어 전압은,상기 제 2 트랜지스터를 턴 온 상태로 유지시키는 전압 레벨인 것을 특징으로 하는 반도체 장치의 출력 드라이버.
- 제 1항에 있어서, 상기 제 1 및 제 2 제어 전압은,서로 동일한 전압 레벨이거나 또는 서로 다른 전압 레벨인 것을 특징으로 하는 반도체 장치의 출력 드라이버.
- 제 1항에 있어서, 상기 제 1 출력 데이터 및 제 2 출력 데이터는,서로 동일한 데이터인 것을 특징으로 하는 반도체 장치의 출력 드라이버.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010067135A KR20030035177A (ko) | 2001-10-30 | 2001-10-30 | 외부 전원의 인가에도 동작의 신뢰성이 보장되는 출력드라이버 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010067135A KR20030035177A (ko) | 2001-10-30 | 2001-10-30 | 외부 전원의 인가에도 동작의 신뢰성이 보장되는 출력드라이버 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030035177A true KR20030035177A (ko) | 2003-05-09 |
Family
ID=29567029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010067135A KR20030035177A (ko) | 2001-10-30 | 2001-10-30 | 외부 전원의 인가에도 동작의 신뢰성이 보장되는 출력드라이버 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030035177A (ko) |
-
2001
- 2001-10-30 KR KR1020010067135A patent/KR20030035177A/ko not_active Application Discontinuation
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