JP2002163900A - 半導体ウエハ、半導体チップ、半導体装置および半導体装置の製造方法 - Google Patents

半導体ウエハ、半導体チップ、半導体装置および半導体装置の製造方法

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JP2002163900A JP2000355658A JP2000355658A JP2002163900A JP 2002163900 A JP2002163900 A JP 2002163900A JP 2000355658 A JP2000355658 A JP 2000355658A JP 2000355658 A JP2000355658 A JP 2000355658A JP 2002163900 A JP2002163900 A JP 2002163900A
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Kazuki Honma
和樹 本間
Terutaka Okada
輝孝 岡田
Fumiaki Kitajima
文明 北嶋
Takahiro Hatasawa
孝宏 畠澤
Hiroyuki Motomatsu
博之 元松
Katsuhiro Haruyama
勝広 春山
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Akita Electronics Systems Co Ltd
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Hitachi Ltd
Akita Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 ウエハレベルバーンインの次のプローブ試験
での時間を短縮し、また組み立て工程への不良品の流出
を防止し、さらに顧客納品後の不良発生の原因解析も容
易に実現できる半導体装置の電気的特性試験技術を提供
する。 【解決手段】 フラッシュメモリとＳＲＡＭの２つの半
導体チップを搭載したＭＣＰであって、フラッシュメモ
リの半導体チップのウエハレベルバーンインを行う際
に、ステップＳ２０１〜Ｓ２１１に従い、各半導体チッ
プの入出力用パッドに対する一括したコンタクトチェッ
ク、各半導体チップのメモリアレイに対するイレーズ／
ライトモード、リードモードをそれぞれ実施し、これら
の試験結果の来歴データをフラッシュメモリの半導体チ
ップに書き込み、次のプローブ試験工程では、ウエハレ
ベルバーンイン工程で書き込まれた来歴データを読み出
して、良品の半導体チップについてのみプローブ試験を
継続して実施する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の電気
的特性試験技術に関し、たとえばフラッシュメモリとＳ
ＲＡＭなどのように、２つの半導体チップを搭載したＭ
ＣＰ（ＭｕｌｔｉＣｈｉｐ Ｐａｃｋａｇｅ）などの半
導体装置において、特に半導体ウエハの状態でのバーン
イン試験、いわゆるウエハレベルバーンインの来歴情報
の格納方法に適用して有効な技術に関する。
【０００２】
【従来の技術】本発明者が検討した技術として、半導体
装置のバーンイン試験においては、以下のような技術が
ある。たとえば、フラッシュメモリとＳＲＡＭを搭載し
たＭＣＰのバーンインは、フラッシュメモリとＳＲＡＭ
の各半導体チップを基板上に搭載し、ワイヤボンディン
グなどにより電気的に接続し、レジンによりモールドし
てパッケージ構造に組み立てた後の試験工程において、
定格を越える温度および電圧ストレスを印加してバーン
インを行う方法が一般的である。このバーンインによ
り、将来不良に到る可能性のあるＭＣＰをスクリーニン
グして、良品のＭＣＰのみが製品として出荷されるよう
になっている。
【０００３】なお、前記のようなバーンイン試験などの
ウエハテスト前のプリテストや、ウエハテストの試験結
果をメモリアレイに記憶する技術として、たとえば特開
平８−２３０１６号公報、特開平６−５０９８号公報に
記載される技術などが挙げられる。前記特開平８−２３
０１６号公報の技術は、プリテストの良品または不良品
の情報をメモリの冗長領域または正規メモリの特定領域
に記憶して、次のウエハテスト時間の短縮を図る技術で
ある。前記特開平６−５０９８号公報の技術は、ウエハ
テスト時の電気的特性を冗長メモリに書き込むようにし
た技術である。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＭＣＰのバーンイン技術について、本発明者が検討し
た結果、以下のようなことが明らかとなった。たとえ
ば、前記のようにＭＣＰの組み立て後にバーンインを行
う方法では、フラッシュメモリとＳＲＡＭの各半導体チ
ップの歩留まりが組み立て後のＭＣＰの歩留まりに大き
く影響するため、このＭＣＰの歩留まりの向上が望めな
い状況になってきている。すなわち、この方法を採用し
た場合には、フラッシュメモリおよびＳＲＡＭの半導体
チップのいずれかが不良となると、これらを用いて組み
立てたＭＣＰは不良となるので、組み立て品の歩留まり
が低下することが考えられる。
【０００５】そこで、本発明者は、フラッシュメモリと
ＳＲＡＭの各半導体チップの歩留まりを向上させるため
に、半導体ウエハの状態でウエハレベルバーンインを行
い、組み立て前に不良品の半導体チップを冗長救済した
り、または排除する方法を考えついた。この際に、たと
えば組み立て品と同様に、テスト装置に接続された各プ
ローブと半導体チップの各端子とを接触させ、この接触
された各プローブと各端子との間の電気的な導通チェッ
クを行った後、イレーズ（ｅｒａｓｅ）／ライト（ｗｒ
ｉｔｅ）モードと、リード（ｒｅａｄ）モードを実施し
てスクリーニングを行うことができる。
【０００６】しかしながら、このようなウエハレベルバ
ーンインでは、このバーンイン試験が終了した後のプロ
ーブ試験において、バーンイン試験で不良品となったチ
ップも含めた全てのチップに対してプローブ試験を実施
するために時間的な問題が生じ、また不良品が組み立て
工程に流出する可能性がある。さらに、組み立てた製品
を顧客に納品した後に、この製品に不良が発生したとき
などの不良原因の解析が困難なことも課題として考えら
れる。
【０００７】また、前記特開平８−２３０１６号公報、
特開平６−５０９８号公報に記載される技術において
は、単にウエハテスト前のプリテストや、ウエハテスト
の試験結果をメモリアレイに記憶する技術であり、本発
明のように半導体ウエハの状態で行うウエハレベルバー
ンインの来歴データを格納する技術とは異なるものであ
る。
【０００８】そこで、本発明の目的は、ウエハレベルバ
ーンインを採用しながら、このウエハレベルバーンイン
の来歴データを格納することによって、次のプローブ試
験での時間を短縮し、また組み立て工程への不良品の流
出を防止し、さらに顧客納品後の不良発生の原因解析も
容易に実現することができる半導体装置の電気的特性試
験技術を提供するものである。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明による半導体ウエハは、複数
の半導体チップを搭載し、各半導体チップは不揮発性メ
モリアレイを有する半導体ウエハであって、前記各半導
体チップは、通常動作の入力情報を記憶する第１の記憶
領域と、前記第１の記憶領域の電気的特性試験の来歴情
報を記憶する第２の記憶領域とを有するものである。さ
らに、前記半導体ウエハにおいて、前記電気的特性試験
は、ウエハレベルバーンイン試験に適用するものであ
る。また、前記第２の記憶領域は、不揮発性記憶領域の
フラッシュヒューズ領域、ＯＴＰ領域、またはロックビ
ット領域に適用するものである。あるいは、前記第２の
記憶領域は、不揮発性記憶領域の前記第１の記憶領域の
一部に適用するものである。
【００１２】（２）本発明による半導体チップは、不揮
発性メモリアレイを有する半導体チップであって、通常
動作の入力情報を記憶する第１の記憶領域と、前記第１
の記憶領域の電気的特性試験の来歴情報を記憶する第２
の記憶領域とを有するものである。さらに、前記半導体
チップにおいて、前記電気的特性試験は、ウエハレベル
バーンイン試験に適用するものである。
【００１３】（３）本発明による半導体装置は、通常動
作の入力情報を記憶する第１の記憶領域と、前記第１の
記憶領域の電気的特性試験の来歴情報を記憶する第２の
記憶領域とを有する不揮発性メモリアレイを含む半導体
チップを搭載しているものである。さらに、前記半導体
装置において、前記電気的特性試験は、ウエハレベルバ
ーンイン試験に適用するものである。
【００１４】（４）本発明による他の半導体装置は、通
常動作の入力情報を記憶する第１の記憶領域と、前記第
１の記憶領域の電気的特性試験の来歴情報を記憶する第
２の記憶領域とを有する不揮発性メモリアレイを含む第
１の半導体チップと、通常動作の入力情報を記憶する第
３の記憶領域を有する揮発性メモリアレイを含む第２の
半導体チップとを搭載し、前記第１の半導体チップの前
記第２の記憶領域に前記第２の半導体チップの前記第３
の記憶領域の電気的特性試験の来歴情報を記憶するもの
である。さらに、前記他の半導体装置において、前記電
気的特性試験は、ウエハレベルバーンイン試験に適用す
るものである。
【００１５】（５）本発明による半導体装置の製造方法
は、半導体ウエハから切り出された不揮発性メモリアレ
イを含む半導体チップが搭載される半導体装置の製造方
法であって、前記半導体ウエハから前記半導体チップを
切り出す前に、前記半導体チップの通常動作の入力情報
を記憶する第１の記憶領域の電気的特性試験を行う工程
と、前記電気的特性試験の来歴情報を前記半導体チップ
の第２の記憶領域に記憶する工程とを有するものであ
る。さらに、前記半導体装置の製造方法において、前記
電気的特性試験は、ウエハレベルバーンイン試験に適用
するものである。また、前記ウエハレベルバーンイン試
験を行う場合に、前記ウエハレベルバーンイン試験の前
に前記第２の記憶領域の来歴情報をテスト装置に一時的
に避難し、このウエハレベルバーンイン試験の後に試験
前の来歴情報と合成して前記第２の記憶領域に記憶する
ようにしたものである。
【００１６】（６）本発明による他の半導体装置の製造
方法は、半導体ウエハから切り出された不揮発性メモリ
アレイを含む第１の半導体チップと、揮発性メモリアレ
イを含む第２の半導体チップとが搭載される半導体装置
の製造方法であって、前記半導体ウエハから前記半導体
チップを切り出す前に、前記第１の半導体チップの通常
動作の入力情報を記憶する第１の記憶領域の電気的特性
試験を行う工程と、前記第１の半導体チップの前記第１
の記憶領域の電気的特性試験の来歴情報を前記第１の半
導体チップの第２の記憶領域に記憶する工程と、前記半
導体ウエハから前記半導体チップを切り出す前に、前記
第２の半導体チップの通常動作の入力情報を記憶する第
３の記憶領域の電気的特性試験を行う工程と、前記第２
の半導体チップの前記第３の記憶領域の電気的特性試験
の来歴情報を前記第１の半導体チップの前記第２の記憶
領域に記憶する工程とを有するものである。さらに、前
記半導体装置の製造方法において、前記電気的特性試験
は、ウエハレベルバーンイン試験に適用するものであ
る。また、前記ウエハレベルバーンイン試験を行う場合
に、この試験の前に前記第１の半導体チップの前記第２
の記憶領域の来歴情報をテスト装置に一時的に避難し、
この試験の後に試験前の来歴情報と合成して前記第１の
半導体チップの前記第２の記憶領域に記憶するようにし
たものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１８】まず、図１により、本実施の形態の半導体
装置の一例の構成を説明する。図１は半導体装置を示す
断面図である。
【００１９】本実施の形態の半導体装置は、たとえば電
気的に書き込みおよび消去可能な不揮発性メモリとして
のフラッシュメモリとＳＲＡＭ（スタティック型ランダ
ムアクセスメモリ）の２つの半導体チップを搭載したＭ
ＣＰ（Ｍｕｌｔｉ ＣｈｉｐＰａｃｋａｇｅ）とされ、
基板１と、この基板１に搭載された不揮発性メモリとし
てのフラッシュメモリの半導体チップ２と、このフラッ
シュメモリの半導体チップ２に搭載された揮発性メモリ
としてのＳＲＡＭの半導体チップ３と、各半導体チップ
２，３の端子と基板１上の端子とを接続するワイヤ４
と、基板１上の端子に配線パターン、スルーホールを通
じて電気的に接続され、この基板１の裏面に配設された
外部端子となる半田ボール５と、半導体チップ２，３お
よびワイヤ４の部分をモールドするレジン６などから構
成されている。なお、ＭＣＰは、このような構造に限定
されるものではなく、またフラッシュメモリとＳＲＡＭ
を搭載する場合に限られるものではない。
【００２０】基板１は、たとえば多層構造の樹脂基板、
セラミック基板、またはテープ基板などからなり、たと
えば金（Ａｕ）などの電極端子としての金属パッドが表
面上に設けられ、また裏面上に、たとえばＡｕなどの電
極端子としての金属ランドが設けられ、表面上の金属パ
ッドから各層間のスルーホール、各層の配線パターンを
通じて裏面上の金属ランドまで電気的に接続されてい
る。
【００２１】フラッシュメモリの半導体チップ２は、た
とえばＡｕなどの金属パッドが表面上に設けられ、また
内部に不揮発性のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙＥｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）などの所定の
集積回路が形成され、内部の集積回路の各端子から表面
上の金属パッドまで電気的に接続されている。このフラ
ッシュメモリの半導体チップ２は、この裏面側が基板１
の表面上に搭載され、半導体チップ２上の金属パッドと
基板１の表面上の金属パッドとがワイヤ４により電気的
に接続される。
【００２２】ＳＲＡＭの半導体チップ３は、たとえばＡ
ｕなどの金属パッドが表面上に設けられ、また内部に揮
発性のＳＲＡＭの所定の集積回路が形成され、内部の集
積回路の各端子から表面上の金属パッドまで電気的に接
続されている。このＳＲＡＭの半導体チップ３は、この
裏面側がフラッシュメモリの半導体チップ２の表面上に
搭載され、半導体チップ３の表面上の金属パッドと基板
１の表面上の金属パッドとがワイヤ４により電気的に接
続される。
【００２３】ワイヤ４は、たとえばＡｕなどの金属線か
らなり、このワイヤ４により半導体チップ２，３の表面
上の金属パッドと基板１の表面上の金属パッドとが電気
的に接続される。
【００２４】半田ボール５は、たとえばＰｂ（鉛）／Ｓ
ｎ（すず）や、鉛を含まない金属材料などのボールから
なり、基板１の裏面上の金属ランドに接合され、基板１
の裏面上に、たとえばアレイ状などで配列されている。
【００２５】レジン６は、たとえばエポキシ系などの絶
縁性樹脂材料からなり、このレジン６により半導体チッ
プ２，３およびワイヤ４を覆うように基板１の表面上が
封止される。
【００２６】以上のように構成されたＭＣＰは、フラッ
シュメモリの半導体チップ２、ＳＲＡＭの半導体チップ
３の集積回路の各端子から、この半導体チップ２，３の
表面上の金属パッド、ワイヤ４、基板１の表面上の金属
パッド、各層間のスルーホール、各層の配線パターン、
裏面上の金属ランドを通じ、この基板１の金属ランドに
接合される半田ボール５まで電気的に接続された状態と
なる。
【００２７】次に、図２により、図１３、図１４を参照
しながら、前記フラッシュメモリの半導体チップの一例
の構成を説明する。図２はフラッシュメモリの半導体チ
ップを示すブロック図、図１３はメモリアレイを詳細に
示す構成図、図１４はメモリセル領域に対する消去動
作、書き込み動作および読み出し動作の関係を示す説明
図である。
【００２８】フラッシュメモリの半導体チップ２は、複
数のメモリセルが格子状に配列されたメモリアレイＭＡ
と、このメモリアレイＭＡ内の任意のメモリセルを選択
するためのＸ系のＸ−アドレスバッファＸＡＢ、および
Ｘ−デコーダＸＤと、Ｙ系のＹ−アドレスバッファＹＡ
Ｂ、およびＹ−デコーダＹＤと、選択されたメモリセル
に対するデータ入出力を行うためのＹ−スイッチ／セン
スアンプＹＳ／ＳＡ、マルチプレクサＭＰ、および入出
力バッファＩＯＢと、イレーズ／ライト、リードモード
のシーケンスを発生するためのコマンドユーザーインタ
ーフェイスＣＵＩ、ライトステートマシーンＷＳＭ、お
よびデータハンドラＤＨなどから構成されている。メモ
リアレイＭＡは、図示のように、通常のメモリセル領域
ＮＭＲ、フラッシュヒューズ領域ＦＦＡ、ＯＴＰ領域Ｏ
ＴＰＡ、ロックビット領域ＬＢＡ、Ｘ−冗長メモリセル
領域ＸＲＡおよびＹ−冗長メモリセル領域ＹＲＡを含
む。領域ＦＦＡ，ＯＴＰＡ，ＬＢＡ，ＸＲＡおよびＹＲ
Ａは、コマンドユーザーインターフェイスＣＵＩへ入力
される所定の信号の組み合わせからなるコマンドによっ
て選択可能とされる。ＣＵＩは上記コマンドを識別する
ことによって、領域ＦＦＡ，ＯＴＰＡ，ＬＢＡ，ＸＲＡ
およびＹＲＡを択一的に選択するための選択信号Ｓ１〜
Ｓ５の１つの信号を選択的にイネーブル状態とする。
【００２９】このフラッシュメモリの半導体チップ２に
おいて、外部からのアドレス信号として、アドレス信号
Ａ７〜Ａ２０がＸ−アドレスバッファＸＡＢに、アドレ
ス信号Ａ０〜Ａ６がＹ−アドレスバッファＹＡＢにそれ
ぞれ入力される。さらに、制御信号として、チップイネ
ーブル信号／ＣＥ、アウトプットイネーブル信号／Ｏ
Ｅ、ライトイネーブル信号／ＷＥ、ライトプロテクト信
号／ＷＰ、リセット／パワーダウン信号／ＲＰがコマン
ドユーザーインターフェイスＣＵＩにそれぞれ入力さ
れ、レディ／ビジイ信号ＲＤＹ／／ＢＵＳＹはライトス
テートマシーンＷＳＭから出力される。また、入出力デ
ータＩ／Ｏ０〜Ｉ／Ｏ１５は入出力バッファＩＯＢを通
じて入出力される。また、電源電圧ＶＣＣ、基準電圧Ｖ
ＳＳも外部から供給される。
【００３０】このフラッシュメモリの半導体チップ２の
基本動作は、外部から入力されたアドレス信号Ａ７〜Ａ
２０に基づいて、Ｘ−アドレスバッファＸＡＢおよびＸ
−デコーダＸＤによりメモリアレイＭＡのメモリセル領
域ＮＭＲ内のＸ方向のアドレスを指定し、アドレス信号
Ａ０〜Ａ６に基づいて、Ｙ−アドレスバッファＹＡＢお
よびＹ−デコーダＹＤによりＹ方向のアドレスを指定
し、この指定されたアドレスによるワード線とビット線
との交点に配置されたメモリセルを選択する。そして、
この選択されたメモリセルに対するイレーズ／ライト動
作は、入出力バッファＩＯＢを通じて入出力データＩ／
Ｏ０〜Ｉ／Ｏ１５をイレーズ／ライトデータとしてメモ
リセルに入力する。また、リード動作は、メモリセルか
らのリードデータをＹ−スイッチ／センスアンプＹＳ／
ＳＡで検知・増幅した後に入出力バッファＩＯＢを通じ
て入出力データＩ／Ｏ０〜Ｉ／Ｏ１５として出力する。
【００３１】この場合に、チップイネーブル信号／Ｃ
Ｅ、アウトプットイネーブル信号／ＯＥ、ライトイネー
ブル信号／ＷＥ、ライトプロテクト信号／ＷＰ、リセッ
ト／パワーダウン信号／ＲＰに基づいて、コマンドユー
ザーインターフェイスＣＵＩによりイレーズ／ライト、
リード、さらにテストなどのモードを判定し、この判定
モードに基づいて、ライトステートマシーンＷＳＭによ
り各モードのシーケンスを発生し、このシーケンスに基
づいてイレーズ／ライトモード、リードモード、さらに
テストモードなどの実行を制御することができる。
【００３２】また、このフラッシュメモリの半導体チッ
プ２では、詳細は後述するが、ウエハレベルバーンイン
モードにおいて、通常動作モードの入出力データＩ／Ｏ
２のパッドを入出力シリアルデータＴＩＯ、ライトイネ
ーブル信号／ＷＥのパッドをバーンイン基準クロック信
号ＴＣＫ、アウトプットイネーブル信号／ＯＥのパッド
をモードセット信号ＴＭＳとして共用して使用し、バー
ンインイネーブル信号ＴＢＥのパッドのみが専用に設け
られている。また、電源電圧ＶＣＣ、基準電圧ＶＳＳ
も、通常動作モードのパッドと共用して使用される。
【００３３】図１３は、前記図２のメモリアレイＭＡの
更に詳細な構成を示す。メモリアレイＭＡは、４つのバ
ンクＢＡＮＫ１〜ＢＡＮＫ４に分割されている。このバ
ンクＢＡＮＫ１〜ＢＡＮＫ４は、１つのバンク、たとえ
ばバンクＢＡＮＫ１に対する書き込み(プログラミン
グ）動作に並行して、他の１つバンク、たとえばバンク
ＢＡＮＫ２の読み出し動作が可能とされるように構成さ
れる。
【００３４】バンクＢＡＮＫ１は、フラッシュヒューズ
領域ＦＦＡ、ＯＴＰ領域ＯＴＰＡ、通常のメモリセル領
域ＮＭＲ１およびＹ−スイッチ／センスアンプＹＳ／Ｓ
Ａ１を含む。バンクＢＡＮＫ２は、通常のメモリセル領
域ＮＭＲ２、Ｙ−スイッチ／センスアンプＹＳ／ＳＡ２
およびＸ−冗長メモリセル領域ＸＲＡ１を含む。バンク
ＢＡＮＫ３は、通常のメモリセル領域ＮＭＲ３、Ｙ−ス
イッチ／センスアンプＹＳ／ＳＡ３およびＸ−冗長メモ
リセル領域ＸＲＡ２を含む。バンクＢＡＮＫ４は、通常
のメモリセル領域ＮＭＲ４およびＹ−スイッチ／センス
アンプＹＳ／ＳＡ４を含む。
【００３５】前記Ｘ−冗長メモリセル領域ＸＲＡ１は、
たとえば前記バンクＢＡＮＫ１およびＢＡＮＫ２のＸ方
向のスペアメモリセルとして利用することが可能であ
る。同様に、前記Ｘ−冗長メモリセル領域ＸＲＡ２は、
たとえば前記バンクＢＡＮＫ３およびＢＡＮＫ４のＸ方
向のスペアメモリセルとして利用することが可能であ
る。なお、Ｘ方向はワード線の方向とみなされ、前記Ｘ
−冗長メモリセル領域ＸＲＡ１およびＸＲＡ２は、ワー
ド線単位での救済を可能とするように構成される。
【００３６】図１３から理解されるように、前記Ｙ−冗
長メモリセル領域ＹＲＡおよびロックビット領域ＬＢＡ
は、各バンクのＹ方向に、Ｙ−冗長メモリセル領域／ロ
ックビット領域ＹＲＡ１／ＬＢＡ１およびＹ−冗長メモ
リセル領域／ロックビット領域ＹＲＡ２／ＬＢＡ２の２
つに分割されて設けられる。前記Ｙ−冗長メモリセル領
域ＹＲＡ１およびＹＲＡ２は、データ線単位での救済を
可能とするように構成される。
【００３７】前記図２で説明されたように、前記フラッ
シュヒューズ領域ＦＦＡおよびＯＴＰ領域ＯＴＰＡは、
それぞれコマンドユーザーインターフェイスＣＵＩから
の選択信号Ｓ１（ＦＬＡＳＨ ｆｕｓｅ Ｓｅｌｅｃ
ｔ）およびＳ２（ＯＰＴ Ｓｅｌｅｃｔ）によって選択
可能とされる。Ｘ−冗長メモリセル領域ＸＲＡ１および
Ｘ−冗長メモリセル領域ＸＲＡ２は、それぞれコマンド
ユーザーインターフェイスＣＵＩからの選択信号Ｓ４−
１（Ｓｐａｒｅ Ｘ−１ Ｓｅｌｅｃｔ）およびＳ４−
２（Ｓｐａｒｅ Ｘ−２ Ｓｅｌｅｃｔ）によって選択
可能とされる。Ｙ−冗長メモリセル領域ＹＲＡ１および
ＹＲＡ２は、それぞれコマンドユーザーインターフェイ
スＣＵＩからの選択信号Ｓ５−１（Ｓｐａｒｅ Ｙｕｐ
ｐｅｒ Ｓｅｌｅｃｔ）およびＳ５−２（Ｓｐａｒｅ
Ｙｌｏｗｅｒ Ｓｅｌｅｃｔ）によって選択可能とさ
れ、ロックビット領域ＬＢＡ１およびＬＢＡ２はそれぞ
れコマンドユーザーインターフェイスＣＵＩからの選択
信号Ｓ３−１（Ｌｏｃｋ ｂｉｔ Ｓｅｌｅｃｔ）およ
びＳ３−２（Ｌｏｃｋ ｂｉｔ Ｓｅｌｅｃｔ）によっ
て選択可能とされる。すなわち、前記各領域ＦＦＡ，Ｏ
ＴＰＡ，ＸＲＡ１，ＸＲＡ２，ＹＲＡ１，ＹＲＡ２，Ｌ
ＢＡ１およびＬＢＡ２は、コマンドユーザーインターフ
ェイスＣＵＩからの選択信号によって、その領域内のメ
モリセルの消去、書き込みおよび読み出しが可能とされ
る。
【００３８】図１４は、通常メモリ領域（ＮＭＲ）、冗
長メモリ領域（ＸＲＡ，ＹＲＡ）、ＯＴＰ領域（ＯＴＰ
Ａ）、フラッシュヒューズ領域（ＦＦＡ）に対する消去
動作、書き込み動作および読み出し動作の関係が示され
る。
【００３９】通常メモリ領域（ＮＭＲ）は、消去動作、
書き込み動作および読み出し動作は全て可能とされる。
【００４０】冗長領域（ＸＲＡ，ＹＲＡ）は、欠陥メモ
リセルの救済実施後は通常のメモリセルと同様に扱わ
れ、消去動作、書き込み動作および読み出し動作は全て
可能とされる。ただし、欠陥メモリセルの救済前におい
ては、テストコマンドのような所定のコマンドをコマン
ドユーザーインターフェイスＣＵＩへ入力することを条
件に、冗長領域（ＸＲＡ，ＹＲＡ）は消去動作、書き込
み動作および読み出し動作が可能となる。
【００４１】ＯＴＰ領域（ＯＴＰＡ）は、通常の状態に
おいてその消去動作は不可能とされるものの、テストコ
マンドのような所定のコマンドをコマンドユーザーイン
ターフェイスＣＵＩへ入力することを条件に消去可能と
なる。ＯＴＰ領域（ＯＴＰＡ）は、特殊なコマンドをコ
マンドユーザーインターフェイスＣＵＩへ入力すること
を条件に一回のみ書き込み可能とされる。さらに、ＯＴ
Ｐ領域（ＯＴＰＡ）のメモリセルの消去が行われた状態
においては、特殊なコマンドをコマンドユーザーインタ
ーフェイスＣＵＩへ入力することを条件に、書き込み可
能とされる。また、ＯＴＰ領域（ＯＴＰＡ）の読み出し
は、、特殊なコマンドをコマンドユーザーインターフェ
イスＣＵＩへ入力することを条件に可能とされる。
【００４２】一方、フラッシュヒューズ領域（ＦＦＡ）
内のメモリセルに対する消去動作、書き込み動作および
読み出し動作は、通常状態においては不可能とされる。
ただし、フラッシュヒューズ領域（ＦＦＡ）内のメモリ
セルに対する消去動作、書き込み動作および読み出し動
作は、テストコマンドのような所定のコマンドをコマン
ドユーザーインターフェイスＣＵＩへ入力することを条
件に可能とされる。
【００４３】このように、冗長領域（ＸＲＡ，ＹＲ
Ａ）、ＯＴＰ領域（ＯＴＰＡ）およびフラッシュヒュー
ズ領域（ＦＦＡ）に対するアクセス制限を設けることに
よって、後述されるように、バーンインの来歴データの
格納領域としての利用を可能とする。
【００４４】次に、図３により、図１５を参照しなが
ら、前記フラッシュメモリの半導体チップの一例のレイ
アウトを説明する。図３はフラッシュメモリの半導体チ
ップを示すレイアウト図、図１５はメモリセル領域に対
するバーンイン試験の実施、およびバーンイン試験結果
の格納領域との関係を示す説明図である。
【００４５】フラッシュメモリの半導体チップ２は、図
３において、メモリアレイＭＡが左右に２分割され、さ
らに左右においてＹ−スイッチ／センスアンプＹＳ／Ｓ
Ａを挟んで分割されている。左右に分割されたメモリア
レイＭＡの間にはブースト回路ＢＣが配置され、その上
側にプリデコーダＰＤが配置されている。また、分割さ
れたメモリアレイＭＡの上側にはＸ−デコーダＸＤが配
置され、Ｙ−スイッチ／センスアンプＹＳ／ＳＡの上側
にはＹ−デコーダＹＤが配置されている。さらに、Ｘ−
デコーダＸＤ、Ｙ−デコーダＹＤの上側にはＸ−アドレ
スバッファＸＡＢ、Ｙ−アドレスバッファＹＡＢ、ロジ
ック回路ＬＣ、ポンプ回路ＰＣ、ディストリビュータＤ
Ｔ、リードオンリメモリＲＯＭ、スタティックランダム
アクセスメモリＳＲＡＭなどの回路が配置されている。
ロジック回路ＬＣの中には、前記コマンドユーザーイン
ターフェイスＣＵＩ、ライトステートマシーンＷＳＭ、
データハンドラＤＨなどの回路が含まれている。また、
メモリアレイＭＡの左側にはヒューズコントローラＦＣ
が配置されている。
【００４６】また、フラッシュメモリの半導体チップ２
の周辺左右には、外部から入力されるアドレス信号Ａ０
〜Ａ２０、チップイネーブル信号／ＣＥ、アウトプット
イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、
ライトプロテクト信号／ＷＰ、リセット／パワーダウン
信号／ＲＰ、レディ／ビジイ信号ＲＤＹ／／ＢＵＳＹな
どの制御信号、入出力データＩ／Ｏ０〜Ｉ／Ｏ１５、電
源電圧ＶＣＣ、基準電圧ＶＳＳなどのパッドが配置され
ている。この各パッドの周囲には、入出力バッファＩＯ
Ｂが配置されている。
【００４７】特に、本実施の形態において、前記図２に
も示されるように、メモリアレイＭＡ内には、通常動作
の入力情報を書き込むためのメモリセル領域ＮＭＲの他
に、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ）領域ＯＴＰＡ、フラッシュヒューズ領域ＦＦＡ、
ロックビット領域ＬＢＡが設けられており、これらの領
域に電気的特性試験の来歴データを書き込むことが可能
となっている。ＯＴＰ領域ＯＴＰＡは、１回だけプログ
ラム可能であり、主にメーカーの製造情報などの固有の
情報を書き込むための領域である。フラッシュヒューズ
領域ＦＦＡは、通常動作の入力情報を記憶する通常領域
の不良ビットを冗長救済ビットに切り替えて冗長救済す
るための冗長のアドレス／イネーブルの情報を書き込む
領域である。ロックビット領域ＬＢＡは、イレーズ／ラ
イトをブロック単位で禁止するための設定情報を書き込
む領域である。このうち、ＯＴＰ領域ＯＴＰＡ、ロック
ビット領域ＬＢＡはウエハレベルバーンイン時に通常領
域と同様にバーンイン試験を行う領域であり、フラッシ
ュヒューズ領域ＦＦＡはバーンイン試験を行わない領域
となっている。
【００４８】図１５は、通常メモリ領域（ＮＭＲ）、冗
長メモリ領域（ＸＲＡ，ＹＲＡ）、ＯＴＰ領域（ＯＴＰ
Ａ）、フラッシュヒューズ領域（ＦＦＡ）に対するバー
ンイン試験の実施、および電気的特性試験の来歴データ
とされるバーンイン試験結果の格納領域との関係が示さ
れる。
【００４９】通常メモリ領域（ＮＭＲ）およびＯＴＰ領
域（ＯＴＰＡ）は、バーンイン試験が実施される。冗長
メモリ領域（ＸＲＡ，ＹＲＡ）は、欠陥メモリセルの救
済を行った後では救済に利用されるメモリセルに対して
のみバーンイン試験が行われるものの、欠陥メモリセル
の救済を行う前では全てのメモリセルに対してバーンイ
ン試験が行われる。フラッシュヒューズ領域（ＦＦＡ）
に対してはバーンイン試験は行わないが、テストコマン
ドのような所定のコマンドをコマンドユーザーインター
フェイスＣＵＩへ入力することを条件にバーンイン試験
の実施も可能である。
【００５０】バーンイン試験結果は、通常メモリ領域
（ＮＭＲ）、冗長メモリ領域（ＸＲＡ，ＹＲＡ）、ＯＴ
Ｐ領域（ＯＴＰＡ）、フラッシュヒューズ領域（ＦＦ
Ａ）の全ての領域に対して格納可能である。ただし、図
１５にも記載されるように、通常メモリ領域（ＮＭ
Ｒ）、冗長メモリ領域（ＸＲＡ，ＹＲＡ）およびＯＴＰ
領域（ＯＴＰＡ）においては、次のバーンイン試験やテ
ストなどの試験前に、テスタなどの外部装置へその領域
内に格納される来歴データを退避することが望まれる。
フラッシュヒューズ領域（ＦＦＡ）については、その領
域に対するバーンイン試験を実施しないならば、その領
域内に格納される来歴データを退避することは行われな
くとも良い。
【００５１】次に、図４により、図５および図６を参照
しながら、前記フラッシュメモリの半導体チップとＳＲ
ＡＭの半導体チップを搭載したＭＣＰの、ウエハ処理か
ら組み立てまでの製造方法の一例を説明する。図４はＭ
ＣＰのウエハ処理から組み立てまでの製造方法を示すフ
ロー図、図５は半導体ウエハの状態を示す平面図、図６
は半導体チップの状態を示す平面図である。
【００５２】まず、フラッシュメモリの半導体チップ２
については、半導体ウエハの前工程において、酸化・拡
散・不純物導入、配線パターン形成、絶縁層形成、配線
層形成などのウエハ処理工程を繰り返して所望の集積回
路を形成した後（ステップＳ１０１）、この半導体ウエ
ハの状態でウエハレベルバーンインを行い（ステップＳ
１０２）、将来不良に到る可能性のある半導体チップ２
を識別し、この半導体チップ２については後述するリペ
ア工程においてリペアを施す。このウエハレベルバーン
インの試験結果はフラッシュメモリの半導体チップ２に
書き込む。このウエハレベルバーンインについての詳細
は後述する。
【００５３】そして、ウエハレベルバーンインの試験結
果を読み出し、良品の半導体チップ２に対してプローブ
試験（１）を行う（ステップＳ１０３）。このプローブ
試験（１）には、たとえばフラッシュメモリに対するイ
レーズ／ライトおよびリード動作により所定のテストパ
ターンを用いてメモリ機能を試験し、所定の機能通りに
動作するか否かを確認する機能テストや、入出力パッド
間のオープン／ショート検査、リーク電流検査、電源電
流の測定などのＤＣテスト、メモリ制御のＡＣタイミン
グを試験するＡＣテストなどがある。このプローブ試験
（１）の結果はフラッシュメモリの半導体チップ２に書
き込む。
【００５４】このプローブ試験（１）の結果を読み出
し、不良品の半導体チップ２に対しては、試験結果を解
析して不良ビットを見つけ出し、この不良ビットに対し
て冗長救済回路により冗長救済処理を施してリペアを行
う（ステップＳ１０４）。このリペア工程においては、
バーンインにおいて不良と識別された半導体チップ２に
対しても、同様にしてリペアを実施する。
【００５５】さらに、リペア後に再び半導体チップ２の
プローブ試験（２）を行い（ステップＳ１０５）、冗長
救済処理により不良ビットを冗長救済用ビットに切り替
えることができたことを確認する。このプローブ試験
（２）の結果はフラッシュメモリの半導体チップ２に書
き込む。これにより、フラッシュメモリの半導体チップ
２に関して、半導体ウエハの段階での前工程が終了し、
バーンイン済みのフラッシュメモリの半導体チップ２が
複数搭載された半導体ウエハを生成することができる。
【００５６】同様に、ＳＲＡＭの半導体チップ３につい
ても、半導体ウエハの前工程において、ウエハ処理工程
を繰り返して所望の集積回路を形成した後（ステップＳ
１０６）、ウエハレベルバーンイン（ステップＳ１０
７）、プローブ試験（１）（ステップＳ１０８）、リペ
ア（ステップＳ１０９）、プローブ試験（２）（ステッ
プＳ１１０）を行うことにより、バーンイン済みのＳＲ
ＡＭの半導体チップ３が複数搭載された半導体ウエハを
生成することができる。
【００５７】続いて、プローブ試験（１），（２）の結
果を読み出し、良品のフラッシュメモリの半導体チップ
２、ＳＲＡＭの半導体チップ３を用いてＭＣＰの組み立
て工程が実施される（ステップＳ１１１）。まず、前述
のようにして半導体ウエハの前工程が終了した、フラッ
シュメモリの半導体ウエハ、ＳＲＡＭの半導体ウエハを
切断して半導体チップ毎に分離し、この半導体チップ毎
に分離されたフラッシュメモリの半導体チップ２とＳＲ
ＡＭの半導体チップ３とを用意する。
【００５８】たとえば、一例として、半導体ウエハ１１
の状態では図５、切断された半導体チップ２，３の状態
では図６のような平面構造となる。ただし、図５、図６
においては、図面の明瞭化のために半導体ウエハ１１に
搭載される半導体チップ２，３の数、半導体チップ２，
３に設けられるパッドの数を実際のものよりは少なく示
しているが、たとえば一例として半導体チップ２，３は
５４０個、パッドは５０個などのものがある。なお、こ
の半導体チップ２，３では、周辺の２辺にパッドを配置
しているが、周辺の４辺に配置したり、中心線に沿って
配置するなど、種々変更可能であることはいうまでもな
い。
【００５９】そして、フラッシュメモリの半導体チップ
２とＳＲＡＭの半導体チップ３とを基板１上に搭載する
ダイボンディング、これらの半導体チップ２，３のパッ
ドと基板１上のパッドとをワイヤ４により接続するワイ
ヤボンディング、半導体チップ２，３およびワイヤ４の
部分を保護するためにレジン６によりモールドするレジ
ンモールド、外部リードを成形・表面処理するリード成
形を行う。これにより、パッケージ構造のＭＣＰの組み
立て工程が終了し、前述した図１のような断面構造とな
る。
【００６０】さらに、組み立て工程が終了したＭＣＰの
動作試験を行う（ステップＳ１１２）。この動作試験に
おいては、たとえば半導体チップ２，３のプローブ試験
と同様に、フラッシュメモリ、ＳＲＡＭに対するイレー
ズ／ライトおよびリード動作により所定のテストパター
ンを用いてメモリ機能を試験し、所定の機能通りに動作
するか否かを確認する機能テストや、入出力パッド間の
オープン／ショート検査、リーク電流検査、電源電流の
測定などのＤＣテスト、フラッシュメモリ、ＳＲＡＭの
メモリ制御のＡＣタイミングを試験するＡＣテストなど
を行う。
【００６１】最後に、ＭＣＰの動作試験の結果、良品の
ＭＣＰのみ、フラッシュメモリの半導体チップ２にＭＣ
Ｐの動作試験の来歴データ、ＳＲＡＭの半導体チップ３
のウエハレベルバーンインおよびプローブ試験の来歴デ
ータを書き込む（ステップＳ１１３）。なお、フラッシ
ュメモリの半導体チップ２のウエハレベルバーンインお
よびプローブ試験の来歴データは、既にフラッシュメモ
リの半導体チップ２に書き込まれている。この来歴デー
タを書き込んだＭＣＰのみを良品の製品として出荷す
る。このＭＣＰの動作試験の結果では、バーンイン済み
のフラッシュメモリ、ＳＲＡＭの半導体チップ２，３を
組み合わせてＭＣＰを組み立てているので、組み立て工
程でのバーンインが不要であり、組み立て品の動作試験
の歩留まりが上がる。
【００６２】次に、図７により、前記フラッシュメモリ
の半導体チップのウエハレベルバーンインを実現するた
めのテストシステムの一例を説明する。図７はウエハレ
ベルバーンインを実現するためのテストシステムを示す
ブロック図である。
【００６３】テストシステムは、前述したようなフラッ
シュメモリの半導体チップ２を複数搭載した半導体ウエ
ハ１１と、この半導体ウエハ１１の各半導体チップ２の
パッドにプローブ２１を接触してバーンインを行うため
のバーンインボード２２と、バーンインのためのバーン
イン基準クロック信号、バーンインイネーブル信号、モ
ードセット信号、入出力シリアルデータなどの各種信号
を入出力するためのテスト装置２３などから構成されて
いる。バーンインボード２２には、各半導体チップ２か
ら出力された入出力データのパラレルデータをシリアル
データにしてテスト装置２３に出力するためのパラレル
／シリアル変換回路２４が搭載されている。なお、ＳＲ
ＡＭの半導体チップ１のウエハレベルバーンインを実現
するためのテストシステムについても同様の構成となっ
ている。
【００６４】このテストシステムにおいて、テスト装置
２３から発生されたバーンイン基準クロック信号、バー
ンインイネーブル信号、モードセット信号をバーンイン
ボード２２の各バッファを介して半導体ウエハ１１の各
半導体チップ２に供給する。また、各半導体チップ２か
ら出力された入出力データを、バーンインボード２２の
パラレル／シリアル変換回路２４でパラレルデータから
シリアルデータに変換し、テスト装置２３に取り込む。
なお、テスト装置２３とバーンインボード２２のパラレ
ル／シリアル変換回路２４との制御はパラレル／シリア
ル制御信号に基づいて行われる。
【００６５】次に、図８により、前記フラッシュメモリ
の半導体チップのウエハレベルバーンインの一例を詳細
に説明する。図８はフラッシュメモリのウエハレベルバ
ーンインを示すフロー図である。
【００６６】ウエハレベルバーンインとは、前工程で完
成した半導体ウエハ１１の状態で、全てのフラッシュメ
モリの半導体チップ２を一度に試験する試験方法であ
る。以下の手順で行う。
【００６７】（１）ウエハレベルバーンイン工程では、
まず、半導体ウエハ１１の各フラッシュメモリの半導体
チップ２のパッドにバーンインボード２２のプローブ２
１を接触させ、各半導体チップ２に一括して電源（ＶＣ
Ｃ／ＶＳＳ）を投入する（ステップＳ２０１）。
【００６８】（２）続いて、各半導体チップ２の入出力
用パッドに対し、一括してコンタクトチェック（オープ
ン／ショート）を実施し（ステップＳ２０２）、導通の
ある半導体チップ２にコンタクトチェックの来歴データ
を書き込む（ステップＳ２０３）。この場合、導通のな
いコンタクト不良の半導体チップ２に対しては書き込ま
れず、不良品と同じ扱いとなる。
【００６９】この際に、たとえば前述したメモリアレイ
ＭＡ内のＯＴＰ領域ＯＴＰＡ、ロックビット領域ＬＢＡ
のように、イレーズ／ライトの書き換え領域に来歴デー
タを書き込む領域を設定した場合、このバーンイン試験
の前に、たとえばテスト装置２３で情報を読み出して来
歴データを一時的に避難し、書き換え試験前の来歴デー
タとこの試験後の来歴データとを合成して半導体チップ
２に書き戻す。
【００７０】また、たとえばフラッシュヒューズ領域Ｆ
ＦＡのように、来歴データを書き込む領域がイレーズ／
ライトの書き換え領域と異なる場合には、直接、イレー
ズ／ライトの書き換え領域にイレーズ／ライトモードを
実施し、この試験後の来歴データを半導体チップ２に書
き込むことができる。
【００７１】（３）次に、バーンインとして、各半導体
チップ２のメモリアレイＭＡにイレーズ／ライトモード
（書き換え試験）を実施し（ステップＳ２０４）、この
イレーズ／ライトモードのバーンイン結果の来歴データ
（ｐａｓｓ／ｆａｉｌ）を、前記コンタクトチェックの
来歴データと同様に半導体チップ２に書き込む（ステッ
プＳ２０５）。
【００７２】（４）続いて、バーンインとして、各半導
体チップ２のメモリアレイＭＡに通常のメモリ製品と同
様のリードモードを実施し（ステップＳ２０６）、この
リードモードのバーンイン結果の来歴データ（ｐａｓｓ
／ｆａｉｌ）を前記来歴データと同様に半導体チップ２
に書き込む（ステップＳ２０７）。以上で、ウエハレベ
ルバーンイン工程が終了する。
【００７３】（５）ウエハレベルバーンイン工程に続く
プローブ試験工程では、まず、ウエハレベルバーンイン
工程で書き込まれた来歴データを読み出し（ステップＳ
２０８）、良品（Ｐａｓｓ）か不良品（ｆａｉｌ）かを
判定し（ステップＳ２０９）、良品の半導体チップ２に
ついてのみプローブ試験を継続して実施する（ステップ
Ｓ２１０）。このプローブ試験の来歴データについても
半導体チップ２に書き込む。なお、不良品の半導体チッ
プ２についてはリペア処理を施す（ステップＳ２１
１）。
【００７４】以上のように、コンタクトチェック、イレ
ーズ／ライトモード、リードモードの電気的特性試験の
来歴データを書き込むことにより、ウエハレベルバーン
イン試験からプローブ試験への移行時など、次試験の最
初に前の試験の来歴データを読み出すことで、良品の半
導体チップ２のみの試験を継続すればよいので、試験時
間の短縮が図れる。
【００７５】次に、図９〜図１２により、前記ウエハレ
ベルバーンインモードの一例を詳細に説明する。図９は
フラッシュメモリのウエハレベルバーンイン機能を含む
回路部分を示すブロック図、図１０はウエハレベルバー
ンインモードを示すタイミング図、図１１はウエハレベ
ルバーンインモードのデータ構成を示す説明図、図１２
はウエハレベルバーンインモードのセットアップコマン
ドを示す説明図である。
【００７６】図９に示すように、フラッシュメモリのウ
エハレベルバーンイン機能を含む回路部分は、前述した
ロジック回路ＬＣに含まれるコマンドユーザーインター
フェイスＣＵＩ、ライトステートマシーンＷＳＭ、デー
タハンドラＤＨなどから構成され、これらが互いにアド
レスバスＲ２ＡＤＤＲ、データバスＲ２ＤＡＴＡ、制御
信号バスＩＯＤを介して接続されている。ウエハレベル
バーンインモードでは、各フラッシュメモリの半導体チ
ップ２に対する入出力信号である、入出力シリアルデー
タＴＩＯ、バーンイン基準クロック信号ＴＣＫ、バーン
インイネーブル信号ＴＢＥ、モードセット信号ＴＭＳ
や、電源電圧ＶＣＣ、基準電圧ＶＳＳを用いて実施され
る。
【００７７】たとえば、入出力シリアルデータＴＩＯの
パッドは通常動作モードの入出力データＩ／Ｏ２、バー
ンイン基準クロック信号ＴＣＫのパッドはライトイネー
ブル信号／ＷＥ、モードセット信号ＴＭＳのパッドはア
ウトプットイネーブル信号／ＯＥと共用され、またバー
ンインイネーブル信号ＴＢＥのパッドのみが専用に設け
られている。なお、電源電圧ＶＣＣ、基準電圧ＶＳＳの
パッドは通常動作モードと同じである。これらのウエハ
レベルバーンインモードの各信号の機能は以下の通りで
ある。
【００７８】（１）バーンインイネーブル信号ＴＢＥ
は、ウエハレベルバーンイン専用ピンからの入力、ある
いはテストモードから評価コマンド（ＷＬＢＩ−ＭＯＤ
Ｅ−ＳＥＴ）の発行により制御する。評価コマンドを発
行してウエハレベルバーンインにエントリーした場合、
ＷＬＢＩ−ＥＮＤコマンドを発行することによりウエハ
レベルバーンインを終了し、通常テストモードに戻る。
たとえば、ＴＢＥが“Ｈ”の期間はウエハレベルバーン
インモードに入らず、“Ｌ”の期間にウエハレベルバー
ンインモードに入る。これは、コマンドユーザーインタ
ーフェイスＣＵＩに信号ＰＡＤ−ＴＢＥが入ることで、
ウエハレベルバーンインコマンドを受け付けるようにセ
レクタが開くからである。
【００７９】（２）モードセット信号ＴＭＳは、バーン
イン基準クロック信号ＴＣＫ＝“Ｈ”の間に変化する。
バーンインイネーブル信号ＴＢＥ＝“Ｌ”の間、モード
セット信号ＴＭＳ＝“Ｈ”としてモード切り替えを行
う。すなわち、ＴＭＳは“Ｈ”の期間コマンドの入力状
態になり、“Ｌ”の期間（ＴＢＥ＝“Ｌ”とＡＮＤ）に
動作を実行するモード信号である。但し、コマンドは全
部（６０回）入力されないと、“Ｌ”状態としてもウエ
ハレベルバーンインは実行されない。
【００８０】（３）バーンイン基準クロック信号ＴＣＫ
は、ウエハレベルバーンイン時の基準信号であり、バー
ンインイネーブル信号ＴＢＥ＝“Ｌ”、モードセット信
号ＴＭＳ＝“Ｈ”のとき、ＴＣＫの立ち上がりのときの
入出力シリアルデータＴＩＯの入力状態をコマンドユー
ザーインターフェイスＣＵＩのコマンドレジスタに順番
に取り込む（１２ビット）。また、トリミング設定デー
タ４８ビットをフューズレジスタに順番に取り込む。
【００８１】（４）入出力シリアルデータＴＩＯは、モ
ードセット信号ＴＭＳにより入出力切り替えを行う（入
力：＃１〜＃６０、出力：＃Ａ〜＃Ｄ）。
【００８２】前記コマンドユーザーインターフェイスＣ
ＵＩは、回路ブロックＷＬＢＩ−ＥＮＴＲＹ，ＷＬＢＩ
−ＲＳＴ，ＯＵＴＰＵＴ−ＣＯＮＴなどを有し、外部か
らのバーンイン基準クロック信号ＴＣＫ、バーンインイ
ネーブル信号ＴＢＥ（ＰＡＤ−ＴＢＥ）およびモードセ
ット信号ＴＭＳや、チップ内部からの信号ＦＵＳＥ−ｌ
ａｔｃｈおよび信号ＣＯＭ−ＴＢＥなどが入力され、信
号Ｃ２ＢＴＭＳ、信号ＷＬＢＩ−ＥＮＤ、信号ＷＬＢＩ
−ＲＳＴ、信号ＦＵＳＥ−ＯＳＥＬなどを出力するよう
に構成されている。また、このコマンドユーザーインタ
ーフェイスＣＵＩには、アドレスバスＲ２ＡＤＤＲ、デ
ータバスＲ２ＤＡＴＡ、制御信号バスＩＯＤのデータも
入力されている。
【００８３】ライトステートマシーンＷＳＭは、アドレ
スバスＲ２ＡＤＤＲ、データバスＲ２ＤＡＴＡ、制御信
号バスＩＯＤに接続され、アドレスバスＲ２ＡＤＤＲ、
データバスＲ２ＤＡＴＡのデータが入力され、制御信号
バスＩＯＤにデータを出力するように構成されている。
このライトステートマシーンＷＳＭは、前述したマルチ
プレクサＭＰからメモリアレイＭＡに接続されている。
【００８４】データハンドラＤＨは、回路ブロックＷＬ
ＢＩ−ＲＥＧなどを有し、アドレスバスＲ２ＡＤＤＲ、
データバスＲ２ＤＡＴＡ、制御信号バスＩＯＤに接続さ
れ、アドレスバスＲ２ＡＤＤＲ、データバスＲ２ＤＡＴ
Ａ、制御信号バスＩＯＤのデータが入力されるように構
成されている。このデータハンドラＤＨも、前述したマ
ルチプレクサＭＰに接続されている。これらのコマンド
ユーザーインターフェイスＣＵＩ、データハンドラＤＨ
の内部の各回路ブロックの機能は以下の通りである。
【００８５】（１）回路ブロックＷＬＢＩ−ＥＮＴＲＹ
は、ウエハレベルバーンインのモードセットを行う。入
出力シリアルデータＴＩＯとして入力される１２ビット
シリアルデータ（セットアップコマンド）と、それに続
く４８ビットシリアルデータ（トリミング設定データ）
を取り込み、シリアル／パラレル変換後にレジスタへ反
映する。コマンドユーザーインターフェイスＣＵＩは、
起動直後、レジスタのリードをしてモードを認識する。
【００８６】（２）回路ブロックＷＬＢＩ−ＲＳＴは、
ウエハレベルバーンインイネーブル（ＴＢＥ＝“Ｌ”）
でのリセット信号を発生する。バーンインイネーブル信
号ＴＢＥが立ち下がってから、次のバーンイン基準クロ
ック信号ＴＣＫの立ち上がりまでの期間の“Ｈ”パルス
信号となる。この信号ＷＬＢＩ−ＲＳＴは、ブロックｒ
ｓＲＥＳＥＴでマスターリセットとＯＲされる。
【００８７】（３）回路ブロックＯＵＴＰＵＴ−ＣＯＮ
Ｔは、ウエハレベルバーンイン時、ライトイネーブル信
号／ＷＥがバーンイン基準クロック信号ＴＣＫとなるた
め、クロックＴ１，Ｔ２が連続入力となり、この際に、
必要回数分だけのクロック入力を制御し、その時のコマ
ンドデータの内部制御を行い、各ウエハレベルバーンイ
ン時に必要な制御信号の生成を行う。
【００８８】（４）回路ブロックＷＬＢＩ−ＲＥＧは、
ウエハレベルバーンイン時の状態を入出力シリアルデー
タＴＩＯのパッドからシリアル出力するための制御を行
う。リード（データ出力）時は通常メモリデータ、イレ
ーズ／プログラム時はレジストデータ、それ以外の場合
は回路ＷＬＢＩ−ＲＥＧのデータをパラレル／シリアル
変換して入出力シリアルデータＴＩＯのパッドから出力
する。
【００８９】以上のようなウエハレベルバーンイン機能
を含むフラッシュメモリにおいて、たとえばイレーズの
場合はＣＨＩＰ−ＥＲＡＳＥモード、プログラムの場合
はＷｒｉｔｅ Ｂｕｆｆｅｒ ｔｏ ＦＬＡＳＨモード
のコマンドをコマンドユーザーインターフェイスＣＵＩ
の内部で発生し、信号Ｂｕｓｙをライトステートマシー
ンＷＳＭに発生して起動をかける。すると、ライトステ
ートマシーンＷＳＭでは、コマンドレジスタの１２ビッ
トを順にチェックし、必要な設定を行ってからイレーズ
やプログラムのシーケンスを実行する。
【００９０】データハンドラＤＨは、ウエハレベルバー
ンインの状態を入出力シリアルデータＴＩＯとして出力
するためのラッチ回路であり、コマンドユーザーインタ
ーフェイスＣＵＩのコマンドレジスタの状態を受けて、
コンタクトチェック時はデータハンドラＤＨにセットさ
れたステータスを出力し、リード時はリードステータス
を出力し、イレーズ時はイレーズステータスを出力し、
プログラム時はプログラムステータスを出力し、リード
データ出力時のみデータハンドラＤＨからの出力はな
く、メモリセルからの出力データを入出力シリアルデー
タＴＩＯとして出力する。この入出力シリアルデータＴ
ＩＯは、モードセット信号ＴＭＳ＝“Ｌ”、バーンイン
イネーブル信号ＴＢＥ＝“Ｌ”のときにバーンイン基準
クロック信号ＴＣＫの立ち下がりで出力される。
【００９１】たとえば、プログラム時書き込みデータの
セットは、２５６ビット分のデータをオール“０”にセ
ットして、２０４８ビット分を書き込む（２５６ビット
×１６回ビット線にデータ転送）。データ線の４０９６
ビットの内、１ビットおきに２０４８ビットを書き込
み、次にアドレス遷移を次ワード線＋１ビット線にする
ことで、隣接ワード線に“０”、“１”を反転させたデ
ータを書き込むことができる。イレーズ時、ブロック一
括消去のため、ベリファイデータ（期待値）をオール
“１”にセットして実行する。来歴データのライト時の
み、ｂｉｔ３〜０に４ビットの任意のデータをセットす
ることが可能である。
【００９２】また、ベリファイ有／無に関して、不良ビ
ットを救済していればベリファイ“有”で通常シーケン
スで終了させることができるが、不良ビットが残った状
態でプログラム／イレーズを実行すると、不良ビットの
ベリファイがパスせず、そこで終了してしまう。このた
め、全ビットにストレスを印加させるために、“有”／
“無”のセットを行う必要がある。
【００９３】また、スキャン方法（スキップ＆ドミノ・
プログラム方式）については、プログラム時のみ有効
で、通常、不良ビットのない場合は２００ｎｓづつずら
してビット線を選択し、２０４８ビットの書き込みを行
う。これは、メモリセルの書き込み電流と内部発生電圧
回路で発生できる電流とのバランスに基づいている。こ
のため、１ビットの書き込み時に同時に選択されるビッ
トは１０本となるため、１ビットの不良が存在している
と、そこから電流がリークする場合がある。このため、
書き込みに必要な時間である２μｓづつずらして次のビ
ットを選択するようにしている。
【００９４】図１０に示すように、ウエハレベルバーン
インモードにおいて、モードセットは、バーンインイネ
ーブル信号ＴＢＥを“Ｈ”から“Ｌ”に遷移した後、モ
ードセット信号ＴＭＳを“Ｌ”から“Ｈ”に遷移するこ
とで設定することができ、このモードセット信号ＴＭＳ
が“Ｈ”の期間、バーンイン基準クロック信号ＴＣＫに
同期して入出力シリアルデータＴＩＯとして書き換えデ
ータをメモリセルに入力することができる。また、ウエ
ハレベルバーンインモードの実行、ステータスの出力
は、バーンインイネーブル信号ＴＢＥを“Ｌ”にしたま
ま、モードセット信号ＴＭＳを“Ｈ”から“Ｌ”に遷移
することで実行することができ、このモードセット信号
ＴＭＳが“Ｌ”の期間、バーンイン基準クロック信号Ｔ
ＣＫに同期して入出力シリアルデータＴＩＯとしてメモ
リセルの読み出しデータ、ステータスを出力することが
できる。
【００９５】図１１に示すように、ウエハレベルバーン
インモードのセットを行うには、１２ビットで構成され
るセットアップコマンド（ｂ１１〜ｂ０）、それに続く
４８ビットのトリミング設定データ（Ｆ４７〜Ｆ０）か
らなる６０ビットの情報を、入出力シリアルデータＴＩ
Ｏとしてシリアル入力する。その場合、入力データはバ
ーンイン基準クロック信号ＴＣＫに同期させて入力させ
る。
【００９６】図１２に示すように、ウエハレベルバーン
イン（ＷＬＢＩ）モードのセットアップコマンドは、ビ
ット（ｂｉｔ）１１がウエハレベルバーンインイネーブ
ル、ビット１０，９がウエハレベルバーンイン動作選
択、ビット８が来歴ライトオプション、ビット７がウエ
ハレベルバーンイントリミング、ビット６がウエハレベ
ルバーンインエリア選択、ビット５，４がメモリ動作選
択（ＭＦ）、ビット３，２がメモリパターン選択（Ｍ
Ｐ）、ビット１がベリファイ有無、ビット０がスキャン
方法（プログラム時）をそれぞれ示す。
【００９７】（１）ビット１１のウエハレベルバーンイ
ンイネーブルでは、“０”でノーマル動作となり、
“１”でウエハレベルバーンインの動作が許可となる。
【００９８】（２）ビット１０，９のウエハレベルバー
ンイン動作選択では、“０，０”でウエハレベルバーン
イン来歴ライトの動作となり、ビット７〜４は領域セッ
ト、ビット３〜０はデータセットとなる。また、“０，
１”ではウエハレベルバーンイン終了の動作となり、ビ
ット８，６〜０は無視される。さらに、“１，０”では
ウエハレベルバーンイン動作となり、ビット７〜０が任
意にセットされる。
【００９９】（３）ビット８の来歴ライトオプションで
は、“０”でオーバーライト、“１”でイレーズとライ
トの組み合わせとなる。
【０１００】（４）ビット７のウエハレベルバーンイン
トリミングでは、“０”でトリミングデータとしてフラ
ッシュヒューズデータを使用し、また“１”でトリミン
グデータとして４８ビットロードデータを使用し、この
時、モードセットアップコマンドに続いて４８ビットの
トリミング設定データを入力する。なお、トリミングな
しの場合は４８ビットのダミーを入力する。たとえば、
ウエハレベルバーンイン動作のときは、“１”にセット
する。
【０１０１】（５）ビット６のウエハレベルバーンイン
エリア選択では、“０”で通常動作領域（３２Ｍ）とＯ
ＴＰ領域を選択し、また“１”で全エリア、すなわち通
常動作領域、冗長救済Ｘ，Ｙ領域、ＯＴＰ領域を選択す
る。たとえば、ウエハレベルバーンイン動作のときは、
“１”にセットする。この冗長救済Ｘ，Ｙ領域とは、通
常動作領域の不良ビットを救済するための特定のＸ領域
およびＹ領域であり、またＯＴＰ領域とは１回だけデー
タの書き込みが可能な特定の領域である。
【０１０２】（６）ビット５，４のメモリ動作選択（Ｍ
Ｆ）、ビット３，２のメモリパターン選択（ＭＰ）で
は、“０，０，０または１，０または１”でオープンチ
ェック、“０，１，０，０または１”でリードデータ出
力、“０，１，１，０または１”でリードステータス出
力、“１，０，０または１，０または１”でイレーズ、
“１，１，０，０”でプログラムオール０、“１，１，
０，１”でプログラムチェッカー、“１，１，１，０”
でプログラムチェッカーを反転したチェッカーバーとな
る。たとえば、ウエハレベルバーンイン動作の際に、コ
ンタクトチェックのときは“０，０，０，１”、イレー
ズ／ライトモードのときは“１，０，０，１”と“１，
１，０，１”、リードモードのときは“０，１，０，
１”にセットする。
【０１０３】（７）ビット１のベリファイ有無では、
“０”でベリファイあり、“１”でベリファイなしとな
る。通常、リトライしても目標レベルに到達しない恐れ
がある場合には“１”にセットする。たとえば、ウエハ
レベルバーンイン動作のときは、“１”にセットする。
【０１０４】（８）ビット０のスキャン方法（プログラ
ム時）では、“０”でスキップ（Ｓ）＆ドミノ（Ｄ）が
２００ｎｓディレイ、“１”でスキップ＆ドミノが２μ
ｓディレイでスキャンを行う。このスキップ＆ドミノと
は、任意の数ずつ飛ばしながらスキャンを行う方法であ
る。たとえば、ウエハレベルバーンイン動作のときは、
“１”にセットする。
【０１０５】以上のようにして、ウエハレベルバーンイ
ン機能を含むフラッシュメモリにおいて、ウエハレベル
バーンインモードを設定して、ウエハレベルバーンイン
試験を実行することができる。
【０１０６】従って、本実施の形態によれば、ウエハレ
ベルバーンインの来歴データをフラッシュメモリの半導
体チップ２のウエハレベルバーンイン以前の情報が消え
ない領域に書き込んで記憶することで、プローブ試験な
どの次の試験時にウエハレベルバーンインの来歴データ
を読み出した上で良品の半導体チップ２のみの試験を継
続すればよいので、次の試験での時間が短縮でき、スク
リーニングコストを低減できる。また、ウエハレベルバ
ーンインで情報が消える領域に書き込んで記憶する場合
にも、バーンイン試験の前のデータをテスト装置２３な
どに一時避難して、試験後に合成データを半導体チップ
２に書き戻すことで、同様に次の試験の時間短縮とスク
リーニングコストの低減が実現できる。
【０１０７】さらに、フラッシュメモリの半導体チップ
２がウエハレベルバーンイン試験、プローブ試験の来歴
データを記憶することにより、組み立て工程時に来歴デ
ータを確認した上で良品の半導体チップ２のみを組み立
て工程に流すことができるので、組み立て工程への不良
品の流出を防止することが容易となり、半導体チップ２
の信頼性が向上できる。
【０１０８】また、フラッシュメモリの半導体チップ２
とＳＲＡＭの半導体チップ３を封止したＭＣＰにおいて
も、顧客不良などの発生時に、フラッシュメモリの半導
体チップ２に記憶したフラッシュメモリの半導体チップ
２、ＳＲＡＭの半導体チップ３のウエハレベルバーンイ
ン試験、プローブ試験、ＭＣＰの動作試験などの来歴デ
ータが容易に確認できるので、製品の不良解析が容易に
可能となる。
【０１０９】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【０１１０】たとえば、前記実施の形態においては、フ
ラッシュメモリとＳＲＡＭの２つの半導体チップを搭載
したＭＣＰを例に説明したが、不揮発性のフラッシュメ
モリとＲＡＭ、ＤＲＡＭまたはＳＤＲＡＭなどの揮発性
のメモリとの組み合わせでもよく、あるいは不揮発性の
メモリ同士、さらに３個以上のメモリを組み合わせるな
ど、組み立て品の構成については種々の変更が可能であ
り、少なくとも不揮発性のフラッシュメモリが搭載され
た半導体装置全般に広く適用することができる。
【０１１１】また、半導体ウエハの各半導体チップに
は、ウエハレベルバーンイン試験時の来歴データを記憶
する不揮発性の記憶領域を有する構成であればよい。
【０１１２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１３】（１）不揮発性メモリの半導体チップにウ
エハレベルバーンイン試験などの電気的特性試験の来歴
情報を書き込んで記憶することで、次のプローブ試験な
どの電気的特性試験時に前の電気的特性試験の来歴情報
が良品の半導体チップのみの試験を継続すればよいの
で、次の電気的特性試験での試験時間を短縮することが
でき、この結果、半導体チップのスクリーニングコスト
を低減することが可能となる。
【０１１４】（２）不揮発性メモリの半導体チップがウ
エハレベルバーンイン試験、プローブ試験などの電気的
特性試験の来歴情報を記憶することで、組み立て工程時
に来歴情報が良品の半導体チップのみを組み立て工程に
流すことができるので、組み立て工程への不良品の流出
を防止することが容易となり、この結果、半導体チッ
プ、これを搭載した半導体装置の信頼性を向上させるこ
とが可能となる。
【０１１５】（３）不揮発性メモリの半導体チップの
み、または不揮発性メモリの半導体チップと揮発性メモ
リの半導体チップを搭載した半導体装置において、顧客
への納品後に顧客不良などの不良が発生した場合には、
不揮発性メモリの半導体チップに記憶している来歴情報
を容易に確認することができるので、この結果、半導体
装置の不良発生の原因解析を容易に実現することが可能
となる。
【０１１６】（４）前記（１）〜（３）により、不揮発
性メモリの半導体チップを製品として納品する場合、あ
るいは不揮発性メモリの半導体チップのみ、または不揮
発性メモリの半導体チップと揮発性メモリの半導体チッ
プを搭載した半導体装置を製品として納品する場合に、
スクリーニング時間の短縮によるコストの低減と製品の
信頼性向上を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を示す断面
図である。
【図２】本発明の一実施の形態において、フラッシュメ
モリの半導体チップを示すブロック図である。
【図３】本発明の一実施の形態において、フラッシュメ
モリの半導体チップを示すレイアウト図である。
【図４】本発明の一実施の形態において、半導体装置の
ウエハ処理から組み立てまでの製造方法を示すフロー図
である。
【図５】本発明の一実施の形態において、半導体ウエハ
の状態を示す平面図である。
【図６】本発明の一実施の形態において、半導体チップ
の状態を示す平面図である。
【図７】本発明の一実施の形態において、図７はウエハ
レベルバーンインを実現するためのテストシステムを示
すブロック図である。
【図８】本発明の一実施の形態において、フラッシュメ
モリのウエハレベルバーンインを示すフロー図である。
【図９】本発明の一実施の形態において、フラッシュメ
モリのウエハレベルバーンイン機能を含む回路部分を示
すブロック図である。
【図１０】本発明の一実施の形態において、ウエハレベ
ルバーンインモードを示すタイミング図である。
【図１１】本発明の一実施の形態において、ウエハレベ
ルバーンインモードのデータ構成を示す説明図である。
【図１２】本発明の一実施の形態において、ウエハレベ
ルバーンインモードのセットアップコマンドを示す説明
図である。
【図１３】本発明の一実施の形態において、メモリアレ
イを詳細に示す構成図である。
【図１４】本発明の一実施の形態において、通常メモリ
領域、冗長メモリ領域、ＯＴＰ領域、フラッシュヒュー
ズ領域に対する消去動作、書き込み動作および読み出し
動作の関係を示す説明図である。
【図１５】本発明の一実施の形態において、通常メモリ
領域、冗長メモリ領域、ＯＴＰ領域、フラッシュヒュー
ズ領域に対するバーンイン試験の実施、および電気的特
性試験の来歴データとされるバーンイン試験結果の格納
領域との関係を示す説明図である。
【符号の説明】
１ 基板 ２ フラッシュメモリの半導体チップ ３ ＳＲＡＭの半導体チップ ４ ワイヤ ５ 半田ボール ６ レジン １１ 半導体ウエハ ２１ プローブ ２２ バーンインボード ２３ テスト装置 ２４ パラレル／シリアル変換回路 ＭＡ メモリアレイ ＸＡＢ Ｘ−アドレスバッファ ＸＤ Ｘ−デコーダ ＹＡＢ Ｙ−アドレスバッファ ＹＤ Ｙ−デコーダ ＹＳ／ＳＡ Ｙ−スイッチ／センスアンプ ＭＰ マルチプレクサ ＩＯＢ 入出力バッファ ＣＵＩ コマンドユーザーインターフェイス ＷＳＭ ライトステートマシーン ＤＨ データハンドラ ＢＣ ブースト回路 ＰＤ プリデコーダ ＬＣ ロジック回路 ＰＣ ポンプ回路 ＤＴ ディストリビュータ ＲＯＭ リードオンリメモリ ＳＲＡＭ スタティックランダムアクセスメモリ ＦＣ ヒューズコントローラ ＢＡＮＫ バンク ＮＭＲ 通常のメモリセル領域 ＦＦＡ フラッシュヒューズ領域 ＯＴＰＡ ＯＴＰ領域 ＬＢＡ ロックビット領域 ＸＲＡ Ｘ−冗長メモリセル領域 ＹＲＡ Ｙ−冗長メモリセル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 11/34 ３４１Ｄ ５Ｌ１０６ Ｈ０１Ｌ 21/66 17/00 ６０１Ｚ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 (72)発明者 岡田 輝孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 北嶋 文明 秋田県南秋田郡天王町天王字長沼64 アキ タ電子株式会社内 (72)発明者 畠澤 孝宏 秋田県南秋田郡天王町天王字長沼64 アキ タ電子株式会社内 (72)発明者 元松 博之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 春山 勝広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G032 AA07 AB02 AH03 4M106 AA01 AA08 AC02 BA01 BA14 CA26 CA27 CA56 DH01 DJ21 DJ38 5B015 JJ00 KB92 PP06 RR07 5B025 AD04 AD05 AD16 AE09 5F038 DF05 DT17 EZ20 5L106 AA02 AA10 DD12 DD24 DD25 DD35 GG07

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップを搭載し、各半導体
    チップは不揮発性メモリアレイを有する半導体ウエハで
    あって、 前記各半導体チップは、通常動作の入力情報を記憶する
    第１の記憶領域と、前記第１の記憶領域の電気的特性試
    験の来歴情報を記憶する第２の記憶領域とを有すること
    を特徴とする半導体ウエハ。
  2. 【請求項２】 請求項１記載の半導体ウエハであって、 前記電気的特性試験は、ウエハレベルバーンイン試験で
    あることを特徴とする半導体ウエハ。
  3. 【請求項３】 請求項２記載の半導体ウエハであって、 前記第２の記憶領域は、不揮発性記憶領域のフラッシュ
    ヒューズ領域であることを特徴とする半導体ウエハ。
  4. 【請求項４】 請求項２記載の半導体ウエハであって、 前記第２の記憶領域は、不揮発性記憶領域のＯＴＰ領域
    であることを特徴とする半導体ウエハ。
  5. 【請求項５】 請求項２記載の半導体ウエハであって、 前記第２の記憶領域は、不揮発性記憶領域のロックビッ
    ト領域であることを特徴とする半導体ウエハ。
  6. 【請求項６】 請求項２記載の半導体ウエハであって、 前記第２の記憶領域は、不揮発性記憶領域の前記第１の
    記憶領域の一部であることを特徴とする半導体ウエハ。
  7. 【請求項７】 不揮発性メモリアレイを有する半導体チ
    ップであって、 通常動作の入力情報を記憶する第１の記憶領域と、 前記第１の記憶領域の電気的特性試験の来歴情報を記憶
    する第２の記憶領域とを有することを特徴とする半導体
    チップ。
  8. 【請求項８】 請求項７記載の半導体チップであって、 前記電気的特性試験は、ウエハレベルバーンイン試験で
    あることを特徴とする半導体チップ。
  9. 【請求項９】 通常動作の入力情報を記憶する第１の記
    憶領域と、前記第１の記憶領域の電気的特性試験の来歴
    情報を記憶する第２の記憶領域とを有する不揮発性メモ
    リアレイを含む半導体チップを搭載していることを特徴
    とする半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置であって、 前記電気的特性試験は、ウエハレベルバーンイン試験で
    あることを特徴とする半導体装置。
  11. 【請求項１１】 通常動作の入力情報を記憶する第１の
    記憶領域と、前記第１の記憶領域の電気的特性試験の来
    歴情報を記憶する第２の記憶領域とを有する不揮発性メ
    モリアレイを含む第１の半導体チップと、 通常動作の入力情報を記憶する第３の記憶領域を有する
    揮発性メモリアレイを含む第２の半導体チップとを搭載
    し、 前記第１の半導体チップの前記第２の記憶領域に前記第
    ２の半導体チップの前記第３の記憶領域の電気的特性試
    験の来歴情報を記憶することを特徴とする半導体装置。
  12. 【請求項１２】 請求項１１記載の半導体装置であっ
    て、 前記電気的特性試験は、ウエハレベルバーンイン試験で
    あることを特徴とする半導体装置。
  13. 【請求項１３】 半導体ウエハから切り出された不揮発
    性メモリアレイを含む半導体チップが搭載される半導体
    装置の製造方法であって、 前記半導体ウエハから前記半導体チップを切り出す前
    に、前記半導体チップの通常動作の入力情報を記憶する
    第１の記憶領域の電気的特性試験を行う工程と、 前記電気的特性試験の来歴情報を前記半導体チップの第
    ２の記憶領域に記憶する工程とを有することを特徴とす
    る半導体装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法であって、 前記電気的特性試験は、ウエハレベルバーンイン試験で
    あることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法であって、 前記ウエハレベルバーンイン試験を行う場合に、前記ウ
    エハレベルバーンイン試験の前に前記第２の記憶領域の
    来歴情報をテスト装置に一時的に避難し、このウエハレ
    ベルバーンイン試験の後に試験前の来歴情報と合成して
    前記第２の記憶領域に記憶することを特徴とする半導体
    装置の製造方法。
  16. 【請求項１６】 半導体ウエハから切り出された不揮発
    性メモリアレイを含む第１の半導体チップと、揮発性メ
    モリアレイを含む第２の半導体チップとが搭載される半
    導体装置の製造方法であって、 前記半導体ウエハから前記半導体チップを切り出す前
    に、前記第１の半導体チップの通常動作の入力情報を記
    憶する第１の記憶領域の電気的特性試験を行う工程と、 前記第１の半導体チップの前記第１の記憶領域の電気的
    特性試験の来歴情報を前記第１の半導体チップの第２の
    記憶領域に記憶する工程と、 前記半導体ウエハから前記半導体チップを切り出す前
    に、前記第２の半導体チップの通常動作の入力情報を記
    憶する第３の記憶領域の電気的特性試験を行う工程と、 前記第２の半導体チップの前記第３の記憶領域の電気的
    特性試験の来歴情報を前記第１の半導体チップの前記第
    ２の記憶領域に記憶する工程とを有することを特徴とす
    る半導体装置の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法であって、 前記電気的特性試験は、ウエハレベルバーンイン試験で
    あることを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 請求項１７記載の半導体装置の製造方
    法であって、 前記ウエハレベルバーンイン試験を行う場合に、この試
    験の前に前記第１の半導体チップの前記第２の記憶領域
    の来歴情報をテスト装置に一時的に避難し、この試験の
    後に試験前の来歴情報と合成して前記第１の半導体チッ
    プの前記第２の記憶領域に記憶することを特徴とする半
    導体装置の製造方法。
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