JP2001155494A - 不揮発性メモリおよび動作方法 - Google Patents
不揮発性メモリおよび動作方法Info
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- JP2001155494A JP2001155494A JP33700999A JP33700999A JP2001155494A JP 2001155494 A JP2001155494 A JP 2001155494A JP 33700999 A JP33700999 A JP 33700999A JP 33700999 A JP33700999 A JP 33700999A JP 2001155494 A JP2001155494 A JP 2001155494A
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- bit lines
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Abstract
(57)【要約】
【課題】 置換用ビット線の読み出し動作を適切かつ迅
速に行える不揮発性メモリおよび動作方法を得る。 【解決手段】 実働用メモリブロックと、前記実働用メ
モリブロックに欠陥があったとき前記実働用メモリブロ
ックにおける欠陥部分の実働用ビット線と置き換えるた
めの置換用ビット線１０４ａ，１０４ｂを有する置換用
メモリブロックとを備えた不揮発性メモリにおいて、前
記実働用メモリブロックにおける実働用ビット線の情報
を読み出すための実働用センスアンプ７ａ，７ｂと、実
働用センスアンプ７ａ，７ｂの入力を切り換えるための
ビット線選択回路１ａ，１ｂからなる選択手段とを設
け、ビット線選択回路１ａ，１ｂからなる選択手段の切
り換えにより、実働用センスアンプ７ａ，７ｂによって
置換用ビット線１０４ａ，１０４ｂの情報を読み出すよ
うにした。
速に行える不揮発性メモリおよび動作方法を得る。 【解決手段】 実働用メモリブロックと、前記実働用メ
モリブロックに欠陥があったとき前記実働用メモリブロ
ックにおける欠陥部分の実働用ビット線と置き換えるた
めの置換用ビット線１０４ａ，１０４ｂを有する置換用
メモリブロックとを備えた不揮発性メモリにおいて、前
記実働用メモリブロックにおける実働用ビット線の情報
を読み出すための実働用センスアンプ７ａ，７ｂと、実
働用センスアンプ７ａ，７ｂの入力を切り換えるための
ビット線選択回路１ａ，１ｂからなる選択手段とを設
け、ビット線選択回路１ａ，１ｂからなる選択手段の切
り換えにより、実働用センスアンプ７ａ，７ｂによって
置換用ビット線１０４ａ，１０４ｂの情報を読み出すよ
うにした。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性メモリ、特にフラッシュメモリに関する
ものである。
可能な不揮発性メモリ、特にフラッシュメモリに関する
ものである。
【０００２】
【従来の技術】図３は従来のフラッシュメモリのノーマ
ルセンスアンプ２ビットとメインセンスアンプ１ビット
のブロック図である。図において、５ａ，５ｂは実働用
ビット線セレクタ、６は置換用ビット線セレクタ、７
ａ，７ｂはノーマルセンスアンプ、７ｃは置換用センス
アンプ、８ａ，８ｂはデータセレクタ、９ａ，９ｂは読
み出し回路である。
ルセンスアンプ２ビットとメインセンスアンプ１ビット
のブロック図である。図において、５ａ，５ｂは実働用
ビット線セレクタ、６は置換用ビット線セレクタ、７
ａ，７ｂはノーマルセンスアンプ、７ｃは置換用センス
アンプ、８ａ，８ｂはデータセレクタ、９ａ，９ｂは読
み出し回路である。
【０００３】実働用ビット線セレクタ５ａ，５ｂは、ノ
ーマルメモリアレイ内の任意の実働用メインビット線を
選択し、ノーマルセンスアンプ７ａ，７ｂに接続する。
置換用ビット線セレクタ６は、置換用メモリアレイ内の
任意のスペアビット線を選択し、置換用センスアンプ７
ｃに接続する。データセレクタ８ａ，８ｂは、ノーマル
センスアンプ７ａ，７ｂの出力または置換用センスアン
プ７ｃの出力を図示しない置換制御回路から供給される
置換情報１０１に基づいて選択的に読み出し回路９ａ，
９ｂに接続する。
ーマルメモリアレイ内の任意の実働用メインビット線を
選択し、ノーマルセンスアンプ７ａ，７ｂに接続する。
置換用ビット線セレクタ６は、置換用メモリアレイ内の
任意のスペアビット線を選択し、置換用センスアンプ７
ｃに接続する。データセレクタ８ａ，８ｂは、ノーマル
センスアンプ７ａ，７ｂの出力または置換用センスアン
プ７ｃの出力を図示しない置換制御回路から供給される
置換情報１０１に基づいて選択的に読み出し回路９ａ，
９ｂに接続する。
【０００４】次に、フラッシュメモリの読み出し動作に
ついて説明する。メインビット線に不良がなく、置換さ
れていない状態での読み出しでは、置換情報１０１が出
ないため、データセレクタ８ａ，８ｂはセンスアンプ７
ａ，７ｂの出力を選択し、読み出し回路９ａ，９ｂに接
続する。これにより、読み出しデータとしてはメインビ
ット線上のデータが読み出される。
ついて説明する。メインビット線に不良がなく、置換さ
れていない状態での読み出しでは、置換情報１０１が出
ないため、データセレクタ８ａ，８ｂはセンスアンプ７
ａ，７ｂの出力を選択し、読み出し回路９ａ，９ｂに接
続する。これにより、読み出しデータとしてはメインビ
ット線上のデータが読み出される。
【０００５】次に、置換した状態での読み出しについて
説明する。ビット線セレクタ５ａが接続されているメイ
ンビット線の任意のビット線に欠陥などがあった場合、
レーザートリミングなどの置換手段により欠陥のあるビ
ット線がスペアビット線に置換えられる。置換されたビ
ット線を含むデータを読み出す場合、置換情報１０１に
従ってデータセレクタ８ａは置換用センスアンプ７ｃの
データ読み出し回路９ａに出力する。置換情報１０１に
は置換ビット情報が含まれるため、データセレクタ８ｂ
は置換が必要ない場合はセンスアンプ７ｂの出力を読み
出し回路９ｂに接続する。
説明する。ビット線セレクタ５ａが接続されているメイ
ンビット線の任意のビット線に欠陥などがあった場合、
レーザートリミングなどの置換手段により欠陥のあるビ
ット線がスペアビット線に置換えられる。置換されたビ
ット線を含むデータを読み出す場合、置換情報１０１に
従ってデータセレクタ８ａは置換用センスアンプ７ｃの
データ読み出し回路９ａに出力する。置換情報１０１に
は置換ビット情報が含まれるため、データセレクタ８ｂ
は置換が必要ない場合はセンスアンプ７ｂの出力を読み
出し回路９ｂに接続する。
【０００６】次に、フラッシュメモリの置換の手順につ
いて説明する。図４はフラッシュメモリのテストフロー
を示すものである。まず、ステップＳＴ１のウエハテス
ト０において、メインビット線に欠陥を含むビット線が
あるか否かをテストする。次に、ステップＳＴ２では、
ステップＳＴ１で欠陥があると判断されたビット線をレ
ーザートリミングなどによりスペアビット線に置換え
る。次に、ステップＳＴ３では、ステップＳＴ２で置換
したビット線を含むメモリ領域が正常に動作するか否か
のテストを行う。次に、ステップＳＴ４では、メモリの
データ保持性が悪いビットを温度加速するため高温でベ
ークする。次に、ステップＳＴ５では、ステップＳＴ４
でメモリ保持特性が劣化したビットを含むサンプルをリ
ジェクトする。
いて説明する。図４はフラッシュメモリのテストフロー
を示すものである。まず、ステップＳＴ１のウエハテス
ト０において、メインビット線に欠陥を含むビット線が
あるか否かをテストする。次に、ステップＳＴ２では、
ステップＳＴ１で欠陥があると判断されたビット線をレ
ーザートリミングなどによりスペアビット線に置換え
る。次に、ステップＳＴ３では、ステップＳＴ２で置換
したビット線を含むメモリ領域が正常に動作するか否か
のテストを行う。次に、ステップＳＴ４では、メモリの
データ保持性が悪いビットを温度加速するため高温でベ
ークする。次に、ステップＳＴ５では、ステップＳＴ４
でメモリ保持特性が劣化したビットを含むサンプルをリ
ジェクトする。
【０００７】従来のフラッシュメモリは以上のように構
成されており、スペアビット線のデータの読み出しが１
ビットしか読み出せないためスペアビット線のデータを
読み出すためにはスペアビット線の本数×スペアビット
線上のメモリセルの数の回数読み出しを行う必要があ
り、テスト時間の増加となるため通常はＳＴ０のウエハ
テスト０ではスペアビット線のテストは行われない。こ
のため、スペアビット線上に欠陥があった場合には置換
した後も不良となり、置換による救済確率が下がるとい
う問題があった。また、フラッシュメモリのテストのた
めに最低でも３回の上はテストを実施しなければなら
ず、テストコストが増加すると共にテスト時間が長いと
いう問題があった。そして、プロセスの微細化に伴い針
当て用のパッドも縮小されることにより、パッド上の針
当ての位置が限定されるため同一位置に何度も針当てす
る結果、パッド表面の状態が劣化しアセンブリを実施す
る場合に、パッドへのリード配線のワイヤボンドが正常
に行われなかったり、プラスチックパッケージへのモー
ルド中にパッドからリード線が外れるといった問題があ
った。
成されており、スペアビット線のデータの読み出しが１
ビットしか読み出せないためスペアビット線のデータを
読み出すためにはスペアビット線の本数×スペアビット
線上のメモリセルの数の回数読み出しを行う必要があ
り、テスト時間の増加となるため通常はＳＴ０のウエハ
テスト０ではスペアビット線のテストは行われない。こ
のため、スペアビット線上に欠陥があった場合には置換
した後も不良となり、置換による救済確率が下がるとい
う問題があった。また、フラッシュメモリのテストのた
めに最低でも３回の上はテストを実施しなければなら
ず、テストコストが増加すると共にテスト時間が長いと
いう問題があった。そして、プロセスの微細化に伴い針
当て用のパッドも縮小されることにより、パッド上の針
当ての位置が限定されるため同一位置に何度も針当てす
る結果、パッド表面の状態が劣化しアセンブリを実施す
る場合に、パッドへのリード配線のワイヤボンドが正常
に行われなかったり、プラスチックパッケージへのモー
ルド中にパッドからリード線が外れるといった問題があ
った。
【０００８】刊行物による先行技術としては、特開平３
−５８３９９号公報があるが、ここに示されたものは、
予備ビット線すなわち置換用ビット線を１本づつ正規セ
ンスアンプすなわち実働用センスアンプで読み出すもの
であって、読み出し動作を迅速に行えるものではなかっ
た。
−５８３９９号公報があるが、ここに示されたものは、
予備ビット線すなわち置換用ビット線を１本づつ正規セ
ンスアンプすなわち実働用センスアンプで読み出すもの
であって、読み出し動作を迅速に行えるものではなかっ
た。
【０００９】
【発明が解決しようとする課題】この発明は、置換用ビ
ット線の読み出し動作を適切かつ迅速に行えるようにし
て、上記のような問題点を解決しようとするものであ
る。
ット線の読み出し動作を適切かつ迅速に行えるようにし
て、上記のような問題点を解決しようとするものであ
る。
【００１０】
【課題を解決するための手段】第１の発明に係る不揮発
性メモリでは、実働用メモリブロックと、前記実働用メ
モリブロックに欠陥があったとき前記実働用メモリブロ
ックにおける欠陥部分の実働用ビット線と置き換えるた
めの複数の置換用ビット線を有する置換用メモリブロッ
クとを備えた不揮発性メモリにおいて、前記実働用メモ
リブロックにおける実働用ビット線の情報を読み出すた
めの複数の実働用センスアンプと、前記複数の実働用セ
ンスアンプの入力を前記置換用ビット線からの入力に切
り換えるための選択手段とを設け、前記選択手段の切り
換えにより、前記複数の実働用センスアンプによって前
記複数の置換用ビット線の情報を読み出すようにしたも
のである。
性メモリでは、実働用メモリブロックと、前記実働用メ
モリブロックに欠陥があったとき前記実働用メモリブロ
ックにおける欠陥部分の実働用ビット線と置き換えるた
めの複数の置換用ビット線を有する置換用メモリブロッ
クとを備えた不揮発性メモリにおいて、前記実働用メモ
リブロックにおける実働用ビット線の情報を読み出すた
めの複数の実働用センスアンプと、前記複数の実働用セ
ンスアンプの入力を前記置換用ビット線からの入力に切
り換えるための選択手段とを設け、前記選択手段の切り
換えにより、前記複数の実働用センスアンプによって前
記複数の置換用ビット線の情報を読み出すようにしたも
のである。
【００１１】第２の発明に係る不揮発性メモリでは、コ
ントロールゲートおよびフローティングゲートならびに
ソースおよびドレインを有し、前記フローティングゲー
トに電荷を注入または前記フローティングゲートから電
荷を引き抜くことにより情報を記憶する複数の不揮発性
メモリ素子をマトリクス状に配置した実働用メモリブロ
ックと、前記実働用メモリブロックに設けられ前記不揮
発性メモリ素子のドレインに接続された複数の実働用ビ
ット線と、前記実働用メモリブロックに設けられ前記不
揮発性メモリ素子のコントロールゲートに接続された複
数のワード線と、前記実働用メモリブロックのワード線
と複数の置換用ビット線に接続された複数の不揮発性メ
モリ素子からなる置換用メモリブロックと、前記複数の
実働用ビット線から任意の実働用ビット線を選択する第
１のビット線選択手段と、前記複数の置換用ビット線か
ら任意の置換用ビット線を選択する第２のビット線選択
手段と、前記第１のビット線選択手段で選択されるビッ
ト線と前記置換用ビット線のいずれか一方または両方を
選択する第３のビット線選択手段と、前記第３のビット
線選択手段の出力を入力とする複数の実働用センスアン
プと、前記第２のビット線選択手段の出力を入力とする
置換用センスアンプとを備え、前記第３のビット線選択
手段の切り換えにより、前記複数の置換用ビット線の情
報を前記複数の実働用センスアンプから読み出すように
したものである。
ントロールゲートおよびフローティングゲートならびに
ソースおよびドレインを有し、前記フローティングゲー
トに電荷を注入または前記フローティングゲートから電
荷を引き抜くことにより情報を記憶する複数の不揮発性
メモリ素子をマトリクス状に配置した実働用メモリブロ
ックと、前記実働用メモリブロックに設けられ前記不揮
発性メモリ素子のドレインに接続された複数の実働用ビ
ット線と、前記実働用メモリブロックに設けられ前記不
揮発性メモリ素子のコントロールゲートに接続された複
数のワード線と、前記実働用メモリブロックのワード線
と複数の置換用ビット線に接続された複数の不揮発性メ
モリ素子からなる置換用メモリブロックと、前記複数の
実働用ビット線から任意の実働用ビット線を選択する第
１のビット線選択手段と、前記複数の置換用ビット線か
ら任意の置換用ビット線を選択する第２のビット線選択
手段と、前記第１のビット線選択手段で選択されるビッ
ト線と前記置換用ビット線のいずれか一方または両方を
選択する第３のビット線選択手段と、前記第３のビット
線選択手段の出力を入力とする複数の実働用センスアン
プと、前記第２のビット線選択手段の出力を入力とする
置換用センスアンプとを備え、前記第３のビット線選択
手段の切り換えにより、前記複数の置換用ビット線の情
報を前記複数の実働用センスアンプから読み出すように
したものである。
【００１２】第３の発明に係る不揮発性メモリでは、選
択手段によりそれぞれ入力を切り換えられる複数の実働
用センスアンプを設け、テスト時に、これら複数の実働
用センスアンプの入力を複数の置換用ビット線からの入
力に切り換えることによって、複数の置換用ビット線を
前記複数の実働用センスアンプにより読み出し、前記複
数の置換用ビット線のテストを行うようにしたものであ
る。
択手段によりそれぞれ入力を切り換えられる複数の実働
用センスアンプを設け、テスト時に、これら複数の実働
用センスアンプの入力を複数の置換用ビット線からの入
力に切り換えることによって、複数の置換用ビット線を
前記複数の実働用センスアンプにより読み出し、前記複
数の置換用ビット線のテストを行うようにしたものであ
る。
【００１３】第４の発明に係る動作方法では、実働用ビ
ット線と、複数の置換用ビット線と、前記実働用ビット
線の情報を読み出す複数の実働用センスアンプとを備え
た不揮発性メモリを読み出すにあたり、前記複数の置換
用ビット線における情報を前記複数の実働用センスアン
プによって一括して読み出す読み出し動作を行うように
したものである。
ット線と、複数の置換用ビット線と、前記実働用ビット
線の情報を読み出す複数の実働用センスアンプとを備え
た不揮発性メモリを読み出すにあたり、前記複数の置換
用ビット線における情報を前記複数の実働用センスアン
プによって一括して読み出す読み出し動作を行うように
したものである。
【００１４】第５の発明に係る動作方法では、実働用ビ
ット線と、複数の置換用ビット線と、前記実働用ビット
線の情報を読み出す複数の実働用センスアンプとを備え
た不揮発性メモリを読み出してテストを行うものにおい
て、テスト時に、前記複数の置換用ビット線における情
報を前記複数の実働用センスアンプによって一括して読
み出す読み出し動作を行うようにしたものである。
ット線と、複数の置換用ビット線と、前記実働用ビット
線の情報を読み出す複数の実働用センスアンプとを備え
た不揮発性メモリを読み出してテストを行うものにおい
て、テスト時に、前記複数の置換用ビット線における情
報を前記複数の実働用センスアンプによって一括して読
み出す読み出し動作を行うようにしたものである。
【００１５】
【発明の実施の形態】実施の形態１．この発明による実
施の形態を図１および図２について説明する。図１にお
いて、１ａ，１ｂはビット線選択回路、５ａ，５ｂは実
働用ビット線セレクタ、６は置換用ビット線セレクタ、
７ａ，７ｂはノーマルセンスアンプ、７ｃは置換用セン
スアンプ、８ａ，８ｂはデータセレクタ、９ａ，９ｂは
読み出し回路、１０２，１０３はメインビット線すなわ
ち実働用ビット線、１０４ａ，１０４ｂはスペアビット
線すなわち置換用ビット線である。
施の形態を図１および図２について説明する。図１にお
いて、１ａ，１ｂはビット線選択回路、５ａ，５ｂは実
働用ビット線セレクタ、６は置換用ビット線セレクタ、
７ａ，７ｂはノーマルセンスアンプ、７ｃは置換用セン
スアンプ、８ａ，８ｂはデータセレクタ、９ａ，９ｂは
読み出し回路、１０２，１０３はメインビット線すなわ
ち実働用ビット線、１０４ａ，１０４ｂはスペアビット
線すなわち置換用ビット線である。
【００１６】ビット線選択回路１ａ，１ｂは、スペアビ
ット線１０４ａ，１０４ｂとビット線セレクタ５ａ，５
ｂのいずれか一方をノーマルセンスアンプ７ａ，７ｂに
接続する。ビット線選択回路１ａ，１ｂには、図示しな
いテスト回路により生成されるスペアビット線選択信号
１００が印加される。
ット線１０４ａ，１０４ｂとビット線セレクタ５ａ，５
ｂのいずれか一方をノーマルセンスアンプ７ａ，７ｂに
接続する。ビット線選択回路１ａ，１ｂには、図示しな
いテスト回路により生成されるスペアビット線選択信号
１００が印加される。
【００１７】ビット線セレクタ５ａ，５ｂに接続された
メインビット線すなわち実働用ビット線１０２，１０３
は、コントロールゲートおよびフローティングゲートな
らびにソースおよびドレインを有し、前記フローティン
グゲートに電荷を注入または前記フローティングゲート
から電荷を引き抜くことにより情報を記憶する複数の不
揮発性メモリ素子をマトリクス状に配置した実働用メモ
リブロック（図示せず）における不揮発性メモリ素子の
ドレインに接続されている。ビット線セレクタ６に接続
されたスペアビット線すなわち置換用ビット線１０４
ａ，１０４ｂは、前記実働用メモリブロックのワード線
と複数の置換用ビット線に接続された複数の不揮発性メ
モリ素子からなる置換用メモリブロック（図示せず）に
接続されている。そして、テストモード信号発生回路
（図示せず）が設けられている。なお、図中、同一符号
は従来例と同一回路を示す。
メインビット線すなわち実働用ビット線１０２，１０３
は、コントロールゲートおよびフローティングゲートな
らびにソースおよびドレインを有し、前記フローティン
グゲートに電荷を注入または前記フローティングゲート
から電荷を引き抜くことにより情報を記憶する複数の不
揮発性メモリ素子をマトリクス状に配置した実働用メモ
リブロック（図示せず）における不揮発性メモリ素子の
ドレインに接続されている。ビット線セレクタ６に接続
されたスペアビット線すなわち置換用ビット線１０４
ａ，１０４ｂは、前記実働用メモリブロックのワード線
と複数の置換用ビット線に接続された複数の不揮発性メ
モリ素子からなる置換用メモリブロック（図示せず）に
接続されている。そして、テストモード信号発生回路
（図示せず）が設けられている。なお、図中、同一符号
は従来例と同一回路を示す。
【００１８】ノーマルメモリ領域のテストを行う場合、
スペアビット線選択信号１００は「Ｌｏｗ」レベルとな
り、ビット線選択回路１ａ，１ｂはビット線セレクタ５
ａ，５ｂの出力をノーマルセンスアンプ７ａ，７ｂに接
続する。これにより、読み出しデータは全てノーマルメ
モリ領域のデータとなり、ノーマルメモリ領域に置換す
べきメインビット線があるか否かのテストを行う。
スペアビット線選択信号１００は「Ｌｏｗ」レベルとな
り、ビット線選択回路１ａ，１ｂはビット線セレクタ５
ａ，５ｂの出力をノーマルセンスアンプ７ａ，７ｂに接
続する。これにより、読み出しデータは全てノーマルメ
モリ領域のデータとなり、ノーマルメモリ領域に置換す
べきメインビット線があるか否かのテストを行う。
【００１９】次に、スペアビット線選択信号１００を
「Ｈｉ」レベルにすると、ビット線選択回路１ａ，１ｂ
はスペアビット線１０４ａ，１０４ｂをノーマルセンス
アンプ７ａ，７ｂに接続する。これにより、センスアン
プの個数分一括してスペアビット線のデータ読み出しが
可能となる。この状態でスペアビット線のテストを行う
ことにより、スペアビット内の欠陥があるビット線を判
断する。
「Ｈｉ」レベルにすると、ビット線選択回路１ａ，１ｂ
はスペアビット線１０４ａ，１０４ｂをノーマルセンス
アンプ７ａ，７ｂに接続する。これにより、センスアン
プの個数分一括してスペアビット線のデータ読み出しが
可能となる。この状態でスペアビット線のテストを行う
ことにより、スペアビット内の欠陥があるビット線を判
断する。
【００２０】図２は、この発明の実施の形態におけるフ
ラッシュメモリのテストフローを示すものである。スペ
アビット線の読み出しが可能であるため、ステップＳＴ
１においてノーマルメモリ領域と置換するスペアビット
線のテストを一括して行う。
ラッシュメモリのテストフローを示すものである。スペ
アビット線の読み出しが可能であるため、ステップＳＴ
１においてノーマルメモリ領域と置換するスペアビット
線のテストを一括して行う。
【００２１】次に、ステップＳＴ２において、ノーマル
メモリ領域の不良があるメインビット線をレーザートリ
ミングなどにより、ステップＳＴ１のテストで不良と判
断されたスペアビット線に置換える。
メモリ領域の不良があるメインビット線をレーザートリ
ミングなどにより、ステップＳＴ１のテストで不良と判
断されたスペアビット線に置換える。
【００２２】ステップＳＴ４，ステップＳＴ５は、従来
例と同一テストである。すなわち、ステップＳＴ４で
は、メモリのデータ保持性が悪いビットを温度加速する
ため高温でベークする。ステップＳＴ５では、ステップ
ＳＴ４でメモリ保持特性が劣化したビットを含むサンプ
ルをリジェクトする。
例と同一テストである。すなわち、ステップＳＴ４で
は、メモリのデータ保持性が悪いビットを温度加速する
ため高温でベークする。ステップＳＴ５では、ステップ
ＳＴ４でメモリ保持特性が劣化したビットを含むサンプ
ルをリジェクトする。
【００２３】以上のように、この発明による実施の形態
では、置換前にスペアビット線のテストを行うことがで
きるため置換確率が向上する。また、ベーク前のウエハ
テストを１回とすることができるため、テスト工程を省
略することによりテストコストおよびテスト時間の削減
が可能である。さらに、トータルの針当たり回数を削減
できるため、アセンブリ時の不良を削減できる効果があ
る。
では、置換前にスペアビット線のテストを行うことがで
きるため置換確率が向上する。また、ベーク前のウエハ
テストを１回とすることができるため、テスト工程を省
略することによりテストコストおよびテスト時間の削減
が可能である。さらに、トータルの針当たり回数を削減
できるため、アセンブリ時の不良を削減できる効果があ
る。
【００２４】この発明による実施の形態によれば、コン
トロールゲートおよびフローティングゲートならびにソ
ースおよびドレインを有し、前記フローティングゲート
に電荷を注入または前記フローティングゲートから電荷
を引き抜くことにより情報を記憶する複数の不揮発性メ
モリ素子をマトリクス状に配置した実働用メモリブロッ
クと、前記実働用メモリブロックに設けられ前記不揮発
性メモリ素子のドレインに接続された複数の実働用ビッ
ト線１０２，１０３と、前記実働用メモリブロックに設
けられ前記不揮発性メモリ素子のコントロールゲートに
接続された複数のワード線と、前記実働用メモリブロッ
クのワード線と複数の置換用ビット線に接続された複数
の不揮発性メモリ素子からなる置換用メモリブロック
と、前記複数の実働用ビット線１０２，１０３から任意
の実働用ビット線を選択するビット線セレクタ５ａ，５
ｂからなる第１のビット線選択手段と、前記複数の置換
用ビット線１０４ａ，１０４ｂから任意の置換用ビット
線を選択するビット線セレクタ６からなる第２のビット
線選択手段と、前記ビット線セレクタ５ａ，５ｂからな
る第１のビット線選択手段で選択されるビット線と前記
置換用ビット線のいずれか一方または両方を選択するビ
ット線選択回路１ａ，１ｂからなる第３のビット線選択
手段と、前記ビット線選択回路１ａ，１ｂからなる第３
のビット線選択手段の出力を入力とする実働用センスア
ンプ７ａ，７ｂと、前記ビット線セレクタ６からなる第
２のビット線選択手段の出力を入力とする置換用センス
アンプ７ｃと、テストモード信号を発生するテストモー
ド信号発生回路とを備え、テスト時に前記ビット線セレ
クタ６からなる第２のビット線選択手段およびビット線
選択回路１ａ，１ｂからなる第３のビット線選択手段を
介して置換用ビット線１０４ａ，１０４ｂの情報を実働
用センスアンプ７ａ，７ｂから読み出すようにしたの
で、ビット線セレクタ６からなる第２のビット線選択手
段およびビット線選択回路１ａ，１ｂからなる第３のビ
ット線選択手段により所定の入力が与えられる実働用セ
ンスアンプ７ａ，７ｂによって置換用ビット線１０４
ａ，１０４ｂの読み出し動作を適切かつ迅速に行える不
揮発性メモリを得ることができる。
トロールゲートおよびフローティングゲートならびにソ
ースおよびドレインを有し、前記フローティングゲート
に電荷を注入または前記フローティングゲートから電荷
を引き抜くことにより情報を記憶する複数の不揮発性メ
モリ素子をマトリクス状に配置した実働用メモリブロッ
クと、前記実働用メモリブロックに設けられ前記不揮発
性メモリ素子のドレインに接続された複数の実働用ビッ
ト線１０２，１０３と、前記実働用メモリブロックに設
けられ前記不揮発性メモリ素子のコントロールゲートに
接続された複数のワード線と、前記実働用メモリブロッ
クのワード線と複数の置換用ビット線に接続された複数
の不揮発性メモリ素子からなる置換用メモリブロック
と、前記複数の実働用ビット線１０２，１０３から任意
の実働用ビット線を選択するビット線セレクタ５ａ，５
ｂからなる第１のビット線選択手段と、前記複数の置換
用ビット線１０４ａ，１０４ｂから任意の置換用ビット
線を選択するビット線セレクタ６からなる第２のビット
線選択手段と、前記ビット線セレクタ５ａ，５ｂからな
る第１のビット線選択手段で選択されるビット線と前記
置換用ビット線のいずれか一方または両方を選択するビ
ット線選択回路１ａ，１ｂからなる第３のビット線選択
手段と、前記ビット線選択回路１ａ，１ｂからなる第３
のビット線選択手段の出力を入力とする実働用センスア
ンプ７ａ，７ｂと、前記ビット線セレクタ６からなる第
２のビット線選択手段の出力を入力とする置換用センス
アンプ７ｃと、テストモード信号を発生するテストモー
ド信号発生回路とを備え、テスト時に前記ビット線セレ
クタ６からなる第２のビット線選択手段およびビット線
選択回路１ａ，１ｂからなる第３のビット線選択手段を
介して置換用ビット線１０４ａ，１０４ｂの情報を実働
用センスアンプ７ａ，７ｂから読み出すようにしたの
で、ビット線セレクタ６からなる第２のビット線選択手
段およびビット線選択回路１ａ，１ｂからなる第３のビ
ット線選択手段により所定の入力が与えられる実働用セ
ンスアンプ７ａ，７ｂによって置換用ビット線１０４
ａ，１０４ｂの読み出し動作を適切かつ迅速に行える不
揮発性メモリを得ることができる。
【００２５】また、この発明による実施の形態によれ
ば、実働用ビット線１０２，１０３と、置換用ビット線
１０４ａ，１０４ｂと、実働用ビット線１０２，１０３
の情報を読み出す複数の実働用センスアンプ７ａ，７ｂ
とを備えた不揮発性メモリを読み出してテストを行うも
のにおいて、テスト時に、置換用ビット線１０４ａ，１
０４ｂにおける複数本の情報を複数の実働用センスアン
プ７ａ，７ｂによって一括して読み出す読み出し動作を
行うようにしたので、複数の実働用センスアンプ７ａ，
７ｂによる一括読み出し動作によって置換用ビット線の
読み出し動作を適切かつ迅速に行える動作方法を得るこ
とができる。
ば、実働用ビット線１０２，１０３と、置換用ビット線
１０４ａ，１０４ｂと、実働用ビット線１０２，１０３
の情報を読み出す複数の実働用センスアンプ７ａ，７ｂ
とを備えた不揮発性メモリを読み出してテストを行うも
のにおいて、テスト時に、置換用ビット線１０４ａ，１
０４ｂにおける複数本の情報を複数の実働用センスアン
プ７ａ，７ｂによって一括して読み出す読み出し動作を
行うようにしたので、複数の実働用センスアンプ７ａ，
７ｂによる一括読み出し動作によって置換用ビット線の
読み出し動作を適切かつ迅速に行える動作方法を得るこ
とができる。
【００２６】
【発明の効果】第１の発明によれば、実働用メモリブロ
ックと、前記実働用メモリブロックに欠陥があったとき
前記実働用メモリブロックにおける欠陥部分の実働用ビ
ット線と置き換えるための複数の置換用ビット線を有す
る置換用メモリブロックとを備えた不揮発性メモリにお
いて、前記実働用メモリブロックにおける実働用ビット
線の情報を読み出すための複数の実働用センスアンプ
と、前記複数の実働用センスアンプの入力を前記置換用
ビット線からの入力に切り換えるための選択手段とを設
け、前記選択手段の切り換えにより、前記複数の実働用
センスアンプによって前記複数の置換用ビット線の情報
を読み出すようにしたので、複数の実働用センスアンプ
によって置換用ビット線の読み出し動作を適切かつ迅速
に行える不揮発性メモリを得ることができる。
ックと、前記実働用メモリブロックに欠陥があったとき
前記実働用メモリブロックにおける欠陥部分の実働用ビ
ット線と置き換えるための複数の置換用ビット線を有す
る置換用メモリブロックとを備えた不揮発性メモリにお
いて、前記実働用メモリブロックにおける実働用ビット
線の情報を読み出すための複数の実働用センスアンプ
と、前記複数の実働用センスアンプの入力を前記置換用
ビット線からの入力に切り換えるための選択手段とを設
け、前記選択手段の切り換えにより、前記複数の実働用
センスアンプによって前記複数の置換用ビット線の情報
を読み出すようにしたので、複数の実働用センスアンプ
によって置換用ビット線の読み出し動作を適切かつ迅速
に行える不揮発性メモリを得ることができる。
【００２７】第２の発明によれば、コントロールゲート
およびフローティングゲートならびにソースおよびドレ
インを有し、前記フローティングゲートに電荷を注入ま
たは前記フローティングゲートから電荷を引き抜くこと
により情報を記憶する複数の不揮発性メモリ素子をマト
リクス状に配置した実働用メモリブロックと、前記実働
用メモリブロックに設けられ前記不揮発性メモリ素子の
ドレインに接続された複数の実働用ビット線と、前記実
働用メモリブロックに設けられ前記不揮発性メモリ素子
のコントロールゲートに接続された複数のワード線と、
前記実働用メモリブロックのワード線と複数の置換用ビ
ット線に接続された複数の不揮発性メモリ素子からなる
置換用メモリブロックと、前記複数の実働用ビット線か
ら任意の実働用ビット線を選択する第１のビット線選択
手段と、前記複数の置換用ビット線から任意の置換用ビ
ット線を選択する第２のビット線選択手段と、前記第１
のビット線選択手段で選択されるビット線と前記置換用
ビット線のいずれか一方または両方を選択する第３のビ
ット線選択手段と、前記第３のビット線選択手段の出力
を入力とする複数の実働用センスアンプと、前記第２の
ビット線選択手段の出力を入力とする置換用センスアン
プとを備え、前記第３のビット線選択手段の切り換えに
より、前記複数の置換用ビット線の情報を前記複数の実
働用センスアンプから読み出すようにしたので、前記第
３のビット線選択手段による切り換えにより置換用ビッ
ト線からの入力を受ける複数の実働用センスアンプによ
って置換用ビット線の読み出し動作を適切かつ迅速に行
える不揮発性メモリを得ることができる。
およびフローティングゲートならびにソースおよびドレ
インを有し、前記フローティングゲートに電荷を注入ま
たは前記フローティングゲートから電荷を引き抜くこと
により情報を記憶する複数の不揮発性メモリ素子をマト
リクス状に配置した実働用メモリブロックと、前記実働
用メモリブロックに設けられ前記不揮発性メモリ素子の
ドレインに接続された複数の実働用ビット線と、前記実
働用メモリブロックに設けられ前記不揮発性メモリ素子
のコントロールゲートに接続された複数のワード線と、
前記実働用メモリブロックのワード線と複数の置換用ビ
ット線に接続された複数の不揮発性メモリ素子からなる
置換用メモリブロックと、前記複数の実働用ビット線か
ら任意の実働用ビット線を選択する第１のビット線選択
手段と、前記複数の置換用ビット線から任意の置換用ビ
ット線を選択する第２のビット線選択手段と、前記第１
のビット線選択手段で選択されるビット線と前記置換用
ビット線のいずれか一方または両方を選択する第３のビ
ット線選択手段と、前記第３のビット線選択手段の出力
を入力とする複数の実働用センスアンプと、前記第２の
ビット線選択手段の出力を入力とする置換用センスアン
プとを備え、前記第３のビット線選択手段の切り換えに
より、前記複数の置換用ビット線の情報を前記複数の実
働用センスアンプから読み出すようにしたので、前記第
３のビット線選択手段による切り換えにより置換用ビッ
ト線からの入力を受ける複数の実働用センスアンプによ
って置換用ビット線の読み出し動作を適切かつ迅速に行
える不揮発性メモリを得ることができる。
【００２８】第３の発明によれば、選択手段によりそれ
ぞれ入力を切り換えられる複数の実働用センスアンプを
設け、テスト時に、これら複数の実働用センスアンプの
入力を複数の置換用ビット線からの入力に切り換えるこ
とによって、複数の置換用ビット線を前記複数の実働用
センスアンプにより読み出し、前記複数の置換用ビット
線のテストを行うようにしたので、前記選択手段による
切り換えにより置換用ビット線からの入力を受ける複数
の実働用センスアンプによって置換用ビット線の読み出
し動作を適切かつ迅速に行うことができ、テスト動作を
的確に行える不揮発性メモリを得ることができる。
ぞれ入力を切り換えられる複数の実働用センスアンプを
設け、テスト時に、これら複数の実働用センスアンプの
入力を複数の置換用ビット線からの入力に切り換えるこ
とによって、複数の置換用ビット線を前記複数の実働用
センスアンプにより読み出し、前記複数の置換用ビット
線のテストを行うようにしたので、前記選択手段による
切り換えにより置換用ビット線からの入力を受ける複数
の実働用センスアンプによって置換用ビット線の読み出
し動作を適切かつ迅速に行うことができ、テスト動作を
的確に行える不揮発性メモリを得ることができる。
【００２９】第４の発明によれば、実働用ビット線と、
置換用ビット線と、前記実働用ビット線の情報を読み出
す複数の実働用センスアンプとを備えた不揮発性メモリ
を読み出すにあたり、前記置換用ビット線における複数
本の情報を前記複数の実働用センスアンプによって一括
して読み出す読み出し動作を行うようにしたので、複数
の実働用センスアンプによる一括読み出しによって置換
用ビット線の読み出し動作を適切かつ迅速に行える動作
方法を得ることができる。
置換用ビット線と、前記実働用ビット線の情報を読み出
す複数の実働用センスアンプとを備えた不揮発性メモリ
を読み出すにあたり、前記置換用ビット線における複数
本の情報を前記複数の実働用センスアンプによって一括
して読み出す読み出し動作を行うようにしたので、複数
の実働用センスアンプによる一括読み出しによって置換
用ビット線の読み出し動作を適切かつ迅速に行える動作
方法を得ることができる。
【００３０】第５の発明によれば、実働用ビット線と、
置換用ビット線と、前記実働用ビット線の情報を読み出
す複数の実働用センスアンプとを備えた不揮発性メモリ
を読み出してテストを行うものにおいて、テスト時に、
前記置換用ビット線における複数本の情報を前記複数の
実働用センスアンプによって一括して読み出す読み出し
動作を行うようにしたので、テスト時に、複数の実働用
センスアンプによる一括読み出しによって置換用ビット
線の読み出し動作を適切かつ迅速に行うことができ、テ
スト動作を的確に行える動作方法を得ることができる。
置換用ビット線と、前記実働用ビット線の情報を読み出
す複数の実働用センスアンプとを備えた不揮発性メモリ
を読み出してテストを行うものにおいて、テスト時に、
前記置換用ビット線における複数本の情報を前記複数の
実働用センスアンプによって一括して読み出す読み出し
動作を行うようにしたので、テスト時に、複数の実働用
センスアンプによる一括読み出しによって置換用ビット
線の読み出し動作を適切かつ迅速に行うことができ、テ
スト動作を的確に行える動作方法を得ることができる。
【図１】 この発明に基づいてなされたフラッシュメモ
リのブロック図である。
リのブロック図である。
【図２】 この発明に基づいてなされたフラッシュメモ
リのテストフロー図である。
リのテストフロー図である。
【図３】 従来のフラッシュメモリのブロック図であ
る。
る。
【図４】 従来のフラッシュメモリのテストフロー図で
ある。
ある。
【符号の説明】 １ａ，１ｂ ビット選択回路、５ａ，５ｂ メインビッ
ト線用ビット線セレクタ、６ スペアビット線用ビット
線セレクタ、７ａ，７ｂ，７ｃ センスアンプ、８ａ，
８ｂ データセレクタ、９ａ，９ｂ 読み出し回路、１
００ スペアビット線選択信号、１０１ 置換情報、１
０２，１０３ メインビット線すなわち実働用ビット
線、１０４ａ，１０４ｂ スペアビット線すなわち置換
用ビット線。
ト線用ビット線セレクタ、６ スペアビット線用ビット
線セレクタ、７ａ，７ｂ，７ｃ センスアンプ、８ａ，
８ｂ データセレクタ、９ａ，９ｂ 読み出し回路、１
００ スペアビット線選択信号、１０１ 置換情報、１
０２，１０３ メインビット線すなわち実働用ビット
線、１０４ａ，１０４ｂ スペアビット線すなわち置換
用ビット線。
Claims (5)
- 【請求項１】 実働用メモリブロックと、前記実働用メ
モリブロックに欠陥があったとき前記実働用メモリブロ
ックにおける欠陥部分の実働用ビット線と置き換えるた
めの複数の置換用ビット線を有する置換用メモリブロッ
クとを備えた不揮発性メモリにおいて、前記実働用メモ
リブロックにおける実働用ビット線の情報を読み出すた
めの複数の実働用センスアンプと、前記複数の実働用セ
ンスアンプの入力を前記置換用ビット線からの入力に切
り換えるための選択手段とを設け、前記選択手段の切り
換えにより、前記複数の実働用センスアンプによって前
記複数の置換用ビット線の情報を読み出すことを特徴と
する不揮発性メモリ。 - 【請求項２】 コントロールゲートおよびフローティン
グゲートならびにソースおよびドレインを有し、前記フ
ローティングゲートに電荷を注入または前記フローティ
ングゲートから電荷を引き抜くことにより情報を記憶す
る複数の不揮発性メモリ素子をマトリクス状に配置した
実働用メモリブロックと、前記実働用メモリブロックに
設けられ前記不揮発性メモリ素子のドレインに接続され
た複数の実働用ビット線と、前記実働用メモリブロック
に設けられ前記不揮発性メモリ素子のコントロールゲー
トに接続された複数のワード線と、前記実働用メモリブ
ロックのワード線と複数の置換用ビット線に接続された
複数の不揮発性メモリ素子からなる置換用メモリブロッ
クと、前記複数の実働用ビット線から任意の実働用ビッ
ト線を選択する第１のビット線選択手段と、前記複数の
置換用ビット線から任意の置換用ビット線を選択する第
２のビット線選択手段と、前記第１のビット線選択手段
で選択されるビット線と前記置換用ビット線のいずれか
一方または両方を選択する第３のビット線選択手段と、
前記第３のビット線選択手段の出力を入力とする複数の
実働用センスアンプと、前記第２のビット線選択手段の
出力を入力とする置換用センスアンプとを備え、前記第
３のビット線選択手段の切り換えにより、前記複数の置
換用ビット線の情報を前記複数の実働用センスアンプか
ら読み出すことを特徴とする不揮発性メモリ。 - 【請求項３】 選択手段によりそれぞれ入力を切り換え
られる複数の実働用センスアンプを設け、テスト時に、
これら複数の実働用センスアンプの入力を複数の置換用
ビット線からの入力に切り換えることによって、複数の
置換用ビット線を前記複数の実働用センスアンプにより
読み出し、前記複数の置換用ビット線のテストを行うこ
とを特徴とする請求項１または請求項２に記載の不揮発
性メモリ。 - 【請求項４】 実働用ビット線と、複数の置換用ビット
線と、前記実働用ビット線の情報を読み出す複数の実働
用センスアンプとを備えた不揮発性メモリを読み出すに
あたり、前記複数の置換用ビット線における情報を前記
複数の実働用センスアンプによって一括して読み出す読
み出し動作を行うことを特徴とする動作方法。 - 【請求項５】 実働用ビット線と、複数の置換用ビット
線と、前記実働用ビット線の情報を読み出す複数の実働
用センスアンプとを備えた不揮発性メモリを読み出して
テストを行うものにおいて、テスト時に、前記複数の置
換用ビット線における情報を前記複数の実働用センスア
ンプによって一括して読み出す読み出し動作を行うこと
を特徴とする動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33700999A JP2001155494A (ja) | 1999-11-29 | 1999-11-29 | 不揮発性メモリおよび動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33700999A JP2001155494A (ja) | 1999-11-29 | 1999-11-29 | 不揮発性メモリおよび動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001155494A true JP2001155494A (ja) | 2001-06-08 |
Family
ID=18304625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33700999A Pending JP2001155494A (ja) | 1999-11-29 | 1999-11-29 | 不揮発性メモリおよび動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001155494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7391874B2 (ja) | 2018-11-08 | 2023-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1999
- 1999-11-29 JP JP33700999A patent/JP2001155494A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7391874B2 (ja) | 2018-11-08 | 2023-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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