JP3447041B2 - 半導体装置および半導体装置の検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置および半
導体装置の検査方法に関し、特に半導体装置の検査の時
間を削減することができ、しかも検査の確実性を高める
ことができる半導体装置および半導体装置の検査方法に
関する。

【０００２】

【従来の技術】半導体メモリは、多数のメモリセルを有
して構成されている。これらのメモリセルはマトリック
ス状に配置され、接続ラインでそれぞれ接続されてい
る。そして、行ライン、列ラインに選択信号を与えるこ
とによって特定のメモリセルに対し、データの書き込
み、読み出しを行なう。図５は行デコーダ６９の回路図
である。入力ラインAn、入力ラインAn+1へ与える信号の
組み合わせによってワードラインを特定する。

【０００３】半導体メモリは、製造工程において適正に
動作するか否かの検査が行なわれる（ＥＤＳ：Electric
Die Sort）。この場合、行ライン、列ラインに選択信
号を与えてそれぞれのメモリセルを特定しながら、各メ
モリセルごとに検査を行なう。

【０００４】また、半導体ウエハの切断ラインとなるス
クライブラインに予め検査用素子を形成しておく方法も
ある。図６Ａは半導体ウエハ６０を示しており、この半
導体ウエハ６０はスクライブライン６１に沿って切断さ
れる。切断されたものが図６Ｂであり、さらにスクライ
ブライン６３に沿って切断され、チップ６２が形成され
る。このチップ６２上に多数のメモリセルが形成されて
いる。

【０００５】図６Ｂに示すスクライブライン６３の拡大
図が図６Ｃであり、このスクライブライン６３上に検査
用素子６４、６５等を設けておく。検査用素子６４は抵
抗、検査用素子６５は強誘電体コンデンサである。検査
用素子６４、６５は、各チップ６２上のメモリセルと同
一の工程を経て形成される。

【０００６】そして、スクライブライン６３に沿って切
断する前に、検査用素子６４、６５の検査を行なう。検
査用素子６４、６５は、チップ６２上のメモリセルと同
一の工程を経ているため、検査用素子６４、６５を検査
することによって、間接的にメモリセルが適正に形成さ
れているか否かを検査することができる。

【０００７】

【発明が解決しようとする課題】上記従来の半導体装置
の検査には次のような問題があった。まず、各メモリセ
ルごとに検査を行なった場合、検査時間がかかるという
問題がある。特に、耐久性を検査するため、繰り返しメ
モリセルの書き換えを行なうサイクルテストにおいて
は、多くの時間を要し検査時間の効率が低下してしま
う。

【０００８】これに対して、スクライブラインに検査用
素子６４、６５を形成しておく方法によれば、各メモリ
セルごとに検査を行なう必要がなく、検査時間を短縮す
ることができる。しかしこの検査用素子６４、６５は、
特性を確実に検知するため、メモリセルよりも大きく形
成されている。また、メモリセルが密集して配置されて
いるに対して、検査用素子６４、６５はスクライブライ
ン上に単独で設けられており、素子周辺の状況が全く異
なる。

【０００９】このように検査用素子６４、６５とメモリ
セルとは、大きさや周辺の状況が異なるため、検査用素
子６４、６５の検査を通じてメモリセルの適正を判定す
るのは不正確であり、メモリセルの検査の確実性が低
い。

【００１０】さらに、半導体ウエハを切断して得た各チ
ップは、プラスチック樹脂で封止されてパッケージされ
るため、この封止の際の影響によって製品化した段階で
メモリセルの特性が変化することがある。特に、強誘電
体コンデンサを用いたメモリセルの場合は特性が不安定
で特性変化によるずれが大きい。

【００１１】検査用メモリセルを用いる場合、半導体ウ
エハを切断する前、すなわち製品化前の工程で検査しな
ければならず、製品化されたメモリセルの検査を行なう
ことができない。このため検査の確実性が低下してしま
う。

【００１２】そこで本発明は、半導体装置の検査の時間
を削減することができ、しかも検査の確実性を高めるこ
とができる半導体装置および半導体装置の検査方法の提
供を目的としている。

【００１３】

【課題を解決するための手段】請求項１に係る半導体装
置は、マトリックス状に配置された多数の半導体素子か
ら構成される半導体素子部を有しており、特定の半導体
素子を選択して電気的処理を施す半導体装置において、
通常動作時に半導体素子部に対して選択信号を与えるこ
とにより、特定の半導体素子を選択するデコーダであっ
て、検査時に全部の半導体素子を選択するための全選択
用の第１のラインを含むデコーダと、通常動作時にデコ
ーダにより選択された半導体素子にデータの書き込み・
読み出しを行う信号を、当該半導体素子に与えるための
第２のラインと、を備えており、デコーダは、切り換え
信号が与えられると、前記全選択用の第１のラインによ
って半導体素子部に対して検査用の選択信号を与え、選
択された半導体素子を所定の導通状態として検査用素子
群を形成し、前記第２のラインを用いて、検査用素子群
に対し、検査のためにデータの書き換えを行い、その後
にデータの書き込み・読み出しを行う、ことを特徴とし
ている。請求項２に係る半導体装置は、請求項１に係る
半導体装置において、制御指令を受けて、前記デコーダ
に対してアドレス信号を与えるアドレスデコーダを備
え、アドレスデコーダは、前記全選択用の第１のライン
に、切り換え信号を出力する、ことを特徴としている。

【００１４】請求項３に係る半導体装置は、マトリック
ス状に配置された多数の半導体素子から構成される半導
体素子部を有しており、特定の半導体素子を選択して電
気的処理を施す半導体装置において、通常動作時に半導
体素子部に対して選択信号を与え、特定の半導体素子を
選択する行デコーダであって、検査時に全行の半導体素
子を選択するための全行選択用のラインを含む行デコー
ダと、通常動作時に半導体素子部に対して選択信号を与
え、特定の半導体素子を選択する列デコーダであって、
検査時に全列の半導体素子を選択するための全列選択用
のラインを含む列デコーダと、通常動作時に行デコーダ
および列デコーダにより選択された半導体素子にデータ
の書き込み・読み出しを行う信号を、当該半導体素子に
与えるための第２のラインと、を備えており、行デコー
ダは、与えられた切り換え信号に基づいて、全行選択用
のラインによって半導体素子部に対して検査用の選択信
号を与え、列デコーダは、与えられた切り換え信号に基
づいて、全列選択用のラインによって半導体素子部に対
して検査用の選択信号を与え、全部のデコーダ出力を所
定の状態として検査用素子群を形成し、前記第２のライ
ンを用いて、検査用素子群に対し、検査のためにデータ
の書き換えを行い、その後にデータの書き込み・読み出
しを行う、ことを特徴としている。請求項４に係る半導
体装置は、請求項３に係る半導体装置において、制御指
令を受けて、前記行デコーダおよび前記列デコーダに対
してアドレス信号を与えるアドレスデコーダを備え、前
記アドレスデコーダは、前記全行選択用のラインおよび
全列選択用のラインに、切り換え信号を出力する、こと
を特徴としている。

【００１５】請求項５に係る半導体装置は、請求項３ま
たは請求項４の半導体装置において、前記行デコーダ
は、前記半導体素子部の各行の半導体素子に接続するゲ
ート回路であって、前記全行選択用のラインを共通の入
力とするゲート回路を複数備え、前記列デコーダは、前
記半導体素子部の各列の半導体素子に接続するゲート回
路であって、前記全列選択用のラインを共通の入力とす
るゲート回路を複数備え、前記全行選択用のラインおよ
び前記全列選択用のラインに所定レベルの信号を与える
ことにより、全部のデコーダ出力を所定の状態として検
査用素子群を形成する、ことを特徴としている。

【００１６】請求項６に係る半導体装置は、請求項１な
いし請求項５のいずれかの半導体装置において、半導体
素子は強誘電体を備えている、ことを特徴としている。
請求項７に係る半導体装置は、請求項１ないし請求項６
のいずれかの半導体装置において、前記デコーダは、パ
ッケージされた後、前記半導体素子部に前記検査用の選
択信号を与え、前記検査用素子群に対し、検査のために
データの書き換えを行い、その後にデータの書き込み・
読み出しを行う、ことを特徴としている。

【００１７】請求項８に係る半導体装置の検査方法は、
多数の半導体素子を有しており、通常動作時に特定の半
導体素子を選択するデコーダ、および通常動作時にデコ
ーダにより選択された半導体素子にデータの書き込み・
読み出しを行う信号を、当該半導体素子に与えるための
ラインを備えた半導体装置に対する検査方法であって、
検査時に前記デコーダに全部の半導体素子を選択させ、
全部の半導体素子を所定の状態として検査用素子群を形
成し、半導体素子にデータの書き込み・読み出しを行う
信号を、当該半導体素子に与えるための前記ラインを用
いて、検査用素子群に対し、検査のためにデータの書き
換えを行い、その後にデータの書き込み・読み出しを行
う、ことを特徴としている。

【００１８】

【発明の効果】請求項１に係る半導体装置においては、
デコーダは、切り換え信号が与えられると、全選択用の
第１のラインによって半導体素子部に対して検査用の選
択信号を与え、選択された半導体素子を所定の導通状態
として検査用素子群を形成し、第２のラインを用いて、
検査用素子群に対し、検査のためにデータの書き換えを
行い、その後にデータの書き込み・読み出しを行う。請
求項２に係る半導体装置においては、アドレスデコーダ
は、全選択用の第１のラインに、切り換え信号を出力す
る。

【００１９】すなわち、所定の導通状態となった検査用
素子群に対して検査のためにデータの書き換えを行うこ
とによって、検査用素子群全体を一度に検査することが
可能となる。このため、それぞれの半導体素子に対し、
個別に検査のためにデータの書き換えを行って検査する
必要がなく、半導体装置の検査の時間を削減することが
できる。

【００２０】また、直接的に半導体素子群を検査するこ
とができる。すなわち、たとえば製造工程において検査
用の素子を形成しておき、製造工程中において、この検
査用の素子によって間接的に半導体素子の検査を行なう
ものではない。このため、完成品としての半導体装置が
備える半導体素子群を検査することができ、検査の確実
性を高めることができる。さらに、アドレスデコーダが
全選択用の第１のラインに検査用の選択信号を与えるこ
とによって、一部または全部の半導体素子を所定の導通
状態とし、検査用素子群を形成している。このように、
全選択用の第１のラインを利用し、この全選択用の第１
のラインに検査用の選択信号を与えて検査用素子群を形
成しているため、簡易な構成で容易かつ確実に検査用素
子群を形成することができる。

【００２１】請求項３に係る半導体装置においては、行
デコーダは、与えられた切り換え信号に基づいて、全行
選択用のラインによって半導体素子部に対して検査用の
選択信号を与え、列デコーダは、与えられた切り換え信
号に基づいて、全列選択用のラインによって半導体素子
部に対して検査用の選択信号を与え、全部のデコーダ出
力を所定の状態として検査用素子群を形成し、第２のラ
インを用いて、検査用素子群に対し、検査のためにデー
タの書き換えを行い、その後にデータの書き込み・読み
出しを行う。請求項４に係る半導体装置においては、ア
ドレスデコーダは、全行選択用のラインおよび全列選択
用のラインに、切り換え信号を出力する。

【００２２】すなわち、検査用素子群に対して検査のた
めにデータの書き換えを行うことによって、検査用素子
群全体を一度に検査することが可能となる。このため、
それぞれの半導体素子に対し、個別に検査のためにデー
タの書き換えを行って検査する必要がなく、半導体装置
の検査の時間を削減することができる。

【００２３】また、直接的に半導体素子群を検査するこ
とができる。すなわち、たとえば製造工程において検査
用の素子を形成しておき、製造工程中において、この検
査用の素子によって間接的に半導体素子の検査を行なう
ものではない。このため、完成品としての半導体装置が
備える半導体素子群を検査することができ、検査の確実
性を高めることができる。

【００２４】さらに、アドレスデコーダが全行選択用の
ラインおよび全列選択用のラインに検査用の選択信号を
与えることによって、全部のデコーダ出力を所定の状態
として、検査用素子群を形成している。このように、全
行選択用のラインおよび全列選択用のラインを利用し、
この全行選択用のラインおよび全列選択用のラインに検
査用の選択信号を与えて検査用素子群を形成しているた
め、簡易な構成で容易かつ確実に検査用素子群を形成す
ることができる。

【００２５】請求項５に係る半導体装置において、行デ
コーダは、半導体素子部の各行の半導体素子に接続する
ゲート回路であって、全行選択用のラインを共通の入力
とするゲート回路を複数備え、列デコーダは、半導体素
子部の各列の半導体素子に接続するゲート回路であっ
て、全列選択用のラインを共通の入力とするゲート回路
を複数備え、全行選択用のラインおよび全列選択用のラ
インに所定レベルの信号を与えることにより、全部のデ
コーダ出力を所定の状態として検査用素子群を形成す
る。

【００２６】すなわち、検査用素子群に対して検査のた
めにデータの書き換えを行うことによって、検査用素子
群全体を一度に検査することが可能となる。このため、
それぞれの半導体素子に対し、個別に検査のためにデー
タの書き換えを行って検査する必要がなく、半導体装置
の検査の時間を削減することができる。

【００２７】また、直接的に半導体素子群を検査するこ
とができる。すなわち、たとえば製造工程において検査
用の素子を形成しておき、製造工程中において、この検
査用の素子によって間接的に半導体素子の検査を行なう
ものではない。このため、完成品としての半導体装置が
備える半導体素子群を検査することができ、検査の確実
性を高めることができる。

【００２８】さらに、アドレスデコーダが全行選択用の
ラインおよび全列選択用のラインに検査用の選択信号を
与えることによって、全部のデコーダ出力を所定の状態
として、検査用素子群を形成している。このため、簡易
な構成で容易かつ確実に検査用素子群を形成することが
できる。

【００２９】請求項６に係る半導体装置においては、半
導体素子は強誘電体を備えている。請求項７に係る半導
体装置においては、デコーダは、パッケージされた後、
半導体素子部に検査用の選択信号を与え、検査用素子群
に対し、検査のためにデータの書き換えを行い、その後
にデータの書き込み・読み出しを行う。この強誘電体は
特性が不安定であるため、特に正確な検査が要求され
る。このため、半導体装置の検査の時間を削減すること
によって、繰り返し検査を行なうサイクルテストを効率
的に行なうことができ、強誘電体を備えた半導体素子を
有する半導体装置を正確に検査することができる。

【００３０】請求項８に係る半導体装置の検査方法にお
いては、検査時にデコーダに全部の半導体素子を選択さ
せ、全部の半導体素子を所定の状態として検査用素子群
を形成し、半導体素子にデータの書き込み・読み出しを
行う信号を、当該半導体素子に与えるためのラインを用
いて、検査用素子群に対し、検査のためにデータの書き
換えを行い、その後にデータの書き込み・読み出しを行
う。

【００３１】すなわち、所定の状態となった検査用素子
群に対して検査のためにデータの書き換えを行うことに
よって、検査用素子群全体を一度に検査することが可能
となる。このため、それぞれの半導体素子に対し、個別
に検査のためにデータの書き換えを行って検査する必要
がなく、半導体装置の検査の時間を削減することができ
る。

【００３２】また、直接的に半導体素子群を検査するこ
とができる。すなわち、たとえば製造工程において検査
用の素子を形成しておき、製造工程中において、この検
査用の素子によって間接的に半導体素子の検査を行なう
ものではない。このため、完成品としての半導体装置が
備える半導体素子群を検査することができ、検査の確実
性を高めることができる。

【００３３】

【発明の実施の形態】

１．第１の実施形態 本発明に係る半導体装置および半導体装置の検査方法の
第１の実施形態を図１、図２、図３に基づいて説明す
る。図１は本実施形態における半導体メモリのブロック
図である。また、図２はメモリセルアレー、行デコーダ
６、列デコーダ８の回路構成を示す図であり、図３はセ
ンスアンプ１０、Ｉ／Ｏコントローラ１２の回路構成を
示す図である。

【００３４】［半導体メモリの全体構成］半導体素子部
であるメモリセルアレー２はマトリックス状に接続され
た多数の半導体素子である強誘電体メモリセルを備えて
おり、この中から特定の強誘電体メモリセルが指定され
てデータの書き込み、または読み出しが行なわれる。

【００３５】データの書き込み、または読み出しを行な
う場合、アドレスデコーダ４には制御部（図示せず）か
ら特定のアドレス信号が与えられる。アドレスデコーダ
４は、受けたアドレス信号に基づいて、選択回路として
の行デコーダ６、選択回路としての列デコーダ８に向け
てそれぞれ信号を出力し、ワードライン（選択用ライ
ン）、ビットライン（選択用ライン）の組み合わせによ
って、メモリセルアレー２中の特定の強誘電体メモリセ
ルを指定する。

【００３６】こうして指定した強誘電体メモリセルに対
し、Ｉ／Ｏコントローラ１２、センスアンプ１０を通じ
てデータの書き込み、または読み出しが実行される。Ｉ
／Ｏコントローラ１２、センスアンプ１０は、シーケン
サ１６からの信号を受けて動作し、このシーケンサ１６
は制御部によって制御される。

【００３７】なお、データの書き込み、または読み出し
を行なう際、ワードラインと対になったプレートライン
（後述）が入力に応じて振幅するようになっており、こ
のプレートラインには、シーケンサ１６からの信号に基
づいてプレートラインコントローラ１４が所定の信号を
与える。

【００３８】［データの書き込みまたは読み出しの詳
細］図２に示すように、本実施形態においては、行デコ
ーダ６に導通手段または切り換え手段としてのオア回路
２１、２２、２３、２４が設けられており、列デコーダ
８に導通手段または切り換え手段としてのオア回路３
１、３３、３５、３７が設けられている。

【００３９】メモリアレー２内の強誘電体メモリセルに
対してデータの書き込み、または読み出しを行なう場
合、上述のようにアドレスデコーダ４（図１）から行デ
コーダ６に信号が与えられる。アドレスデコーダ４は、
制御部から指定された強誘電体メモリセルのアドレスに
応じて、入力ラインAn、入力ラインAn+1に信号を与え、
この信号の組み合わせに応じてアンド回路４１、４２、
４３、４４のいずれか１つから信号が出力される。この
信号はオア回路２１、２２、２３、２４を介して選択信
号として出力され、いずれかのワードラインが選択され
る。

【００４０】また、アドレスデコーダ４（図１）からは
列デコーダ８にも信号が与えられる。アドレスデコーダ
４は、制御部から指定される強誘電体メモリセルのアド
レスに応じて、入力ラインBn、入力ラインBn+1に信号を
与え、この信号の組み合わせに応じてアンド回路５１、
５２、５３、５４のいずれか１つから信号を出力する。
この信号はオア回路３１、３３、３５、３７を介して選
択信号として出力され、Ｉ／Ｏコントローラ１２に与え
られる。

【００４１】図３に示すように、列デコーダ８からの信
号によってＩ／Ｏコントローラ１２内のスイッチ１２
ａ、１２ｂ、１２ｃ、１２ｄのいずれかが開き、開かれ
たスイッチに対応するラインを通じてデータ書き込み、
読み出しが可能になる。

【００４２】書き込み、読み出しを行なう場合、シーケ
ンサからセンスアンプ１０に信号が与えられている。シ
ーケンサからの信号を受けて、センスアンプ１０内のア
ンプ回路１０ａ、１０ｂ、１０ｃ、１０ｄのスイッチが
開く。たとえば、アンプ回路１０ａについては、スイッ
チ５８、５９が開くことになる。

【００４３】そして、Ｉ／Ｏコントローラ１２を介して
与えられたデータと反転したデータとがメモリセルアレ
ー２のビットライン対に出力される。これによって、メ
モリセルアレー２のいずれかのビットライン対が選択さ
れる。なお、アンプ回路１０ｂ、１０ｃ、１０ｄは、ア
ンプ回路１０ａと同様の構成を備えている。

【００４４】このように、選択されたワードラインとビ
ットライン対との組み合わせによって、特定の強誘電体
メモリセルが指定され、上述のようにＩ／Ｏコントロー
ラ１２、センスアンプ１０を介してデータの書き込み、
または読み出しが行なわれる。

【００４５】なお、書き込み、読み出しの際には、プレ
ートラインコントローラ１４（図１）から、プレートラ
インPLに所定の信号が与えられる。そして、この信号は
アンド回路４５、４６、４７、４８を介して出力され、
選択されているワードラインに対応するプレートライン
が振幅してデータの書き込み、読み出しが行なわれる。

【００４６】［半導体メモリの検査］次に本発明の特徴
である半導体メモリの検査について説明する。製造段階
において、半導体ウエハから切り出されたチップは、プ
ラスチック樹脂によって封止されてパッケージされた
後、たとえば半導体メモリの書き込みの耐久性を検査す
るサイクルテストが行なわれる。特に強誘電体は特性が
不安定なため、より確実かつ正確な検査が要求される。

【００４７】サイクルテストを行なう場合、アドレスデ
コーダ４（図１）は、制御部からの指令にしたがって、
全選択ラインAall、Ballに切り換え信号である信号を出
力する。

【００４８】全選択ラインAallに与えられた信号は、行
デコーダ６内のオア回路２１、２２、２３、２４を通じ
て全てのワードラインに仮想選択信号として出力され
る。また、全選択ラインBallに与えられた信号は、列デ
コーダ８内のオア回路３１、３３、３５、３７を通じて
出力され、Ｉ／Ｏコントローラ１２、センスアンプ１０
を会して全てのビットラインに仮想選択信号として出力
される。

【００４９】すなわち、ワードライン、ビットライン上
にオア回路２１、２２、２３、２４、オア回路３１、３
３、３５、３７が設けられていることによって、入力ラ
インAn、An+1、Bn、Bn+1の入力にかかわらず、全てのワ
ードライン、ビットラインに信号が与えられることにな
る。これによって、メモリセルアレー２内の全ての強誘
電体メモリセルが選択された状態になる。本実施形態に
おいては、この検査時に選択され、導通状態となった全
ての強誘電体メモリセルが検査用素子群である。

【００５０】この状態で全ての強誘電体メモリセルに対
して書き換えが繰り返され、サイクルテストが行なわれ
る。書き換えは、制御部からの指令に基づいてシーケン
サ１６（図１）が検査用信号である信号を繰り返し出力
することによって実行される。

【００５１】以上のように、導通状態となって全ての強
誘電体メモリセルに対して書き換えの信号が与えられて
サイクルテストが実行されるため、全ての強誘電体メモ
リセルを一度に検査することが可能となる。このため、
それぞれの強誘電体メモリに対し、個別に信号を与えて
検査する必要がなく、半導体メモリの検査の時間を削減
することができる。

【００５２】また、図６に示した従来の半導体メモリの
検査のように、スクライブライン６３に検査用素子６
４、６５を形成しておき、チップの切り出しの前工程に
おいて検査用素子６４、６５によって間接的に半導体素
子の検査を行なうものではない。このため、完成品とし
ての半導体メモリが備える強誘電体メモリセルを検査す
ることができ、検査の確実性を高めることができる。

【００５３】さらに、ワードライン、ビットライン上に
オア回路２１、２２、２３、２４、オア回路３１、３
３、３５、３７を設けることによって、検査を行なう
際、全てのワードライン、ビットラインに信号を与えて
いる。このため、簡易な構成で容易かつ確実に全ての強
誘電体メモリセルを選択することができる。

【００５４】２．第２の実施形態 次に、本発明に係る半導体装置および半導体装置の検査
方法の第２の実施形態を図４Ａに基づいて説明する。本
実施形態においては、上記第１の実施形態において示し
たアンド回路４１、４２、４３、４４、アンド回路５
１、５２、５３、５４の代りに導通手段または切り換え
手段としてのナンド回路を設ける。また、上記第１の実
施形態において示したオア回路２１、２２、２３、２
４、オア回路３１、３３、３５、３７の代りに導通手段
または切り換え手段としてのナンド回路を設ける。

【００５５】図４Ａは行デコーダ６の回路の一部を示し
ている。列デコーダ８についても、図４Ａと同様の回路
構成が採用されている。データの読み出しや書き込みを
行なう場合、全選択ラインAallにはＨ信号を与えてお
く。このＨ信号はナンド回路７２、…の一方側の入力に
与えられ、他方側の入力に与えられるナンド回路７１、
…からのＬ信号またはＨ信号に応じて、各ナンド回路７
２、…の出力信号が決定されることになる。

【００５６】すなわち、入力ラインAn、入力ラインAn+1
に与えられる信号の組み合わせに応じてナンド回路７
１、…のいずれか１つから信号が出力される。この信号
はオア回路７２、…を介して選択信号として出力され、
いずれかのワードラインが選択される。

【００５７】また、列デコーダ８における同様の回路構
成にしたがって、いずれかのビットライン対も選択され
る。こうして選択されたワードラインとビットライン対
との組み合わせによって、特定の強誘電体メモリセルが
指定され、データの読み出し、書き込みが行なわれる。

【００５８】半導体メモリの検査を行なう場合、全選択
ラインAallにＬ信号を与える。このＬ信号はナンド回路
７２、…の一方側の入力に取り込まれるため、他方側の
入力に与えられるナンド回路７１、…からの信号、すな
わち入力ラインAn、入力ラインAn+1に与えられる信号に
かかわらず、全てのワードラインに信号が与えられるこ
とになる。

【００５９】また、全選択ラインBall（図２参照）にも
Ｌ信号が与えられ、列デコーダ８における同様の回路構
成にしたがって、全てのビットラインライン対に信号が
与えられる。このように全てのワードライン、ビットラ
イン対に信号が与えられるため、メモリセルアレー２内
の全ての強誘電体メモリセルが選択された状態になる。

【００６０】この状態で全ての強誘電体メモリセルに対
して書き換えが繰り返され、サイクルテストが行なわれ
る。その他の構成については上記第１の実施形態におい
て示したものと同様である。

【００６１】３．第３の実施形態 続いて、本発明に係る半導体装置および半導体装置の検
査方法の第３の実施形態を図４Ｂに基づいて説明する。
本実施形態においては、上記第１の実施形態において示
したオア回路２１、２２、２３、２４、オア回路３１、
３３、３５、３７の代りに導通手段または切り換え手段
としてのトランスファーゲートを設ける。また、ワード
ライン上、ビットライン上に電源を接続する。

【００６２】図４Ｂは行デコーダ６の回路の一部を示し
ている。列デコーダ８についても、図４Ｂと同様の回路
構成が採用されている。データの読み出しや書き込みを
行なう場合、全選択ラインAallにはＬ信号を与えてお
く。このＬ信号はトランスファーゲート７３、…の制御
入力に与えられ、トランスファーゲート７３、…はＯＮ
状態になる。したがって、トランスファーゲート７３、
…アンド回路４１、…からのＬ信号またはＨ信号に応じ
て、ワードライン信号が決定されることになる。

【００６３】すなわち、入力ラインAn、入力ラインAn+1
に与えられる信号の組み合わせに応じてアンド回路４
１、…のいずれか１つから信号が出力され、いずれかの
ワードラインが選択される。

【００６４】また、列デコーダ８における同様の回路構
成にしたがって、いずれかのビットライン対も選択され
る。こうして選択されたワードラインとビットライン対
との組み合わせによって、特定の強誘電体メモリセルが
指定され、データの読み出し、書き込みが行なわれる。

【００６５】半導体メモリの検査を行なう場合、全選択
ラインAallにＨ信号を与える。このＨ信号はトランスフ
ァーゲート７３、…の制御入力に与えられ、トランスフ
ァーゲート７３、…はＯＦＦ状態になる。したがって、
電源７４からの電圧が与えられアンド回路４１、…から
の信号、すなわち入力ラインAn、入力ラインAn+1に与え
られる信号にかかわらず、全てのワードラインにＨ信号
が与えられることになる。

【００６６】また、全選択ラインBall（図２参照）にも
Ｈ信号が与えられ、列デコーダ８における同様の回路構
成にしたがって、全てのビットラインライン対にＨ信号
が与えられる。このように全てのワードライン、ビット
ライン対にＨ信号が与えられるため、メモリセルアレー
２内の全ての強誘電体メモリセルが選択された状態にな
る。

【００６７】この状態で全ての強誘電体メモリセルに対
して書き換えが繰り返され、サイクルテストが行なわれ
る。その他の構成については上記第１の実施形態におい
て示したものと同様である。

【００６８】４．第４の実施形態 次に、本発明に係る半導体装置および半導体装置の検査
方法の第４の実施形態を図４Ｃに基づいて説明する。本
実施形態においては、上記第１の実施形態において示し
たオア回路２１、２２、２３、２４、オア回路３１、３
３、３５、３７の代りに導通手段または切り換え手段と
してのトランジスタを設ける。また、ワードライン上、
ビットライン上に電源を接続する。

【００６９】図４Ｃは行デコーダ６の回路の一部を示し
ている。列デコーダ８についても、図４Ｃと同様の回路
構成が採用されている。データの読み出しや書き込みを
行なう場合、全選択ラインAallにはＬ信号を与えてお
く。このＬ信号はトランジスタ７５、…のゲートに与え
られ、トランジスタ７５、…はＯＮ状態になる。したが
って、アンド回路４１、…からのＬ信号またはＨ信号に
応じて、ワードライン信号が決定されることになる。

【００７０】すなわち、入力ラインAn、入力ラインAn+1
に与えられる信号の組み合わせに応じてアンド回路４
１、…のいずれか１つから信号が出力され、いずれかの
ワードラインが選択される。

【００７１】また、列デコーダ８における同様の回路構
成にしたがって、いずれかのビットライン対も選択され
る。こうして選択されたワードラインとビットライン対
との組み合わせによって、特定の強誘電体メモリセルが
指定され、データの読み出し、書き込みが行なわれる。

【００７２】半導体メモリの検査を行なう場合、全選択
ラインAallにＨ信号を与える。このＨ信号はトランジス
タ７５、…のゲートに与えられ、トランジスタ７５、…
はＯＦＦ状態になる。したがって、電源７４からの電圧
が与えられアンド回路４１、…からの信号、すなわち入
力ラインAn、入力ラインAn+1に与えられる信号にかかわ
らず、全てのワードラインに信号が与えられることにな
る。

【００７３】また、全選択ラインBall（図２参照）にも
Ｈ信号が与えられ、列デコーダ８における同様の回路構
成にしたがって、全てのビットラインライン対に信号が
与えられる。このように全てのワードライン、ビットラ
イン対に信号が与えられるため、メモリセルアレー２内
の全ての強誘電体メモリセルが選択された状態になる。

【００７４】この状態で全ての強誘電体メモリセルに対
して書き換えが繰り返され、サイクルテストが行なわれ
る。その他の構成については上記第１の実施形態におい
て示したものと同様である。

【００７５】５．その他の実施形態 本発明に係る半導体装置および半導体装置の検査方法
は、上記実施形態で示したものに限定されない。たとえ
ば、上記実施形態では半導体メモリを例に掲げたが、こ
れ以外の半導体装置に対して本発明を適用してもよい。

【００７６】また、上記実施形態では、半導体素子とし
て強誘電体コンデンサを備えた強誘電体メモリセルを例
示したが、強誘電体を備えた他の半導体素子を用いても
よい。たとえば強誘電体トランジスタを備えた強誘電体
メモリセルを用いることもできる。さらに、強誘電体を
備えていない半導体素子を採用することもできる。

【００７７】また、上記実施形態では、導通手段または
切り換え手段としてオア回路、ナンド回路、トランスフ
ァーゲート、トランジスタを例示したが、与えられた切
り換え信号に基づいて、一部または全部の半導体素子を
所定の導通状態として検査用素子群を形成するものであ
れば、他の構成を採用してもよい。たとえば、アンド回
路やノア回路を用いて実現することもできる。

【００７８】また、上記実施形態では、オア回路、ナン
ド回路、トランスファーゲート、トランジスタに切り換
え信号を与えることによって全ての強誘電体メモリセル
を非導通状態から導通状態に自在に切り換えて検査用素
子群を形成する例を示した。しかし、一部の強誘電体メ
モリセルのみを導通状態から導通状態に自在に切り換え
て検査用素子群を形成するようにしてもよい。

【００７９】さらに、一部の半導体素子を固定的に導通
状態として検査用素子群を形成し、この一部の検査用素
子群を半導体装置の検査専用に用いるようにしてもよ
い。たとえば、半導体装置の製造工程において、アルミ
配線を形成する際、一部の半導体素子が導通状態になる
ようにアルミ配線を施すこともできる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の第１の実施形態であ
る半導体メモリのブロック図である。

【図２】図１に示すメモリセルアレー２、行デコーダ
６、列デコーダ８の回路構成を示す図である。

【図３】図１に示すセンスアンプ１０、Ｉ／Ｏコントロ
ーラ１２の回路構成を示す図である。

【図４】Ａは本発明に係る半導体装置の第２の実施形態
における行デコーダの一部ブロック図、Ｂは本発明に係
る半導体装置の第３の実施形態における行デコーダの一
部ブロック図、Ｃは本発明に係る半導体装置の第４の実
施形態における行デコーダの一部ブロック図である。

【図５】従来の半導体メモリにおける行デコーダ６９の
回路図である。

【図６】Ａは半導体ウエハ６０を示す図、Ｂは半導体ウ
エハ６０がスクライブライン６１に沿って切断されたも
のを示す図、Ｃはスクライブライン６３の拡大図であ
る。

【符号の説明】

２・・・・・メモリセルアレー ６・・・・・行デコーダ ８・・・・・列デコーダ ２１、２２、２３、２４・・・・・オア回路 ３１、３３、３５、３７・・・・・オア回路

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】マトリックス状に配置された多数の半導体
   素子から構成される半導体素子部を有しており、特定の
   半導体素子を選択して電気的処理を施す半導体装置にお
   いて、 通常動作時に半導体素子部に対して選択信号を与えるこ
   とにより、特定の半導体素子を選択するデコーダであっ
   て、検査時に全部の半導体素子を選択するための全選択
   用の第１のラインを含むデコーダと、 通常動作時にデコーダにより選択された半導体素子にデ
   ータの書き込み・読み出しを行う信号を、当該半導体素
   子に与えるための第２のラインと、 を備えており、 デコーダは、切り換え信号が与えられると、前記全選択
   用の第１のラインによって半導体素子部に対して検査用
   の選択信号を与え、選択された半導体素子を所定の導通
   状態として検査用素子群を形成し、 前記第２のラインを用いて、検査用素子群に対し、検査
   のためにデータの書き換えを行い、その後にデータの書
   き込み・読み出しを行う、 ことを特徴とする半導体装置。
2. 【請求項２】請求項１の半導体装置において、 制御指令を受けて、前記デコーダに対してアドレス信号
   を与えるアドレスデコーダを備え、 アドレスデコーダは、前記全選択用の第１のラインに、
   切り換え信号を出力する、 ことを特徴とするもの。
3. 【請求項３】マトリックス状に配置された多数の半導体
   素子から構成される半導体素子部を有しており、特定の
   半導体素子を選択して電気的処理を施す半導体装置にお
   いて、 通常動作時に半導体素子部に対して選択信号を与え、特
   定の半導体素子を選択する行デコーダであって、検査時
   に全行の半導体素子を選択するための全行選択用のライ
   ンを含む行デコーダと、 通常動作時に半導体素子部に対して選択信号を与え、特
   定の半導体素子を選択する列デコーダであって、検査時
   に全列の半導体素子を選択するための全列選択用のライ
   ンを含む列デコーダと、 通常動作時に行デコーダおよび列デコーダにより選択さ
   れた半導体素子にデータの書き込み・読み出しを行う信
   号を、当該半導体素子に与えるための第２のラインと、 を備えており、 行デコーダは、与えられた切り換え信号に基づいて、全
   行選択用のラインによって半導体素子部に対して検査用
   の選択信号を与え、 列デコーダは、与えられた切り換え信号に基づいて、全
   列選択用のラインによって半導体素子部に対して検査用
   の選択信号を与え、 全部のデコーダ出力を所定の状態として検査用素子群を
   形成し、 前記第２のラインを用いて、検査用素子群に対し、検査
   のためにデータの書き換えを行い、その後にデータの書
   き込み・読み出しを行う、 ことを特徴とする半導体装置。
4. 【請求項４】請求項３の半導体装置において、 制御指令を受けて、前記行デコーダおよび前記列デコー
   ダに対してアドレス信号を与えるアドレスデコーダを備
   え、 前記アドレスデコーダは、前記全行選択用のラインおよ
   び全列選択用のラインに、切り換え信号を出力する、 ことを特徴とするもの。
5. 【請求項５】請求項３または請求項４の半導体装置にお
   いて、 前記行デコーダは、前記半導体素子部の各行の半導体素
   子に接続するゲート回路であって、前記全行選択用のラ
   インを共通の入力とするゲート回路を複数備え、 前記列デコーダは、前記半導体素子部の各列の半導体素
   子に接続するゲート回路であって、前記全列選択用のラ
   インを共通の入力とするゲート回路を複数備え、 前記全行選択用のラインおよび前記全列選択用のライン
   に所定レベルの信号を与えることにより、全部のデコー
   ダ出力を所定の状態として検査用素子群を形成する、 ことを特徴とするもの。
6. 【請求項６】請求項１ないし請求項５のいずれかの半導
   体装置において、 半導体素子は強誘電体を備えている、ことを特徴とする
   半導体装置。
7. 【請求項７】請求項１ないし請求項６のいずれかの半導
   体装置において、 前記デコーダは、パッケージされた後、前記半導体素子
   部に前記検査用の選択信号を与え、 前記検査用素子群に対し、検査のためにデータの書き換
   えを行い、その後にデータの書き込み・読み出しを行
   う、 ことを特徴とするもの。
8. 【請求項８】多数の半導体素子を有しており、通常動作
   時に特定の半導体素子を選択するデコーダ、および通常
   動作時にデコーダにより選択された半導体素子にデータ
   の書き込み・読み出しを行う信号を、当該半導体素子に
   与えるためのラインを備えた半導体装置に対する検査方
   法において、 検査時に前記デコーダに全部の半導体素子を選択させ、
   全部の半導体素子を所定の状態として検査用素子群を形
   成し、 半導体素子にデータの書き込み・読み出しを行う信号
   を、当該半導体素子に与えるための前記ラインを用い
   て、検査用素子群に対し、検査のためにデータの書き換
   えを行い、その後にデータの書き込み・読み出しを行
   う、 ことを特徴とする半導体装置の検査方法。